KR102608844B1

KR102608844B1 - 반도체 메모리 장치 및 그의 동작 방법

Info

Publication number: KR102608844B1
Application number: KR1020160080559A
Authority: KR
Inventors: 홍윤기
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-06-28
Filing date: 2016-06-28
Publication date: 2023-12-05
Also published as: US9818461B1; KR20180002088A

Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 메모리 셀 어레이; 외부로부터 순차적으로 입력되는 복수의 데이터를 수신하는 데이터 입력부; 상기 데이터 입력부를 통해 수신되는 이전 데이터 및 현재 데이터에 응답하여 상기 이전 데이터 대비 상기 현재 데이터의 토글링 개수를 판단하고, 상기 토글링 개수에 따라 제1 내지 제4 구동 제어신호를 생성하기 위한 데이터 구동 제어부; 및 상기 제1 내지 제4 구동 제어신호에 응답하여 입력 데이터를 데이터 전송라인으로 구동하거나 상기 입력데이터를 반전하여 상기 데이터 전송라인으로 구동하기 위한 구동부가 제공된다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 특허문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 데이터의 라이트 동작을 제어하는 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치는 다수의 데이터를 저장하고 출력하는 동작을 수행한다. 이 때, 반도체 메모리 장치는 데이터 패드를 통해 상기 반도체 메모리 장치로 기입될 데이터를 수신하고, 상기 반도체 메모리 장치에 저장된 데이터를 출력할 수 있다. 상기 반도체 메모리 장치는 라이트 동작에서 데이터 패드를 통해 수신된 데이터를 메모리 뱅크 영역으로 전송하고, 리드 동작에서 메모리 뱅크 영역에서 전송된 데이터를 상기 데이터 패드를 통해 출력할 수 있다.

반도체 메모리 장치의 동작 속도가 향상되고 데이터 대역폭이 증가하면서, 데이터의 개수가 증가하고 상기 데이터 패드로부터 상기 메모리 뱅크 영역까지의 라인 수가 증가하였다. 또한, 다수의 데이터를 처리하기 위한 제어신호의 개수도 함께 증가하게 되었다.

반도체 메모리 장치의 라이트 동작시 데이터 패드를 통해 전달된 데이터를 정렬하고, 정렬된 데이터들이 데이터 전송 라인을 통해 메모리 뱅크(Memory bank)로 전달할 수 있다. 이때, 데이터 전송라인을 통해 메모리 뱅크로 데이터가 전달되는 과정에서 이전의 데이터 전송 라인의 로직 값에 관계없이 일괄적으로 신규로 라이트 된 데이터로 대체함으로써 데이터 전송 라인의 토글(toggle) 동작이 수행될 수 있다. 따라서 데이터가 신규 데이터로 일괄적으로 토글 됨으로써 데이터 전송 라인에 전류 손실을 가져오는 문제점이 발생할 수 있다.

본 발명의 실시예들이 해결하고자 하는 과제는, 데이터의 라이트 동작시 전류 손실을 절감할 수 있는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 실시예에 따른 반도체 메모리 장치는, 메모리 셀 어레이; 외부로부터 순차적으로 입력되는 복수의 데이터를 수신하는 데이터 입력부; 상기 데이터 입력부를 통해 수신되는 이전 데이터 및 현재 데이터에 응답하여 상기 이전 데이터 대비 상기 현재 데이터의 토글링 개수를 판단하고, 상기 토글링 개수에 따라 제1 내지 제4 구동 제어신호를 생성하기 위한 데이터 구동 제어부; 및 상기 제1 내지 제4 구동 제어신호에 응답하여 입력 데이터를 데이터 전송라인으로 구동하거나 상기 입력데이터를 반전하여 상기 데이터 전송라인으로 구동하기 위한 구동부를 포함할 수 있다.

바람직하게, 상기 이전 데이터 및 상기 현재 데이터를 비교하여 비교신호를 생성하기 위한 제1 비교부; 상기 비교신호 및 기준 비교신호를 비교하여 선택 제어신호를 생성하기 위한 제2 비교부; 상기 선택 제어신호에 응답하여 상기 제1 또는 제2 구동 제어신호를 선택적으로 출력하기 위한 제1 선택부; 및 상기 선택 제어신호에 응답하여 상기 제3 또는 제4 구동 제어신호를 선택적으로 출력하기 위한 제2 선택부를 포함할 수 있다.

또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 데이터 패드를 통해 순차적으로 복수의 데이터를 수신하는 단계; 이전 데이터 및 현재 데이터를 비교하여 상기 이전 데이터 대비 상기 현재 데이터의 토글링 개수를 판단하는 단계; 상기 토글링 개수에 따라 복수의 구동 제어신호를 생성하는 단계; 상기 토글링 개수를 토글링 전압으로 변환하는 단계; 상기 토글링 전압이 기준전압보다 낮은 경우, 입력 데이터를 데이터 전송라인으로 구동하는 단계; 및 상기 토글링 개수가 상기 기준신호보다 높은 경우, 상기 입력 데이터를 반전하여 상기 데이터 전송라인으로 구동하는 단계를 포함할 수 있다.

또한 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 제1 라이트 동작시, 제1 데이터를 입력받아 데이터 전송라인으로 구동하는 단계; 제1 라이트 동작 이후 발생하는 제2 라이트 동작시, 제2 데이터를 입력받아 정렬하는 단계; 상기 제1 데이터와 상기 제2 데이터를 비교하여 상기 제1 데이터 대비 상기 제2 데이터의 토글링 개수를 판단하여 상기 데이터 전송라인의 구동을 제어하기 위한 복수의 구동 제어신호를 생성하는 단계; 상기 토글링 개수를 토글링 전압으로 변환하는 단계; 상기 토글링 전압이 기준전압보다 낮은 경우, 상기 제2 데이터를 상기 데이터 전송라인으로 구동하는 단계; 및 상기 토글링 전압이 기준전압보다 낮은 경우, 상기 제2 데이터를 반전하여 상기 데이터 전송라인으로 구동하는 단계를 포함할 수 있다.

본 발명의 실시예들에 의한 반도체 메모리 장치에 의하면, 데이터의 라이트 동작시 데이터 전송 라인의 토글을 최소화함으로써 동작 전류를 감소시킬 수 있다.

도 1은 일반적인 라이트 동작을 위한 반도체 메모리 장치를 도시한 구성도이다.
도 2는 본 발명의 실시예에 따른 라이트 동작을 위한 반도체 메모리 장치를 도시한 구성도이다.
도 3은 도 2에 도시된 데이터 구동 제어부를 도시한 구성도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 일반적인 라이트 동작을 위한 반도체 메모리 장치를 도시한 구성도이다.

도 1을 참조하면, 반도체 메모리 장치는 다수의 메모리 블록(11, 12, 13, ..., 18)을 포함할 수 있으며, 다수의 메모리 블록(11, 12, 13, ..., 18) 각각은 데이터 버퍼(110), 내부 스트로브 신호 생성부(120), 데이터 정렬부(130), 데이터 입력 드라이버(140), 라이트 드라이버(150) 및 메모리 셀 어레이(160)를 포함할 수 있다.

여기서 데이터 버퍼(110), 내부 스트로브 신호 생성부(120), 데이터 정렬부(130) 및 데이터 입력 드라이버(140)는 주변 회로부인 페리 영역에 포함될 수 있으며, 라이트 드라이버(150) 및 메모리 셀 어레이(160)는 뱅크 영역에 포함될 수 있다.

다수의 메모리 블록(11, 12, 13, ..., 18)은 모두 동일한 구성 및 동작을 수행하므로 제1 메모리 블록(11)을 대표로 설명하기로 한다.

데이터 버퍼(110)는 데이터 패드로부터 입력되는 데이터(DQ<0>)와 기준전압(IVREF)을 비교하여 입력 데이터(DINB<0>)를 생성할 수 있다.

내부 스트로브 신호 생성부(120)는 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)를 수신하여 주파수가 분주된 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)를 생성할 수 있다.

데이터 정렬부(130)는 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)에 동기되어 연속적으로 입력되는 입력 데이터(DINB<0>)를 래치하고, 래치된 데이터인 제1 및 제2 래치 데이터(LAT_DQR<0:3>, LAT_DQF<0:3>)를 정렬하여 제1 내지 제8 정렬 데이터(ALGN_DAT<0:7>)를 생성할 수 있다.

데이터 정렬부(130)는 제1 래치부(131), 제2 래치부(132), 제1 정렬부(133) 및 제2 정렬부(134)를 포함할 수 있다.

제1 래치부(131)는 내부 스트로브 신호(IDQS)에 동기되어 연속적으로 입력되는 입력 데이터(DINB<0>)를 래치하여 제1 래치 데이터(LAT_DQR<0:3>)를 출력할 수 있다.

제2 래치부(132)는 반전 내부 스트로브 신호(IDQSB)에 동기되어 연속적으로 입력되는 데이터(DINB<0>)를 래치하여 제2 래치 데이터(LAT_DQF<0:3>)를 출력할 수 있다.

제1 정렬부(133)는 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)에 응답하여 제1 래치 데이터(LAT_DQR<0:3>)를 정렬할 수 있으며, 제2 정렬부(134)는 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)에 응답하여 제2 래치 데이터(LAT_DQF<0:3>)를 정렬할 수 있다. 제1 정렬부(133) 및 제2 정렬부(134)를 통해 정렬된 제1 및 제2 래치 데이터(LAT_DQR<0:3>, LAT_DQF<0:3>)는 정렬 데이터(ALGN_DAT<0:7>)로써 출력될 수 있다.

데이터 입력 드라이버(140)는 데이터 입출력 스트로브 신호(STROBE_DIO)에 응답하여 정렬 데이터(ALGN_DAT<0:7>)를 드라이빙하여 데이터 입출력 라인(DIO<0:7>)으로 출력할 수 있다.

라이트 드라이버(150)는 뱅크 입출력 스트로브 신호(STROBE_BIO)에 응답하여 데이터 입출력 라인(DIO<0:7>)에 실린 데이터를 드라이빙하여 뱅크 입출력 라인(BIO<0:7>)으로 출력할 수 있다.

이와 같이 뱅크 입출력 라인(BIO<0:7>)에 실린 데이터는 메모리 셀 어레이(160)로 전달될 수 있다.

이하, 반도체 메모리 장치의 동작을 설명하기로 한다.

반도체 메모리 장치의 라이트 동작시 다수의 메모리 블록(11, 12, 13, ..., 18)은 데이터 패드(DQ<0:7>)를 통해 8개의 데이터(B<0:7>)를 시리얼하게 수신할 수 있다. 따라서 반도체 메모리 장치는 8개의 데이터 패드(DQ<0:7>)를 통해 각각 8개의 데이터(B<0:7>)를 수신하므로 총 8*8=64 개의 데이터를 수신할 수 있다.

데이터 정렬부(130)는 데이터 스트로브 신호(DQS)를 분주하여 생성된 내부 스트로브 신호(IDQS, IDQSB)에 의해 시리얼하게 입력되는 입력 데이터(DINB<0:7>)를 패러럴한 데이터로 정렬하여 정렬 데이터(ALGN_DAT<0:63>)를 생성할 수 있다.

패러럴하게 정렬된 정렬 데이터(ALGN_DAT<0:63>)는 데이터 입력 드라이버(140)를 통해 데이터 입출력 라인(DIO<0:63>)으로 구동될 수 있으며, 데이터 입출력 라인(DIO<0:63>)에 실린 데이터는 라이트 드라이버(150)를 통해 뱅크 입출력 라인(BIO<0:63>)으로 구동될 수 있다. 뱅크 입출력 라인(BIO<0:63>)에 실린 데이터는 메모리 셀 어레이(160)로 전달될 수 있다. 이때, 데이터 입출력 라인(DIO<0:63>)은 로딩이 크고 구동 전력 소모가 큰 특징이 있다.

한편, 이와 같은 구조를 갖는 반도체 메모리 장치에서 연속적으로 라이트 동작을 수행하는 경우, 데이터들이 데이터 전송라인을 통해 상기 뱅크 영역으로 전달되는 과정에서 이전의 데이터 전송라인의 로직 값에 관계없이 일괄적으로 신규 라이트 데이터로 대체하는 동작을 통해 데이터 전송 라인의 토글링이 발생할 수 있다. 여기서 데이터 전송라인은 데이터 입출력 라인(DIO<0:63>) 및 뱅크 입출력 라인(BIO<0:63>)을 포함할 수 있다.

좀 더 자세히 설명하면, 반도체 메모리 장치에서 연속적으로 라이트 동작, 예컨대 제1 라이트 동작 및 제2 라이트 동작을 수행할 수 있다. 상기 제1 라이트 동작시 데이터 전송라인에 제1 데이터들이 실릴 수 있고, 제2 라이트 동작시 이전에 실린 제1 데이터들이 토글된 신규 데이터인 제2 데이터들이 데이터 전송라인에 실릴 수 있다. 예컨대, 제1 라이트 동작시 데이터 전송라인에 실린 데이터들의 값이 모두 '0'의 값을 갖고, 제2 라이트 동작시 데이터 전송라인 실린 신규 데이터들의 값이 모두 '1'의 값을 갖는다고 할 경우, 제2 라이트 동작시 데이터 전송라인에 실린 데이터들은 모두 토글 동작을 거쳐야 하므로 그만큼 전류 소모가 많이 발생할 수 있다.

도 2는 본 발명의 실시예에 따른 라이트 동작을 위한 반도체 메모리 장치를 도시한 구성도이다.

도 2를 참조하면, 반도체 메모리 장치는 다수의 메모리 블록(21, 22, 23, ..., 28)을 포함할 수 있으며, 다수의 메모리 블록(21, 22, 23, ..., 28) 각각은 데이터 버퍼(210), 내부 스트로브 신호 생성부(220), 데이터 정렬부(230), 제1 구동부(240), 제2 구동부(250), 메모리 셀 어레이(260) 및 데이터 구동 제어부(270)를 포함할 수 있다.

여기서 데이터 버퍼(210), 내부 스트로브 신호 생성부(220), 데이터 정렬부(230), 제1 구동부(240) 및 데이터 구동 제어부(270)는 주변 회로부인 페리 영역에 포함될 수 있으며, 제2 구동부(250) 및 메모리 셀 어레이(260)는 뱅크 영역에 포함될 수 있다.

다수의 메모리 블록(21, 22, 23, ..., 28)은 모두 동일한 구성 및 동작을 수행하므로 제1 메모리 블록(21)을 대표로 설명하기로 한다.

데이터 버퍼(210)는 데이터 패드로부터 입력되는 데이터(DQ<0>)와 기준전압(IVREF)을 비교하여 입력 데이터(DINB<0>)를 생성할 수 있다. 여기서 기준전압(IVREF)은 데이터(DQ<0>)의 로직 레벨을 판별하기 위한 전압 레벨로 설정되는 것이 바람직하다.

내부 스트로브 신호 생성부(220)는 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)를 수신하여 주파수가 분주된 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)를 생성할 수 있다. 여기서 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)는 외부 디바이스, 예컨대 메모리 컨트롤러로부터 수신할 수 있다. 또한, 분주된 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)는 서로 반대 위상일 수 있다.

데이터 정렬부(230)는 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)에 동기되어 연속적으로 입력되는 입력 데이터(DINB<0>)를 래치하고, 래치된 데이터인 제1 및 제2 래치 데이터(LAT_DQR<0:3>, LAT_DQF<0:3>)를 정렬하여 정렬 데이터(ALGN_DAT<0:7>)를 생성할 수 있다.

데이터 정렬부(230)는 제1 래치부(231), 제2 래치부(232), 제1 정렬부(233) 및 제2 정렬부(234)를 포함할 수 있다.

제1 래치부(231)는 내부 스트로브 신호(IDQS)에 동기되어 연속적으로 입력되는 입력 데이터(DINB<0>)를 래치하여 제1 래치 데이터(LAT_DAR<0:3>)를 출력할 수 있다. 제1 래치부(231)는 D-플립플롭(D-Flip Flop)으로 구성될 수 있다.

제2 래치부(232)는 반전 내부 스트로브 신호(IDQSB)에 동기되어 연속적으로 입력되는 입력 데이터(DINB<0>)를 래치하여 제2 래치 데이터(LAT_DAF<0:3>)를 출력할 수 있다. 제2 래치부(232)는 D-플립플롭으로 구성될 수 있다.

제1 정렬부(233)는 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)에 응답하여 제1 래치 데이터(LAT_DQR<0:3>)를 정렬할 수 있으며, 제2 정렬부(234)는 내부 스트로브 신호(IDQS) 및 반전 내부 스트로브 신호(IDQSB)에 응답하여 제2 래치 데이터(LAT_DQF<0:3>)를 정렬할 수 있다. 제1 정렬부(133) 및 제2 정렬부(134)를 통해 정렬된 제1 및 제2 래치 데이터(LAT_DQR<0:3>, LAT_DQF<0:3>) 는 정렬 데이터(ALGN_DAT<0:7>)로써 출력될 수 있다. 여기서 제1 및 제2 래치 데이터(LAT_DQR<0:3>, LAT_DQF<0:3>)는 시리얼하게 입력되는 데이터일 수 있으며, 제1 및 제2 정렬부를 통해 정렬된 정렬 데이터(ALGN_DAT<0:7>)는 패러럴하게 입력되는 데이터일 수 있다. 즉, 제1 및 제2 정렬부(233, 234)는 시리얼하게 입력되는 데이터를 패러럴한 데이터로 변환하기 위한 직병렬 변환기(De-serialize)로 구성될 수 있다.

제1 구동부(240)는 제1 및 제2 데이터 입출력 스트로브 신호(STR_DIO, STR_DIOB)에 응답하여 정렬 데이터(ALGN_DAT<0:7>)를 드라이빙하여 데이터 입출력 라인(DIO<0:7>)으로 출력할 수 있다.

제1 구동부(240)는 제1 데이터 입출력 드라이버(241) 및 제2 입출력 드라이버(242)를 포함할 수 있다. 제1 데이터 입출력 드라이버(241)는 버퍼 회로로 구성될 수 있으며, 제2 데이터 입출력 드라이버(242)는 인버터 회로로 구성될 수 있다.

제1 데이터 입출력 드라이버(241)는 제1 데이터 입출력 스트로브 신호(STR_DIO)에 응답하여 정렬 데이터(ALGN_DAT<0:7>)를 드라이빙하여 데이터 입출력 라인(DIO<0:7>)으로 출력할 수 있고, 제2 데이터 입출력 드라이버(242)는 제2 데이터 입출력 스트로브 신호(STR_DIOB)에 응답하여 정렬 데이터(ALGN_DAT<0:7>)를 드라이빙하여 데이터 입출력 라인(DIO<0:7>)으로 출력할 수 있다.

여기서 제1 및 제2 데이터 입출력 스트로브 신호(STR_DIO, STR_DIOB)는 서로 반대 위상을 가질 수 있으며, 추후 설명될 데이터 구동 제어부(270)를 통해 생성될 수 있다. 또한, 데이터 입출력 라인(DIO<0:7>)은 예컨대 글로벌 입출력 라인(Global Input/Output Line; GIO)일 수 있다.

제2 구동부(250)는 제1 및 제2 뱅크 입출력 스트로브 신호(STR_BIO, STR_BIOB)에 응답하여 데이터 입출력 라인(DIO<0:7>)에 실린 데이터를 드라이빙하여 뱅크 입출력 라인(BIO<0:7>)으로 출력할 수 있다.

제2 구동부(250)는 제1 라이트 드라이버(251) 및 제2 라이트 드라이버(252)를 포함할 수 있다. 제1 라이트 드라이버(251)는 버퍼 회로로 구성될 수 있으며, 제2 라이트 드라이버(252)는 인버터 회로로 구성될 수 있다.

제1 라이트 드라이버(251)는 제1 뱅크 입출력 스트로브 신호(STR_BIO)에 응답하여 데이터 입출력 라인(DIO<0:7>)에 실린 데이터를 드라이빙하여 뱅크 입출력 라인(BIO<0:7>)으로 출력할 수 있고, 제2 라이트 드라이버(252)는 제2 뱅크 입출력 스트로브 신호(STR_BIOB)에 응답하여 데이터 입출력 라인(DIO<0:7>)에 실린 데이터를 드라이빙하여 뱅크 입출력 라인(BIO<0:7>)으로 출력할 수 있다.

여기서 제1 및 제2 뱅크 입출력 스트로브 신호(STR_BIO, STR_BIOB)는 서로 반대 위상을 가질 수 있으며, 추후 설명될 데이터 구동 제어부(270)를 통해 생성될 수 있다. 또한, 뱅크 입출력 라인(BIO<0:7>)은 뱅크 영역에 포함된 데이터 라인들, 예컨대, 로컬 입출력 라인(Local Input/Output Line; LIO)일 수 있다.

데이터 구동 제어부(270)는 다수의 메모리 블록(21, 22, 23, ..., 28) 각각의 정렬 데이터(ALGN_DAT<0:63>) 및 데이터 입출력 라인(DIO<0:63>)에 실린 데이터를 비교하여 제1 또는 제2 데이터 입출력 스트로브 신호(STR_DIO, STR_DIOB)를 선택적으로 생성할 수 있고, 제1 또는 제2 뱅크 입출력 스트로브 신호(STR_BIO, STR_BIOB)를 선택적으로 생성할 수 있다.

여기서 데이터 입출력 라인(DIO<0:63>)에 실린 데이터는 연속적인 라이트 동작을 수행하는 경우 이전 라이트 동작에 의해 쓰여진 데이터일 수 있으며, 정렬 데이터(ALGN_DAT<0:63>)는 현재 라이트 동작에 의해 쓰여진 데이터일 수 있다.

다시 말하면, 데이터 구동 제어부(270)는 이전 라이트 동작, 예컨대, 제1 라이트 동작에 의해 쓰여진 데이터와 현재 라이트 동작, 예컨대, 제2 라이트 동작에 의해 쓰여진 데이터를 서로 비교하여 로직 값의 변경, 즉 토글이 발생하는 라인의 갯수에 따라서 제1 데이터 입출력 스트로브 신호(STR_DIO)와 제1 뱅크 입출력 스트로브 신호(STR_BIO)를 생성하거나, 제2 데이터 입출력 스트로브 신호(STR_DIOB)와 제2 뱅크 입출력 스트로브 신호(STR_BIOB)를 생성할 수 있다.

그러므로 데이터 구동 제어부(270)의 제어에 따라서 제1 구동부(240)는 제1 데이터 입출력 드라이버(241)를 구동시키거나 제2 데이터 입출력 드라이버(242)를 구동시킬 수 있고, 제2 구동부(250)는 제1 라이트 드라이버(251)를 구동시키거나 제2 라이트 드라이버(252)를 구동시키는 것이 가능하다.

이와 같이 뱅크 입출력 라인(BIO<0:7>)에 실린 데이터는 메모리 셀 어레이(270)로 전달될 수 있다.

한편, 도면에는 도시되지 않았으나, 뱅크 입출력 라인(BIO<0:7>)에 실린 데이터를 메모리 셀 어레이(270)에 저장하기 위해서는 여러 구성요소들, 예컨대 컬럼 선택회로 및 비트라인 센스앰프 등을 통해 라이트 동작이 이루어질 수 있다.

도 3은 도 2에 도시된 데이터 구동 제어부(270)를 도시한 구성도이다.

도 3을 참조하면, 데이터 구동 제어부(270)는 제1 비교부(310), 데이터 변환부(320), 제2 비교부(330), 제1 선택부(340) 및 제2 선택부(350)를 포함할 수 있다.

제1 비교부(310)는 다수의 메모리 블록(21, 22, 23, ..., 28)을 통해 생성된 다수의 정렬 데이터(ALGN_DAT<0:63>)와 다수의 데이터 입출력 라인(DIO<0:63>)에 실린 데이터를 비교하여 다수의 비교 신호(COMP<0:63>)를 생성할 수 있다.

여기서 다수의 데이터 입출력 라인(DIO<0:63>)에 실린 데이터는 연속적인 라이트 동작을 수행하는 경우, 이전 라이트 동작, 예컨대 제1 라이트 동작을 통해 쓰여진 데이터일 수 있으며, 다수의 정렬 데이터(ALGN_DAT<0:63>)는 현재 라이트 동작, 예컨대 제2 라이트 동작을 통해 쓰여진 신규 데이터일 수 있다.

제1 비교부(310)는 XOR 게이트로 구성될 수 있으며 제1 라이트 동작에 의해 다수의 데이터 입출력 라인(DIO<0:63>)에 쓰여진 데이터와 제2 라이트 동작에 의해 입력된 다수의 정렬 데이터(ALGN_DAT<0:63>)를 각각 비교하여 그 값이 같으면 '0'의 값을, 다르면 '1'의 값을 출력할 수 있다. 예컨대, 다수의 데이터 입출력 라인(DIO<0:63>)에 쓰여진 데이터가 '00000011...' 값이고, 신규 데이터인 다수의 정렬 데이터(ALGN_DAT<0:63>)가 '11111110...' 값인 경우, 제1 비교부(310)를 통해 생성된 다수의 비교신호(COMP<0:63>)는 '11111101...' 값을 가질 수 있다.

데이터 변환부(320)는 디지털 값을 가진 다수의 비교신호(COMP<0:63>)를 아날로그 신호로 변환하여 출력(COMP)할 수 있다. 데이터 변환부(320)는 아날로그 디지털 컨버터(Analog-Digital Convertor; ADC)일 수 있다.

제2 비교부(330)는 비교신호(COMP)와 기준 비교신호(VREF_COMP)를 비교하여 제1 및 제2 선택부(340, 350)를 제어하기 위한 선택 제어신호(SEL_INV)를 생성할 수 있다. 제2 비교부(330)는 비교기로 구성될 수 있으며, 비교신호(COMP)와 기준 비교신호(VREF_COMP)를 비교하여 비교신호(COMP)가 기준 비교신호(VREF_COMP)보다 작은 경우, 선택 제어신호(SEL_INV)는 하이(High) 레벨일 수 있으며, 비교신호(COMP)가 기준 비교신호(VREF_COMP)보다 큰 경우, 선택 제어신호(SEL_INV)는 로우(Low) 레벨일 수 있다.

여기서 비교신호(COMP)가 기준 비교신호(VREF_COMP)보다 작은 경우는 이전 데이터, 즉 데이터 입출력 라인(DIO<0:63>)에 실린 데이터와 신규 데이터, 즉 정렬 데이터(ALGN_DAT<0:63>) 값을 비교했을 때 서로 다른 비트 수가 적은 것을 의미하며, 비교신호(COMP)가 기준 비교신호(VREF_COMP)보다 큰 경우는 상기 이전 데이터와 상기 신규 데이터 값을 비교했을 때 서로 다른 비트 수가 많은 것을 의미한다.

제1 선택부(340)는 선택 제어신호(SEL_INV)에 응답하여 외부 데이터 입출력 스트로브 신호(STROBE_DIO)를 제1 데이터 입출력 스트로브 신호(STR_DIO) 또는 제2 데이터 입출력 스트로브 신호(STR_DIOB)로써 선택적으로 출력할 수 있다.

제1 선택부(340)는 선택 제어신호(SEL_INV)가 하이(High) 레벨일 경우, 제1 데이터 입출력 스트로브 신호(STR_DIO)를 출력할 수 있고, 선택 제어신호(SEL_INV)가 로우(Low) 레벨일 경우, 제2 데이터 입출력 스트로브 신호(STR_DIOB)를 출력할 수 있다.

여기서 제1 데이터 입출력 스트로브 신호(STR_DIO)는 외부 데이터 입출력 스트로브 신호(STROBE_DIO)와 동일한 위상을 가질 수 있으며, 제2 데이터 입출력 스트로브 신호(STR_DIOB)는 외부 데이터 입출력 스트로브 신호(STROBE_DIO)와 반대 위상을 가질 수 있다. 즉, 제1 및 제2 데이터 입출력 스트로브 신호(STR_DIO, STR_DIOB)는 서로 반대 위상일 수 있다.

제2 선택부(350)는 선택 제어신호(SEL_INV)에 응답하여 외부 뱅크 입출력 스트로브 신호(STROBE_BIO)를 제1 뱅크 입출력 스트로브 신호(STR_BIO) 또는 제2 뱅크 입출력 스트로브 신호(STR_BIOB)로써 선택적으로 출력할 수 있다.

제2 선택부(350)는 선택 제어신호(SEL_INV)가 하이(High) 레벨일 경우, 제1 뱅크 입출력 스트로브 신호(STR_BIO)를 출력할 수 있고, 선택 제어신호(SEL_INV)가 로우(Low) 레벨일 경우, 제2 뱅크 입출력 스트로브 신호(STR_BIOB)를 출력할 수 있다.

여기서 제1 뱅크 입출력 스트로브 신호(STR_BIO)는 외부 뱅크 입출력 스트로브 신호(STROBE_BIO)와 동일한 위상을 가질 수 있으며, 제2 뱅크 입출력 스트로브 신호(STR_BIOB)는 외부 뱅크 입출력 스트로브 신호(STROBE_BIO)와 반대 위상을 가질 수 있다. 즉, 제1 및 제2 뱅크 입출력 스트로브 신호(STR_BIO, STR_BIOB)는 서로 반대 위상일 수 있다.

이하, 도 2 및 도 3을 참조하면 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기로 한다.

반도체 메모리 장치의 라이트 동작시 다수의 메모리 블록(21, 22, 23, ..., 28)은 데이터 패드(DQ<0:7>)를 통해 각각 8개의 데이터를 시리얼하게 수신할 수 있다. 따라서 반도체 메모리 장치는 8개의 데이터 패드(DQ<0:7>)를 통해 각각 8개의 데이터를 수신하므로 총 8*8=64 개의 데이터를 수신할 수 있다.

데이터 정렬부(230)는 데이터 스트로브 신호(DQS)를 분주하여 생성된 내부 스트로브 신호(IDQS, IDQSB)에 의해 시리얼하게 입력되는 입력 데이터(DINB<0:7>)를 패러럴한 데이터로 정렬하여 정렬 데이터(ALGN_DAT<0:63)로써 생성할 수 있다.

패러럴하게 정렬된 정렬 데이터(ALGN_DAT<0:63>)는 제1 구동부(240)를 통해 데이터 입출력 라인(DIO<0:63>)으로 구동될 수 있으며, 데이터 입출력 라인(DIO<0:63>)에 실린 데이터는 제2 구동부(250)를 통해 뱅크 입출력 라인(BIO<0:63>)으로 구동될 수 있다.

이때, 제1 구동부(240)는 제1 및 제2 데이터 입출력 스트로브 신호(STR_DIO, STR_DIOB)에 따라 제1 또는 제2 데이터 입출력 드라이버(241, 242)를 선택적으로 구동시킬 수 있고, 제2 구동부(250)는 제1 및 제2 뱅크 입출력 스트로브 신호(STR_BIO, STR_BIOB)에 따라 제1 또는 제2 라이트 드라이버(251, 252)를 선택적으로 구동시킬 수 있다.

제1 및 제2 데이터 입출력 스트로브 신호(STR_DIO, STR_DIOB)와 제1 및 제2 뱅크 입출력 스트로브 신호(STR_BIO, STR_BIOB)는 연속적인 라이트 동작시 제1 라이트 동작에 의해 쓰여진 이전 데이터, 즉 데이터 입출력 라인(DIO<0:63>)에 실린 데이터와 제2 라이트 동작에 의해 입력된 신규 데이터, 즉 정렬 데이터(ALGN_DAT<0:63>)를 비교하여 선택적으로 생성될 수 있다.

먼저, 데이터 입출력 라인(DIO<0:63>)에 실린 데이터와 정렬 데이터(ALGN_DAT<0:63>)의 값이 서로 다른 값이 적은 경우, 제1 데이터 입출력 스트로브 신호(STR_DIO)와 제1 뱅크 입출력 스트로브 신호(STR_BIO)가 생성될 수 있다.

따라서 제1 구동부(240)는 제1 데이터 입출력 드라이버(241)를 구동하여 정렬 데이터(ALGN_DAT<0:63>)를 데이터 입출력 라인(DIO<0:63>)으로 구동할 수 있고, 제2 구동부(250)는 제1 라이트 드라이버(251)를 구동하여 데이터 입출력 라인(DIO<0:63>)에 실린 데이터를 뱅크 입출력 라인(BIO<0:63>)으로 구동할 수 있다.

다음으로, 데이터 입출력 라인(DIO<0:63>)에 실린 데이터와 정렬 데이터(ALGN_DAT<0:63>)의 값이 서로 다른 값이 많은 경우, 제2 데이터 입출력 스트로브 신호(STR_DIOB)와 제2 뱅크 입출력 스트로브 신호(STR_BIOB)가 생성될 수 있다.

따라서 제1 구동부(240)는 제2 데이터 입출력 드라이버(242)를 구동하여 정렬 데이터(ALGN_DAT<0:63>)를 반전시킨 데이터를 데이터 입출력 라인(DIO<0:63>)으로 구동할 수 있고, 제2 구동부(250)는 제2 라이트 드라이버(252)를 구동하여 데이터 입출력 라인(DIO<0:63>)에 실린 데이터를 반전시킨 데이터를 뱅크 입출력 라인(DIO<0:63>)으로 구동할 수 있다.

정리하면, 이전 데이터와 신규 데이터를 비교했을 때 다른 로직값을 갖는 라인의 갯수가 많은 경우, 신규 데이터를 반전하여 데이터 입출력 라인(DIO<0:63>) 및 뱅크 입출력 라인(BIO<0:63>)을 구동함으로써 라이트 동작시 발생하는 데이터 전송라인에 대한 전류 소모를 감소시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도며에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

210 : 데이터 버퍼
220 : 내부 스트로브 신호 생성부
230 : 데이터 정렬부
231 : 제1 래치부 232 : 제2 래치부
233 : 제1 정렬부 234 : 제2 정렬부
240 : 제1 구동부
241 : 제1 데이터 입출력 드라이버
242 : 제2 데이터 입출력 드라이버
250 : 제2 구동부
251 : 제1 라이트 드라이버 252 : 제2 라이트 드라이버
260 : 메모리 셀 어레이
270 : 데이터 구동 제어부

Claims

메모리 셀 어레이;
외부로부터 순차적으로 입력되는 복수의 데이터를 수신하는 데이터 입력부;
상기 데이터 입력부를 통해 수신되는 이전 데이터 및 현재 데이터에 응답하여 상기 이전 데이터 대비 상기 현재 데이터의 토글링 개수를 판단하고, 상기 토글링 개수에 따라 제1 내지 제4 구동 제어신호를 생성하기 위한 데이터 구동 제어부; 및
상기 제1 내지 제4 구동 제어신호에 응답하여 입력 데이터를 데이터 전송라인으로 구동하거나 상기 입력데이터를 반전하여 상기 데이터 전송라인으로 구동하기 위한 구동부를 포함하며,
상기 구동부는
제1 또는 제2 구동 제어신호에 응답하여 상기 입력 데이터를 상기 데이터 전송라인 중 제1 데이터 전송라인으로 구동하기 위한 제1 구동부; 및
제3 또는 제4 구동 제어신호에 응답하여 상기 제1 데이터 전송라인에 실린 데이터를 상기 데이터 전송라인 중 제2 데이터 전송라인으로 구동하기 위한 제2 구동부
를 포함하는 반도체 메모리 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 데이터 구동 제어부는,
상기 이전 데이터 및 상기 현재 데이터를 비교하여 비교신호를 생성하기 위한 제1 비교부;
상기 비교신호 및 기준 비교신호를 비교하여 선택 제어신호를 생성하기 위한 제2 비교부;
상기 선택 제어신호에 응답하여 상기 제1 또는 제2 구동 제어신호를 선택적으로 출력하기 위한 제1 선택부; 및
상기 선택 제어신호에 응답하여 상기 제3 또는 제4 구동 제어신호를 선택적으로 출력하기 위한 제2 선택부
를 포함하는 반도체 메모리 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 데이터 입력부는,
기준전압에 응답하여 외부 데이터를 수신하기 위한 데이터 버퍼; 및
데이터 스트로브 신호를 분주하여 내부 데이터 스트로브 신호를 생성하기 위한 내부 스트로브 신호 생성부
를 포함하는 반도체 메모리 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 내부 데이터 스트로브 신호에 응답하여 상기 데이터 버퍼를 통해 입력된 내부 데이터를 정렬하여 정렬 데이터를 상기 입력 데이터로써 생성하기 위한 데이터 정렬부
를 더 포함하는 반도체 메모리 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 데이터 구동 제어부는 상기 데이터 정렬부를 통해 출력된 상기 정렬 데이터의 토글링 개수 정보에 따라서 데이터의 반전 및 비반전 정보인 상기 제1 내지 제4 구동 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
삭제
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 제1 구동부는,
상기 제1 구동 제어신호에 응답하여 상기 정렬 데이터를 상기 제1 데이터 전송라인으로 구동하기 위한 제1 데이터 입출력 드라이버; 및
상기 제2 구동 제어신호에 응답하여 상기 정렬 데이터를 상기 제1 데이터 전송라인으로 구동하기 위한 제2 데이터 입출력 드라이버
를 포함하고,
상기 제1 및 제2 데이터 입출력 드라이버는 선택적으로 구동될 수 있고, 각 출력 값이 차동 출력되는 것을 특징으로 하는 반도체 메모리 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 제2 구동부는,
상기 제3 구동 제어신호에 응답하여 상기 제1 데이터 전송라인에 실린 데이터를 상기 제2 데이터 전송라인으로 구동하기 위한 제1 라이트 드라이버; 및
상기 제4 구동 제어신호에 응답하여 상기 제1 데이터 전송라인에 실린 데이터를 상기 제2 데이터 전송라인으로 구동하기 위한 제2 라이트 드라이버
를 포함하고,
상기 제1 및 제2 라이트 드라이버는 선택적으로 구동될 수 있으며, 각 출력 값이 차동 출력되는 것을 특징으로 하는 반도체 메모리 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 이전 데이터는 제1 라이트 동작시 상기 제1 데이터 전송라인에 실린 데이터를 포함하는 반도체 메모리 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서,
상기 현재 데이터는 상기 제1 라이트 동작 이후에 동작되는 제2 라이트 동작시 입력되는 상기 입력 데이터를 포함하는 반도체 메모리 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 제1 데이터 전송라인은 글로벌 입출력 라인을 포함하고, 상기 제2 데이터 전송라인은 로컬 입출력 라인을 포함하는 반도체 메모리 장치.
데이터 패드를 통해 순차적으로 복수의 데이터를 수신하는 단계;
이전 데이터 및 현재 데이터를 비교하여 상기 이전 데이터 대비 상기 현재 데이터의 토글링 개수를 판단하는 단계;
상기 토글링 개수에 따라 복수의 구동 제어신호를 생성하는 단계;
상기 토글링 개수를 토글링 전압으로 변환하는 단계;
상기 토글링 전압이 기준 비교신호보다 낮은 경우, 입력 데이터를 데이터 전송라인으로 구동하는 단계; 및
상기 토글링 전압이 상기 기준 비교신호보다 높은 경우, 상기 입력 데이터를 반전하여 상기 데이터 전송라인으로 구동하는 단계를 포함하며,
상기 입력 데이터를 데이터 전송라인으로 구동하는 단계는,
제1 구동 제어신호에 응답하여 상기 입력 데이터를 상기 데이터 전송라인 중 제1 데이터 전송라인으로 구동하는 단계; 및
상기 제1 데이터 전송라인에 실린 데이터를 상기 데이터 전송라인 중 제2 데이터 전송라인으로 구동하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 구동 제어신호를 생성하는 단계는,
상기 토글링 전압이 상기 기준 비교신호보다 낮은 경우 상기 복수의 구동 제어신호 중 제1 및 제3 구동 제어신호를 생성하는 단계; 및
상기 토글링 전압이 상기 기준 비교신호보다 높은 경우 상기 복수의 구동 제어신호 중 제2 및 제4 구동 제어신호를 생성하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서,
데이터 스트로브 신호를 분주하여 내부 데이터 스트로브 신호를 생성하는 단계; 및
상기 내부 데이터 스트로브 신호에 응답하여 상기 수신된 외부 데이터를 정렬한 정렬 데이터를 상기 입력 데이터로써 생성하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 구동 제어신호를 생성하는 단계는 상기 정렬 데이터의 토글링 개수 정보에 따라서 데이터의 반전 및 비반전 정보인 상기 구동 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
삭제
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 입력 데이터를 반전하여 데이터 전송라인으로 구동하는 단계는,
상기 제2 구동 제어신호에 응답하여 상기 정렬 데이터를 반전하여 상기 제1 데이터 전송라인으로 구동하는 단계; 및
상기 제1 데이터 전송라인에 실린 데이터를 반전하여 상기 제2 데이터 전송라인으로 구동하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 이전 데이터는 제1 라이트 동작시 상기 제1 데이터 전송라인에 실린 데이터를 포함하는 반도체 메모리 장치의 동작 방법.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서,
상기 현재 데이터는 상기 제1 라이트 동작 이후 발생하는 제2 라이트 동작시 입력되는 상기 입력 데이터를 포함하는 반도체 메모리 장치의 동작 방법.
제1 라이트 동작시, 제1 데이터를 입력받아 데이터 전송라인으로 구동하는 단계;
제1 라이트 동작 이후 발생하는 제2 라이트 동작시, 제2 데이터를 입력받아 정렬하는 단계;
상기 제1 데이터와 상기 제2 데이터를 비교하여 상기 제1 데이터 대비 상기 제2 데이터의 토글링 개수를 판단하여 상기 데이터 전송라인의 구동을 제어하기 위한 복수의 구동 제어신호를 생성하는 단계;
상기 토글링 개수를 토글링 전압으로 변환하는 단계;
상기 토글링 전압이 기준 비교신호보다 낮은 경우, 상기 제2 데이터를 상기 데이터 전송라인으로 구동하는 단계; 및
상기 토글링 전압이 상기 기준 비교신호보다 높은 경우, 상기 제2 데이터를 반전하여 상기 데이터 전송라인으로 구동하는 단계를 포함하며,
상기 제2 데이터를 데이터 전송라인으로 구동하는 단계는,
제1 구동 제어신호에 응답하여 상기 제2 데이터를 상기 데이터 전송라인 중 제1 데이터 전송라인으로 구동하는 단계; 및
상기 제1 데이터 전송라인에 실린 데이터를 상기 데이터 전송라인 중 제2 데이터 전송라인으로 구동하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.