KR102604059B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 피처리면을 갖는 피처리체 위에 실리콘막을 형성하는 반도체 소자 제조 방법으로서, 피처리면 상에, 전처리 실리콘 전구체를 공급하여, 피처리면 상에 실리콘 시드층을 형성하고, 실리콘 시드층 상에, 아미노기를 포함하지 않는 실란(silane)계 가스를 공급하여, 실리콘막을 형성하는 것을 포함하고, 전처리 실리콘 전구체는 1,2-bis(diisopropylamino)disilane (BDIPADS)이다.

Description

반도체 소자 제조 방법{Manufacturing method of semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이다. 따라서 증가된 집적도가 요구되고 있다.
그 중, V-NAND(vertical NAND) 소자는 집적도를 증가시키기 위해 단수가 높아지고 있다. 이에 따라, 채널을 구성하는 다결정 실리콘의 결정립 크기(grain size)가 점점 작아져, 채널의 전하 캐리어의 이동도(mobility)가 떨어지는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 결정립(grain)의 크기가 증가된 채널을 형성하여, 성능을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법은 피처리면을 갖는 피처리체 위에 실리콘막을 형성하는 반도체 소자 제조 방법으로서, 피처리면 상에, 전처리 실리콘 전구체를 공급하여, 피처리면 상에 실리콘 시드층을 형성하고, 실리콘 시드층 상에, 아미노기를 포함하지 않는 실란(silane)계 가스를 공급하여, 실리콘 시드층 상에 실리콘막을 형성하는 것을 포함하고, 전처리 실리콘 전구체는 1,2-bis(diisopropylamino)disilane (BDIPADS)이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법은 피처리면을 갖는 피처리체 위에 실리콘막을 형성하는 반도체 소자 제조 방법으로서, 피처리면 상에, 전처리 실리콘 전구체를 공급하여, 피처리면 상에 실리콘 시드층을 형성하고, 실리콘 시드층 상에, 아미노기를 포함하지 않는 실란계 가스를 공급하여, 실리콘 시드층 상에 실리콘막을 형성하는 것을 포함하고, 전처리 실리콘 전구체는 하기 화학식 1로 표현된다:
(화학식 1)
화학식 1에서, n은 2 이상의 자연수이고, X는 H, F, Cl, Br, I, CF3, CBr3, CCl3 중 적어도 하나를 포함하고, R1 내지 R4는 CaH2a+1이고, a는 1 이상의 자연수이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법은 기판 상에, 제1 몰드층 및 제2 몰드층이 교대로 적층된 몰드 구조체를 형성하고, 몰드 구조체를 관통하는 채널 홀을 형성하고, 채널 홀의 측벽을 따라 순차적으로 배치된 배리어층, 전하층 및 터널 절연층을 형성하고, 터널 절연층 상에, 채널막을 형성하는 것을 포함하고, 채널막을 형성하는 것은, 터널 절연층 상에, 전처리 실리콘 전구체를 공급하여, 터널 절연층 상에 실리콘 시드층을 형성하고, 실리콘 시드층 상에, 아미노기를 포함하지 않는 실란계 가스를 공급하여, 실리콘 시드층 상에 실리콘막을 형성하는 것을 포함하고, 전처리 실리콘 전구체는 하기 화학식 2로 표현된다:
(화학식 2)
화학식 2에서, n은 1 내지 4의 정수이고, m은 0 내지 4의 정수이고, Y는 할로겐족 원자 중 적어도 하나를 포함하고, R1 및 R2는 각각 수소, 알킬기 및 헤테로시클로알킬기 중 적어도 하나를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 3은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4a 및 도 4b는 본 발명의 몇몇 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 단면도들이다.
도 5a 및 도 5b는 도 4a의 E1 영역을 설명하기 위한 확대도이다.
도 6 내지 도 15은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1 내지 도 3은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법은 피처리면을 갖는 피처리체(20) 위에 실리콘막(31)을 형성하는 반도체 소자 제조 방법일 수 있다.
도 1 및 도 2를 참조하면, 피처리체(20)의 상면 상에, 전처리 실리콘 전구체는 공급될 수 있다(S10). 이에 따라, 피처리체(20)의 상면, 즉 피처리면 상에 실리콘 시드층(30)이 형성될 수 있다.
예를 들어, 본 발명의 반도체 소자 제조 방법에 사용되는 전처리 실리콘 전구체는 1,2-bis(diisopropylamino)disilane (BDIPADS)일 수 있다. BDIPADS는 화학식 1로 표현되는 화합물일 수 있다.
<화학식 1>
다른 예로, 본 발명의 반도체 소자 제조 방법에 사용되는 전처리 실리콘 전구체는 화학식 2로 표현되는 화합물일 수 있다.
<화학식 2>
화학식 2에서, n은 2 이상의 자연수일 수 있다. X는 H, F, Cl, Br, I, CF3, CBr3, CCl3 중 적어도 하나를 포함할 수 있다. R1 내지 R4는 CaH2a+1이고, a는 1 이상의 자연수일 수 있다. 화학식 2는 대칭구조(symmetry)를 가질 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에서, 화학식 2의 R1 내지 R4는 동일한 CaH2a+1일 수 있다.
예를 들어, R1 내지 R4는 -CH3(methyl-)으로 동일할 수 있다.
또 다른 예로, 본 발명의 반도체 소자 제조 방법에 사용되는 전처리 실리콘 전구체는 화학식 3으로 표현되는 화합물일 수 있다.
<화학식 3>
화학식 3에서, n은 1 내지 4의 정수일 수 있다. m은 0 내지 4의 정수일 수 있다. Y는 할로겐족 원자 중 적어도 하나를 포함할 수 있다. R1 및 R2는 각각 수소, 알킬기 및 헤테로시클로알킬기 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에서, 화학식 3의 R1 및 R2는 동일한 CaH2a+1일 수 있다.
예를 들어, R1 및 R2는 -CH3(methyl-)으로 동일할 수 있다.
도 2 및 도 3을 참조하면, 실리콘 시드층(30) 상에, 실란(silane)계 가스는 공급될 수 있다(S20). 실란계 가스는 아미노기를 포함하지 않을 수 있다. 실란계 가스를 공급함으로써, 실리콘막(31)은 형성될 수 있다. 실리콘막(31)은 피처리체(20) 상에 형성될 수 있다. 실란계 가스는 실리콘 시드층(30)과 반응하여 실리콘막(31)을 형성하는 것일 수 있다.
실란계 가스는 n차 실란일 수 있다. n은 1 이상의 자연수일 수 있다. 일 예로, 실란계 가스는 1차 실란(monosilane)일 수 있다. 다른 예로, 실란계 가스는 2차 실란(disilane)일 수 있다.
도 4a 및 도 4b는 본 발명의 몇몇 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다. 도 5a 및 도 5b는 도 4a의 E1 영역을 설명하기 위한 확대도이다.
도 4a 내지 도 5b를 참조하면, 몇몇 실시예에 따른 반도체 소자는 주변 회로 영역(PERI) 및 셀 영역(CELL)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(100), 층간 절연막(150), 제1 기판(100)에 형성되는 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b) 각각과 연결되는 제1 메탈층(144, 230a, 230b), 제1 메탈층(144, 230a, 230b) 상에 형성되는 제2 메탈층(240, 240a, 240b)를 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제3 회로 소자들(TR1, TR2, TR3)은 주변 회로 영역(PERI)에서 디코더 회로를 제공할 수 있다. 몇몇 실시예에서, 제4 회로 소자(220a)는 주변 회로 영역(PERI)에서 로직 회로를 제공할 수 있다. 몇몇 실시예에서, 제5 회로 소자(220b)는 주변 회로 영역(PERI)에서 페이지 버퍼를 제공할 수 있다.
본 명세서에서는, 제1 메탈층(144, 230a, 230b)과 제2 메탈층(240, 240a, 204b)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240, 240a, 240b) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240, 240a, 240b)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240, 240a, 240b)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
몇몇 실시예에서, 제1 메탈층(144, 230a, 230b)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240, 240a, 240b)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
층간 절연막(150)은 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 제1 메탈층(144, 230a, 230b) 및 제2 메탈층(240, 240a, 240b)을 커버하도록 제1 기판(100) 상에 배치될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 도전성 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면과 교차하는 수직 방향(Z)을 따라 복수의 워드 라인들이 적층될 수 있다.
복수의 워드라인들은 상부 게이트층(UCL1 ~ UCLN) 및 하부 게이트층(LCL1 ~ LCLN)에 해당할 수 있다. 워드 라인들의 상부 및 하부 각각에는 스트링 선택 라인과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들이 배치될 수 있다.
다수의 절연층(LIL1 ~ LILN, UIL1 ~ UILN) 및 다수의 게이트층(LCL1 ~ LCLN, UCL1 ~ UCLN)은 번갈아 적층되어 적층 구조체(200)를 형성할 수 있다.
채널 구조체(CH)는 제1 방향(Z)으로 연장되어 워드 라인들, 스트링 선택라인들 및 접지 선택라인을 관통할 수 있다. 채널 구조체(CH)는 도 4a에 도시된 바와 같이, 멀티 스택(multi stack)으로 형성될 수 있고, 도 4b에 도시된 바와 같이, 단일 스택(single stack)으로 형성될 수 있다.
채널 구조체(CH)는 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(360c)은 비트 라인일 수 있다. 몇몇 실시예에서, 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 일 방향(예를 들어, 제2 방향(Y))을 따라 연장될 수 있다. 몇몇 실시예에서, 비트 라인(360c)은 주변 회로 영역(PERI)에서 페이지 버퍼를 제공하는 제5 회로 소자(230b)와 전기적으로 연결될 수 있다.
도 5a 및 도 5b에 도시된 것처럼, 채널 구조체(CH)는 채널 패턴(420) 및 정보 저장막(430)을 포함할 수 있다.
채널 패턴(420)은 제1 방향(Z)으로 연장될 수 있다. 채널 패턴(420)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 채널 패턴(420)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 채널 패턴(420)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(430)은 채널 패턴(420)과 워드 라인들 사이에 개재될 수 있다. 예를 들어, 정보 저장막(430)은 채널 패턴(420)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 정보 저장막(430)은 다중막으로 형성될 수 있다. 예를 들어, 정보 저장막(430)은 채널 패턴(420) 상에 차례로 적층되는 터널 절연층(431), 전하 저장층(432) 및 배리어층(433)을 포함할 수 있다. 터널 절연층(431)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장층(432)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 배리어층(433)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 코어 패턴(410)을 더 포함할 수 있다. 코어 패턴(410)은 컵 형상인 채널 패턴(420)의 내부를 채우도록 형성될 수 있다. 코어 패턴(410)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도전성 라인(320)은 채널 구조체(CH)의 채널 패턴(420)과 접속되도록 형성될 수 있다.
도 5a를 참조하면, 채널 패턴(420)은 도전성 라인(320)을 관통하여 제2 기판(310) 내에 매립될 수 있다. 도전성 라인(320)은 정보 저장막(430)의 일부를 관통하여 채널 패턴(420)의 측면과 접속될 수 있다.
도 5b에 도시된 것처럼, 몇몇 실시예에서, 도전성 라인(320)의 적어도 일부는 제2 기판(310) 내에 매립될 수 있다. 도전성 라인(320)은 예를 들어, 제2 기판(310)으로부터 선택적 에피 성장(SEG; Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 채널 패턴(420)은 정보 저장막(430)의 일부를 관통하여 도전성 라인(320)의 상면과 접속될 수 있다.
도 6 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
참고적으로, 도 6 내지 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법에서, 채널 패턴(420)을 형성하는 과정의 중간 단계 도면들이다. 도 4a의 E2 영역을 확대하여 설명한다.
또한, 도 6 내지 도 15는 도 4a 및 도 4b를 통해 설명한 반도체 소자의 일부를 제조하는 방법을 설명하기 위한 중간 단계 도면일 수 있다.
도 6을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법에서, 희생 라인(321), 다수의 하부 절연층(LIL1 ~ LILN) 및 다수의 하부 희생층(LSL1 ~ LSLN)은 형성될 수 있다.
다수의 하부 절연층(LIL1 ~ LILN) 및 다수의 하부 희생층(LSL1 ~ LSLN)은 희생 라인(321) 상에 배치될 수 있다. 다수의 하부 절연층(LIL1 ~ LILN) 및 다수의 하부 희생층(LSL1 ~ LSLN)은 번갈아 적층될 수 있다. 번갈아 적층된 다수의 하부 절연층(LIL1 ~ LSLN) 및 다수의 하부 희생층(LSL1 ~ LSLN)은 하부 적층 구조체(210)를 구성할 수 있다.
그 후 하부 적층 구조체(210)를 관통하는 하부 채널 홀(300H1)은 형성될 수 있다.
도 7을 참조하면, 제1 희생층(410a)은 형성될 수 있다. 제1 희생층(410a)은 하부 채널 홀(300H1) 내부를 채울 수 있다.
도 8을 참조하면, 다수의 상부 절연층(UIL1 ~ UILN) 및 다수의 상부 희생층(USL1 ~ USLN)은 형성될 수 있다.
다수의 상부 절연층(UIL1 ~ UILN) 및 다수의 상부 희생층(USL1 ~ USLN)은 하부 적층 구조체(210) 상에 배치될 수 있다. 다수의 상부 절연층(UIL1 ~ UILN) 및 다수의 상부 희생층(USL1 ~ USLN)은 번갈아 적층될 수 있다.
번갈아 적층된 다수의 상부 절연층(UIL1 ~ UILN) 및 다수의 상부 희생층(USL1 ~ USLN)은 상부 적층 구조체(220)를 구성할 수 있다.
도 9를 참조하면, 상부 채널 홀(300H2)은 형성될 수 있다. 제1 희생층(410a)은 제거될 수 있다.
상부 채널 홀(300H2)은 상부 적층 구조체(220)를 관통할 수 있다. 상부 채널 홀(300H2)은 하부 채널 홀(300H1)과 연결될 수 있다. 하부 채널 홀(300H1)과 상부 채널 홀(300H2)은 채널 홀(300)을 구성할 수 있다.
도 10 및 도 11을 참조하면, 배리어층(433), 전하 저장층(432) 및 터널 절연층(431)은 형성될 수 있다.
배리어층(433), 전하 저장층(432) 및 터널 절연층(431)은 채널 홀(300)의 프로파일을 따라 순차적으로 배치될 수 있다. 배리어층(433)은 기판(310) 상에 배치될 수 있다. 전하 저장층(432)은 배리어층(433)의 내측벽 상에 배치될 수 있다. 터널 절연층(431)은 전하 저장층(432)의 내측벽 상에 배치될 수 있다.
터널 절연층(431)이 형성된 후, 터널 절연층(431)의 내측벽 상에, 전처리 실리콘 전구체는 공급될 수 있다(S10). 이에 따라, 터널 절연층(431)의 내측벽 상에 실리콘 시드 패턴(420_1)은 형성될 수 있다.
상기 기술한 바와 같이, 전처리 실리콘 전구체의 예들은 화학식 1 내지 화학식 3으로 표현되는 화합물일 수 있다.
도 11 및 도 12를 참조하면, 실리콘 시드 패턴(420_1) 상에, 실란계 가스는 공급될 수 있다(S20). 실란계 가스는 아미노기를 포함하지 않을 수 있다. 실란계 가스를 공급함으로써, 채널 패턴(420)은 형성될 수 있다. 채널 패턴(420)은 터널 절연층(431)의 내측벽 상에 형성될 수 있다.
상기 기술한 바와 같이, 실란계 가스는 n차 실란일 수 있다. n은 1 이상의 자연수일 수 있다.
채널 패턴(420)은 도 3에서 설명된 실리콘막(31)에 대응될 수 있다.
도 13을 참조하면, 코어 패턴(410) 및 비트 라인 패드(440)는 형성될 수 있다.
코어 패턴(410)은 컵 형상인 채널 패턴(420)의 내부를 채우도록 형성될 수 있다. 코어 패턴(410)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인 패드(440)는 배리어층(433), 전하 저장층(432), 터널 절연층(431), 채널 패턴(420) 및 코어 패턴(410)의 상면 상에 형성될 수 있다.
도 13 및 도 14를 참조하면, 도전성 라인(320)은 채널 패턴(420)에 연결될 수 있다.
구체적으로 제3 희생층(321)은 배리어층(433)의 일부, 전하 저장층(432)의 일부 및 터널 절연층(431)의 일부와 함께 제거될 수 있다. 제3 희생층(321)과 배리어층(433)의 일부, 전하 저장층(432)의 일부 및 터널 절연층(431)의 일부가 제거된 영역에 도전성 라인(320)은 형성될 수 있다. 따라서, 도전성 라인(320)은 채널 패턴(420)과 연결될 수 있다.
하부 희생층(LSL1 ~ LSLN) 및 상부 희생층(USL1 ~ USLN)은 제거될 수 있다. 그 후, 하부 게이트층(LCL1 ~ LCLN) 및 상부 게이트층(UCL1 ~ UCLN)은 형성될 수 있다.
도전성 라인(320)이 채널 패턴(420)과 연결되는 공정 후에 게이트층이 형성되는 공정이 진행될 수 있다.
참고적으로, 도 15는 채널 구조체(CH)를 단일 스택으로 형성하기 위해 채널 홀(300)을 단일 스택으로 형성한 중간 단계를 도시한다.
도 15를 참조하면, 채널 홀(300)은 형성될 수 있다. 채널 홀(300)은 적층 구조체(200)를 관통할 수 있다. 적층 구조체(200)는 다수의 절연층(IL1~ILN) 및 다수의 게이트층(CL1 ~ CLN)이 번갈아 적층되어 형성될 수 있다.
채널 홀(300)를 단일 스택으로 형성한 경우에도, 도 10 내지 도 14의 공정은 마찬가지로 진행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CH: 채널 구조체 20: 피처리체
30: 실리콘 시드층 31: 실리콘막
410: 코어 패턴 420: 채널 패턴
430: 정보 저장막 431: 터널 절연층
432: 전하 저장층 433: 배리어층

Claims (10)

  1. 피처리면을 갖는 피처리체 위에 실리콘막을 형성하는 반도체 소자 제조 방법으로서,
    상기 피처리면 상에, 전처리 실리콘 전구체를 공급하여, 상기 피처리면 상에 실리콘 시드층을 형성하고,
    상기 실리콘 시드층 상에, 아미노기를 비포함하는 실란(silane)계 가스를 공급하여, 실리콘막을 형성하는 것을 포함하고,
    상기 전처리 실리콘 전구체는 1,2-bis(diisopropylamino)disilane (BDIPADS)이고,
    상기 실리콘막은 단결정 실리콘 또는 다결정 실리콘을 포함하고,
    상기 반도체 소자 제조 방법은 수직 채널을 포함하는 메모리 소자를 제조하는 방법이고,
    상기 메모리 소자는,
    기판 상에, 번갈아 적층된 다수의 절연층 및 다수의 게이트층을 갖는 적층 구조체,
    상기 적층 구조체를 관통하는 채널 홀,
    상기 채널 홀의 프로파일을 따라 순차적으로 형성된 배리어층, 전하 저장층, 터널 절연층 및 채널 패턴을 포함하고,
    상기 피처리체는 상기 터널 절연층이고,
    상기 피처리면은 상기 터널 절연층의 내면이고,
    상기 실리콘막은 상기 채널 패턴인 반도체 소자 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 실란계 가스는 n차 실란(n-silane)이고,
    상기 n은 1 이상의 자연수인 반도체 소자 제조 방법.
  4. 피처리면을 갖는 피처리체 위에 실리콘막을 형성하는 반도체 소자 제조 방법으로서,
    상기 피처리면 상에, 전처리 실리콘 전구체를 공급하여, 상기 피처리면 상에 실리콘 시드층을 형성하고,
    상기 실리콘 시드층 상에, 아미노기를 비포함하는 실란계 가스를 공급하여, 실리콘막을 형성하는 것을 포함하고,
    상기 전처리 실리콘 전구체는 하기 화학식 1로 표현되는 반도체 소자 제조 방법:
    (화학식 1)
    상기 화학식 1에서, n은 2 이상의 자연수이고, X는 H, F, Cl, Br, I, CF3, CBr3, CCl3 중 적어도 하나를 포함하고, R1 내지 R4는 CaH2a+1이고, 상기 a는 1 이상의 자연수이며, 화학식 1은 대칭구조를 가진다.
  5. 제 4항에 있어서,
    상기 반도체 소자 제조 방법은 수직 채널을 포함하는 메모리 소자를 제조하는 방법이고,
    상기 메모리 소자는,
    기판 상에, 번갈아 적층된 다수의 절연층 및 다수의 게이트층을 갖는 적층 구조체,
    상기 적층 구조체를 관통하는 채널 홀,
    상기 채널 홀의 프로파일을 따라 순차적으로 형성된 배리어층, 전하 저장층, 터널 절연층 및 채널 패턴을 포함하고,
    상기 피처리체는 상기 터널 절연층이고,
    상기 피처리면은 상기 터널 절연층의 내면이고,
    상기 실리콘막은 상기 채널 패턴인 반도체 소자 제조 방법.
  6. 제 4항에 있어서,
    상기 실란계 가스는 m차 실란이고,
    상기 m은 1 이상의 자연수인 반도체 소자 제조 방법.
  7. 제 4항에 있어서,
    상기 R1 내지 R4는 동일한 CaH2a+1인 반도체 소자 제조 방법.
  8. 기판 상에, 제1 몰드층 및 제2 몰드층이 교대로 적층된 몰드 구조체를 형성하고,
    상기 몰드 구조체를 관통하는 채널 홀을 형성하고,
    상기 채널 홀의 측벽을 따라 순차적으로 배치된 배리어층, 전하 저장층 및 터널 절연층을 형성하고,
    상기 터널 절연층 상에, 채널막을 형성하는 것을 포함하고,
    상기 채널막을 형성하는 것은,
    상기 터널 절연층 상에, 전처리 실리콘 전구체를 공급하여, 상기 터널 절연층 상에 실리콘 시드층을 형성하고,
    상기 실리콘 시드층 상에, 아미노기를 비포함하는 실란계 가스를 공급하여, 실리콘막을 형성하는 것을 포함하고,
    상기 전처리 실리콘 전구체는 하기 화학식 2로 표현되는 반도체 소자 제조 방법:
    (화학식 2)
    상기 화학식 2에서, 상기 n은 1 내지 4의 정수이고, 상기 m은 0 내지 4의 정수이고, 상기 Y는 할로겐족 원자 중 적어도 하나를 포함하고, 상기 R1 및 상기 R2는 각각 수고, 알킬기 및 헤테로시클로알킬기 중 적어도 하나를 포함한다.
  9. 제 8항에 있어서,
    상기 실란계 가스는 l차 실란이고,
    상기 l은 1 이상의 자연수인 반도체 소자 제조 방법.
  10. 제 8항에 있어서,
    상기 R1와 상기 R2는 동일한 반도체 소자 제조 방법.
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