KR102601582B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는, 내부에 회로 패턴을 갖는 인쇄회로층 및, 상기 회로 패턴 보다 좁은 선폭을 갖는 미세회로 패턴이 접착층에 의해 상기 인쇄회로층 상에 부착된 브릿지 구조물을 포함하는 인쇄회로기판; 및 적어도 일부 영역이 상기 브릿지 구조물과 중첩하도록 배치되어 상기 인쇄회로기판 상에 실장되며, 상기 브릿지 구조물을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 산업의 발달에 의해 전자부품의 고성능화, 고기능화, 소형화가 요구되고 있다. 이러한 추세에 대응하기 위하여 반도체 패키지 등 고밀도의 표면 실장 부품용 기판이 떠오르고 있으며, 소자를 인쇄회로기판(PCB) 내부에 내장하는 내장 PCB 기술이 개발되고 있다.
기판의 고밀도화 요구에 응하기 위해서는 회로패턴의 층간의 고밀도 접속이 필요하다. 도금에 의한 기술은 비아홀을 가공한 후, 비어 홀의 내주면을 도금하거나 비어홀 내에 도금층을 충전해 층간 접속을 구현하는 방식이다. 그러나, 상술한 종래 기술은 층간의 고밀도 접속에는 한계가 있기 때문에, 완전한 생산 기술로서 적용될 수 없는 실정이다.
이에 회로패턴의 층간 접속을 고밀도화 또는 회로설계의 자유도를 높여 회로의 고밀도화를 구현할 수 있는 구조가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 제조비용이 저렴하면서도 회로패턴의 층간 접속을 고밀도화를 이룰 수 있는 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 실시예는, 내부에 회로 패턴을 갖는 인쇄회로층 및, 상기 회로 패턴 보다 좁은 선폭을 갖는 미세회로 패턴이 접착층에 의해 상기 인쇄회로층 상에 부착된 브릿지 구조물을 포함하는 인쇄회로기판; 및 적어도 일부 영역이 상기 브릿지 구조물과 중첩하도록 배치되어 상기 인쇄회로기판 상에 실장되며, 상기 브릿지 구조물을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 제1 면 및 이에 대향하는 제2 면을 갖는 반도체 웨이퍼의 제1 면상에 미세회로 패턴으로 이루어진 복수의 브릿지 구조물을 형성하는 단계; 상기 복수의 브릿지 구조물을 덮도록 상기 제1 면 상에 접착층을 형성하는 단계; 상기 반도체 웨이퍼를 각각의 브릿지 구조물 단위로 절단하여 단위 반도체 웨이퍼를 마련하는 단계; 내부에 회로 패턴을 갖는 제1 인쇄회로층을 형성하고, 상기 제1 인쇄회로층 상에 상기 접착층을 매개로 상기 단위 반도체 웨이퍼를 부착하는 단계; 상기 단위 반도체 웨이퍼를 식각하여 제거하여 상기 브릿지 구조물을 노출시키는 단계; 상기 제1 인쇄회로층 상에, 상기 브릿지 구조물과 접속된 전극 비아들을 가지며, 상기 브릿지 구조물을 덮는 제2 인쇄회로층을 형성하는 단계; 및 상기 제2 인쇄회로층 상에, 전극 비아들을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 실장하는 단계;를 포함하는 패키지 제조방법을 제공한다.
본 발명의 기술적 사상에 따른 반도체 패키지 및 그 제조방법은 기존의 인쇄회로기판(PCB)공정을 이용하여 제조할 수 있으므로, 제조설비에 대한 대규모 변경없이도 생산할 수 있으며, 별도의 비아 형성 없이도 인쇄회로기판과 반도체 칩 간의 전원공급이 이루어질 수 있는 장점이 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 2는 도 1의 브릿지 구조물을 상부에서 바라본 평면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 4a 내지 도 5c는 도 1의 반도체 패키지를 제조하는 주요 제조공정을 설명하기 위한 개략적인 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10)는 인쇄회로기판(Printed Circuit Board: PCB)(100) 및 상기 인쇄회로기판(100)에 실장되는 제1 반도체 칩 구조물(200) 및 제2 반도체 칩 구조물(300)을 포함할 수 있다.
상기 인쇄회로기판(100)은 그 상면 상에 제1 및 제2 반도체 칩 구조물(200, 300)이 실장되는 지지 기판으로서, 제1 인쇄회로층(110), 제2 인쇄회로층(120), 및 브릿지 구조물(130)을 포함할 수 있다.
상기 인쇄회로기판(100)의 상면(100a)에는 제1 반도체 칩 구조물(200) 및 제2 반도체 칩 구조물(300)을 실장하기 위한 내부 접속 패드(121)가 배치될 수 있다.
상기 인쇄회로기판(100)의 하면(100b)에는 솔더 패드(solder pad)(111)가 배치될 수 있으며, 솔더 패드(111)에는 솔더 범프(solder bump)(118)가 부착될 수 있다.
인쇄회로기판(100)은 제1 인쇄회로층(110) 및 제2 인쇄회로층(120)이 적층된 구조로서, 브릿지 구조물(130)은 제1 인쇄회로층(110) 및 제2 인쇄회로층(120)의 사이에 개재된 구조일 수 있다.
제1 인쇄회로층(110)은 인쇄회로기판(100)의 하부에 배치되며, 상면에는 제2 인쇄회로층(120)의 전극 비아(122)와 접속하기 위한 연결 패드(113)가 배치되며, 하면에는 솔더 패드(111)가 배치될 수 있다. 제1 인쇄회로층(110)의 바디부(117)는 수지 절연층으로 이루어질 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다
제1 인쇄회로층(110)은 브릿지 구조물(130)이 배치되는 영역인 제1 영역(A1)과, 제1 영역(A1) 을 둘러싸는 제2 영역(A2)을 포함할 수 있다. 제1 인쇄회로층(110)의 제2 영역(A2) 내부에는 다층 또는 단층의 회로 패턴들(112,114,115)이 형성될 수 있고, 그러한 회로 패턴들(112,114,115)을 통해 솔더 패드(111)와 연결 패드(113)가 서로 전기적으로 연결될 수 있다. 제1 인쇄회로층(110)은 더미 비아들(116)을 포함할 수 있다. 더미 비아들(116)은 브릿지 구조물(130) 아래의 제1 영역(A1) 내에 배치될 수 있고, 브릿지 구조물(130)과 연결될 수 있다. 회로 패턴들(112,114,115)은 더미 비아들(116)과 동일한 레벨에 위치하는 회로 비아들(115)을 더 포함할 수 있다.
연결 패드들(113) 중, 브릿지 구조물(130)이 배치되는 영역인 제1 영역(A1)에 배치된 연결 패드(113)는 더미 비아(116)와 연결되며, 그 외의 영역인 제2 영역(A2)에 배치된 연결 패드(113)는 전극 비아(122)와 연결될 수 있다.
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브릿지 구조물(130)은 제1 인쇄회로층(110)의 상면 중 제1 영역(A1)에 배치될 수 있다.
상기 브릿지 구조물(130)은 상기 제1 인쇄회로층(110)의 제1 영역(A1)에 배치되어, 상기 제1 인쇄회로층(110)의 연결 패드(113)를 통해 더미 비아(116)와 접속될 수 있다. 상기 브릿지 구조물(130)은 인쇄회로기판(100)에 실장되는 제1 및 제2 반도체 칩 구조물(200, 300)을 서로 전기적으로 연결하는 인터커넥션(interconnection)을 수행할 수 있다.
상기 브릿지 구조물(130)은 미세회로 패턴(131)이 접착층(132)에 의해 제1 인쇄회로층(110)에 부착된 구조이다. 이러한 구조를 통해, 제1 반도체 칩 구조물(200)과 제2 반도체 칩 구조물(300)은 제2 인쇄회로층(120)의 전극 비아(123, 124)와 브릿지 구조물(130)을 통해 접속될 수 있다. 즉, 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 반도체 칩 구조물(200)과 접속된 전극 비아(123)와 제1 반도체 칩 구조물(200)과 접속된 전극 비아(124)를 연결할 수 있다(도 2 참조).
상기 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 및 제2 인쇄회로층(120)을 제조하는 공정과 상이하게, 후술하는 바와 같이, 반도체 웨이퍼 상에서 사진식각공정과 같은 반도체 제조공정을 통해 제조될 수 있다. 따라서, 브릿지 구조물(130)을 이루는 미세회로 패턴의 폭과 간격은 일반적인 인쇄회로기판으로 구현 가능한 회로 패턴의 폭과 회로 패턴간 간격에 비하여, 미세한 회로 패턴 폭과 회로 패턴간 간격을 가질 수 있다. 상기 브릿지 구조물(130)은 반도체 제조공정 중에 사용된 반도체 웨이퍼를 지지구조물로 포함하지 않는다. 따라서, 브릿지 구조물(130)은 전기적 연결을 위한 미세회로 패턴(131)만을 포함하므로, 인쇄회로기판(100)의 내부에 용이하게 내장될 수 있으며, 인쇄회로기판(100)의 회로 패턴(112)들과 용이하게 전기적으로 접속될 수 있다. 또한, 반도체 웨이퍼와 같은 지지구조물을 포함하지 않는 구조를 가짐으로써, 브릿지 구조물(130)의 두께를 낮춤과 동시에 인쇄회로기판(100)의 회로 패턴(112)과 짧은 전기적 경로를 구현할 수 있다.
상기 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 인쇄회로층(110)의 접속 패드(121)를 통해 더미 비아(116)와 접속되며, 수직인 방향에서 중첩할 수 있다. 미세회로 패턴(131)은 고밀도의 배선이 박막의 상태로 구현되므로, 제2 인쇄회로층(120)의 전극 비아(123)와 접속할 때에 손상되기 쉬우나, 접속 패드(121) 및 더미 비아(116)와 접속됨으로써, 강성이 보강되어 제2 인쇄회로층(120)의 전극 비아(123, 124)와 접속할 때에 손상이 방지될 수 있다.
제2 인쇄회로층(120)은 인쇄회로기판(100)의 상부에 적층되며, 상면에는 제1 및 제2 반도체 칩 구조물(200, 300)과 접속하기 위한 내부 접속 패드(121)가 배치되며, 내부에는 내부 접속 패드(121)와 접속된 전극 비아(122, 123, 124)가 배치될 수 있다. 제1 영역(A1)에 배치되는 전극 비아들(123,124)은 제1 전극들(123,124)로, 제2 영역(A2)에 배치되는 전극 비아들(122)은 제2 전극들(122)로 각각 지칭될 수 있다.
이 중 제1 영역(A1)에 배치된 제1 전극들(123, 124)은 제1 반도체 칩 구조물(200)과 제1 반도체 칩 구조물(200)을 브릿지 구조물(130)을 통해 전기적으로 연결할 수 있다.
제2 인쇄회로층(120)의 바디부(125)는 제1 인쇄회로층(110)의 바디부(117)와 동일한 물질로 이루어져, 제2 인쇄회로층(120)은 제1 인쇄회로층(110) 상에 브릿지 구조물(130)을 덮도록 적층되며, 제1 인쇄회로층(110)과 결합하여, 하나의 인쇄회로기판(100)을 이룰 수 있다.
제1 및 제2 반도체 칩 구조물(200, 300)은 집적회로로서, 고속의 동작속도를 동작하는 집적회로 일 수 있다. 예를 들어, 상기 제1 반도체 칩 구조물(200)은 복수의 메모리 다이(210, 220)가 적층된 고대역폭 메모리(high bandwidth memory, HBM)일 수 있다. 상기 메모리 다이(210, 220)는 관통전극(211)을 통해 서로 접속될 수 있다. 메모리 다이(210, 220)는 각각 칩 패드(212)를 가지며, 범프(213)를 통해 접속될 수 있다. 또한, 제2 반도체 칩 구조물(300)은 그래픽 처리 유닛(graphic processing unit, GPU)과 같은 로직(logic)일 수 있다.
이러한 반도체 칩 구조체 간의 고속의 신호처리를 위해서는, 반도체 칩 구조체 사이의 전기적 거리를 최단거리로 유지할 필요성이 있다.
종래에 서로 다른 반도체 칩들을 연결을 위한 인터포저(interposer) 기술로써 Si-인터포저 및 유기 인터포저(Organic Interposer), FO-WLP(Fan-Out Wafer Level Package), EMIB(Embedded Multi-Die Interconnect Bridge) 등이 있다. 이때 Si-인터포저의 경우 TSV(Through Silicon Via) 및 B/S 공정, 칩 사이즈 증가에 의한 비용 상승과 수율 문제가 있다. 유기 인터포저 및 FO-WLP는 휨 불량(warpage) 등으로 인한 공정 한계로 미세 배선 구조의 구현이 어렵다. 또한 PCB에 Si 브릿지 칩을 내장(embedding)하는 EMIB 기술의 경우 미세&다중 피치 패드들(Fine & Multi Pitch Pad)을 구비한 PCB가 제공되어야 하는데, 이러한 미세구조의 솔더 범프(118)를 지닌 칩을 PCB 상에 실장하는 공정에서 휨 불량의 위험이 있다.
도 3을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다. 일 실시예는 앞서 설명한 일 실시예와 비교할 때, 브릿지 구조물(1130)이 제2 인쇄회로층(120)의 상부에 부착되어 있으며, 접착층(132)이 제2 인쇄회로층(120) 상면에 전체적으로 도포된 차이점 있다. 이외의 구성은 앞서 설명한 일 실시예와 유사한 구성이므로, 중복되는 설명을 방지하기 위해 생략한다.
일 실시예의 반도체 패키지(2)는 인쇄회로기판(1100) 및 상기 인쇄회로기판(1100)에 실장되는 제1 반도체 칩 구조물(1200) 및 제2 반도체 칩 구조물(1300)을 포함할 수 있다.
인쇄회로기판(1100)은 제1 인쇄회로층(1110), 제2 인쇄회로층(1120), 및 브릿지 구조물(1130)을 포함할 수 있다.
제1 인쇄회로층(1110)은 인쇄회로기판(1100)의 하부에 배치되며, 상면에는 제2 인쇄회로층(1120)의 전극 비아(1122)와 접속하기 위한 연결 패드(1113)가 배치되며, 하면에는 솔더 범프(118)(1118)가 부착되는 솔더 패드(1111)가 배치될 수 있다. 제1 인쇄회로층(1110)의 내부에는 다층 또는 단층의 회로 패턴(1112)이 형성될 수 있다. 회로 패턴(1112)과 솔더 패드(1113)는 바디부(1117)를 관통하는 전극 비아(1114)를 통해 접속될 수 있다. 또한, 회로 패턴(1112)과 연결 패드(1113)도 전극 비아(1115)를 통해 접속될 수 있다.
제2 인쇄회로층(1120)은 제1 인쇄회로층(1110) 상에 적층되며, 상면에는 내부 접속 패드(1121)가 배치될 수 있다. 제2 인쇄회로층(1120) 중 제1 영역(A3)의 내부에는 제1 인쇄로층(1110)의 연결 패드(1113)와 내부 접속 패드(1121)를 접속하는 전극 비아(1122)가 배치될 수 있다. 제2 인쇄회로층(1120) 중 제2 영역(A4)의 내부에는 연결 패드(1130)에만 접속되는 더미 비아(1123)가 배치될 수 있다.
브릿지 구조물(1130)은 제2 인쇄회로층(1120) 상에 적층되며, 미세회로 패턴(1131, 1133)이 접착층(1132)에 부착된 구조이다. 접착층(1132)은 제2 인쇄회로층(1120)을 전체적으로 덮도록 도포될 수 있다. 미세회로 패턴(1131, 1133) 상에는 제1 및 제2 반도체 칩 구조물(1200, 1300)과 접속하기 위한 내부 접속 패드(1134)가 배치될 수 있다.
일부 미세회로 패턴(1131)은 더미 비아(1123) 상에 중첩되도록 배치되어, 제1 및 제2 반도체 칩 구조물(1200, 1300)을 서로 전기적으로 연결하는 인터커넥션(interconnection)을 수행할 수 있다. 일부 미세회로 패턴(1133)은 전극 비아(1122) 상에 중첩되도록 배치되어, 내부 접속 패드(1134)를 접속하기 위한 전기적 접점을 제공할 수 있다.
상기 브릿지 구조물(1130)의 미세회로 패턴(1131, 1133)은 제1 및 제2 인쇄회로층(1110, 1120)을 제조하는 공정과 상이하게, 반도체 웨이퍼 상에 사진식각공정과 같은 반도체 제조공정을 통해 제조될 수 있다. 따라서, 상기 브릿지 구조물(1130)을 이루는 미세회로 패턴의 폭과 간격은 일반적인 인쇄회로기판으로 구현 가능한 회로 패턴의 폭과 회로 패턴간 간격에 비하여, 미세한 회로 패턴 폭과 회로 패턴간 간격을 가질 수 있다.
이와 같은 구조로 인해, 일 실시예의 반도체 패키지(2)의 제1 반도체 칩 구조물(1200)과 제2 반도체 칩 구조물(1300)은 브릿지 구조물(1130)을 통해 짧은 전기적 경로를 구현할 수 있다.
도 4a 내지 도 5c를 참조하여, 도 1의 반도체 패키지의 제조방법에 대해 설명한다.
본 발명의 일 실시예에 의한 반도체 패키지 제조방법은 미세회로 패턴으로 이루어진 브릿지 구조물을 형성하는 단계, 접착층을 형성하는 단계, 단위 웨이퍼를 마련하는 단계, 단위 웨이퍼를 제1 인쇄회로층에 부착하는 단계, 단위 웨이퍼를 식각하여 제거하는 단계, 제1 인쇄회로층 상에 제2 인쇄회로층을 형성하는 단계 및 복수의 칩 구조물을 실장하는 단계를 포함할 수 있다.
도 4a를 참조하면, 반도체 웨이퍼(W) 상에 절연층(IL)을 형성하고, 도전성 물질을 증착한 후, 반도체 공정을 이용하여 미세회로 패턴(131)을 형성할 수 있다. 예를 들어, 반도체 웨이퍼(W)는 Si 웨이퍼일 수 있으며, 도전성 물질은 구리(Cu)일 수 있고, 절연층(IL)은 실리콘 산화물로 이루어질 수 있다. 미세회로 패턴은 반도체 제조공정의 포토 리소그래피(photo-lithography) 공정에 의해 형성될 수 있으며, 인쇄회로기판(PCB)의 회로배선 제조공정으로는 형성할 수 없는, 2㎛이하의 선폭을 가질 수 있다.
도 4b를 참조하면, 미세회로 패턴(131)을 덮도록 접착층(132)을 도포할 수 있다. 후속공정에서 각각의 미세회로 패턴(131)과 접착층(132)은 하나의 브릿지 구조물을 이룰 수 있다.
도 4c를 참조하면, 반도체 웨이퍼(W)를 개별 브릿지 구조물 단위(U)로 절단하여, 단위 반도체 웨이퍼(W)를 마련할 수 있다.
도 5a를 참조하면, 제1 인쇄회로층(110)을 준비하고, 앞서 마련한 단위 반도체 웨이퍼(W)의 접착층(132)이 제1 인쇄회로층(110)의 연결 패드(113)를 향하도록 부착하여, 제1 인쇄회로층(110) 상에 미세회로 패턴(131)을 부착할 수 있다.
제1 인쇄회로층(110)은 수지 절연층 사이에 회로 패턴(112)을 개재하고 바디부(117)를 형성하고, 회로 패턴(112)과 접속된 전극 비아(115) 및 더미 비아(116)를 형성한 후, 전극 비아(115) 상에 회로 패턴(112)과 연결 패드(113)를 형성하고, 더미 비아(116) 상에 연결 패드(113)를 형성하여 마련할 수 있다.
이때, 단위 반도체 웨이퍼(W)는 더미 비아(116)가 배치된 제1 영역(A1)에 위치하도록 배치하여, 미세회로 패턴(131)이 연결 패드(113)를 통해 더미 비아(116)에 접속되도록 정렬할 수 있다.
도 5b를 참조하면, 단위 반도체 웨이퍼(W)를 XeF2 가스와 같은 선택비가 높은 가스를 이용하여 식각하여 제거하고, 절연층(IL)을 HF 가스 등으로 제거하여, 제1 인쇄회로층(110) 브릿지 구조물(130)의 미세회로 패턴(131)이 노출되도록 할 수 있다.
도 5c를 참조하면, 브릿지 구조물(130)을 덮도록, 수지 절연층을 도포하여 바디부(125)를 형성하고, 연결 패드(113) 및 미세회로 패턴(131)과 접속되는 전극 비아(122, 123, 124)를 형성하여, 제1 인쇄회로층(110) 상에 제2 인쇄회로층(120)이 적층된 인쇄회로기판(100)을 형성할 수 있다. 이렇게 준비된 인쇄회로기판(100)에 제1 반도체 칩 구조물(200)과 제2 반도체 칩 구조물(300)을 실장하면, 도 1의 반도체 패키지(1)를 마련할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 반도체 패키지 100: 인쇄회로기판
110: 제1 인쇄회로층 113: 연결 패드
116: 더미 비아 117: 바디부
118: 솔더 범프(118) 120: 제2 인쇄회로층
121: 내부 접속 패드 122: 전극 비아
125: 바디부 130: 브릿지 구조물
131: 미세회로 패턴 132: 접착층
200: 제1 반도체 칩 구조물 210, 220: 메모리 다이
211: 관통 전극 212: 칩 패드
213: 범프 300: 제1 반도체 칩 구조물

Claims (10)

  1. 제1 영역 및 상기 제1 영역 주변의 제2 영역을 갖는 제1 인쇄회로층, 및 상기 제1 인쇄회로층의 상기 제1 영역 상에 배치되는 브릿지 구조물을 포함하는 인쇄회로기판; 및
    상기 인쇄회로 기판 상에 실장되고 서로 이격되는 제1 반도체 칩 구조물 및 제2 반도체 칩 구조물을 포함하되,
    상기 제1 인쇄회로층은,
    상기 브릿지 구조물 아래의 상기 제1 영역 내에 배치되고, 상기 브릿지 구조물과 연결되는 더미 비아들; 및
    상기 제2 영역 내에 배치되고, 상기 제1 및 제2 반도체 칩 구조물과 전기적으로 연결되는 회로 패턴들을 포함하고,
    상기 브릿지 구조물은,
    상기 제1 인쇄회로층의 상기 제1 영역 상에 배치되며, 상기 제1 반도체 칩 구조물과 상기 제2 반도체 칩 구조물을 전기적으로 연결하는 미세회로 패턴;
    상기 제1 인쇄회로층의 상부면과 상기 미세회로 패턴의 하부면 사이의 접착층; 및
    상기 미세회로 패턴과 상기 더미 비아들 사이에서, 상기 미세회로 패턴 및 상기 더미 비아들과 접속된 연결 패드들을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 인쇄회로기판은 상기 제1 인쇄회로층 및 상기 브릿지 구조물 상의 제2 인쇄회로층을 더 포함하되,
    상기 제2 인쇄회로층은,
    상기 미세회로 패턴과 전기적으로 연결되는 제1 전극들; 및
    상기 회로 패턴들과 전기적으로 연결되는 제2 전극들을 더 포함하고,
    상기 제1 및 제2 반도체 칩 구조물은 상기 제1 전극들, 및 상기 미세회로 패턴을 통해서 전기적으로 연결되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 회로 패턴들은 상기 더미 비아들과 동일한 레벨에 배치되는 회로 비아들을 포함하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 전극들은 상기 더미 비아들과 수직하게 중첩하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩 구조물들 중 적어도 하나는,
    적층되어 접속된 복수의 메모리 다이를 포함하며, 상기 복수의 메모리 다이 중 적어도 하나는 상기 메모리 다이를 두께 방향으로 관통하는 관통전극을 포함하는 반도체 패키지.
  6. 제1 면 및 이에 대향하는 제2 면을 갖는 반도체 웨이퍼의 제1 면상에 미세회로 패턴으로 이루어진 복수의 브릿지 구조물을 형성하는 단계;
    상기 복수의 브릿지 구조물을 덮도록 상기 제1 면 상에 접착층을 형성하는 단계;
    상기 반도체 웨이퍼를 각각의 브릿지 구조물 단위로 절단하여 단위 반도체 웨이퍼를 마련하는 단계;
    내부에 회로 패턴 및 더미 비아를 갖는 제1 인쇄회로층을 형성하고, 상기 제1 인쇄회로층 상에 상기 접착층을 매개로 상기 단위 반도체 웨이퍼를 부착하는 단계 - 상기 더미 비아는 상기 제1 인쇄회로층의 제1 영역 상에 배치되며, 상기 미세회로 패턴의 하단과 접속함 -;
    상기 단위 반도체 웨이퍼를 식각하여 제거하여 상기 브릿지 구조물을 노출시키는 단계;
    상기 제1 인쇄회로층 상에, 상기 브릿지 구조물과 접속된 전극 비아들을 가지며, 상기 브릿지 구조물을 덮는 제2 인쇄회로층을 형성하는 단계; 및
    상기 제2 인쇄회로층 상에, 전극 비아들을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 실장하는 단계;를 포함하는 패키지 제조방법.
  7. 제6항에 있어서,
    상기 반도체 웨이퍼는 Si 웨이퍼이며,
    상기 단위 반도체 웨이퍼를 식각하여 제거하는 단계는, XeF2가스로 식각하는 반도체 패키지 제조방법.
  8. 제6항에 있어서,
    상기 복수의 브릿지 구조물을 형성하는 단계는,
    상기 반도체 웨이퍼의 상기 제1 면 상에 도전성 물질층을 형성하고, 포토 리소그래피(photo-lithography) 공정을 통해 상기 도전성 물질층에 미세회로 패턴을 형성하는 반도체 패키지 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2013214578A (ja) * 2012-03-30 2013-10-17 Ibiden Co Ltd 配線板及びその製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214578A (ja) * 2012-03-30 2013-10-17 Ibiden Co Ltd 配線板及びその製造方法
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