KR102600928B1 - 발광 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 발광 표시 장치는, 복수의 발광 소자들을 포함하는 표시 소자층; 상기 표시 소자층의 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소; 상기 표시 소자층의 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소; 상기 표시 소자층의 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하는 제3 서브 화소; 상기 제1, 제2 및 제3 서브 화소들의 사이에 배치되며, 상기 제1, 제2 및 제3 발광 소자들을 커버하는 절연막의 상부에 위치되는 격벽; 상기 제1 서브 화소 영역에서 상기 절연막의 상부에 위치되며, 상기 격벽에 의해 둘러싸인 제1 컬러 변환층; 및 상기 제1 컬러 변환층 상에 배치된 제1 컬러 필터를 포함한다.

Description

발광 표시 장치 및 그의 제조 방법{LIGHT EMITTING DISPLAY DEVICE AND FABRICATING METHOD OF THE SAME}
본 발명의 실시예는 발광 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 발광 표시 장치의 패널(이하, "발광 표시 패널"이라 함)에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다. 이러한 연구의 일환으로서, 마이크로 스케일 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제조하고, 이를 각 화소의 광원으로 이용하는 발광 표시 장치에 대한 개발이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 광 효율을 높이고 선명한 색상을 표현할 수 있는 발광 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 발광 표시 장치는, 복수의 발광 소자들을 포함하는 표시 소자층; 상기 표시 소자층의 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소; 상기 표시 소자층의 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소; 상기 표시 소자층의 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하는 제3 서브 화소; 상기 제1, 제2 및 제3 서브 화소들의 사이에 배치되며, 상기 제1, 제2 및 제3 발광 소자들을 커버하는 절연막의 상부에 위치되는 격벽; 상기 제1 서브 화소 영역에서 상기 절연막의 상부에 위치되며, 상기 격벽에 의해 둘러싸인 제1 컬러 변환층; 및 상기 제1 컬러 변환층 상에 배치된 제1 컬러 필터를 포함한다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들은 서로 동일한 색상의 빛을 방출할 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들은 청색의 빛을 방출할 수 있다.
실시예에 따라, 상기 제1 컬러 변환층은 적색 퀀텀 닷을 포함하며, 상기 제1 컬러 필터는 적색 컬러 필터일 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 상기 제2 서브 화소 영역에서 상기 절연막의 상부에 위치되며 상기 격벽에 의해 둘러싸인 제2 컬러 변환층; 및 상기 제2 컬러 변환층 상에 배치된 제2 컬러 필터를 더 포함할 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고, 상기 제1 컬러 변환층 및 상기 제2 컬러 변환층은 각각 적색 퀀텀 닷 및 녹색 퀀텀 닷을 포함하며, 상기 제1 컬러 필터 및 상기 제2 컬러 필터는 각각 적색 컬러 필터 및 녹색 컬러 필터일 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고, 상기 제1 및 제2 컬러 변환층들 각각은, 적색 및 녹색 퀀텀 닷을 복합적으로 포함하며, 상기 제1 컬러 필터 및 상기 제2 컬러 필터는 각각 적색 컬러 필터 및 녹색 컬러 필터일 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 상기 제3 서브 화소 영역에서 상기 절연막의 상부에 위치되며 상기 격벽에 의해 둘러싸인 광 산란층; 및 상기 광 산란층 상에 배치된 제3 컬러 필터를 더 포함할 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 상기 제1 컬러 변환층과 상기 제1 컬러 필터의 사이에 배치된 제1 캡핑층; 상기 제2 컬러 변환층과 상기 제2 컬러 필터의 사이에 배치된 제2 캡핑층; 및 상기 광 산란층과 상기 제3 컬러 필터의 사이에 배치된 제3 캡핑층을 더 포함할 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 상기 제3 서브 화소 영역에서 상기 절연막의 상부에 위치되는 광 산란층 및 제3 컬러 필터 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 격벽의 표면에 배치된 반사막을 더 포함할 수 있다.
실시예에 따라, 상기 반사막은 상기 표시 소자층의 상부로 노출된 상기 격벽의 표면을 전면적으로 커버할 수 있다.
실시예에 따라, 상기 격벽은, 상기 표시 소자층으로부터 멀어질수록 폭이 좁아지는 사다리꼴, 반원, 또는 반타원의 단면을 가질 수 있다.
실시예에 따라, 상기 격벽의 높이는, 상기 제1 컬러 변환층의 높이 이상일 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 일면에 상기 표시 소자층 및 상기 격벽이 순차적으로 배치된 기판을 더 포함할 수 있다.
실시예에 따라, 상기 발광 표시 장치는, 상기 기판과 상기 표시 소자층의 사이에 배치된 화소 회로층을 더 포함할 수 있다.
실시예에 따라, 상기 제1, 제2 및 제3 발광 소자들 각각은, 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드일 수 있다.
본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법은, 제1, 제2 및 제3 서브 화소 영역들을 포함하는 기판을 준비하는 단계; 상기 제1, 제2 및 제3 서브 화소 영역들에 각각 제1, 제2 및 제3 발광 소자들을 배치하고, 상기 제1, 제2 및 제3 발광 소자들을 커버하는 절연막을 형성하여 표시 소자층을 형성하는 단계; 상기 절연막 상의 상기 제1, 제2 및 제3 서브 화소 영역들의 사이에 격벽을 형성하는 단계; 상기 표시 소자층 상의 상기 제1 및 제2 서브 화소 영역들에 각각 제1 및 제2 컬러 변환층들을 형성하는 단계; 및 상기 제1 및 제2 컬러 변환층들 상에 각각 제1 및 제2 컬러 필터들을 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 컬러 변환층들을 형성하는 단계는, 적어도 한 가지 색상의 퀀텀 닷을 포함한 유동성 물질을 잉크젯 프린팅 방식으로 상기 격벽 내부의 상기 제1 및 제2 서브 화소 영역들에 투하하는 단계를 포함할 수 있다.
실시예에 따라, 상기 발광 표시 장치의 제조 방법은, 상기 표시 소자층 상의 상기 제3 서브 화소 영역에 광 산란층 및 제3 컬러 필터 중 적어도 하나를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 의하면, 광 효율을 높이고 선명한 색상을 표현할 수 있는 발광 표시 장치 및 그의 제조 방법을 제공할 수 있다. 또한, 상기 발광 표시 장치의 제조 공정을 단순화하고, 제조 비용을 절감할 수 있다.
도 1a 및 도 1b는 각각 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 표시 패널을 개략적으로 나타내는 평면도이다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 4 내지 도 6은 각각 본 발명의 일 실시예에 의한 발광 표시 패널의 구조를 나타내는 평면도이다.
도 7 내지 도 9는 각각 본 발명의 일 실시예에 의한 서브 화소의 구조를 나타내는 단면도이다.
도 10 내지 도 16은 각각 본 발명의 일 실시예에 의한 화소의 구조를 나타내는 단면도이다.
도 17a 내지 도 17e는 본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법을 순차적으로 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 1a 및 도 1b에서는 발광 소자(LD)의 일 예로서 원 기둥 형상의 막대형 발광 다이오드를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상 등이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 도전성 반도체층(11) 및 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 상기 길이 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전성 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조될 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 단면의 너비)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기, 일 예로 마이크로 스케일 또는 나노 스케일 정도의 길이(L) 및/또는 직경(D)을 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 표시 장치를 비롯하여 발광 소자(LD)를 이용하는 각종 발광 장치의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전성 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및 제2 도전성 반도체층(13) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 상부 및/또는 하부에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들면, 발광 소자(LD)는 도 1a에 도시된 바와 같이 제2 도전성 반도체층(13)의 일단(일 예로, 상부면) 측에 배치되는 적어도 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 1b에 도시된 바와 같이 제1 도전성 반도체층(11)의 일단(일 예로, 하부면) 측에 배치되는 적어도 하나의 다른 전극층(16)을 더 포함할 수 있다. 상기 전극층들(15, 16) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(15, 16) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 상기 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 실시예에 따라, 절연성 피막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 형성될 수 있으며, 이외에도 제1 및 제2 도전성 반도체층들(11, 13)의 적어도 일부를 더 둘러쌀 수 있다.
한편, 도 1a에서는 발광 소자(LD)의 적층 구조를 명확히 보여주기 위하여 절연성 피막(14)의 일부를 삭제하여 도시하였으나, 상기 절연성 피막(14)은 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 외주면(일 예로, 원 기둥의 측면)을 전체적으로 둘러쌀 수 있다. 예를 들면, 절연성 피막(14)은 도 1a에 도시된 바와 같이 제2 도전성 반도체층(13)의 일단 측에 배치된 전극층(15)만을 노출하고, 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 측면을 전체적으로 둘러쌀 수 있다. 다만, 절연성 피막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로 제2 도전성 반도체층(13)의 일단 측에 배치된 전극층(15)과 더불어, 제1 도전성 반도체층(11)의 일 단부(일 예로, 하부면)를 노출할 수 있다.
또한, 실시예에 따라, 도 1b에 도시된 바와 같이 발광 소자(LD)의 양단에 전극층들(15, 16)이 배치될 경우, 절연성 피막(14)은 상기 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(14)이 제공되지 않을 수도 있다.
실시예에 따라, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(14)의 구성 물질이 특별히 한정되지는 않으며, 절연성 피막(14)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
발광 소자(LD)에 절연성 피막(14)이 제공되면, 상기 발광 소자(LD)의 활성층(12)이 도시되지 않은 제1 및/또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(14)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(14)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 일 예로, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 서브 화소 영역에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 발광 소자(LD)를 표면 처리(일 예로, 코팅)할 수 있다.
상술한 발광 소자(LD)는 발광 표시 장치를 비롯한 다양한 종류의 발광 장치에서 광원으로 이용될 수 있다. 일례로, 발광 표시 패널의 각 화소 영역에 적어도 하나의 발광 소자(LD)를 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치와 같이 광원을 필요로 하는 다른 종류의 발광 장치에도 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 발광 표시 패널(100)을 개략적으로 나타내는 평면도이다. 실시예에 따라, 도 2에서는 표시 영역(DA)을 중심으로 발광 표시 패널(100)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 배선들이 발광 표시 패널(100)에 더 배치될 수 있다.
도 2를 참조하면, 발광 표시 패널(100)은, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 발광 표시 패널(100)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함하며, 상기 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 발광 표시 패널(100)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 발광 표시 패널(100)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(DA)으로 규정된다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NA)을 포함할 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소들(PXL) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1에 도시된 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소들(PXL) 각각은 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 상기 복수의 막대형 발광 다이오드들은 각 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소들(PXL) 각각은 복수의 서브 화소들을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상의 빛을 방출할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색의 빛을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색의 빛을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색의 빛을 방출하는 청색 서브 화소일 수 있다. 다만, 각각의 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소가 방출하는 빛의 색상은 다양하게 변경될 수 있다. 또한, 도 2에서는 표시 영역(DA)에서 화소들(PXL)이 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 영역(DA)은 현재 공지된 다양한 화소 배열 형태를 가질 수 있다.
일 실시예에서, 각각의 화소(PXL)(또는, 서브 화소)는 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들면, 각각의 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 발광 표시 장치의 화소로 구성될 수 있다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도로서, 일 예로 도 2에 도시된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나를 도시한 회로도이다.
구체적으로, 도 3a 내지 도 3c에서는 능동형 발광 표시 장치에 구비될 수 있는 서브 화소의 서로 다른 실시예를 도시한 것이다. 일 예로, 도 3a 내지 도 3c에 도시된 각각의 서브 화소(SPX)는 도 2의 발광 표시 패널(100)에 구비된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 상기 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 따라서, 도 3a 내지 도 3c에서는 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 서브 화소(SPX)로 지칭하기로 한다.
먼저 도 3a를 참조하면, 본 발명의 일 실시예에 의한 서브 화소(SPX)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU)과, 상기 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 서브 화소(SPX)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 3a에서는 각 서브 화소(SPX)의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 서브 화소(SPX)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)의 일단은 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 소자들(LD)의 타단은 제2 전극을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다. 이하에서는 각 발광 유닛(EMU)에 배치되는 제1 전극 및 제2 전극을 각각 제1 화소 전극 및 제2 화소 전극이라 지칭하기로 한다.
각각의 발광 유닛(EMU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(SPX)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 서브 화소(SPX)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 상기 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 이러한 화소 회로(PXC)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(구동 트랜지스터; T1)의 제1 전극은 제1 전원(VDD)에 접속되고, 제2 전극은 제1 화소 전극(즉, 해당 발광 유닛(EMU)의 제1 전극)을 통해 발광 소자들(LD)에 접속된다. 여기서, 상기 제1 전극 및 상기 제2 전극은 서로 다른 전극으로서, 일 예로 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(스위칭 트랜지스터; T2)의 제1 전극은 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 주사선(Si)에 접속된다.
이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
한편, 도 3a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 3b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 3b에 도시된 서브 화소(SPX)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 3a의 화소 회로(PXC)와 실질적으로 유사하다. 따라서, 도 3b의 서브 화소(SPX)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 3a 및 도 3b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 3c에 도시된 실시예와 같이 구성될 수도 있다.
도 3c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 이러한 화소 회로(PXC)는 제1 내지 제7 트랜지스터(T1 내지 T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(VDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자들(LD)에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(EMU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 제1 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 발광 유닛(EMU)(일 예로, 발광 소자들(LD)의 일 단부에 연결된 제1 화소 전극)과 초기화 전원(Vint)의 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 화소 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 3c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 서브 화소(SPX)의 구조가 도 3a 내지 도 3c에 도시된 실시예에 한정되지는 않으며, 각각의 서브 화소(SPX)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 서브 화소(SPX)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 각각의 서브 화소(SPX)는 수동형 발광 표시 장치의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)의 제1 및 제2 화소 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선에 직접 접속될 수 있다.
도 4 내지 도 6은 각각 본 발명의 일 실시예에 의한 발광 표시 패널(도 2의 100)의 구조를 나타내는 평면도로서, 일 예로 도 2 내지 도 3c에 도시된 화소들(PXL) 중 어느 하나의 화소 영역(PXA)을 도시한 평면도이다. 도 4 내지 도 6에서는 각 화소(PXL)의 표시 소자층을 위주로 상기 화소(PXL)의 구조를 도시하기로 하며, 일 예로 화소 회로(PXC)의 레이아웃에 대한 도시는 생략하기로 한다. 또한, 도 4 내지 도 6에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 화소(PXL)의 구조를 단순화하여 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 일 예로, 도 4 내지 도 6에 도시된 전극들 중 적어도 하나는 다층 구조로 구성될 수 있다. 또한, 실시예에 따라서는 도시되지 않은 적어도 하나의 도전층 및/또는 절연층 등이 각각의 화소 영역(PXA)에 더 배치될 수도 있다.
도 4 내지 도 6을 참조하면, 각각의 화소 영역(PXA)은 각각의 서브 화소(SPX)를 구성하는 복수의 서브 화소들(SPX)에 대응하는 복수의 서브 화소 영역들(SPA)을 포함할 수 있다. 일 예로, 각각의 화소 영역(PXA)은, 제1 서브 화소(SPX1)가 형성되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SPX2)가 형성되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SPX3)가 형성되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다.
각각의 서브 화소 영역(SPA)은, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)과, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 서브 화소 영역(SPA)이 단일의 발광 소자(LD)만을 구비할 수도 있다.
실시예에 따라, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 서로 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 일 예로, 각각의 서브 화소 영역(SPA)에서, 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 제1 방향(DR1)을 따라 연장되며, 제2 방향(DR2)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 화소 전극(ELT1)은 제1 컨택홀(CH1)을 통해 각 서브 화소(SPX)의 화소 회로, 일 예로 도 3a 내지 도 3c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 각각의 화소 회로(PXC)는 해당 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 회로(PXC)는 상기 발광 소자들(LD) 하부의 화소 회로층에 형성될 수 있다.
실시예에 따라, 제1 화소 전극(ELT1)은 제1 연결 전극(CNL1)에 연결될 수 있다. 예를 들면, 제1 화소 전극(ELT1)은 제1 연결 전극(CNL1)과 일체로 연결될 수 있다. 일 예로, 제1 화소 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 제1 화소 전극(ELT1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 제1 화소 전극(ELT1) 및 제1 연결 전극(CNL1)은 각각의 서브 화소 영역(SPA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제1 화소 전극(ELT1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 연결 전극(CNL1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
실시예에 따라, 제2 화소 전극(ELT2)은 제2 전원(VSS)에 접속될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 제2 연결 전극(CNL2), 제2 컨택홀(CH2) 및 전원 배선(PL)을 경유하여 제2 화소 전원(VSS)에 접속될 수 있다. 실시예에 따라, 제2 전원(VSS)을 공급하기 위한 전원 배선(PL)의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)은 각각의 서브 화소 영역(SPA) 내에서 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 화소 전극(ELT2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 연결 전극(CNL2)은 제2 방향(DR2)을 따라 연장될 수 있다.
또한, 실시예에 따라 제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예를 들면, 제2 화소 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 일 예로, 다른 실시예에서는 제2 화소 전극(ELT2) 및 제2 연결 전극(CNL2)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
실시예에 따라, 각 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 배열될 수 있다. 예를 들면, 제1 서브 화소(SPX1)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제1 발광 소자(LD)가, 제2 서브 화소(SPX2)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제2 발광 소자(LD)가, 제3 서브 화소(SPX3)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에는 적어도 하나의 제3 발광 소자(LD)가 배열될 수 있다. 일 예로, 각각의 서브 화소 영역(SPA)에서, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)이 서로 대향하도록 배치된 영역(일 예로, 각 서브 화소(SPX)의 발광 영역)에는, 복수의 발광 소자들(LD)이 병렬로 연결될 수 있다.
한편, 도 4 내지 도 6에서는 발광 소자들(LD)이 모두 제2 방향(DR2), 일 예로 수평 방향으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열 방향이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배치되어 있을 수도 있다.
실시예에 따라, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 서로 동일하거나 상이한 색상의 빛을 방출할 수 있다. 일 예로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 모두 청색의 빛을 방출하는 청색 발광 다이오드들일 수 있다.
이러한 발광 소자들(LD)은 각 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된다. 예컨대, 발광 소자들(LD)의 일 단부(이하, "제1 단부"라 함)는 해당 서브 화소(SPX)의 제1 화소 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 다른 단부(이하, "제2 단부"라 함)는 해당 서브 화소(SPX)의 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)의 제1 단부는 각각의 제1 화소 전극(ELT1) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제1 컨택 전극(CNE1)을 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서, 발광 소자들(LD)의 제1 단부는 각각의 제1 화소 전극(ELT1)과 직접적으로 접촉되어, 상기 제1 화소 전극(ELT1)에 전기적으로 연결될 수도 있다.
이와 유사하게, 발광 소자들(LD)의 제2 단부는 각각의 제2 화소 전극(ELT2) 상에 직접적으로 배치되지 않고, 적어도 하나의 컨택 전극, 일 예로 제2 컨택 전극(CNE2)을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서, 상기 발광 소자들(LD)의 제2 단부는 각각의 제2 화소 전극(ELT2)과 직접적으로 접촉되어, 상기 제2 화소 전극(ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 소자들(LD)은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예컨대, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 각각은 도 1에 도시된 바와 같은 나노 또는 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 서브 화소(SPX)의 발광 영역에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역에 투하될 수 있다. 이때, 각 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)을 통해 소정의 전압을 공급하게 되면, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다. 또한, 이러한 발광 소자들(LD)의 제1 및 제2 단부에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 각각의 제1 컨택 전극(CNE1)은, 발광 소자들(LD)의 제1 단부 및 이에 대응하는 제1 화소 전극(ELT1)의 적어도 일 영역을 커버하도록 형성되어, 상기 발광 소자들(LD)의 제1 단부를 상기 제1 화소 전극(ELT1)에 물리적 및/또는 전기적으로 연결할 수 있다. 유사하게, 각각의 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부 및 이에 대응하는 제2 화소 전극(ELT2)의 적어도 일 영역을 커버하도록 형성되어, 상기 발광 소자들(LD)의 제2 단부를 상기 제2 화소 전극(ELT2)에 물리적 및/또는 전기적으로 연결할 수 있다.
각 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)이 모여 해당 서브 화소(SPX)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 상기 서브 화소(SPX)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 상기 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
실시예에 따라, 각각의 서브 화소(SPX)에 배치된 발광 소자들(LD)은 격벽(PW)에 의해 둘러싸일 수 있다. 일 예로, 각각의 서브 화소 영역(SPA)의 발광 영역에 배치된 적어도 하나의 발광 소자(LD)는, 적어도 평면 상에서 보았을 때, 해당 서브 화소 영역(SPA)에 배치된 격벽(PW)에 의해 둘러싸일 수 있다.
일 예로, 도 4 및 도 5에 도시된 바와 같이, 제1 서브 화소 영역(SPA1)의 발광 영역에 배치된 적어도 하나의 제1 발광 소자(LD1)는 상기 제1 서브 화소 영역(SPA1)에 배치된 제1 격벽(PW1)에 의해 둘러싸일 수 있다. 유사하게, 제2 서브 화소 영역(SPA2)의 발광 영역에 배치된 적어도 하나의 제2 발광 소자(LD2)는 상기 제2 서브 화소 영역(SPA2)에 배치된 제2 격벽(PW2)에 의해 둘러싸이고, 제3 서브 화소 영역(SPA3)의 발광 영역에 배치된 적어도 하나의 제3 발광 소자(LD3)는 상기 제3 서브 화소 영역(SPA3)에 배치된 제3 격벽(PW3)에 의해 둘러싸일 수 있다.
실시예에 따라, 각각의 격벽(PW)은 도 4에 도시된 바와 같이 해당 서브 화소 영역(SPA)의 발광 영역만을 둘러쌀 수 있을 정도로 비교적 작은 둘레를 가지면서, 각각의 서브 화소 영역(SPA)에 개별적으로 배치될 수 있다. 또는, 각각의 격벽(PW)은 도 5에 도시된 바와 같이 해당 서브 화소 영역(SPA) 내에서 보다 확장된 둘레를 가지면서, 각각의 서브 화소 영역(SPA)에 개별적으로 배치될 수 있다.
즉, 실시예에 따라, 제1, 제2 및 제3 격벽들(PW1, PW2, PW3) 각각은 서로 분리된 개별 패턴으로 구성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들면, 제1, 제2 및 제3 격벽들(PW1, PW2, PW3)은 도 6에 도시된 바와 같이 일체로 연결된 하나의 격벽(PW)으로 통합될 수도 있다. 일 예로, 격벽(PW)은 각 서브 화소 영역(SPA)의 발광 영역을 노출하는 메쉬 형상을 가지면서, 도 2의 표시 영역(DA)의 전반에서 통합된 형태로 배치될 수도 있다. 즉, 격벽(PW)은 일체형 또는 분리형 격벽일 수 있다.
한편, 도 4 내지 도 6에서는 격벽(PW)의 형상을 사각 형상 또는 사각의 메쉬 형상으로 도시하였으나, 격벽(PW)의 형상이 이에 한정되지는 않는다. 일 예로, 본 발명의 다른 실시예에서, 격벽(PW)은 사각 형상 이외의 다른 다각 형상, 원 형상, 타원 형상, 또는 이들의 조합에 대응하는 다양한 형상의 둘레를 가질 수도 있다. 즉, 격벽(PW)의 형상, 크기 및/또는 배열 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따라, 격벽(PW)은 광 레지스트(photo resist)계 유기 물질 등으로 구성된 한 층 이상의 유기막, 및/또는 SiNx나 SiOx 등의 무기 물질로 구성된 한 층 이상의 무기막을 포함할 수 있다. 일 예로, 단일의 유기막 또는 무기막으로 단일층 구조의 격벽(PW)을 구성할 수 있다. 또는, 다른 실시예에서는 각각 한 층 이상의 유기막 및 무기막을 포함하는 다중층 구조로 격벽(PW)을 구성함에 의해 격벽(PW)의 높이를 용이하게 제어할 수 있다.
또한, 실시예에 따라, 격벽(PW)의 표면에는 반사막 등이 추가적으로 구비될 수 있다. 이 경우, 발광 소자들(LD)로부터 방출되는 빛을 효율적으로 이용할 수 있게 되며, 이에 따라 서브 화소들(SPX)의 광 효율을 개선할 수 있게 된다.
본 발명의 일 실시예에서, 격벽(PW)에 의해 둘러싸인 각 서브 화소 영역(SPA)의 발광 영역에는 선택적으로 광 변환 패턴(LCP)이 배치될 수 있다. 일 예로, 제1 서브 화소 영역(SPA1)의 제1 발광 소자들(LD1)의 상부에는 제1 광 변환 패턴(LCP1)이, 제2 서브 화소 영역(SPA2)의 제2 발광 소자들(LD2)의 상부에는 제2 광 변환 패턴(LCP2)이, 제3 서브 화소 영역(SPA3)의 제3 발광 소자들(LD3)의 상부에는 제3 광 변환 패턴(LCP3)이 배치될 수 있다. 각각의 광 변환 패턴(LCP)은 컬러 변환층, 산란층 및 컬러 필터 중 적어도 하나를 포함할 수 있으며, 이에 대한 상세한 설명은 후술하기로 한다.
도 7 내지 도 9는 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅰ~Ⅰ'선에 대응되는 단면의 서로 다른 실시예를 도시한 단면도이다. 실시예에 따라, 앞서 설명한 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 일 예로, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 광 변환 패턴(LCP)을 구비하되, 이를 제외한 나머지 구성은 실질적으로 동일 또는 유사할 수 있다. 편의상, 도 7 내지 도 9에서는 도 6의 Ⅰ~Ⅰ'선에 대응되는 제1 서브 화소(SPX1)의 단면을 통해, 각 서브 화소(SPX)의 구조를 포괄적으로 설명하기로 한다.
도 7 내지 도 9를 도 1 내지 도 6과 함께 참조하면, 기판(SUB) 상의 각 화소 영역(PXA)에는 화소 회로층(PCL), 표시 소자층(DPL) 및 광 변환 패턴층(LCPL)이 순차적으로 배치된다. 실시예에 따라, 이러한 화소 회로층(PCL), 표시 소자층(DPL) 및 광 변환 패턴층(LCPL)은 발광 표시 패널(100)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
화소 회로층(PCL)은 서브 화소들(SPX)의 화소 회로들(PXC)을 구성하는 회로 소자들을 포함하고, 표시 소자층(DPL)은 서브 화소들(SPX)의 발광 소자들(LD)을 포함할 수 있다. 또한, 광 변환 패턴층(LCPL)은 서브 화소들(SPX)의 광 변환 패턴들(LCP)을 포함할 수 있다.
일 예로, 기판(SUB)의 제1 서브 화소 영역(SPA1)에는, 상기 기판(SUB)의 일면으로부터, 제1 서브 화소(SPX1)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 상기 제1 서브 화소(SPX1)에 구비되는 적어도 하나의 발광 소자(LD), 일 예로, 복수의 제1 발광 소자들(LD1)을 포함하는 표시 소자층(DPL)과, 상기 제1 발광 소자들(LD1)을 포함한 발광 소자층(DPL)의 상부에 배치되는 제1 광 변환 패턴(LCP1)이 순차적으로 배치될 수 있다.
유사하게, 기판(SUB)의 제2 서브 화소 영역(SPA2)에는, 상기 기판(SUB)의 일면으로부터, 제2 서브 화소(SPX2)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 상기 제2 서브 화소(SPX2)에 구비되는 복수의 제2 발광 소자들(LD2)을 포함하는 표시 소자층(DPL)과, 상기 제2 발광 소자들(LD2)을 포함한 발광 소자층(DPL)의 상부에 배치되는 제2 광 변환 패턴(LCP2)이 순차적으로 배치될 수 있다. 그리고, 기판(SUB)의 제3 서브 화소 영역(SPA3)에는, 상기 기판(SUB)의 일면으로부터, 제3 서브 화소(SPX3)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함한 화소 회로층(PCL)과, 상기 제3 서브 화소(SPX3)에 구비되는 복수의 제3 발광 소자들(LD3)을 포함하는 표시 소자층(DPL)과, 상기 제3 발광 소자들(LD3)을 포함한 발광 소자층(DPL)의 상부에 선택적으로 배치되는 제3 광 변환 패턴(LCP3)이 순차적으로 배치될 수 있다.
이와 같은 방식으로, 기판(SUB) 상의 표시 영역(DA)에는 화소 회로층(PCL), 표시 소자층(DPL) 및 광 변환 패턴층(LCPL)이 순차적으로 배치된다. 예컨대, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 형성되고, 표시 소자층(LDL)은 화소 회로층(PCL)이 형성된 기판(SUB)의 일면 상에 형성되며, 광 변환 패턴층(LCPL)은 표시 소자층(LDL)이 형성된 기판(SUB)의 일면 상에 형성될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함한다. 예를 들어, 화소 회로층(PCL)은 각각의 서브 화소 영역(SPA)에 형성되어 각 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
편의상, 도 7 내지 도 9에서는 각각의 제1 화소 전극(ELT1)을 통해 해당 서브 화소(SPX)의 발광 소자들(LD)에 연결되는 하나의 트랜지스터(T)(일 예로, 도 3a 및 도 3b의 제1 트랜지스터(T1), 또는 도 3c의 제6 트랜지스터(T6))만을 도시하였으나, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들, 일 예로 도 3a 내지 도 3c의 제1 내지 제7 트랜지스터들(T1 내지 T7)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 본 발명에서, 각 트랜지스터(T)의 구조가 도 7 내지 도 9에 도시된 실시예에 한정되지는 않는다. 예컨대, 각각의 트랜지스터(T)는 현재 공지된 다양한 단면 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들, 일 예로 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 일부는 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 제1, 제2, 제3 및 제4 절연층들(INS1, INS2, INS3, INS4)을 선택적으로 포함할 수 있다. 실시예에 따라, 제1, 제2, 제3 및 제4 절연층들(INS1, INS2, INS3, INS4)은 기판(SUB)과 표시 소자층(DPL)의 사이에 순차적으로 적층될 수 있다. 또한, 화소 회로층(PCL)은 기판(SUB)과 회로 소자들의 사이에 배치된 적어도 한 층의 버퍼층(BFL)을 추가적으로 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 각각의 트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 제1 전극(ET1) 및 제2 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 7 내지 도 9에서는 각각의 트랜지스터(T)가 반도체층(SCL)과 별개로 형성된 제1 전극(ET1) 및 제2 전극(ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 각각의 서브 화소 영역(SPA)에 배치되는 적어도 하나의 트랜지스터(T)가 별개의 제1 및/또는 제2 전극들(ET1, ET2)을 구비하는 대신, 상기 제1 및/또는 제2 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 제1 절연막(INS1)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 전극(ET1)에 접촉되는 제1 영역과, 제2 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 제1 절연막(INS1)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 제1 및 제2 절연막들(INS1, INS2)의 사이에 배치되며, 반도체층(SCL)의 적어도 일 영역과 중첩될 수 있다.
제1 및 제2 전극들(ET1, ET2)은 적어도 한 층의 절연막, 일 예로 복수의 절연막을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2)은 제3 및 제4 절연막들(INS3, INS4)의 사이에 배치될 수 있다. 이러한 제1 및 제2 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 전극들(ET1, ET2) 각각은 제1 내지 제3 절연막들(INS1 내지 INS3)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
한편, 실시예에 따라 제1 및 제2 전극들(ET1, ET2) 중 어느 하나는 제4 절연막(INS4)을 관통하는 적어도 하나의 컨택홀, 일 예로 제1 컨택홀(CH1)에 의해 상기 제4 절연막(INS4)의 상부에 배치된 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 다만, 이는 각 트랜지스터(T1)의 접속 위치 등에 따라 트랜지스터 별로 다를 수 있다.
실시예에 따라, 스토리지 커패시터(Cst)는 서로 다른 층에 이격되어 배치된 제1 및 제2 커패시터 전극들(CSE1, CSE2)을 포함할 수 있다. 일 예로, 제1 커패시터 전극(CSE1)은 제2 및 제3 절연막들(INS2, INS3)의 사이에 배치될 수 있다. 그리고, 제2 커패시터 전극(CSE2)은 트랜지스터(T)를 구성하는 적어도 하나의 도전층, 일 예로, 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 전극들(ET1, ET2) 중 적어도 하나와 동일한 층에 배치될 수 있다. 예를 들어, 제2 커패시터 전극(CSE2)은 트랜지스터(T)의 게이트 전극(GE)과 함께 제1 및 제2 절연막들(INS1, INS2)의 사이에 배치될 수 있다.
한편, 편의상 도 7 내지 도 9에서는 제1 및 제2 커패시터 전극들(CSE1, CSE2) 각각을 단일층으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 제1 및 제2 커패시터 전극들(CSE1, CSE2) 중 적어도 하나는 다중층으로 구성될 수도 있다. 즉, 상기 제1 및 제2 커패시터 전극들(CSE1, CSE2)의 적층 구조, 위치 및/또는 형상 등은 다양하게 변경될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소 회로층(PCL) 상부의 각 서브 화소 영역(SPA)에 배치되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예컨대, 표시 소자층(DPL)은, 각각의 제1 서브 화소 영역(SPA1)에 배치되는 제1 발광 소자들(LD1), 각각의 제2 서브 화소 영역(SPA2)에 배치되는 제2 발광 소자들(LD2) 및 각각의 제3 서브 화소 영역(SPA3)에 배치되는 제3 발광 소자들(LD3)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 발광 소자들(LD)의 주변에 배치되는 적어도 하나의 절연막 및/또는 절연 패턴을 더 포함할 수 있다.
예를 들면, 표시 소자층(DPL)은 각각의 서브 화소 영역(SPA)에 배치된 제1 및 제2 화소 전극들(ELT1, ELT2)과, 서로 대응하는 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 배치된 발광 소자들(LD)과, 상기 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다. 이 외에도 표시 소자층(DPL)은 적어도 하나의 도전막 및/또는 절연막(또는, 절연 패턴) 등을 추가적으로 포함할 수 있다. 일 예로, 표시 소자층(DPL)은 제1 및 제2 뱅크층들(BNK1, BNK2), 제1, 제2 및 제3 절연 패턴들(INP1, INP2, INP3), 및 제5 절연막(INS5) 중 적어도 하나를 더 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)의 제4 절연막(INS4) 상에는 제1 및 제2 뱅크층들(BNK1, BNK2)이 선택적으로 배치될 수 있다. 일 예로, 제1 및 제2 뱅크층들(BNK1, BNK2)은 제4 절연막(INS4) 상에 소정 간격 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 뱅크층들(BNK1, BNK2) 각각은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 또한, 제1 및 제2 뱅크층들(BNK1, BNK2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 즉, 제1 및 제2 뱅크층들(BNK1, BNK2)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
또한, 제1 및 제2 뱅크층들(BNK1, BNK2) 각각은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 뱅크층들(BNK1, BNK2) 각각은 도 7에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면을 가지는 곡면을 가질 수 있다. 또는, 제1 및 제2 뱅크층들(BNK1, BNK2) 각각은 도 8에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다. 즉, 제1 및 제2 뱅크층들(BNK1, BNK2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 뱅크층들(BNK1, BNK2) 등이 제공된 각각의 서브 화소 영역(SPA)에는 제1 및 제2 화소 전극들(ELT1, ELT2)과 제1 및 제2 연결 전극들(CNL1, CNL2)이 배치될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)은 화소 회로층(PCL) 및/또는 제1 및 제2 뱅크층들(BNK1, BNK2)이 형성된 기판(SUB) 상에 소정 간격 이격되어 배치될 수 있다. 그리고, 제1 및 제2 연결 전극들(CNL1, CNL2)은 각각 제1 및 제2 화소 전극들(ELT1, ELT2)과 일체로 연결될 수 있다.
실시예에 따라, 제1 화소 전극들(ELT1)은 각각의 제1 뱅크층(BNK1) 상에 배치되고, 제2 화소 전극들(ELT2)은 각각의 제2 뱅크층(BNK2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 제1 및 제2 뱅크층들(BNK1, BNK2)의 형상에 대응되는 형상을 가질 수 있다. 일 예로, 제1 화소 전극들(ELT1)은 각각의 제1 뱅크층(BNK1)의 단면에 대응되는 경사를 가질 수 있고, 제2 화소 전극들(ELT2)은 각각의 제2 뱅크층(BNK2)의 단면에 대응되는 경사를 가질 수 있다.
한편, 실시예에 따라서는 각각의 서브 화소 영역(SPA)에 제1 및 제2 뱅크층들(BNK1, BNK2)이 배치되지 않을 수도 있다. 일 예로, 도 9에 도시된 바와 같이 제1 및 제2 뱅크층들(BNK1, BNK2)은 생략되고, 제1 및 제2 화소 전극들(ELT1, ELT2)이 제4 절연막(INS4)의 상부에 바로 배치될 수도 있다. 이 경우, 제1 및 제2 화소 전극들(ELT1, ELT2)은 실질적으로 평탄하게 구현될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 화소 전극들(ELT1, ELT2)이 동일한 높이를 가지면, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 보다 안정적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 화소 전극들(ELT1, ELT2)의 형상, 구조 및/또는 상호 배치 관계는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)은 각각 반사 전극을 포함할 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 적층 구조가 한정되지는 않는다. 일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극과, 적어도 한 층의 도전성 캡핑층을 포함한 다중층으로 구성될 수 있다.
이러한 제1 및 제2 화소 전극들(ELT1, ELT2)은 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 화소 전극들(ELT1, ELT2)이 각각 제1 및 제2 뱅크층들(BNK1, BNK2)의 형상에 대응되는 경사를 가지게 되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 화소 전극들(ELT1, ELT2)에 의해 반사되어 정면 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사된 광의 효율이 향상될 수 있다.
또한, 본 발명의 일 실시예에서, 제1 및 제2 뱅크층들(BNK1, BNK2)은 반사 부재로 기능할 수도 있다. 일 예로, 제1 및 제2 뱅크층들(BNK1, BNK2)은 그 상부에 제공된 제1 및 제2 화소 전극들(ELT1, ELT2)과 함께 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
실시예에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2) 등이 제공된 각각의 서브 화소 영역(SPA) 상에는 제1 절연 패턴(INP1)이 배치될 수 있다. 실시예에 따라, 제1 절연 패턴(INP1)은 화소 회로층(PCL)과 발광 소자들(LD)의 사이에 배치될 수 있다. 이러한 제1 절연 패턴(INP1)은 발광 소자들(LD)을 안정적으로 지지하며 상기 발광 소자들(LD)의 이탈을 방지할 수 있다. 실시예에 따라, 제1 절연 패턴(INP1)은 표시 소자층(DPL)에 형성되는 어느 하나의 절연막과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다.
실시예에 따라, 제1 절연 패턴(INP1)이 제공된 각각의 서브 화소 영역(SPA) 상에는 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 각각의 제1 서브 화소 영역(SPA1) 상에는 복수의 제1 발광 소자들(LD1)이 공급 및 정렬될 수 있다.
실시예에 따라, 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 형성된 전계를 통해 자가 정렬하도록 유도될 수 있다. 이에 따라, 각각의 발광 소자(LD)가 해당 서브 화소 영역(SPA)의 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 배열될 수 있다.
한편, 발광 소자들(LD) 각각의 형상 및/또는 구조가 도 7 내지 도 9에 도시된 바에 한정되지는 않는다. 예컨대, 각각의 발광 소자(LD)는 현재 공지된 다양한 형상, 단면 구조 및/또는 접속 구조를 가질 수 있다.
실시예에 따라, 발광 소자들(LD)이 제공된 각각의 서브 화소 영역(SPA) 상에는 상기 발광 소자들(LD) 각각의 상면 일부를 덮는 제2 절연 패턴(INP2)이 배치될 수 있다. 실시예에 따라, 제2 절연 패턴(INP2)은 표시 소자층(DPL)에 형성되는 어느 하나의 절연막과 동시에 형성되거나, 또는 독립적으로 형성될 수 있다.
실시예에 따라, 제2 절연 패턴(INP2)이 제공된 각각의 서브 화소 영역(SPA) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있다. 실시예에 따라, 각각의 제1 컨택 전극(CNE1)은 각각의 제1 화소 전극(ELT1)을 커버하며 상기 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 또한, 각각의 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)를 커버하며, 상기 제1 단부(EP1)를 각각의 제1 화소 전극(ELT1)에 전기적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)이 제공된 각각의 서브 화소 영역(SPA) 상에는 제3 절연 패턴(INP3)이 배치될 수 있다. 실시예에 따라, 각각의 제3 절연 패턴(INP3)은 각각의 제1 컨택 전극(CNE1)을 커버하도록 제공될 수 있다.
실시예에 따라, 제3 절연 패턴(INP3)이 제공된 각각의 서브 화소 영역(SPA) 상에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 각각의 제2 컨택 전극(CNE2)은 각각의 제2 화소 전극(ELT2)을 커버하며 상기 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 또한, 각각의 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)를 커버하며, 상기 제2 단부(EP2)를 각각의 제2 화소 전극(ELT2)에 전기적으로 연결할 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)이 제공된 각각의 서브 화소 영역(SPA) 상에는 제5 절연층(INS5)이 배치될 수 있다. 실시예에 따라, 제5 절연층(INS5)은 표시 영역(DA)에 전면적으로 형성되어, 표시 소자층(DPL)에 배치된 발광 소자들(LD)(일 예로, 각각 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)에 배치되는 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3))과 이에 연결되는 전극들(일 예로, 제1 및 제2 화소 전극들(ELT1, ELT2)과, 제1 및 제2 컨택 전극들(CNE1, CNE2))을 전면적으로 커버할 수 있다.
실시예에 따라, 제5 절연층(INS5)이 형성된 표시 소자층(DPL)의 상부에는 광 변환 패턴층(LCPL)이 배치될 수 있다. 실시예에 따라, 광 변환 패턴층(LCPL)은 제5 절연층(INS5)이 제공된 각각의 서브 화소 영역(SPA) 상에 배치된 각각의 광 변환 패턴(LCP)을 포함할 수 있다. 일 예로, 광 변환 패턴층(LCPL)은 제5 절연층(INS5)이 제공된 각각의 제1 서브 화소 영역(SPA1) 상에 배치된 제1 광 변환 패턴(LCP1)을 포함할 수 있다. 유사하게, 광 변환 패턴층(LCPL)은, 제5 절연층(INS5)이 제공된 각각의 제2 서브 화소 영역(SPA2) 상에 배치된 제2 광 변환 패턴(LCP2)을 포함할 수 있다. 또한, 광 변환 패턴층(LCPL)은, 제5 절연층(INS5)이 제공된 각각의 제3 서브 화소 영역(SPA3) 상에 배치된 제3 광 변환 패턴(LCP3)을 선택적으로 포함할 수 있다.
실시예에 따라, 각각의 광 변환 패턴(LCP)은, 적어도 하나의 컬러 변환층 또는 광 산란층, 캡핑층, 및/또는 컬러 필터를 포함할 수 있다. 일 예로, 각각의 제1 광 변환 패턴(LCP1)은, 제1 컬러 변환층(CCL1), 제1 캡핑층(CPL1) 및 제1 컬러 필터(CF1)를 포함할 수 있다.
실시예에 따라, 각각의 컬러 변환층은 적어도 한 종류의 광 변환 입자들을 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1)가 적색 서브 화소이고 상기 제1 서브 화소(SPX1)에 구비된 제1 발광 소자들(LD1)이 적색 이외의 다른 색상의 빛을 방출하는 발광 소자들인 경우, 제1 컬러 변환층(CCL1)은 적색 퀀텀 닷(QDr)을 포함할 수 있다. 또한, 이 경우 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다.
상술한 실시예에 의하면, 표시 소자층(DPL) 등이 형성된 기판(SUB)의 일면 상에 직접 광 변환 패턴층(LCPL)을 형성 및/또는 배치함으로써, 광 효율을 높이면서도 보다 선명한 색상을 표현할 수 있다. 또한, 발광 표시 장치의 제조 공정을 단순화하고 제조 비용을 절감할 수도 있다. 이러한 광 변환 패턴층(LCPL)과 관련한 보다 상세한 설명은 후술하기로 한다.
도 10 내지 도 16은 각각 본 발명의 일 실시예에 의한 화소(PXL)의 구조를 나타내는 단면도로서, 일 예로 도 6의 Ⅱ~Ⅱ?'선에 대응되는 단면의 서로 다른 실시예를 도시한 단면도이다. 실시예에 따라, 표시 영역(DA)에 배치되는 화소들(PXL)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 따라서, 도 10 내지 도 16에서는 어느 하나의 화소(PXL)의 단면을 통해, 각 화소(PXL)의 구조를 포괄적으로 설명하기로 한다. 도 10 내지 도 16에서, 도 1 내지 도 9와 유사 또는 동일한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 10 및 도 11을 도 1 내지 도 9와 함께 참조하면, 기판(SUB)의 일면에는 화소 회로층(PCL), 표시 소자층(DPL) 및 광 변환 패턴층(LCPL)이 순차적으로 배치될 수 있다. 다만, 화소 회로층(PCL)은 선택적으로 구비될 수 있는 것으로서, 일 예로 능동형 발광 표시 패널(100)은 상기 화소 회로층(PCL)을 포함할 수 있다.
실시예에 따라, 화소 회로층(PCL)은 각 서브 화소(SPX)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자를 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 적어도 하나의 트랜지스터(T)를 포함할 수 있다.
또한, 실시예에 따라, 화소 회로층(PCL)에는 적어도 하나의 전원선(PL) 및/또는 신호선 등이 더 배치될 수 있다. 일 예로, 화소 회로층(PCL)에는 제2 전원(VSS)을 공급하기 위한 전원선(PL)이 배치될 수 있다. 실시예에 따라, 전원선(PL)은 단일층 또는 다중층으로 구성될 수 있으며, 화소 회로층(PCL)에 포함된 회로 소자의 일 전극과 동일한 층에 배치되는 적어도 하나의 도전층을 포함할 수 있다.
한편, 본 발명에 의한 발광 표시 장치가 반드시 화소 회로층(PCL)을 구비해야만 하는 것은 아니다. 예를 들면, 본 발명의 다른 실시예에 의한 발광 표시 장치는 수동형 발광 표시 패널을 포함한 수동형 발광 표시 장치일 수 있다. 이 경우, 발광 표시 장치는 화소 회로층(PCL)을 포함하지 않거나, 적어도 하나의 버퍼층(BFL) 및/또는 절연막만을 선택적으로 포함할 수 있다. 일 예로, 표시 소자층(DPL)이 기판(SUB) 및/또는 버퍼층(BFL) 상에 바로 형성될 수도 있다.
화소 회로층(PCL)이 배치된 기판(SUB)의 일면 상에는 표시 소자층(DPL)이 배치될 수 있다. 이러한 표시 소자층(DPL)은 각각의 화소 영역(PXA)에 배치된 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 표시 소자층(DPL)은, 각각의 제1 서브 화소 영역(SPA1)에 배치된 적어도 하나의 제1 발광 소자(LD1), 각각의 제2 서브 화소 영역(SPA2)에 배치된 적어도 하나의 제2 발광 소자(LD2), 및 각각의 제3 서브 화소 영역(SPA3)에 배치된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 즉, 제1 서브 화소(SPX1)는 표시 소자층(DPL)의 제1 서브 화소 영역(SPA1)에 배치된 제1 발광 소자(LD1)를 포함하며, 상기 제1 발광 소자(LD1)에 연결되는 화소 회로(PXC)를 선택적으로 포함할 수 있다. 유사하게, 제2 서브 화소(SPX2)는 표시 소자층(DPL)의 제2 서브 화소 영역(SPA2)에 배치된 제2 발광 소자(LD2)를 포함하며, 상기 제2 발광 소자(LD2)에 연결되는 화소 회로(PXC)를 선택적으로 포함할 수 있다. 또한, 제3 서브 화소(SPX3)는 표시 소자층(DPL)의 제3 서브 화소 영역(SPA3)에 배치된 제3 발광 소자(LD3)를 포함하며, 상기 제3 발광 소자(LD3)에 연결되는 화소 회로(PXC)를 선택적으로 포함할 수 있다. 또한, 표시 소자층(DPL)은 발광 소자들(LD)을 커버하는 적어도 한 층의 절연막, 일 예로 제5 절연막(INS5)을 포함할 수 있다.
표시 소자층(DPL)이 배치된 기판(SUB)의 일면 상에는 광 변환 패턴층(LCPL)이 배치될 수 있다. 이러한 광 변환 패턴층(LCPL)은, 제5 절연막(INS5)의 상부에 위치되는 격벽(PW) 및 광 변환 패턴들(LCP)을 포함할 수 있다.
실시예에 따라, 격벽(PW)은 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 사이에 배치될 수 있다. 일 예로, 격벽(PW)은 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)이 접하는 경계 영역에 배치될 수 있다.
실시예에 따라, 격벽(PW)은 다양한 형상을 가질 수 있다. 예를 들어, 격벽(PW)은 소정 각도 이상의 시야각을 만족할 수 있는 형상을 가질 수 있다. 일 예로, 도 10에 도시된 바와 같이 격벽(PW)은 표시 소자층(DPL)으로부터 멀어지는 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 곡면형 단면을 가질 수 있다. 또는, 도 11에 도시된 바와 같이 격벽(PW)은 표시 소자층(DPL)으로부터 멀어질수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다. 또는, 또 다른 실시예에서 격벽(PW)은 삼각형 등의 다른 단면을 가질 수도 있다. 즉, 본 발명에서, 격벽(PW)의 형상 및/또는 경사도 등이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 격벽(PW)은 적어도 컬러 변환층(CCL) 및/또는 광 산란층(LSL)보다 높게 형성될 수 있다. 일 예로, 격벽(PW)은 제1 및 제2 컬러 변환층(CCL1, CCL2) 및 광 산란층(LSL) 각각의 높이(H1) 이상의 높이(H2)를 가지도록 형성될 수 있다. 이 경우, 각각의 컬러 변환층(CCL) 및/또는 광 산란층(LSL)을 형성하는 단계에서, 격벽(PW)을 댐 구조물과 같이 이용하여 잉크젯 프린팅 방식 등으로 적어도 하나의 컬러 변환층(CCL) 및/또는 광 산란층(LSL)을 용이하게 형성할 수 있다.
또한, 격벽(PW)의 표면에는 반사막(RFL)이 선택적으로 배치될 수 있다. 일 예로, 반사막(RFL)은 표시 소자층(DPL)의 상부로 노출된 격벽(PW)의 표면을 전면적으로 커버할 수 있다. 이 경우, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 사이에 반사 격벽(RPW)이 위치하여, 인접한 서브 화소들(SPX)의 사이에서 빛샘이 발생하는 것을 방지할 수 있다. 예를 들어, 반사 격벽(RPW)을 형성함에 의해 각 서브 화소(SPX)의 측면 방향으로 빛샘이 발생하는 것을 차단할 수 있다. 이 경우, 별도의 블랙 매트릭스를 구비하지 않는 경우에도 인접한 서브 화소들(SPX) 사이에서의 혼색을 방지할 수 있다. 또한, 반사 격벽(RPW)을 형성함에 의해 각 서브 화소(SPX)의 내부에서 발생한 빛을 효율적으로 방출할 수 있다. 이에 따라, 서브 화소들(SPX)의 광 효율이 향상될 수 있다.
한편, 반사막(RFL)의 구성 물질이 특별히 한정되지는 않는다. 예를 들어, 반사막(RFL)은 현재 공지된 다양한 반사성 물질로 구성될 수 있다.
실시예에 따라, 광 변환 패턴들(LCP)은, 각각 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)에 배치된 제1, 제2 및 제3 광 변환 패턴들(LCP1, LCP2, LCP3)을 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 광 변환 패턴들(LCP1, LCP2, LCP3) 각각은, 컬러 변환층(CCL) 또는 광 산란층(LSL), 캡핑층(CPL) 및/또는 컬러 필터(CF)를 포함할 수 있다.
본 발명의 일 실시예에서, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상의 빛을 방출하는 서브 화소들일 수 있다. 일 예로, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 각각 적색, 녹색 및 청색의 빛을 방출하는 적색, 녹색 및 청색 서브 화소들일 수 있다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 서로 동일한 색상의 빛을 방출할 수 있다. 일 예로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은 모두 청색의 빛을 방출하는 청색 발광 다이오드들일 수 있다.
이 경우, 제1, 제2 및 제3 광 변환 패턴들(LCP1, LCP2, LCP3) 중 적어도 하나는 컬러 변환층(CCL)을 포함할 수 있다. 일 예로, 각각의 제1 광 변환 패턴(LCP1)은, 제1 컬러 변환층(CCL1) 및 제1 컬러 필터(CF1)를 포함하며, 상기 제1 컬러 변환층(CCL1)과 제1 컬러 필터(CF1)의 사이에 선택적으로 제1 캡핑층(CPL1)을 포함할 수 있다. 유사하게, 각각의 제2 광 변환 패턴(LCP2)은, 제2 컬러 변환층(CCL2) 및 제2 컬러 필터(CF2)를 포함하며, 상기 제2 컬러 변환층(CCL2)과 제2 컬러 필터(CF2)의 사이에 선택적으로 제2 캡핑층(CPL2)을 포함할 수 있다. 한편, 각각의 제3 광 변환 패턴(LCP3)은, 컬러 변환층(CCL)을 구비하지 않을 수 있다. 일 예로, 각각의 제3 광 변환 패턴(LCP3)은, 광 산란층(LSL) 및 제3 컬러 필터(CF3)를 포함하며, 상기 광 산란층(LSL)과 제3 컬러 필터(CF3)의 사이에 선택적으로 제3 캡핑층(CPL3)을 포함할 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)은 각각의 제1 서브 화소 영역(SPA1)에서 제5 절연막(INS5)의 상부에 위치되며, 격벽(PW)에 의해 둘러싸일 수 있다. 이러한 제1 컬러 변환층(CCL1)은 제1 발광 소자(LD1)에서 방출되는 특정 파장 및/또는 색상의 빛을 다른 파장 및/또는 색상의 빛으로 변환하기 위한 광 변환 입자들(일 예로, 퀀텀 닷(Quantum dot)을 비롯한 형광체 입자들)을 포함할 수 있다.
예를 들어, 제1 발광 소자(LD1)가 청색 발광 소자이고 제1 서브 화소(SPX1)가 적색 서브 화소인 경우, 제1 컬러 변환층(CCL1)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장의 적색 광을 방출하는 적색 퀀텀 닷(QDr)을 포함할 수 있다. 일 예로, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 적색 퀀텀 닷(QDr)을 포함할 수 있다. 한편, 제1 서브 화소(SPX1)가 다른 색상의 서브 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 서브 화소(SPX1)의 색상에 대응하는 색상의 제1 퀀텀 닷을 포함할 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)의 상부에는 제1 컬러 필터(CF1)가 배치될 수 있다. 일 예로, 제1 서브 화소(SPX1)가 적색 서브 화소인 경우, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다.
실시예에 따라, 제1 컬러 변환층(CCL1)과 제1 컬러 필터(CF1)의 사이에는 제1 캡핑층(CPL1)이 배치될 수 있다. 일 예로, 제1 캡핑층(CPL1)은 제1 컬러 변환층(CCL1)을 커버하도록 상기 제1 컬러 변환층(CCL1)의 상부에 배치되며, 제1 발광 소자(LD1)로부터 방출되는 광의 손실을 최소화하기 위하여 투명하게 구성될 수 있다. 이러한 제1 캡핑층(CPL1)은 발광 표시 장치의 제조 공정 등에서 제1 컬러 변환층(CCL1)이 손상되는 것을 방지하며, 제1 컬러 변환층(CCL1)과 제1 컬러 필터(CF1) 사이의 접착력을 강화할 수 있다. 다만, 다른 실시예에서 제1 캡핑층(CPL1)은 생략될 수도 있다.
실시예에 따라, 제1 캡핑층(CPL1)은 각각의 서브 화소 영역(SPA)마다 개별적으로 형성되거나, 또는 표시 영역(DA)의 전반에서 일체형으로 통합되어 형성될 수 있다. 즉, 제1, 제2 및 제3 캡핑층들(CPL1, CPL2, CPL3)은 서로 분리된 개별의 패턴으로 형성되거나, 또는 서로 통합된 일체형 패턴으로 형성될 수 있다.
실시예에 따라, 제2 컬러 변환층(CCL2)은 각각의 제2 서브 화소 영역(SPA2)에서 제5 절연막(INS5)의 상부에 위치되며, 격벽(PW)에 의해 둘러싸일 수 있다. 이러한 제2 컬러 변환층(CCL2)은 제2 발광 소자(LD2)에서 방출되는 특정 파장 및/또는 색상의 빛을 다른 파장 및/또는 색상의 빛으로 변환하기 위한 광 변환 입자들을 포함할 수 있다.
예를 들어, 제2 발광 소자(LD2)가 청색 발광 소자이고 제2 서브 화소(SPX2)가 녹색 서브 화소인 경우, 제2 컬러 변환층(CCL2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 500nm 내지 570nm 파장의 녹색 광을 방출하는 녹색 퀀텀 닷(QDr)을 포함할 수 있다. 일 예로, 제2 컬러 변환층(CCL2)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 한편, 제2 서브 화소(SPX2)가 다른 색상의 서브 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 서브 화소(SPX2)의 색상에 대응하는 색상의 제2 퀀텀 닷을 포함할 수 있다.
제1 및 제2 퀀텀 닷(또는, 적색 및 녹색 퀀텀 닷(QDr)) 각각은 Ⅱ-Ⅳ족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
상기 Ⅱ-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
상기 III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
상기 IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이러한 제1 및 제2 퀀텀 닷은 약 45nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 제1 및 제2 퀀텀 닷을 통해 발광되는 광은 전 방향으로 방출될 수 있다. 이에 따라, 발광 표시 장치의 시야각이 향상될 수 있다.
한편, 제1 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
본 발명의 일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 적색 및 녹색 퀀텀 닷(QDR, QDg)에 입사시킴으로써, 상기 적색 및 녹색 퀀텀 닷(QDR, QDg)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 및 제2 서브 화소들(SPX1, SPX2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3) 각각에 동일 색상, 일 예로 청색의 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 배치함으로써, 발광 표시 장치의 제조 효율을 높일 수 있다.
실시예에 따라, 각각의 제2 컬러 변환층(CCL2)의 상부에는 제2 컬러 필터(CF2)가 배치될 수 있다. 일 예로, 제2 서브 화소(SPX2)가 녹색 서브 화소인 경우, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다.
실시예에 따라, 제2 컬러 변환층(CCL2)과 제2 컬러 필터(CF2)의 사이에는 제2 캡핑층(CPL2)이 배치될 수 있다. 일 예로, 제2 캡핑층(CPL2)은 제2 컬러 변환층(CCL2)을 커버하도록 상기 제2 컬러 변환층(CCL2)의 상부에 배치되며, 제2 발광 소자(LD2)로부터 방출되는 광의 손실을 최소화하기 위하여 투명하게 형성될 수 있다. 이러한 제2 캡핑층(CPL2)은 발광 표시 장치의 제조 공정 등에서 제2 컬러 변환층(CCL2)이 손상되는 것을 방지하며, 제2 컬러 변환층(CCL2)과 제2 컬러 필터(CF2) 사이의 접착력을 강화할 수 있다. 다만, 다른 실시예에서 제2 캡핑층(CPL2)은 생략될 수도 있다.
실시예에 따라, 광 산란층(LSL)은 각각의 제3 서브 화소 영역(SPA3)에서 제5 절연막(INS5)의 상부에 선택적으로 위치되며, 격벽(PW)에 의해 둘러싸일 수 있다. 실시예에 따라, 제3 발광 소자(LD3)가 청색 발광 소자이고 제3 서브 화소(SPX3)가 청색 서브 화소인 경우, 광 산란층(LSL)은 제3 발광 소자(LD3)로부터 방출되는 빛을 효율적으로 이용하기 위하여 선택적으로 구비될 수 있다. 이러한 광 산란층(LSL)은 적어도 한 종류의 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 광 산란층(LSL)은 TiO2나 실리카(Silica) 등의 산란 입자들(SCT)을 포함할 수 있다. 예를 들어, 광 산란층(LSL)은 투명한 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 산란 입자들(SCT)을 포함할 수 있다. 본 발명에서, 산란 입자들(SCT)의 구성 물질이 특별히 한정되지는 않으며, 광 산란층(LSL)은 현재 공지된 다양한 물질로 구성될 수 있다.
한편, 산란 입자들(SCT)이 제3 서브 화소 영역(SPA3)에만 배치되어야 하는 것은 아니다. 일 예로, 산란 입자들(SCT)은 제1 및/또는 제2 컬러 변환층(CCL1, CCL2)의 내부에도 선택적으로 포함될 수 있다.
실시예에 따라, 각각의 광 산란층(LSL)의 상부에는 제3 컬러 필터(CF3)가 선택적으로 배치될 수 있다. 일 예로, 제3 서브 화소(SPX3)가 청색 서브 화소인 경우, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
실시예에 따라, 광 산란층(LSL)과 제3 컬러 필터(CF3)의 사이에는 제3 캡핑층(CPL3)이 선택적으로 배치될 수 있다. 일 예로, 제3 캡핑층(CPL3)은 광 산란층(LSL)을 커버하도록 상기 광 산란층(LSL)의 상부에 배치되며, 제3 발광 소자(LD3)로부터 방출되는 광의 손실을 최소화하기 위하여 투명하게 형성될 수 있다. 이러한 제3 캡핑층(CPL3)은 발광 표시 장치의 제조 공정 등에서 광 산란층(LSL)이 손상되는 것을 방지하며, 광 산란층(LSL)과 제3 컬러 필터(CF3) 사이의 접착력을 강화할 수 있다. 다만, 다른 실시예에서 제3 캡핑층(CPL3)은 생략될 수도 있다.
실시예에 따라, 광 변환 패턴층(LCPL)이 형성된 기판(SUB)의 상부에는 도시되지 않은 오버 코팅막이나 봉지층 등이 선택적으로 배치될 수 있다. 이 경우, 별도의 상부 기판(또는, 봉지 기판) 등을 구비하지 않고도 표시 영역(DA)을 효과적으로 밀봉 및 보호할 수 있다.
도 12를 참조하면, 각각의 제3 서브 화소 영역(SPA3)은 광 산란층(LSL)을 포함하지 않을 수도 있다. 예를 들어, 각각의 제3 서브 화소 영역(SPA3)에 배치된 제3 발광 소자들(LD)의 발광 성능(일 예로 휘도, 광량 및/또는 광 효율)이 소정 범위의 조건을 만족할 수 있을 정도로 충분한 경우에는, 광 산란층(LSL)을 생략할 수도 있다. 이 경우, 각각의 제3 서브 화소 영역(SPA3)에서는 제5 절연막(INS5)의 상부에 바로 제3 컬러 필터(CF3)가 배치될 수 있다.
도 13 및 도 14를 참조하면, 각각의 컬러 필터(CF)는 반사 격벽(RFW)보다 높은 위치에 배치될 수도 있다. 이 경우, 도 13에 도시된 바와 같이 인접한 서브 화소들(SPX)의 사이에서, 반사 격벽(RFW)의 상부에 블랙 매트릭스(BM)를 추가적으로 배치함에 의해 빛샘을 차단할 수 있다. 또는, 도 14에 도시된 바와 같이 인접한 컬러 필터들(CF)을 서로 중첩시켜 블랙 매트릭스(BM)를 대체함에 의해 빛샘을 차단할 수도 있다.
도 15를 참조하면, 제1 및 제2 컬러 변환층들(CCL1', CCL2')은 실질적으로 동일하게 구성될 수 있다. 일 예로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 모두 청색의 빛을 방출하고 제1 및 제2 서브 화소들(SPX1, SPX2)이 각각 적색 및 녹색 서브 화소들이라고 할 때, 제1 및 제2 컬러 변환층들(CCL1', CCL2') 각각은 적색 및 녹색 퀀텀 닷(QDr, QDg)을 복합적으로 포함하고, 제1 및 제2 컬러 필터들(CF1, CF2)은 각각 적색 컬러 필터 및 녹색 컬러 필터일 수 있다.
이 경우, 제1 및 제2 컬러 변환층들(CCL1', CCL2')을 동일 공정에서 동시에 형성함으로써, 발광 표시 장치의 제조 공정을 보다 단순화할 수 있다.
도 16을 참조하면, 인접한 한 쌍의 제1 및 제2 컬러 변환층들(CCL1, CCL2)은 단일의 컬러 변환층(CCL')으로 통합될 수도 있다. 일 예로, 각각의 화소(PXL) 내부에서, 제1 및 제2 서브 화소들(SPX1, SPX2) 사이에 격벽(PW)을 형성하지 않고, 제1 및 제2 서브 화소 영역들(SPA1, SPA2)에 통합된 컬러 변환층(CCL')을 형성할 수 있다.
이 경우, 제1 서브 화소 영역(SPA1)에서 컬러 변환층(CCL')의 상부에는 제1 컬러 필터(CF1), 일 예로 적색의 제1 컬러 필터(CF1)가 배치되고, 제2 서브 화소 영역(SPA2)의 상부에서 상기 컬러 변환층(CCL')의 상부에는 제2 컬러 필터(CF2), 일 예로 녹색의 제2 컬러 필터(CF2)가 배치될 수 있다. 그리고, 제1 및 제2 컬러 필터들(CF1, CF2)의 사이에는 블랙 매트릭스(BM)가 배치될 수 있다. 이에 따라, 제1 및 제2 서브 화소들(SPX1, SPX2)을 각각 적색 서브 화소 및 녹색 서브 화소로 구성할 수 있다. 또한, 한 쌍의 제1 및 제2 서브 화소 영역들(SPA1, SPA2)에는, 통합된 캡핑층(CPL')을 선택적으로 배치할 수 있다.
상술한 실시예들에 의하면, 발광 소자들(LD)이 배치되는 기판(SUB) 상에 광 변환 패턴층(LCPL)을 직접 형성한다. 이에 따라, 발광 소자들(LD)과 광 변환 패턴층(LCPL) 사이의 거리를 단축함으로써, 빛샘 경로를 축소 또는 차단할 수 있다. 또한, 이에 따라 선택적으로 발광 표시 장치의 상부 기판 등을 생략할 수 있게 된다. 상부 기판을 생략할 경우, 상,하부 기판의 합착 공정도 불필요해지게 된다. 이에 따라, 발광 표시 장치의 제조 공정을 단순화하고 제조 비용을 절감하면서도, 광 효율을 높일 수 있게 된다.
또한, 광 변환 패턴층(LCPL)을 기판(SUB) 상에 직접 형성함에 따라, 일 예로 상,하부 기판의 합착 공정 등을 실시하는 경우와 비교할 때, 공정 오차를 축소할 수 있다. 이에 따라, 서브 화소들(SPX) 사이의 데드 스페이스를 축소하고, 서브 화소들(SPX)을 서로 밀접하게 배치할 수 있게 된다.
또한, 서브 화소들(SPX)의 사이에, 적어도 컬러 변환층(CCL, CCL') 및/또는 광 산란층(LSL)의 높이(H1) 이상으로 격벽(PW)을 형성함으로써, 각각의 컬러 변환층(CCL, CCL') 및/또는 광 산란층(LSL)의 형성 공정을 단순화 및/또는 용이화할 수 있다. 또한, 서브 화소들(SPX) 사이에서 발생할 수 있는 빛샘도 저감 또는 방지할 수 있다.
또한, 격벽(PW)의 표면에 반사막(RFL)을 형성하여 반사 격벽(RFW)을 형성할 경우, 서브 화소들(SPX)의 측면 또는 사선 방향 등으로 빛샘이 발생하는 것을 방지 또는 저감함과 더불어, 서브 화소들(SPX)의 광 효율을 더욱 향상시킬 수 있다. 또한, 이 경우 블랙 매트릭스(BM)의 폭을 축소하거나, 또는 선택적으로 블랙 매트릭스(BM)를 생략할 수도 있다. 이에 따라, 발광 표시 장치의 개구율을 향상시킴과 더불어, 제조 공정을 보다 단순화하고, 제조 비용을 절감할 수 있다.
따라서, 상술한 실시예들에 의하면, 광 효율을 높이고 선명한 색상을 표현할 수 있는 발광 표시 장치를 제공할 수 있다. 또한, 상기 발광 표시 장치의 제조 공정을 단순화하고 제조 비용을 절감할 수 있다.
도 17a 내지 도 17e는 본 발명의 일 실시예에 의한 발광 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 10에 도시된 화소(PXL)의 제조 단계를 순차적으로 도시한 단면도이다. 도 17a 내지 도 17e에서, 앞선 실시예들을 통해 설명한 각 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 17a를 참조하면, 먼저 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)을 포함하는 기판(SUB)을 준비한다. 또한, 실시예에 따라 상기 기판(SUB)의 일면 상에 화소 회로층(PCL)을 선택적으로 형성할 수 있다.
도 17b를 참조하면, 준비된 기판(SUB)의 일면, 일 예로, 화소 회로층(PCL)이 형성된 기판(SUB)의 일면 상에 표시 소자층(DPL)을 형성한다. 실시예에 따라, 표시 소자층(DPL)을 형성하는 단계는, 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)에 각각 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 배치(일 예로, 공급 및 정렬)하는 단계와, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)이 배치된 기판(SUB)의 일면 상에 적어도 한 층의 절연막, 일 예로 제5 절연막(INS5)을 형성하는 단계를 포함할 수 있다.
도 17c를 참조하면, 표시 소자층(DPL)이 형성된 기판(SUB)의 일면 상에 격벽(PW)을 형성한다. 일 예로, 제5 절연막(INS5) 상의 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)의 사이에 일체형 또는 분리형의 격벽(PW)을 형성할 수 있다. 또한, 실시예에 따라서는, 격벽(PW)의 표면에 반사막(RFL)을 추가적으로 형성하여, 반사 격벽(PW)을 형성할 수도 있다.
도 17d를 참조하면, 표시 소자층(DPL) 및 격벽(PW)이 형성된 기판(SUB)의 일면 상에 제1 및 제2 컬러 변환층들(CCL1, CCL2)을 형성할 수 있다. 일 예로, 표시 소자층(DPL) 상의 제1 및 제2 서브 화소 영역들(SPA1, SPA2)에 각각 제1 및 제2 컬러 변환층들(CCL1, CCL2)을 형성할 수 있다.
또한, 실시예에 따라서는 상기 기판(SUB)의 일면 상에 광 산란층(LSL)을 더 형성할 수도 있다. 일 예로, 표시 소자층(DPL) 상의 제3 서브 화소 영역(SPA3)에 광 산란층(LSL)을 형성할 수 있다.
실시예에 따라, 제1 및 제2 컬러 변환층들(CCL1, CCL2)과 광 산란층(LSL)은 순차적으로 형성될 수 있다. 일 예로, 각각의 제1 서브 화소 영역(SPA1)에 각각의 제1 컬러 변환층(CCL1)을 형성하는 단계, 각각의 제2 서브 화소 영역(SPA2)에 각각의 제2 컬러 변환층(CCL2)을 형성하는 단계, 및 각각의 제3 서브 화소 영역(SPA3)에 각각의 광 산란층(LSL)을 형성하는 단계는 순차적으로 실시될 수 있다. 여기서, 제1 컬러 변환층(CCL1)을 형성하는 단계, 제2 컬러 변환층(CCL2)을 형성하는 단계 및 광 산란층(LSL)을 형성하는 단계의 실행 순서가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
또는, 다른 실시예에서 제1 및 제2 컬러 변환층들(CCL1, CCL2)과 광 산란층(LSL) 중 일부는 동일 공정에서 동시에 형성될 수도 있다. 일 예로, 제1 및 제2 컬러 변환층들(CCL1, CCL2)은 적색 및 녹색 퀀텀 닷(QDr, QDg)을 복합적으로 포함하는 통합형 컬러 변환층(CCL')으로 구성되어, 제1 및 제2 서브 화소 영역들(SPA1, SPA2)에 동시에 형성될 수도 있다.
실시예에 따라, 제1 및 제2 컬러 변환층들(CCL1, CCL2)(또는, 통합형 컬러 변환층(CCL'))을 형성하는 단계는, 적어도 한 가지 색상의 퀀텀 닷을 포함한 유동성 물질을 잉크젯 프린팅 방식으로 격벽(PW) 내부의 제1 및 제2 서브 화소 영역들(SPA1, SPA2)에 투하하는 단계를 포함할 수 있다. 일 예로, 격벽(PW)을 댐 구조물과 같이 이용하여, 잉크젯 프린팅 방식 등으로 광 변환 입자들을 포함한 매트릭스 물질을 제1 및 제2 서브 화소 영역들(SPA1, SPA2)에 공급하고, 경화 등의 후속 공정을 거쳐 제1 및 제2 컬러 변환층들(CCL1, CCL2)을 형성할 수 있다. 유사하게, 광 산란층(LSL)을 형성하는 단계도, 격벽(PW)을 이용하여 잉크젯 프린팅 방식으로 광 산란층(LSL)을 형성하는 단계를 포함할 수 있다.
도 17e를 참조하면, 제1 및 제2 컬러 변환층들(CCL1, CCL2) 및/또는 광 산란층(LSL)이 형성된 기판(SUB)의 일면 상에 선택적으로 캡핑층(CPL)을 형성할 수 있다. 또한, 상기 기판(SUB)의 일면 상에 제1 및 제2 컬러 필터들(CF1, CF2)을 형성할 수 있다. 일 예로, 제1 및 제2 컬러 변환층들(CCL1, CCL2) 상에 각각 제1 및 제2 컬러 필터들(CF1, CF2)을 형성할 수 있다.
또한, 실시예에 따라, 상기 기판(SUB)의 일면 상에 제3 캡핑층(CPL3) 및/또는 제3 컬러 필터(CF3)를 더 형성할 수도 있다. 일 예로, 제3 서브 화소 영역(SPA3)에서 제5 절연막(INS5) 및/또는 광 산란층(LSL) 상에, 제3 캡핑층(CPL3) 및/또는 제3 컬러 필터(CF3)를 형성할 수 있다.
추가적으로, 실시예에 따라서는 광 변환 패턴층(LCPL) 상에 보호막 등을 더 형성할 수도 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
CCL: 컬러 변환층 CF: 컬러 필터
DA: 표시 영역 DPL: 표시 소자층
LCP: 광 변환 패턴 LCPL: 광 변환 패턴층
LD: 발광 소자 LSL: 광 산란층
PCL: 화소 회로층 PW: 격벽
PXA: 화소 영역 PXL: 화소
SPA: 서브 화소 영역 SPX: 서브 화소

Claims (20)

  1. 제1 서브 화소 영역, 제2 서브 화소 영역, 및 제3 서브 화소 영역을 포함하는 표시 영역;
    상기 제1 서브 화소 영역에 배치된 제1 발광 소자를 포함하는 제1 서브 화소;
    상기 제2 서브 화소 영역에 배치된 제2 발광 소자를 포함하는 제2 서브 화소;
    상기 제3 서브 화소 영역에 배치된 제3 발광 소자를 포함하는 제3 서브 화소;
    상기 제1 서브 화소 영역에 배치되고 상기 제1 발광 소자와 중첩하는 제1 컬러 변환층;
    상기 제1 컬러 변환층 상에 배치된 제1 컬러 필터; 및
    상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 사이에 배치되고 상기 제1 컬러 변환층을 둘러싸는 격벽을 포함하고,
    상기 제1 컬러 변환층은 상기 제1 컬러 필터와 인접한 제1 면 및 상기 제1 발광 소자와 인접한 제2 면을 포함하고,
    상기 제2 면은 복수의 단차를 포함하고, 적어도 하나의 절연 패턴에 의해 상기 제1 발광 소자와 분리되는 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제1, 제2 및 제3 발광 소자들은 서로 동일한 색상의 빛을 방출하는 발광 표시 장치.
  3. 제2항에 있어서,
    상기 제1, 제2 및 제3 발광 소자들은 청색의 빛을 방출하는 발광 표시 장치.
  4. 제3항에 있어서,
    상기 제1 컬러 변환층은 적색 퀀텀 닷을 포함하며,
    상기 제1 컬러 필터는 적색 컬러 필터인 발광 표시 장치.
  5. 제1항에 있어서,
    상기 제2 서브 화소 영역에 배치되고 상기 제2 발광 소자와 중첩하는 제2 컬러 변환층; 및
    상기 제2 컬러 변환층 상에 배치된 제2 컬러 필터를 더 포함하는 발광 표시 장치.
  6. 제5항에 있어서,
    상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고,
    상기 제1 컬러 변환층 및 상기 제2 컬러 변환층은 각각 적색 퀀텀 닷 및 녹색 퀀텀 닷을 포함하며,
    상기 제1 컬러 필터 및 상기 제2 컬러 필터는 각각 적색 컬러 필터 및 녹색 컬러 필터인 발광 표시 장치.
  7. 제5항에 있어서,
    상기 제1, 제2 및 제3 발광 소자들은 모두 청색의 빛을 방출하고,
    상기 제1 및 제2 컬러 변환층들 각각은, 적색 및 녹색 퀀텀 닷을 복합적으로 포함하며,
    상기 제1 컬러 필터 및 상기 제2 컬러 필터는 각각 적색 컬러 필터 및 녹색 컬러 필터인 발광 표시 장치.
  8. 제5항에 있어서,
    상기 제3 서브 화소 영역에 배치되고 상기 제3 발광 소자와 중첩하는 광 산란층; 및
    상기 광 산란층 상에 배치된 제3 컬러 필터를 더 포함하는 발광 표시 장치.
  9. 제8항에 있어서,
    상기 제1 컬러 변환층과 상기 제1 컬러 필터의 사이에 배치된 제1 캡핑층;
    상기 제2 컬러 변환층과 상기 제2 컬러 필터의 사이에 배치된 제2 캡핑층; 및
    상기 광 산란층과 상기 제3 컬러 필터의 사이에 배치된 제3 캡핑층을 더 포함하는 발광 표시 장치.
  10. 제1항에 있어서,
    상기 제3 서브 화소 영역에 배치되고 상기 제3 발광 소자와 중첩하는 광 산란층 및 제3 컬러 필터 중 적어도 하나를 더 포함하는 발광 표시 장치.
  11. 제1항에 있어서,
    상기 격벽의 표면에 배치된 반사막을 더 포함하는 발광 표시 장치.
  12. 제11항에 있어서,
    상기 반사막은 상기 격벽의 표면을 전면적으로 커버하는 발광 표시 장치.
  13. 제1항에 있어서,
    상기 격벽은, 사다리꼴, 반원, 또는 반타원의 단면을 가지는 발광 표시 장치.
  14. 제1항에 있어서,
    상기 격벽의 높이는, 상기 제1 컬러 변환층의 높이 이상인 발광 표시 장치.
  15. 제1항에 있어서,
    일면에 상기 격벽이 배치된 기판을 더 포함하는 발광 표시 장치.
  16. 제15항에 있어서,
    상기 기판과 상기 격벽 사이에 배치된 화소 회로층을 더 포함하는 발광 표시 장치.
  17. 제1항에 있어서,
    상기 제1, 제2 및 제3 발광 소자들 각각은, 마이크로 스케일 또는 나노 스케일의 크기를 가진 막대형 발광 다이오드인 발광 표시 장치.
  18. 삭제
  19. 삭제
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