KR20240091488A - 레벨 시프터와 이를 포함한 표시장치 - Google Patents

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허준오
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Abstract

레벨 시프터와 이를 포함한 표시장치가 개시된다. 레벨 시프터는 제1 게이트 전압이 인가되는 제1 전원 입력 단자; 상기 제1 게이트 전압 보다 낮은 제2 게이트 전압이 인가되는 제2 전원 입력 단자; 상기 제1 게이트 전압 보다 낮고 상기 제2 게이트 전압 보다 높은 제3 게이트 전압이 인가되는 제3 전원 입력 단자; 시프트 클럭이 출력되는 출력 단자; 제1 제어신호의 온 구간 전압에 응답하여 상기 제1 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제1 스위치 소자; 제2 제어신호의 온 구간 전압에 응답하여 상기 제2 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제2 스위치 소자; 및 제3 제어신호의 온 구간 전압에 응답하여 상기 제3 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제3 스위치 소자를 포함한다. 상기 제3 제어신호의 제1 온 구간 일부가 상기 제1 제어신호의 온 구간 일부와 중첩된다. 상기 제3 제어신호의 제2 온 구간 일부가 상기 제2 제어신호의 온 구간 일부와 중첩된다.

Description

레벨 시프터와 이를 포함한 표시장치{LEVEL SHIFTER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 레벨 시프터와 이를 포함한 표시장치에 관한 것이다.
평판 표시장치(Flat Panel Display, FPD)의 구동회로는 입력 영상의 픽셀 데이터를 표시패널의 픽셀들에 기입하여 픽셀 어레이 상에 입력 영상을 재현한다. 이러한 표시장치의 구동회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 펄스를 게이트 라인들에 공급하는 게이트 구동회로, 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller) 등을 포함한다.
타이밍 콘트롤러는 데이터 구동회로와 게이트 구동회로의 출력을 제어할 수 있다. 타이밍 콘트롤러는 게이트 구동회로를 제어하는 클럭 신호를 발생한다. 레벨 시프터(level shifter)는 타이밍 콘트롤러로부터 입력되는 클럭에 응답하여 게이트 구동회로를 구동하기 위한 시프트 클럭을 출력한다. 게이트 구동회로는 레벨 시프터로부터의 시프트 클럭이 입력되는 시프트 레지스터를 이용하여 게이트 펄스를 순차적으로 출력한다.
표시장치의 EMI(Electromagnetic Interference) 저감을 위한 다양한 연구가 진행되고 있다. 레벨 시프터의 경우, 레벨 시프터의 출력단에 EMI 필터를 추가하거나 레벨 시프터의 출력단 버퍼 트랜지스터의 온 저항을 조절하기 위하여 복수의 트랜지스터들을 병렬로 연결하는 방안이 고려되고 있다. 그러나 이 방법은 레벨 시프터의 출력단에 추가된 EMI 필터에서 소비 전력이 발생하고, 레벨 시프터가 내장된 IC(ntegrated circuit)의 칩(Chip)의 크기와 비용이 커질 수 있다. 레벨 시프터를 구성하는 스위치 소자들의 온/오프 타이밍 사이의 데드 타임(dead time)이 존재하는 경우 데드 타임 이후에 제어 신호의 전압이 급격히 변할 때 발생하는 고조파와 피크 전류에 의해 EMI 저감 효과가 제한적이다.
따라서, 본 발명은 레벨 시프터의 EMI를 줄일 수 있는 레벨 시프터와 이를 포함한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 레벨 시프터는 상기 제1 게이트 전압 보다 낮은 제2 게이트 전압이 인가되는 제2 전원 입력 단자; 상기 제1 게이트 전압 보다 낮고 상기 제2 게이트 전압 보다 높은 제3 게이트 전압이 인가되는 제3 전원 입력 단자; 시프트 클럭이 출력되는 출력 단자; 제1 제어신호의 온 구간 전압에 응답하여 상기 제1 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제1 스위치 소자; 제2 제어신호의 온 구간 전압에 응답하여 상기 제2 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제2 스위치 소자; 및 제3 제어신호의 온 구간 전압에 응답하여 상기 제3 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제3 스위치 소자를 포함한다. 상기 제3 제어신호의 제1 온 구간 일부가 상기 제1 제어신호의 온 구간 일부와 중첩된다. 상기 제3 제어신호의 제2 온 구간 일부가 상기 제2 제어신호의 온 구간 일부와 중첩된다.
상기 제3 제어신호의 제1 온 구간은 상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제1 비중첩 구간; 및 상기 제1 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되는 제1 중첩 구간을 포함할 수 있다. 상기 제3 제어신호의 제2 온 구간은 상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제2 비중첩 구간; 및 상기 제2 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되는 제2 중첩 구간을 포함할 수 있다.
상기 제1 중첩 구간 동안, 상기 제1 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐름과 동시에 상기 제3 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐를 수 있다. 상기 제2 중첩 구간 동안, 상기 제2 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐름과 동시에 상기 제3 전원 입력 단자와 상기 제2 전원 입력 단자 사이에 전류가 흐를 수 있다.
상기 레벨 시프터는 제1 입력 클럭과, 상기 제1 입력 클럭에 대하여 동일한 주파수와 위상차를 갖는 제2 입력 클럭을 입력 받아 상기 제1 제어 신호, 상기 제2 제어신호, 및 상기 제3 제어신호를 출력하는 제어부를 더 포함할 수 있다.
상기 제1 중첩 구간과 상기 제2 중첩 구간 각각은 상기 제1 입력 클럭 및 상기 제2 입력 클럭과 중첩되지 않을 수 있다.
상기 제1 중첩 구간과 상기 제2 중첩 구간 동안, 상기 제3 게이트 전압이 인가되는 전원 배선에 전류가 흐르고, 상기 제1 입력 클럭과 상기 제2 입력 클럭의 펄스가 입력되지 않을 수 있다.
상기 제1 비중첩 구간과 상기 제2 비중첩 구간 각각은 상기 제1 제어 신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않을 수 있다.
상기 제1 제어신호의 온 구간은 상기 제1 중첩 구간; 및 상기 제2 제어신호의 온 구간과, 제3 제어신호의 제1 및 제2 온 구간과 중첩되지 않는 제3 비중첩 구간을 포함할 수 있다. 상기 제2 제어신호의 온 구간은 상기 제2 중첩 구간; 및 상기 제2 제어신호의 온 구간과, 상기 제3 제어신호의 제1 및 제2 온 구간과 중첩되지 않는 제4 비중첩 구간을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 복수의 데이터 라인들, 복수의 게이트 라인들, 및 복수의 픽셀들이 배치된 표시패널; 상기 데이터 라인에 인가되는 데이터 신호를 출력하는 데이터 구동부; 상기 레벨 시프터로부터 시프트 클럭을 입력 받아 게이트 펄스를 상기 게이트 라인에 공급하는 게이트 구동부를 포함한다.
본 발명의 다른 실시예에 따른 표시장치는 복수의 데이터 라인들, 복수의 게이트 라인들, 및 복수의 픽셀들이 배치된 표시패널; 상기 데이터 라인에 인가되는 데이터 신호를 출력하는 데이터 구동부; 시프트 클럭을 입력 받아 게이트 펄스를 상기 게이트 라인에 공급하는 게이트 구동부; 제1 게이트 전압, 상기 제1 게이트 전압 보다 낮은 제2 게이트 전압, 및 상기 제1 게이트 전압과 상기 제2 게이트 전압 사이의 전압 레벨을 갖는 제3 게이트 전압을 출력하는 전원부; 및 제1 입력 클럭, 상기 제1 입력 클럭에 대하여 동일한 주파수와 상이한 위상을 갖는 제2 입력 클럭, 상기 제1 게이트 전압, 상기 제2 게이트 전압, 및 상기 제3 게이트 전압을 입력 받아 상기 시프트 클럭을 출력하는 레벨 시프터를 포함한다. 상기 제1 입력 클럭의 펄스와 상기 제2 입력 클럭의 펄스가 없는 적어도 일부 시간 동안 상기 전원부와 상기 레벨 시프터 사이에 연결된 전원 배선들 중에서 상기 제3 게이트 전압이 인가되는 전원 배선에 전류가 흐른다.
본 발명은 게이트 구동부에 입력되는 시프트 클럭의 라이징 에지와 폴링 에지에서 서로 다른 전압 레벨을 갖는 게이트 전압들이 단락(Short circuit)되는 중첩 기간을 설정하여 슬루율(Slew rate)을 낮추어 EMI 특성을 개선할 수 있다.
본 발명은 레벨 시프터에 입력되는 게이트 전압들을 스위칭하는 스위치 소자들을 제어하는 제어신호들의 일부를 중첩하여 제어신호들의 펄스간 존재하는 데드 타임(dead time)을 줄여 EMI를 줄일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 레벨 시프터가 표시장치에 적용되는 예들을 보여 주는 도면들이다.
도 4는 레벨 시프터의 구성을 보여 주는 블록도이다.
도 5는 레벨 시프터의 입출력 신호를 보여 주는 파형도이다.
도 6은 게이트 구동부의 시프트 레지스터를 개략적으로 보여 주는 회로도이다.
도 7은 도 4에 도시된 클럭 출력부를 상세히 보여 주는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 레벨 시프터의 구동 방법을 보여 주는 파형도이다.
도 9는 본 발명의 일 실시예에 따른 제3 제어신호 생성회로를 보여 주는 회로도이다.
도 10은 도 9에 도시된 제3 제어신호 생성회로의 입출력 신호를 보여 주는 파형도이다.
도 11은 본 발명의 다른 실시예에 따른 레벨 시프터의 구동 방법을 보여 주는 파형도이다.
도 12는 본 발명의 일 실시예에 따른 제3 제어신호 생성회로를 보여 주는 회로도이다.
도 13은 도 12에 도시된 제3 제어신호 생성회로의 입출력 신호를 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
'~ 상에', '~ 상부에', '~ 하부에', '~ 옆에', '~ 연결 또는 결합(connect, couple)', 교차(crossing, intersecting) 등으로 두 구성요소들 간에 위치 관계와 상호 연결 관계가 설명되는 경우, '바로' 또는 '직접'과 같은 언급이 없는 한 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
'~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는한, 시간축 상에서 연속적이지 않을 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시장치에서 표시패널 구동 회로, 픽셀 어레이, 레벨 시프터 등은 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
본 발명은 액정표시장치(Liquid Crystal Display, LCD), 유기 발광 표시장치(Organic Light Emitting Display, OLED Display) 등 픽셀들을 구동하기 위한 집적 회로와 전원 회로가 필요한 어떠한 평판 표시장치에도 적용 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 내지 도 3c를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다.
표시패널(100)의 화면은 입력 영상의 픽셀 데이터를 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)의 픽셀들에 입력 영상의 픽셀 데이터가 표시된다. 픽셀 어레이(AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀들의 배치 형태는 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 다양하게 형성될 수 있다.
픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들(L1~Lm)을 포함한다. 픽셀 라인은 제1 방향(X)을 따라 배치된 픽셀들을 포함한다. 픽셀 컬럼은 제1 방향을 따라 배치된 픽셀들을 포함한다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수로 나눈 시간이다. 1 수평 기간(1H)에 1 픽셀 라인의 픽셀들에 픽셀 데이터가 기입된다.
픽셀들 각각은 컬러 구현을 위하여 둘 이상의 서브 픽셀들(101)을 포함한다. 예를 들어, 픽셀들 각각은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다. 픽셀 회로는 픽셀 전극, 하나 이상의 TFT들(Thin Film Transistor), 및 커패시터를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 유기 발광 표시장치의 경우, 픽셀 회로는 도 2에 도시된 회로로 구현될 수 있으나, 이에 한정되지 않는다.
도 2를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 게이트 펄스(GATE)에 응답하여 데이터 신호(Vdata)를 구동 소자(DT)의 게이트 전극에 공급하는 스위치 소자(ST), 및 구동 소자(DT)의 게이트 전극과 소스 전극 사이에 연결된 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자(ST)는 n 채널 트랜지스터들로 구현될 수 있다.
픽셀 구동 전압(EVDD)이 구동 소자(DT)의 드레인 전극에 인가될 수 있다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 스위치 소자(DT)는 게이트 펄스(GATE)의 게이트 하이 전압(VGH)에 응답하여 턴-온되고, 게이트 로우 전압(VGL)에 따라 턴-오프된다. 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이의 순방향 전압이 문턱 전압 이상일 때 턴-온되어 발광한다. 발광 소자(EL)의 캐소드 전극에는 픽셀 구동 전압(EVDD) 보다 낮은 픽셀 기저 전압(EVSS)이 인가된다. 커패시터(Cst)는 구동 소자(DT)의 게이트 전극과 소스 전극 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 유지한다.
발광 소자(EL)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)에서 가시광이 방출된다. 발광 소자로 이용되는 OLED는 복수의 발광층들이 적층된 텐덤(Tandem) 구조일 수 있다. 텐덤 구조의 OLED는 픽셀의 휘도와 수명을 향상시킬 수 있다.
표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자(DT)의 전기적 특성에서 차이가 있을 수 있다. 이러한 구동 소자(DT)의 전기적 특성 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 서브 픽셀들 각각의 픽셀 회로에 내부 보상 회로가 포함되거나 외부 보상 회로가 연결될 수 있다.
표시패널(100) 상에 터치 센서들이 배치되어 터치 스크린(touch screen)이 구현될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
도 1에서, 표시패널 구동회로는 타이밍 콘트롤러(130)의 제어 하에 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다. 표시패널 구동회로는 데이터 구동부(110)와, 게이트 구동부(120)를 포함한다. 표시장치는 데이터 구동부(110) 및 게이트 구동부(120)의 동작 타이밍을 제어하고 데이터 구동부(110)에 입력 영상의 픽셀 데이터를 전송하는 타이밍 콘트롤러(130)와, 타이밍 콘트롤러(130)와 게이트 구동부(120) 사이에 연결된 레벨 시프터(140, 141, 142), 전원부(400) 등을 더 포함한다.
데이터 구동부(110)는 매 프레임 마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 아날로그 감마 보상 전압으로 변환하여 데이터 신호(Vdata1~Vdata3)를 출력한다. 도 1에서 원안에 표시된 바와 같이, 데이터 구동부(110)로부터 출력된 데이터 신호(Vdata1~ Vdata3)는 대응하는 데이터 라인들(DL1~DL3)에 공급된다. 데이터 구동부(110)는 디지털 신호로 입력된 픽셀 데이터를 아날로그 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 신호(Vdata1~Vdata3)를 출력한다. 데이터 구동부(110)는 도 3a 내지 도 3c에 도시된 소스 드라이브 IC(110a)에 집적될 수 있다. 소스 드라이브 IC(110a)는 유연한 필름(110b) 상에 실장되어 COF(Chip on film) 본딩 공정에서 소스 PCB(152, 153)와 표시패널(100) 사이에 연결될 수 있다. 소스 드라이브 IC(110a) 각각에는 터치 센서들을 구동하기 위한 터치센서 구동부가 내장될 수 있다.
표시패널 구동회로는 데이터 구동부(110)와 데이터 라인들(DL) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.
디멀티플렉서 어레이(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(DL)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 신호를 데이터 라인들(DL)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서 어레이(112)는 생략 가능하다.
게이트 구동부(120)는 표시패널(100)에서 영상이 표시되지 않는 베젤 영역(BZ)에 형성되거나, 적어도 일부가 픽셀 어레이(AA)에 배치될 수 있다. 게이트 구동부(120)는 레벨 시프터(140, 141, 142)로부터 수신된 시프트 클럭에 응답하여 게이트 펄스(GATE1, GATE2, GATE3)를 출력한다. 게이트 펄스(GATE1, GATE2, GATE3)는 게이트 라인들(GL1, GL2, GL3)에 순차적으로 공급된다.
게이트 라인들(GL1~GL3)에 인가되는 게이트 펄스(GATE1~GATE3)는 서브 픽셀들(101)의 스위치 소자(ST)를 턴-온(turn-on)시켜 데이터 신호(Vdata1~Vdata3)의 전압이 충전되는 픽셀들을 선택한다. 서브 픽셀(101)의 스위치 소자(ST)는 대응하는 게이트 펄스(GATE1~GATE3)의 게이트 하이 전압(VGH)에 응답하여 턴-온되고, 게이트 로우 전압(VGL)에 따라 턴-오프될 수 있다. 게이트 펄스(GATE1~GATE3)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 펄스를 시프트한다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 콘트롤러(130)에 수신되는 입력 영상의 픽셀 데이터는 디지털 신호이다. 타이밍 콘트롤러(130)는 픽셀 데이터를 데이터 구동부(110)로 전송한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.
타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호, 디멀티플렉서 어레이(112)의 스위치 소자들을 제어하기 위한 MUX 제어신호 등을 발생할 수 있다. 타이밍 콘트롤러(130)로부터 출력되는 제어신호는 디지털 신호 전압 레벨의 클럭을 포함할 수 있다.
호스트 시스템(200)은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 차량 시스템, 모바일 시스템, 웨어러블 시스템 중 어느 하나의 메인 보드를 포함할 수 있다. 호스트 시스템의 프로세서는 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(130)에 전송할 수 있다. 호스트 시스템의 프로세서는 터치센서 구동부로부터 입력되는 터치 데이터에 응답하여 터치 입력에 대응하는 어플리케이션 프로그램(Application program)을 실행할 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(140, 141, 142) 등은 하나의 드라이브 IC(미도시)에 집적될 수 있다.
레벨 시프터(140~142)로부터 출력되는 시프트 클럭은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하고 클럭 라인들(CL1~CLn)을 통해 게이트 구동부(120)에 공급된다. 레벨 시프터(140~142)로부터 출력되는 클럭은 디멀티플렉서 어레이(112), 게이트 구동부(120), 데이터 구동부(110), 터치 센서 구동부 중 적어도 하나에 인가될 수 있다.
전원부(400)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동회로의 구동에 필요한 전압을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck converter), 부스트 변환기(Boost converter), 벅-부스트 변환기(Buck-Boost converter) 등을 포함할 수 있다. 전원부(400)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 하이 전압(VGH), 게이트 로우 전압(VGL), 정극성 전원 전압(AVDD), 픽셀들의 공통 전압 등의 직류 전압을 발생할 수 있다. 게이트 하이 전압(VGH)은 게이트 로우 전압(VGL) 보다 높은 전압이다. 정극성 전원 전압(AVDD)은 게이트 하이 전압(VGH) 보다 낮고 게이트 로우 전압(VGL) 보다 높은 전압이다. 이하에서, "게이트 하이 전압"을 제1 게이트 전압으로, "게이트 로우 전압"을 제2 게이트 전압으로, "정극성 전원 전압(AVDD)"을 제3 게이트 전압으로 각각 칭하기로 한다. 제3 게이트 전압(AVDD)은 제1 게이트 전압(VGH)과 제2 게이트 전압(VGL) 간의 1/2 전압에 한정되지 않고, 제1 게이트 전압(VGH) 보다 낮고 제2 게이트 전압(VGL) 보다 낮은 전압이라는 것에 주의하여야 한다. 예를 들어, VGH=25[V], VGL=-15[V], AVDD=12[V]로 설정될 수 있으나 이에 한정되지 않는다. 제1 게이트 전압(VGH), 제2 게이트 전압(VGL), 및 제3 게이트 전압(AVDD)은 레벨 시프터(140, 141, 142)에 공급된다.
감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 감마 기준 전압(VGMA)은 데이터 구동부(110)의 분압 회로를 통해 계조별로 분압되어 데이터 구동부(110)의 DAC에 공급된다. 전원부(400)는 픽셀들에 공통으로 인가되는 정전압 예를 들어, 픽셀 구동 전압(EVDD)과 픽셀 기저 전압(EVSS)을 발생할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 표시장치에서 레벨 시프터의 다양한 실시예들을 보여 주는 도면들이다.
도 3a 내지 도 3c를 참조하면, 콘트롤 보드(150)는 가요성 회로 기판 예를 들어, FFC(Flexible Flat Cable), FPCB(Flexible Printed Circuit Board) 등과 같은 연성 회로 보드(151)와 커넥터(151a, 151b)를 통해 제1 및 제2 소스 PCB들(152, 153)에 연결될 수 있다. 소스 드라이브 IC들(110a)은 소스 PCB들(152, 153)과 표시패널(100) 사이에 연결된다.
타이밍 콘트롤러(130)와 레벨 시프터(140)는 도 3a에 도시된 바와 같이 콘트롤 보드(150) 상에 실장될 수 있다. 이 경우, 레벨 시프터(140)의 입력 단자들은 콘트롤 보드(150) 상에 형성된 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터(140)의 출력 단자들은 연성 회로 보드(151), 소스 PCB(152), COF(Chip on film)(110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.
레벨 시프터(141, 142)는 도 3b에 도시된 바와 같이 소스 PCB들(152, 153) 각각에 실장될 수 있다. 제1 소스 PCB(152)에 제1 레벨 시프터(141)가 실장되고, 제2 소스 PCB(153)에 제2 레벨 시프터(142)가 실장될 수 있다. 레벨 시프터들(141, 142)의 입력 단자들은 콘트롤 보드(150), 연성 회로 보드(151) 및 소스 PCB(152, 153)를 연결하는 배선들을 통해 타이밍 콘트롤러(130)에 연결된다. 레벨 시프터들(141, 142)의 출력 단자들은 소스 PCB(152, 153), COF(110b) 및 표시패널(100) 상의 게이트 구동부(120)를 연결하는 배선들을 통해 게이트 구동부(120)에 연결될 수 있다.
레벨 시프터(141, 142)는 도 3c에 도시된 바와 같이 소스 드라이브 IC(110a)에 연결될 수 있다. 타이밍 콘트롤러(130)는 입력 영상의 픽셀 데이터를 포함한 비디오 데이터 패킷과, 다양한 제어 정보를 포함한 콘트롤 패킷을 소스 드라이브 IC(110a)에 전송할 수 있다. 타이밍 콘트롤러(130)는 게이트 타이밍 제어 정보를 콘트롤 패킷에 인코딩하여 소스 드라이브 IC(110a)에 전송하고, 소스 드라이브 IC(110a)는 게이트 타이밍 제어 정보로부터 게이트 타이밍 제어신호를 발생하고, 이를 레벨 시프터(141, 142)에 제공할 수 있다.
도 4는 레벨 시프터(140, 141, 142)의 구성을 보여 주는 블록도이다. 도 5는 레벨 시프터(140, 141, 142)의 입출력 신호를 보여 주는 파형도이다.
도 4를 참조하면, 레벨 시프터(140, 141, 142)는 제어부(300)와, 복수의 클럭 출력부들(311~31N)를 포함한다.
레벨 시프터(140, 141, 142)가 N(N은 2 이상의 양의 정수) 개의 채널들을 포함하는 경우, N 개의 클럭 출력부들(311~31N)로부터 시프트 클럭(GCLK1~GCLKN)이 순차적으로 출력된다. 제1 내지 제N 시프트 클럭(GCLK1~GCLKN)은 위상이 순차적으로 시프트되고, 펄스 구간이 서로 중첩될 수 있다. 예를 들어, 도 5에 도시된 바와 같이 제1 시프트 클럭(GCLK1), 제2 시프트 클럭(GCLK2) 및 제3 시프트 클럭(GLCK2)이 순차적으로 출력될 때, 제2 시프트 클럭(GCLK2)은 제1 시프트 클럭(GCLK1)의 펄스 일부 구간과 중첩되고, 제3 시프트 클럭(GCLK3)의 펄스 일부 구간과 중첩된다. 시프트 클럭들(GCLK1~GCLKN)은 제2 게이트 전압(VGL)과 제1 게이트 전압(VGH) 사이에서 스윙한다. 시프트 클럭들(GCLK1~GCLKN)의 라이징 에지(Rising edge)에서, 시프트 클럭들(GCLK1~GCLKN)의 전압은 제2 게이트 전압(VGL)으로부터 제3 게이트 전압(AVDD)까지 제1 슬루율(Slew rate)로 높아진 후에 제1 게이트 전압(VGH)까지 제2 슬루율로 높아진다. 시프트 클럭들(GCLK1~GCLKN)의 폴링 에지(Falling edge)에서, 시프트 클럭들(GCLK1~GCLKN)의 전압은 제1 게이트 전압(VGH)으로부터 제3 게이트 전압(AVDD)까지 제3 슬루율로 낮아진 후에 제3 게이트 전압(AVDD)으로부터 제2 게이트 전압(VGL)까지 제4 슬루율로 낮아진다.
슬루율은 단위 시간당 전압 변화량이다. 슬루율이 클 때 전압이 목표 전압까지 빠르게 도달하는 반면, 슬루율이 늦을 때 전압이 목표 전압까지 천천히 도달한다. 제어부(300)는 제2 슬루율과 제4 슬루율을 낮추어 레벨 시프터(140, 141, 142)에서 발생되는 EMI를 줄일 수 있다.
제어부(300)는 타이밍 콘트롤러(130)로부터 제1 및 제2 입력 클럭들(ONCLK, OFFCLK)을 수신한다. 제1 및 제2 입력 클럭들(ONCLK, OFFCLK)은 주파수가 서로 동일하고 위상차가 있다. 제2 입력 클럭(OFFCLK)은 제1 입력 클럭(ONCLK)에 비하여 위상이 180도 늦을 수 있으나 이에 한정되지 않는다. 제1 입력 클럭(ONCLK)은 시프트 클럭(GCLK1~GCLKN)의 라이징 타이밍을 정의한다. 제2 입력 클럭(OFFCLK)은 시프트 클럭(GCLK1~GCLKN)의 폴링 타이밍을 정의한다.
제어부(300)는 제1 및 제2 입력 클럭들(ONCLK, OFFCLK)과 동기되는 제1 및 제2 제어신호들(SWH, SWL)을 출력한다. 제어부(300)는 제1 및 제2 입력 클럭들(ONCLK, OFFCLK)을 합하여 체배된 주파수를 갖는 제3 제어신호(SWG)를 출력한다. 채널별로 분리된 제1 내지 제3 제어신호(SWH, SWL, SWG)는 채널 단위로 위상이 시프트된다. 제1 내지 제3 제어신호(SWH, SWL, SWG)는 채널별로 분리되어 클럭 출력부들(311~31N)에 입력된다.
제어부(300)는 게이트 구동부(120)로 출력되는 시프트 클럭(GCLK1~GCLKN)의 EMI를 줄이기 위하여 제3 제어신호(SWG)의 펄스 일부를 제1 및 제2 제어신호들(SWH, SWL)의 펄스와 중첩시킨다. 제1 및 제2 제어신호들(SWH, SWL)과 중첩되는 제3 제어신호(SWG)의 펄스 구간(또는 펄스폭) 일부는 제3 제어신호(SWG)의 펄스에서 폴링 에지를 포함할 수 있다. 제3 제어신호(SWG)의 펄스에서 라이징 에지는 제1 및 제2 제어신호(SWH, SWL)와 중첩되지 않을 수 있다.
클럭 출력부들(311~31N)은 채널별로 분리된 제1 내지 제3 제어신호들(SWH, SWL, SWG)을 입력 받는다. 예를 들어, 제1 클럭 출력부(311)는 제1 채널의 제어신호들(SWH1, SWL1, SWG1)을 입력 받는다. 제2 클럭 출력부(312)는 제1 채널의 제어신호들(SWH1, SWL1, SWG1) 보다 위상이 늦은 제2 채널의 제어신호들(SWH2, SWL2, SWG2)을 입력 받는다. 제N 클럭 출력부(31N)는 제N-1 채널의 제어신호들 보다 위상이 늦은 제N 채널의 제어신호들(SWHN, SWLN, SWGN)을 입력 받는다.
클럭 출력부들(311~31N) 각각은 제1 제어신호(SWH)의 펄스 구간 동안 제1 게이트 전압(VGH)을 출력하고, 제2 제어신호(SWL)의 펄스 구간 동안 제2 게이트 전압(VGL)을 출력한다. 클럭 출력부들(311~31N) 각각은 제1 제어신호(SWH)의 펄스와 제3 제어신호(SWG)의 펄스가 중첩되는 구간의 시간만큼 시프트 클럭들(GCLK1~GCLKN)의 슬루율을 낮추어 EMI를 줄일 수 있다. 클럭 출력부들(311~31N) 각각은 제2 제어신호(SWL)의 펄스와 제3 제어신호(SWG)의 펄스가 중첩되는 구간에서 시프트 클럭들(GCLK1~GCLKN)의 슬루율을 낮추어 EMI를 줄일 수 있다. 펄스간 중첩 구간 만큼 목표 전압에 도달하기까지의 시간이 길어져 슬루율이 낮아질 수 있다.
도 6은 게이트 구동부(120)의 시프트 레지스터를 개략적으로 보여 주는 회로도이다.
도 6을 참조하면, 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 신호 전달부들(ST1~ST4)을 포함한다. 신호 전달부들(ST1~ST4)은 외부로부터 수신된 스타트 펄스(VST) 또는 이전 신호 전달부로부터의 캐리 신호(CAR)를 입력 받고, 시프트 클럭(GCLK1~GLKN)을 입력 받는다. 스타트 펄스(VST)는 제1 신호 전달부(ST1)에 입력되는 제1 시프트 클럭(GCLK1)의 첫 번째 펄스 또는 시프트 클럭들(GCLK1~GCLKN)과는 독립적으로 생성될 수 있다.
신호 전달부들(ST1~ST4) 각각의 구동부(60)는 제1 제어 노드(Q)와 제2 제어 노드(QB)를 충방전한다. 신호 전달부들(ST1~ST4) 각각의 출력 버퍼는 풀업 트랜지스터(Tu)와 풀다운 트랜지스터(Td)를 포함한다. 풀업 트랜지스터(Tu)는 제1 제어 노드(Q)가 충전된 상태에서 시프트 클럭(GCLK1~GCLKN)이 입력될 때 턴-온되어 출력 노드를 제1 게이트 전압(VGH)으로 충전하여 게이트 신호(GATE1~GATE4)의 전압을 높인다. 풀다운 트랜지스터(Td)는 제2 제어 노드(QB)가 충전될 때 턴-온되어 출력 노드를 제2 게이트 전압(VGL)까지 방전시켜 게이트 신호(GATE1~GATE4)의 전압을 낮춘다. 따라서, 게이트 구동부(120)의 시프트 레지스터는 시프트 클럭(GCLK1~GCLKN)에 응답하여 게이트 신호(GATE1~GATE4)의 펄스를 순차적으로 시프트하면서 게이트 라인들로 출력한다.
도 7은 레벨 시프터(140, 141, 142)의 클럭 출력부를 상세히 보여 주는 회로도이다.
도 7을 참조하면, 클럭 출력부(310)는 제1 전원 입력단자(n1)와 출력단자(n3) 사이에 연결된 제1 트랜지스터(M1), 제2 전원 입력단자(n2)와 출력단자(n3) 사이에 연결된 제2 트랜지스터(M2), 및 제3 전원 입력단자(n4)와 출력단자(n3) 사이에 연결된 제3 트랜지스터(M3)를 포함한다. 제1 게이트 전압(VGH)은 제1 전원 입력단자(n1)에 공급된다. 제2 게이트 전압(VGL)은 제2 전원 입력단자(n2)에 공급된다. 제3 게이트 전압(AVDD)은 제3 전원 입력단자(n4)에 공급된다.
클럭 출력부(310)로부터 출력된 시프트 클럭(GCLK)은 출력단자(n3)를 통해 게이트 구동부(120)에 공급된다. 클럭 출력부(310)와 게이트 구동부(120) 사이의 클럭 라인에 로 패스 필터(Low Pass Filter, LPF)가 연결될 수 있으나, 이에 한정되지 않는다. 로 패스 필터(LPF)는 클럭 라인에 직렬로 연결된 저항(R)과, 클럭 라인과 기저 전압원(GND) 사이에 연결된 커패시터(C)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 제어신호(SWH)의 온 구간 전압에 응답하여 턴-온되어 제1 전원 입력단자(n1)를 출력단자(n3)에 전기적으로 연결하고, 제1 제어신호(SWH)의 오프 구간 전압에 응답하여 턴-오프된다. 제1 트랜지스터(M1)가 턴-온될 때 제1 게이트 전압(VGH)이 출력단자(n3)에 공급된다. 제1 트랜지스터(M1)는 제1 전원 입력단자(n1)에 연결된 제1 전극, 제1 제어신호(SWH)가 인가되는 게이트 전극, 및 출력단자(n3)에 연결된 제2 전극을 포함한다.
제2 트랜지스터(M2)는 제2 제어신호(SWL)의 온 구간 전압에 응답하여 턴-온되어 제2 전원 입력단자(n2)를 출력단자(n3)에 전기적으로 연결하고, 제2 제어신호(SWL)의 오프 구간 전압에 응답하여 턴-오프된다. 제2 트랜지스터(M2)가 턴-온될 때 제2 게이트 전압(VGL)이 출력단자(n3)에 공급된다. 제2 트랜지스터(M2)는 제2 전원 입력단자(n2)에 연결된 제1 전극, 제2 제어신호(SWL)가 인가되는 게이트 전극, 및 출력단자(n3)에 연결된 제2 전극을 포함한다.
제3 트랜지스터(M3)는 제3 제어신호(SWG)의 온 구간 전압에 응답하여 턴-온되어 제3 전원 입력단자(n4)를 출력단자(n3)에 전기적으로 연결하고, 제3 제어신호(SWG)의 오프 구간 전압에 응답하여 턴-오프된다. 제3 트랜지스터(M3)가 턴-온될 때 제3 게이트 전압(AVDD)이 출력단자(n3)에 공급된다. 제3 트랜지스터(M3)는 제3 전원 입력단자(n4)에 연결된 제1 전극, 제3 제어신호(SWG)가 인가되는 게이트 전극, 및 출력단자(n3)에 연결된 제2 전극을 포함한다.
제1 및 제3 트랜지스터들(M1, M3)은 N 채널 MOSFET(NMOS)로 구현되고, 제2 트랜지스터(M2)는 P 채널 MOSFET(PMOS)로 구현될 있다. 이 경우, 도 8에서, 제2 제어신호(SWL)는 위상이 반전된 신호로 제2 트랜지스터(M2)의 게이트 전극에 인가될 수 있다. 도 8에서, 제어신호들(SWH, SWL, SWG)의 온 구간(ON) 동안 대응하는 트랜지스터(M1, M2, M3)가 턴-온된다.
도 8은 본 발명의 일 실시예에 따른 레벨 시프터의 구동 방법을 보여 주는 파형도이다.
도 8을 참조하면, 제3 제어신호(SWG)의 펄스 구간들(ON1, ON2) 각각은 제1 및 제2 입력 클럭들(ONCLK, OFFCLK) 각각의 펄스 구간 보다 크다.
제3 제어신호(SWG)의 제1 온 구간(ON1)은 제1 비중첩 구간(T1)과 제1 중첩 구간(t01)을 포함한다. 제3 제어신호(SWG)의 제1 온 구간(ON1)은 제3 제어신호(SWG)의 기수 번째 펄스 구간일 수 있으나, 이에 한정되지 않는다.
제1 비중첩 구간(T1)은 제1 및 제2 제어신호들(SWH, SWL)의 온 구간(ON)과 중첩되지 않는다. 제1 중첩 구간(t01)은 제1 제어신호(SWH)의 온 구간(ON) 중에서 라이징 에지를 포함한 일부 구간과 중첩된다. 제1 중첩 구간(t01)은 입력 클럭들(ONCLK, OFFCLK)과 중첩되지 않는다. 제1 중첩 구간(t01) 동안, 제3 게이트 전압(AVDD)이 인가되는 전원 배선과 풀업 저항(Ra)에 전류(Ira)가 흐르고, 입력 클럭들(ONCLK, OFFCLK)의 펄스가 레벨 시프터(140, 141, 142)에 입력되지 않는다.
제1 비중첩 구간(T1) 동안, 제3 트랜지스터(M3)가 온 상태인 반면, 제1 및 제2 트랜지스터들(M1, M2)은 오프 상태이다. 제1 비중첩 구간(T1) 동안 시프트 클럭(GCLK)의 전압은 제2 게이트 전압(VGL)으로부터 제3 게이트 전압(AVDD)까지 제1 슬루율로 높아진다.
제1 중첩 구간(t01) 동안, 제1 및 제3 트랜지스터들(M1, M3)이 온 상태인 반면, 제2 트랜지스터(M2)는 오프 상태이다. 제1 중첩 구간(t01) 동안 제1 전원 입력단자(n1)로부터 출력단자(n3)로 전류가 흐름과 동시에, 제3 전원 입력단자(n4)를 통해 제3 게이트 전압(ADD)이 인가되는 배선에 연결된 풀업 저항(Ra)에 전류(Ira)가 흐른다. 이 때, 입력 클럭들(ONCLK, OFFCLK)의 펄스가 레벨 시프터(140, 141, 142)에 입력되지 않는다. 제1 중첩 구간(t01) 동안, 시프트 클럭(GCLK)의 전압은 제3 게이트 전압(AVDD)으로부터 제1 게이트 전압(VGH)까지 제2 슬루율로 높아진다. 제2 슬루율은 제1 슬루율 보다 높을 수 있으나, 이에 한정되지 않는다. 제2 슬루율은 제1 중첩 구간(t01)에 따라 제어될 수 있다. 제1 중첩 구간(t01)의 시간 만큼 제2 슬루율이 낮아지기 때문에 시프트 클럭(GCLK)의 전압이 제1 게이트 전압(VGH)으로 높아질 때 발생하는 EMI가 감소될 수 있다.
제3 제어신호(SWG)의 제2 온 구간(ON2)은 제2 비중첩 구간(T2)과 제2 중첩 구간(t02)을 포함한다. 제3 제어신호(SWG)의 제2 온 구간(ON2)은 제3 제어신호(SWG)의 우수 번째 펄스 구간일 수 있으나, 이에 한정되지 않는다.
제2 비중첩 구간(T2)은 제1 및 제2 제어신호들(SWH, SWL)의 온 구간(ON)과 중첩되지 않는다. 제2 중첩 구간(t02)은 제2 제어신호(SWL)의 온 구간(ON) 중에서 라이징 에지를 포함한 일부 구간과 중첩된다. 제2 중첩 구간(t02)은 입력 클럭들(ONCLK, OFFCLK)과 중첩되지 않는다. 제2 중첩 구간(t02) 동안, 제3 게이트 전압(AVDD)이 인가되는 전원 배선과 풀업 저항(Ra)에 전류(Ira)가 흐르고, 입력 클럭들(ONCLK, OFFCLK)의 펄스가 레벨 시프터(140, 141, 142)에 입력되지 않는다.
제2 비중첩 구간(T2) 동안, 제3 트랜지스터(M3)가 온 상태인 반면, 제1 및 제2 트랜지스터들(M1, M2)은 오프 상태이다. 제2 비중첩 구간(T2) 동안 시프트 클럭(GCLK)의 전압은 제1 게이트 전압(VGH)으로부터 제3 게이트 전압(AVDD)까지 제3 슬루율로 낮아진다.
제2 중첩 구간(t02) 동안, 제2 및 제3 트랜지스터들(M2, M3)이 온 상태인 반면, 제1 트랜지스터(M1)는 오프 상태이다. 제2 중첩 구간(t02) 동안 출력단자(n3)로부터 제2 전원 입력단자(n2)로 전류가 흐름과 동시에, 제3 전원 입력단자(n4)를 통해 제3 게이트 전압(ADD)이 인가되는 배선에 연결된 풀업 저항(Ra)에 전류(Ira)가 흐른다. 이 때, 입력 클럭들(ONCLK, OFFCLK)의 펄스가 레벨 시프터(140, 141, 142)에 입력되지 않는다. 제2 중첩 구간(t02) 동안, 시프트 클럭(GCLK)의 전압은 제3 게이트 전압(AVDD)으로부터 제2 게이트 전압(VGL)까지 제4 슬루율로 낮아진다. 제4 슬루율은 제3 슬루율 보다 높을 수 있으나, 이에 한정되지 않는다. 제4 슬루율은 제2 중첩 구간(t02)에 따라 제어될 수 있다. 제2 중첩 구간(t02)의 시간만큼 제4 슬루율이 낮아지기 때문에 시프트 클럭(GCLK)의 전압이 제2 게이트 전압(VGL)으로 낮아질 때 발생되는 EMI가 감소될 수 있다.
제1 제어신호(SWH)의 온 구간(ON)은 제1 중첩 구간(t01)과 제3 비중첩 구간(T3)을 포함한다. 제1 중첩 구간(t01) 동안, 제1 및 제3 트랜지스터들(M1, M2)이 동시에 온 상태이다. 제3 비중첩 구간(T3)은 제2 및 제3 제어신호들(SWL, SWG)의 온 구간(ON, ON1, ON2)과 중첩되지 않는다. 제3 비중첩 구간(T3) 동안, 제1 트랜지스터(M1)가 온 상태인 반면, 제2 및 제3 트랜지스터들(M2, M3)은 오프 상태이다. 따라서, 제3 비중첩 구간(T3) 동안 시프트 클럭(GCLK)의 전압은 제1 게이트 전압(VGH)을 유지한다.
제2 제어신호(SWL)의 온 구간(ON)은 제2 중첩 구간(t02)과 제4 비중첩 구간(T4)을 포함한다. 제2 중첩 구간(t02) 동안, 제2 및 제3 트랜지스터들(M2, M2)이 동시에 온 상태이다. 제4 비중첩 구간(T4)은 제1 및 제3 제어신호들(SWH, SWG)의 온 구간(ON, ON1, ON2)과 중첩되지 않는다. 제4 비중첩 구간(T4) 동안, 제2 트랜지스터(M2)가 온 상태인 반면, 제1 및 제3 트랜지스터들(M1, M3)은 오프 상태이다. 따라서, 제4 비중첩 구간(T4) 동안 시프트 클럭(GCLK)의 전압은 제2 게이트 전압(VGL)을 유지한다.
제1 제어신호(SWH)의 오프 구간은 제2 비중첩 구간(T2), 제2 중첩 구간(t02), 제4 비중첩 구간(T4), 및 제1 비중첩 구간(T1)과 중첩된다. 제2 제어신호(SWL)의 오프 구간은 제1 비중첩 구간(T1), 제1 중첩 구간(t01), 제3 비중첩 구간(T3), 및 제2 비중첩 구간(T2)과 중첩된다. 따라서, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 동시에 턴-온되지 않고 교대로 턴-온된다.
도 9는 도 8에 도시된 제3 제어신호를 생성하기 위한 클럭 발생회로를 보여 주는 회로도이다. 도 10은 도 9에 도시된 제3 제어신호 생성회로의 입출력 신호를 보여 주는 파형도이다.
도 9 및 도 10을 참조하면, 클럭 발생회로는 입력 회로(92), 클럭 변조회로(94), 및 출력 버퍼(96)를 포함한다.
입력 회로(92)는 제1 및 제2 입력 클럭들(ONCLK, OFFCLK)을 입력 받아 그 논리합을 출력하는 OR 게이트를 포함할 수 있다. 클럭 변조회로(94)는 입력 회로(92)의 출력 신호를 입력 받는다. 클럭 변조회로(94)는 입력 회로(92)로부터 입력된 클럭의 펄스폭을 중첩 구간(t01, t02) 만큼 더 길게 변조하여 출력한다. 출력 버퍼(96)는 클럭 변조회로(94)의 출력 신호를 입력 받아 제3 게이트 전압(AVDD)과 승압된 제3 게이트 전압(AVDD+5V) 사이에서 스윙하는 제3 제어신호(SWG)를 출력한다. 출력 버퍼(96)는 전압 추종기(Voltage follower)를 포함할 수 있다.
레벨 시프터(140, 141, 142)는 제3 게이트 전압(AVDD)을 승압하는 전원회로 예를 들어, 차지 펌프를 이용하여 승압된 제3 게이트 전압(AVDD+5V)을 발생할 수 있다. 승압된 제3 게이트 전압(AVDD+5V)은 제3 게이트 전압(AVDD) 보다 제5 트랜지스터(M4)의 문턱 전압 이상 더 높은 전압으로 설정된다. 제3 제어 신호(SWG)의 온 구간 전압은 승압된 제3 게이트 전압(AVDD+5V)일 수 있다.
도 11은 본 발명의 다른 실시예에 따른 레벨 시프터의 구동 방법을 보여 주는 파형도이다. 도 11에서, 도 8과 결부하여 전술한 실시예와 실질적으로 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고, 그에 대한 상세한 설명을 생략하기로 한다.
도 11을 참조하면, 제3 제어신호(SWG)의 제1 온 구간(ON1)은 제1 비중첩 구간(T1)과 제1 중첩 구간(t01)을 포함한다. 제1 중첩 구간(t01)은 제1 제어신호(SWH)의 온 구간(ON) 중에서 라이징 에지를 포함한 일부 구간과 중첩된다. 제1 중첩 구간(t01)은 입력 클럭들(ONCLK, OFFCLK)과 중첩되지 않는다. 제1 중첩 구간(t01) 동안, 제3 제어신호(SWG)의 전압은 점진적으로 낮아진다. 제1 중첩 구간(t01)의 일부는 시프트 클럭(GCLK)의 전압이 제1 게이트 전압(VGH)으로 유지되는 구간과 중첩될 수 있다.
제1 중첩 구간(t01) 동안, 제1 전원 입력단자(n1)로부터 출력단자(n3) 쪽으로 전류가 흐름과 동시에 제1 전원 입력단자(n1)로부터 제3 전원 입력단자(n4) 쪽으로 전류가 흐른다. 따라서, 제1 중첩 구간(t01) 동안 제3 게이트 전압(AVDD)가 인가되는 전원 배선과 풀업 저항(Ra)에 전류(Ira)가 흐른다. 이 때, 입력 클럭들(ONCLK, OFFCLK)의 펄스가 레벨 시프터(140, 141, 142)에 입력되지 않는다.
제3 제어신호(SWG)의 제2 온 구간(ON2)은 제2 비중첩 구간(T2)과 제2 중첩 구간(t02)을 포함한다. 제2 중첩 구간(t02)은 제2 제어신호(SWL)의 온 구간(ON) 중에서 라이징 에지를 포함한 일부 구간과 중첩된다. 제2 중첩 구간(t02)은 입력 클럭들(ONCLK, OFFCLK)과 중첩되지 않는다. 제2 중첩 구간(t02) 동안, 제3 제어신호(SWG)의 전압은 점진적으로 낮아진다. 제2 중첩 구간(t02)의 일부는 시프트 클럭(GCLK)의 전압이 제1 게이트 전압(VGH)으로 유지되는 구간과 중첩될 수 있다.
제2 중첩 구간(t02) 동안, 출력 단자(n3)로부터 제2 전원 입력단자(n2) 쪽으로 전류가 흐름과 동시에 제3 전원 입력 단자(n4)로부터 제2 전원 입력단자(n2) 쪽으로 전류가 흐른다. 따라서, 제2 중첩 구간(t02) 동안 제3 게이트 전압(AVDD)가 인가되는 전원 배선과 풀업 저항(Ra)에 전류(Ira)가 흐른다. 이 때, 입력 클럭들(ONCLK, OFFCLK)의 펄스가 레벨 시프터(140, 141, 142)에 입력되지 않는다.
도 12는 도 11에 도시된 제3 제어신호를 생성하기 위한 클럭 발생회로를 보여 주는 회로도이다. 도 13은 도 12에 도시된 제3 제어신호 생성회로의 입출력 신호를 보여 주는 파형도이다.
도 12 및 도 13을 참조하면, 클럭 발생회로는 입력 회로(92), 출력 버퍼(96), 에지 검출회로(97), 제1 및 제2 스위치 소자들(M01, M02), 및 지연 회로(98)를 포함한다.
입력 회로(92)는 제1 및 제2 입력 클럭들(ONCLK, OFFCLK)을 입력 받아 그 논리합을 출력하는 OR 게이트를 포함할 수 있다. 출력 버퍼(96)는 입력 회로(92)의 출력 신호를 입력 받아 제3 게이트 전압(AVDD)과 승압된 제3 게이트 전압(AVDD+5V) 사이에서 스윙하는 제3 제어신호(SWG)를 출력한다.
제1 스위치 소자(M01)는 출력 버퍼(96)의 출력 단자와 지연회로(98)의 출력단자 사이에 연결되어 에지 검출회로(97)의 제어 하에 온/오프될 수 있다. 제2 스위치 소자(M02)는 출력 버퍼(96)의 출력 단자와 지연회로(98)의 입력단자 사이에 연결되어 에지 검출회로(97)의 제어 하에 온/오프될 수 있다. 제1 및 제2 스위치 소자들(M01, M02) 각각은 트랜지스터들로 구현될 수 있다.
에지 검출회로(97)는 출력 버퍼(96)로부터 입력되는 제3 제어신호(SWG)의 펄스들에서 라이징 에지와 폴링 에지를 검출한다. 에지 검출회로(97)는 제3 제어신호(SWG)에서 라이징 에지가 검출될 때 제1 스위치 소자(M01)의 게이트 전극에 게이트 온 전압의 게이트 신호를 인가하여 제1 스위치 소자(M01)를 턴-온시킨다. 따라서, 제3 제어신호(SWG)에서 라이징 에지가 검출될 때 제3 제어신호(SWG)는 지연 없이 제3 스위치 소자(M3)의 게이트 전극에 인가된다.
에지 검출회로(97)는 제3 제어신호(SWG)에서 폴링 에지가 검출될 때 제2 스위치 소자(M02)의 게이트 전극에 게이트 온 전압의 반전된 게이트 신호를 인가하여 제2 스위치 소자(M02)를 턴-온시킨다. 따라서, 제3 제어신호(SWG)에서 폴링 에지가 검출될 때 제3 제어신호(SWG)는 지연 회로(98)를 통해 폴링 에지 전압이 지연되어 제3 스위치 소자(M3)의 게이트 전극에 인가된다.
지연 회로(98)는 제2 스위치 소자(M02)를 통해 입력되는 제3 제어신호(SWG)의 폴링 에지를 지연시킨다. 지연 회로(98)는 RC 지연회로로 구현될 수 있으나 이에 한정되지 않는다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
92: 입력 회로 94: 클럭 변조회로
96: 버퍼 97: 에지 검출회로
98: 지연회로 100 : 표시패널
110 : 데이터 구동부 120 : 게이트 구동부
130 : 타이밍 콘트롤러 140, 141, 142 : 레벨 시프터
200: 호스트 시스템 300: 제어부
310~31N: 클럭 출력부 400: 전원부
VGH: 제1 게이트 전압 VGL: 제2 게이트 전압
AVDD: 제3 게이트 전압 M1: 제1 트랜지스터
M2: 제2 트랜지스터 M3: 제3 트랜지스터
SWH: 제1 제어신호 SWL: 제2 제어신호
SWG: 제3 제어신호 T1: 제1 비중첩 구간
T2: 제2 비중첩 구간 T3: 제3 비중첩 구간
T4: 제4 비중첩 구간 t01: 제1 중첩 구간
t02: 제2 중첩 구간 ON, ON1, ON2: 제어 신호의 온 구간

Claims (14)

  1. 제1 게이트 전압이 인가되는 제1 전원 입력 단자;
    상기 제1 게이트 전압 보다 낮은 제2 게이트 전압이 인가되는 제2 전원 입력 단자;
    상기 제1 게이트 전압 보다 낮고 상기 제2 게이트 전압 보다 높은 제3 게이트 전압이 인가되는 제3 전원 입력 단자;
    시프트 클럭이 출력되는 출력 단자;
    제1 제어신호의 온 구간 전압에 응답하여 상기 제1 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제1 스위치 소자;
    제2 제어신호의 온 구간 전압에 응답하여 상기 제2 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제2 스위치 소자; 및
    제3 제어신호의 온 구간 전압에 응답하여 상기 제3 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제3 스위치 소자를 포함하고,
    상기 제3 제어신호의 제1 온 구간 일부가 상기 제1 제어신호의 온 구간 일부와 중첩되고,
    상기 제3 제어신호의 제2 온 구간 일부가 상기 제2 제어신호의 온 구간 일부와 중첩되는 레벨 시프터.
  2. 제 1 항에 있어서,
    상기 제3 제어신호의 제1 온 구간은,
    상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제1 비중첩 구간; 및
    상기 제1 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되는 제1 중첩 구간을 포함하고,
    상기 제3 제어신호의 제2 온 구간은,
    상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제2 비중첩 구간; 및
    상기 제2 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되는 제2 중첩 구간을 포함하는 레벨 시프터.
  3. 제 2 항에 있어서,
    상기 제1 중첩 구간 동안,
    상기 제1 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐름과 동시에 상기 제3 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐르고,
    상기 제2 중첩 구간 동안,
    상기 제2 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐름과 동시에 상기 제3 전원 입력 단자와 상기 제2 전원 입력 단자 사이에 전류가 흐르는 레벨 시프터.
  4. 제 2 항에 있어서,
    제1 입력 클럭과, 상기 제1 입력 클럭에 대하여 동일한 주파수와 위상차를 갖는 제2 입력 클럭을 입력 받아 상기 제1 제어 신호, 상기 제2 제어신호, 및 상기 제3 제어신호를 출력하는 제어부를 더 포함하는 레벨 시프터.
  5. 제 4 항에 있어서,
    상기 제1 중첩 구간과 상기 제2 중첩 구간 각각은 상기 제1 입력 클럭 및 상기 제2 입력 클럭과 중첩되지 않는 레벨 시프터.
  6. 제 4 항에 있어서,
    상기 제1 중첩 구간과 상기 제2 중첩 구간 동안, 상기 제3 게이트 전압이 인가되는 전원 배선에 전류가 흐르고, 상기 제1 입력 클럭과 상기 제2 입력 클럭의 펄스가 입력되지 않는 레벨 시프터.
  7. 제 2 항에 있어서,
    상기 제1 비중첩 구간과 상기 제2 비중첩 구간 각각은 상기 제1 제어 신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 레벨 시프터.
  8. 제 2 항에 있어서,
    상기 제1 제어신호의 온 구간은,
    상기 제1 중첩 구간; 및
    상기 제2 제어신호의 온 구간과, 제3 제어신호의 제1 및 제2 온 구간과 중첩되지 않는 제3 비중첩 구간을 포함하고,
    상기 제2 제어신호의 온 구간은,
    상기 제2 중첩 구간; 및
    상기 제2 제어신호의 온 구간과, 상기 제3 제어신호의 제1 및 제2 온 구간과 중첩되지 않는 제4 비중첩 구간을 포함하는 레벨 시프터.
  9. 복수의 데이터 라인들, 복수의 게이트 라인들, 및 복수의 픽셀들이 배치된 표시패널;
    상기 데이터 라인에 인가되는 데이터 신호를 출력하는 데이터 구동부;
    시프트 클럭을 입력 받아 게이트 펄스를 상기 게이트 라인에 공급하는 게이트 구동부; 및
    제1 입력 클럭, 상기 제1 입력 클럭에 대하여 동일한 주파수와 상이한 위상을 갖는 제2 입력 클럭, 제1 게이트 전압, 상기 제1 게이트 전압 보다 낮은 제2 게이트 전압, 및 상기 제1 게이트 전압과 상기 제2 게이트 전압 사이의 전압 레벨을 갖는 제3 게이트 전압을 입력 받아 상기 시프트 클럭을 출력하는 레벨 시프터를 포함하고,
    상기 레벨 시프터는,
    상기 제1 게이트 전압이 인가되는 제1 전원 입력 단자;
    상기 제2 게이트 전압이 인가되는 제2 전원 입력 단자;
    상기 제3 게이트 전압이 인가되는 제3 전원 입력 단자;
    상기 시프트 클럭이 출력되는 출력 단자;
    상기 제1 입력 클럭과 상기 제2 입력 클럭을 입력 받아 제1 제어 신호, 제2 제어신호, 및 제3 제어신호를 출력하는 제어부;
    상기 제1 제어신호의 온 구간 전압에 응답하여 상기 제1 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제1 스위치 소자;
    상기 제2 제어신호의 온 구간 전압에 응답하여 상기 제2 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제2 스위치 소자; 및
    상기 제3 제어신호의 온 구간 전압에 응답하여 상기 제3 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제3 스위치 소자를 포함하고,
    상기 제3 제어신호의 제1 온 구간 일부가 상기 제1 제어신호의 온 구간 일부와 중첩되고,
    상기 제3 제어신호의 제2 온 구간 일부가 상기 제2 제어신호의 온 구간 일부와 중첩되는 표시장치.
  10. 제 9 항에 있어서,
    상기 제3 제어신호의 제1 온 구간은,
    상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제1 비중첩 구간; 및
    상기 제1 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되는 제1 중첩 구간을 포함하고,
    상기 제3 제어신호의 제2 온 구간은,
    상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제2 비중첩 구간; 및
    상기 제2 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되는 제2 중첩 구간을 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 제1 중첩 구간 동안,
    상기 제1 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐름과 동시에 상기 제3 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐르고,
    상기 제2 중첩 구간 동안,
    상기 제2 전원 입력 단자와 상기 출력 단자 사이에 전류가 흐름과 동시에 상기 제3 전원 입력 단자와 상기 제2 전원 입력 단자 사이에 전류가 흐르는 표시장치.
  12. 복수의 데이터 라인들, 복수의 게이트 라인들, 및 복수의 픽셀들이 배치된 표시패널;
    상기 데이터 라인에 인가되는 데이터 신호를 출력하는 데이터 구동부;
    시프트 클럭을 입력 받아 게이트 펄스를 상기 게이트 라인에 공급하는 게이트 구동부;
    제1 게이트 전압, 상기 제1 게이트 전압 보다 낮은 제2 게이트 전압, 및 상기 제1 게이트 전압과 상기 제2 게이트 전압 사이의 전압 레벨을 갖는 제3 게이트 전압을 출력하는 전원부; 및
    제1 입력 클럭, 상기 제1 입력 클럭에 대하여 동일한 주파수와 상이한 위상을 갖는 제2 입력 클럭, 상기 제1 게이트 전압, 상기 제2 게이트 전압, 및 상기 제3 게이트 전압을 입력 받아 상기 시프트 클럭을 출력하는 레벨 시프터를 포함하고,
    상기 제1 입력 클럭의 펄스와 상기 제2 입력 클럭의 펄스가 없는 적어도 일부 시간 동안 상기 전원부와 상기 레벨 시프터 사이에 연결된 전원 배선들 중에서 상기 제3 게이트 전압이 인가되는 전원 배선에 전류가 흐르는 표시장치.
  13. 제 12 항에 있어서,
    상기 레벨 시프터는,
    상기 제1 게이트 전압이 인가되는 제1 전원 입력 단자;
    상기 제2 게이트 전압이 인가되는 제2 전원 입력 단자;
    상기 제3 게이트 전압이 인가되는 제3 전원 입력 단자;
    상기 시프트 클럭이 출력되는 출력 단자;
    상기 제1 입력 클럭과 상기 제2 입력 클럭을 입력 받아 상기 제1 제어 신호, 상기 제2 제어신호, 및 상기 제3 제어신호를 출력하는 제어부;
    상기 제1 제어신호의 온 구간 전압에 응답하여 상기 제1 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제1 스위치 소자;
    상기 제2 제어신호의 온 구간 전압에 응답하여 상기 제2 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제2 스위치 소자; 및
    상기 제3 제어신호의 온 구간 전압에 응답하여 상기 제3 전원 입력 단자를 상기 출력 단자에 전기적으로 연결하는 제3 스위치 소자를 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 제3 제어신호의 제1 온 구간은,
    상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제1 비중첩 구간; 및
    상기 제1 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되고, 상기 제1 입력 클럭 및 상기 제2 입력 클럭의 펄스와 중첩되지 않는 제1 중첩 구간을 포함하고,
    상기 제3 제어신호의 제2 온 구간은,
    상기 제1 제어신호의 온 구간 및 상기 제2 제어신호의 온 구간과 중첩되지 않는 제2 비중첩 구간; 및
    상기 제2 제어신호의 온 구간 중에서 펄스의 라이징 에지를 포함한 일부 구간과 중첩되고, 상기 제1 입력 클럭 및 상기 제2 입력 클럭의 펄스와 중첩되지 않는 제2 중첩 구간을 포함하는 표시장치.
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