KR102589448B1 - 인젝션 고정 위상 고정 루프 - Google Patents

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Abstract

본 기술에 의한 인젝션 고정 위상 고정 루프는 기준 클록 신호로부터 생성된 인젝션 신호에 따라 발진 신호를 출력하되 인젝션 신호가 인가되지 않은 경우의 발진 신호를 복제한 복제 신호를 함께 출력하는 인젝션 고정 발진기; 위상 에러 신호에 따라 위상 제어 신호를 출력하는 위상 제어부; 인젝션 신호가 인가되지 않은 경우 발진 신호와 복제 신호의 위상을 비교하여 위상 에러 신호를 출력하되 위상 제어 신호에 따라 발진 신호와 복제 신호의 위상차를 조절하는 에러 탐지부를 포함한다.

Description

인젝션 고정 위상 고정 루프{INJECTION LOCKED PHASE LOCKED LOOP}
본 발명은 인젝션 고정 위상 고정 루프(Injection-Locked Phase Locked Loop)에 관한 것으로서 보다 구체적으로는 기생 신호 저감 능력(spurious signal reduction capability)이 향상된 인젝션 고정 위상 고정 루프에 관한 것이다.
인젝션 고정 발진기(ILO: Injection Locked Oscillator)는 인젝션 신호가 인가될 때마다 클록 신호의 에지에서 지터가 제거되어 지터 누적으로 인한 문제가 적은 편이다.
그러나 인젝션 고정 발진기를 단독으로 사용하는 경우 기준 주파수에 의한 기생 신호(spurious signal, 이하에서는 스퍼로 표시함)가 발생하는 문제가 있다.
예를 들어 프로세스, 공급 전압, 온도(PVT: Process, Voltage, Temperature)의 변화 등의 원인에 의해 인젝션 고정 발진기의 자주 주파수(free-running frequency)가 변할 수 있다.
이때 인젝션 고정 발진기의 자주 주파수와 인젝션 신호를 통해 인가되는 기준 주파수의 차이가 발생하고 이로 인하여 스퍼 성분이 증가한다.
이를 해결하기 위하여 인젝션 고정 위상 고정 루프를 이용하여 자주 주파수가 기준 주파수의 정수배가 되도록 지속적으로 자주 주파수를 제어할 수 있다.
이를 통해 스퍼 성분을 일정한 수준으로 유지할 수는 있으나 스퍼 성분을 더욱 저감시키는데 한계가 있다.
US 8841948 B1 US 9455667 B2
본 기술은 스퍼 저감 능력을 더욱 향상시킨 인젝션 고정 위상 고정 루프를 제공한다.
본 발명의 일 실시예에 의한 인젝션 고정 위상 고정 루프는 기준 클록 신호로부터 생성된 인젝션 신호에 따라 발진 신호를 출력하되 인젝션 신호가 인가되지 않은 경우의 발진 신호를 복제한 복제 신호를 함께 출력하는 인젝션 고정 발진기; 위상 에러 신호에 따라 위상 제어 신호를 출력하는 위상 제어부; 인젝션 신호가 인가되지 않은 경우 발진 신호와 복제 신호의 위상을 비교하여 위상 에러 신호를 출력하되 위상 제어 신호에 따라 발진 신호와 복제 신호의 위상차를 조절하는 에러 탐지부를 포함한다.
본 기술에 의한 인젝션 고정 위상 고정 루프는 인젝션 고정 발진기의 자주 주파수가 기준 주파수의 정수배가 되도록 제어하는 과정에서 경로 미스 매치를 제거하여 스퍼 저감 능력을 현저히 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 인젝션 고정 위상 고정 루프의 블록도.
도 2는 도 1의 인젝션 고정 발진기의 회로도.
도 3은 도 2의 복제 유닛의 회로도.
도 4는 도 1의 에러 탐지부의 회로도.
도 5는 도 4의 가변 지연부의 회로도.
도 6은 도 5의 고정 지연부의 회로도.
도 7은 본 발명의 일 실시예에 의한 에러 탐지 동작을 나타낸 파형도.
도 8은 도 1의 주파수 제어부의 상세 블록도.
도 9는 도 2의 위상 제어부의 상세 블록도.
도 10은 본 발명의 효과를 나타내는 그래프.
이하에서는 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 인젝션 고정 위상 고정 루프의 블록도이다.
본 실시예에서 인젝션 고정 위상 고정 루프는 인젝션 고정 발진기(100), 에러 탐지부(200), 주파수 제어부(300), 위상 제어부(400), 인젝션 신호 발생부(500)를 포함한다.
본 실시예에서 인젝션 고정 위상 고정 루프는 분주부(600), 위상 비교기(700) 및 경로 선택부(800)를 더 포함할 수 있다.
인젝션 신호 발생부(500)는 기준 클록 신호(REF)의 상승 에지에 동기되는 펄스 형태의 인젝션 신호(INJ)를 출력한다.
본 실시예에서 인젝션 신호 발생부(500)는 기준 클록 신호(REF)를 반전 지연하는 반전 지연부(510)와 기준 클록 신호(REF)와 반전 지연부(510)의 출력을 AND 연산하는 AND 게이트(520)를 포함한다.
인젝션 고정 발진기(100)는 인젝션 신호(INJ)를 인가받아 발진 신호(OSC)를 출력한다.
발진 신호(OSC)는 초기의 위상 고정 동작에 의해 기준 클록 신호(REF)의 주파수의 정수배의 주파수를 가진다.
본 실시예에서 인젝션 고정 발진기(100)는 인젝션 신호(INJ)가 인가되지 않는 경우의 발진 신호(OSC)를 복제한 복제 신호(REP)를 더 출력한다.
분주부(600)는 발진 신호(OSC)를 분주비(N, N은 자연수)만큼 분주하여 출력한다.
이에 따라 분주부(600)에서 출력되는 신호의 주기는 발진 신호(OSC)의 주기의 N배가 된다.
위상 비교기(700)는 기준 클록 신호(REF)와 분주부(600)에서 출력된 신호의 위상을 비교하여 그 결과를 출력한다.
경로 선택부(800)는 초기의 위상 고정 동작이 완료되었는지에 따라 위상 비교기(700)의 출력 또는 에러 탐지부(200)에서 출력되는 주파수 에러 신호(ERRF)를 선택하여 주파수 제어부(300)에 제공한다.
초기화 완료 신호(INITDONE)는 초기의 위상 고정 동작이 완료되었는지 여부를 나타낸다.
초기화 완료 신호(INITDONE)가 비활성화된 경우 경로 선택부(800)는 위상 비교기(700)의 출력을 주파수 제어부(300)에 제공하여 인젝션 고정 발진기(100)의 주파수를 제어하는 위상 고정 동작을 수행한다.
이때 위상 고정 동작은 일반적인 위상 고정 루프에서의 위상 고정 동작으로 볼 수 있다.
이러한 초기화 동작에 의해 인젝션 고정 발진기(100)에서 출력되는 발진 신호(OSC)의 주파수는 기준 클록 신호(REF)의 N배로 고정된다.
위상 고정 동작이 종료되면 초기화 완료 신호(INITDONE)가 활성화된다.
초기화 완료 신호(INITDONE)가 활성화되면 본 발명의 일 실시예에 의한 인젝션 고정 위상 고정 루프는 위상 비교기(700) 대신에 에러 탐지부(200)와 주파수 제어부(300)를 이용하여 인젝션 고정 발진기(100)의 주파수를 제어한다.
또한 본 발명의 일 실시예에 의한 인젝션 고정 위상 고정 루프는 에러 탐지부(200)와 위상 제어부(400)를 이용하여 에러 탐지부(200)까지의 경로 미스 매치를 제거한다.
본 실시예에서 에러 탐지부(200)는 인젝션 신호(INJ)가 인젝션 고정 발진기(100)에 인가된 시점에서 발진 신호(OSC)와 복제 신호(REP)의 위상을 비교한 결과를 이용하여 주파수 에러 신호(ERRF)를 생성하고, 인젝션 신호(INJ)가 인가되지 않는 시점에서 발진 신호(OSC)와 복제 신호(REP)의 위상을 비교한 결과를 이용하여 위상 에러 신호(ERRP)를 생성한다.
주파수 제어부(300)는 주파수 에러 신호(ERRF)를 필터링하여 주파수 제어 신호(FCW)를 생성한다.
주파수 제어 신호(FCW)는 인젝션 고정 발진기(100)에 제공되어 발진 신호(OSC)의 주파수를 제어한다.
위상 제어부(400)는 위상 에러 신호(ERRP)를 필터링하여 위상 제어 신호(PCW)를 생성한다.
위상 제어 신호(PCW)는 에러 탐지부(200) 내에서 발진 신호(OSC)와 복제 신호(REP)의 전달 경로에 존재하는 미스 매치를 제어한다.
도 2는 도 1의 인젝션 고정 발진기(100)의 회로도이다.
본 실시예에서 인젝션 고정 발진기(100)는 제 1 발진 유닛(111), 제 2 발진 유닛(112), 제 3 발진 유닛(113), 제 4 발진 유닛(114)이 고리 형태로 연결된다.
제 1 내지 제 4 발진 유닛(111 - 114)은 실질적으로 동일한 구성을 가진다.
제 1 내지 제 4 발진 유닛은 각각 차동 입력(I+, I-)과 차동 출력(O+, O-)을 가진다.
제 1 내지 제 4 발진 유닛까지 순서대로 전단의 제 1 출력단(O+)은 후단의 제 2 입력단(I-)에 연결되고 전단의 제 2 출력단(O-)은 후단의 제 1 입력단(I+)에 연결된다.
제 4 발진 유닛(114)의 제 1 출력단(O+)은 제 1 발진 유닛(111)의 제 1 입력단(I+)에 연결되고, 제 4 발진 유닛(114)의 제 2 출력단(O-)은 제 1 발진 유닛(111)의 제 2 입력단(I-)에 연결된다.
인젝션 고정 발진기(100)는 인젝션 신호(INJ)를 인가하는 인젝션 신호 입력부(120)를 포함한다.
본 실시예에서 인젝션 신호 입력부(120)는 제 2 발진 유닛(112)의 출력단에 소스와 드레인이 연결된 NMOS 트랜지스터를 포함하며 NMOS 트랜지스터의 게이트에는 인젝션 신호(INJ)가 인가된다.
본 실시예에서 발진 신호(OSC)는 제 2 발진 유닛(112)의 제 1 출력단(O+)에서 출력된다.
인젝션 고정 발진기(100)는 인젝션 신호가 인가되지 않는 경우의 발진 신호(OSC)를 복제하는 복제 신호(REP)를 출력하는 복제 유닛(130)을 포함한다.
본 실시예에서 복제 유닛(130)은 제 2 발진 유닛(112)과 실질적으로 동일한 구성을 가지며 이와 병렬로 제 1 발진 유닛(111)의 출력을 인가받는다.
즉 제 1 발진 유닛(111)의 제 1 출력단(O+)은 복제 유닛(130)의 제 2 입력단(I-)에 연결되고, 제 1 발진 유닛(111)의 제 2 출력단(O-)은 복제 유닛(130)의 제 1 입력단(I+)에 연결된다.
본 실시예에서 복제 신호(REP)는 복제 유닛(130)의 제 1 출력단(O+)에서 출력된다.
이에 따라 복제 신호(REP)는 인젝션 신호(INJ)가 비활성화된 경우의 발진 신호(OSC)를 복제한다.
도 3은 도 2의 복제 유닛(130)의 회로도이다.
제 1 내지 제 4 발진 유닛(111 - 114)은 복제 유닛(130)과 실질적으로 동일한 회로를 가진다.
복제 유닛(130)은 제 1 내지 제 4 인버터(131 - 134)를 포함한다.
제 1 인버터(131)의 입력단은 제 1 입력단(I+)에 연결되고 그 출력단은 제 2 출력단(O-)에 연결된다.
제 4 인버터(134)의 입력단은 제 2 입력단(I-)에 연결되고 그 출력단은 제 1 출력단(O+)에 연결된다.
제 2 인버터(132)의 입력단은 제 1 출력단(O+)에 연결되고 그 출력단은 제 2 출력단(O-)에 연결된다.
제 3 인버터(133)의 입력단은 제 2 출력단(O-)에 연결되고 그 출력단은 제 1 출력단(O+)에 연결된다.
제 1 인버터(131)는 드레인 공통 연결된 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)를 포함한다.
제 2 인버터(132)는 드레인 공통 연결된 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)를 포함한다.
제 3 인버터(133)는 드레인 공통 연결된 제 3 PMOS 트랜지스터(P3)와 제 3 NMOS 트랜지스터(N3)를 포함한다.
제 4 인버터(134)는 드레인 공통 연결된 제 4 PMOS 트랜지스터(P4)와 제 1 NMOS 트랜지스터(N4)를 포함한다.
본 실시예에서 제 1 내지 제 4 NMOS 트랜지스터(N1 - N4)의 소스는 접지된다.
본 실시예에서 제 1 내지 제 4 PMOS 트랜지스터(P1 - P4)의 소스는 바이어스 제어부(135)에 연결된다.
바이어스 제어부(135)는 주파수 제어 신호(FCW)에 따라 전원(VDD)에서 제 1 내지 제 4 PMOS 트랜지스터(P1 - P4)에 제공되는 바이어스 전류를 조절한다.
주파수 제어 신호(FCW)가 멀티 비트 디지털 신호인 경우 바이어스 제어부(135)는 각각 주파수 제어 신호(FCW) 중 하나의 비트가 게이트에 인가되는 다수의 병렬 연결된 모스 트랜지스터를 포함할 수 있다.
이와 같이 주파수 제어 신호(FCW)에 따라 제 1 내지 제 4 인버터(131 - 134)에 제공되는 바이어스 전류가 제어되어 입력단에서 출력단까지의 지연량이 제어되고 이에 따라 인젝션 고정 발진기(100)에서 발진 신호(OSC) 및 복제 신호(REP)의 주파수가 제어될 수 있다.
도 4는 도 1의 에러 탐지부(200)의 회로도이다.
에러 탐지부(200)는 활성화 제어부(210), 신호 지연부(220), 신호 비교부(230), 신호 출력부(240)를 포함한다.
활성화 제어부(210)는 에러 탐지 동작의 활성화 여부를 제어한다.
본 실시예에서 활성화 신호(EN)는 기준 클록 신호(REF)의 에지에서 활성화된 후 발진 신호(OSC)의 하강 에지에서 비활성화되는 신호이다.
본 실시예에서 활성화 제어부(210)는 발진 신호(OSC)의 하강 에지에 동기하여 기준 클록 신호(REF)를 래치하는 플립플롭(211)과 기준 클록 신호(REF)와 플립플롭(211)의 출력을 XOR 연산하여 활성화 신호(EN)를 출력하는 XOR 게이트(212)를 포함한다.
신호 지연부(220)는 위상 제어 신호(PCW)에 따라 발진 신호(OSC)를 가변 지연하여 지연 발진 신호(OSCD)를 출력하는 가변 지연부(221)를 포함한다.
신호 지연부(220)는 복제 신호(REP)를 일정 시간만큼 지연하여 지연 복제 신호(REPD)를 출력하는 고정 지연부(222)를 더 포함할 수 있다.
가변 지연부(221)는 활성화 신호(EN)가 활성화된 경우에 발진 신호(OSC)를 가변 지연하고, 고정 지연부(222)는 활성화 신호(EN)가 활성화된 경우에 복제 신호(REP)를 일정 시간만큼 지연한다.
동작 초기에 가변 지연부(221)의 지연량과 고정 지연부(222)의 지연량의 차이는 발진 신호(OSC)와 복제 신호(REP)가 인가되는 경로의 미스매치를 나타내는 것으로 이해할 수 있다.
본 실시예에서는 위상 제어 신호(PCW)를 통해 가변 지연부(221)의 지연량을 조절하여 발진 신호(OSC)와 복제 신호(REP)가 인가되는 경로의 미스매치를 제거할 수 있다.
신호 비교부(230)는 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)의 위상을 비교하여 비교 신호(UP, DN)를 출력한다. 비교 신호는 제 1 비교 신호(DN)와 제 2 비교 신호(UP)를 포함한다.
신호 비교부(230)는 직렬 연결된 제 1 래치(231)와 제 2 래치(232)를 포함한다.
제 1 래치(231)는 크로스 커플된 낸드 게이트(2311, 2312)를 포함하고, 제 2 래치는 크로스 커플된 낸드 게이트(2321, 2322)를 포함한다.
지연 발진 신호(OSCD)가 하이, 지연 복제 신호(REFD)가 로우인 경우 제 1 비교 신호(DN)는 로우, 제 2 비교 신호(UP)는 하이가 되고, 지연 발진 신호(OSCD)가 로우, 지연 복제 신호(REFD)가 하이인 경우 제 1 비교 신호(DN)는 하이, 제 2 비교 신호(UP)는 로우가 된다.
지연 발진 신호(OSCD)와 지연 복제 신호(REFD)가 모두 로우 또는 하이인 경우 제 1 비교 신호(DN)와 제 2 비교 신호(UP)는 기존 상태를 유지한다.
신호 출력부(240)는 지연 기준 클록 신호(REFD)의 하강 에지에서 비교 신호(UP/DN)를 래치하는 제 1 플립플롭(241), 지연 기준 클록 신호(REFD)의 상승 에지에서 제 1 플립플롭(241)의 출력(EP)을 래치하여 출력하는 제 2 플립플롭(242), 지연 기준 클록 신호(REFD)의 상승 에지에서 비교 신호(UP/DN)를 래치하여 출력하는 제 3 플립플롭(243)을 포함한다.
제 2 플립플롭(242)은 위상 에러 신호(ERRP)를 출력하고, 제 3 플립플롭(243)은 주파수 에러 신호(ERRF)를 출력한다.
본 실시예에서 위상 에러 신호(ERRP)는 인젝션 신호(INJ)가 인가되지 않는 경우에 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)의 비교 결과를 반영한다.
가변 지연부(221)에 인가되는 위상 제어 신호(PCW)는 위 비교 결과를 반영하여 위상 제어부(400)에서 생성된다.
본 실시예에서 위상 제어 신호(PCW)에 의한 위상 제어 동작은 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)의 위상이 일치하는 방향으로 진행된다.
이는 가변 지연부(221)의 지연량을 조절함으로써 발진 신호(OSC)와 복제 신호(REP)의 피드백 제어 루프에 존재하는 경로 미스 매치가 해소됨을 의미한다.
본 실시예에서 주파수 에러 신호(ERRF)는 인젝션 신호(INJ)가 인가된 경우에 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)의 비교 결과를 반영한다.
인젝션 고정 발진기(100)에 인가되는 주파수 제어 신호(FCW)는 위 비교 결과를 반영하여 주파수 제어부(300)에서 생성된다.
본 실시예에서 주파수 제어 신호(FCW)에 의한 주파수 제어 동작은 발진 신호(OSC)의 주파수가 기준 클록의 주파수(REF)의 N(분주비)배가 되도록 하는 방향으로 진행된다.
도 5는 도 4의 가변 지연부(221)의 회로도이다.
가변 지연부(221)는 신호가 인가되는 낸드 게이트(2211)와 낸드 게이트(2211)에서 출력되는 신호를 반전하여 출력하는 인버터(2212)를 포함한다.
낸드 게이트(2211)는 활성화 신호(EN)와 발진 신호(OSC)를 낸드 연산하여 출력한다.
이에 따라 활성화 신호(EN)가 로우 레벨인 경우 발진 신호(OSC)에 무관하게 낸드 게이트(2211)의 출력은 하이 레벨이 되고 인버터(2212)의 출력은 로우 레벨이 된다.
인버터(2212)의 입력단과 접지단 사이에는 용량 조절부(2213)가 연결된다.
용량 조절부(2213)는 위상 제어 신호(PCW)에 의해 온오프되는 제 5 NMOS 트랜지스터(N5)와 제 5 NMOS 트랜지스터(N5)와 접지단 사이에 연결된 제 1 커패시터(C1)를 포함한다.
용량 조절부(2213)는 위상 제어 신호(PCW)의 비트 수에 대응하도록 다수 개가 포함되어 서로 병렬로 연결될 수 있다.
이에 따라 위상 제어 신호(PCW)가 조정됨에 따라 가변 지연부(221)의 지연량이 조절될 수 있다.
도 6은 도 4의 고정 지연부(222)의 회로도이다.
고정 지연부(222)는 신호가 인가되는 낸드 게이트(2221)와 낸드 게이트(2221)에서 출력되는 신호를 반전하여 출력하는 인버터(2222)를 포함한다.
낸드 게이트(2221)는 활성화 신호(EN)와 복제 신호(REP)를 낸드 연산하여 출력한다.
이에 따라 활성화 신호(EN)가 로우 레벨인 경우 복제 신호(REP)에 무관하게 낸드 게이트(2221)의 출력은 하이 레벨이 되고 인버터(2222)의 출력은 로우 레벨이 된다.
도 7은 본 발명의 일 실시예에 의한 에러 탐지 동작을 나타낸 파형도이다.
T00에서 기준 클록 신호(REF)는 로우 레벨로 천이하고 발진 신호(OSC)와 복제 신호(REP)는 하이 레벨로 천이한다.
이때 인젝션 신호(INJ)는 로우 레벨을 유지한다.
발진 신호(OSC)는 기준 클록 신호(REF)에 비하여 더 빠른 주파수로 발진하는 상태이므로 T00 직전에 플립플롭(211)의 출력은 하이 레벨 상태이다.
T00에서 기준 클록 신호(REF)가 로우 레벨로 천이하므로 XOR 연산에 의해 활성화 신호(EN)는 하이 레벨로 천이한다.
활성화 신호(EN)가 하이 레벨이 되면서 발진 신호(OSCD)가 가변 지연부(211)에서 지연되므로 T01에서 하이 레벨로 천이한다.
지연 복제 신호(REPD)는 복제 신호(REP)가 고정 지연부(212)에서 지연되어 T02에서 하이 레벨로 천이한다.
신호 비교부(230)는 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)를 비교한다.
T01에서 지연 발진 신호(OSCD)가 하이, 지연 복제 신호(REPD)가 로우 상태이므로 비교 신호(UP/DN)는 하이/로우 상태가 된다. 도면에서 하이 레벨은 1, 로우 레벨은 0으로 표시하였다.
T02에서 지연 발진 신호(OSCD)가 하이, 지연 복제 신호(REPD)가 하이이므로 비교 신호(UP/DN)는 하이/로우 상태를 유지한다.
T03에서 기준 클록 신호(REFD)가 지연된 지연 기준 클록 신호(REFD)가 로우 레벨로 천이한다.
이에 따라 제 1 플립플롭(241)은 하이/로우 레벨의 비교 신호(UP/DN)를 래치하여 출력한다.
T04에서 발진 신호(OSC)가 로우 레벨로 천이한다. 이에 따라 플립플롭(211)의 출력은 로우 레벨이 되어 활성화 신호(EN)가 로우 레벨로 천이한다.
T05에서 지연 발진 신호(OSCD)가 로우 레벨로 천이한다.
이때 비교 신호(UP/DN)의 값이 변한다. 다만 비교 신호(UP/DN)는 지연 기준 클록 신호(REFD)가 천이하는 시점에서 래치되므로 제 1 내지 제 3 플립플롭(241 - 243)의 값에는 영향을 미치지 않게 된다.
지연 기준 클록 신호(REFD)는 기준 클록 신호(REF)를 일정 시간만큼 지연한 것이다.
본 실시예에서 일정 시간은 지연 발진 신호(OSCD) 또는 지연 복제 신호(REPD) 중 어느 하나가 하이 레벨로 천이하는 시점과 지연 발진 신호(OSCD) 또는 지연 복제 신호(REPD) 중 어느 하나가 다시 로우 레벨로 천이하는 시점 사이에 지연 기준 클록 신호(REFD)의 하강 에지가 위치하도록 설정될 수 있다.
T10에서 기준 클록 신호(REF)는 하이 레벨로 천이하고 발진 신호(OSC)와 복제 신호(REP)도 하이 레벨로 천이한다.
기준 클록 신호(REF)가 하이 레벨로 천이할 때 상승 펄스 형태의 인젝션 신호(INJ)가 발생한다.
도 2에 도시된 바와 같이 복제 신호(REP)는 인젝션 신호(INJ)가 인가되지 않는 경우에 발진 신호(OSC)를 복제하므로 인젝션 신호(INJ)가 인가되는 경우 발진 신호(OSC)와 복제 신호(REP) 사이에는 위상차가 발생할 수 있다.
발진 신호(OSC)와 복제 신호(REP) 사이의 위상차는 PVT 변이에 의해 발생하는 인젝션 고정 발진기(100)의 자주 주파수의 변이를 반영할 수도 있다.
발진 신호(OSC)는 기준 클록 신호(REF)에 비하여 더 빠른 주파수로 발진하는 상태이므로 T10 직전에 플립플롭(211)의 출력은 로우 레벨을 유지하는 상태이다.
T10에서 기준 클록 신호(REF)가 하이 레벨로 천이하므로 XOR 연산에 의해 활성화 신호(EN)는 하이 레벨로 천이한다.
활성화 신호(EN)가 하이 레벨이 되면서 발진 신호(OSCD)가 가변 지연부(211)에서 지연되어 T11에서 하이 레벨로 천이한다.
복제 신호(REPD)는 T12에서 하이 레벨로 천이한다. 복제 신호(REP)가 고정 지연부(212)에서 지연되어 T12와 T13 사이에서 하이 레벨로 천이한다.
신호 비교부(230)는 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)를 비교한다.
T11에서 지연 발진 신호(OSCD)가 하이, 지연 복제 신호(REPD)가 로우이므로 비교 신호(UP/DN)는 하이/로우 상태가 된다.
T13에서 기준 클록 신호(REF)가 지연된 지연 기준 클록 신호(REFD)가 하이 레벨로 천이한다.
이에 따라 제 2 플립플롭(242)은 제 1 플립플롭(241)의 출력(EP)을 래치하여 위상 에러 신호(ERRP)로 출력하고, 제 3 플립플롭(243)은 하이/로우 레벨의 비교 신호(UP/DN)를 래치하여 주파수 에러 신호(ERRF)로 출력한다.
T14에서 발진 신호(OSC)가 로우 레벨로 천이한다. 이에 따라 플립플롭(211)의 출력은 로우 레벨이 되어 활성화 신호(EN)가 로우 레벨로 천이한다.
T15에서 지연 발진 신호(OSCD)가 로우 레벨로 천이한다.
이때 비교 신호(UP/DN)의 값이 변한다. 다만 비교 신호(UP/DN)는 지연 기준 클록 신호(REFD)가 천이하는 시점에서 래치되므로 제 1 내지 제 3 플립플롭(241 - 243)의 값에는 영향을 미치지 않게 된다.
T20에서 기준 클록 신호(REF)는 로우 레벨로 천이하고 발진 신호(OSC)와 복제 신호(REP)는 하이 레벨로 천이한다.
이때 인젝션 신호(INJ)는 로우 레벨을 유지한다.
발진 신호(OSC)는 기준 클록 신호(REF)에 비하여 더 빠른 주파수로 발진하는 상태이므로 T00 직전에 플립플롭(211)의 출력은 하이 레벨을 유지하는 상태이다.
T20에서 기준 클록 신호(REF)가 로우 레벨로 천이하므로 XOR 연산에 의해 활성화 신호(EN)는 하이 레벨로 천이한다.
활성화 신호(EN)가 하이 레벨이 되면서 지연 복제 신호(REPD)는 복제 신호(REP)가 고정 지연부(212)에서 지연되어 T21에서 하이 레벨로 천이한다.
발진 신호(OSCD)는 가변 지연부(211)에서 지연되어 T22에서 하이 레벨로 천이한다.
이때 가변 지연부(211)의 지연량은 T13에서 출력된 위상 에러 신호(ERRP)에 의해 위상 제어 신호(PCW)가 조절된 상태를 반영한 것이다.
신호 비교부(230)는 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)를 비교한다.
T21에서 지연 발진 신호(OSCD)가 로우, 지연 복제 신호(REPD)가 하이이므로 비교 신호(UP/DN)는 로우/하이 상태가 된다.
T22에서 지연 발진 신호(OSCD)가 하이, 지연 복제 신호(REPD)가 하이이므로 비교 신호(UP/DN)는 로우/하이 상태를 유지한다.
T22에서 기준 클록 신호(REFD)가 지연된 지연 기준 클록 신호(REFD)가 로우 레벨로 천이한다.
이에 따라 제 1 플립플롭(241)은 로우/하이 레벨의 비교 신호(UP/DN)를 래치하여 출력한다.
T23에서 발진 신호(OSC)가 로우 레벨로 천이한다. 이에 따라 플립플롭(211)의 출력은 로우 레벨이 되어 활성화 신호(EN)가 로우 레벨로 천이한다.
T24에서 지연 복제 신호(REPD)가 로우 레벨로 천이한다.
이때 비교 신호(UP/DN)의 값이 변한다. 다만 비교 신호(UP/DN)는 지연 기준 클록 신호(REFD)가 천이하는 시점에서 래치되므로 제 1 내지 제 3 플립플롭(241 - 243)의 값에는 영향을 미치지 않게 된다.
T31에서 기준 클록 신호(REF)는 하이 레벨로 천이한다.
기준 클록 신호(REF)가 하이 레벨로 천이할 때 상승 펄스 형태의 인젝션 신호(INJ)가 발생한다.
도 2에 도시된 바와 같이 복제 신호(REP)는 인젝션 신호(INJ)가 인가되지 않는 경우에 발진 신호(OSC)를 복제하므로 인젝션 신호(INJ)가 인가되는 경우 발진 신호(OSC)와 복제 신호(REP) 사이에는 위상차가 발생할 수 있다.
이러한 차이는 PVT 변이에 의해서 인젝션 고정 발진기(100)의 자주 주파수가 변동하는 경우에도 발생할 수 있다.
본 실시예에서 복제 신호(REP)는 발진 신호(OSC)가 T31에서 천이하기 전인 T30에서 하이 레벨로 천이한다.
발진 신호(OSC)는 기준 클록 신호(REF)에 비하여 더 빠른 주파수로 발진하는 상태이므로 T30 직전에 플립플롭(211)의 출력은 로우 레벨을 유지하는 상태이다.
T31에서 기준 클록 신호(REF)가 하이 레벨로 천이하므로 XOR 연산에 의해 활성화 신호(EN)는 하이 레벨로 천이한다.
활성화 신호(EN)가 하이 레벨이 되면서 발진 신호(OSCD)가 가변 지연부(211)에서 지연되어 T33에서 하이 레벨로 천이한다.
복제 신호(REPD)는 T32에서 먼저 하이 레벨로 천이한다.
신호 비교부(230)는 지연 발진 신호(OSCD)와 지연 복제 신호(REPD)를 비교한다.
T32에서 지연 발진 신호(OSCD)가 로우, 지연 복제 신호(REPD)가 하이이므로 비교 신호(UP/DN)는 로우/하이 상태가 된다.
T33에서 지연 발진 신호(OSCD)가 하이, 지연 복제 신호(REPD)가 하이이므로 비교 신호(UP/DN)는 로우/하이 상태를 유지한다.
T34에서 지연 기준 클록 신호(REFD)가 하이 레벨로 천이한다.
이에 따라 제 2 플립플롭(242)은 로우/하이 상태의 제 1 플립플롭(241)의 출력(EP)을 래치하여 위상 에러 신호(ERRP)로 출력하고, 제 3 플립플롭(243)은 로우/하이 레벨의 비교 신호(UP/DN)를 래치하여 주파수 에러 신호(ERRF)로 출력한다.
T35에서 발진 신호(OSC)가 로우 레벨로 천이한다. 이에 따라 플립플롭(211)의 출력은 로우 레벨이 되어 활성화 신호(EN)가 로우 레벨로 천이한다.
이후 유사한 동작이 계속되면서 위상 에러 신호(ERRP)와 주파수 에러 신호(ERRF)가 생성된다.
도 8은 도 1의 주파수 제어부(300)의 상세 블록도이다.
주파수 제어부(300)는 제 1 곱셈기(310), 제 2 곱셈기(320), 제 1 덧셈기(330), 제 1 누적기(340), 제 1 변조기(350)를 포함한다.
제 1 곱셈기(310)는 제 1 비교 신호(DN)에 대응하는 제 1 주파수 에러 신호(ERRF[0])와 제 1 계수(a0)를 곱한다.
제 2 곱셈기(320)는 제 2 비교 신호(UP)에 대응하는 제 2 주파수 에러 신호(ERRF[1])와 제 2 계수(a1)를 곱한다.
제 1 계수(a0)의 부호와 제 2 계수(a1)의 부호는 반대로 설정될 수 있으며 각각의 크기는 실시예에 따라 조절될 수 있다.
제 1 덧셈기(330)는 제 1 곱셈기(310)와 제 2 곱셈기(320)의 출력을 더한다.
제 1 누적기(340)는 샘플링 클록 신호(ACLK)의 상승 에지에서 제 1 덧셈기(330)의 출력을 기존 값에 누적한다.
샘플링 클록 신호(ACLK)는 지연 기준 클록 신호(REFD)를 일정 시간 지연하여 생성될 수 있다.
이때 일정 시간은 제 3 플립플롭(243)의 출력에 의해 제 1 덧셈기(330)의 출력이 변경될 때까지의 시간을 고려하여 설정할 수 있다.
제 1 변조기(350)는 제 1 누적기(340)의 출력을 변조하여 주파수 제어 신호(FCW)를 출력한다.
본 실시예에서 제 1 변조기(350)는 델타시그마 변조기로 구현될 수 있고 이때 제 1 변조기(350)는 제 1 누적기(340)의 출력을 디더링하여 주파수 제어 신호(FCW)를 출력할 수 있다.
도 9는 도 1의 위상 제어부(400)의 상세 블록도이다.
위상 제어부(400)는 제 3 곱셈기(410), 제 4 곱셈기(420), 제 2 덧셈기(430), 제 2 누적기(440), 제 2 변조기(450)를 포함한다.
제 3 곱셈기(410)는 제 1 비교 신호(DN)에 대응하는 제 1 위상 에러 신호(ERRP[0])와 제 3 계수(b0)를 곱한다.
제 4 곱셈기(420)는 제 2 비교 신호(UP)에 대응하는 제 2 위상 에러 신호(ERRP[1])와 제 4 계수(b1)를 곱한다.
제 3 계수(b0)의 부호와 제 4 계수(b1)의 부호는 반대로 설정될 수 있으며 각각의 크기는 실시예에 따라 조절될 수 있다.
제 2 덧셈기(430)는 제 3 곱셈기(410)와 제 4 곱셈기(420)의 출력을 더한다.
제 2 누적기(440)는 샘플링 클록 신호(ACLK)의 상승 에지에서 제 2 덧셈기(430)의 출력을 기존 값에 누적한다.
샘플링 클록 신호(ACLK)는 지연 기준 클록 신호(REFD)를 일정 시간 지연하여 생성될 수 있다.
이때 일정 시간은 제 2 플립플롭(242)의 출력에 의해 제 2 덧셈기(430)의 출력이 변경될 때까지의 시간을 고려하여 설정할 수 있다.
제 2 변조기(450)는 제 2 누적기(440)의 출력을 변조하여 위상 제어 신호(PCW)를 출력한다.
본 실시예에서 제 2 변조기(450)는 델타시그마 변조기로 구현될 수 있고 이때 제 2 변조기(450)는 제 2 누적기(440)의 출력을 디더링하여 위상 제어 신호(PCW)를 출력할 수 있다.
도 8 및 9에서 설명한 바와 같이 제 1 누적기(340)와 제 2 누적기(440)는 샘플링 클록 신호(ACLK)의 동일한 에지에서 누적값을 갱신함을 알 수 있다.
이에 따라 본 실시예에서 위상 제어 신호(PCW)와 주파수 제어 신호(FCW)는 실질적으로 동일한 타이밍에 변경될 수 있다.
다른 실시예에서는 제 1 누적기(340)와 제 2 누적기(440)가 상이한 타이밍에 값을 갱신하도록 설정될 수도 있다.
도 10은 본 발명의 효과를 나타내는 그래프이다.
도 10의 그래프는 1.1V를 기준으로 공급 전압(V)의 변경에 대한 스퍼의 크기를 나타낸다.
도 10에서 (1)번 그래프는 도 1에서 인젝션 고정 발진기(100)가 단독으로 존재하는 경우를 나타낸다.
인젝션 고정 발진기(100)가 단독으로 존재하는 경우 인젝션 고정 이후에 공급 전압이 정상 전압(1.1V)을 벗어나는 경우 스퍼가 급격하게 증가한다.
(2)번 그래프는 도 1에서 주파수 보정만 수행하는 경우를 나타낸 것으로 다수의 샘플에 대한 실험 결과를 도시한다.
주파수 보정만 수행하는 경우는 위상 제어 신호(PCW)에 의한 제어 동작을 수행되지 않고 주파수 제어 신호(FCW)에 의한 제어 동작만 수행하는 경우로 이해할 수 있다.
(3)번 그래프는 도 1에서 주파수 보정도 수행하고 위상 보정도 수행하는 경우를 나타낸 것으로서 다수의 샘플에 대한 실험 결과를 도시한다.
(2)번 그래프에 도시된 바와 같이 주파수 보정만 수행하는 경우 공급 전압이 변하더라도 스퍼의 크기가 크게 변동하지 않는 것을 알 수 있다.
그러나 이 경우에도 공급 전압이 1.1V인 경우의 (1)번 경우에 비하여 스퍼의 크기가 상대적으로 높은 수준에 있음을 알 수 있다.
(3)번 그래프에 도시된 바와 같이 주파수 보정과 위상 보정을 모두 수행하는 경우 공급 전압이 변하더라도 스퍼의 크기가 일정한 수준을 유지하는 동시에 스퍼의 크기 자체도 매우 낮은 수준을 유지함을 알 수 있다.
이상의 설명은 발명의 실시예를 설명하기 위한 것으로서 발명의 권리범위를 한정하는 것은 아니다. 본 발명의 권리범위는 특허청구범위에 문언적으로 기재된 범위와 그 균등 범위로 정해진다.
100: 인젝션 고정 발진기
111, 112, 113, 114: 발진 유닛
120: 인젝션 신호 입력부
130: 복제 유닛
131 - 134: 인버터
135: 바이어스 제어부
200: 에러 탐지부
210: 활성화 제어부
220: 신호 지연부
221: 가변 지연부
222: 고정 지연부
230: 신호 비교부
240: 신호 출력부
300: 제 1 필터
400: 제 2 필터
500: 인젝션 신호 생성부
600: 분주부
700: 위상 비교기
800: 경로 선택부

Claims (20)

  1. 기준 클록 신호로부터 생성된 인젝션 신호에 따라 발진 신호를 출력하되 상기 인젝션 신호가 인가되지 않은 경우의 상기 발진 신호를 복제한 복제 신호를 함께 출력하는 인젝션 고정 발진기;
    위상 에러 신호에 따라 위상 제어 신호를 출력하는 위상 제어부;
    상기 인젝션 신호가 인가되지 않은 경우 상기 발진 신호와 상기 복제 신호의 위상을 비교하여 상기 위상 에러 신호를 출력하되 상기 위상 제어 신호에 따라 상기 발진 신호와 상기 복제 신호의 위상차를 조절하는 에러 탐지부
    를 포함하는 인젝션 고정 위상 고정 루프.
  2. 청구항 1에 있어서, 상기 기준 클록 신호의 상승 에지에 동기되는 펄스 신호를 생성하여 상기 인젝션 신호로 제공하는 인젝션 신호 발생부를 더 포함하는 인젝션 고정 위상 고정 루프.
  3. 청구항 1에 있어서, 상기 인젝션 고정 발진기는
    각각 차동 입력단 및 차동 출력단을 포함하는 다수의 발진 유닛;
    상기 다수의 발진 유닛 중 상기 발진 신호가 출력되는 발진 유닛의 차동 출력단 사이를 상기 인젝션 신호에 따라 연결하는 인젝션 신호 입력부; 및
    상기 발진 신호가 출력되는 발진 유닛과 병렬 연결되어 상기 복제 신호를 출력하는 복제 유닛
    을 포함하는 인젝션 고정 위상 고정 루프.
  4. 청구항 1에 있어서, 상기 에러 탐지부는
    상기 위상 제어 신호에 따라 상기 발진 신호와 상기 복제 신호의 위상차를 조절하여 지연 발진 신호와 지연 복제 신호를 출력하는 신호 지연부; 및
    상기 지연 발진 신호와 상기 지연 복제 신호의 위상을 비교하여 비교 신호를 출력하는 신호 비교부;
    를 포함하는 인젝션 고정 위상 고정 루프.
  5. 청구항 4에 있어서, 상기 신호 지연부는 상기 위상 제어 신호에 따라 상기 발진 신호를 가변 지연하여 상기 지연 발진 신호를 출력하는 가변 지연부를 포함하는 인젝션 고정 위상 고정 루프.
  6. 청구항 5에 있어서, 상기 신호 지연부는 상기 복제 신호를 지연하는 고정 지연부를 더 포함하는 인젝션 고정 위상 고정 루프.
  7. 청구항 4에 있어서, 상기 에러 탐지부는 상기 비교 신호를 래치하여 상기 위상 에러 신호를 출력하는 신호 출력부를 더 포함하는 인젝션 고정 위상 고정 루프.
  8. 청구항 1에 있어서, 주파수 에러 신호에 따라 주파수 제어 신호를 생성하는 주파수 제어부를 더 포함하되, 상기 인젝션 고정 발진기는 상기 주파수 제어 신호에 따라 상기 발진 신호의 주파수를 조절하고, 상기 에러 탐지부는 상기 인젝션 신호가 인가되는 경우 상기 발진 신호와 상기 복제 신호의 위상을 비교하여 상기 주파수 에러 신호를 출력하는 인젝션 고정 위상 고정 루프.
  9. 청구항 8에 있어서, 상기 에러 탐지부는
    상기 위상 제어 신호에 따라 상기 발진 신호와 상기 복제 신호의 위상차를 조절하여 지연 발진 신호와 지연 복제 신호를 출력하는 신호 지연부; 및
    상기 지연 발진 신호와 상기 지연 복제 신호의 위상을 비교하는 신호 비교부; 및
    상기 신호 비교부의 출력을 래치하여 상기 위상 에러 신호 및 상기 주파수 에러 신호를 출력하는 신호 출력부
    를 포함하는 인젝션 고정 위상 고정 루프.
  10. 청구항 9에 있어서, 상기 에러 탐지부는 상기 신호 지연부에 상기 발진 신호와 상기 복제 신호가 입력되는 동작을 제어하는 활성화 제어부를 더 포함하는 인젝션 고정 위상 고정 루프.
  11. 청구항 10에 있어서, 상기 활성화 제어부는 상기 기준 클록 신호의 에지에서 활성화된 후 상기 발진 신호의 하강 에지에서 비활성화되는 활성화 신호를 출력하는 인젝션 고정 위상 고정 루프.
  12. 청구항 11에 있어서, 상기 신호 지연부는 상기 활성화 신호와 상기 발진 신호를 NAND 연산하는 NAND 게이트; 상기 NAND 게이트의 출력을 반전하여 상기 지연 발진 신호를 출력하는 인버터; 및 상기 위상 제어 신호에 따라 상기 NAND 게이트의 출력단과 접지 사이의 용량을 조절하는 용량 조절부를 포함하는 가변 지연부를 포함하는 인젝션 고정 위상 고정 루프.
  13. 청구항 12에 있어서, 상기 신호 지연부는 상기 활성화 신호와 상기 복제 신호를 NAND 연산하는 NAND 게이트; 및 상기 NAND 게이트의 출력을 반전하여 상기 지연 복제 신호를 출력하는 인버터를 포함하는 고정 지연부를 더 포함하는 인젝션 고정 위상 고정 루프.
  14. 청구항 9에 있어서, 상기 신호 출력부는 상기 인젝션 신호가 인가되지 경우에 상기 신호 비교부의 출력을 래치하는 제 1 플립플롭; 및 상기 인젝션 신호가 인가된 경우에 상기 신호 비교부의 출력을 래치하는 제 3 플립플롭을 포함하는 인젝션 고정 위상 고정 루프.
  15. 청구항 14에 있어서, 상기 제 1 플립플롭의 출력을 래치하는 제 2 플립플롭을 더 포함하는 인젝션 고정 위상 고정 루프.
  16. 청구항 15에 있어서, 상기 제 2 플립플롭은 상기 제 3 플립플롭과 동일한 시간에 상기 제 1 플립플롭의 출력을 래치하는 인젝션 고정 위상 고정 루프.
  17. 청구항 9에 있어서, 상기 주파수 제어부는
    상기 주파수 에러 신호와 계수를 연산한 결과를 샘플링 클록에 따라 누적하는 제 1 누적기; 및
    상기 제 1 누적기의 출력을 변조하여 상기 주파수 제어 신호를 출력하는 제 1 변조기
    를 포함하는 인젝션 고정 위상 고정 루프.
  18. 청구항 9에 있어서, 상기 위상 제어부는
    상기 위상 에러 신호와 계수를 연산한 결과를 샘플링 클록에 따라 누적하는 제 2 누적기; 및
    상기 제 2 누적기의 출력을 변조하여 상기 위상 제어 신호를 출력하는 제 2 변조기
    를 포함하는 인젝션 고정 위상 고정 루프.
  19. 청구항 8에 있어서,
    상기 발진 신호를 분주하는 분주부;
    상기 분주부의 출력과 상기 기준 클록 신호의 위상을 비교하는 위상 비교기;
    상기 위상 비교기의 출력 또는 상기 주파수 에러 신호를 선택하여 상기 주파수 제어부에 제공하는 경로 선택부
    를 더 포함하는 인젝션 고정 위상 고정 루프.
  20. 청구항 19에 있어서, 상기 경로 선택부는 상기 인젝션 고정 발진기의 초기 위상 고정 동작이 완료되지 않은 경우 상기 위상 비교기의 출력을 선택하고, 초기 위상 고정 동작이 완료된 경우 상기 주파수 에러 신호를 선택하는 인젝션 고정 위상 고정 루프.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102644945B1 (ko) * 2018-12-14 2024-03-08 삼성전자주식회사 클럭 주파수 공급 장치 및 방법
CN109450441B (zh) * 2018-12-27 2023-02-03 上海华力集成电路制造有限公司 锁定检测电路及其构成的锁相环
JP7420537B2 (ja) * 2019-11-26 2024-01-23 ローム株式会社 位相ロックループ回路
EP3996280A1 (en) * 2020-11-05 2022-05-11 Stichting IMEC Nederland Circuit and method for random edge injection locking
US11641206B2 (en) * 2021-01-07 2023-05-02 AyDeeKay LLC Digitally calibrated programmable clock phase generation circuit
US11356107B1 (en) 2021-10-15 2022-06-07 Cisco Technology, Inc. Frequency tracking loop using a scaled replica oscillator for injection locked oscillators
US20240223170A1 (en) * 2022-12-30 2024-07-04 Texas Instruments Incorporated Frequency multiplier calibration

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020113660A1 (en) 2001-02-20 2002-08-22 Velio Communications, Inc Phase controlled oscillator
KR101467547B1 (ko) 2013-08-30 2014-12-01 포항공과대학교 산학협력단 주입 고정식 디지털 주파수 신시사이저 회로
KR102193681B1 (ko) 2014-01-28 2020-12-21 삼성전자주식회사 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE793483A (fr) * 1972-12-29 1973-06-29 Int Standard Electric Corp Emetteur a boucle calee en phase.
DE10354521A1 (de) * 2003-11-14 2005-06-23 Atmel Germany Gmbh Verfahren zur Synchronisation mehrerer Oszillatoren
US8841948B1 (en) 2013-03-14 2014-09-23 Xilinx, Inc. Injection-controlled-locked phase-locked loop
WO2016029000A2 (en) 2014-08-20 2016-02-25 Zaretsky, Howard Split transformer based lc-tank digitally controlled oscillator

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020113660A1 (en) 2001-02-20 2002-08-22 Velio Communications, Inc Phase controlled oscillator
KR101467547B1 (ko) 2013-08-30 2014-12-01 포항공과대학교 산학협력단 주입 고정식 디지털 주파수 신시사이저 회로
KR102193681B1 (ko) 2014-01-28 2020-12-21 삼성전자주식회사 Ｄｌｌ을 이용한 ｉｌｐｌｌ 회로

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