KR102587978B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 기판 및 그 제조 방법이 제공된다. 박막 트랜지스터 기판은 제1 트렌치를 포함하는 기판, 제1 트렌치 내에 배치된 게이트 전극, 게이트 전극 상에 배치되고 제2 트렌치를 포함하는 절연막, 제2 트렌치 내에 배치되고 제1 방향으로 연장되는 게이트 라인, 제2 트렌치 내에 배치되고 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인 및 제2 트렌치 내에 배치되는 소스 전극 및 드레인 전극을 포함하고, 게이트 라인과 데이터 라인은 서로 비중첩한다.

Description

박막 트랜지스터 기판 및 그 제조 방법 {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device) 및 유기 전계 발광 표시 장치(Organic Light Emitting Display Device) 등의 다양한 표시 장치를 포함한다. 표시 장치는 매트릭스 형태로 배열된 화소들을 포함하며, 화소들의 구동을 위한 다양한 소자들을 포함하는 박막 트랜지스터 기판을 포함한다.
박막 트랜지스터 기판은 게이트 신호를 전송하는 게이트 라인, 데이터 신호를 전송하는 데이터 라인, 및 게이트 라인 및 데이터 라인 등의 배선에 접속된 박막 트랜지스터를 포함한다.
한편, 표시 장치의 패널이 대형화될수록 양호한 신호 전달을 위해 저저항 물질을 사용함과 아울러 배선의 두께가 두꺼워지게 된다. 이에 따라, 배선의 테이퍼 각(Taper Angle)이 증가하여 배선 상부의 팁(tip)이 발생할 수 있으며, 배선 간의 단차가 증가하여 후속 공정에서 배선 상에 형성되는 층의 스텝 커버리지(Step Coverage) 불량이 발생할 수 있다. 이에 따라, 배선이 부분적으로 얇게 형성되거나 단선되어 표시 장치의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 스텝 커버리지 불량을 방지하고, 외광 반사를 차단할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 스텝 커버리지 불량을 방지하고, 외광 반사를 차단하여 표시 품질을 개선할 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 박막 트랜지스터 기판은 제1 트렌치를 포함하는 기판, 상기 제1 트렌치 내에 배치된 게이트 전극, 상기 게이트 전극 상에 배치되고 제2 트렌치를 포함하는 절연막, 상기 제2 트렌치 내에 배치되고 제1 방향으로 연장되는 게이트 라인, 상기 제2 트렌치 내에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 및 상기 제2 트렌치 내에 배치되는 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 라인과 상기 데이터 라인은 서로 비중첩한다.
상기 데이터 라인은 상기 게이트 라인과 교차하는 부분에서 단선될 수 있다.
상기 게이트 라인 또는 상기 데이터 라인 상에 배치되고 단선된 상기 데이터 라인을 전기적으로 연결하는 연결 패턴을 더 포함할 수 있다.
상기 게이트 라인은 상기 데이터 라인과 교차하는 부분에서 단선될 수 있다.
상기 게이트 라인 또는 상기 데이터 라인 상부에 배치되고, 상기 게이트 라인 또는 상기 데이터 라인과 적어도 부분적으로 중첩하는 저반사층을 더 포함할 수 있다.
상기 소스 전극 또는 상기 드레인 전극 상부에 배치되고, 상기 소스 전극 또는 상기 드레인 전극과 적어도 부분적으로 중첩하는 저반사층을 더 포함할 수 있다.
상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 및 상기 드레인 전극은 동일한 물질을 포함할 수 있다.
상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 및 상기 드레인 전극은 구리(Cu)를 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 박막 트랜지스터 기판은 기판, 기판 상에 배치되고, 제1 트렌치를 포함하는 제1 절연막, 상기 제1 트렌치 내에 배치된 게이트 전극, 상기 게이트 전극 상에 배치되고 제2 트렌치를 포함하는 절연막, 상기 제2 트렌치 내에 배치되고 제1 방향으로 연장되는 게이트 라인, 상기 제2 트렌치 내에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 제2 트렌치 내에 배치된 소스 전극 및 드레인 전극을 포함한다.
상기 게이트 라인과 상기 데이터 라인은 서로 비중첩할 수 있다.
상기 데이터 라인은 상기 게이트 라인과 교차하는 부분에서 단선될 수 있다.
상기 게이트 라인 또는 상기 데이터 라인 상에 배치되고 단선된 상기 데이터 라인을 전기적으로 연결하는 연결 패턴을 더 포함할 수 있다.
상기 게이트 라인 또는 상기 데이터 라인 상에 배치되고, 상기 게이트 라인 또는 상기 데이터 라인과 적어도 부분적으로 중첩하는 저반사층을 더 포함할 수 있다.
상기 게이트 전극의 두께는 상기 게이트 라인의 두께보다 얇고 상기 저반사층의 두께보다 두꺼울 수 있다.
상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 또는 상기 드레인 전극은 동일한 물질을 포함할 수 있다.
상기 게이트 라인 및 상기 데이터 라인의 두께는 3000Å 내지 30000Å 일 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판에 제1 트렌치를 형성하는 단계, 상기 제1 트렌치 내에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 절연막을 형성하는 단계, 상기 절연막에 제2 트렌치를 형성하는 단계, 상기 제2 트렌치 내에 게이트 라인, 데이터 라인, 소스 전극, 및 드레인 전극을 동시에 형성하는 단계, 상기 데이터 라인 상에 연결 패턴을 형성하는 단계, 및 상기 절연막 상에 화소 전극을 형성하는 단계를 포함한다.
상기 연결 패턴을 형성하는 단계는 상기 화소 전극을 형성하는 단계와 동시에 진행될 수 있다.
상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 및 상기 드레인 전극을 형성하는 단계는 구리(Cu)를 포함하는 금속을 이용하여 도금하는 단계를 포함할 수 있다.
상기 게이트 라인 또는 상기 데이터 라인 상에 상기 게이트 라인 또는 상기 데이터 라인과 적어도 부분적으로 중첩하도록 저반사층을 형성하는 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 트렌치에 의해 두꺼운 구리 배선의 단차를 감소시켜 스텝 커버리지 특성을 개선하고, 저반사 구조를 안정적으로 구현하여 표시 품질을 향상시킬 수 있다.
또한, 두꺼운 구리(Thick Copper)를 이용하여 미세 패턴을 구현할 수 있어 표시 장치의 개구율을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 4는 도 1의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 5 내지 도 8은 다양한 실시예에 따른 저반사층의 단면도들이다.
도 9는 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 10은 또 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 11은 도 10의 ⅩⅠ-ⅩⅠ' 선을 따라 자른 단면도이다.
도 12는 또 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 13 내지 도 22은 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 평면도 및 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다. 도 4는 도 1의 Ⅳ-Ⅳ'선을 따라 자른 단면도이다.
도 1 내지 도 4를 참조하면, 일 실시예에 따른 박막 트랜지스터 기판은 표시 장치에 적용될 수 있다. 표시 장치는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone) 등과 같은 휴대용 전자 기기뿐만 아니라, 노트북, 모니터, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치는 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다.
표시 장치는 박막 트랜지스터 기판(1)을 포함할 수 있다. 박막 트랜지스터 기판(1)은 기판(SUB) 및 기판(SUB) 상에 배치되고 화소를 구동하는 박막 트랜지스터를 포함할 수 있다.
박막 트랜지스터는 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE) 및 반도체층(111)을 포함할 수 있다. 각 박막 트랜지스터의 게이트 전극(GE)은 게이트 라인(GL)과 전기적으로 연결될 수 있다. 각 게이트 라인(GL)들은 스캔 구동부(미도시)로부터 게이트 신호를 인가받을 수 있다. 각 박막 트랜지스터의 소스 전극(SE)은 데이터 라인(DL)들에 연결되고, 데이터 구동부(미도시)로부터 데이터 신호를 인가받을 수 있다. 각 박막 트랜지스터의 드레인 전극(DE)은 화소마다 마련된 화소 전극(PE)에 연결될 수 있다.
이하, 박막 트랜지스터 기판(1)에 대해 더욱 상세히 설명한다.
일 실시예에 따른 박막 트랜지스터 기판(1)은 기판(SUB) 상에 배치된 박막 트랜지스터 및 박막 트랜지스터에 접속된 화소 전극(PE)을 포함할 수 있다. 박막 트랜지스터 기판(1)은 박막 트랜지스터를 구동하는 게이트 라인(GL)과 데이터 라인(DL)을 더 포함할 수 있다.
복수의 게이트 라인(GL)은 제1 방향(X)을 따라 연장된다. 각 게이트 라인(GL)은 제1 방향(X)에 교차되는 제2 방향(Y)을 따라 화소 영역을 사이에 두고 이격되어 배치될 수 있다. 제1 방향(X)을 따라 연장된 게이트 라인(GL)의 일단에는 외부로부터의 신호를 인가받는 게이트 패드(GP)가 배치될 수 있다.
복수의 데이터 라인(DL)은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 연장된다. 제2 방향(Y)은 제1 방향(X)에 수직으로 교차하는 방향일 수 있지만, 이에 제한되는 것은 아니다. 각 데이터 라인(DL)은 제1 방향(X)을 따라 화소 영역을 사이에 두고 이격되어 배치될 수 있다. 데이터 라인(DL)의 일단에는 외부로부터 신호를 인가받는 데이터 패드(DP)가 배치될 수 있다.
데이터 라인(DL)과 게이트 라인(GL) 중 어느 하나는 다른 하나를 사이에 두고 단선되어 이격될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 데이터 라인(DL)은 게이트 라인(GL)을 사이에 두고 단선되어 이격되도록 배치될 수 있다. 데이터 라인(DL)은 부분적으로 단선되며, 해당 부위에서 게이트 라인(GL)과 중첩되지 않는다. 단선된 데이터 라인들(DL)은 후술할 연결 패턴(CP)을 통해 전기적으로 연결될 수 있다. 연결 패턴(CP)은 제2 방향(Y)을 따라 단속적으로 배열된 데이터 라인들(DL) 사이마다 배치될 수 있다.
게이트 라인(GL) 및 데이터 라인(DL) 상에는 저반사층(LR)이 배치될 수 있다. 저반사층(LR)은 제1 방향(X) 및 제2 방향(Y)을 따라 격자 형태로 연장되되, 적어도 부분적으로 단선될 수 있다. 구체적으로, 저반사층(LR)은 게이트 라인(GL)과 적어도 부분적으로 중첩되도록 제1 방향(X)을 따라 연장될 수 있다. 또한, 저반사층(LR)은 데이터 라인(DL)과 적어도 부분적으로 중첩되도록 제2 방향(Y)을 따라 연장될 수 있다. 이 경우, 제2 방향(Y)으로 연장되는 저반사층(LR)이 부분적으로 단선될 수 있으며, 제2 방향(Y)으로 연장되는 저반사층(LR)은 제1 방향(X)으로 연장되는 저반사층(LR)과 중첩되지 않을 수 있다. 즉, 데이터 라인(DL)과 중첩하는 저반사층(LR)은 게이트 라인(GL) 및/또는 게이트 라인(GL)과 중첩하는 저반사층(LR)과 중첩되지 않을 수 있다.
저반사층(LR)은 단선된 데이터 라인(DL)의 끝단을 노출시킬 수 있다. 저반사층(LR)에 의해 노출된 데이터 라인(DL)이 후술할 연결 패턴(CP)과 접할 수 있다.
게이트 패드(GP)는 게이트 라인(GL)의 일단으로부터 연장된 제1 게이트 패드부(GP1) 및 제1 게이트 패드부(GP1) 상에 배치된 제2 게이트 패드부(GP2)를 포함할 수 있다.
제2 게이트 패드부(GP2)는 게이트 패드홀(GH)을 통해 제1 게이트 패드부(GP1)에 접속될 수 있다. 제2 게이트 패드부(GP2)는 게이트 패드홀(GH)보다 큰 크기로 형성될 수 있다. 제2 게이트 패드부(GP2)는 후술하는 화소 전극(PE)과 동일한 물질로 형성될 수 있다.
데이터 패드(DP)는 데이터 라인(DL)의 일단으로부터 연장된 제1 데이터 패드부(DP1) 및 제1 데이터 패드부(DP1) 상에 배치된 제2 데이터 패드부(DP2)를 포함할 수 있다.
제2 데이터 패드부(DP2)는 데이터 패드홀(DH)을 통해 제1 데이터 패드부(DP1)에 접속될 수 있다. 제2 데이터 패드부(DP2)는 데이터 패드홀(DH)보다 큰 크기로 형성될 수 있다. 제2 데이터 패드부(DP2)는 상술한 제2 게이트 패드부(GP2)와 마찬가지로 화소 전극(PE)과 동일한 물질로 이루어질 수 있다.
박막 트랜지스터는 게이트 전극(GE), 반도체층(111), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다. 반도체층(111)과 소스 전극(SE) 및 드레인 전극(DE) 사이에 오믹 컨택층(113)이 적층될 수 있다.
게이트 전극(GE)은 그 일부가 연장되어 게이트 라인(GL)과 중첩될 수 있다. 상기 중첩 영역에서 게이트 전극(GE)은 제3 컨택홀(CN3)을 통해 게이트 라인(GL)과 전기적으로 연결될 수 있다.
반도체층(111)은 게이트 전극(GE)에 중첩되도록 게이트 전극(GE) 상에 배치된다.
소스 전극(SE)은 데이터 라인(DL)으로부터 연장되어 반도체층(111) 상에 중첩된다. 드레인 전극(DE)은 소스 전극(SE)으로부터 이격되어 소스 전극(SE)에 마주하며 반도체층(111) 상에 중첩된다. 도면에서는 반도체층(111) 상에 중첩되는 소스 전극(SE)이 U자형인 경우가 예시되어 있지만, 반도체층(111) 상의 소스 전극(SE)의 형상은 Y자형, I자형 등 다양하게 변형될 수 있다. 반도체층(111) 상에 형성되는 드레인 전극(DE)의 형태 또한 다양하게 변경될 수 있다. 반도체층(111)과 소스 전극(SE) 사이 및 반도체층(111)과 드레인 전극(DE) 사이에는 오믹 컨택층(113)이 더 배치될 수 있다. 오믹 컨택층(113)은 소스 전극(SE) 및 드레인 전극(DE)과 비중첩하는 반도체층(111)은 노출시킬 수 있다.
화소 전극(PE)은 드레인 전극(DE)과 부분적으로 중첩되며, 화소 영역으로 연장될 수 있다. 화소 전극(PE)은 제1 컨택홀(CN1)을 통해 드레인 전극(DE)과 접촉하여 전기적으로 연결될 수 있다. 화소 전극(PE)은 액정 표시 장치의 화소 전극 또는 유기 발광 표시 장치의 화소 전극일 수 있다.
이하, 상술한 박막 트랜지스터 기판(1)의 단면 구조에 대해 보다 구체적으로 설명한다.
도 2 내지 도 4를 참조하면, 기판(SUB)은 절연 기판으로서, 투명한 유리 또는 플라스틱 등의 재질로 형성될 수 있다. 기판(SUB)은 리지드(rigid) 기판일 수도 있지만, 휘어질 수 있는 플렉서블 기판일 수 있다. 예를 들어, 기판(SUB)이 휘어질 수 있는 얇은 유리나 폴리이미드(PI) 등의 고분자 물질로 이루어진 경우, 기판(SUB)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판으로 사용될 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
기판(SUB)에는 제1 트렌치(T1)가 형성될 수 있다. 제1 트렌치(T1)는 기판(SUB)의 상면으로부터 함몰된 형상일 수 있다. 제1 트렌치(T1)의 평면 형상은 게이트 전극(GE)의 평면 형상과 동일할 수 있다. 제1 트렌치(T1)의 단면은 도 3 내지 도 4에 도시된 바와 같이 기판(SUB)의 두께 방향으로 리세스된 형상으로서, 측면과 하면을 갖는 사다리꼴 형상일 수 있다. 제1 트렌치(T1)의 측면과 하면은 모두 기판(SUB)의 표면으로 이루어질 수 있다. 다만, 제1 트렌치(T1)의 단면 형상이 이에 제한되는 것은 아니며 제1 트렌치(T1)의 단면 형상은 기판(SUB)의 두께 방향으로 오목한 곡면을 이룰 수도 있다.
제1 트렌치(T1)의 깊이는 기판(SUB)의 상면의 최고점으로부터 기판(SUB)의 상면의 최저점까지의 수직 거리로 정의될 수 있다. 제1 트렌치(T1)의 깊이는 후술할 제2 트렌치(T2)의 깊이보다 얕을 수 있다. 또한, 제1 트렌치(T1)의 깊이는 후술할 제3 트렌치(T3)의 깊이와 동일할 수 있지만 이에 제한되는 것은 아니다.
기판(SUB) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)이 기판(SUB)의 상부에 배치됨에 따라, 게이트 전극(GE)과 기판(SUB) 간에 단차가 형성될 수 있다. 게이트 전극(GE)의 상면과 기판(SUB) 간의 단차가 증가할수록 게이트 전극(GE) 및 기판(SUB) 상에 배치되는 배선 및/또는 층의 스텝 커버리지(Step Coverage)가 악화되어 불량이 발생할 수 있다. 이에 따라, 게이트 전극(GE) 및 기판(SUB) 상에 배치되는 배선이 얇아지거나 단선될 수 있다.
본 실시예의 경우, 게이트 전극(GE)이 기판(SUB)의 제1 트렌치(T1) 내부에 배치되어 상술한 단차에 의한 불량을 방지할 수 있다. 구체적으로, 게이트 전극(GE)이 기판(SUB)의 제1 트렌치(T1) 내부에 형성됨에 따라 제1 트렌치(T1)의 깊이만큼 게이트 전극(GE)과 기판(SUB) 간의 단차가 감소할 수 있다. 즉, 게이트 전극(GE)의 상면과 기판(SUB)의 상면이 비교적 평탄하게 형성되어 게이트 전극(GE) 및 기판(SUB) 상에 배치되는 배선 및/또는 층의 스텝 커버리지가 개선되어 배선을 보다 안정적으로 형성할 수 있다. 도 3 및 도 4에서는 게이트 전극(GE)의 일면과 기판(SUB)의 일면이 평탄한 경우를 예시하나, 이에 제한되는 것은 아니며, 게이트 전극(GE)의 두께가 제1 트렌치(T1)의 깊이보다 두껍게 형성될 수 있다. 이 경우, 게이트 전극(GE)의 일면은 기판(SUB) 일면의 연장선으로부터 볼록하게 돌출된 형상으로 형성될 수 있다.
일 실시예에서, 제1 트렌치(T1)의 깊이와 게이트 전극(GE)의 두께는 동일할 수 있다. 이 경우, 게이트 전극(GE)의 상면과 기판(SUB)의 상면은 평탄한 일면을 이룰 수 있다.
게이트 전극(GE)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni) 또는 네오디뮴(Nd) 등의 다양한 금속으로 형성될 수 있다. 게이트 전극(GE)은 상술한 금속 중 어느 하나를 포함하는 단일층으로 형성되거나, 상술한 금속의 합금을 포함하는 단일층으로 형성될 수 있다. 이외에도 게이트 전극(GE)은 이중층 이상으로 형성될 수 있다. 예를 들어, 게이트 전극(GE)은 배리어 메탈인 티타늄과 저저항 메탈인 구리의 적층 구조로 형성될 수 있다. 일 실시예에서, 티타늄이 구리의 하부에 적층될 수 있으나, 이에 제한되는 것은 아니며 티타늄이 구리의 상부에 적층되거나, 구리의 상부 및 하부에 각각 적층될 수 있다. 게이트 전극(GE)이 티타늄과 구리의 적층 구조로 형성되는 경우, 상기 구리의 두께는 상기 티타늄의 두께보다 두껍게 형성될 수 있다.
게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 무기막, 예를 들어 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄 옥사이드, 또는 알루미늄 옥사이드 중 적어도 하나를 포함하여, 단일층 또는 이중층 구조로 형성될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 관통하는 제3 컨택홀(CN3)을 통해 게이트 라인(GL)과 접속될 수 있다. 게이트 절연막(GI)은 도 2 내지 도 4에 도시된 바와 같이 기판(SUB)의 일면에 걸쳐 배치될 수 있으나, 게이트 전극(GE) 상에만 부분적으로 배치될 수도 있다. 이 경우, 게이트 전극(GE)과 게이트 라인(GL)이 중첩되는 영역에는 게이트 절연막(GI)이 배치되지 않을 수 있다. 이에 따라, 게이트 전극(GE)과 게이트 라인(GL)이 직접 접할 수 있다.
게이트 절연막(GI) 상에는 반도체층(111)이 배치될 수 있다.
반도체층(111)은 박막 트랜지스터의 채널을 이룬다. 일 실시예에서, 반도체층(111)은 실리콘 물질, 예컨대 비정질 실리콘(Amorphous Silicon)을 포함할 수 있으나, 이에 제한되는 것은 아니며 반도체층(111)은 다결정 실리콘이나, 인듐(In), 아연(Zn), 갈륨(Ga), 또는 주석(Sn)을 포함하는 산화물 반도체를 포함하여 이루어질 수도 있다. 이하에서는 반도체층(111)이 비정질 실리콘으로 이루어지는 경우를 중심으로 설명한다.
반도체층(111) 상에는 오믹 컨택층(113)이 배치될 수 있다. 오믹 컨택층(113)은 반도체층(111)과 직접 접촉할 수 있다. 오믹 컨택층(113)은 불순물이 도핑된 실리콘층으로 형성될 수 있다. 예를 들어, 오믹 컨택층(113)은 n형 불순물이 도핑된 비정질 실리콘으로 형성될 수 있다.
오믹 컨택층(113) 상에는 제1 절연막(IL1)이 배치될 수 있다. 제1 절연막(IL1)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층으로 형성될 수 있다.
제1 절연막(IL1)에는 제2 트렌치(T2)가 형성될 수 있다.
제2 트렌치(T2)는 제1 절연막(IL1)을 두께 방향으로 관통하여 제1 절연막(IL1) 하부에 직접 배치된 층 예컨대, 기판(SUB), 게이트 전극(GE), 또는 게이트 절연막(GI)을 외부로 노출할 수 있다. 즉, 제2 트렌치(T2)는 측면과 하면을 포함하되, 측면은 제1 절연막(IL1)의 표면으로 이루어지고, 하면은 하부의 게이트 절연막(GI)의 표면으로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니고, 상술한 제1 트렌치(T1)와 마찬가지로, 제2 트렌치(T2)가 제1 절연막(IL1)의 일부 두께만큼 리세스되어 측면과 하면 모두 제1 절연막(IL1)의 표면으로 이루어질 수도 있다.
제2 트렌치(T2)의 평면 형상은 데이터 라인(DL), 게이트 라인(GL), 소스 전극(SE), 및 드레인 전극(DE)의 평면 형상에 대응될 수 있다.
구체적으로, 제2 트렌치(T2)는 제1 방향(X)으로 연장된 제1 영역 및 제2 방향(Y)으로 연장된 제2 영역을 포함할 수 있다. 게이트 라인(GL)은 제2 트렌치(T2)의 제1 영역에 배치되고, 데이터 라인(DL)은 제2 트렌치(T2)의 제2 영역에 각각 배치될 수 있다.
제2 트렌치(T2)는 상기 제2 영역과 연결되고 소스 전극(SE)이 배치되는 제3 영역 및 상기 제3 영역과 이격되고 드레인 전극(DE)이 배치되는 제4 영역을 더 포함할 수 있다.
제2 트렌치(T2)의 상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역은 서로 중첩하지 않을 수 있다.
제2 트렌치(T2)의 단면은 도 2 내지 도 4에 도시된 바와 같이 제1 절연막(IL1)의 두께 방향으로 리세스된 형상으로서, 측면과 하면을 갖는 사다리꼴 형상일 수 있다. 다만, 제2 트렌치(T2)의 단면 형상이 이에 제한되는 것은 아니며 제2 트렌치(T2)의 단면 형상은 제1 절연막(IL1)의 두께 방향으로 오목한 곡면을 이룰 수도 있다.
제2 트렌치(T2)의 깊이는 제1 절연막(IL1)의 상면의 최고점으로부터 제1 절연막(IL1)의 상면의 최저점까지의 수직 거리로 정의될 수 있다. 제2 트렌치(T2)가 제1 절연막(IL1)을 관통하여 형성되는 경우, 제2 트렌치(T2)의 깊이는 제1 절연막(IL1)의 두께와 동일할 수 있다. 도시되지 않은 다른 예로, 제2 트렌치(T2)가 제1 절연막(IL1)의 일부 두께만큼 리세스되어 이루어지는 경우, 제2 트렌치(T2)의 깊이는 제1 절연막(IL1)의 두께보다 작을 수 있다. 또한, 제2 트렌치(T2)가 하부막인 게이트 절연막(GI)의 일부까지 연장되는 경우, 제2 트렌치(T2)의 깊이는 제1 절연막(IL1)의 두께보다 클 수도 있다.
제2 트렌치(T2)의 깊이는 제1 트렌치(T1)보다 깊게 형성될 수 있으며, 제1 절연막(IL1)의 두께와 동일할 수 있다. 일 실시예에서, 제2 트렌치(T2)의 깊이는 3000Å 내지 30000Å로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 절연막(IL1) 상에는 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다.
게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)은 일체로 형성되어 동일한 물질을 포함할 수 있다.
일 실시예에서, 두꺼운 구리(Thick Copper)가 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)에 적용될 수 있다. 구리는 저저항 금속 물질로서 배선이 두꺼운 구리로 형성될 경우 높은 전류 효율을 제공할 수 있으며, 후속 공정 예컨대, 본딩 과정에서 상당한 응력(stress)을 흡수할 수 있다.
한편, 두꺼운 구리를 배선에 적용하는 경우, 에치 스큐(etch skew)가 증가하여 미세 패턴을 구현하기 어려우며, 배선 간 중첩되는 경우 단차가 크게 발생하여 인해 스텝 커버리지(Step Coverage)가 악화될 수 있다.
본 실시예의 경우, 제1 절연막(IL1)의 제2 트렌치(T2) 내부에 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 형성하고, 데이터 라인(DL)을 단선시킴으로써, 두꺼운 구리를 배선에 적용하더도 미세 패턴을 구현할 수 있다.
구체적으로, 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)은 제2 트렌치(T2)에 의해 제2 트렌치(T2)의 깊이만큼 단차가 감소할 수 있다. 또한, 데이터 라인과 게이트 라인을 동일 평면에 배치하여, 단차 불량을 방지할 수 있으므로 배선을 보다 안정적으로 형성할 수 있다. 아울러, 배선 두께에 대한 제한이 없으므로, 배선을 충분히 두껍게 형성할 수 있다. 이에 따라, 미세 패턴을 구현할 수 있는 바, 표시 장치의 개구율을 향상시킬 수 있다.
일 실시예에서, 게이트 라인(GL) 및/또는 데이터 라인(DL) 미세 패턴의 선 폭과 라인 간격(L/S)은 1.5/1.5μm 이하이거나, 1.2/1.2μm 이하로 형성될 수 있다.
게이트 라인(GL) 및 데이터 라인(DL)의 두께는 제2 트렌치(T2)의 깊이와 동일할 수 있으며, 이 경우 제2 트렌치(T2)에 의해 게이트 라인(GL) 및 데이터 라인(DL)이 평탄화될 수 있다. 일 실시예에서, 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)의 두께는 3000Å 내지 30000Å로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소스 전극(SE) 및 드레인 전극(DE)의 두께는 게이트 라인(GL) 및 데이터 라인(DL)의 두께와 상이할 수 있다. 구체적으로, 소스 전극(SE) 및 드레인 전극(DE) 하부에 배치되는 반도체층(111)의 두께로 인해, 소스 전극(SE) 및 드레인 전극(DE)의 두께는 게이트 라인(GL) 및 데이터 라인(DL)의 두께보다 얇게 형성될 수 있다.
게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)은 그 하부에 시드층(SL)을 더 포함할 수 있다.
시드층(SL)은 제2 트렌치(T2) 내부에 배치될 수 있다. 시드층(SL)은 제2 트렌치(T2) 내부의 일면에 걸쳐 배치될 수 있다. 즉, 시드층(SL)은 제2 트렌치(T2) 내부에서 하벽과 측벽을 가질 수 있다. 시드층(SL)의 측벽 및 하벽의 두께는 동일할 수 있으나, 이에 제한되지 않으며 하벽의 두께가 측벽의 두께보다 두꺼울 수 있다.
시드층(SL)의 두께는 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)의 두께와 상이할 수 있다. 시드층(SL)의 두께는 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)의 두께보다 얇게 형성될 수 있다.
시드층(SL)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 팔라듐(Pd) 등의 다양한 금속으로 형성될 수 있다. 시드층(SL)은 상술한 금속 중 어느 하나를 포함하는 단일층으로 형성되거나, 상술한 금속의 합금을 포함하는 단일층으로 형성될 수 있다. 이외에도 시드층(SL)은 이중층 이상으로 형성될 수 있다.
상술한 바와 같이, 본 실시예에 따른 박막 트랜지스터 기판(1)은 제2 트렌치(T2) 내부에 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 형성하고, 데이터 라인(DL)을 단선시킴으로써, 단차 불량을 방지할 수 있으므로 배선을 보다 안정적으로 형성할 수 있다. 아울러, 배선 두께에 대한 제한이 없으므로 배선을 충분히 두껍게 확보할 수 있으며, 이에 따라 두꺼운 구리를 배선에 적용하여 미세 패턴을 구현할 수 있는 바, 표시 장치의 개구율을 향상시킬 수 있다.
제1 절연막(IL1) 상에는 저반사층(LR)이 배치될 수 있다. 저반사층(LR)은 게이트 라인(GL) 및 데이터 라인(DL)과 적어도 부분적으로 중첩될 수 있다.
일반적으로 저반사용 캡핑층(Capping Layer)을 도입하는 경우, 배선과 저반사용 캡핑층 간의 식각 속도 차이로 인해, 배선의 테이퍼 각(Taper Angle)이 20° 내지 30° 가량 높아지거나, 배선 상부에 팁이 발생할 수 있다. 이 경우, 후속 공정에 있어서 스텝 커버리지 불량이 발생할 수 있고, 이에 따라 배선이 단선될 우려가 있다.
이와 관련하여, 본 실시예에 따른 박막 트랜지스터 기판(1)은 게이트 라인(GL)과 데이터 라인(DL)이 제1 절연막(IL1)의 제2 트렌치(T2)에 의해 평탄화 되어 있으므로, 배선 상부에 팁이 발생하는 불량을 방지할 수 있다. 아울러, 배선의 테이퍼 각에 영향을 받지 않으므로, 안정적인 저반사 구조를 구현할 수 있다.
일 실시예에서, 저반사층(LR)은 반사율이 낮은 금속, 예컨대 크롬(Cr) 또는 티타늄(Ti) 등 다양한 금속으로 형성될 수 있다. 저반사층(LR)은 상술한 금속 중 어느 하나를 포함하는 단일층으로 형성되거나, 상술한 금속의 합금으로 형성된 단일층 또는 이중층 이상으로 형성될 수도 있다.
저반사층(LR)의 폭은 특별히 제한되지 않으나, 저반사층(LR)의 폭이 지나치게 얇게 형성되는 경우, 저반사층(LR)이 게이트 라인(GL) 및 데이터 라인(DL)과 비중첩되는 영역이 넓어지게 된다. 배선이 노출되는 영역이 넓어질수록 배선에서 외광이 반사되어 시인되는 비율이 증가하게 되어 표시 장치의 표시 품질이 저하될 수 있다. 이러한 관점에서 저반사층(LR)의 폭은 게이트 라인(GL) 및 데이터 라인(DL)의 폭보다 두껍게 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 5 내지 도 8은 다양한 실시예에 따른 저반사층의 단면도들이다. 도 5 내지 도 8은 도 1에 도시된 Ⅴ-Ⅴ'를 따라 절취하여 나타낸 것이다. 저반사층(LR)의 폭은 도 5에 도시된 바와 같이, 게이트 라인(GL) 및/또는 데이터 라인(DL)의 폭보다 두껍게 형성되어 게이트 라인(GL) 및/또는 데이터 라인(DL)을 전부 덮도록 형성될 수 있다.
또한, 도 6에 도시된 바와 같이, 저반사층(LR)의 폭과 게이트 라인(GL) 및/또는 데이터 라인(DL)의 폭이 동일하게 형성되어 저반사층(LR)과 게이트 라인(GL) 및/또는 데이터 라인(DL)이 일치하도록 정렬될 수 있다.
또한, 도 7에 도시된 바와 같이, 저반사층(LR)의 폭이 게이트 라인(GL) 및/또는 데이터 라인(DL)의 폭보다 좁게 형성되어, 게이트 라인(GL) 및/또는 데이터 라인(DL)의 일측과 타측의 소정의 폭을 노출시킬 수 있다.
또한, 도 8에 도시된 바와 같이, 저반사층(LR)이 일측으로 치우치도록 배치될 수 있다. 이에 따라, 저반사층(LR)의 일측은 제1 절연막(IL1)과 부분적으로 중첩하고, 저반사층(LR)의 타측은 게이트 라인(GL) 및/또는 데이터 라인(DL)의 타측의 소정의 폭을 노출시킬 수 있다.
저반사층(LR)의 두께는 게이트 라인(GL) 및 데이터 라인(DL)의 두께보다 얇게 형성될 수 있다. 일 실시예에서, 저반사층(LR)의 두께는 50Å 내지 500Å으로 형성될 수 있다.
저반사층(LR) 상에는 제2 절연막(IL2)이 배치될 수 있다.
제2 절연막(IL2)은 저반사층(LR), 소스 전극(SE) 및/또는 드레인 전극(DE)을 적어도 부분적으로 덮을 수 있다.
제2 절연막(IL2)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄 옥사이드, 또는 알루미늄 옥사이드 중 적어도 하나를 포함하여, 단일층 또는 이중층 구조로 형성될 수 있다.
제2 절연막(IL2)에는 제2 컨택홀(CN2)이 형성될 수 있다.
제2 컨택홀(CN2)은 제2 절연막(IL2)을 두께 방향으로 관통하여 단선된 일측 및 타측의 데이터 라인(DL)의 끝단 각각을 노출시킬 수 있다. 제2 컨택홀(CN2)의 제1 방향(X) 폭은 단선된 데이터 라인(DL)의 컨택 마진을 확보하기 위해 제1 방향(X)의 데이터 라인(DL)의 폭보다 넓은 폭으로 형성될 수 있다.
일 실시예에서, 제2 컨택홀(CN2)은 제2 절연막(IL2) 하부에 배치된 저반사층(LR)의 적어도 일부를 노출시킬 수 있다. 이 경우, 후술할 연결 패턴(CP)은 제2 컨택홀(CN2)을 통해 저반사층(LR)과 적어도 부분적으로 중첩될 수 있으며, 저반사층(LR)의 일면과 직접 접할 수 있다.
제2 절연막(IL2) 상에는 화소 전극(PE) 및 연결 패턴(CP)이 배치될 수 있다.
화소 전극(PE)은 제1 컨택홀(CN1)에 의해 노출된 드레인 전극(DE)과 전기적으로 연결될 수 있다. 화소 전극(PE)은 투명 도전막으로 형성될 수 있다. 예를 들어, 화소 전극(PE)은 IZO(indium zinc oxide), ITO(indium tin oxide), GIZO(gallium indium zinc oxide), GZO(gallium doped zinc oxide) 등의 투명 전도성 산화물(TCO; Transparent conductive oxide)을 포함할 수 있다.
연결 패턴(CP)은 제2 절연막(IL2) 및 데이터 라인(DL) 상에 배치되며, 데이터 라인(DL)과 적어도 부분적으로 중첩될 수 있다. 구체적으로, 연결 패턴(CP)은 데이터 라인(DL)과 중첩하는 제1 영역, 게이트 라인(GL)과 중첩하는 제2 영역, 및 데이터 라인(DL) 및 게이트 라인(GL)과 중첩하지 않는 제3 영역을 포함할 수 있다. 상기 제1 영역에서 연결 패턴(CP)은 단선된 데이터 라인(DL)들의 끝단과 적어도 부분적으로 중첩하며, 단선된 데이터 라인(DL)들과 직접 접할 수 있다. 또한, 상기 제1 영역에 형성되며 제2 절연막(IL2)을 관통하는 제2 컨택홀(CN2)을 통해 연결 패턴(CP)이 데이터 라인(DL)에 접속될 수 있다. 즉, 연결 패턴(CP)은 상기 제1 영역에서 단선된 일측과 타측의 데이터 라인(DL) 각각에 전기적으로 연결될 수 있다.
상기 제2 영역에서는 연결 패턴(CP)과 게이트 라인(GL) 사이에 제2 절연막(IL2)이 더 배치될 수 있다. 즉, 상기 제2 영역에서 연결 패턴(CP)은 게이트 라인(GL)과 중첩하되, 게이트 라인(GL)과 직접 접하지 않을 수 있다.
본 실시예의 경우, 단선된 데이터 라인(DL)을 연결 패턴(CP)을 통해 전기적으로 연결하므로, 데이터 패드(DP)로부터 전달된 신호를 일측의 데이터 라인(DL)에서 타측의 데이터 라인(DL)으로 전송할 수 있다.
연결 패턴(CP)의 상면은 평탄하게 형성될 수 있다. 본 실시예의 경우, 데이터 라인(DL) 및 게이트 라인(GL)이 중첩되지 않고 동일한 층에 배치되어 제2 절연막(IL2)의 상면이 평탄하게 형성될 수 있다. 이에 따라, 연결 패턴(CP)이 평탄한 제2 절연막(IL2)의 일면 상에 배치되므로, 연결 패턴(CP)이 배선과 중첩되더라도 단선되는 불량이 발생하지 않으며 연결 패턴(CP)의 상면 또한 평탄하게 형성될 수 있다.
연결 패턴(CP)의 폭은 도 1에서 도시된 바와 같이 일정하게 형성될 수 있으며, 연결 패턴(CP)의 폭은 데이터 라인(DL)의 폭보다 넓게 형성될 수 있다. 다만, 이에 제한되는 것은 아니며 연결 패턴(CP)의 폭 및 평면 형상은 다양하게 변형 가능하다. 예를 들어, 데이터 라인(DL)과 접하는 연결 패턴(CP)의 끝단이 다른 영역에 비해 상대적으로 넓은 폭으로 형성될 수 있다. 연결 패턴(CP)의 끝단은 제2 컨택홀(CN2)보다 크게 형성될 수 있다. 이에 따라, 데이터 라인(DL)과 연결 패턴(CP) 간의 컨택 영역을 확보할 수 있다.
연결 패턴(CP)의 두께는 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)의 두께와 상이할 수 있다. 구체적으로, 연결 패턴(CP)의 두께는 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)의 두께보다 얇게 형성될 수 있다.
연결 패턴(CP)은 투명 도전막으로 형성될 수 있다. 예를 들어, 화소 전극(PE)은 IZO(indium zinc oxide), ITO(indium tin oxide), GIZO(gallium indium zinc oxide), GZO(gallium doped zinc oxide) 등의 투명 전도성 산화물(TCO; Transparent conductive oxide)을 포함할 수 있다. 일 실시예에서, 연결 패턴(CP)은 화소 전극(PE)과 동시에 형성될 수 있으며, 화소 전극(PE)과 동일한 물질로 이루어지거나, 동일한 두께로 형성될 수 있다.
도 2에서는 연결 패턴(CP)이 데이터 라인(DL) 상부에 배치되는 구조를 도시하였으나 이에 제한되는 것은 아니며, 연결 패턴(CP)은 데이터 라인(DL) 하부에 배치되어 데이터 라인(DL)과 부분적으로 중첩될 수 있다. 이에 따라, 연결 패턴(CP)을 통해 단선된 일측과 타측의 데이터 라인(DL) 각각이 전기적으로 연결될 수 있음은 앞서 설명한 바와 같다.
이하, 본 발명의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 9는 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 도 9는 도 1에 도시된 Ⅲ-Ⅲ'에 대응되는 선을 따라 절취하여 나타내었다. 도 9를 참조하면, 본 실시에에 따른 박막 트랜지스터 기판(1_1)은 기판(SUB) 상에 제3 절연막(IL3)이 더 배치된다는 점에서 도 2 내지 도 4의 실시예와 상이하다. 제3 절연막(IL3)은 기판(SUB)과 제1 절연막(IL1) 사이에 배치될 수 있다.
제3 절연막(IL3)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층으로 형성될 수 있다. 제3 절연막(IL3)은 제1 절연막(IL1) 및/또는 제2 절연막(IL2)과 동일한 물질을 포함할 수 있다.
제3 절연막(IL3)에는 제3 트렌치(T3)가 형성될 수 있다. 제3 트렌치(T3)는 제3 절연막(IL3)의 상면으로부터 함몰된 형상일 수 있다. 제3 트렌치(T3)의 평면 형상은 게이트 전극(GE)의 평면 형상에 대응될 수 있다. 제3 트렌치(T3)의 단면 형상은 도 9에 도시된 바와 같이 제3 절연막(IL3)의 두께 방향으로 식각되어 측면과 하면을 가질 수 있다. 다만, 이에 제한되는 것은 아니며 제3 트렌치(T3)의 단면 형상은 제3 절연막(IL3)의 일면 상에서 곡면을 이룰 수 있다. 제3 트렌치(T3)는 제3 절연막(IL3)을 두께 방향으로 관통하여 제3 절연막(IL3) 하부에 직접 배치된 층 예컨대, 기판(SUB)을 외부로 노출할 수 있다. 제3 트렌치(T3)의 깊이는 제3 절연막(IL3) 상면의 최고점으로부터 제3 절연막(IL3) 상면의 최저점까지의 수직 거리로 정의될 수 있다.
제3 절연막(IL3)의 제3 트렌치(T3) 내부에는 게이트 전극(GE)이 배치될 수 있다. 이에 따라, 게이트 전극(GE)과 제3 절연막(IL3)의 단차로 인한 불량을 방지할 수 있다. 구체적으로, 게이트 전극(GE)이 제3 절연막(IL3)의 평탄한 일면 상에 배치되는 경우, 게이트 전극(GE)과 제3 절연막(IL3) 간에 단차가 형성될 수 있다. 본 실시예의 경우, 게이트 전극(GE)이 제3 절연막(IL3)의 제3 트렌치(T3) 내부에 형성됨에 따라 제3 트렌치(T3)의 깊이만큼 게이트 전극(GE)과 제3 절연막(IL3)의 단차가 감소할 수 있다. 즉, 게이트 전극(GE)의 상면과 제3 절연막(IL3)의 상면이 비교적 평탄하게 형성되어 게이트 전극(GE) 및 제3 절연막(IL3) 상에 배치되는 배선 및/또는 층의 스텝 커버리지가 개선되어 배선을 보다 안정적으로 형성할 수 있다. 일 실시예에서, 제3 트렌치(T3)의 깊이와 게이트 전극(GE)의 두께는 동일할 수 있다. 이 경우, 게이트 전극(GE)의 상면과 제3 절연막(IL3)의 상면은 평탄한 일면을 이룰 수 있다.
또한, 본 실시예에 따른 박막 트랜지스터 기판(1_1)은 도 2 내지 도 4에 따른 박막 트랜지스터 기판(1)과 달리 기판(SUB) 상에 트렌치를 형성하지 않으므로 기판(SUB)의 강도가 더욱 우수할 수 있다.
도 10은 또 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 11은 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 도 11은 도 10의 ⅩⅠ-ⅩⅠ' 선을 따라 자른 단면도이다. 도 10 내지 도 11을 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(1_2)은 저반사층(LR)이 소스 전극(SE) 및 드레인 전극(DE)의 상부에 더 배치된다는 점에서 도 2 내지 도 4의 실시예와 상이하다.
저반사층(LR)은 소스 전극(SE) 및 드레인 전극(DE)과 적어도 부분적으로 중첩될 수 있다. 저반사층(LR)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접할 수 있다. 본 실시예의 경우, 저반사층(LR)은 게이트 라인(GL) 및 데이터 라인(DL)뿐만 아니라 소스 전극(SE) 및 드레인 전극(DE)과 더 중첩되어 전극 표면에 입사하여 반사된 광을 더욱 효과적으로 차단하는 역할을 할 수 있다. 구체적으로, 소스 전극(SE) 및 드레인 전극(DE)은 저저항 금속 물질인 구리로 이루어질 수 있으며, 구리의 높은 반사율로 인해 전극에서 외광이 반사되어 시인될 수 있다. 본 실시예의 경우, 저반사층(LR)을 전극과도 중첩되도록 배치하여 전극으로부터 반사되는 광을 차단할 수 있으며, 표시 장치의 표시 품질을 더욱 향상시킬 수 있다.
저반사층(LR)은 평면상 소스 전극(SE) 및 드레인 전극(DE)을 따라 배치되되, 소스 전극(SE) 상에 배치된 저반사층(LR)과 드레인 전극(DE) 상에 배치된 저반사층(LR)은 서로 이격되어 배치될 수 있다. 구체적으로, 소스 전극(SE) 및 드레인 전극(DE) 상에 배치된 저반사층(LR)이 서로 접하는 경우, 소스 전극(SE)과 드레인 전극(DE) 간에 쇼트가 발생할 수 있다. 따라서, 소스 전극(SE) 및 드레인 전극(DE) 상에 배치된 저반사층(LR)의 폭은 서로 이격될 수 있을 정도의 폭으로 형성되어야 한다. 한편, 저반사층(LR)의 폭이 지나치게 얇게 형성되는 경우 저반사층(LR)이 소스 전극(SE) 및 드레인 전극(DE)과 비중첩되는 영역이 넓어질 수 있다. 전극이 노출되는 영역이 넓어질수록 전극에서 외광이 반사되어 시인되는 비율이 증가하게 되어 표시 장치의 표시 품질이 저하될 수 있다.
저반사층(LR)의 두께는 소스 전극(SE) 및 드레인 전극(DE)의 두께와 상이할 수 있다. 저반사층(LR)의 두께는 소스 전극(SE) 및 드레인 전극(DE)의 두께보다 얇게 형성될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)과 중첩하는 저반사층(LR)은 게이트 라인(GL) 및 데이터 라인(DL)과 중첩하는 저반사층(LR)과 일체로 형성되어 동일한 물질을 포함할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
상술한 바와 같이 본 실시예에 따른 박막 트랜지스터 기판(1_2)은 소스 전극(SE) 및 드레인 전극(DE) 상에 저반사층(LR)을 배치하여 전극으로부터 반사되는 광을 더욱 효과적으로 차단할 수 있다. 아울러, 차광을 위해 소스 전극(SE) 및 드레인 전극(DE) 상에 배치되는 블랙 매트릭스 등을 생략할 수 있으므로 공정을 보다 단순화할 수 있다.
도 12는 또 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 12를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판(1_3)은 게이트 라인(GL)이 단선되어 이격되도록 배치된다는 점에서 도 1의 실시예와 상이하다.
데이터 라인(DL)을 사이에 두고 단선되어 이격되도록 배치된다. 즉, 게이트 라인(GL)은 부분적으로 단선되어 데이터 라인(DL)과 중첩되지 않는다. 단선된 게이트 라인들(GL)은 연결 패턴(CP)을 통해 전기적으로 연결될 수 있다.
저반사층(LR)은 제1 방향(X) 및 제2 방향(Y)을 따라 격자 형태로 연장되되, 적어도 부분적으로 단선될 수 있다. 구체적으로, 저반사층(LR)은 게이트 라인(GL)과 적어도 부분적으로 중첩되도록 제1 방향(X)을 따라 연장될 수 있다. 또한, 저반사층(LR)은 데이터 라인(DL)과 적어도 부분적으로 중첩되도록 제2 방향(Y)을 따라 연장될 수 있다. 이 경우, 제1 방향(X)으로 연장되는 저반사층(LR)이 부분적으로 단선될 수 있으며, 제1 방향(X)으로 연장되는 저반사층(LR)은 제2 방향(Y)으로 연장되는 저반사층(LR)과 중첩되지 않을 수 있다. 즉, 게이트 라인(GL)과 중첩하는 저반사층(LR)은 데이터 라인(DL) 및/또는 데이터 라인(DL)과 중첩하는 저반사층(LR)과 중첩되지 않을 수 있다. 저반사층(LR)은 단선된 게이트 라인(GL)의 끝단을 노출시킬 수 있다. 저반사층(LR)에 의해 노출된 게이트 라인(GL)이 연결 패턴(CP)과 접할 수 있다. 연결 패턴(CP)은 제1 방향(X)을 따라 단속적으로 배열된 게이트 라인들(GL) 사이마다 배치될 수 있다.
구체적으로, 연결 패턴(CP)은 제2 절연막(IL2) 및 게이트 라인(GL) 상에 배치되며, 게이트 라인(GL)과 적어도 부분적으로 중첩될 수 있다. 구체적으로, 연결 패턴(CP)은 단선된 게이트 라인(GL)들의 끝단과 적어도 부분적으로 중첩될 수 있다. 연결 패턴(CP)은 제2 절연막(IL2)을 관통하는 제4 컨택홀(CN4)을 통해 게이트 라인(GL)에 접속될 수 있다. 즉, 연결 패턴(CP)은 단선된 일측과 타측의 게이트 라인(GL) 각각에 전기적으로 연결될 수 있다.
본 실시예에 따른 박막 트랜지스터 기판(1_3)의 경우, 제1 절연막(IL1)의 제2 트렌치(T2) 내부에 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 형성하고, 게이트 라인(GL)을 단선시킴으로써, 두꺼운 구리를 배선에 적용하더도 미세 패턴을 구현할 수 있음은 앞서 설명한 바와 같다.
계속해서, 상술한 바와 같은 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다. 다양한 실시예에 따른 박막 트랜지스터 기판들 중에서, 도 1 내지 도 4의 박막 트랜지스터 기판을 제조하는 방법을 예로 하여 설명하기로 한다. 도 1 및 도 4와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 13 내지 도 22은 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 공정 단계별 평면도 및 단면도들이다. 하기에서 설명되는 단면도들은 도 13에 도시된 ⅩⅡ-ⅩⅡ'에 대응하는 선을 따라 절취하여 나타낸 것이다.
일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판(SUB)을 준비하고 기판(SUB) 상에 제1 트렌치(T1)를 형성하고, 제1 트렌치(T1) 상에 게이트 전극(GE), 게이트 절연막(GI), 반도체층(111) 및 오믹 컨택층(113)을 형성하는 단계, 기판(SUB) 상에 제1 절연막(IL1)을 형성하고, 제1 절연막(IL1)에 제2 트렌치(T2)를 형성하는 단계, 제2 트렌치(T2) 내부에 시드층(SL), 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 동시에 형성하는 단계, 게이트 라인(GL), 데이터 라인(DL)상에 저반사층(LR)을 형성하는 단계, 제1 절연막(IL1) 상에 제2 절연막(IL2)을 형성하고, 제2 절연막(IL2)에 제1 컨택홀(CN1) 및 제2 컨택홀(CN2)을 형성하는 단계, 제1 컨택홀(CN1)과 중첩하는 화소 전극(PE) 및 제2 컨택홀(CN2)과 중첩하는 연결 패턴(CP)을 동시에 형성하는 단계를 포함할 수 있다.
도 13 내지 도 14을 참조하면, 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 기판(SUB)을 준비하고, 기판(SUB) 상에 제1 트렌치(T1)를 형성한다. 구체적으로, 기판(SUB) 상에 포토 레지스터(미도시)를 도포한 후 제1 마스크를 이용하여 패터닝하여 제1 마스크 패턴(미도시)을 형성하게 된다. 이후 제1 마스크 패턴을 통해 노출된 기판(SUB)을 식각함으로써 도 14에 도시된 바와 같이 제1 트렌치(T1)를 형성하게 된다. 제1 트렌치(T1)를 형성한 후, 기판(SUB) 상부의 제1 마스크 패턴을 제거한다.
이어서, 제1 트렌치(T1) 상에 게이트 전극(GE), 게이트 절연막(GI), 반도체층(111) 및 오믹 컨택층(113)을 형성한다. 구체적으로, 기판(SUB) 상에 제1 도전막(미도시)을 형성한다. 제1 도전막은 단일층 또는 이중층 이상으로 형성될 수 있다. 제1 도전막은 다양한 금속으로 형성될 수 있으며, 예를 들어, 제1 도전막은 티타늄을 포함하는 배리어 금속층과 구리를 포함하는 저저항 금속층의 적층 구조로 형성될 수 있다. 이어서, 제1 도전막 상에 제2 마스크를 이용하여 패터닝하여 제2 마스크 패턴(미도시)을 형성한다. 이후, 제2 마스크 패턴을 식각 배리어로 이용한 식각 공정으로 제1 도전막을 식각하여 게이트 전극(GE)을 형성한다. 게이트 전극(GE)을 형성한 후, 기판(SUB) 상부의 제2 마스크 패턴을 제거한다. 이어서, 게이트 전극(GE)을 덮는 게이트 절연막(GI)을 기판(SUB) 상에 형성한다.
이어서, 게이트 절연막(GI) 상에 제1 반도체막(미도시) 및 제2 반도체막(미도시)을 순차로 적층한다. 제1 반도체막은 비정질 실리콘을 포함할 수 있다. 제2 반도체막은 n형 불순물이 도핑된 비정질 실리콘막을 포함할 수 있다. 제1 및 제2 반도체막은 비정질 실리콘 증착 후, 비정질 실리콘 표면에 n형 불순물을 주입함으로써 서로 다른 층으로 구분될 수 있다. 이어서 제2 반도체막 상에 제3 마스크를 이용하여 패터닝하여 제3 마스크 패턴(미도시)을 형성한다. 이 경우, 제3 마스크는 슬릿 마스크로서 제3 마스크 패턴의 두께를 조절함으로써 제2 반도체막을 선택적으로 식각하여 반도체층(111) 및 오믹 컨택층(113)을 형성한다. 예를 들면, 소스 전극(SE) 및 드레인 전극(DE)과 중첩하지 않는 제2 반도체막을 선택적으로 제거하여 제1 반도체막을 노출시킴으로써 반도체층(111)을 형성한다. 이에 따라, 반도체층(111)에 채널 영역이 정의될 수 있다. 반도체층(111) 및 오믹 컨택층(113)을 형성한 후, 제3 마스크 패턴을 제거한다.
이어서, 도 15 내지 도 16를 참조하면, 기판(SUB) 상에 제1 절연막(IL1)을 형성하고, 제1 절연막(IL1)에 제2 트렌치(T2)를 형성하고, 제2 트렌치(T2) 내부에 시드층(SL), 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 동시에 형성한다.
구체적으로, 제1 절연막(IL1)은 실리콘 질화막(SiNx)으로 형성될 수 있으며, 예를 들어, 플라즈마 화학 기상 증착법(PECVD)에 의해 형성될 수 있다. 제1 절연막(IL1) 증착 이후, 제4 마스크를 이용하여 패터닝하여 제4 마스크 패턴(미도시)을 형성하게 된다. 이후 제4 마스크 패턴을 통해 노출된 제1 절연막(IL1)을 식각함으로써 도 16에 도시된 바와 같이 제2 트렌치(T2)를 형성하게 된다. 이 경우, 제2 트렌치(T2)의 테이퍼 각은 75° 내지 90°로 형성될 수 있다.
이어서, 제2 트렌치(T2) 내부에 시드층(SL), 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 일체로 형성한다. 구체적으로, 제1 절연막(IL1)의 일면 상에 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 팔라듐(Pd) 등과 같은 금속물질을 스퍼터링 방법으로 도포하여 시드막(미도시)을 형성한다. 시드막을 형성한 후, 무전해도금 방법 또는 스퍼터링 방법에 의해 시드막이 형성된 제1 절연막(IL1)의 제2 트렌치(T2) 내부에 구리막(미도시)을 형성한다. 구리막 형성 이후, 화학 기계적 연마(CMP, Chemical Mechanical Polish) 공정에 의해 시드막 및 구리막 표면을 평탄화하여 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 동일 평면에 배치하여 단차 불량을 방지하고, 미세 패턴을 구현하여 표시 장치의 개구율을 향상시킬 수 있음은 앞서 설명한 바와 같다. 아울러, 본 실시예에 따른 박막 트랜지스터의 제조 방법의 경우, 게이트 라인(GL), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)이 동시에 형성될 수 있으므로 박막 트랜지스터 기판의 제조 공정을 단순화할 수 있다.
이어서, 도 17 내지 도 18을 참조하면, 게이트 라인(GL), 데이터 라인(DL) 상에 저반사층(LR)을 형성한다. 구체적으로, 제1 절연막(IL1) 상에 저반사막(미도시)을 형성한다. 저반사막은 단일층 또는 이중층 이상으로 형성될 수 있다. 저반사막은 반사율이 낮은 금속 예컨대, 크롬(Cr) 또는 티타늄(Ti) 또는 이들의 합금으로 형성될 수 있다. 저반사막은 상기 물질을 스퍼터링 방법으로 도포하여 형성될 수 있다. 이어서, 저반사막 상에 제5 마스크를 이용하여 패터닝하여 제5 마스크 패턴(미도시)을 형성한다. 이후, 제5 마스크 패턴을 식각 배리어로 이용한 식각 공정으로 저반사막을 식각하여 저반사층(LR)을 형성한다.
본 실시예의 경우, 저반사층(LR)을 반사율이 높은 구리로 이루어진 게이트 라인(GL) 및 데이터 라인(DL)과 중첩하도록 형성하여 배선으로부터 반사되어 시인되는 광을 차단할 수 있으며, 표시 장치의 표시 품질을 향상시킬 수 있음은 앞서 설명한 바와 같다.
이어서, 도 19 내지 도 20를 참조하면, 제1 절연막(IL1) 상에 제2 절연막(IL2)을 형성하고, 제6 마스크를 이용하여 제2 절연막(IL2)에 제1 컨택홀(CN1) 및 제2 컨택홀(CN2)을 형성한다. 제2 절연막(IL2)은 실리콘 질화막(SiNx)으로 형성될 수 있으며, 예를 들어, 플라즈마 화학 기상 증착법(PECVD)에 의해 형성될 수 있다. 제2 절연막(IL2)에는 제2 절연막(IL2)을 관통하는 제1 컨택홀(CN1) 및 제2 컨택홀(CN2)이 형성될 수 있다. 제1 컨택홀(CN1)은 제2 절연막(IL2)을 관통하여 드레인 전극(DE)의 끝단을 노출시킬 수 있다. 제2 컨택홀(CN2)은 제2 절연막(IL2)을 관통하여 단선된 두 데이터 라인(DL)의 끝단을 노출시킬 수 있다. 제2 컨택홀(CN2)은 데이터 라인(DL)과 연결 패턴(CP)의 컨택 마진을 확보하기 위해 데이터 라인(DL) 각각의 폭보다 넓은 폭으로 형성될 수 있다.
이어서, 도 21 내지 도 22을 참조하면, 제1 컨택홀(CN1)과 중첩하는 화소 전극(PE) 및 제2 컨택홀(CN2)과 중첩하는 연결 패턴(CP)을 형성하여 박막 트랜지스터 기판과 같은 표시 장치가 완성된다. 구체적으로, 제2 절연막(IL2) 상에 IZO, ITO, GIZO, GZO 등의 투명 전극 물질을 전면 증착한 후, 제7 마스크를 이용하여 화소 전극(PE)과 연결 패턴(CP)을 동시에 패터닝한다. 이 경우, 화소 전극(PE) 제1 컨택홀(CN1)을 통해 드레인 전극(DE)에 접속되며, 연결 패턴(CP)은 제2 컨택홀(CN2)을 통해 단선된 데이터 라인(DL)의 끝단에 각각 접속될 수 있다.
본 실시예의 경우, 데이터 라인(DL)을 단선시켜 배선 중첩으로 인한 단차 불량을 방지하는 한편, 연결 패턴(CP)을 통해 단선된 데이터 라인(DL)을 전기적으로 연결하여 데이터 패드(DP)로부터의 신호를 데이터 라인(DL)에 전송할 수 있음은 앞서 설명한 바와 같다. 아울러, 연결 패턴(CP)과 화소 전극(PE)을 동시에 형성할 수 있는 바, 박막 트랜지스터 기판의 제조 공정을 단순화할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1: 박막 트랜지스터 기판
SUB: 기판
GE: 게이트 전극
GL: 게이트 라인
DL: 데이터 라인
SE: 소스 전극
DE: 드레인 전극
LR: 저반사층
CP: 연결 패턴
PE: 화소 전극

Claims (20)

  1. 제1 트렌치를 포함하는 기판;
    상기 제1 트렌치 내에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치되고 제2 트렌치를 포함하는 절연막;
    상기 제2 트렌치 내에 배치되고 제1 방향으로 연장되는 게이트 라인;
    상기 제2 트렌치 내에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인; 및
    상기 제2 트렌치 내에 배치되는 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 라인과 상기 데이터 라인은 서로 비중첩하고,
    상기 게이트 라인 또는 상기 데이터 라인 상부에 배치되고, 상기 게이트 라인 또는 상기 데이터 라인과 적어도 부분적으로 중첩하는 저반사층을 더 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 데이터 라인은 상기 게이트 라인과 교차하는 부분에서 단선된 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 게이트 라인 또는 상기 데이터 라인 상에 배치되고 단선된 상기 데이터 라인을 전기적으로 연결하는 연결 패턴을 더 포함하는 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 게이트 라인은 상기 데이터 라인과 교차하는 부분에서 단선된 박막 트랜지스터 기판.
  5. 삭제
  6. 제1 항에 있어서,
    상기 소스 전극 또는 상기 드레인 전극 상부에 배치되고, 상기 소스 전극 또는 상기 드레인 전극과 적어도 부분적으로 중첩하는 저반사층을 더 포함하는 박막 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 및 상기 드레인 전극은 동일한 물질을 포함하는 박막 트랜지스터 기판.
  8. 제7 항에 있어서,
    상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 및 상기 드레인 전극은 구리(Cu)를 포함하는 박막 트랜지스터 기판.
  9. 기판;
    기판 상에 배치되고, 제1 트렌치를 포함하는 제1 절연막;
    상기 제1 트렌치 내에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치되고 제2 트렌치를 포함하는 절연막;
    상기 제2 트렌치 내에 배치되고 제1 방향으로 연장되는 게이트 라인;
    상기 제2 트렌치 내에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인;
    상기 제2 트렌치 내에 배치된 소스 전극 및 드레인 전극; 및
    상기 게이트 라인 또는 상기 데이터 라인 상에 배치되고, 상기 게이트 라인 또는 상기 데이터 라인과 적어도 부분적으로 중첩하는 저반사층; 을 포함하는 박막 트랜지스터 기판.
  10. 제9 항에 있어서,
    상기 게이트 라인과 상기 데이터 라인은 서로 비중첩하는 박막 트랜지스터 기판.
  11. 제10 항에 있어서,
    상기 데이터 라인은 상기 게이트 라인과 교차하는 부분에서 단선된 박막 트랜지스터 기판.
  12. 제11 항에 있어서,
    상기 게이트 라인 또는 상기 데이터 라인 상에 배치되고 단선된 상기 데이터 라인을 전기적으로 연결하는 연결 패턴을 더 포함하는 박막 트랜지스터 기판.
  13. 삭제
  14. 제9 항에 있어서,
    상기 게이트 전극의 두께는 상기 게이트 라인의 두께보다 얇고 상기 저반사층의 두께보다 두꺼운 박막 트랜지스터 기판.
  15. 제9 항에 있어서,
    상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 또는 상기 드레인 전극은 동일한 물질을 포함하는 박막 트랜지스터 기판.
  16. 제15 항에 있어서,
    상기 게이트 라인 및 상기 데이터 라인의 두께는 3000Å 내지 30000Å 인 박막 트랜지스터 기판.
  17. 기판에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 절연막을 형성하는 단계;
    상기 절연막에 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 게이트 라인, 데이터 라인, 소스 전극, 및 드레인 전극을 동시에 형성하는 단계;
    상기 데이터 라인 상에 연결 패턴을 형성하는 단계; 및
    상기 절연막 상에 화소 전극을 형성하는 단계를 포함하고,
    상기 게이트 라인 또는 상기 데이터 라인 상에 상기 게이트 라인 또는 상기 데이터 라인과 적어도 부분적으로 중첩하도록 저반사층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제17 항에 있어서,
    상기 연결 패턴을 형성하는 단계는 상기 화소 전극을 형성하는 단계와 동시에 진행되는 박막 트랜지스터 기판의 제조 방법.
  19. 제18 항에 있어서,
    상기 게이트 라인, 상기 데이터 라인, 상기 소스 전극, 및 상기 드레인 전극을 형성하는 단계는 구리(Cu)를 포함하는 금속을 이용하여 도금하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  20. 삭제
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* Cited by examiner, † Cited by third party
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TWI760038B (zh) 2020-12-30 2022-04-01 友達光電股份有限公司 畫素陣列基板
CN112669720B (zh) * 2021-01-12 2022-06-10 Tcl华星光电技术有限公司 Led面板及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096096A1 (en) 2003-12-02 2007-05-03 Semiconductor Energy Laboratory Co., Ltd. Electronic device and semiconductor device and method for manufacturing the same
US20170330945A1 (en) 2016-05-11 2017-11-16 Hyundai Autron Co., Ltd. Semiconductor device and method of fabricating the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100483238C (zh) 2006-12-08 2009-04-29 中芯国际集成电路制造(上海)有限公司 硅基液晶显示装置反射镜面的制作方法
KR20090076046A (ko) 2008-01-07 2009-07-13 삼성전자주식회사 액정 표시 장치와 그 제조 방법
KR101361925B1 (ko) * 2010-07-07 2014-02-21 엘지디스플레이 주식회사 저저항배선 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법
KR20140038161A (ko) * 2012-09-20 2014-03-28 한국전자통신연구원 박막 트랜지스터 및 그 제조 방법
KR102616853B1 (ko) * 2016-07-15 2023-12-26 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
CN107623009A (zh) * 2017-09-29 2018-01-23 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板和显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096096A1 (en) 2003-12-02 2007-05-03 Semiconductor Energy Laboratory Co., Ltd. Electronic device and semiconductor device and method for manufacturing the same
US20170330945A1 (en) 2016-05-11 2017-11-16 Hyundai Autron Co., Ltd. Semiconductor device and method of fabricating the same

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