KR102586690B1 - 패턴 시트, 반도체 중간 산물 및 홀 에칭 방법 - Google Patents

패턴 시트, 반도체 중간 산물 및 홀 에칭 방법 Download PDF

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Abstract

패턴 시트, 반도체 중간 산물 및 홀 에칭 방법을 개시한다. 상기 패턴 시트는 기판(500), 유전체층(400) 및 마스크 구조를 포함한다. 상기 마스크 구조는 복수의 마스크층을 포함한다. 여기에서 최상층의 마스크층은 포토레지스트층이다. 각 마스크층의 두께와 상기 마스크층 아래에 위치한 각 필름층 사이의 에칭 선택비는 다음 조건을 충족시킨다. 즉, 각 인접한 2개의 마스크층에서 하층 마스크층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 상층 마스크층의 남은 두께는 0 이상이다. 또한 유전체층(400)에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 유전체층(400) 위에 위치한 모든 마스크층의 남은 두께는 0보다 크다. 또한 기판(500)에 소정 깊이의 홀이 형성되는 동시에, 유전체층(400) 위에 위치한 모든 마스크층의 남은 두께는 0 이상이다. 상술한 기술적 해결책을 채택하면 기판(500) 상에 깊이가 비교적 큰 홀을 형성하여 사용 수요를 충족시킬 수 있다.

Description

패턴 시트, 반도체 중간 산물 및 홀 에칭 방법
본 발명은 반도체 제조 기술 분야에 관한 것으로, 보다 상세하게는 패턴 시트, 반도체 중간 산물 및 홀 에칭 방법에 관한 것이다.
사용자 요구에 영향을 받아 IC 제조업은 이미 2차원(2D) 평면 집적 제조 기술에서 3차원(3D) 입체 집적 제조 기술로 이동하였다. 3D 입체 집적 제조 기술에서는 에칭 기술을 채택하여 기판과 기판 사이에 이들 둘을 수직으로 도통시키는 통공을 형성할 수 있다. 상기 기판은 실리콘 기판(웨이퍼)일 수 있다. 구체적으로, 기판의 표면에는 일반적으로 상보성 금속 산화물 반도체(Complementary Metal-Oxide-Semiconductor, COMS) 유전체층이 설치된다. 상술한 통공을 형성하는 과정에서, 먼저 CMOS 유전체층을 에칭하여 상기 CMOS 유전체층을 관통하는 통공을 형성해야 한다. 그 후 기판을 에칭하여 기판을 관통하영 통공을 형성한다.
현재 에칭 공정에 채택되는 마스크는 일반적으로 포토레지스트 마스크이다. 상기 포토레지스트 마스크는 통상적으로 COMS 유전체층에서 기판에서 먼 일측에 형성된다. 이는 포토레지스트 마스크가 CMOS 유전체층과 기판 2층 에칭의 마스크 역할을 맡도록 해야 한다. 그러나 포토리소그래피 기술의 노광 에너지와 정밀도 등 요인의 제한으로 인해, 포토레지스트 마스크의 두께는 마스크 개구 치수보다 작아야 한다. 결과적으로 포토레지스트 마스크의 두께에 상한이 존재하게 되며, 직경이 더 작고(예를 들어 2 내지 5μm) 깊이가 더 큰 홀의 포토레지스트 마스크에 대한 두께 요건을 충족하지 못할 수 있다.
본 발명은 패턴 시트 및 홀 에칭 방법을 개시한다. 이는 기판 상에 깊이가 더 큰 홀을 형성하여 사용 수요를 충족시킬 수 있다.
상술한 문제를 해결하기 위해, 본 발명은 이하의 기술적 해결책을 채택한다.
본 발명의 실시예는 패턴 시트를 제공한다. 여기에는 기판, 상기 기판에서 멀어지는 방향을 따라 상기 기판 상에 순차적으로 설치된 유전체층 및 마스크 구조가 포함된다. 상기 마스크 구조는 상기 유전체층의 상기 기판에서 먼 일측으로부터 상기 기판에서 멀어지는 방향을 따라 순차적으로 적층 설치된 복수의 마스크층을 포함한다. 여기에서 최상층의 상기 마스크층은 포토레지스트층이다. 또한 각 상기 마스크층의 두께와 상기 마스크층 아래에 위치한 각 필름층 사이의 에칭 선택비는 다음 조건을 충족시킨다. 즉, 상기 마스크 구조를 이용해 상기 기판과 상기 유전체층에 대응하는 홀을 형성하는 에칭 공정을 수행하는 과정에서, 각 인접한 2개의 상기 마스크층에서 하층 마스크층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 상층 마스크층의 남은 두께는 0 이상이다. 또한 상기 유전체층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 상기 유전체층 위에 위치한 모든 마스크층의 남은 두께는 0보다 크다. 또한 상기 기판에 소정 깊이의 홀이 형성되는 동시에, 상기 유전체층 위에 위치한 모든 마스크층의 남은 두께는 0 이상이다.
선택적으로, 상기 마스크층은 2개이다. 각각 상기 기판에서 멀어지는 방향을 따라 순차적으로 적층 설치된 제2 마스크층 및 제1 마스크층이다. 여기에서 상기 제1 마스크층은 포토레지스트층이다. 상기 제1 마스크층 및 상기 제2 마스크층 각각의 두께와 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비는 하기 조건을 충족시킨다.
d1×S5＞d2이고 d2≥(d1－d4/S3)×S2/S1＋d4/S4; 또는
d1×S5＝d2이고 d2＞(d1－d4/S3)×S2/S1＋d4/S4.
여기에서 d1은 상기 제1 마스크층의 두께이고, d2는 상기 제2 마스크층의 두께이고, d4는 상기 유전체층의 두께이다. S1은 상기 기판과 상기 제1 마스크층의 에칭 선택비이고, S2는 상기 기판과 상기 제2 마스크층의 에칭 선택비이다. S3은 상기 유전체층과 상기 제1 마스크층의 에칭 선택비이고, S4는 상기 유전체층과 상기 제2 마스크층의 에칭 선택비이다. S5는 상기 제2 마스크층과 상기 제1 마스크층의 에칭 선택비이다.
선택적으로, 상기 제2 마스크층은 실리콘 원소를 함유한 재료를 포함한다.
선택적으로, 상기 제2 마스크층은 이산화규소층이다.
선택적으로, 상기 마스크층은 3개이다. 각각 상기 기판에서 멀어지는 방향을 따라 순차적으로 적층 설치된 제3 마스크층, 제2 마스크층 및 제1 마스크층이다. 여기에서 상기 제1 마스크층은 포토레지스트층이다. 또한 상기 제1 마스크층, 상기 제2 마스크층 및 상기 제3 마스크층 각각의 두께와 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비는 하기 조건을 충족시킨다.
d1'×S5'＞d2'이고, d2'×S6'≥d3'이고, d3'≥(d1'－d4'/S3')×S2'/S1'＋d4'/S4'; 또는
d1'×S5'≥d2'이고, d2'×S6'＞d3'이고, d3'≥(d1'－d4'/S3')×S2'/S1'＋d4'/S4'; 또는
d1'×S≥d2'이고, d2'×S6'≥d3'이고, d3'＞(d1'－d4'/S3')×S2'/S1'＋d4'/S4'이다.
여기에서 d1'는 상기 제1 마스크층의 두께이고, d2'는 상기 제2 마스크층의 두께이다. d3'는 상기 제3 마스크층의 두께이고, d4'는 상기 유전체층의 두께이다. S1'는 상기 기판과 상기 제1 마스크층의 에칭 선택비이고, S2'는 상기 기판과 상기 제3 마스크층의 에칭 선택비이다. S3'는 상기 유전체층과 상기 제1 마스크층의 에칭 선택비이고, S4'는 상기 유전체층과 상기 제3 마스크층의 에칭 선택비이다. S5'는 상기 제2 마스크층과 상기 제1 마스크층의 에칭 선택비이고, S6'는 상기 제3 마스크층과 상기 제2 마스크층의 에칭 선택비이다.
선택적으로, 상기 제2 마스크층은 이산화규소층이다.
선택적으로, 상기 제3 마스크층은 APFα-C층이다.
선택적으로, 상기 제1 마스크층의 두께는 1μm 내지 2μm이고, 상기 제2 마스크층의 두께는 400nm 내지 700nm이다. 상기 제3 마스크층의 두께는 6μm 내지 7μm이다.
다른 기술적 해결책에 있어서, 본 발명의 실시예는 본 발명의 실시예에서 제공하는 상술한 패턴 시트에 대하여 채택된 에칭 공정을 수행하여 형성된 반도체 중간 산물을 제공한다. 상기 반도체 중간 산물은 기판 및 상기 기판 상에 설치된 유전체층을 포함한다. 또는 기판 및 상기 기판에서 멀어지는 방향을 따라 상기 기판 상에 순차적으로 설치된 유전체층과 에칭 후 남은 적어도 하나의 마스크층을 포함한다. 여기에서 상기 적어도 하나의 마스크층과 유전체층에는 그 두께를 관통하는 통공이 대응하도록 형성된다. 상기 기판에는 소정 깊이의 홀이 형성되어 구비된다.
다른 기술적 해결책에 있어서, 본 발명의 실시예는 홀 에칭 방법을 제공한다. 이는 본 발명의 실시예에서 제공하는 상술한 패턴 시트를 이용하여, 기판 및 상기 기판 상에 설치된 유전체층에 대응하는 홀을 에칭 형성한다. 상기 홀 에칭 방법은 하기 단계를 포함한다.
임의 인접한 2개의 상기 마스크층 중에서 상층 마스크층을 마스크로 이용하고, 하층 마스크층에 그 두께를 관통하는 통공을 에칭 형성한다.
상기 유전체층 위에 남은 적어도 하나의 마스크층을 이용하여, 상기 유전체층에 그 두께를 관통하는 통공이 에칭 형성되고, 상기 기판에 소정 깊이의 홀을 형성한다.
선택적으로, 상기 홀 에칭 방법은 실리콘 통공 에칭 공정에 적용된다.
본 발명에서 채택하는 기술적 해결책은 이하의 유익한 효과를 구현할 수 있다.
본 발명은 패턴 시트, 반도체 중간 산물 및 홀 에칭 방법을 개시한다. 복합 필름층을 이용한 마스크 구조, 즉 유전체층의 기판에서 먼 일측으로부터 기판에서 멀어지는 방향을 따라 순차적으로 적층 설치된 복수의 마스크층을 통해, 각 마스크층의 두께와 상기 마스크층 아래에 위치한 각 필름층 사이의 에칭 선택비가 다음 조건을 충족시키도록 한다. 즉, 마스크 구조를 이용해 기판과 유전체층에 대응하는 홀을 형성하는 에칭 공정을 수행하는 과정에서, 각 인접한 2개의 마스크층에서 하층 마스크층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 상층 마스크층의 남은 두께는 0 이상이다. 또한 유전체층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 유전체층 위에 위치한 모든 마스크층의 남은 두께는 0보다 크다. 또한 기판에 소정 깊이의 홀이 형성되는 동시에, 유전체층 위에 위치한 모든 마스크층의 남은 두께는 0 이상이다. 따라서, 복합 필름층을 구비한 상술한 마스크 구조를 채택한 패턴 시트는 종래 기술에서 단독으로 포토레지스트 마스크를 사용하는 것에 비해, 기판 상에 깊이가 더 큰 홀을 형성할 수 있어 사용 수요를 충족시킬 수 있다.
본원에 설명된 첨부 도면은 본 발명에 대한 이해를 돕기 위한 것으로, 본 발명의 일부를 구성한다. 본 발명의 예시적 실시예 및 이의 설명은 본 발명을 해석하기 위한 것으로, 본 발명을 부당하게 한정하지 않는다. 첨부 도면은 하기와 같다.
도 1은 본 발명의 제1 실시예에 따른 패턴 시트의 단면도이다.
도 2a는 본 발명의 제1 실시예에 따른 패턴 시트의 제2 마스크층이 에칭되어 통공을 형성한 후의 단면도이다.
도 2b는 본 발명의 제1 실시예에 따른 패턴 시트의 유전체층이 에칭되어 통공을 형성한 후의 단면도이다.
도 2c는 본 발명의 제1 실시예에 따른 반도체 중간 산물의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 패턴 시트의 단면도이다.
도 4a는 본 발명의 제2 실시예에 따른 패턴 시트의 제2 마스크층이 에칭되어 통공을 형성한 후의 단면도이다.
도 4b는 본 발명의 제2 실시예에 따른 패턴 시트의 제3 마스크층이 에칭되어 통공을 형성한 후의 단면도이다.
도 4c는 본 발명의 제2 실시예에 따른 패턴 시트의 유전체층이 에칭되어 통공을 형성한 후의 단면도이다.
도 4d는 본 발명의 제2 실시예에 따른 반도체 중간 산물의 단면도이다.
본 발명의 목적, 기술적 해결책 및 이점을 보다 명확하게 설명하기 위해, 이하에서는 본 발명의 구체적인 실시예 및 상응하는 첨부 도면을 참조하여 본 발명의 기술적 해결책을 명확하고 완전하게 설명한다. 설명된 실시예는 본 발명의 전부가 아니라 일부 실시예임에 유의한다. 본 발명의 실시예를 기반으로, 본 발명이 속한 기술 분야의 당업자가 창의적인 노력 없이 획득한 다른 모든 실시예는 본 발명의 보호 범위에 속한다.
이하에서는 첨부 도면을 참조하여 본 발명의 각 실시예에 따른 기술적 해결책을 자세하게 설명한다.
본 발명은 패턴 시트를 개시한다. 여기에는 기판, 상기 기판의 방향을 따라 기판 상에 순차적으로 설치된 유전체층 및 마스크 구조가 포함된다. 여기에서 상기 마스크 구조를 이용해 에칭 공정을 수행하여, 유전체층과 기판 상에 홀로 구성된 패턴을 형성할 수 있다. 상기 에칭 공정은 예를 들어 실리콘 통공(Through Silicon Via, TSV) 공정이다. 여기에서 기판은 실리콘 기판이고, 유전체층은 CMOS 유전체층이다. 상기 유전체층 상에는 CMOS 회로가 설치된다.
상술한 마스크 구조는 유전체층의 기판에서 먼 일측으로부터 상기 기판에서 멀어지는 방향을 따라 순차적으로 적층 설치된 복수의 마스크층을 포함한다. 여기에서 최상층의 마스크층은 포토레지스트층이다. 상기 포토레지스트층은 홀로 구성된 마스크 패턴을 구비한다. 상기 마스크 패턴은 노광 등 방식을 통해 형성할 수 있다. 마스크 패턴 중의 홀은 원형 홀일 수 있으며, 그 반경은 실제 수요에 따라 결정할 수 있다. 물론 마스크 패턴 중의 홀은 다른 임의 형상의 홀로 설치될 수도 있다. 또한 노광 에너지를 변경하는 등의 방식을 통해, 두께가 요건을 충족시키는 최상층의 마스크층에 상기 마스크층의 두께를 관통하는 통공을 형성할 수 있다. 마스크 구조를 이용해 상술한 에칭 공정을 수행하는 과정에서, 최상층의 마스크층을 마스크로 이용하여 상기 마스크층 하방에 위치한 적어도 하나의 마스크층에 대해 에칭을 수행한다. 상술한 에칭 공정을 수행하기 전에, 포토레지스트층 이외의 다른 필름층은 모두 상술한 마스크 패턴에 대응하는 패턴을 형성하지 않음에 유의한다.
또한 각 마스크층의 두께 및 상기 마스크층 아래에 위치한 각 필름층 사이의 에칭 선택비는 다음 조건을 충족시킨다. 즉, 상술한 마스크 구조를 이용해 기판과 유전체층에 대응하는 홀을 형성하는 에칭 공정을 수행하는 과정에서, 각 인접한 2개의 마스크층에서 하층 마스크층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 상층 마스크층의 남은 두께는 0 이상이다. 또한 유전체층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 유전체층 위에 위치한 모든 마스크층의 남은 두께는 0보다 크다. 또한 기판에 소정 깊이의 홀이 형성되는 동시에, 유전체층 위에 위치한 모든 마스크층의 남은 두께는 0 이상이다. 각 마스크층은 그와 인접한 하층 필름층이 통공을 에칭 형성하는 마스크로 사용될 수 있다. 또한 기판 에칭 시, 유전체층 위에 위치한 모든 마스크층의 남은 두께의 합이 충분히 커, 기판에 형성되는 홀이 소정 깊이에 도달할 수 있도록 만들 수 있다.
여기에서 알 수 있듯이, 복합 필름층을 구비한 상술한 마스크 구조를 채택한 패턴 시트는 종래 기술에서 단독으로 포토레지스트 마스크를 사용하는 것에 비해, 기판 상에 깊이가 더 큰 홀을 형성할 수 있어 사용 수요를 충족시킬 수 있다.
이하에서는 상술한 패턴 시트의 구체적인 실시방식을 상세하게 설명한다.
[제1 실시예]
도 1을 참조하면, 본 실시예에서 제공하는 패턴 시트는 기판(50) 및 기판(50)에서 멀어지는 방향을 따라 상기 기판(50) 상에 순차적으로 설치된 유전체층(40)과 마스크 구조를 포함한다. 상기 마스크 구조에서 마스크층은 2개이다. 이는 각각 기판(50)에서 멀어지는 방향을 따라 순차적으로 적층 설치된 제2 마스크층(20) 및 제1 마스크층(10)이다. 여기에서 제1 마스크층(10)은 포토레지스트층이다. 상기 포토레지스트층은 홀(11)로 구성된 마스크 패턴을 구비한다. 또한 제1 마스크층(10)은 제2 마스크층(20)에 통공을 에칭하는 마스크로 사용된다. 상기 제2 마스크층(20)에 형성된 통공(21)은 도 2a에 도시된 바와 같다. 본 실시예에 있어서, 제2 마스크층(20)에 그 두께를 관통하는 통공(21)이 에칭 형성되는 동시에, 제1 마스크층(10)의 남은 두께는 0보다 크다. 즉, 통공(21) 형성 시, 여전히 일정한 두께의 제1 마스크층(10)이 소모되지 않으며, 제2 마스크층(20)의 두께는 변하지 않는다. 이 경우, 유전체층(40)을 에칭할 때, 남은 제1 마스크층(10)과 제2 마스크층(20)은 모두 유전체층(40)에 통공을 에칭하는 마스크로 사용된다.
물론 본 발명의 다른 실시예에 있어서, 제2 마스크층(20)에 그 두께를 관통하는 통공(21)이 에칭 형성되는 동시에, 제1 마스크층(10)이 완전히 소모되며, 제2 마스크층(20)의 두께는 여전히 변하지 않는다. 이 경우, 유전체층(40)을 에칭할 때, 제2 마스크층(20)만 유전체층(40)에 통공을 에칭하는 마스크로 사용된다.
도 2b에 도시된 바와 같이, 유전체층(40)에 그 두께를 관통하는 통공(41)이 에칭 형성되기 전에, 제1 마스크층(10)이 완전히 소모된다. 유전체층(40)에 그 두께를 관통하는 통공(41)이 에칭 형성되는 동시에, 제2 마스크층(20)의 남은 두께는 0보다 크다. 즉, 통공(41) 형성 시, 여전히 일정한 두께의 제2 마스크층(20)이 소모되지 않는다. 이 경우, 기판(50)을 에칭할 때, 남은 제2 마스크층(20)은 기판(50)에 홀을 에칭하는 마스크로 사용된다.
물론 본 발명의 다른 실시예에 있어서, 유전체층(40)에 그 두께를 관통하는 통공(41)이 에칭 형성되는 동시에, 제1 마스크층(10)의 남은 두께는 0보다 클 수도 있다. 이 경우, 기판(50)을 에칭할 때, 남은 제1 마스크층(10)과 제2 마스크층(20)은 모두 기판(50)에 홀을 에칭하는 마스크로 사용된다.
도 2c에 도시된 바와 같이, 기판(50)에 소정 깊이의 홀(51)을 에칭 형성하는 동시에, 제2 마스크층(20)의 남은 두께는 0보다 크다. 이처럼 기판(50)에 소정 깊이의 홀을 형성하는 동시에, 여전히 일정한 두께의 제2 마스크층(20)이 남아, 유전체층(40)이 에칭되는 상황을 방지한다. 따라서 유전체층이 훼손되지 않고 완전한 성능을 갖추도록 보장한다. 물론 본 발명의 다른 실시예에 있어서, 기판(50)에 소정 깊이의 홀(51)을 에칭 형성하는 동시에, 제2 마스크층(20)의 남은 두께는 0과 같을 수도 있다. 즉, 제2 마스크층(20)이 완전히 소모된다. 또한 기판(50)에 소정 깊이로 에칭 형성하는 홀(51)은 깊이가 기판(50)의 두께보다 작은 블라인드 홀일 수 있다. 또는 기판(50) 두께를 관통하는 통공일 수도 있다.
상술한 실시예를 기반으로, 선택적으로 제2 마스크층(20)은 실리콘 원소를 함유한 재료를 포함한다. 실리콘 원소는 우수한 반도체 성능을 가지며 재료 획득이 간편하고 비용이 비교적 낮다. 따라서 가공 난이도와 가공 비용을 낮출 수 있다. 또한 제2 마스크층(20)을 마스크로 이용해 기판에 에칭을 수행하는 과정에서, 둘을 동시에 에칭할 수 있는 재료가 비교적 많아 기판에 깊이가 비교적 큰 홀을 형성하는 데 도움이 된다. 또한 제2 마스크층(20)이 실리콘 원소를 함유한 재료를 포함하는 경우, 불소를 함유한 플라즈마를 통해 유전체층(40)과 기판(50)에 순차적으로 에칭을 수행할 수 있다. 이들 둘의 에칭은 모두 제2 마스크층(20)을 마스크로 이용하며, 기판(50)과 유전체층(40) 상에 모두 각각의 두께를 관통하는 통공을 형성하는 데 도움이 된다.
또한 선택적으로, 제2 마스크층(20)은 이산화규소층이다. 이는 제2 마스크층(20)의 재료 비용과 가공 난이도를 더욱 낮출 수 있어 제품 경쟁력이 제고된다.
또한 제1 마스크층(10)과 제2 마스크층(20) 각각의 두께 및 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비는 하기 조건을 충족시킨다.
d1×S5＞d2이고 d2≥(d1－d4/S3)×S2/S1＋d4/S4; 또는
d1×S5＝d2이고 d2＞(d1－d4/S3)×S2/S1＋d4/S4.
여기에서 d1은 제1 마스크층(10)의 두께이고, d2는 제2 마스크층(20)의 두께이고, d4는 유전체층(40)의 두께이다. S1은 기판(50)과 제1 마스크층(10)의 에칭 선택비이고, S2는 기판(50)과 제2 마스크층(20)의 에칭 선택비이다. S3은 유전체층(40)과 제1 마스크층(10)의 에칭 선택비이고, S4는 유전체층(40)과 제2 마스크층(20)의 에칭 선택비이다. S5는 제2 마스크층(20)과 제1 마스크층(10)의 에칭 선택비이다.
에칭 선택비는 동일한 에칭 조건 하에서 하나의 재료와 다른 재료의 상대적 에칭률의 속도를 나타내는 데 사용됨에 유의한다. 예를 들어, 기판(50)과 제1 마스크층(10)의 에칭 선택비(S1)는 동일한 에칭 조건 하에서 제1 마스크층(10)을 마스크로 사용하고 기판(50)을 피에칭 재료로 사용하여 에칭을 수행할 때 기판(50)의 피에칭률과 제1 마스크층(10)의 피에칭률의 비율을 의미한다.
제1 마스크층(10)과 제2 마스크층(20) 각각의 두께 및 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비가 상술한 조건을 충족시킴으로써, 제1 마스크층(10)의 일부분과 제2 마스크층(20)이 유전체층(40)을 에칭(또는 유전체층(40)과 기판(50)을 에칭)하는 마스크로 사용될 수 있도록 보장한다. 이러한 복합 필름층의 마스크 구조는 단독으로 포토레지스트를 유전체층과 기판의 마스크 구조로 사용하는 것보다 기판 상에 깊이가 더 큰 홀을 형성할 수 있어 사용 수요를 충족시킬 수 있다.
구체적으로, d1×S5가 나타내는 의미는 두께가 d1인 제1 마스크층(10)이 완전히 소모되는 동시에 제2 마스크층(20)이 소모되는 두께가 dx라는 것이다. dx=d2인 경우, 두께가 d1인 제1 마스크층(10)이 완전히 소모되는 동시에 두께가 d2인 제2 마스크층도 완전히 소모된 것으로 간주할 수 있다. 이를 기반으로 d1×S5=d2로 함으로써, 제1 마스크층(10)을 마스크로 사용하여 제2 마스크층(20)을 에칭하는 과정에서, 두께가 d1인 제1 마스크층(10)이 완전히 소모될 때, 제2 마스크층(20) 상에 그 두께를 관통하는 통공(21)을 형성할 수 있다. 최종적으로 제2 마스크층(20) 상에 형성되는 통공(21)을 포함한 패턴과 제1 마스크층(10) 상의 홀(11)을 포함한 패턴이 일치하여, 통공(21)과 홀(11)의 위치가 서로 대응함을 쉽게 이해할 수 있다. 물론 d1×S5>d2의 경우, 제1 마스크층(10)을 마스크로 사용하여 제2 마스크층(20)을 에칭하는 과정에서, 제2 마스크층(20) 상에 그 두께를 관통하는 통공(21)을 형성하는 동시에, 두께가 d1인 제1 마스크층(10)이 여전히 남는 것으로 간주할 수 있다. 따라서 유전체층(40)(또는 유전체층(40)과 기판(50))을 에칭하는 과정에서 제2 마스크층(20)과 제1 마스크층(10)의 남은 부분을 함께 마스크로 사용할 수 있다.
d2＝(d1－d4/S3)×S2/S1＋d4/S4이며, 즉 d2-d4/S4＝(d1－d4/S3)×S2/S1로 추론할 수 있으며, (d2-d4/S4)/S2＝(d1－d4/S3)/S1로 추론할 수도 있다.
상술한 식 (d2-d4/S4)/S2＝(d1－d4/S3)/S1에서, d4/S4는 제2 마스크층(20)을 마스크로 사용하여 유전체층(40)을 에칭하는 과정에서 두께가 d4인 유전체층(40) 중 그 두께를 관통하는 통공(41)을 형성할 때 소모해야 하는 제2 마스크층(20)의 두께를 나타낸다. d2-d4/S4는 두께가 d4인 유전체층(40)에 그 두께를 관통하는 통공(41)을 형성할 때, 제2 마스크층(20)의 남은 두께를 나타낸다. 또한 (d2-d4/S4)S2는 제2 마스크층(20)을 마스크로 사용하여 기판(50)을 에칭하는 과정에서 두께가 d2-d4/S4인 제2 마스크층(20)이 완전히 소모되었을 때 기판(50)에 형성된 홀의 깊이를 나타낸다.
이와 유사하게 d1-d4/S3은 제1 마스크층(10)을 마스크로 사용하여 유전체층(40)을 에칭하는 과정에서 두께가 d4인 유전체층(40)에 그 두께를 관통하는 통공(41)을 형성할 때 제1 마스크층(10)의 남은 두께를 나타낸다. 또한 (d1-d4/S3)/S1은 제1 마스크층(10)을 마스크로 사용하여 기판(50)을 에칭하는 과정에서 두께가 d1-d4/S3인 제1 마스크층(10)이 완전히 소모될 때 기판(50)에 형성된 홀의 깊이를 나타낸다.
물론 (d2-d4/S4)/S2=(d1-d4/S3)S1일 때, 제2 마스크층(20)만 마스크로 사용하여 유전체층(40)과 기판(50)을 에칭하는 것은 제1 마스크층(10)만 마스크로 사용하여 유전체층(40)과 기판(50)을 에칭하는 것과 비교할 때, 이들 둘은 기판(50)에 형성되는 홀의 깊이가 동일한 것으로 간주할 수 있다. (d2-d4/S4)/S2＞(d1－d4/S3)/S1, 즉 d2＞(d1－d4/S3)×S2/S1＋d4/S4의 경우, 제2 마스크층(20)만 마스크로 사용하여 최종적으로 기판(50)에 형성한 홀의 깊이는 제1 마스크층(10)만 마스크로 사용하여 최종적으로 기판(50)에 형성한 홀의 깊이보다 크다.
따라서 제1 마스크층(10)과 제2 마스크층(20) 각각의 두께 및 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비는 다음을 충족시킨다. 즉, d1×S5＞d2이고 d2≥(d1－d4/S3)×S2/S1＋d4/S4의 조건일 때, 유전체층(40)(또는 유전체층(40)과 기판(50))을 에칭하는 과정에서, 제2 마스크층(20)과 제1 마스크층(10)의 남은 부분을 함께 마스크로 사용하여 유전체층(40)을 에칭할 수 있다. 이는 제1 마스크층(10)만 마스크로 사용하여 유전체층(40)과 기판(50)을 에칭하는 것과 비교할 때, 필연적으로 기판(50)에 깊이가 더 큰 홀을 형성할 수 있어 사용 수요를 충족시킬 수 있다. 제1 마스크층(10)과 제2 마스크층(20) 각각의 두께 및 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비는 다음을 충족시킨다. 즉, d1×S5＝d2이고 d2＞(d1－d4/S3)×S2/S1＋d4/S4일 때, 전술한 바와 같이, 제2 마스크층(20)만 마스크로 사용하여 최종적으로 기판(50)에 형성하는 홀의 깊이는 제1 마스크층(10)만 마스크로 사용하여 최종적으로 기판(50)에 형성하는 홀의 깊이보다 크다. 따라서 사용 수요를 충족시킬 수 있다.
[제2 실시예]
도 3을 참조하면, 본 실시예에서 제공하는 패턴 시트는 기판(500) 및 기판(500)에서 멀어지는 방향을 따라 상기 기판(500) 상에 순차적으로 설치된 유전체층(400)과 마스크 구조를 포함한다. 상기 마스크 구조에서 마스크층은 3개이다. 이는 각각 기판(500)에서 멀어지는 방향을 따라 순차적으로 적층 설치된 제3 마스크층(300), 제2 마스크층(200) 및 제1 마스크층(100)이다. 여기에서 제1 마스크층(100)은 포토레지스트층이다. 상기 포토레지스트층은 홀(110)로 구성된 마스크 패턴을 구비한다. 또한 제1 마스크층(100)은 제2 마스크층(200)에 통공을 에칭하는 마스크로 사용된다. 상기 제2 마스크층(200)에 형성된 통공(210)은 도 4a에 도시된 바와 같다. 본 실시예에 있어서, 제2 마스크층(200)에 그 두께를 관통하는 통공(210)이 에칭 형성되는 동시에 제1 마스크층(100)의 남은 두께는 0보다 크다. 즉, 통공(210) 형성 시, 여전히 일정한 두께의 제1 마스크층(100)가 완전히 소모되지 않으며 제2 마스크층(200)의 두께가 두껍지 않다. 이 경우 제3 마스크층(300)을 에칭할 때, 남은 제1 마스크층(100)과 제2 마스크층(200)이 모두 제3 마스크층(300)에 통공을 에칭하는 마스크로 사용된다.
물론 본 발명의 다른 실시예에 있어서, 제2 마스크층(200)에 그 두께를 관통하는 통공(210)이 에칭 형성되는 동시에, 제1 마스크층(100)가 완전히 소모되며, 제2 마스크층(200)의 두께는 여전히 변하지 않는다. 이 경우, 제3 마스크층(300)을 에칭할 때, 제2 마스크층(200)만 제3 마스크층(300)에 통공을 에칭하는 마스크로 사용된다.
도 4b에 도시된 바와 같이, 제3 마스크층(300)에 그 두께를 관통하는 통공(310)이 에칭 형성되기 전에, 제1 마스크층(100)이 완전히 소모된다. 제3 마스크층(300)에 그 두께를 관통하는 통공(310)이 에칭 형성되는 동시에 제2 마스크층(200)의 남은 두께는 0보다 크다. 즉, 통공(310) 형성 시, 여전히 일정한 두께의 제2 마스크층(200)이 소모되지 않는다. 이 경우, 유전체층(400)을 에칭할 때, 남은 제2 마스크층(200)과 제3 마스크층(300)이 함께 유전체층(400)에 통공을 에칭하는 마스크로 사용된다.
물론 본 발명의 다른 실시예에 있어서, 제3 마스크층(300)에 그 두께를 관통하는 통공(310)이 에칭 형성되는 동시에, 제2 마스크층(200)의 남은 두께는 0과 같을 수도 있다. 이 경우, 유전체층(400)을 에칭할 때, 제3 마스크층(300)만 유전체층(400)에 통공을 에칭하는 마스크로 사용된다.
도 4c에 도시된 바와 같이, 유전체층(400)에 그 두께를 관통하는 통공(410)이 에칭 형성되기 전에, 제2 마스크층(200)이 완전히 소모된다. 유전체층(400)에 그 두께를 관통하는 통공(410)이 에칭 형성되는 동시에, 제3 마스크층(300)의 남은 두께는 0보다 크다. 즉, 통공(410) 형성 시, 여전히 일정한 두께의 제3 마스크층(300)이 소모되지 않는다. 이 경우, 기판(500)을 에칭할 때, 남은 제3 마스크층(300)은 기판(500)에 홀을 에칭하는 마스크로 사용된다.
물론 본 발명의 다른 실시예에 있어서, 유전체층(400)에 그 두께를 관통하는 통공(410)이 에칭 형성되는 동시에, 제2 마스크층(200)의 남은 두께는 0보다 클 수도 있다. 이 경우, 기판(500)을 에칭할 때, 남은 제2 마스크층(200)과 제3 마스크층(300)은 모두 기판(500)에 홀을 에칭하는 마스크로 사용된다.
도 4d에 도시된 바와 같이, 기판(500)에 소정 깊이의 홀(510)을 에칭 형성하는 동시에, 제3 마스크층(300)의 남은 두께는 0보다 크다. 이처럼 기판(500)에 소정 깊이의 홀을 형성하는 동시에, 여전히 일정한 두께의 제3 마스크층(300)이 남아, 유전체층(400)이 에칭되는 상황을 방지한다. 따라서 유전체층이 훼손되지 않고 완전한 성능을 갖추도록 보장한다. 물론 본 발명의 다른 실시예에 있어서, 기판(500)에 소정 깊이의 홀(510)을 에칭 형성하는 동시에, 제3 마스크층(300)의 남은 두께는 0과 같을 수도 있다. 즉, 제3 마스크층(300)이 완전히 소모된다. 또한 기판(500)에 소정 깊이로 에칭 형성하는 홀(510)은 깊이가 기판(500)의 두께보다 작은 블라인드 홀일 수 있다. 또는 기판(500) 두께를 관통하는 통공일 수도 있다.
제2 마스크층(200)은 실리콘 원소를 함유한 재료를 포함한다. 실리콘 원소는 우수한 반도체 성능을 가지며 재료 획득이 간편하고 비용이 비교적 낮다. 따라서 가공 난이도와 가공 비용을 낮출 수 있다. 또한 제2 마스크층(200)을 마스크로 이용해 기판에 에칭을 수행하는 과정에서, 둘을 동시에 에칭할 수 있는 재료가 비교적 많아 기판에 깊이가 비교적 큰 홀을 형성하는 데 도움이 된다. 또한 제2 마스크층(200)이 실리콘 원소를 함유한 재료를 포함하는 경우, 불소를 함유한 플라즈마를 통해 유전체층(400)과 기판(500)에 순차적으로 에칭을 수행할 수 있다. 이들 둘의 에칭은 모두 제2 마스크층(200)을 마스크로 이용하며, 기판(500)과 유전체층(400) 상에 모두 각각의 두께를 관통하는 통공을 형성하는 데 도움이 된다.
또한 선택적으로, 제2 마스크층(200)은 이산화규소층이다. 이는 제2 마스크층(200)의 재료 비용과 가공 난이도를 더욱 낮출 수 있어 제품 경쟁력이 제고된다.
선택적으로, 제3 마스크층(300)은 APFα-C층이다. 또한 제3 마스크층(300)이 APFα-C층인 경우, 불소를 함유한 플라즈마를 통해 유전체층(400)과 기판(500)에 순차적으로 에칭을 수행할 수 있다. 이들 둘의 에칭은 모두 제3 마스크층(300)을 마스크로 이용하며, 기판(500)과 유전체층(400) 상에 모두 각각의 두께를 관통하는 통공을 형성하는 데 도움이 된다.
선택적으로, 제1 마스크층(100)의 두께는 1μm 내지 2μm이고, 제2 마스크층(200)의 두께는 400nm 내지 700nm이다. 제3 마스크층(300)의 두께는 6μm 내지 7μm이다. 상기 두께 범위 내에서 기판 상에 깊이가 더 큰 홀을 형성할 수 있어 사용 수요를 충족시킬 수 있다.
또한 제1 마스크층(100)과 제2 마스크층(200) 및 제3 마스크층(300) 각각의 두께 및 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비는 하기 조건을 충족시킨다.
d1'×S5'＞d2'이고, d2'×S6'≥d3'이고, d3'≥(d1'－d4'/S3')×S2'/S1'＋d4'/S4'; 또는
d1'×S5'≥d2'이고, d2'×S6'＞d3'이고, d3'≥(d1'－d4'/S3')×S2'/S1'＋d4'/S4'; 또는
d1'×S≥d2'이고, d2'×S6'≥d3'이고, d3'＞(d1'－d4'/S3')×S2'/S1'＋d4'/S4'.
여기에서 d1'는 제1 마스크층(100)의 두께이고, d2'는 제2 마스크층(200)의 두께이다. d3'는 제3 마스크층(300)의 두께이고, d4'는 유전체층(400)의 두께이다. S1'는 기판(500)과 제1 마스크층(100)의 에칭 선택비이고, S2'는 기판(500)과 제3 마스크층(300)의 에칭 선택비이다. S3'는 유전체층(400)과 상기 제1 마스크층(100)의 에칭 선택비이고, S4'는 유전체층(400)과 제3 마스크층(300)의 에칭 선택비이다. S5'는 제2 마스크층(200)과 제1 마스크층(100)의 에칭 선택비이고, S6'는 제3 마스크층(300)과 제2 마스크층(200)의 에칭 선택비이다.
제1 마스크층(100), 제2 마스크층(200) 및 제3 마스크층(300) 각각의 두께 및 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비가 상술한 조건을 충족시키도록 한다. 이를 통해 제3 마스크층(300)(또는 제1 마스크층(100)의 일부분, 제2 마스크층(200) 및 제3 마스크층(300), 또는 제2 마스크층(200)의 일부분과 제3 마스크층(300))이 유전체층(400)과 기판(500)을 에칭하는 마스크로 사용될 수 있도록 보장한다. 이러한 복합 필름층의 패턴 시트는 단독으로 포토레지스트를 유전체층과 기판으로 사용하는 패턴 시트와 비교할 때, 기판 상에 깊이가 더 큰 홀을 형성하여 사용 수요를 충족시킬 수 있다.
구체적으로, d1'×S5'가 나타내는 의미는 두께가 d1'인 제1 마스크층(100)이 완전히 소모되는 동시에 제2 마스크층(200)의 두께가 dx라는 것이다. dx=d2'인 경우, 두께가 d1'인 제1 마스크층(100)이 완전히 소모되는 동시에 두께가 d2'인 제2 마스크층(200)도 완전히 소모된 것으로 간주할 수 있다. 이를 기반으로 d1'×S5'=d2'로 함으로써, 제1 마스크층(100)을 마스크로 사용하여 제2 마스크층(200)을 에칭하는 과정에서, 두께가 d1'인 제1 마스크층(100)이 완전히 소모될 때, 제2 마스크층(200) 상에 그 두께를 관통하는 통공(210)을 형성할 수 있다. 최종적으로 제2 마스크층(200) 상에 형성되는 통공(210)을 포함한 패턴과 제1 마스크층(100) 상의 홀(110)을 포함한 패턴이 일치하여, 통공(210)과 홀(110)의 위치가 서로 대응함을 쉽게 이해할 수 있다. 물론 d1'×S5'>d2'의 경우, 제1 마스크층(100)을 마스크로 사용하여 제2 마스크층(200)을 에칭하는 과정에서, 제2 마스크층(200) 상에 그 두께를 관통하는 통공(210)을 형성하는 동시에, 두께가 d1'인 제1 마스크층(100)이 여전히 남는 것으로 간주할 수 있다. 따라서 유전체층(400)과 기판(500)을 에칭하는 과정에서 제2 마스크층(200)과 제1 마스크층(100)의 남은 부분을 함께 마스크로 사용할 수 있다.
d2'×S6'가 나타내는 의미는 두께가 d2'인 제2 마스크층(200)이 완전히 소모되는 동시에 제3 마스크층(300)의 두께가 dy라는 것이다. dy=d3'인 경우, 두께가 d3'인 제3 마스크층(300)이 완전히 소모되는 동시에 두께가 d2'인 제2 마스크층(200)도 완전히 소모될 수 있다. 이를 기반으로 d2'×S6'=d3'로 함으로써, 제2마스크층(200)을 마스크로 사용하여 제3 마스크층(300)을 에칭하는 과정에서, 두께가 d2'인 제2 마스크층(200)이 완전히 소모될 때, 제3 마스크층(300) 상에 그 두께를 관통하는 통공(310)을 형성할 수 있다. 최종적으로 제3 마스크층(300) 상에 형성되는 통공(310)을 포함한 패턴과 제1 마스크층(100) 상의 홀(110)을 포함한 패턴이 일치하여, 통공(310), 통공(210) 및 홀(110)의 위치가 서로 대응함을 쉽게 이해할 수 있다. 물론 d2'×S6'>d3'의 경우, 제2 마스크층(200)을 마스크로 사용하여 제3 마스크층(300)을 에칭하는 과정에서, 제3 마스크층(300) 상에 그 두께를 관통하는 통공(310)을 형성하는 동시에, 두께가 d2'인 제2 마스크층(200)이 여전히 남는 것으로 간주할 수 있다. 따라서 유전체층(400)과 기판(500)을 에칭하는 과정에서 제3 마스크층(300)과 제2 마스크층(200)의 남은 부분을 함께 마스크로 사용할 수 있다.
d3'＝(d1'－d4'/S3')×S2'/S1'＋d4'/S4'이고, 즉 d3'-d4'/S4'＝(d1'－d4'/S3')×S2'/S1'로 추론할 수 있고, (d3'-d4'/S4')/S2'＝(d1'－d4'/S3')/S1'로 추론할 수도 있다.
상술한 식 (d3'-d4'/S4')/S2'＝(d1'－d4'/S3')/S1'에서, d4'/S4'는 제3 마스크층(300)을 마스크로 사용하여 유전체층(400)을 에칭하는 과정에서 두께가 d4'인 유전체층(400) 중 그 두께를 관통하는 통공(410)을 형성할 때 소모해야 하는 제3 마스크층(300)의 두께를 나타낸다. d3'-d4'/S4'는 두께가 d4'인 유전체층(400)에 그 두께를 관통하는 통공(410)을 형성할 때, 제3 마스크층(300)의 남은 두께를 나타낸다. 또한 (d3'-d4'/S4')S2'는 제3 마스크층(300)을 마스크로 사용하여 기판(500)을 에칭하는 과정에서 두께가 d3'-d4'/S4'인 제3 마스크층(300)이 완전히 소모되었을 때 기판(500)에 형성된 홀의 깊이를 나타낸다.
이와 유사하게 d1'-d4'/S3'는 제1 마스크층(100)을 마스크로 사용하여 유전체층(400)을 에칭하는 과정에서 두께가 d4'인 유전체층(400)에 그 두께를 관통하는 통공(410)을 형성할 때 제1 마스크층(100)의 남은 두께를 나타낸다. 또한 (d1'-d4'/S3')/S1'는 제1 마스크층(100)을 마스크로 사용하여 기판(500)을 에칭하는 과정에서 두께가 d1'-d4'/S3'인 제1 마스크층(100)이 완전히 소모될 때 기판(500)에 형성된 홀의 깊이를 나타낸다.
물론 (d3'-d4'/S4')/S2'=(d1'-d4'/S3')/S1'일 때, 제3 마스크층(300)만 마스크로 사용하여 유전체층(400)과 기판(500)을 에칭하는 것은 제1 마스크층(100)만 마스크로 사용하여 유전체층(400)과 기판(500)을 에칭하는 것과 비교할 때, 이들 둘은 기판(500)에 형성되는 홀의 깊이가 동일한 것으로 간주할 수 있다. (d3'-d4'/S4')/S2'＞(d1'－d4'/S3')/S1', 즉 d3'＞(d1'－d4'/S3')×S2'/S1'＋d4'/S4'의 경우, 제3 마스크층(300)만 마스크로 사용하여 최종적으로 기판(500)에 형성한 홀의 깊이는 제1 마스크층(100)만 마스크로 사용하여 최종적으로 기판(500)에 형성한 홀의 깊이보다 크다.
여기에서 알 수 있듯이, 상술한 제1 실시예와 유사하게, 제1 마스크층(100), 제2 마스크층(200) 및 제3 마스크층(300) 각각의 두께 및 각각의 아래에 위치한 각 필름층 사이의 에칭 선택비가 상술한 조건을 충족하면, 제1 마스크층(100)을 마스크로 사용하여 유전체층(400)과 기판(500)을 에칭하는 것과 비교할 때, 필연적으로 기판(500)에 깊이가 더 큰 홀을 형성할 수 있어 사용 수요를 충족시킬 수 있다.
[제3 실시예]
본 실시예는 반도체 중간 산물을 제공한다. 이는 상술한 각 실시예에서 제공하는 패턴 시트에 대하여 채택된 에칭 공정을 수행하여 형성한다. 구체적으로, 상기 반도체 중간 산물은 기판 및 기판 상에 설치된 유전체층을 포함할 수 있다. 여기에서 기판에는 그 두께를 관통하는 통공이 형성된다. 기판에는 상기 통공에 대응하는 소정 깊이의 홀이 형성된다. 본 발명의 실시예에서 제공하는 상술한 패턴 시트를 이용해 에칭 공정을 수행하는 과정에서, 기판에 소정 깊이의 홀을 에칭 형성하는 동시에 유전체층 위에 위치한 마스크층의 남은 두께는 0과 같다. 즉, 완전히 소모된다. 또한 기판에 소정 깊이로 에칭 형성하는 홀은 깊이가 기판의 두께보다 작은 블라인드 홀일 수 있다. 또는 기판 두께를 관통하는 통공일 수도 있다.
또는 반도체 중간 산물은 기판, 기판에서 멀어지는 방향을 따라 기판 상에 순차적으로 설치된 유전체층 및 에칭 후 남은 적어도 하나의 마스크층을 더 포함할 수 있다. 여기에서 적어도 하나의 마스크층과 유전체층에는 그 두께를 관통하는 통공이 대응하도록 형성된다. 기판에는 상기 통공에 대응하는 소정 깊이의 홀이 형성된다. 본 발명의 실시예에서 제공하는 상술한 패턴 시트를 이용해 에칭 공정을 수행하는 과정에서, 기판에 소정 깊이의 홀을 에칭 형성하는 동시에 유전체층 위에 위치한 마스크층의 남은 두께는 0보다 크다. 이처럼 기판에 소정 깊이의 홀을 형성하는 동시에 여전히 일정한 두께의 마스크층이 남는다. 이는 유전체층이 에칭되는 것을 방지할 수 있으므로 유전체층이 훼손되지 않고 완전한 성능을 구비하도록 보장한다. 예를 들어, 도 2c 및 도 4d는 2가지 반도체 중간 산물을 각각 도시하였다. 이들 둘은 기판에서 소정 깊이의 홀을 형성하는 동시에 여전히 일정한 두께의 마스크층이 남는다.
[제4 실시예]
본 실시예는 홀 에칭 방법을 제공한다. 이는 본 발명의 상술한 각 실시예에서 제공하는 패턴 시트를 이용하여, 기판 및 상기 기판 상에 설치된 유전체층에 대응하는 홀을 에칭 형성한다. 상기 홀 에칭 방법은 하기 단계를 포함한다.
임의 인접한 2개의 마스크층 중에서 상층 마스크층을 마스크로 이용하고, 하층 마스크층에 그 두께를 관통하는 통공을 에칭 형성한다.
유전체층 위에 남은 적어도 하나의 마스크층을 이용하여, 유전체층에 그 두께를 관통하는 통공이 에칭 형성되고, 기판에 소정 깊이의 홀을 형성한다.
선택적으로, 본 실시예에서 제공하는 홀 에칭 방법은 TSV(Through Silicon Vias, 실리콘 통공) 에칭 공정에 적용되어 가공 난이도를 더욱 낮추고 가공 효율을 향상시킨다.
상기 내용을 요약하면, 본 발명의 실시예에서 제공하는 상술한 패턴 시트, 반도체 중간 산물 및 홀 에칭 방법은 복합 필름층을 이용한 마스크 구조, 즉 유전체층의 기판에서 먼 일측으로부터 기판에서 멀어지는 방향을 따라 순차적으로 적층 설치된 복수의 마스크층을 통해, 각 마스크층의 두께와 상기 마스크층 아래에 위치한 각 필름층 사이의 에칭 선택비가 다음 조건을 충족시키도록 한다. 즉, 마스크 구조를 이용해 기판과 유전체층에 대응하는 홀을 형성하는 에칭 공정을 수행하는 과정에서, 각 인접한 2개의 마스크층에서 하층 마스크층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 상층 마스크층의 남은 두께는 0 이상이다. 또한 유전체층에 그 두께를 관통하는 통공이 에칭 형성되는 동시에, 유전체층 위에 위치한 모든 마스크층의 남은 두께의 합은 기판에 홀을 형성하는 소정 깊이 이상이다. 따라서, 복합 필름층을 구비한 상술한 마스크 구조를 채택한 패턴 시트는 종래 기술에서 단독으로 포토레지스트 마스크를 사용하는 것에 비해, 기판 상에 깊이가 더 큰 홀을 형성할 수 있어 사용 수요를 충족시킬 수 있다.
본 발명의 상술한 실시예에서는 각 실시예의 차이점을 중점적으로 설명하였다. 각 실시예 사이에서 최적화된 상이한 특징은 모순되지 않는 한 모두 조합하여 더욱 바람직한 실시예를 형성할 수 있다. 간결한 설명을 위해 이는 여기에서 반복하여 설명하지 않기로 한다.
상기 내용은 본 발명의 실시예일 뿐이며 본 발명을 제한하지 않는다. 본 발명이 속한 기술 분야의 당업자는 본 발명을 다양하게 변경 및 수정할 수 있다. 본 발명의 사상과 원리 내에서 이루어진 모든 수정, 균등한 대체, 개선 등은 본 발명의 특허청구범위에 포함된다.

Claims (11)

  1. 패턴 시트에 있어서,
    위에서 아래로 순차적으로 적층 배치되는 제1 마스크층, 제2 마스크층, 유전체층 및 기판층을 포함하고,
    상기 제1 마스크층은 포토레지스트층이고,
    상기 제1 마스크층은 상기 제1 마스크층의 두께방향을 따라 상기 제1 마스크층을 관통하는 제1 패턴 홀을 가지고,
    d1×S5＞d2이고 d2≥(d1－d4/S3)×S2/S1＋d4/S4; 또는
    d1×S5＝d2이고 d2＞(d1－d4/S3)×S2/S1＋d4/S4인 조건을 충족시키고,
    여기에서 d1은 상기 제1 마스크층의 두께이고, d2는 상기 제2 마스크층의 두께이고, d4는 상기 유전체층의 두께이고,
    S1은 상기 기판층과 상기 제1 마스크층의 에칭 선택비이고, S2는 상기 기판층과 상기 제2 마스크층의 에칭 선택비이고, S3은 상기 유전체층과 상기 제1 마스크층의 에칭 선택비이고, S4는 상기 유전체층과 상기 제2 마스크층의 에칭 선택비이고, S5는 상기 제2 마스크층과 상기 제1 마스크층의 에칭 선택비인 것을 특징으로 하는 패턴 시트.
  2. 제1항에 있어서,
    상기 제2 마스크층은 실리콘 원소를 함유한 재료로 형성되는 것을 특징으로 하는 패턴 시트.
  3. 제2항에 있어서,
    상기 제2 마스크층은 이산화규소층인 것을 특징으로 하는 패턴 시트.
  4. 패턴 시트에 있어서,
    위에서 아래로 순차적으로 적층 배치되는 제1 마스크층, 제2 마스크층, 제3 마스크층, 유전체층 및 기판층을 포함하고,
    상기 제1 마스크층은 포토레지스트층이고,
    상기 제1 마스크층은 상기 제1 마스크층의 두께방향을 따라 상기 제1 마스크층을 관통하는 제1 패턴 홀을 가지고,
    d1'×S5'＞d2'이고, d2'×S6'≥d3'이고, d3'≥(d1'－d4'/S3')×S2'/S1'＋d4'/S4'; 또는
    d1'×S5'≥d2'이고, d2'×S6'＞d3'이고, d3'≥(d1'－d4'/S3')×S2'/S1'＋d4'/S4'; 또는
    d1'×S5'≥d2'이고, d2'×S6'≥d3'이고, d3'＞(d1'－d4'/S3')×S2'/S1'＋d4'/S4'의 조건을 충족시키고,
    여기에서 d1'는 상기 제1 마스크층의 두께이고, d2'는 상기 제2 마스크층의 두께이고, d3'는 상기 제3 마스크층의 두께이고, d4'는 상기 유전체층의 두께이고, S1'는 상기 기판층과 상기 제1 마스크층의 에칭 선택비이고, S2'는 상기 기판층과 상기 제3 마스크층의 에칭 선택비이고, S3'는 상기 유전체층과 상기 제1 마스크층의 에칭 선택비이고, S4'는 상기 유전체층과 상기 제3 마스크층의 에칭 선택비이고, S5'는 상기 제2 마스크층과 상기 제1 마스크층의 에칭 선택비이고, S6'는 상기 제3 마스크층과 상기 제2 마스크층의 에칭 선택비인 것을 특징으로 하는 패턴 시트.
  5. 제4항에 있어서,
    상기 제2 마스크층은 이산화규소층인 것 및 상기 제3 마스크층은 APFα-C층인 것 중 하나 이상을 구비하는 것을 특징으로 하는 패턴 시트.
  6. 제1항 내지 제3항 중 어느 한 항에 따른 패턴 시트에 대하여 채택된 에칭 공정을 수행해 반도체 중간 산물을 형성하는 방법에 있어서,
    임의 인접한 2개의 마스크층 중에서 상층 마스크층을 마스크로 이용하고, 하층 마스크층에 그 두께를 관통하는 통공을 에칭 형성하는 단계; 및
    상기 유전체층 위에 남은 적어도 하나의 마스크층을 이용하여, 상기 유전체층에 그 두께를 관통하는 통공이 에칭 형성되고, 상기 기판층에 소정 깊이의 홀을 형성하는 단계를 포함하고,
    상기 반도체 중간 산물은,
    위에서 아래로 순차적으로 적층된 제2 마스크층, 유전체층 및 기판층을 포함하고,
    상기 반도체 중간 산물 중에서 상기 제2 마스크층의 두께는 상기 패턴 시트의 상기 제2 마스크층의 두께보다 작고,
    상기 제2 마스크층은 상기 제2 마스크층을 관통하는 제2 패턴 홀을 구비하고,
    상기 유전체층은 상기 제2 패턴 홀에 대향 배치되고 상기 유전체층을 관통하는 제4 패턴 홀을 구비하고,
    상기 기판층은 상기 제4 패턴 홀에 대향 배치되고 상기 기판층을 관통하는 제5 패턴 홀을 구비하는 것을 특징으로 하는 반도체 중간 산물을 형성하는 방법.
  7. 제6항에 있어서,
    상기 에칭 공정은 TSV 공정인 것을 특징으로 하는 반도체 중간 산물을 형성하는 방법.
  8. 제4항 또는 제5항에 따른 패턴 시트에 대하여 채택된 에칭 공정을 수행해 반도체 중간 산물을 형성하는 방법에 있어서,
    임의 인접한 2개의 마스크층 중에서 상층 마스크층을 마스크로 이용하고, 하층 마스크층에 그 두께를 관통하는 통공을 에칭 형성하는 단계; 및
    상기 유전체층 위에 남은 적어도 하나의 마스크층을 이용하여, 상기 유전체층에 그 두께를 관통하는 통공이 에칭 형성되고, 상기 기판층에 소정 깊이의 홀을 형성하는 단계를 포함하고,
    상기 반도체 중간 산물은,
    위에서 아래로 순차적으로 적층된 제3 마스크층, 유전체층 및 기판층을 포함하고,
    상기 반도체 중간 산물 중에서 상기 제3 마스크층의 두께는 상기 패턴 시트의 상기 제3 마스크층의 두께보다 작고,
    상기 제3 마스크층은 상기 제3 마스크층을 관통하는 제3 패턴 홀을 구비하고,
    상기 유전체층은 상기 제3 패턴 홀에 대향 배치되고 상기 유전체층을 관통하는 제4 패턴 홀을 구비하고,
    상기 기판층은 상기 제4 패턴 홀에 대향 배치되고 상기 기판층을 관통하는 제5 패턴 홀을 구비하는 것을 특징으로 하는 반도체 중간 산물을 형성하는 방법.
  9. 제8항에 있어서,
    상기 에칭 공정은 TSV 공정인 것을 특징으로 하는 반도체 중간 산물을 형성하는 방법.
  10. 삭제
  11. 삭제
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200935519A (en) 2007-11-02 2009-08-16 Applied Materials Inc Methods for forming high aspect ratio features on a substrate
CN106098549A (zh) 2016-08-27 2016-11-09 力特半导体（无锡）有限公司 使用表面掩膜结构进行硅刻蚀的方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472035B1 (ko) * 2002-12-18 2005-03-10 동부아남반도체 주식회사 반도체 소자의 제조 방법
US6806204B1 (en) * 2003-06-30 2004-10-19 Intel Corporation Semiconductor etch speed modification
JP4278497B2 (ja) * 2003-11-26 2009-06-17 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
TWI280612B (en) * 2003-12-30 2007-05-01 Macronix Int Co Ltd Planarization method of semiconductor deposition layer
JP2009094279A (ja) * 2007-10-09 2009-04-30 Elpida Memory Inc ホールパターンの形成方法および半導体装置の製造方法
CN102087959B (zh) * 2009-12-04 2013-07-17 中芯国际集成电路制造(上海)有限公司 动态随机存取存储器及其电容器的制造方法
US9564339B2 (en) * 2010-03-29 2017-02-07 Pibond Oy Etch resistant alumina based coatings
KR101732975B1 (ko) * 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
CN102737984B (zh) * 2012-07-06 2015-08-05 中微半导体设备(上海)有限公司 半导体结构的形成方法
US9219032B2 (en) * 2012-07-09 2015-12-22 Qualcomm Incorporated Integrating through substrate vias from wafer backside layers of integrated circuits
CN102856210A (zh) * 2012-08-23 2013-01-02 上海宏力半导体制造有限公司 半导体结构的形成方法以及vdmos晶体管的形成方法
CN103794488B (zh) * 2012-11-02 2018-01-09 北京北方华创微电子装备有限公司 一种衬底的刻蚀方法
CN104347371B (zh) * 2013-07-24 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR102114340B1 (ko) * 2013-07-25 2020-05-22 삼성전자주식회사 Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
KR20150031672A (ko) * 2013-09-16 2015-03-25 삼성전자주식회사 반도체 소자의 제조 방법
KR102079283B1 (ko) * 2013-10-15 2020-02-19 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
CN105118901B (zh) * 2015-07-29 2017-08-25 湘能华磊光电股份有限公司 一种深槽蚀刻方法
US10672620B2 (en) * 2016-02-01 2020-06-02 King Abdullah University Of Science And Technology Hybrid mask for deep etching
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device
CN108847387A (zh) * 2018-06-22 2018-11-20 长江存储科技有限责任公司 一种孔形成方法
KR102607594B1 (ko) * 2019-05-29 2023-11-29 삼성전자주식회사 Tsv를 포함하는 반도체 장치
KR20210028801A (ko) * 2019-09-04 2021-03-15 삼성전자주식회사 반도체 소자
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200935519A (en) 2007-11-02 2009-08-16 Applied Materials Inc Methods for forming high aspect ratio features on a substrate
CN106098549A (zh) 2016-08-27 2016-11-09 力特半导体（无锡）有限公司 使用表面掩膜结构进行硅刻蚀的方法

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