KR102584838B1 - 증폭기 회로 - Google Patents

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Abstract

증폭기 회로는 직렬로 연결된 상보적 유형 트랜지스터들(Mp1, Mn1)의 회로 경로(320)를 포함한다. 제1 및 제2 피드백 루프들은 루프 증폭기(301), 회로 경로(320)의 트랜지스터들(Mp1, Mn1), 및 대응하는 저항기(302, 303)를 포함한다.

Description

증폭기 회로
본 개시는 증폭기 회로에 관한 것이다. 구체적으로, 본 개시는 입력 트랜지스터, 저항기 네트워크, 및 피드백 루프를 포함하는 저 노이즈 증폭기(low noise amplifier) 회로에 관한 것이다. 증폭기 회로는 센서에 의해 생성된 신호를 증폭하는 데 사용될 수 있다.
증폭기 회로는, 증폭된 출력 신호가 아날로그 및 디지털 신호 처리 회로부에서 추가로 처리될 수 있도록, 입력 신호의 진폭을 증폭시키기 위해 전자 디바이스에서 널리 사용된다. 증폭될 신호는 센서로부터 획득된 신호와 같이 매우 작을 수 있으므로 증폭기는 가능한 한 낮은 노이즈 레벨을 가져야 한다. 통상적인 저 노이즈 증폭기(low noise amplifier; LNA)는 높은 정확도, 높은 선형성 및 낮은 왜곡 레벨을 보장하기 위해 피드백 루프를 포함한다. 센서가 생성한 입력 신호의 경우, 증폭기의 입력 임피던스는 상대적으로 높거나 무한이어야 한다. 저 노이즈 레벨은 추가적인 회로 컴포넌트들을 필요로 할 수 있으나, 증폭기의 전력 소모는 낮아야 한다.
본 개시의 목적은 높은 정확도, 높은 선형성, 및 저 노이즈 레벨을 갖는 증폭기 회로를 제공하는 것이다.
이러한 증폭기를 포함하는 센서 장치를 제공하는 것이 본 개시의 다른 목적이다.
상기 언급된 목적들 중 하나 이상은 본 청구항 1의 특징들을 포함하는 증폭기 회로에 의해 달성된다.
본 개시에 따른 증폭기 회로는 PMOS 및 NMOS 트랜지스터의 드레인 소스 경로들의 직렬 연결과 같은 상보적 도전형의 제1 및 제2 직렬 결합 트랜지스터들을 포함하는 회로 경로를 포함한다. 증폭될 신호는 제1 및 제2 트랜지스터들의 제어 단자들에 공급된다. 피드백 루프들은 제1 및 제2 트랜지스터들 및 증폭기 회로의 출력 단자들에 연결된 제1 및 제2 저항기를 포함한다. 피드백 루프들은 회로 경로의 제1 및 제2 트랜지스터들 사이의 노드에 입력부가 연결되어 있고 상보적 출력 단자들을 갖는 루프 증폭기를 포함한다. 제3 및 제4 저항기들은 피드백 루프들의 제1 및 제2 저항기들에 연결되어, 저항기들의 관계에 의해 주어진 증폭 계수를 제공하는 각각의 정의된 옴(ohmic) 전압 분배기들을 형성한다. 제3 및 제4 저항기들은 차동 입력 및 출력 신호들을 인에이블시키는 상보적 동작 회로와 공유될 수 있다. 단일 종단 동작의 경우, 제3 및 제4 저항기들은 기준 전위들에 결합될 수도 있다.
제1 및 제2 상보적 트랜지스터들이 저항기 네트워크와 관련된 제1 및 제2 피드백 루프들 내에 포함되어 있어서 저전력 소모 및 3dB 노이즈 개선을 갖는 LNA 증폭기를 가능하게 한다.
제1 및 제2 차동 쌍들의 트랜지스터들은 적층형 아키텍처를 획득하기 위해 회로 경로의 제1 및 제2 트랜지스터들에 연결될 수 있다. 차동 쌍 트랜지스터들은 차동 쌍 트랜지스터들 중 하나와 제1 및 제2 트랜지스터들이 동일한 입력 신호를 수신하도록 상보적 입력 신호들로 동작된다. 적층형 아키텍처는 신호 대 노이즈 비를 최대 6dB까지 증가시킨다.
적층 변형체의 차동 쌍 트랜지스터들은 회로 경로의 제1 및 제2 트랜지스터들에 비해 더 낮은 문턱 전압을 나타내야 한다. 게이트 산화물 두께 증가, 채널 영역에서의 추가 도핑 또는 주입, 또는 벌크 영역에서의 추가 전압과 같이 당업자에게 알려진 다양한 조치들에 의해 저전압 문턱(low voltage threshold; LVT) 트랜지스터들이 달성될 수 있다. 숙련된 회로 설계자에게 명백한 다른 조치들이 또한 유용가능하다. 적층형 장치 내의 통상적인 트랜지스터와 LVT 트랜지스터는 신호 증폭의 선형성과 정확성을 보장하기 위해 트랜지스터들의 적절한 동작점을 달성한다.
전류 컨베이어 회로가 전류 경로의 제1 및 제2 트랜지스터들 사이의 노드로부터 저항기 네트워크에 또는 제1 및 제2 트랜지스터들의 소스 단자들과 같은 전류 경로의 외부 단자들에 연결될 수 있다. 전류 컨베이어 회로는, 증폭기의 선형성이 증가되고 열 의존성이 감소되도록, 전류 경로 트랜지스터들에 보정 전류를 제공한다. 전류 컨베이어 회로를 포함하는 LNA 회로는 넓은 온도 범위에 걸쳐 높은 선형성으로 증가된 신호 대 노이즈 레벨을 제공한다.
전류 컨베이어 회로는 회로 경로를 통하는 전류를 감지하고 저항기 네트워크에 연결된 회로 경로의 외부 단자들에 복제 전류를 제공하는 회로부를 포함한다. 구체적으로, 전류 컨베이어 회로는 회로 경로를 통하는 전류를 감지하기 위해 소스 연결형 푸시 풀 트랜지스터들의 쌍을 포함할 수 있으며, 여기서 푸시 풀 트랜지스터들의 드레인 단자는 복제 전류 출력을 제공한다. 바이어스 전류들이 대응하는 전류 미러 회로들을 통해 소스 연결형 트랜지스터들에 제공될 수 있다. 전류 미러들을 통해 추가적인 복제 전류 출력들이 제공될 수 있다.
전류 컨베이어 회로의 실시예에 따르면, 비교기 증폭기를 통하는 피드백 루프는 소스 연결형 푸시 풀 트랜지스터들에 공급되는 기준 전위들을 생성하는 기준 전류 경로를 통하는 전류를 제어할 수 있다. 비교기 증폭기는 또한 공통 모드 전압을 기준으로서 수신한다. 공통 모드 전압은 실질적으로 신호 전압 스윙의 중간에 있을 수 있다. 비교기 증폭기를 포함하는 피드백 루프는 입력 임피던스를 감소시킨다. 소스 연결형 트랜지스터들은 푸시 풀 전류 센서의 기능을 갖는다.
일 실시예에 따르면, 전류 컨베이어 회로는 전류 경로 내의 전류를 감지하고 그 전류 경로에 복제 전류를 제공하는 비 반전 회로일 수 있다. 다른 실시예에 따르면, 전류 컨베이어 회로는 상보적 증폭기 토폴로지의 일 측에서 전류 경로 내의 전류를 감지하고 나머지 다른 상보적 회로 측에 복제 전류를 제공하는 반전 회로일 수 있다. 비 반전 전류 컨베이어 회로에서, 감지 및 복제 출력 전류는 동일한 푸시 풀 스테이지 내에서 수행된다. 반전 전류 컨베이어 회로에서, 감지 및 복제 출력 전류는 전류 미러들을 통해 연결된 상이한 전류 경로들 내에서 수행된다.
루프 증폭기는 다른 회로들로 실현될 수 있다. 일 실시예에 따르면, 루프 증폭기는 회로 경로의 제1 및 제2 트랜지스터들 사이의 노드에 입력부가 연결되어 있는 차동 증폭기를 포함한다. 차동 루프 증폭기는, 저항기 네트워크에 연결된 대응하는 트랜지스터들을 제어하기 위한, 특히 제1 및 제2 저항기들을 통하는 전류를 제어하기 위한 출력 신호를 생성한다. 버퍼 트랜지스터는 회로 경로의 제1 및 제2 트랜지스터들 사이의 노드로부터 차동 루프 증폭기의 입력부로 전위를 전달한다.
다른 실시예에 따르면, 루프 증폭기는 저항기 네트워크에 연결된 제1 및 제2 트랜지스터들을 포함하는 클래스 AB 스테이지를 포함할 수 있다. 구체적으로, 클래스 AB 트랜지스터들은 제1 및 제2 저항기들과 직렬 연결된다. 버퍼 트랜지스터는 회로 경로의 제1 및 제2 트랜지스터들 사이의 노드에, 그리고 클래스 AB 스테이지의 트랜지스터들 중 하나에 연결된다. 클래스 AB 스테이지의 트랜지스터들의 제어 단자들을 바이어싱하기 위해 상보적 트랜지스터들이 제공된다.
선형성 보정을 위한 전류 컨베이어 회로의 대안으로서, 차동 쌍 트랜지스터들 사이에 연결된 제5 및 제6 저항기가 제공될 수 있다. 증폭기의 입력 스테이지가 대칭 형상을 갖도록, 제5 및 제6 저항기를 제1 및 제2 저항기들과 각각 연결시키기 위한 추가적인 트랜지스터가 제공된다. 제5 및 제 6 저항기들의 단자들에서 보정 전류가 주입된다. 보정 전류는 전류 경로의 제1 및 제2 트랜지스터들 사이의 노드에 의해 제어되는 추가적인 클래스 AB 스테이지들에 의해 생성된다. 이 실시예는 바람직하게는 제1 및 제2 저항기들과 직렬로 연결된 출력 트랜지스터들을 제공하는 클래스 AB 스테이지 루프 증폭기로 동작될 수 있다.
실시예에 따르면, 제5 및 제6 저항기들은 제1 및 제2 저항기들과 같은 다른 저항기들의 크기의 두 배 크기를 가질 수 있다. 저항기 네트워크에 연결된 클래스 AB 스테이지 출력 트랜지스터들은 제5 및 제6 저항기들의 단자들에 연결된 추가적인 클래스 AB 스테이지들의 트랜지스터들보다 크기가 두 배인 트랜지스터들을 가질 수 있다.
상술한 원리들에 따른 저 노이즈 증폭기는 센서로부터의 신호들과 같은 낮은 진폭의 신호들을 증폭시키는 데에 사용될 수 있다. 센서 신호는 센서에 의해 결정된 주변 조건에 따라 달라지는 차동 신호일 수 있다. 차동 센서 신호는 매우 약하고 노이즈 레벨에 가까울 수 있어서, LNA는 신호를 증폭시키고 높은 선형성과 낮은 전력 소모로 신호 대 노이즈 비를 증가시킨다.
전술한 일반적인 설명과 다음의 상세한 설명은 모두 예시일 뿐이며, 청구범위의 성격과 특성을 이해하기 위한 개요 또는 틀을 제공하도록 의도된 것임을 이해해야 한다. 첨부된 도면들은 추가적인 이해를 제공하기 위해 포함된 것이며, 이 설명에 통합되고 그 일부를 구성한다. 도면들은 하나 이상의 실시예를 예시하고, 상세한 설명과 함께 다양한 실시예들의 원리들과 동작을 설명하는 역할을 한다. 도면들 중 상이한 도면들에서의 동일한 구성요소들은 동일한 참조 부호들로 표시된다.
도면들에서,
도 1은 통상적인 저 노이즈 증폭기를 도시한다.
도 2는 다른 통상적인 저 노이즈 증폭기를 도시한다.
도 3은 본 개시의 원리들에 따른 저 노이즈 증폭기를 도시한다.
도 4는 적층형 입력 트랜지스터들 및 전류 컨베이어 회로를 포함하는 본 개시의 원리들에 따른 저 노이즈 증폭기를 도시한다.
도 5는 저 노이즈 증폭기의 일부의 개략도를 도시한다.
도 6은 도 5의 회로와 관련하여 사용되는 비 반전 전류 컨베이어 회로를 도시한다.
도 7은 도 5의 회로와 관련하여 사용되는 반전 전류 컨베이어 회로를 도시한다.
도 8은 다른 저 노이즈 증폭기의 개략도를 도시한다.
도 9는 본 개시의 원리들에 따른 저 노이즈 증폭기를 포함하는 센서 회로의 블록도를 도시한다.
이제 본 개시의 실시예들을 도시한 첨부 도면들을 참조하면서 이후부터는 본 개시를 보다 완전하게 설명할 것이다. 하지만, 본 개시는 많은 상이한 형태들로 구현될 수 있고 여기서 설명된 실시예들로 한정되는 것으로서 해석되어서는 안된다. 오히려, 이들 실시예들은 본 개시가 본 개시의 범위를 당업자에게 완전히 전달하도록 제공된 것이다. 도면들은 반드시 실척도로 작도된 것은 아니지만, 본 개시를 명확하게 예시하도록 구성되어 있다.
도 1은 통상적인 기기 증폭기를 도시한다. 증폭기는 입력 신호(inp)를 수신하는 PMOS 입력 트랜지스터(M1)를 포함한다. 트랜지스터(M1)는 트랜지스터(M1)와 직렬로 연결된 저항기(101)를 통해 PMOS 트랜지스터(Mpout)에 의해 정전류를 공급받는다. 저항기(Rin)가 트랜지스터(M1)의 소스에 연결된다. M1을 통하는 전류는 전류(Ib+Ic)를 드레인하는 트랜지스터(M1)의 드레인에 연결된 정전류원(102)을 통해 드레인된다. 피드백 루프는 정전위(Vb)에 의해 제어되는 NMOS 폴딩 트랜지스터(Mfold)와 상부측에 연결된 정전류원(Ic)을 포함한다. 폴딩 트랜지스터(Mfold)와 출력 트랜지스터(Mpout)의 루프는 입력 트랜지스터(M1)를 통하는 정전류를 제공한다. 정전류원(Ic) 및 전류(Ib+Ic)를 공급하는 정전류원(102)은 트랜지스터들의 동작점들을 제어한다. 트랜지스터(M1)의 소스 단자는 입력 신호(inp)를 직접 추종한다. 저항기(101)와 저항기(Rin) 사이의 전압 분배기는 트랜지스터(Mpout)의 드레인에서의 신호가 입력 신호(inp)의 증폭된 신호이도록 증폭 계수를 허용한다. 도 1의 회로는 동일한 구조들을 갖되 상보적 입력 신호들(inp, inn)에 의해 제어되는 좌측 및 우측 부분들을 포함하며, 상보적 섹션들 둘 다는 저항기(Rin)를 통해 결합된다. 대안적으로, 저항기(Rin)의 일 단부가 기준 전위 또는 접지에 연결될 수 있는 단일 종단 회로가 또한 구상가능하다.
차동 입력 신호들(inp, inn)은 변경없이 입력 트랜지스터들(M1, M2)의 소스들로 전달된다. 저항기(Rin)를 가로질러 생성된 신호 전류는 피드백 루프들의 출력 스테이지들(Mpout)에 의해 공급된다. 저항기들(101)에 연결된 출력 트랜지스터들(Mpout)의 드레인 단자들에서는 차동 출력 신호가 공급된다. 두 개의 상반 배치된 레벨 시프트 트랜지스터들(M1, M2)은 차동 입력 신호(inp, inn)를 수신하고, 각자의 소스들 사이에 있는 저항기(Rin)을 구동시킨다. 양자의 레벨 시프트 트랜지스터들(M1, M2)은 입력 신호들을 저항기 단자들에 정확하게 전달하도록 연관된 피드백 루프 내에 포함된다. 두 개의 부하 저항기들(101)은 생성된 전류를 수집하고 증폭된 출력 신호를 제공한다. 트랜지스터들(M1, M2)을 통하는 전류는, 입력 신호가 변경되지 않고서 저항기(Rin)의 단자들로 전달되도록, 실질적으로 일정하다. 출력 디바이스들(Mpout)은 직렬 부하 저항기들(101)을 가로지르는 전류 흐름이 입력 신호(inp, inn)의 증폭을 제공하도록 저항기(Rin)를 가로질러 신호 전류를 공급한다.
이제 도 2를 참조하면, 다른 통상적인 저 노이즈 증폭기가 도시된다. 도 2의 회로는, 첫번째로, 차동적으로 동작되는 좌측 및 우측 부분들과, 두번째로, 동일한 입력 신호로 동작하는 상보적 상단 및 하단 부분들을 포함한다. 회로는 Mp1과 Mn1 사이의 노드에 연결된 출력 단자에서 출력 신호(outn)를 제공하기 위해 입력 신호(inp)에 의해 제어되고 직렬 연결된 NMOS 입력 트랜지스터(Mn1)와 PMOS 입력 트랜지스터(Mp1)를 포함한다. 트랜지스터들(Mn1, Mp1)의 회로 경로는 트랜지스터들(Mp1, Mn1)과 공급 및 접지 전위들 각각 사이에 연결된 동일한 전류들(Itail)에 의해 공급된다. 도 2의 증폭기 회로의 상보적 상단 및 하단 부분들은 병렬로 동작하며 전류 생성기(Itail)에 의해 바이어싱된다. 전체 트랜스컨덕턴스는 두 배가 되는 반면에 전압 노이즈는 2차 합으로 인해 계수 1.4만큼만 증가한다. 이는 입력 기준 노이즈의 3dB 감소를 야기시킨다. 출력 신호들(outn, outp)에서의 출력 전류들은 증폭기의 출력 스테이지를 구동하기 위해 미러 또는 전류 버퍼에 의해 수집된다(도 2에서는 도시되지 않음).
도 3은 본 개시의 원리들에 따른 저 노이즈 증폭기(LNA) 회로의 원리도를 도시한다. LNA 회로는 차동형 입력 신호를 구성하는 상보적 입력 신호들(inp, inn)의 차동 처리를 허용하는 좌측 부분과 우측 부분을 포함한다. 좌측 및 우측 부분들은 상보적 신호들에 의해 동작되는 동일한 구조들을 갖는다. 상단 및 하단 부분들은 상보적 구조들을 가지며, 동일한 입력 신호들에 의해 동작된다.
회로 경로(320)는 드레인 소스 경로들이 직렬로 연결되어 전류 경로(320)를 형성하는 PMOS 입력 트랜지스터(Mp1)와 NMOS 입력 트랜지스터(Mn1)를 포함한다. 트랜지스터들(Mp1, Mn1)의 입력 단자들은 입력 신호(inp)를 수신하는 입력 단자(321)에 연결된다. PMOS 트랜지스터(Mp1)에 대한 피드백 루프는 루프 증폭기(301), 및 출력부(op1)에서부터 트랜지스터(Mp1)의 소스에 연결된 피드백 저항기(302)를 포함한다. NMOS 트랜지스터(Mn1)에 대한 다른 피드백 루프는 다른 출력부(op2)에서부터 저항기(303)를 거쳐 트랜지스터(Mn1)의 소스에 연결된 루프 증폭기(301)를 포함한다. 루프 증폭기(301)는 입력 트랜지스터들(Mp1, Mn1) 사이에 배치된 노드(306)에 연결된 입력부를 갖는다. 저항기들(304, 305)은 저항기들(302, 303) 및 트랜지스터들(Mp1, Mn1)의 소스들에 각각 연결된다. 단자들(op1, op2)에서의 출력 신호들이 입력 단자(321)에서의 입력 신호(inp)에 대해 증폭되도록, 저항기들(302, 304, 및 303, 305)의 저항기 네트워크는 각각 옴 전압 분배기와 같은 전압 분배기와 같은 분배기를 형성한다. 증폭 계수는 저항기들(302, 304 또는 303, 305) 사이의 비율에 따라 달라지거나 또는 이에 의해 결정된다. 저항기들(304, 305)은 좌측 및 우측 차동 동작 회로 부분들 사이에서 공유된다. 단일 종단 버전에서, 저항기들(304, 305)은 기준 또는 접지 전위에 연결될 수 있다. 저항기들(302, 304)은 옴 전압 분배기를 형성하고, 저항기들(304, 305)은 다른 옴 전압 분배기를 형성한다. 옴 전압 분배기 및 다른 옴 전압 분배기는 각각 저항기들의 쌍을 포함할 수 있으며, 저항기 쌍들은 대응하거나 또는 동일하다. 동일한 전류가 저항기들(302, 304)을 횡단할 때 이들 저항기들이 전압 분배기로서 역할을 하도록, 저항기(304)를 가로질러 생성된 전류는 트랜지스터(Mp1) 및 증폭기(301)에 의해 구성된 배열에 의해 저항기(302)를 횡단하도록 강제된다. 저항기들(303, 305)은 동일한 기능을 나타낸다.
도 3의 증폭기의 피드백 루프는 입력 트랜지스터들(Mp1, Mn1)을 포함한다. 피드백 루프에 대한 입력부는 입력 트랜지스터들의 결합된 드레인들에 있다. 피드백 증폭기의 출력부는 두 개의 분기들을 갖는데, 하나는 풀업(pullup)을 위한 것이고, 다른 하나는 풀다운(pulldown)을 위한 것이다. 입력 스테이지는 동일한 저항(Rin)의 두 개의 저항기들(304, 305)을 필요로 한다. 출력 단자들(op1, op2)에서의 출력 신호들은 부하 저항기들(302, 303)을 통하는 전류들이며, 편리한 합산 동작으로 합산된다. 루프 증폭기(301)는 입력 트랜지스터들(Mp1, Mn1)의 동적 범위를 따르기 위해 적절한 전압으로 설정된 가상 접지를 사용한다. 입력 신호(inp)는 레벨 시프트 트랜지스터들(Mp1, Mn1)에 의해 버퍼링되고 입력 저항기들(304, 305)을 가로질러 전달된다. 루프 증폭기(301)의 출력 스테이지는 생성된 전류를 싱킹(sink)하거나 또는 소싱(source)한다. 부하 저항기들(302, 303)을 통해, 단자들(op1, op2)에서의 출력 전압은 정확한 부호로 편리하게 합산될 수 있다. 좌측 및 우측 부분들을 사용하는 차동 동작 회로의 경우, 단자들(op1, op2, on1, on2)에서의 전압들은 정확한 부호로 편리하게 합산되어야 한다. 도 3에서 도시된 회로는 상보적 PMOS 및 NMOS 입력 트랜지스터들(Mp1, Mn1)의 상보적 배열을 통해 3dB의 노이즈 개선을 달성한다. 이득 및 신호 왜곡의 열 드리프트를 해결하기 위해 아래에서 설명되는 바와 같이 추가적인 개선이 유용할 수 있다.
도 4는 도 3의 회로의 확장된 버전을 도시한다. 회로 경로(320)는 서로 연결되고 PMOS 트랜지스터(Mp1)의 드레인 단자에 연결된 소스 단자들을 갖는 추가적인 상보적 차동 트랜지스터 쌍들의 PMOS 트랜지스터들(Mp2sp, Mp1sp)을 포함하는 적층형 아키텍처를 도시한다. 회로 경로(320)에는 서로 연결되고 NMOS 트랜지스터(Mn1)의 드레인에 연결된 소스 단자들을 갖는 차동 쌍의 NMOS 트랜지스터들(Mn2sp, Mn1sp)이 더 포함된다. 트랜지스터들(Mp1, Mn1, Mp1sp, Mn1sp)의 제어 단자들은 입력 신호(inp)를 수신하는 입력 단자(321)에 연결된다. 차동 트랜지스터 쌍들의 나머지 다른 트랜지스터들(Mp2sp, Mn2sp)의 제어 단자들은 상보적 입력 신호(inn)를 전달하는 입력 단자(331)에 연결된다. 차동 트랜지스터 쌍들의 트랜지스터들은 더 두꺼운 게이트 산화물, 특수 채널 도핑 또는 벌크 바이어스 볼태그(voltag) 또는 상기 조치들의 조합에 의해 획득될 수 있는 저전압 문턱(LVT) 디바이스들이다. 회로의 우측 부분은 동일한 구조를 갖지만, 입력 트랜지스터들의 제어 단자들에는 회로의 차동 동작을 허용하기 위한 상보적 입력 신호들이 공급된다. 적층형 구현은 입력 트랜지스터들의 두 배 트랜스컨덕턴스를 갖는 반면, 노이즈는 2차적으로 합산되는데, 이는 노이즈 달성에 있어서 또다른 3dB 개선이다. 총체적인 성능은 동일한 전력 소모를 유지하면서 6dB 노이즈 개선을 이룬다.
차동 트랜지스터 쌍들의 드레인 단자들은 도 4에서 도시된 바와 같이, 트랜지스터들(Mp2sp, Mp1sp)과 같은, 차동 트랜지스터 쌍들 중 하나로부터의 전류를 트랜지스터들(Mn2sp, Mn1sp)과 같은, 차동 트랜지스터 쌍들 중 다른 하나에서 재사용하기 위해 서로 연결된다. 대안적으로, 차동 트랜지스터 쌍들을 연결해제시키고, 트랜지스터(Mp2sp)와 같은, 차동 트랜지스터 쌍의 트랜지스터들 중 하나를 접지 전위에 연결시키고, 트랜지스터(Mn2sp)와 같은, 다른 차동 트랜지스터 쌍의 트랜지스터들 중 하나를 공급 전위에 연결시키는 것(도 4에서는 도시되지 않음)이 또한 가능하다. 후자의 트랜지스터들은 루프 증폭기에 연결되지 않은 트랜지스터들이다. 접지와 기준 전위에 각각 연결된 트랜지스터들(Mp2sp, Mn2sp)은 증가된 전력 소모를 갖지만, Mp2sp, Mn2sp의 공유된 드레인들을 갖는 도 4에서 도시된 회로는 감소된 전력 소모를 갖는다.
전류 컨베이어 회로(410)는 루프 증폭기(301)에 연결되지 않은 차동 트랜지스터 쌍들의 트랜지스터들의 드레인 단자들에서의 전류를 감지하도록 제공된다. 구체적으로, 트랜지스터들(Mp2sp, Mn2sp)의 드레인 단자들은 전류 컨베이어 회로(410)의 입력부(411)에 연결된다. 전류 컨베이어 회로(410)는 트랜지스터들(Mp1, Mn1)의 소스들에 연결된 두 개의 출력 단자들(412, 413)을 포함한다. 전류 컨베이어 회로(410)의 출력부들(412, 413)은 저항기들(302, 304 및 303, 305) 사이의 노드에 동일한 방식으로 연결되고, 이는 결국 트랜지스터들(Mp1, Mn1)의 소스들에 연결된다. 전류 컨베이어 회로(410)는 단자(411)에서 감지된 전류로부터 복제본을 생성하고, 단자들(412, 413)에서 복제 전류들을 회로 경로(320)의 트랜지스터들(Mp1, Mn1)의 소스들에 포워딩한다. 전류 컨베이어는 선형성을 강화시키고 열 드리프트 문제를 회피하기 위해 회로 경로(320)에 전류를 주입한다. 전류 컨베이어(410)에 의해 생성된 복제 전류들은 트랜지스터들(Mp2sp, Mn2sp)을 통하는 전류들의 영향을 보상하여 저항기들(302, 303)을 통하는 이러한 트랜지스터들에 의한 전류 기여를 보정한다.
도 6 또는 도 7과 관련된 도 5는 도 4의 회로의 상세한 개략도를 도시한다. 도 4의 좌측 부분은 도 5의 우측에서 도시되어 있음을 유념한다. 도 5는 회로 경로(320)를 따른 적층형 트랜지스터 배열을 포함한다. 도 5에서 루프 증폭기(301)는 트랜지스터 레벨로 표현된다. 증폭기(301)는 정전류(Itail)를 공급받는 차동 쌍의 트랜지스터들(Ma1, Ma2)을 포함한다. 트랜지스터(Ma1)의 제어 단자는 전류 경로(320)의 트랜지스터들(Mp1sp, Mn1sp)의 결합된 드레인 단자들에 연결된 루프 증폭기의 입력부(306)에 의해 제어된다. 공통 게이트 버퍼 트랜지스터(Mnc)는 노드(306)로부터의 신호 레벨 시프트를 트랜지스터(Ma1)에 제공한다. 버퍼 트랜지스터(Mnc)는 바이어스 전압(Vbias)에 의해 제어되고, 버퍼 트랜지스터(Mnc)의 소스는 노드(306)에 연결되고, 버퍼 트랜지스터(Mnc)의 드레인은 차동 증폭기(301)의 트랜지스터(Ma1)의 제어 단자에 연결된다. 버퍼 트랜지스터(Mnc)의 드레인 소스 경로는 상측과 하측에 있는 대응하는 정전류원(Ibc)을 포함한다. 버퍼 트랜지스터(Mnc)가 증폭기의 선형성을 향상시키도록 버퍼 트랜지스터(Mnc)는 선형성에 영향을 미칠 수 있는 루프 증폭기 입력에서의 큰 스윙이 노드(306) 상에서도 나타나는 것을 방지한다. 트랜지스터(Mnc)는 필수가 아니며 생략될 수 있거나 또는 다른 요소들로 대체될 수 있다. 부하 저항기(302)에 연결된 출력 트랜지스터(Mpout)는 증폭기(301)의 전류 미러(311)를 통해 제어된다. 대응하는 방식으로, 저항기(303)에 연결된 상보적 출력 트랜지스터(Mnout)는 전류 미러들(312, 313)을 통해 증폭기(301)에 의해 제어된다. 회로의 좌측 부분(550)은 동일한 구조를 갖지만, 완전한 차동 동작 방식을 달성하기 위해 상보적 입력 신호들로 동작한다.
LNA는 피드백 루프에 임베딩된 입력 트랜지스터들(Mp1, Mn1)을 갖는다. 입력 신호(inp)는 상당한 왜곡없이 저항기들(304, 305) 상으로 전달된다. 이러한 방식으로 생성된 신호 전류는 피드백 루프 출력 스테이지(Mpout, Mnout)로부터 나와서 저항기들(302, 303)을 횡단하며, 저항기들(302, 303)은 저항기들(304, 305)에 각각 정합된다. 이러한 방식으로, 입력 신호의 증폭된 버전이 저항기들(302, 303)의 단자들(op1, op2)에서 이용가능하다. 저항값이 R1인 저항기들(304, 305)과 저항값이 R2인 저항기들(302, 303)을 사용하여, 저항기들(302, 303)의 단자들에서, 입력 신호(inp)의 증폭된 버전이 이용가능하며, 이는 입력 신호보다 1+R2/R1배 더 크다. 저항값들(R1, R2)은 상이할 수 있다. 다른 변형에서, 저항값들(R1, R2)은 동일하거나 실질적으로 동일할 수 있다. 노이즈는 입력 트랜지스터들(Mp1, Mn2) 및 저항기들(304, 305)에 의해 실질적으로 결정된다. 완전 차동 구현의 출력 전압은 네 개의 부하 저항기들(302, 303)과 회로 부분(550) 내의 대응하는 저항기들에 걸친 전압 강하들의 합이다.
도 6과 도 7에서는, 도 5의 회로의 일부를 형성하는 전류 컨베이어 회로들의 두 가지 대안 버전들이 도시된다. 단순화를 이유로, 이러한 회로들은 별개 도면들로 이동된다. 도 6은 대안적으로 사용될 수 있는 전류 컨베이어 회로들의 비 반전 버전에 관한 것이고, 도 7은 반전 버전에 관한 것이다.
도 6의 비 반전 전류 컨베이어 회로(410)는 입력 트랜지스터들(minn, minp)을 포함한다. 트랜지스터들(minn, minp)은 상측과 하측에 전류원 트랜지스터들을 갖는 푸시 풀(push pull) 방식으로 연결된다. 회로(410)의 입력부들은 신호(Vcm_p)를 운송하는 Mp2sp, Mn2sp의 공유 드레인들이다. 전류 컨베이어(410)의 하나의 출력부는 전류 경로(320)의 트랜지스터(Mp1)의 소스 및/또는 저항기들(302, 304) 사이의 노드에 복제 전류를 공급하는 푸시 풀 트랜지스터(minn)의 드레인이다. 동작시, 회로(410)는 상기 전류가 트랜지스터들(Mp2sp, Mn2sp)의 공유된 드레인에서 존재한다는 것을 감지하고, 복제 전류(is/2)를 출력하여 노드(SPH)로 라벨링된 트랜지스터(Mp1)의 드레인으로 포워딩한다. 상보적인 다른 복제 전류(is/2)가 노드(SPL)에서의 트랜지스터(Mn1)의 소스에 공급될 것이다. 이 전류는 푸시 풀 트랜지스터들(minn2, minp2)을 포함하는 전류 컨베이어(410) 내의 대응하는 추가적인 전류 경로에서 생성된다. 전류들의 적절한 바이어싱을 제공하기 위해 회로(410)에서 여러 전류 미러들을 포함하는 추가적인 전류 경로들이 사용된다. 전류 컨베이어 회로(420)는 좌측 회로 부분(550)에 연결되고 트랜지스터들(Mp2sn, Mn2sn) 사이의 공유된 드레인들에서의 신호(Vcm_n)를 감지하고 노드들(SNH, SNL)에서의 트랜지스터들(Mp2, Mn2)에서의 소스들에 각각의 복제 전류를 공급한다. 피드백 루프에 임베딩되지 않은 LVT 트랜지스터들을 가로지르는 전류들, 예를 들어, 트랜지스터들(Mp2sp, Mn2sp)을 통하는 전류들은 관련 왜곡의 원인이 될 수 있다. 전류 컨베이어는 이러한 전류들을 감지하고 이 전류들이 부하 저항기들(302, 303)을 횡단하여 출력 전압에 기여하는 것을 방지하기 위해 입력 디바이스들(Mp1, Mn1)의 소스들에서 복제본들을 주입한다. 이것은 총체적인 LNA 왜곡을 최소화시킨다.
실시예에 따르면, Mp2sp, Mn2sp의 공유된 드레인들로부터의 입력 신호(Vcm_p)는 비교기 증폭기(601)로 포워딩되며 이 비교기 증폭기(601)에는 공통 모드 전압(Vcm)도 공급된다. 비교기 증폭기(601)의 출력은 푸시 풀 제어 트랜지스터들(minn, minp, minn2, minp2)을 제어하는 푸시 풀 바이어스 트랜지스터들(Mb, Ma)로 전류 경로를 제어한다. 이것은 전류 컨베이어의 입력부에 큰 전류가 주입될 때 왜곡의 원인을 발생시킬 수 있는 입력 스테이지에서의 과도한 전압 스윙을 방지한다. 이것은 비교기 증폭기(601)의 최소화된 입력 임피던스들로 방지된다. 전류 컨베이어 내의 피드백 루프는 전류 컨베이어의 입력부에서의 큰 스윙이 입력 스테이지에 결합되는 것을 방지하여 왜곡을 방지한다. 푸시 풀 소스 연결형 트랜지스터들(minn, minn2, minp, minp2)의 공통 소스들은 조정기가 싱킹시키거나 또는 소싱시켜야 하는 전류의 양에 관계없이 편리한 기준 전압(Vcm)에서 opamp(601)에 의해 조정된다.
도 7은 반전 동작 유형의 대안적인 전류 컨베이어 회로를 도시한다. 회로(710)는 도 5의 회로의 좌측 부분(550)에서 트랜지스터들(Mp2sn, Mn2sn)의 공유된 드레인들에 연결된 푸시 풀 입력 트랜지스터들(minn, minp)을 포함한다. 회로(710)의 출력 단자들은 트랜지스터들(minn, minp)을 포함하는 입력 전류 경로와 함께 전류 미러들을 형성하는 푸시 풀 스테이지들(711, 712)에 의해 제공된다. 노드(SPH)를 포함하는 전류 컨베이어(710)의 출력 스테이지(711)는 도 5의 회로의 우측 부분에서 회로 경로(320)의 트랜지스터(Mp1)의 소스에 연결된다. 이에 대응하여, 출력 스테이지(712)의 출력 노드(SPL)는 도 5의 트랜지스터(Mn1)의 소스에 연결된다. 전류 컨베이어 회로(720)의 입력부는 도 5의 회로의 우측 부분에서의 신호(Vcm_p)가 공급되고, 도 5의 좌측 부분(550)에서의 노드들(SNH, SNL)에 출력 신호들을 공급한다. 완전 차동 증폭기 해결책에서는, 주입점들을 상보적 섹션쪽으로 스와핑시키는 것이 문제이다.
도 6과 도 7의 전류 컨베이어 회로들은 복제 전류들을 공급함으로써 도 5에서의 왜곡 및 열 드리프트의 주요 원인들을 억제시킨다. 도 6의 비 반전 버전은 신호 전류의 절반이 어떠한 미러도 횡단하지 않고서 입력부에서 출력부로 직접 이동하여 모든 공급 레일에 대한 부하를 방지하므로 전력 소모를 감소시킨다. 도 6의 비 반전 컨베이어의 출력부는 입력부가 속한 동일한 우측 또는 좌측 섹션에 연결된다. 도 7의 반전 컨베이어 회로는 한 섹션으로부터의 전류를 감지하고 출력 전류 복제본들을 상보적 섹션에 공급한다. 출력 전류들은 전류 미러를 항상 필요로 하며 이는 또한 전류의 증배(multiplication)를 허용하기 때문에 반전 버전은 더 많은 유연성을 제공한다. 도 7의 반전 버전은 또한 비교기 증폭기(701)를 갖는 피드백 루프를 허용하여 입력부에서 임피던스를 최소화시킨다.
이제 도 8을 참조하면, 도 5 내지 도 7의 회로들에 대한 대안적인 저 노이즈 증폭기의 다른 실현이 도시된다. 도 8의 회로는 차동 유형 증폭기 대신에 클래스 AB 유형 루프 증폭기를 사용하고 전류 컨베이어 회로의 대안을 사용하여 증폭기의 선형성을 향상시킨다. 보다 상세하게는, 도 8에서의 회로는 차동 쌍 트랜지스터들(Mp2sp, Mp1sp)의 소스들 사이에 연결되는 추가적인 저항기(802)를 포함한다. 이에 대응하여, 저항기(803)는 상보적 차동 쌍 트랜지스터들(Mn2sp, Mn1sp)의 드레인들 사이에 연결된다. PMOS 트랜지스터(804)는 또한 저항기들(802, 302) 사이 또는 출력 단자(op1)에서 출력 트랜지스터(Mpout)에 연결된 저항기(302)와 트랜지스터(Mp2sp)의 소스 사이에 연결된다. 트랜지스터(804)는, 전류 경로(320)의 트랜지스터(Mp1)와 마찬가지로, 입력 신호(inp)에 의해 제어된다. 이에 대응하여, 트랜지스터(805)는 저항기들(803, 303) 사이 또는 회로의 상보적 하단부에서의 출력 단자(op2)에서 출력 트랜지스터(Mpout)에 연결된 저항기(303)와 트랜지스터(Mn2sp)의 소스 사이에 연결된다. 추가적인 저항기(802)와 추가적인 트랜지스터(804)뿐만이 아니라 추가적인 저항기(803)와 추가적인 트랜지스터(805)는 각각 트랜지스터들(Mp2sp, Mn2sp)에 추가적인 전류를 주입하며, 이는 증폭기 스테이지의 선형성을 증가시킨다.
실시예들에 따르면, 저항기들(302, 304)의 저항값들은 이득이 의존하는 비율을 갖는다. 추가적인 저항기(802)는 저항기(304)의 저항값의 두 배 저항값을 갖는다. 이에 대응하여, 저항기들(303, 305)의 저항값들은 동일한 비율을 가지며, 추가적인 저항기(803)는 저항기(305)의 저항값의 두 배 저항값을 갖는다. 또한, 저항기들(302, 303)은 동일한 값을 갖고 저항기들(304, 305)은 동일한 값을 갖는다.
루프 증폭기와 관련하여, 클래스 AB 유형 증폭기가 도 8의 회로에서 사용된다. 클래스 AB 유형 증폭기는 저항기들(302, 303)에 연결된 출력 트랜지스터들(Mpout, Mnout)의 클래스 AB 스테이지를 포함한다. 또한, 추가적인 저항기(802)의 한 단자에 연결된 출력 단자(p1)를 갖는, 클래스 AB 트랜지스터 스테이지(801a, 801b)와 같은 추가적인 클래스 AB 스테이지들이 제공된다. 저항기(802)의 다른 단자는 회로의 우측 부분에 배치된 상보적 동작형 클래스 AB 스테이지(810a, 810b)의 단자(n1)에 연결된다. 저항기들(802, 803)의 두 단자들 각각은 클래스 AB 스테이지에 의해 제어된다. 저항기들(802, 803)의 단자들에 보정 전류들을 공급하는 복제 트랜지스터들(Mprep, Mnrep)의 어레이가 회로의 좌측 부분과 우측 부분 중 어느 한쪽에서 제공된다.
클래스 AB 스테이지는 트랜지스터들(Mp2sp, Mn2sp)의 공유된 드레인인 노드(806)로부터 입력 신호를 수신한다. 노드(806)는 드레인이 801a, 801b와 같은 클래스 AB 스테이지들에 연결된 버퍼 트랜지스터(Mc)의 소스에 연결된다. 클래스 AB 증폭기는 또한 대응하는 바이어스 신호들(Vp, Vn)에 의해 공급되고 트랜지스터들(801a, 801b)의 게이트 단자들과 같은 클래스 AB 스테이지들의 트랜지스터들의 제어 단자들 사이에 연결된 상보적 유형의 바이어싱 트랜지스터들(Mfp, Mfn)을 포함한다. 바이어스 전위(Vp, Vn)가 다이오드 스테이지들(820, 821)에서 생성된다. 도 8의 회로의 클래스 AB 루프 증폭기와 도 5의 회로의 차동 루프 증폭기를 비교하면, 클래스 AB 배열은 더 큰 전력 소모를 댓가로 더 큰 입력 전압값을 유지할 수 있다.
출력 트랜지스터들(Mpout, Mnout)은 복제 어레이의 801a, 801b와 같은 클래스 AB 스테이지 트랜지스터들의 크기의 두 배 크기를 갖는다. 도 8의 회로는 루프 증폭기를 위한 클래스 AB 출력 스테이지 구동 어레이 및 각 입력 차동 쌍 소스에서의 추가적인 저항기들의 구현을 포함한다. 클래스 AB 출력 스테이지의 정합된 복제본들은 저항기들(802, 803)의 각 단자 상에 신호 복제본을 주입한다. 클래스 AB 스테이지는 전류 소모를 낮게 유지하고 LNA 입력부에서 큰 신호 범위를 제공한다. 저항기들의 값들과 관련하여, R*is(is는 출력 스테이지 복제본들에 의해 저항기들의 단자들에서 주입된 신호 전류임)의 모든 곱들이 모든 입력 쌍 관련 저항기들에서 동일하면 족하다. 이것은 R의 값에 대한 자유도를 이루어내고 입력 신호 대 노이즈 및 전력 소모 간의 트레이트오프를 추구한다.
이제 도 9를 참조하면, 노이즈가 있는 회로 환경에서 낮은 진폭의 차동 출력 신호(inn, inp)를 생성하는 센서(901)를 포함하는 센서 장치가 도시되어 있다. 센서(901)의 차동 출력 신호는 높은 선형성과 감소된 노이즈 레벨을 갖는 차동 출력 신호(outn, outp)를 생성하는 차동 저 노이즈 증폭기(902)에 포워딩된다. 실제로, 노이즈 개선은 약 6dB이다.
첨부된 청구항들에서 기재된 본 개시의 사상 또는 범위를 벗어나지 않고서 다양한 수정들과 변경들이 이루어질 수 있다는 것은 당업자에게 명백할 것이다. 본 개시의 사상과 본질을 포함시킨 개시된 실시예들의 수정들, 조합들, 하위 조합들, 및 변형들이 당업자에게 일어날 수 있기 때문에, 본 개시는 첨부된 청구항들의 범위 내의 모든 것을 포함하는 것으로 해석되어야 한다.

Claims (17)

  1. 증폭기 회로에 있어서,
    제1 트랜지스터(Mp1)와 제2 트랜지스터(Mn1)를 포함하는 회로 경로(320) - 상기 제1 및 제2 트랜지스터들(Mp1, Mn1)은 직렬로 결합되고 상보적 유형을 가짐 -;
    입력 신호(inp)를 수신하도록 동작가능한 입력 단자(321) - 상기 입력 단자는 상기 제1 및 제2 트랜지스터들(Mp1, Mn1)의 제어 단자들에 연결됨 -;
    상기 제1 및 제2 트랜지스터들(Mp1, Mn1) 사이에 배치된 노드에 연결된 입력 단자를 갖고 제1 상보적 출력 단자(op1)와 제2 상보적 출력 단자(op2)를 갖는 루프 증폭기(301);
    상기 제1 트랜지스터(Mp1), 상기 루프 증폭기(301), 및 상기 루프 증폭기의 상기 제1 상보적 출력 단자(op1)에 연결된 제1 저항기(302)를 포함하는 제1 피드백 루프;
    상기 제2 트랜지스터(Mn1), 상기 루프 증폭기(301), 및 상기 루프 증폭기의 상기 제2 상보적 출력 단자(op2)에 연결된 제2 저항기(303)를 포함하는 제2 피드백 루프;
    상기 제1 트랜지스터(Mp1)에 연결된 상기 제1 저항기(302)의 노드에 연결된 제3 저항기(304) 및 상기 제2 트랜지스터(Mn1)에 연결된 상기 제2 저항기(303)의 노드에 연결된 제4 저항기(305)
    를 포함하고,
    상기 제1 및 제3 저항기들(302, 304) 그리고 상기 제2 및 제4 저항기들(303, 305)은 각각 옴(ohmic) 전압 분배기를 형성하는 것인, 증폭기 회로.
  2. 제1항에 있어서,
    제1 차동 쌍의 트랜지스터들(Mp2sp, Mp1sp) - 이들 중의 상기 트랜지스터들 중 하나(Mp1sp)는 상기 회로 경로(320) 내에 포함되고 상기 제1 트랜지스터(Mp1)와 직렬로 연결되고, 상기 트랜지스터들 중 다른 하나(Mp2sp)는 상기 제1 차동 쌍의 트랜지스터들 중의 상기 트랜지스터들 중 하나(Mp1sp)와 상기 제1 트랜지스터(Mp1) 사이에서 상기 회로 경로(320)의 노드에 연결됨 -,
    제2 차동 쌍의 트랜지스터들(Mn2sp, Mn1sp) - 이들 중의 트랜지스터들 중 하나(Mn1sp)는 상기 회로 경로(320) 내에 포함되고 상기 제2 트랜지스터(Mn1)와 직렬로 연결되고, 상기 트랜지스터들 중 다른 하나(Mn2sp)는 상기 제2 차동 쌍의 트랜지스터들 중의 상기 트랜지스터들 중 하나(Mn1sp)와 상기 제2 트랜지스터(Mn1) 사이에서 상기 회로 경로(320)의 노드에 연결됨 -
    을 더 포함하고,
    상기 제1 및 제2 트랜지스터들(Mp1, Mn1) 그리고 상기 제1 및 제2 차동 쌍의 트랜지스터들의 트랜지스터들 중 하나(Mp1sp, Mn1sp)의 제어 단자들은 상기 입력 단자(321)에 연결되며,
    상기 제1 및 제2 차동 쌍들의 트랜지스터들의 나머지 다른 트랜지스터들(Mp2sp, Mn2sp)의 제어 단자들은 상기 입력 신호(inp)에 상보적인 다른 입력 신호(inn)를 수신하도록 동작가능한 다른 입력 단자(331)에 연결된 것인 증폭기 회로.
  3. 제2항에 있어서,
    상기 제1 및 제2 차동 쌍의 트랜지스터들의 트랜지스터들(Mp2sp, Mp1sp, Mn2sp, Mn1sp)은 상기 제1 및 제2 트랜지스터들(Mp1, Mn1)의 문턱 전압보다 더 낮은 문턱 전압을 갖는 저 문턱(low threshold) 전압 트랜지스터들로서 구성된 것인 증폭기 회로.
  4. 제2항에 있어서,
    상기 제1 및 제2 차동 쌍의 트랜지스터들의 상기 나머지 다른 트랜지스터들(Mp2sp, Mn2sp)에 연결된 입력 단자를 갖고, 상기 회로 경로(320)의 상기 제1 트랜지스터(Mp1)에 또는 상기 제1 및 제3 저항기들(302, 304) 사이의 노드에 연결된 제1 출력 단자를 가지며, 상기 회로 경로(320)의 상기 제2 트랜지스터(Mn1)에 또는 상기 제2 및 제4 저항기들(303, 305) 사이의 노드에 연결된 제2 출력 단자를 갖는 전류 컨베이어 회로(410)
    를 더 포함하며,
    상기 전류 컨베이어 회로는 자신의 입력 단자에서 전류를 감지하고 자신의 제1 및 제2 출력 단자들에서 상기 전류의 복제본들을 생성하도록 구성된 것인 증폭기 회로.
  5. 제4항에 있어서,
    상기 전류 컨베이어 회로(410)는 적어도 한 쌍의 소스 연결형 트랜지스터들(minn, minp)을 포함하고,
    상기 소스 연결형 트랜지스터들(minn, minp)의 소스 단자들을 결합시키는 노드는 상기 전류 컨베이어 회로의 입력 단자에 연결되며,
    상기 소스 연결형 트랜지스터들 중 하나의 트랜지스터(minn)의 드레인 단자는 상기 전류 컨베이어 회로의 상기 제1 및 제2 출력 단자들 중 하나에 연결된 것인 증폭기 회로.
  6. 제5항에 있어서,
    상기 전류 컨베이어 회로는, 상기 전류 컨베이어 회로의 입력 단자(vcm_p)에 그리고 공통 모드 전압(Vcm)을 위한 단자에 연결된 비교기 증폭기(601)를 포함하는 피드백 루프를 더 포함하며,
    상기 비교기 증폭기는 상기 한 쌍의 소스 연결형 트랜지스터들(minn, minp)에 기준 전위들을 공급하는 기준 전위 경로를 제어하는 것인 증폭기 회로.
  7. 제2항에 있어서,
    상기 제3 및 제4 저항기들(304, 305)에 연결된 상보적 동작 회로 부분(550)
    을 더 포함하는 증폭기 회로.
  8. 제7항에 있어서,
    상기 상보적 동작 회로 부분(550)에 연결된 입력 단자(vcm_n)를 갖고, 상기 제1 및 제3 저항기들(302, 304) 사이의 노드에 연결된 제1 출력 단자(SPH)를 가지며, 상기 제2 및 제4 저항기들(303, 305) 사이의 노드에 연결된 제2 출력 단자(SPL)를 갖는 다른 전류 컨베이어 회로(710)
    를 더 포함하며,
    상기 다른 전류 컨베이어 회로(710)는 자신의 입력 단자에서 전류를 감지하고 자신의 제1 및 제2 출력 단자들에서 상기 전류의 복제본들을 생성하도록 구성된 것인 증폭기 회로.
  9. 제2항에 있어서,
    상기 루프 증폭기(301)는, 상기 회로 경로의 상기 제1 및 제2 트랜지스터들(Mp1, Mn1) 사이에 결합된 회로 노드에 의해 제어되는 입력 단자를 갖고, 상기 제1 저항기(302)와 직렬로 연결된 트랜지스터(Mpout)를 제어하는 출력 단자를 가지며, 상기 제2 저항기(303)와 직렬로 연결된 트랜지스터(Mnout)를 제어하는 다른 출력 단자를 갖는 차동 증폭기(Ma1, Ma2)를 포함한 것인 증폭기 회로.
  10. 제9항에 있어서,
    바이어스 전위(Vbias)에 연결된 제어 단자를 갖고, 상기 회로 경로의 상기 제1 및 제2 트랜지스터들(Mp1, Mn1) 사이에 결합된 노드에 연결된 소스 단자를 가지며, 상기 차동 증폭기(Ma1, Ma2)의 입력부에 연결된 드레인 단자를 갖는 버퍼 트랜지스터(Mnc)
    를 더 포함하며,
    상기 버퍼 트랜지스터(Mnc)의 상기 드레인 및 소스 단자들은 전류원들(Ibc, Ibc)에 연결된 것인 증폭기 회로.
  11. 제2항에 있어서,
    상기 루프 증폭기(301)는 클래스 AB 스테이지(Mpout, Mnout)를 포함하고,
    상기 클래스 AB 스테이지는,
    상기 제1 저항기(302)와 직렬로 연결된 제1 트랜지스터(Mpout) 및 상기 제2 저항기(303)과 직렬로 연결된 제2 트랜지스터(Mnout);
    상기 회로 경로의 상기 제1 및 제2 트랜지스터들(Mp1, Mn1) 사이에 결합된 회로 노드에 연결된 소스 단자를 가지며, 상기 클래스 AB 스테이지의 상기 제1 및 제2 트랜지스터들 중 하나의 트랜지스터(Mpout)의 제어 단자에 연결된 드레인 단자를 갖는 버퍼 트랜지스터(Mc); 및
    상기 제1 및 제2 트랜지스터들(Mpout, Mnout)의 제어 단자들 사이에 연결된 상보적 트랜지스터들(Mfp, Mfn)
    을 포함하며,
    상기 상보적 트랜지스터들은 기준 전위들(Vp, Vn)에 의해 제어되는 것인 증폭기 회로.
  12. 제11항에 있어서,
    상기 제1 차동 쌍의 트랜지스터들(Mp2sp, Mp1sp) 사이에 연결된 제5 저항기(802)와, 상기 제5 및 제1 저항기들(802, 302) 사이에 연결된 트랜지스터(804)와, 상기 제2 차동 쌍의 트랜지스터들(Mn2sp, Mn1sp) 사이에 연결된 제6 저항기(803)와, 상기 제6 및 제2 저항기들(803, 303) 사이에 연결된 다른 트랜지스터(805)
    를 더 포함하며,
    상기 제5 및 제6 저항기들(802, 803)의 단자들(n1, p1, n2, p2) 각각에 추가적인 클래스 AB 스테이지(801a, 801b)가 연결된 것인 증폭기 회로.
  13. 제12항에 있어서,
    상기 제5 및 제6 저항기들(802, 803)은 상기 제3 및 제4 저항기들(304, 305)의 저항값의 두 배의 저항값을 가지며,
    상기 클래스 AB 스테이지의 상기 제1 및 제2 트랜지스터들(Mpout, Mnout)은 상기 추가적인 클래스 AB 스테이지들(801a, 801b)의 트랜지스터들의 크기의 두 배 크기를 갖는 것인 증폭기 회로.
  14. 제1항에 있어서,
    상기 제1 및 제3 저항기들(302, 304)은 상기 제1 트랜지스터(Mp1)의 소스 단자에 연결되며,
    상기 제2 및 제4 저항기들(303, 305)은 상기 제2 트랜지스터(Mn1)의 소스 단자에 연결된 것인 증폭기 회로.
  15. 센서 장치에 있어서,
    주변 조건에 의존하여 차동 신호(inn, inp)를 제공하도록 구성된 센서(901); 및
    상기 차동 신호를 수신하도록 구성되고 노이즈가 감소된 증폭된 신호(outn, outp)를 출력하도록 구성된 제1항 내지 제14항 중 어느 한 항에 따른 증폭기 회로(902)
    를 포함하는 센서 장치.
  16. 삭제
  17. 삭제
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