KR102564551B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판 상에 복수의 제1 몰드 패턴을 형성하고, 상기 복수의 제1 몰드 패턴을 덮는 제1 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고, 상기 제2 영역의 상기 제1 절연막 상에 포토 레지스트 패턴을 형성하고, 상기 제1 영역의 상기 제1 절연막 및 상기 제2 영역의 상기 포토 레지스트 패턴을 덮는 제2 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고, 상기 제2 절연막을 식각하고, 상기 포토 레지스트 패턴을 제거하고, 상기 제1 영역에 제1 폭을 갖는 제1 DPT(Double Patterning Technology) 패턴을 형성하고, 상기 제2 영역에 상기 제1 폭과 다른 제2 폭을 갖는 제2 DPT 패턴을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 패턴 미세화가 필수적이 됨에 따라 반도체 소자 구현에 필요한 패턴을 형성하기 위한 포토 리소그래피 공정 상의 한계 해상도를 극복할 다양한 시도가 이루어지고 있다. 그 중 DPT(Double Patterning Tecnology) 기법은 포토 리소그래피 공정 상의 한계 해상도를 넘어서 패턴 형성을 가능하도록 하였다.
본 발명이 해결하고자 하는 기술적 과제는 DPT 공정을 수행함에 있어서 추가적인 포토 리소그래피 공정을 이용하여 DPT 패턴을 다원화할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판 상에 복수의 제1 몰드 패턴을 형성하고, 상기 복수의 제1 몰드 패턴을 덮는 제1 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고, 상기 제2 영역의 상기 제1 절연막 상에 포토 레지스트 패턴을 형성하고, 상기 제1 영역의 상기 제1 절연막 및 상기 제2 영역의 상기 포토 레지스트 패턴을 덮는 제2 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고, 상기 제2 절연막을 식각하고, 상기 포토 레지스트 패턴을 제거하고, 상기 제1 영역에 제1 폭을 갖는 제1 DPT(Double Patterning Technology) 패턴을 형성하고, 상기 제2 영역에 상기 제1 폭과 다른 제2 폭을 갖는 제2 DPT 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 DPT 패턴의 상기 제1 폭은 상기 제2 DPT 패턴의 상기 제2 폭보다 넓을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 절연막을 식각하는 것은 상기 포토 레지스트 패턴의 측면에 인접한 상기 제2 절연막의 일부만을 제거하는 것을 포함하고, 상기 포토 레지스트 패턴을 제거한 후 잔존하는 상기 제2 절연막의 잔존부를 경계로 일 영역에는 상기 제1 DPT 패턴이 형성되고 타 영역에는 상기 제2 DPT 패턴이 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 포토 레지스트 패턴은 KrF(Kripton Fluoride) 레지스트 패턴 또는 ArF(Argon Fluoride) 레지스트 패턴을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 포토 레지스트 패턴을 제거한 후, 상기 제1 영역은 각각 상기 제1 절연막의 일부와 상기 제2 절연막의 일부를 모두 포함하는 복수의 제1 스페이서를 포함하고, 상기 제2 영역은 각각 상기 제1 절연막의 일부만을 포함하는 복수의 제2 스페이서를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 DPT 패턴은 상기 제1 스페이서와 동일한 폭을 갖고, 상기 제2 DPT 패턴은 상기 제2 스페이서와 동일한 폭을 가질 수 있다.
본 발명의 몇몇의 실시예에서, 상기 방법은, 상기 복수의 제1 스페이서 사이 및 상기 복수의 제2 스페이서 사이에 제2 몰드 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 DPT 패턴 중 일부는 상기 제1 몰드 패턴과 동일한 폭을 갖고, 상기 제1 DPT 패턴 중 다른 일부는 상기 제2 몰드 패턴과 동일한 폭을 가질 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 DPT 패턴 중 일부는 상기 제1 몰드 패턴과 동일한 폭을 갖고, 상기 제2 DPT 패턴 중 다른 일부는 상기 제2 몰드 패턴과 동일한 폭을 가질 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 DPT 패턴 사이의 간격은 상기 제1 스페이서와 동일한 폭을 갖고, 상기 제2 DPT 패턴 사이의 간격은 상기 제2 스페이서와 동일한 폭을 가질 수 있다.
본 발명의 몇몇의 실시예에서, 상기 기판은 피식각막을 포함하고, 상기 방법은, 상기 제1 DPT 패턴을 식각 마스크로 하여 상기 제1 영역에서 상기 피식각막을 식각하고, 상기 제2 DPT 패턴을 식각 마스크로 하여 상기 제2 영역에서 상기 피식각막을 식각하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 피식각막은 도전층, 절연층 또는 이들의 조합을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 복수의 제1 몰드 패턴은 탄소함유막, 산화막, 폴리실리콘막, 질화막, 포토레지스트막 및 금속막 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 절연막 또는 상기 제2 절연막은 산화막 또는 질화막을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판 상에 복수의 몰드 패턴을 형성하고, 상기 복수의 몰드 패턴을 덮는 제1 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고, 상기 제2 영역의 상기 제1 절연막 상에 포토 레지스트 패턴을 형성하고, 상기 제1 영역의 상기 제1 절연막 및 상기 제2 영역의 상기 포토 레지스트 패턴을 덮는 제2 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고, 상기 제2 절연막을 식각하고, 상기 포토 레지스트 패턴을 제거하고, 상기 제1 영역에 제1 간격을 갖는 제1 트렌치를 형성하고, 상기 제2 영역에 상기 제1 간격과 다른 제2 간격을 갖는 제2 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 트렌치 사이의 상기 제1 간격은 상기 제2 트렌치 사이의 상기 제2 간격보다 넓을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 절연막을 식각하는 것은 상기 포토 레지스트 패턴의 측면에 인접한 상기 제2 절연막의 일부만을 제거하는 것을 포함하고, 상기 포토 레지스트 패턴을 제거한 후 잔존하는 상기 제2 절연막의 잔존부를 경계로 일 영역에는 상기 제1 간격을 갖는 상기 제1 트렌치가 형성되고 타 영역에는 상기 제2 간격을 갖는 상기 제2 트렌치가 형성될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 포토 레지스트 패턴을 제거한 후, 상기 제1 영역은 각각 상기 제1 절연막의 일부와 상기 제2 절연막의 일부를 모두 포함하는 복수의 제1 스페이서를 포함하고, 상기 제2 영역은 각각 상기 제1 절연막의 일부만을 포함하는 복수의 제2 스페이서를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 트렌치 사이의 상기 제1 간격은 상기 제1 스페이서와 동일한 폭을 갖고, 상기 제2 트렌치 사이의 상기 제2 간격은 상기 제2 스페이서와 동일한 폭을 가질 수 있다.
본 발명의 몇몇의 실시예에서, 상기 기판 상에는 상기 제1 스페이서와 동일한 폭을 갖도록 형성된 제1 질화막 패턴 및 상기 제2 스페이서와 동일한 폭을 갖도록 형성된 제2 질화막 패턴이 형성되고, 상기 기판은 피식각막을 포함하고, 상기 방법은, 상기 제1 질화막 패턴을 식각 마스크로 하여 상기 제1 영역에서 상기 기판을 식각하고, 상기 제2 질화막 패턴을 식각 마스크로 하여 상기 제2 영역에서 상기 기판을 식각하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 기판을 식각하는 것은 상기 기판을 이방성 건식 식각하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 방법은, 상기 제1 트렌치 및 상기 제2 트렌치 내에 소자 분리막을 각각 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 소자 분리막은 상기 몰드 패턴과 동일한 폭을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 복수의 몰드 패턴을 형성하고, 상기 기판 상에 상기 복수의 몰드 패턴을 덮는 제1 절연막을 형성하고, 상기 기판의 제1 영역에 제1 포토 레지스트 패턴을 형성하고, 상기 기판 상에 제2 절연막을 형성하고, 상기 제2 절연막 및 상기 제1 포토 레지스트 패턴을 식각하고, 상기 기판의 제2 영역에 제2 포토 레지스트 패턴을 형성하고, 상기 기판 상에 제3 절연막을 형성하고, 상기 제3 절연막 및 상기 제2 포토 레지스트 패턴을 식각하고, 상기 제1 영역에 제1 폭을 갖는 제1 DPT(Double Patterning Technology) 패턴을 형성하고, 상기 제2 영역에 제2 폭을 갖는 제2 DPT 패턴을 형성하고, 상기 기판의 나머지 영역에 제3 폭을 갖는 제3 DPT 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 영역과 상기 제2 영역은 서로 오버랩될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 영역과 상기 제2 영역은 서로 오버랩되지 않을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 DPT 패턴의 상기 제1 폭, 상기 제2 DPT 패턴의 상기 제2 폭 및 상기 제3 DPT 패턴의 제3 폭은 모두 다를 수 있다.
본 발명의 몇몇의 실시예에서, 상기 기판은 피식각막을 포함하고, 상기 방법은, 상기 제1 DPT 패턴을 식각 마스크로 하여 상기 제1 영역에서 상기 피식각막을 식각하고, 상기 제2 DPT 패턴을 식각 마스크로 하여 상기 제2 영역에서 상기 피식각막을 식각하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 복수의 몰드 패턴을 형성하고, 상기 기판 상에 상기 복수의 몰드 패턴을 덮는 제1 절연막을 형성하고, 상기 기판의 제1 영역에 제1 포토 레지스트 패턴을 형성하고, 상기 기판 상에 제2 절연막을 형성하고, 상기 제2 절연막 및 상기 제1 포토 레지스트 패턴을 식각하고, 상기 기판의 제2 영역에 제2 포토 레지스트 패턴을 형성하고, 상기 기판 상에 제3 절연막을 형성하고, 상기 제3 절연막 및 상기 제2 포토 레지스트 패턴을 식각하고, 상기 제1 영역에 제1 간격을 갖는 제1 트렌치를 형성하고, 상기 제2 영역에 상기 제1 간격과 다른 제2 간격을 갖는 제2 트렌치를 형성하고, 상기 기판의 나머지 영역에서 제3 간격을 갖는 제3 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 영역과 상기 제2 영역은 서로 오버랩될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 영역과 상기 제2 영역은 서로 오버랩되지 않을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 트렌치의 상기 제1 간격, 상기 제2 트렌치의 상기 제2 간격 및 상기 제3 트렌치의 상기 제3 간격은 모두 다를 수 있다.
본 발명의 몇몇의 실시예에서, 상기 방법은, 상기 제1 트렌치, 상기 제2 트렌치 및 상기 제3 트렌치 내에 소자 분리막을 각각 형성하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 16 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 1을 참조하면, 기판(100)상에 피식각막(110)을 형성하고, 피식각막(110) 위에 제1 하드 마스크 층(120)을 형성한다.
기판(100)은 단위 면적당 패턴 밀도가 비교적 높은 영역, 예컨대 포토 리소그래피 공정 상의 한계 해상도를 초과하는 밀도로 패턴이 형성되는 고밀도 패턴 영역일 수 있다. 예를 들어 기판(100)은 반도체 소자의 셀 어레이 영역일 수 있다. 그러나 본 발명의 범위는 이에 한정되지 않고, 기판(100)은 단위 면적당 패턴 밀도가 비교적 낮은 영역, 예컨대 주변회로 영역일 수도 있다. 본 발명의 몇몇의 실시예에서, 기판(100)은 실리콘 기판일 수 있다.
피식각막(110)은 형성하고자 하는 패턴의 용도에 따라 다양한 물질로 이루어질 수 있다. 예를 들어, 기판(100) 상에 게이트 전극을 형성하는 경우, 피식각막(110)은 도전층, 예를 들면 도핑된 폴리실리콘층, 또는 도핑된 폴리실리콘층과 금속 실리사이드층과의 적층 구조로 이루어질 수 있다. 기판(100) 상에 비트 라인을 형성하는 경우, 피식각막(110)은 금속, 예를 들면 텅스텐 또는 알루미늄으로 이루어질 수 있다. 한편, 피식각막(110)은 도전층과 절연층과의 조합으로 이루어질 수도 있다. 만일 최종적으로 형성하고자 하는 미세 패턴이 기판(100)의 식각에 의해 형성되는 경우에는 피식각막(110)은 생략될 수 있다. 예를 들면, 기판(100)에 활성 영역을 정의하기 위하여 본 발명에 따른 방법을 이용하는 경우에는 피식각막(110)을 생략할 수 있다.
제1 하드 마스크 층(120)은 피식각막(110) 또는 후속 공정에서 제1 하드 마스크 층(120) 위에 형성되는 다른 식각 마스크의 재료, 또는 형성하고자 하는 패턴의 용도에 따라 하부의 피식각막 식각시 식각 내성을 가질 수 있는 다양한 물질로 이루어질 수 있다. 본 발명의 몇몇의 실시예에서, 제1 하드 마스크 층(120)은 산화막, 질화막 또는 폴리실리콘막을 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 제1 하드 마스크 층(120)은 한 종류의 물질을 포함하는 단일층일 수도 있고, 각각 서로 다른 물질을 포함하는 다중층일 수도 있다.
도 2를 참조하면, 제1 하드 마스크 층(120) 상에 몰드 층(130) 및 제1 반사 방지막(131)을 차례로 형성한다. 그 후 제1 반사 방지막(131) 상에 포토 레지스트 패턴(133a~133e)을 형성한다.
제1 하드 마스크 층(120)은 예를 들면 탄소함유막, 산화막, 폴리실리콘막, 질화막, 포토레지스트막, 또는 Al, W 등과 같은 금속막으로 이루어질 수 있다. 몰드층(130)이 탄소함유막으로 이루어지는 경우, 제1 하드 마스크 층(120)을 구성하는 탄소함유막은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 예를 들면, 제1 하드 마스크 층(120)을 구성하는 탄소함유막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 유기 화합물로 이루어질 수 있다. 상기 탄소함유막은 제1 하드 마스크 층(120)을 구성하는 유기 화합물의 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 상기 탄소함유막은 예를 들면 스핀 코팅에 의해 형성될 수 있다.
제1 반사 방지막(131)은 무기물 또는 유기물로 이루어질 수 있다. 예를 들면, 제1 반사 방지막(131)은 SiON막 또는 BARC막 (bottom anti-reflective coating film)으로 이루어질 수 있다.
도 3을 참조하면, 포토 레지스트 패턴(133a~133e)을 식각 마스크로 하여 제1 반사 방지막(131) 및 몰드 층(130)을 식각하여 제1 몰드 패턴(130a~130e)을 형성한다. 그 후, 제1 몰드 패턴(130a~130e) 위에 남아 있는 제1 반사 방지막(131) 및 포토 레지스트 패턴(133a~133e)을 제거할 수 있다. 제1 몰드 패턴(130a~130e) 각각은 폭(W1)을 가질 수 있다.
도 4를 참조하면, 제1 몰드 패턴(130a~130e) 및 제1 하드 마스크 층(120) 위에 제1 절연막(140)을 형성한다. 제1 절연막(140)은 제1 몰드 패턴(130a~130e)의 상면 및 측벽과 제1 하드 마스크 층(120)의 상면을 균일한 두께로 덮도록 형성된다.
제1 절연막(140)은 제1 몰드 패턴(130a~130e) 및 제1 하드 마스크 층(120)의 식각시 식각 내성을 가질 수 있는 물질로 이루어진다. 예를 들어, 제1 절연막(140)은 ALD(atomic layer deposition) 공정에 의해 형성되는 산화막, 또는 질화막으로 이루어질 수 있다. 본 발명의 몇몇의 실시예에서, 제1 몰드 패턴(130a~130e)은 탄소함유막으로 이루어지고, 제1 절연막(140)은 산화막으로 이루어질 수 있다. 본 발명의 다른 몇몇의 실시예에서, 제1 몰드 패턴(130a~130e)은 산화막으로 이루어지고, 제1 절연막(140)은 질화막으로 이루어질 수 있다.
도 5는 기판(100)을 위에서 내려다 본 상면도이다. 도 5를 참조하면, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다.
제1 영역(I)은 DPT 공정에 의해 미세 패턴이 형성되는 영역이되, 본 발명의 다양한 실시예에 따른 방법에 따라 미세 패턴의 사이즈가 조절된 영역이다. 이와 다르게 제2 영역(II)은 DPT 공정에 의해 미세 패턴이 형성되는 영역이되, 미세 패턴의 사이즈가 조절되지 않은 영역이다.
구체적으로 도 6 내지 도 12에서 후술하는 바와 같이, 제1 영역(I)에 형성된 패턴들의 사이즈를 조절하는 동안 제2 영역(II)은 포토 레지스트 패턴에 의해 가려질 수 있다.
이하에서는 도 5의 절단면 A-A를 기준으로 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법을 설명하도록 한다.
도 6을 참조하면, 기판(100) 상에 제1 절연층(140)을 덮는 제2 하드 마스크 층(150)을 형성한다. 그 후, 제2 하드 마스크 층(150) 위에 제2 반사 방지막(151)을 형성하고, 그 위에 소정 형상의 포토 레지스트 패턴(152)을 형성한다.
제2 하드 마스크 층(150)은 탄소함유막, 예를 들면 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물을 포함하는 탄소함유막으로 이루어질 수 있다. 예를 들면, 제2 하드 마스크 층(150)을 구성하는 탄소함유막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 유기 화합물로 이루어질 수 있다. 상기 탄소함유막은 상기 제2 하드 마스크 층(150)을 구성하는 유기 화합물의 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 상기 탄소함유막은 예를 들면 스핀 코팅에 의해 형성될 수 있다.
제2 반사 방지막(151)은 무기물 또는 유기물로 이루어질 수 있다. 예를 들면, 제1 반사 방지막(151)은 SiON막 또는 BARC막 (bottom anti-reflective coating film)으로 이루어질 수 있다.
포토 레지스트 패턴(152)은 도 5와 관련하여 앞서 설명한 바와 같이, DPT 공정을 수행하는 중에 미세 패턴의 사이즈를 조절하기 위한 제1 영역(I)과 그렇지 않은 제2 영역(II)을 구분하여 정의할 수 있다. 본 발명의 몇몇의 실시예에서, 포토 레지스트 패턴(152)은 KrF(Kripton Fluoride) 레지스트 패턴 또는 ArF(Argon Fluoride) 레지스트 패턴을 포함할 수 있다.
도 7을 참조하면, 포토 레지스트 패턴(152)을 식각 마스크로 하여 제2 반사 방지막(151) 및 제2 하드 마스크 층(150)을 식각하여 제2 하드 마스크 패턴(150a)을 형성한다. 그 후, 제2 하드 마스크 패턴(150a) 위에 남아 있는 제2 반사 방지막(151) 및 포토 레지스트 패턴(152)을 제거할 수 있다.
도 8를 참조하면, 제1 절연막(140) 및 제2 하드 마스크 패턴(150a) 위에 제2 절연막(160)을 형성한다. 제2 절연막(160)은 제1 절연막(140)의 상면 및 측벽과 제1 하드 마스크 층(120)의 상면 및 측벽을 균일한 두께로 덮도록 형성된다.
제2 절연막(160)은 제1 몰드 패턴(130a~130e) 및 제1 하드 마스크 층(120)의 식각시 식각 내성을 가질 수 있는 물질로 이루어진다. 예를 들어, 제2 절연막(160)은 ALD(atomic layer deposition) 공정에 의해 형성되는 산화막, 또는 질화막으로 이루어질 수 있다.
도 9를 참조하면, 제2 절연막(160)을 식각한다. 구체적으로 제1 영역(I)에서는 제1 절연막(140) 상에 형성되어 있던 제2 절연막(160)이 식각되고, 제2 영역(II)에서는 포토 레지스트 패턴(150a) 상에 형성되어 있던 제2 절연막(160)이 식각된다.
제2 절연막(160)이 식각되면서 제1 몰드 패턴(130a~130e)의 상면 방향에 형성되어 있던 일부분을 제거되지만, 제1 몰드 패턴(130a~130e)의 측벽 방향에 형성되어 있던 다른 일부분은 제거되지 않을 수 있다. 제2 절연막(160)의 식각 공정 동안 제1 절연막(140)의 일부가 같이 식각될 수 있다.
이에 따라 제1 하드 마스크 층(120)의 제1 영역(I)에는 제1 몰드 패턴(130a~130c)의 측벽에 접하여 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)이 형성될 수 있다. 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)은 추후 제1 영역(I)에서의 DPT 패턴을 형성하기 위해 이용될 수 있다.
한편, 제1 절연막(140)의 일부 영역(140f) 상에는 제2 절연막(160)의 잔존부(160f)가 형성될 수 있다. 앞서 제1 영역(I)과 제2 영역(II)은 포토 레지스트 패턴(150a)의 경계에 의해 구분될 수도 있지만, 제2 절연막(160)의 잔존부(160f)에 의해 구분될 수도 있다.
도 10을 참조하면, 포토 레지스트 패턴(150a)을 식각한다. 이에 따라 제2 영역(II)에서 제1 절연막(140)이 노출된다. 포토 레지스트 패턴(150a)의 식각 동안 제1 절연막(140)의 일부가 같이 식각될 수 있다.
도 11을 참조하면, DPT 패턴을 형성하기 위해 제1 몰드 패턴(130a~130e)을 제거한다. 이에 따라 제1 영역(I)에서는 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e) 사이로 제1 하드 마스크 층(120)의 상면이 노출되고, 제2 영역(II)에서는 제1 스페이서 패턴(140h~140k) 사이로 제1 하드 마스크 층(120)의 상면이 노출된다.
제1 몰드 패턴(130a~130e)을 제거하기 위해 건식 식각, 습식 식각, 또는 애싱(ashing) 공정을 이용할 수 있다.
앞서 설명한 바와 같이, 제거된 제1 몰드 패턴(130a~130e)은 폭(W1)을 가지며, 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)은 폭(W2)을 가지고, 제1 스페이서 패턴(140a~140e)은 폭(W3)을 가질 수 있다. 이와 같은 스페이서 패턴들은 추후 DPT 패턴의 폭이나 DPT 패턴 간의 간격을 결정할 수 있게 되므로, 다양한 사이즈의 DPT 패턴을 형성할 수 있게 된다.
도 12를 참조하면, 제1 영역(I)에서는 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)을 식각 마스크로 하고, 제2 영역(II)에서는 제1 스페이서 패턴(140h~140k)을 식각 마스크로 하여 제1 하드 마스크 층(120)을 이방성 건식 식각하여 피식각막(110)에 미세 패턴(110a~110k)을 형성한다.
이에 따라 제1 영역(I)은 폭(W2)을 갖는 미세 패턴(110a~110e)을 포함하고, 제2 영역(II)은 폭(W3)을 갖는 미세 패턴(110g~110j)을 갖는다.
즉, 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에 따라, 1차 DPT 용 스페이서 물질에 해당하는 제1 절연막(140)을 형성한 후, 포토 리소그래피 공정을 추가로 적용함으로써, 원하는 영역의 미세 패턴의 사이즈를 다양화할 수 있다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 13을 참조하면, 도 10과 다른 점은, 제1 영역(I)에서 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e) 사이에 노출된 제1 하드 마스크 층(120)과, 제2 영역(II)에서 포토 레지스트 패턴(150a)을 식각한 후 노출된 제1 절연막(140) 상에 제2 몰드 패턴(170a~170f)을 형성한다는 점이다.
도 14를 참조하면, 도 11과는 달리, 제1 영역(I)에서 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)을, 제2 영역(II)에서 제1 절연막(140)의 일부를 제거한다는 점이다. 이에 따라 제1 하드 마스크 층(120) 상에는 제1 몰드 패턴(130a~130e)과 제2 몰드 패턴(170a~170f)이 교대로 형성된다.
제1 스페이서 패턴(140a~140e), 제2 스페이서 패턴(160a~160e) 및 제1 절연막(140)을 제거하기 위해 건식 식각, 습식 식각, 또는 애싱(ashing) 공정을 이용할 수 있다.
이 때, 제1 영역(I)에서 제1 몰드 패턴(130a~130c)은 폭(W1)을 가지며, 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)이 제거된 간격은 폭(W2)을 가지고, 제2 몰드 패턴(170b~170c)는 폭(W4)를 갖는다. 한편 제2 영역(II)에서 제1 몰드 패턴(130d~130e)은 폭(W1)을 가지며, 제1 절연막(140)이 제거된 간격은 폭(W3)을 가지고, 제2 몰드 패턴(170e)는 폭(W5)를 갖는다. 이와 같은 몰드 패턴들은 추후 DPT 패턴의 폭이나 DPT 패턴 간의 간격을 결정할 수 있게 되므로, 다양한 사이즈의 DPT 패턴을 형성할 수 있게 된다.
도 15를 참조하면, 제1 영역(I)에서는 제1 몰드 패턴(130a~130c) 및 제2 몰드 패턴(170a~170c)을 식각 마스크로 하고, 제2 영역(II)에서는 제1 몰드 패턴(130d~130e) 및 제2 몰드 패턴(170d~170f)을 식각 마스크로 하여 제1 하드 마스크 층(120)을 이방성 건식 식각하여 피식각막(110)에 미세 패턴(110a~110k)을 형성한다.
이에 따라 제1 영역(I)은 간격(W4)으로 이격되고 폭(W1) 또는 폭(W4)을 갖는 미세 패턴(110a~110f)을 포함하고, 제2 영역(II)은 간격(W3)으로 이격되고 폭(W1) 또는 폭(W5)을 갖는 미세 패턴(110g~110j)을 갖는다.
즉, 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에 따라, 1차 DPT 용 스페이서 물질에 해당하는 제1 절연막(140)을 형성한 후, 포토 리소그래피 공정을 추가로 적용함으로써, 원하는 영역의 미세 패턴의 사이즈를 다양화할 수 있다.
도 16 내지 도 26은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 16을 참조하면, 기판(100)상에 패드 산화막(210) 및 질화막(212)을 형성하고, 질화막(212) 위에 제1 하드 마스크 층(120)을 형성한다.
기판(100)은 단위 면적당 패턴 밀도가 비교적 높은 영역, 예컨대 포토 리소그래피 공정 상의 한계 해상도를 초과하는 밀도로 패턴이 형성되는 고밀도 패턴 영역일 수 있다. 예를 들어 기판(100)은 반도체 소자의 셀 어레이 영역일 수 있다. 그러나 본 발명의 범위는 이에 한정되지 않고, 기판(100)은 단위 면적당 패턴 밀도가 비교적 낮은 영역, 예컨대 주변회로 영역일 수도 있다. 본 발명의 몇몇의 실시예에서, 기판(100)은 실리콘 기판일 수 있다.
제1 하드 마스크 층(120)은 피식각막(110) 또는 후속 공정에서 제1 하드 마스크 층(120) 위에 형성되는 다른 식각 마스크의 재료, 또는 형성하고자 하는 패턴의 용도에 따라 하부의 피식각막 식각시 식각 내성을 가질 수 있는 다양한 물질로 이루어질 수 있다. 본 발명의 몇몇의 실시예에서, 제1 하드 마스크 층(120)은 산화막, 질화막 또는 폴리실리콘막을 포함할 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 제1 하드 마스크 층(120)은 한 종류의 물질을 포함하는 단일층일 수도 있고, 각각 서로 다른 물질을 포함하는 다중층일 수도 있다.
이후 제1 하드 마스크 층(120) 상에 몰드 층(130) 및 제1 반사 방지막(131)을 차례로 형성한다. 그 후 제1 반사 방지막(131) 상에 포토 레지스트 패턴(133a~133e)을 형성한다.
제1 반사 방지막(131)은 무기물 또는 유기물로 이루어질 수 있다. 예를 들면, 제1 반사 방지막(131)은 SiON막 또는 BARC막 (bottom anti-reflective coating film)으로 이루어질 수 있다.
도 17을 참조하면, 포토 레지스트 패턴(133a~133e)을 식각 마스크로 하여 제1 반사 방지막(131) 및 몰드 층(130)을 식각하여 제1 몰드 패턴(130a~130e)을 형성한다. 그 후, 제1 몰드 패턴(130a~130e) 위에 남아 있는 제1 반사 방지막(131) 및 포토 레지스트 패턴(133a~133e)을 제거할 수 있다. 제1 몰드 패턴(130a~130e) 각각은 폭(W1)을 가질 수 있다.
이후 제1 몰드 패턴(130a~130e) 및 제1 하드 마스크 층(120) 위에 제1 절연막(140)을 형성한다. 제1 절연막(140)은 제1 몰드 패턴(130a~130e)의 상면 및 측벽과 제1 하드 마스크 층(120)의 상면을 균일한 두께로 덮도록 형성된다.
제1 절연막(140)은 제1 몰드 패턴(130a~130e) 및 제1 하드 마스크 층(120)의 식각시 식각 내성을 가질 수 있는 물질로 이루어진다. 예를 들어, 제1 절연막(140)은 ALD(atomic layer deposition) 공정에 의해 형성되는 산화막, 또는 질화막으로 이루어질 수 있다. 본 발명의 몇몇의 실시예에서, 제1 몰드 패턴(130a~130e)은 탄소함유막으로 이루어지고, 제1 절연막(140)은 산화막으로 이루어질 수 있다. 본 발명의 다른 몇몇의 실시예에서, 제1 몰드 패턴(130a~130e)은 산화막으로 이루어지고, 제1 절연막(140)은 질화막으로 이루어질 수 있다.
도 18을 참조하면, 기판(100) 상에 제1 절연층(140)을 덮는 제2 하드 마스크 층(150)을 형성한다. 그 후, 제2 하드 마스크 층(150) 위에 제2 반사 방지막(151)을 형성하고, 그 위에 소정 형상의 포토 레지스트 패턴(152)을 형성한다.
제2 반사 방지막(151)은 무기물 또는 유기물로 이루어질 수 있다. 예를 들면, 제1 반사 방지막(151)은 SiON막 또는 BARC막 (bottom anti-reflective coating film)으로 이루어질 수 있다.
포토 레지스트 패턴(152)은 도 5와 관련하여 앞서 설명한 바와 같이, DPT 공정을 수행하는 중에 미세 패턴의 사이즈를 조절하기 위한 제1 영역(I)과 그렇지 않은 제2 영역(II)을 구분하여 정의할 수 있다. 본 발명의 몇몇의 실시예에서, 포토 레지스트 패턴(152)은 KrF(Kripton Fluoride) 레지스트 패턴 또는 ArF(Argon Fluoride) 레지스트 패턴을 포함할 수 있다.
이후, 포토 레지스트 패턴(152)을 식각 마스크로 하여 제2 반사 방지막(151) 및 제2 하드 마스크 층(150)을 식각하여 제2 하드 마스크 패턴(150a)을 형성한다. 그 후, 제2 하드 마스크 패턴(150a) 위에 남아 있는 제2 반사 방지막(151) 및 포토 레지스트 패턴(152)을 제거할 수 있다.
도 19를 참조하면, 제1 절연막(140) 및 제2 하드 마스크 패턴(150a) 위에 제2 절연막(160)을 형성한다. 제2 절연막(160)은 제1 절연막(140)의 상면 및 측벽과 제1 하드 마스크 층(120)의 상면 및 측벽을 균일한 두께로 덮도록 형성된다.
제2 절연막(160)은 제1 몰드 패턴(130a~130e) 및 제1 하드 마스크 층(120)의 식각시 식각 내성을 가질 수 있는 물질로 이루어진다. 예를 들어, 제2 절연막(160)은 ALD(atomic layer deposition) 공정에 의해 형성되는 산화막, 또는 질화막으로 이루어질 수 있다.
도 20을 참조하면, 제2 절연막(160)을 식각한다. 구체적으로 제1 영역(I)에서는 제1 절연막(140) 상에 형성되어 있던 제2 절연막(160)이 식각되고, 제2 영역(II)에서는 포토 레지스트 패턴(150a) 상에 형성되어 있던 제2 절연막(160)이 식각된다.
제2 절연막(160)이 식각되면서 제1 몰드 패턴(130a~130e)의 상면 방향에 형성되어 있던 일부분을 제거되지만, 제1 몰드 패턴(130a~130e)의 측벽 방향에 형성되어 있던 다른 일부분은 제거되지 않을 수 있다. 제2 절연막(160)의 식각 공정 동안 제1 절연막(140)의 일부가 같이 식각될 수 있다.
이에 따라 제1 하드 마스크 층(120)의 제1 영역(I)에는 제1 몰드 패턴(130a~130c)의 측벽에 접하여 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)이 형성될 수 있다. 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)은 추후 제1 영역(I)에서의 DPT 패턴을 형성하기 위해 이용될 수 있다.
한편, 제1 절연막(140)의 일부 영역(140f) 상에는 제2 절연막(160)의 잔존부(160f)가 형성될 수 있다. 앞서 제1 영역(I)과 제2 영역(II)은 포토 레지스트 패턴(150a)의 경계에 의해 구분될 수도 있지만, 제2 절연막(160)의 잔존부(160f)에 의해 구분될 수도 있다.
도 21을 참조하면, 포토 레지스트 패턴(150a)을 식각한다. 이에 따라 제2 영역(II)에서 제1 절연막(140)이 노출된다. 포토 레지스트 패턴(150a)의 식각 동안 제1 절연막(140)의 일부가 같이 식각될 수 있다.
도 22를 참조하면, DPT 패턴을 형성하기 위해 제1 몰드 패턴(130a~130e)을 제거한다. 이에 따라 제1 영역(I)에서는 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e) 사이로 제1 하드 마스크 층(120)의 상면이 노출되고, 제2 영역(II)에서는 제1 스페이서 패턴(140h~140k) 사이로 제1 하드 마스크 층(120)의 상면이 노출된다.
제1 몰드 패턴(130a~130e)을 제거하기 위해 건식 식각, 습식 식각, 또는 애싱(ashing) 공정을 이용할 수 있다.
앞서 설명한 바와 같이, 제거된 제1 몰드 패턴(130a~130e)은 폭(W1)을 가지며, 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)은 폭(W2)을 가지고, 제1 스페이서 패턴(140a~140e)은 폭(W3)을 가질 수 있다. 이와 같은 스페이서 패턴들은 추후 DPT 패턴의 폭이나 DPT 패턴 간의 간격을 결정할 수 있게 되므로, 다양한 사이즈의 DPT 패턴을 형성할 수 있게 된다.
도 23을 참조하면, 제1 영역(I)에서는 제1 스페이서 패턴(140a~140e) 및 제2 스페이서 패턴(160a~160e)을 식각 마스크로 하고, 제2 영역(II)에서는 제1 스페이서 패턴(140h~140k)을 식각 마스크로 하여 제1 하드 마스크 층(120)을 이방성 건식 식각하여 제1 하드 마스크 패턴(120a~120j)을 형성한다.
도 24를 참조하면, 제1 하드 마스크 패턴(120a~120j)을 식각 마스크로 하여 질화막(212)을 이방성 건식 식각하여 질화막 패턴(212a~212j)을 형성한다.
도 25를 참조하면 질화막 패턴(212a~212j)을 식각 마스크로 하여 패드 산화막(210) 및 기판(100)을 이방성 건식 식각한다. 이에 따라 제1 영역(I)에는 간격(W2)을 갖는 트렌치가 형성되고 제2 영역(II)에는 간격(W3)을 갖는 트렌치가 형성된다.
도 26을 참조하면 제1 영역(I)의 간격(W2)을 갖는 트렌치의 내부, 제2 영역(II)의 간격(W3)을 갖는 트렌치의 내부 및 질화막 패턴(212a~212j) 위에 절연 물질을 증착한 후 CMP (chemical mechanical polishing) 공정으로 평탄화하여 트렌치 내에 소자 분리막(220a~220k)을 형성한다.
즉, 본 발명의 다양한 실시예에 따른 반도체 소자의 제조 방법에 따라, 1차 DPT 용 스페이서 물질에 해당하는 제1 절연막(140)을 형성한 후, 포토 리소그래피 공정을 추가로 적용함으로써, 원하는 영역의 미세 패턴의 사이즈를 다양화할 수 있다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 27은 태블릿 PC(1200)을 도시한 도면이고, 도 28은 노트북(1300)을 도시한 도면이며, 도 29는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 소자가 사용될 수 있는 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 발명의 몇몇 실시예들에 따른 반도체 소자의 응용례가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 장치는, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 피식각막
110a~110k: 미세 패턴 120: 제1 하드 마스크 층
120a~120j: 제1 하드 마스크 패턴(DPT 패턴)
130: 몰드 층 130a~130e: 제1 몰드 패턴
131: 제1 반사 방지막 133a~133e, 152: 포토 레지스트 패턴
140: 제1 절연막 140a~140k: 제1 스페이서 패턴
150: 제2 하드 마스크 층 150a: 제2 하드 마스크 패턴
151: 제2 반사 방지막 160: 제2 절연막
160a~160e: 제2 스페이서 패턴 160f: 잔존부
170a~170f: 제2 몰드 패턴 210: 패드 산화막
212: 질화막 212a~212j: 질화막 패턴
220a~220k: 소자 분리막

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
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  5. 삭제
  6. 삭제
  7. 제1 영역 및 제2 영역을 포함하는 기판 상에 복수의 제1 몰드 패턴을 형성하고,
    상기 복수의 제1 몰드 패턴을 덮는 제1 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고,
    상기 제2 영역의 상기 제1 절연막 상에 포토 레지스트 패턴을 형성하고,
    상기 포토 레지스트 패턴을 식각 마스크로 하여 하드 마스크 패턴을 형성하고, 이후 상기 포토 레지스트 패턴을 제거하고,
    상기 제1 영역의 상기 제1 절연막 및 상기 제2 영역의 상기 하드 마스크 패턴을 덮는 제2 절연막을 상기 제1 영역 및 상기 제2 영역에 걸쳐 형성하고,
    상기 제1 영역과 제2 영역의 사이의 상기 제1 절연막의 부분 상에 상기 제2 절연막의 일 부분을 남기도록 상기 제2 영역의 상기 제2 절연막의 다른 부분을 식각하고,
    상기 하드 마스크 패턴을 제거하고,
    상기 제1 영역에, 상기 제1 절연막의 일부와 상기 제2 절연막의 일부를 모두 포함하고 제1 폭을 갖는 복수의 제1 스페이서 및 상기 제1 폭과 다른 폭을 갖는 상기 제1 절연막의 다른 일부 영역을 형성하고,
    상기 제2 영역에, 상기 제1 절연막의 다른 일부를 형성하고,
    상기 제1 영역의 상기 복수의 제1 스페이서 사이에 제2 몰드 패턴을 형성하고, 제2 영역의 상기 제1 절연막의 다른 일부 사이에 상기 제2 몰드 패턴과 폭이 다른 제3 몰드 패턴을 형성하고,
    상기 제1 영역에서 상기 제1 절연막의 일부 및 상기 제2 절연막의 일부를 제거하여 제1 DPT 패턴을 형성하고,
    상기 제1 DPT 패턴 중 일부는 상기 제1 몰드 패턴 중 일부와 동일한 폭을 갖고, 상기 제1 DPT 패턴 중 다른 일부는 상기 제2 몰드 패턴과 동일한 폭을 갖는 반도체 소자의 제조 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 제2 영역에서 상기 제1 절연막을 제거하여 제2 DPT 패턴을 형성하고,
    상기 제2 DPT 패턴 중 일부는 상기 제1 몰드 패턴 중 다른 일부와 동일한 폭을 갖고, 상기 제2 DPT 패턴 중 다른 일부는 상기 제3 몰드 패턴과 동일한 폭을 갖는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 DPT 패턴 중 일부 및 다른 일부 사이의 간격은 상기 제거된 제1 절연막의 일부 및 상기 제거된 제2 절연막의 일부의 폭과 동일한 폭을 갖고, 상기 제2 DPT 패턴 중 일부 및 다른 일부 사이의 간격은 상기 제거된 제1 절연막의 폭과 동일한 폭을 갖는 반도체 소자의 제조 방법.
  11. 삭제
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