KR102560745B1

KR102560745B1 - Organic Light Emitting Display Device For External Compensation

Info

Publication number: KR102560745B1
Application number: KR1020180137360A
Authority: KR
Inventors: 조혁력; 오승택; 정진우; 진승태
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-11-09
Filing date: 2018-11-09
Publication date: 2023-07-27
Also published as: KR20200053893A

Abstract

본 발명의 실시예에 따른 외부 보상용 유기발광 표시장치는 다수의 픽셀들이 구비된 표시패널; 데이터라인을 통해 각 픽셀에 데이터전압을 기입하는 제1 구동전압 생성부; 기준전압 라인을 통해 상기 각 픽셀에 기준전압을 기입하는 제2 구동전압 생성부; 및 상기 데이터라인 및 상기 기준전압 라인 중 어느 하나를 통해 상기 각 픽셀의 구동 특성을 센싱하는 센싱부를 포함한다. An organic light emitting display device for external compensation according to an embodiment of the present invention includes a display panel having a plurality of pixels; a first driving voltage generator to write a data voltage to each pixel through a data line; a second driving voltage generator to write a reference voltage to each pixel through a reference voltage line; and a sensing unit configured to sense a driving characteristic of each pixel through one of the data line and the reference voltage line.

Description

외부 보상용 유기발광 표시장치{Organic Light Emitting Display Device For External Compensation}Organic Light Emitting Display Device For External Compensation

본 발명은 외부 보상용 유기발광 표시장치에 관한 것이다.The present invention relates to an organic light emitting display device for external compensation.

액티브 매트릭스 타입의 유기발광 표시장치는 유기발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)와 구동 TFT(Thin Film Transistor)를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들에서 구현되는 영상의 휘도를 조절한다. 구동 TFT는 자신의 게이트전극과 소스전극 사이에 걸리는 전압(이하, "게이트-소스 간 전압"이라 함)에 따라 OLED에 흐르는 픽셀전류를 제어한다. 픽셀전류에 따라 OLED의 발광량이 결정되며, OLED의 발광량에 따라 영상의 휘도가 결정된다. An active matrix type organic light emitting display device arranges pixels including organic light emitting diodes (hereinafter referred to as "OLED") and driving thin film transistors (TFTs) in a matrix form, and adjusts the luminance of an image implemented in the pixels according to the gradation of image data. The driving TFT controls the pixel current flowing through the OLED according to the voltage applied between its gate electrode and its source electrode (hereinafter referred to as "gate-source voltage"). Depending on the pixel current, the amount of light emitted by the OLED is determined, and the brightness of the image is determined according to the amount of light emitted by the OLED.

구동 TFT의 문턱 전압과 전자 이동도 등은 픽셀의 구동 특성을 결정하므로 모든 픽셀들에서 동일해야 한다. 하지만, 공정 특성, 시변 특성 등 다양한 원인에 의해 픽셀들 간에 구동 특성이 달라질 수 있다. 이러한 구동 특성 편차는 휘도 편차를 초래하여 원하는 화상을 구현하는 데 제약이 된다. 픽셀들 간의 휘도 편차를 보상하기 위해, 픽셀들의 구동 특성을 센싱하고 그 센싱 결과를 기초로 입력 영상의 데이터를 보정하는 외부 보상 기술이 알려져 있다. Since the threshold voltage and electron mobility of the driving TFT determine the driving characteristics of the pixel, they must be the same in all pixels. However, driving characteristics may vary between pixels due to various causes such as process characteristics and time-varying characteristics. Such driving characteristic deviation causes luminance deviation, which is a limitation in realizing a desired image. In order to compensate for a luminance deviation between pixels, an external compensation technique is known in which driving characteristics of pixels are sensed and data of an input image is corrected based on the sensing result.

그런데, 종래의 외부 보상 기술이 적용되는 픽셀 구조는 복수개의 게이트라인들에 연결된 복수개의 스위치 TFT들을 포함하므로, 픽셀 어레이 공정이 복잡하고 제품 수율이 저하된다.However, since the pixel structure to which the conventional external compensation technology is applied includes a plurality of switch TFTs connected to a plurality of gate lines, a pixel array process is complicated and product yield is reduced.

또한, 종래의 외부 보상 기술에서는 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 데이터 구동부의 출력 전압 구간 내에 할당된 보상 전압 구간을 차등적으로 설정함으로써 보상하고 있다. 이러한 보상 방법에 따르면, 초기 문턱전압이 큰 표시패널에서는 보상 전압 범위가 넓어져 데이터 구동부의 출력 전압 구간에 대한 활용성이 저하된다.In addition, in the conventional external compensation technology, luminance deviations between display panels caused by process deviations are compensated by differentially setting compensation voltage sections allocated within output voltage sections of the data driver. According to this compensation method, in a display panel having a large initial threshold voltage, the compensation voltage range is widened, and the usability of the output voltage section of the data driver is reduced.

따라서, 본 발명은 각 픽셀에 연결된 게이트라인의 개수를 줄여 픽셀 어레이 공정을 단순화하고 제품 수율을 높일 수 있도록 한 외부 보상용 유기발광 표시장치를 제공한다.Accordingly, the present invention provides an organic light emitting display device for external compensation that simplifies a pixel array process and increases product yield by reducing the number of gate lines connected to each pixel.

또한, 본 발명은 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 기준 전압 및/또는 픽셀 전원 전압의 조정을 통해 보상하여 데이터 구동부의 출력 전압 구간에 대한 활용성을 높일 수 있도록 한 외부 보상용 유기발광 표시장치를 제공한다.In addition, the present invention provides an organic light emitting display device for external compensation in which a luminance difference between display panels caused by a process variation is compensated for by adjusting a reference voltage and/or a pixel power supply voltage to increase utilization of an output voltage section of a data driver.

본 발명의 실시예에 따른 외부 보상용 유기발광 표시장치는 다수의 픽셀들이 구비된 표시패널; 데이터라인을 통해 각 픽셀에 데이터전압을 기입하는 제1 구동전압 생성부; 기준전압 라인을 통해 상기 각 픽셀에 기준전압을 기입하는 제2 구동전압 생성부; 및 상기 데이터라인 및 상기 기준전압 라인 중 어느 하나를 통해 상기 각 픽셀의 구동 특성을 센싱하는 센싱부를 포함한다. 그리고, 상기 각 픽셀은, 제1 노드에 접속된 게이트전극과 제3 노드를 통해 고전위 픽셀 전압의 입력단에 접속된 제1 전극과 제2 노드에 접속된 제2 전극을 갖는 구동 소자; 제1 게이트라인으로부터의 제1 게이트신호에 따라 턴 온 되어 상기 데이터라인 및 상기 기준전압 라인 중 어느 하나와 상기 제1 노드를 연결하는 제1 스위치 소자; 상기 제1 게이트라인으로부터의 상기 제1 게이트신호에 따라 턴 온 되어 상기 데이터라인 및 상기 기준전압 라인 중 나머지 하나와 상기 제2 노드를 연결하는 제2 스위치 소자; 및 상기 제2 노드와 저전위 픽셀 전압의 입력단 사이에 접속된 발광 소자를 포함한다.An organic light emitting display device for external compensation according to an embodiment of the present invention includes a display panel having a plurality of pixels; a first driving voltage generator to write a data voltage to each pixel through a data line; a second driving voltage generator to write a reference voltage to each pixel through a reference voltage line; and a sensing unit configured to sense a driving characteristic of each pixel through one of the data line and the reference voltage line. Each of the pixels may include a gate electrode connected to a first node and a driving element having a first electrode connected to an input terminal of a high-potential pixel voltage through a third node and a second electrode connected to a second node; a first switch element turned on according to a first gate signal from a first gate line to connect one of the data line and the reference voltage line to the first node; a second switch element that is turned on according to the first gate signal from the first gate line and connects the second node to the other one of the data line and the reference voltage line; and a light emitting element connected between the second node and an input terminal of a low potential pixel voltage.

본 발명은 본 발명은 각 픽셀에 연결된 게이트라인의 개수를 줄여 픽셀 어레이 공정을 단순화하고 제품 수율을 높일 수 있다.According to the present invention, by reducing the number of gate lines connected to each pixel, a pixel array process can be simplified and product yield can be increased.

본 발명은 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 기준 전압 및/또는 픽셀 전원 전압의 조정을 통해 보상하여 데이터 구동부의 출력 전압 구간에 대한 활용성을 높일 수 있다.The present invention can increase the usability of the output voltage range of the data driver by compensating for the luminance variation between display panels caused by process variation through adjustment of a reference voltage and/or a pixel power supply voltage.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 발명의 실시예에 따른 외부 보상용 유기발광 표시장치를 보여주는 도면이다.
도 2 및 도 3은 도 1의 표시패널에 구비된 픽셀 어레이의 일 예들을 보여주는 도면이다.
도 4는 도 2 및 도 3의 픽셀 어레이들에 연결된 데이터 구동부의 제1 구성을 보여주는 도면이다.
도 5는 도 2 및 도 4에 도시된 PMOS 픽셀의 일 등가 회로도다.
도 6은 도 5의 픽셀에 대한 디스플레이 구동 타이밍도이다.
도 7은 도 5의 픽셀에 대한 센싱 구동 타이밍도이다.
도 8은 도 3 및 도 4에 도시된 PMOS 픽셀의 일 등가 회로도다.
도 9는 도 8의 픽셀에 대한 디스플레이 구동 타이밍도이다.
도 10은 도 8의 픽셀에 대한 센싱 구동 타이밍도이다.
도 11은 도 3 및 도 4에 도시된 PMOS 픽셀의 다른 등가 회로도다.
도 12는 도 11의 픽셀에 대한 디스플레이 구동 타이밍도이다.
도 13은 도 11의 픽셀에 대한 센싱 구동 타이밍도이다.
도 14는 도 3의 픽셀 어레이에 연결된 데이터 구동부의 제2 구성을 보여주는 도면이다.
도 15는 도 3 및 도 14에 도시된 PMOS 픽셀의 일 등가 회로도다.
도 16은 도 15의 픽셀에 대한 디스플레이 구동 타이밍도이다.
도 17은 도 15의 픽셀에 대한 센싱 구동 타이밍도이다.
도 18은 도 2 및 도 3의 픽셀 어레이들에 연결된 데이터 구동부의 제3 구성을 보여주는 도면이다.
도 19는 도 2 및 도 18에 도시된 NMOS 픽셀의 일 등가 회로도다.
도 20은 도 19의 픽셀에 대한 디스플레이 구동 타이밍도이다.
도 21은 도 19의 픽셀에 대한 센싱 구동 타이밍도이다.
도 22는 도 3 및 도 18에 도시된 NMOS 픽셀의 일 등가 회로도다.
도 23은 도 3 및 도 18에 도시된 NMOS 픽셀의 다른 등가 회로도다.
도 24는 도 22 및 도 23의 픽셀들에 대한 디스플레이 구동 타이밍도이다.
도 25는 도 22의 픽셀에 대한 센싱 구동 타이밍도이다.
도 26은 도 23의 픽셀에 대한 센싱 구동 타이밍도이다.
도 27은 도 2 및 도 3의 픽셀 어레이들에 연결된 데이터 구동부의 제4 구성을 보여주는 도면이다.
도 28은 도 2 및 도 27에 도시된 NMOS 픽셀의 일 등가 회로도다.
도 29는 도 3 및 도 27에 도시된 NMOS 픽셀의 일 등가 회로도다.
도 30은 도 3 및 도 27에 도시된 NMOS 픽셀의 다른 등가 회로도다.
도 31은 도 4, 도 14, 도 18, 도 27에 도시된 센싱부의 구성을 보여주는 도면이다.1 is a diagram showing an organic light emitting display device for external compensation according to an exemplary embodiment of the present invention.
2 and 3 are diagrams showing examples of a pixel array included in the display panel of FIG. 1 .
FIG. 4 is a diagram showing a first configuration of a data driver connected to the pixel arrays of FIGS. 2 and 3 .
FIG. 5 is an equivalent circuit diagram of the PMOS pixel shown in FIGS. 2 and 4 .
FIG. 6 is a display driving timing diagram for the pixels of FIG. 5 .
FIG. 7 is a sensing driving timing diagram for the pixel of FIG. 5 .
8 is an equivalent circuit diagram of the PMOS pixel shown in FIGS. 3 and 4 .
FIG. 9 is a display driving timing diagram for the pixels of FIG. 8 .
10 is a sensing driving timing diagram for the pixel of FIG. 8 .
FIG. 11 is another equivalent circuit diagram of the PMOS pixel shown in FIGS. 3 and 4 .
FIG. 12 is a display driving timing diagram for the pixels of FIG. 11 .
FIG. 13 is a sensing driving timing diagram for the pixel of FIG. 11 .
FIG. 14 is a diagram showing a second configuration of a data driver connected to the pixel array of FIG. 3 .
FIG. 15 is an equivalent circuit diagram of the PMOS pixel shown in FIGS. 3 and 14 .
FIG. 16 is a display driving timing diagram for the pixels of FIG. 15 .
FIG. 17 is a sensing driving timing diagram for the pixel of FIG. 15 .
FIG. 18 is a diagram showing a third configuration of a data driver connected to the pixel arrays of FIGS. 2 and 3 .
FIG. 19 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 2 and 18 .
FIG. 20 is a display driving timing diagram for the pixels of FIG. 19 .
FIG. 21 is a sensing driving timing diagram for the pixel of FIG. 19 .
FIG. 22 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 18 .
23 is another equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 18;
24 is a display driving timing diagram for the pixels of FIGS. 22 and 23 .
25 is a sensing driving timing diagram for the pixel of FIG. 22 .
26 is a sensing driving timing diagram for the pixel of FIG. 23 .
FIG. 27 is a diagram showing a fourth configuration of a data driver connected to the pixel arrays of FIGS. 2 and 3 .
FIG. 28 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 2 and 27 .
FIG. 29 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 27 .
30 is another equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 27;
31 is a diagram showing the configuration of the sensing unit shown in FIGS. 4, 14, 18, and 27;

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of this specification, and methods of achieving them, will become clear with reference to embodiments described below in detail in conjunction with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the present embodiments make the disclosure of the present specification complete, and those skilled in the art are provided to fully inform the scope of the invention, and the present specification is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of this specification are illustrative, so this specification is not limited to the matters shown. Like reference numbers designate like elements throughout the specification. When 'includes', 'has', 'consists of', etc. mentioned in this specification is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, when the positional relationship of two parts is described as 'on ~', 'upon ~', 'under ~', 'next to', etc., one or more other parts may be located between the two parts unless 'directly' or 'directly' is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. may be used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present specification.

본 명세서에서 표시패널의 기판 상에 형성되는 픽셀 회로는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현되거나 또는 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다. In the present specification, a pixel circuit formed on a substrate of a display panel may be implemented with an n-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure TFT or a p-type MOSFET structure TFT. A TFT is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. Within the TFT, carriers start flowing from the source. The drain is an electrode through which carriers exit from the TFT. That is, the flow of carriers in the MOSFET flows from the source to the drain. In the case of an n-type TFT (NMOS), since electrons are carriers, the source voltage has a lower voltage than the drain voltage so that electrons can flow from the source to the drain. Since electrons flow from the source to the drain in the n-type TFT, the direction of the current flows from the drain to the source. In contrast, in the case of a p-type TFT (PMOS), since a carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. Since holes flow from the source to the drain side in the p-type TFT, current flows from the source to the drain side. It should be noted that the source and drain of a MOSFET are not fixed. For example, the source and drain of a MOSFET can be changed depending on the applied voltage. Therefore, in the description of the embodiments herein, one of the source and drain is described as the first electrode, and the other of the source and drain is described as the second electrode.

한편, 본 명세서에서 TFT의 반도체층은 옥사이드 소자, 아몰포스 실리콘 소자, 폴리 실리콘 소자 중 적어도 어느 하나로 구현될 수 있다. Meanwhile, in the present specification, the semiconductor layer of the TFT may be implemented with at least one of an oxide element, an amorphous silicon element, and a polysilicon element.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. Hereinafter, embodiments of the present specification will be described in detail with reference to the accompanying drawings. In the following embodiments, the display device will be mainly described as an organic light emitting display device including an organic light emitting material.

이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. In the following description, if it is determined that a detailed description of a known function or configuration related to the present specification may unnecessarily obscure the gist of the present specification, the detailed description will be omitted.

도 1은 본 발명의 실시예에 따른 외부 보상용 유기발광 표시장치를 보여주는 도면이다. 그리고, 도 2 및 도 3은 도 1의 표시패널에 구비된 픽셀 어레이의 일 예들을 보여주는 도면이다.1 is a diagram showing an organic light emitting display device for external compensation according to an exemplary embodiment of the present invention. Also, FIGS. 2 and 3 are diagrams showing examples of pixel arrays included in the display panel of FIG. 1 .

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 외부 보상용 유기발광 표시장치는 표시패널(10), 드라이버 IC(D-IC)(20), 보상 IC(30), 호스트 시스템(40), 및 저장 메모리(50)를 포함할 수 있다. 본 발명의 패널 구동부는 표시패널(10)에 구비된 게이트 구동부(15)와, 드라이버 IC(D-IC)(20)에 내장된 데이터 구동부(25)를 포함한다.1 to 3 , an organic light emitting display device for external compensation according to an embodiment of the present invention may include a display panel 10, a driver IC (D-IC) 20, a compensation IC 30, a host system 40, and a storage memory 50. The panel driver of the present invention includes a gate driver 15 provided in the display panel 10 and a data driver 25 embedded in the driver IC (D-IC) 20 .

표시패널(10)에는 다수의 픽셀 라인들(PNL1~PNL4)이 구비되고, 각 픽셀라인에는 다수의 픽셀들(PXL)과 복수의 신호라인들이 구비된다. 신호라인들은 픽셀들(PXL)에 디스플레이용 데이터전압(VDIS)과 센싱용 데이터전압(VSEN)을 공급하기 위한 데이터라인들(140), 픽셀들(PXL)에 기준전압(VREF)을 공급하기 위한 기준전압 라인들(150), 픽셀들(PXL)에 게이트신호를 공급하는 게이트라인들(160,170), 및 픽셀들(PXL)에 고전위 픽셀 전압을 공급하기 위한 고전위 전원 라인들(PWL)을 포함할 수 있다. The display panel 10 includes a plurality of pixel lines PNL1 to PNL4 , and each pixel line includes a plurality of pixels PXL and a plurality of signal lines. The signal lines include data lines 140 for supplying the display data voltage VDIS and sensing data voltage VSEN to the pixels PXL, reference voltage lines 150 for supplying the reference voltage VREF to the pixels PXL, gate lines 160 and 170 for supplying gate signals to the pixels PXL, and high potential power lines PWL for supplying high potential pixel voltages to the pixels PXL. can include

표시패널(10)의 픽셀들(PXL)은 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성한다. 도 2 및 도 3의 픽셀 어레이에 포함된 각 픽셀(PXL)는 데이터라인들(140) 중 어느 하나에, 기준전압 라인들(150) 중 어느 하나에, 고전위 전원 라인들(PWL) 중 어느 하나에 연결될 수 있다. 도 2의 픽셀 어레이에 포함된 각 픽셀(PXL)은 1개의 게이트라인(160)에 연결될 수 있고, 도 3의 픽셀 어레이에 포함된 각 픽셀(PXL)은 2개의 게이트라인들(160, 170)에 연결될 수 있다. 그리고, 도 2 및 도 3의 픽셀 어레이 포함된 각 픽셀(PXL)은 전원 생성부로부터 저전위 픽셀 전압을 더 공급받을 수 있다. 전원생성부는 저전위 전원 라인 또는 패드부를 통해서 저전위 픽셀 전압을 픽셀(PXL)에 공급할 수 있다.The pixels PXL of the display panel 10 are arranged in a matrix form to form a pixel array. Each pixel PXL included in the pixel array of FIGS. 2 and 3 may be connected to one of the data lines 140, one of the reference voltage lines 150, and one of the high potential power lines PWL. Each pixel PXL included in the pixel array of FIG. 2 may be connected to one gate line 160, and each pixel PXL included in the pixel array of FIG. 3 may be connected to two gate lines 160 and 170. Also, each pixel PXL included in the pixel array of FIGS. 2 and 3 may further receive a low potential pixel voltage from the power generation unit. The power generation unit may supply a low potential pixel voltage to the pixel PXL through a low potential power line or a pad unit.

표시패널(10)에는 게이트 구동부(15)가 내장될 수 있다. A gate driver 15 may be embedded in the display panel 10 .

게이트 구동부(15)는 도 2의 픽셀 어레이에 포함된 제1 게이트라인들(160)에 연결될 수 있다. 이 경우, 게이트 구동부는 픽셀들(PXL)의 제1 및 제2 스위치 소자들을 제어하기 위한 제1 게이트신호를 생성하여 해당되는 제1 게이트라인(160)에 공급할 수 있다. The gate driver 15 may be connected to the first gate lines 160 included in the pixel array of FIG. 2 . In this case, the gate driver may generate a first gate signal for controlling the first and second switch elements of the pixels PXL and supply the first gate signal to the corresponding first gate line 160 .

게이트 구동부(15)는 도 3의 픽셀 어레이에 포함된 제1 게이트라인들(160)과 제2 게이트라인들(160,170)에 연결될 수 있다. 이 경우, 게이트 구동부는 픽셀들(PXL)의 제1 및 제2 스위치 소자들을 제어하기 위한 제1 게이트신호를 생성하여 해당되는 제1 게이트라인(160)에 공급함과 아울러, 픽셀들(PXL)의 제3 스위치 소자를 제어하기 위한 제2 게이트신호를 생성하여 해당되는 제2 게이트라인(170)에 공급할 수 있다.The gate driver 15 may be connected to the first gate lines 160 and the second gate lines 160 and 170 included in the pixel array of FIG. 3 . In this case, the gate driver may generate a first gate signal for controlling the first and second switch elements of the pixels PXL and supply the first gate signal to the corresponding first gate line 160, and may also generate a second gate signal for controlling the third switch element of the pixels PXL and supply the second gate signal to the corresponding second gate line 170.

드라이버 IC(D-IC)(20)는 타이밍 제어부(21)와 데이터 구동부(25)를 포함한다. 데이터 구동부(25)는 센싱부(22)와 구동전압 생성부(23)를 포함할 수 있으나, 이에 한정되지 않는다.The driver IC (D-IC) 20 includes a timing controller 21 and a data driver 25 . The data driver 25 may include a sensing unit 22 and a driving voltage generator 23, but is not limited thereto.

타이밍 제어부(21)는 호스트 시스템(40)으로부터 입력되는 타이밍 신호들, 예컨대 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등을 참조로 게이트 구동부(15)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와, 데이터 구동부(25)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 생성할 수 있다.The timing controller 21 may generate a gate timing control signal (GDC) for controlling the operation timing of the gate driver 15 and a data timing control signal (DDC) for controlling the operation timing of the data driver 25 with reference to timing signals input from the host system 40, such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a dot clock signal (DCLK), and a data enable signal (DE).

데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함할 수 있으나 이에 한정되지 않는다. 소스 스타트 펄스는 구동전압 생성부(23)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호는 구동전압 생성부(23)의 출력 타이밍을 제어한다. The data timing control signal DDC may include, but is not limited to, a source start pulse, a source sampling clock, and a source output enable signal. The source start pulse controls data sampling start timing of the driving voltage generator 23 . The source sampling clock is a clock signal that controls sampling timing of data based on a rising or falling edge. The source output enable signal controls output timing of the driving voltage generator 23 .

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 등을 포함할 수 있으나, 이에 한정되지 않는다. 게이트 스타트 펄스는 첫 번째 게이트 출력을 생성하는 스테이지에 인가되어 그 스테이지의 동작을 활성화한다. 게이트 쉬프트 클럭은 스테이지들에 공통으로 입력되는 것으로서 게이트 스타트 펄스를 쉬프트시키기 위한 클럭신호이다. The gate timing control signal GDC may include, but is not limited to, a gate start pulse and a gate shift clock. A gate start pulse is applied to the stage that produces the first gate output to activate the operation of that stage. The gate shift clock is commonly input to the stages and is a clock signal for shifting the gate start pulse.

타이밍 제어부(21)는 패널 구동부의 동작 타이밍을 제어함으로써, 파워 온 기간, 각 프레임의 수직 액티브 기간, 각 프레의 수직 블랭크 기간, 파워 오프 기간 등에서 픽셀들(PXL)의 구동 특성을 센싱할 수 있다. 여기서, 파워 온 기간은 시스템 전원이 인가된 후부터 화면이 켜지기 전에 해당되는 기간이고, 파워 오프 기간은 화면이 꺼진 후부터 시스템 전원이 해제되기 전에 해당되는 기간이다. 수직 액티브 기간은 화면 재생을 위해 영상 데이터가 표시패널(10)에 기입되는 기간이고, 수직 블랭크 기간은 이웃한 수직 액티브 기간들 사이에 위치하며 영상 데이터의 기입이 중지되는 기간이다. 픽셀들(PXL)의 구동 특성은 픽셀들(PXL)에 포함된 구동 소자들의 문턱전압과 전자 이동도를 의미한다.The timing controller 21 may sense driving characteristics of the pixels PXL during a power-on period, a vertical active period of each frame, a vertical blank period of each frame, and a power-off period by controlling the operation timing of the panel driver. Here, the power-on period is a period from when system power is applied to before the screen is turned on, and the power-off period is a period from when the screen is turned off to before the system power is released. The vertical active period is a period in which image data is written to the display panel 10 for screen reproduction, and the vertical blank period is a period located between adjacent vertical active periods and stopping writing of image data. The driving characteristics of the pixels PXL refer to the threshold voltage and electron mobility of the driving elements included in the pixels PXL.

타이밍 제어부(21)는 표시패널(10)의 픽셀 라인들(PNL1~PNL4)에 대한 센싱 구동 타이밍과 디스플레이 구동 타이밍을 정해진 시퀀스에 따라 제어함으로써, 디스플레이 구동과 센싱 구동을 구현할 수 있다. 본 발명에서 설명되는 “픽셀 라인”은 물리적인 신호라인이 아니라, 게이트라인의 연장 방향을 따라 서로 이웃한 픽셀들(PXL)의 집합체를 의미한다.The timing controller 21 may implement display driving and sensing driving by controlling the sensing driving timing and the display driving timing of the pixel lines PNL1 to PNL4 of the display panel 10 according to a predetermined sequence. A “pixel line” described in the present invention means not a physical signal line, but an aggregate of pixels PXL adjacent to each other along the extension direction of the gate line.

타이밍 제어부(21)는 디스플레이 구동을 위한 타이밍 제어신호들(GDC,DDC)과 센싱 구동을 위한 타이밍 제어신호들(GDC,DDC)을 서로 다르게 생성할 수 있다. 센싱 구동은 센싱 대상 픽셀 라인에 포함된 픽셀들(PXL)에 센싱용 데이터전압(VSEN)을 기입하여 해당 픽셀들(PXL)의 구동 특성을 센싱하고, 센싱 결과 데이터(SDATA)를 기초로 해당 픽셀들(PXL)의 구동 특성 변화를 보상하기 위한 보상값을 업데이트하는 것을 의미한다. 그리고, 디스플레이 구동은 업데이트된 보상값을 기반으로 하여, 해당 픽셀들(PXL)에 입력될 디지털 영상 데이터를 보정하고, 보정된 영상 데이터(CDATA)에 대응되는 디스플레이용 데이터전압(VDIS)을 해당 픽셀들(PXL)에 인가하여 입력 영상을 표시하는 것을 의미한다. The timing controller 21 may generate different timing control signals GDC and DDC for display driving and timing control signals GDC and DDC for sensing driving. Sensing driving means writing the sensing data voltage VSEN to the pixels PXL included in the pixel line to be sensed, sensing the driving characteristics of the corresponding pixels PXL, and updating a compensation value for compensating for a change in the driving characteristics of the corresponding pixels PXL based on the sensing result data SDATA. Further, display driving means that digital image data to be input to the corresponding pixels PXL is corrected based on the updated compensation value, and a display data voltage VDIS corresponding to the corrected image data CDATA is applied to the corresponding pixels PXL to display the input image.

센싱 구동시에는 센싱 대상 픽셀 라인에 포함된 픽셀들(PXL)의 발광이 중지된다. 이는 센싱의 정확도를 높이기 위함이다. 센싱 구동이 파워 온 기간이나 파워 오프 기간에서 수행되는 경우에는 화면이 꺼진 상태에서 픽셀 라인들이 센싱되기 때문에, 센싱되는 픽셀 라인들이 눈에 띄지 않는다. 하지만, 센싱 구동이 수직 액티브 기간이나 수직 블랭크 기간에서 수행되는 경우에는 화면이 켜진 상태에서 픽셀 라인들이 센싱되기 때문에, 센싱되는 픽셀 라인들이 눈에 띌 수 있다. 이 경우, 센싱되는 픽셀 라인의 발광 시간은 비 센싱되는 픽셀 라인의 발광 시간에 비해 짧을 수밖에 없다. 발광 시간 차이로 인한 라인 딤의 시인성을 경감하기 위해, 센싱되는 픽셀 라인의 위치는 매 프레임마다 바뀌되, 스캔 순서와 무관하게(즉, 랜덤하게) 바뀐다. 각 프레임 내에서 센싱되는 픽셀 라인의 개수는 단수 개 또는 복수 개일 수 있다. During the sensing drive, the pixels PXL included in the sensing target pixel line stop emitting light. This is to increase the accuracy of sensing. When the sensing drive is performed during a power-on period or a power-off period, the sensed pixel lines are inconspicuous because they are sensed while the screen is turned off. However, when the sensing drive is performed in the vertical active period or the vertical blank period, since the pixel lines are sensed while the screen is turned on, the sensed pixel lines may be noticeable. In this case, the emission time of the sensed pixel line is inevitably shorter than the emission time of the non-sensed pixel line. In order to reduce the visibility of line dims due to the difference in emission time, the position of the sensed pixel line is changed every frame, regardless of the scan order (ie, randomly). The number of pixel lines sensed in each frame may be singular or plural.

구동전압 생성부(23)는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(Digital to Analog converter, 이하 DAC라 함)로 구현된다. 구동전압 생성부(23)는 센싱 구동에 필요한 센싱용 데이터전압(VSEN)과 디스플레이 구동에 필요한 디스플레이용 데이터전압(VDIS)을 생성하여 데이터라인들(140)에 공급한다. 구동전압 생성부(23)는 센싱 구동과 디스플레이 구동에 더 필요한 기준 전압(VREF)을 생성하여 기준전압 라인들(150)에 공급한다.The driving voltage generator 23 is implemented as a digital to analog converter (hereinafter referred to as a DAC) that converts a digital signal into an analog signal. The driving voltage generating unit 23 generates the sensing data voltage VSEN required for sensing driving and the display data voltage VDIS required for display driving, and supplies them to the data lines 140 . The driving voltage generator 23 generates a reference voltage VREF required for sensing driving and display driving and supplies it to the reference voltage lines 150 .

디스플레이용 데이터전압(VDIS)은 보상 IC(30)에서 보정된 디지털 영상 데이터(CDATA)에 대한 디지털-아날로그 변환 결과로서, 계조값 및 보상값에 따라 픽셀 단위로 그 크기가 달라질 수 있다. 센싱용 데이터전압(VSEN)은 컬러 별로 구동소자의 구동 특성이 다름을 고려하여 R(적색),G(녹색),B(청색),W(백색) 픽셀들 단위로 다르게 설정될 수 있다. The data voltage VDIS for display is a digital-to-analog conversion result for the digital image data CDATA corrected by the compensation IC 30, and its size may vary in pixel units according to the gray level value and the compensation value. The sensing data voltage VSEN may be set differently in units of R (red), G (green), B (blue), and W (white) pixels in consideration of the driving characteristics of the driving element for each color.

센싱부(22)는 센싱 구동을 위해, 픽셀들(PXL)의 구동 특성, 예컨대, 구동 소자의 문턱전압과 전자 이동도를 센싱 라인들을 통해 센싱할 수 있다. 센싱 라인들은 픽셀 구조에 따라 데이터라인들(140)로 구현될 수도 있고, 기준전압 라인들(150)로 구현될 수도 있다. 센싱부(22)는 각 픽셀(PXL)의 구동 소자에 흐르는 픽셀 전류를 직접 센싱하는 전류 센싱형으로 구현될 수 있으나, 이에 한정되지 않는다. 센싱부(22)는 각 픽셀(PXL)의 특정 노드 전압을 센싱하는 전압 센싱형으로 구현될 수도 있다. 설명의 편의상, 본 발명의 실시예에서는 전류 센싱형으로 구현된 센싱부(22)를 제시한다.For sensing driving, the sensing unit 22 may sense driving characteristics of the pixels PXL, for example, threshold voltage and electron mobility of the driving element through sensing lines. The sensing lines may be implemented as data lines 140 or reference voltage lines 150 depending on the pixel structure. The sensing unit 22 may be implemented as a current sensing type that directly senses a pixel current flowing through a driving element of each pixel PXL, but is not limited thereto. The sensing unit 22 may be implemented as a voltage sensing type that senses a specific node voltage of each pixel PXL. For convenience of explanation, in the embodiment of the present invention, the sensing unit 22 implemented as a current sensing type is presented.

센싱부(22)는 복수의 아날로그 센싱값들을 복수개의 ADC(Aanlog-Digital Conveter)들을 이용하여 동시에 병렬 처리할 수도 있고, 복수의 아날로그 센싱값들을 1개의 ADC를 이용하여 순차적으로 직렬 처리할 수도 있다. ADC의 샘플링 속도와 센싱의 정확도는 트레이드 오프(Trade-off) 관계에 있다. 병렬 처리 방식의 ADC는 직렬 처리 방식의 ADC에 비해 샘플링 속도를 늦출 수 있어 센싱의 정확도를 높이는 데 유리하다. ADC는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, 연속 근사 레지스터 타입(Successive Approximation Register type)의 ADC 등으로 구현될 수 있다. ADC는 센싱 구동시 아날로그 센싱값들을 디지털 센싱 데이터(SDATA)로 변환한 후, 저장 메모리(50)에 공급한다.The sensing unit 22 may simultaneously process a plurality of analog sensing values in parallel using a plurality of analog-digital converters (ADCs) or sequentially process a plurality of analog sensing values in series using one ADC. The ADC's sampling rate and sensing accuracy are in a trade-off relationship. Compared to serial processing ADCs, parallel processing ADCs can slow down the sampling rate, which is advantageous for increasing sensing accuracy. The ADC may be implemented as a flash type ADC, an ADC using a tracking technique, a successive approximation register type ADC, or the like. The ADC converts analog sensing values into digital sensing data (SDATA) during sensing operation, and then supplies the data to the storage memory 50 .

저장 메모리(50)는 센싱 구동시 센싱부(22)로부터 입력되는 디지털 센싱 데이터(SDATA)를 저장한다. 저장 메모리(50)는 플래시 메모리로 구현될 수 있으나, 이에 한정되지 않는다.The storage memory 50 stores digital sensing data SDATA input from the sensing unit 22 during sensing operation. The storage memory 50 may be implemented as a flash memory, but is not limited thereto.

보상 IC(30)는 보상부(31)와 보상 메모리(32)를 포함할 수 있다. 보상 메모리(32)는 저장 메모리(50)로부터 읽어들인 디지털 센싱 데이터(SDATA)를 보상부(31)에 전달한다. 보상 메모리(32)는 RAM(Random Access Memory), 예컨대 DDR SDRAM(Double Date Rate Synchronous Dynamic RAM)일 수 있으나, 이에 한정되지 않는다. 보상부(31)는 저장 메모리(50)로부터 읽어들인 디지털 센싱 데이터(SDATA)를 기반으로 각 픽셀 별로 오프셋(Offset)과 게인(Gain)을 연산하고, 연산된 오프셋과 게인에 따라 입력 영상 데이터를 보정하고, 보정된 디지털 영상 데이터(CDATA)를 드라이버 IC(20)에 공급한다. The compensation IC 30 may include a compensation unit 31 and a compensation memory 32 . The compensation memory 32 transfers the digital sensing data SDATA read from the storage memory 50 to the compensation unit 31 . Compensation memory 32 may be RAM (Random Access Memory), for example, DDR SDRAM (Double Date Rate Synchronous Dynamic RAM), but is not limited thereto. The compensator 31 calculates offset and gain for each pixel based on the digital sensing data SDATA read from the storage memory 50, corrects the input image data according to the calculated offset and gain, and supplies the corrected digital image data CDATA to the driver IC 20.

이하에서 설명되는 본 발명의 실시예는 각 픽셀 구조에서 제1 및 제2 스위치 소자들의 게이트전극들을 하나의 게이트라인에 연결하여 픽셀 어레이 공정을 단순화하고 제품 수율을 높일 수 있는 방안을 설명한다.Embodiments of the present invention described below describe a method of simplifying a pixel array process and increasing product yield by connecting the gate electrodes of the first and second switch elements to one gate line in each pixel structure.

또한, 본 발명의 실시예는 각 픽셀 내에 제3 스위치 소자를 더 포함하고, 제3 스위치의 턴 온 및 턴 오프 타이밍을 제어하여 PWM(Pulse Width Modulation) 구동을 구현함으로써 동영상 품질을 향상시키는 방안을 설명한다.In addition, an embodiment of the present invention further includes a third switch element in each pixel, and controls the turn-on and turn-off timing of the third switch to implement PWM (Pulse Width Modulation) driving to improve video quality. Will be described.

또한, 본 발명의 실시예는 PMOS 기반과 NMOS 기반에 따라 달라지는 픽셀 구조를 설명한다.In addition, an embodiment of the present invention describes a pixel structure that differs according to a PMOS-based and an NMOS-based.

또한, 본 발명의 실시예는 기준전압 라인(150)을 센싱 라인으로 활용하는 픽셀 구조와 데이터 구동부(25)의 연결 구성과, 데이터라인(140)을 센싱 라인으로 활용하는 픽셀 구조와 데이터 구동부(25)의 연결 구성을 설명한다.In addition, an embodiment of the present invention provides a connection configuration between a pixel structure using the reference voltage line 150 as a sensing line and a data driver 25, a pixel structure using the data line 140 as a sensing line, and a data driver ( 25) describes the connection configuration.

또한, 본 발명의 실시예는 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 기준 전압 및/또는 픽셀 전원 전압의 조정을 통해 보상하여 데이터 구동부(25)의 출력 전압 구간에 대한 활용성을 높일 수 있는 방안을 설명한다.In addition, the embodiment of the present invention compensates for luminance deviation between display panels caused by process deviation through adjustment of the reference voltage and/or pixel power supply voltage to increase the usability of the output voltage section of the data driver 25. Describe what can be done.

도 4는 도 2 및 도 3의 픽셀 어레이들에 연결된 데이터 구동부(25)의 제1 구성을 보여주는 도면이다. 도 4의 데이터 구동부(25)는 PMOS 기반으로 이루어진 픽셀들(PXL)의 구동 특성을 기준전압 라인들(150)을 통해 센싱하기 위한 것이다.FIG. 4 is a diagram showing a first configuration of the data driver 25 connected to the pixel arrays of FIGS. 2 and 3 . The data driver 25 of FIG. 4 senses the driving characteristics of the PMOS-based pixels PXL through the reference voltage lines 150 .

도 4를 참조하면, 데이터 구동부(25)는 기준전압 라인(150)을 통해 PMOS 기반으로 이루어진 일 픽셀(PXL)의 제2 노드에 접속되고, 데이터라인(140)을 통해 PMOS 기반으로 이루어진 일 픽셀(PXL)의 제1 노드에 접속될 수 있다. 일 픽셀(PXL)의 제2 노드에는 픽셀 전류(IPIX)가 흐르기 때문에, 제2 스위치 소자를 통해 제2 노드에 접속된 기준전압 라인(150)이 센싱 라인으로 활용될 수 있다.Referring to FIG. 4 , the data driver 25 may be connected to a second node of a PMOS-based pixel PXL through a reference voltage line 150 and connected to a first node of a PMOS-based pixel PXL through a data line 140. Since the pixel current IPIX flows through the second node of one pixel PXL, the reference voltage line 150 connected to the second node through the second switch element may be used as a sensing line.

기준전압 라인(150)은 연결 스위치(SW1,SW2)를 통해 구동전압 생성부(23)와 센싱부(22)에 선택적으로 연결된다. 구동전압 생성부(23)는 센싱용 데이터전압(VSEN)과 디스플레이용 데이터전압(VDIS)을 생성하는 제1 구동전압 생성부(DAC1)와 기준전압(VREF)을 생성하는 제2 구동전압 생성부(DAC2)를 포함한다. 기준전압 라인(150)과 제2 구동전압 생성부(DAC2) 사이에는 제1 연결 스위치(SW1)가 접속되고, 기준전압 라인(150)과 센싱부(22) 사이에는 제2 연결 스위치(SW2)가 접속된다. 제1 연결 스위치(SW1)와 제2 연결 스위치(SW2)는 선택적으로 턴 온 된다. 기준 전압(VREF)이 픽셀(PXL)에 기입되는 타이밍에 동기하여 제1 연결 스위치(SW1)만이 턴 온 되고, 구동 소자에 흐르는 픽셀 전류(IPIX)를 센싱하는 타이밍에 동기하여 제2 연결 스위치(SW2)만이 턴 온 된다. 따라서, 기준전압 라인(150)은 제1 및 제2 연결 스위치들(SW1,SW2)를 통해 제2 구동전압 생성부(DAC2)와 센싱부(22)에 선택적으로 연결된다.The reference voltage line 150 is selectively connected to the driving voltage generator 23 and the sensing unit 22 through the connection switches SW1 and SW2. The driving voltage generating unit 23 includes a first driving voltage generating unit DAC1 generating a sensing data voltage VSEN and a display data voltage VDIS and a second driving voltage generating unit DAC2 generating a reference voltage VREF. A first connection switch SW1 is connected between the reference voltage line 150 and the second driving voltage generator DAC2, and a second connection switch SW2 is connected between the reference voltage line 150 and the sensing unit 22. The first connection switch SW1 and the second connection switch SW2 are selectively turned on. Only the first connection switch SW1 is turned on in synchronization with the timing at which the reference voltage VREF is written to the pixel PXL, and only the second connection switch SW2 is turned on in synchronization with the timing at which the pixel current IPIX flowing through the driving element is sensed. Accordingly, the reference voltage line 150 is selectively connected to the second driving voltage generator DAC2 and the sensing unit 22 through the first and second connection switches SW1 and SW2.

도 5는 도 2 및 도 4에 도시된 PMOS 픽셀의 일 등가 회로도다. 도 6은 도 5의 픽셀에 대한 디스플레이 구동 타이밍도이다. 그리고, 도 7은 도 5의 픽셀에 대한 센싱 구동 타이밍도이다.FIG. 5 is an equivalent circuit diagram of the PMOS pixel shown in FIGS. 2 and 4 . FIG. 6 is a display driving timing diagram for the pixels of FIG. 5 . And, FIG. 7 is a sensing driving timing diagram for the pixel of FIG. 5 .

도 5를 참조하면, 기준전압 라인(150)을 센싱 라인으로 활용하는 일 PMOS 픽셀(PXL)은 OLED, 구동 TFT(DT), 스위치 TFT들(ST1,ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1,ST2)은 PMOS로 구현된다.Referring to FIG. 5 , one PMOS pixel PXL using the reference voltage line 150 as a sensing line includes an OLED, a driving TFT DT, switch TFTs ST1 and ST2, and a storage capacitor Cst. The driving TFT (DT) and the switch TFTs (ST1, ST2) are implemented with PMOS.

OLED는 구동 TFT(DT)로부터 인입되는 픽셀 전류에 대응되는 세기로 발광하는 발광 소자이다. OLED의 애노드 전극은 제2 노드에 접속되고, 캐소드 전극은 저전위 픽셀 전압(EVSS)의 입력단에 접속된다.An OLED is a light emitting device that emits light with an intensity corresponding to a pixel current drawn from a driving TFT (DT). The anode electrode of the OLED is connected to the second node, and the cathode electrode is connected to the input terminal of the low potential pixel voltage (EVSS).

구동 TFT(DT)는 게이트-소스 간 전압에 대응하여 픽셀 전류를 생성하는 구동 소자이다. 구동 TFT(DT)의 게이트전극은 제1 노드(N1)에 접속되고, 제1 전극은 고전위 전원 라인(PWL) 상의 제3 노드(N3)를 통해 고전위 픽셀 전압(EVDD)의 입력단에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다.The driving TFT (DT) is a driving element that generates a pixel current in response to a gate-source voltage. The gate electrode of the driving TFT (DT) is connected to the first node N1, the first electrode is connected to the input terminal of the high potential pixel voltage EVDD through the third node N3 on the high potential power supply line PWL, and the second electrode is connected to the second node N2.

스위치 TFT들(ST1,ST2)은 구동 TFT(DT)의 게이트-소스 간 전압을 설정하고, 구동 TFT(DT)와 기준전압 라인(150)을 연결하는 스위치 소자들이다. The switch TFTs ST1 and ST2 are switch elements that set the gate-source voltage of the driving TFT DT and connect the driving TFT DT with the reference voltage line 150.

제1 스위치 TFT(ST1)는 데이터라인(140)과 제1 노드(N1) 사이에 접속되어 제1 게이트라인(160)으로부터의 제1 게이트신호(SCAN)에 따라 턴 온 된다. 제1 스위치 TFT(ST1)는 디스플레이 프로그래밍시 및 센싱 프로그래밍시에 턴 온 된다. 제1 스위치 TFT(ST1)가 턴 온 될 때, 센싱용 데이터전압(VSEN) 또는 디스플레이용 데이터전압(VDIS)이 제1 노드(N1)에 인가된다. 제1 스위치 TFT(ST1)의 게이트전극은 제1 게이트라인(160)에 접속되고, 제1 전극은 데이터 라인(140)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다. The first switch TFT ST1 is connected between the data line 140 and the first node N1 and turned on according to the first gate signal SCAN from the first gate line 160 . The first switch TFT (ST1) is turned on during display programming and sensing programming. When the first switch TFT ST1 is turned on, the sensing data voltage VSEN or the display data voltage VDIS is applied to the first node N1. The gate electrode of the first switch TFT (ST1) is connected to the first gate line 160, the first electrode is connected to the data line 140, and the second electrode is connected to the first node N1.

제2 스위치 TFT(ST2)는 기준전압 라인(150)과 제2 노드(N2) 사이에 접속되어 제1 게이트라인(160)으로부터의 제1 게이트신호(SCAN)에 따라 턴 온 된다. 제2 스위치 TFT(ST2)는 디스플레이 프로그래밍시 및 센싱 프로그래밍시에 턴 온 되어, 기준 전압(VREF)을 제2 노드(N2)에 인가한다. 또한, 제2 스위치 TFT(ST2)는 센싱시에도 턴 온 되어 구동 TFT(DT)에서 생성된 픽셀 전류를 기준전압 라인(150)에 인가한다. 제2 스위치 TFT(ST2)의 게이트전극은 제1 게이트라인(160)에 접속되고, 제1 전극은 기준전압 라인(150)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다. The second switch TFT (ST2) is connected between the reference voltage line 150 and the second node N2 and is turned on according to the first gate signal SCAN from the first gate line 160. The second switch TFT ST2 is turned on during display programming and sensing programming to apply the reference voltage VREF to the second node N2. Also, the second switch TFT (ST2) is turned on during sensing and applies the pixel current generated by the driving TFT (DT) to the reference voltage line 150. The gate electrode of the second switch TFT (ST2) is connected to the first gate line 160, the first electrode is connected to the reference voltage line 150, and the second electrode is connected to the second node N2.

스토리지 커패시터(Cst)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 발광 또는 센싱 기간 동안 유지한다.The storage capacitor Cst is connected between the first node N1 and the third node N3 to maintain the gate-source voltage of the driving TFT DT during a light emitting or sensing period.

도 5의 PMOS 픽셀(PXL)은 도 6의 제1 게이트신호(SCAN)에 따라 디스플레이 구동된다. 디스플레이 구동은 디스플레이 프로그래밍 기간(TP1)과, 발광 기간(TE)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 5 is driven by the first gate signal SCAN of FIG. 6 . Display driving may include a display programming period TP1 and a light emitting period TE.

디스플레이 프로그래밍 기간(TP1)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 스위치 TFT(ST1)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “EVDD-VDIS”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 디스플레이 프로그래밍 기간(TP1) 동안 OLED의 불필요한 발광을 방지한다.During the display programming period TP1, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first switch TFT (ST1), the gate-source voltage of the driving TFT (DT) is set to “EVDD-VDIS” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the display programming period TP1.

발광 기간(TE)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 오프 전압(VOFF)의 제1 게이트신호(SCAN)에 따라 동시에 턴 오프 되고, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)를 통해 OLED에 인가된다. OLED는 픽셀 전류에 의해 발광한다.During the light emission period TE, the first and second switch TFTs ST1 and ST2 are simultaneously turned off according to the first gate signal SCAN of the gate-off voltage VOFF, and the gate-source voltage of the driving TFT DT is maintained by the storage capacitor Cst. Accordingly, pixel current flows through the driving TFT (DT), and this pixel current is applied to the OLED through the second node N2. OLED emits light by pixel current.

도 5의 PMOS 픽셀(PXL)은 도 7의 제1 게이트신호(SCAN)에 따라 센싱 구동된다. 센싱 구동은 센싱 프로그래밍 기간(TP2)과, 센싱 기간(TS)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 5 is sensed and driven according to the first gate signal SCAN of FIG. 7 . The sensing drive may include a sensing programming period TP2 and a sensing period TS.

센싱 프로그래밍 기간(TP2)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 스위치 TFT(ST1)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “EVDD-VSEN”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광을 방지한다.During the sensing programming period TP2, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first switch TFT (ST1), the gate-source voltage of the driving TFT (DT) is set to “EVDD-VSEN” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the sensing programming period TP2.

센싱 기간(TS)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 턴 온 상태를 유지하고, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 이때, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 오프 되고, 제2 연결 스위치(SW2)가 턴 온 된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)와 기준전압 라인(150)을 통해 센싱부(22)에 인가된다. 센싱부(22)는 제2 노드(N2)와 기준전압 라인(150)을 통해 유입되는 픽셀 전류를 센싱한다.During the sensing period TS, the first and second switch TFTs ST1 and ST2 remain turned on according to the first gate signal SCAN of the gate-on voltage VON, and the gate-source voltage of the driving TFT DT is maintained by the storage capacitor Cst. At this time, the first connection switch SW1 of the data driver 25 is turned off and the second connection switch SW2 is turned on. Accordingly, pixel current flows through the driving TFT DT, and the pixel current is applied to the sensing unit 22 through the second node N2 and the reference voltage line 150. The sensing unit 22 senses a pixel current flowing through the second node N2 and the reference voltage line 150 .

도 8은 도 3 및 도 4에 도시된 PMOS 픽셀의 일 등가 회로도다. 도 9는 도 8의 픽셀에 대한 디스플레이 구동 타이밍도이다. 그리고, 도 10은 도 8의 픽셀에 대한 센싱 구동 타이밍도이다.8 is an equivalent circuit diagram of the PMOS pixel shown in FIGS. 3 and 4 . FIG. 9 is a display driving timing diagram for the pixels of FIG. 8 . 10 is a sensing driving timing diagram for the pixel of FIG. 8 .

도 8을 참조하면, 기준전압 라인(150)을 센싱 라인으로 활용하는 다른 PMOS 픽셀(PXL)은 OLED, 구동 TFT(DT), 스위치 TFT들(ST1~ST3), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1~ST3)은 PMOS로 구현된다.Referring to FIG. 8 , another PMOS pixel PXL using the reference voltage line 150 as a sensing line includes an OLED, a driving TFT DT, switch TFTs ST1 to ST3, and a storage capacitor Cst. The driving TFT (DT) and the switch TFTs (ST1 to ST3) are implemented with PMOS.

도 8의 PMOS 픽셀(PXL)은 도 5의 PMOS 픽셀(PXL)에 비해 제3 스위치 TFT(ST3)를 더 구비하는 점에서 차이가 있다. 제3 스위치 TFT(ST3)를 제외한 나머지 구성은 도 5에서 설명한 것과 동일하다.The PMOS pixel PXL of FIG. 8 is different from the PMOS pixel PXL of FIG. 5 in that it further includes a third switch TFT ST3. Except for the third switch TFT (ST3), the rest of the configuration is the same as that described in FIG. 5 .

제3 스위치 TFT(ST3)는 고전위 픽셀 전압(EVDD)의 입력단과 제3 노드(N3) 사이에 연결되어 제2 게이트라인(170)으로부터의 제2 게이트신호(EM)에 따라 턴 온 된다. 제3 스위치 TFT(ST3)는 PMOS 픽셀(PXL)의 PWM 구동을 위한 것이다. 제3 스위치 TFT(ST3)의 게이트전극은 제2 게이트라인(170)에 접속되고, 제1 전극은 고전위 픽셀 전압(EVDD)의 입력단에 접속되며, 제2 전극은 제3 노드(N3)에 접속된다. The third switch TFT ST3 is connected between the input terminal of the high potential pixel voltage EVDD and the third node N3 and is turned on according to the second gate signal EM from the second gate line 170 . The third switch TFT (ST3) is for PWM driving of the PMOS pixel (PXL). The gate electrode of the third switch TFT ST3 is connected to the second gate line 170, the first electrode is connected to the input terminal of the high potential pixel voltage EVDD, and the second electrode is connected to the third node N3.

도 8의 PMOS 픽셀(PXL)은 도 9의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 디스플레이 구동된다. 디스플레이 구동은 디스플레이 프로그래밍 기간(TP1)과, 발광 기간(TE)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 8 is driven by the first gate signal SCAN and the second gate signal EM of FIG. 9 . Display driving may include a display programming period TP1 and a light emitting period TE.

디스플레이 프로그래밍 기간(TP1)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 온 전압(VON)의 제2 게이트신호(EM)에 따라 턴 온 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 및 제3 스위치 TFT들(ST1,ST3)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “EVDD-VDIS”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 디스플레이 프로그래밍 기간(TP1) 동안 OLED의 불필요한 발광을 방지한다.During the display programming period TP1, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned on according to the second gate signal EM of the gate-on voltage VON. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first and third switch TFTs ST1 and ST3, the gate-source voltage of the driving TFT DT is set to “EVDD-VDIS” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the display programming period TP1.

발광 기간(TE)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 오프 전압(VOFF)의 제1 게이트신호(SCAN)에 따라 동시에 턴 오프 되고, 제3 스위치 TFT(ST3)는 턴 온 상태를 유지하며, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)를 통해 OLED에 인가된다. OLED는 픽셀 전류에 의해 발광한다. During the light emission period TE, the first and second switch TFTs ST1 and ST2 are simultaneously turned off according to the first gate signal SCAN of the gate-off voltage VOFF, the third switch TFT ST3 remains turned on, and the voltage between the gate and source of the driving TFT DT is maintained by the storage capacitor Cst. Accordingly, pixel current flows through the driving TFT (DT), and this pixel current is applied to the OLED through the second node N2. OLED emits light by pixel current.

1 프레임 내에서 발광 기간(TE)의 길이는 제3 스위치 TFT(ST3)의 턴 오프 시점에 의해 결정된다. 제3 스위치 TFT(ST3)가 턴 오프 되면, 구동 TFT(DT)에 고전위 픽셀 전압(EVDD)이 인가되지 못하기 때문에 픽셀 전류는 흐르지 못하고, OLED 발광은 멈춘다. 동영상 재생시 화면 끌림이 방지될 수 있도록 PWM 구동이 이뤄질 수 있다. PWM 구동은 제3 스위치 TFT(ST3)의 턴 오프 시점을 앞당겨 발광 기간(TE)의 길이를 줄이는 것이다.The length of the light emission period TE in one frame is determined by the turn-off time of the third switch TFT ST3. When the third switch TFT ST3 is turned off, since the high potential pixel voltage EVDD is not applied to the driving TFT DT, pixel current does not flow and OLED light emission stops. PWM driving may be performed to prevent screen dragging during video playback. The PWM driving shortens the length of the light emitting period TE by advancing the turn-off time of the third switch TFT ST3.

도 8의 PMOS 픽셀(PXL)은 도 10의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 센싱 구동된다. 센싱 구동은 센싱 프로그래밍 기간(TP2)과, 센싱 기간(TS)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 8 is sensed and driven according to the first gate signal SCAN and the second gate signal EM of FIG. 10 . The sensing drive may include a sensing programming period TP2 and a sensing period TS.

센싱 프로그래밍 기간(TP2)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 온 전압(VON)의 제2 게이트신호(EM)에 따라 턴 온 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 및 제3 스위치 TFT들(ST1,ST3)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “EVDD-VSEN”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광을 방지한다.During the sensing programming period TP2, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned on according to the second gate signal EM of the gate-on voltage VON. And, the first connection switch SW1 of the data driver 25 is turned on. When the first and third switch TFTs ST1 and ST3 are turned on, the gate-source voltage of the driving TFT DT is set to “EVDD-VSEN” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the sensing programming period TP2.

센싱 기간(TS)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 턴 온 상태를 유지하고, 제3 스위치 TFT(ST3)는 게이트 온 전압(VON)의 제2 게이트신호(EM)에 따라 턴 온 상태를 유지하며, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 이때, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 오프 되고, 제2 연결 스위치(SW2)가 턴 온 된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)와 기준전압 라인(150)을 통해 센싱부(22)에 인가된다. 센싱부(22)는 제2 노드(N2)와 기준전압 라인(150)을 통해 유입되는 픽셀 전류를 센싱한다.During the sensing period TS, the first and second switch TFTs ST1 and ST2 maintain a turned-on state according to the first gate signal SCAN of the gate-on voltage VON, the third switch TFT ST3 maintains a turn-on state according to the second gate signal EM of the gate-on voltage VON, and the gate-source voltage of the driving TFT DT is maintained by the storage capacitor Cst. At this time, the first connection switch SW1 of the data driver 25 is turned off and the second connection switch SW2 is turned on. Accordingly, pixel current flows through the driving TFT DT, and the pixel current is applied to the sensing unit 22 through the second node N2 and the reference voltage line 150. The sensing unit 22 senses a pixel current flowing through the second node N2 and the reference voltage line 150 .

도 11은 도 3 및 도 4에 도시된 PMOS 픽셀의 다른 등가 회로도다. 도 12는 도 11의 픽셀에 대한 디스플레이 구동 타이밍도이다. 그리고, 도 13은 도 11의 픽셀에 대한 센싱 구동 타이밍도이다.FIG. 11 is another equivalent circuit diagram of the PMOS pixel shown in FIGS. 3 and 4 . FIG. 12 is a display driving timing diagram for the pixels of FIG. 11 . Also, FIG. 13 is a sensing driving timing diagram for the pixel of FIG. 11 .

도 11의 PMOS 픽셀(PXL)은 도 5의 PMOS 픽셀(PXL)에 비해 제3 스위치 TFT(ST3)를 더 구비하는 점에서 차이가 있다. 제3 스위치 TFT(ST3)를 제외한 나머지 구성은 도 5에서 설명한 것과 동일하다.The PMOS pixel PXL of FIG. 11 is different from the PMOS pixel PXL of FIG. 5 in that it further includes a third switch TFT ST3. Except for the third switch TFT (ST3), the rest of the configuration is the same as that described in FIG. 5 .

제3 스위치 TFT(ST3)는 제2 노드(N2)와 OLED 사이에 연결되어 제2 게이트라인(170)으로부터의 제2 게이트신호(EM)에 따라 턴 온 된다. 제3 스위치 TFT(ST3)는 PMOS 픽셀(PXL)의 PWM 구동을 위한 것이다. 제3 스위치 TFT(ST3)의 게이트전극은 제2 게이트라인(170)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 OLED의 애노드전극에 접속된다. The third switch TFT (ST3) is connected between the second node (N2) and the OLED and is turned on according to the second gate signal (EM) from the second gate line (170). The third switch TFT (ST3) is for PWM driving of the PMOS pixel (PXL). The gate electrode of the third switch TFT (ST3) is connected to the second gate line 170, the first electrode is connected to the second node N2, and the second electrode is connected to the anode electrode of the OLED.

도 11의 PMOS 픽셀(PXL)은 도 12의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 디스플레이 구동된다. 디스플레이 구동은 디스플레이 프로그래밍 기간(TP1)과, 발광 기간(TE)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 11 is display-driven according to the first gate signal SCAN and the second gate signal EM of FIG. 12 . Display driving may include a display programming period TP1 and a light emitting period TE.

디스플레이 프로그래밍 기간(TP1)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 스위치 TFT(ST1)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “EVDD-VDIS”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 디스플레이 프로그래밍 기간(TP1) 동안 OLED의 불필요한 발광을 방지한다. 그리고, 제3 스위치 TFT(ST3)의 턴 오프에 의해, 디스플레이 프로그래밍 기간(TP1) 동안 OLED의 불필요한 발광이 더욱 방지될 수 있다.In the display programming period TP1, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned off according to the second gate signal EM of the gate-off voltage VOFF. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first switch TFT (ST1), the gate-source voltage of the driving TFT (DT) is set to “EVDD-VDIS” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the display programming period TP1. Further, unnecessary light emission of the OLED during the display programming period TP1 may be further prevented by turning off the third switch TFT ST3.

발광 기간(TE)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 오프 전압(VOFF)의 제1 게이트신호(SCAN)에 따라 동시에 턴 오프 되고, 제3 스위치 TFT(ST3)는 게이트 온 전압(VON)의 제2 게이트신호(EM)에 따라 턴 온 되며, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)를 통해 OLED에 인가된다. OLED는 픽셀 전류에 의해 발광한다. During the light emission period TE, the first and second switch TFTs ST1 and ST2 are simultaneously turned off according to the first gate signal SCAN of the gate-off voltage VOFF, the third switch TFT ST3 is turned on according to the second gate signal EM of the gate-on voltage VON, and the gate-source voltage of the driving TFT DT is maintained by the storage capacitor Cst. Accordingly, pixel current flows through the driving TFT (DT), and this pixel current is applied to the OLED through the second node N2. OLED emits light by pixel current.

1 프레임 내에서 발광 기간(TE)의 길이는 제3 스위치 TFT(ST3)의 턴 오프 시점에 의해 결정된다. 제3 스위치 TFT(ST3)가 턴 오프 되면, 구동 TFT(DT)와 OLED 간의 전기적 연결이 차단되기 때문에 픽셀 전류는 OLED에 인가되지 못하고, OLED 발광은 멈춘다. 동영상 재생시 화면 끌림이 방지될 수 있도록 PWM 구동이 이뤄질 수 있다. PWM 구동은 제3 스위치 TFT(ST3)의 턴 오프 시점을 앞당겨 발광 기간(TE)의 길이를 줄이는 것이다.The length of the light emission period TE in one frame is determined by the turn-off time of the third switch TFT ST3. When the third switch TFT (ST3) is turned off, since the electrical connection between the driving TFT (DT) and the OLED is cut off, the pixel current is not applied to the OLED and the OLED light emission stops. PWM driving may be performed to prevent screen dragging during video playback. The PWM driving shortens the length of the light emitting period TE by advancing the turn-off time of the third switch TFT ST3.

도 11의 PMOS 픽셀(PXL)은 도 13의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 센싱 구동된다. 센싱 구동은 센싱 프로그래밍 기간(TP2)과, 센싱 기간(TS)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 11 is sensed and driven according to the first gate signal SCAN and the second gate signal EM of FIG. 13 . The sensing drive may include a sensing programming period TP2 and a sensing period TS.

센싱 프로그래밍 기간(TP2)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 스위치 TFT(ST1)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “EVDD-VSEN”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광을 방지한다. 그리고, 제3 스위치 TFT(ST3)의 턴 오프에 의해, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광이 더욱 방지될 수 있다.During the sensing programming period TP2, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned off according to the second gate signal EM of the gate-off voltage VOFF. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first switch TFT (ST1), the gate-source voltage of the driving TFT (DT) is set to “EVDD-VSEN” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the sensing programming period TP2. Further, unnecessary light emission of the OLED during the sensing programming period TP2 may be further prevented by turning off the third switch TFT ST3.

센싱 기간(TS)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 턴 온 상태를 유지하고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 상태를 유지하며, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 이때, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 오프 되고, 제2 연결 스위치(SW2)가 턴 온 된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)와 기준전압 라인(150)을 통해 센싱부(22)에 인가된다. 센싱부(22)는 제2 노드(N2)와 기준전압 라인(150)을 통해 유입되는 픽셀 전류를 센싱한다. During the sensing period TS, the first and second switch TFTs ST1 and ST2 maintain a turned-on state according to the first gate signal SCAN of the gate-on voltage VON, the third switch TFT ST3 maintains a turn-off state according to the second gate signal EM of the gate-off voltage VOFF, and the gate-source voltage of the driving TFT DT is maintained by the storage capacitor Cst. At this time, the first connection switch SW1 of the data driver 25 is turned off and the second connection switch SW2 is turned on. Accordingly, pixel current flows through the driving TFT DT, and the pixel current is applied to the sensing unit 22 through the second node N2 and the reference voltage line 150. The sensing unit 22 senses a pixel current flowing through the second node N2 and the reference voltage line 150 .

센싱 기간(TS)에서, 제3 스위치 TFT(ST3)를 턴 오프 시키면, 픽셀 전류가 모두 기준전압 라인(150)으로 인가될 수 있기 때문에 센싱의 정확도가 향상되는 장점이 있다. In the sensing period TS, when the third switch TFT ST3 is turned off, all of the pixel current can be applied to the reference voltage line 150, so the sensing accuracy is improved.

전술한 도 5, 도 8, 및 도 11의 PMOS 픽셀(PXL) 각각에서, 고전위 픽셀 전압(EVDD)과 저전위 픽셀 전압(EVSS)은 구동 TFT(DT)의 초기 문턱전압 대표값에 따라 표시패널 단위로 조정될 수 있다. 디스플레이 구동시, 구동 TFT(DT)의 게이트-소스 간 전압은 “EVDD-VDIS”로 결정되는 데, 고전위 픽셀 전압(EVDD)과 저전위 픽셀 전압(EVSS)(이하, 픽셀 전원 전압(EVDD,EVSS)이라 함)을 표시패널의 초기 문턱전압 산포에 상관없이 일정하게 설정하면, 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 효과적으로 보상하기 어렵다. 이러한 휘도 편차를 보상하기 위해서는 데이터 구동부의 출력 전압 구간 내에 할당된 보상 전압 구간을 차등적으로 설정해야 하는 데, 이 경우 초기 문턱전압이 큰 표시패널에서는 보상 전압 범위가 넓어져 데이터 구동부의 출력 전압 구간에 대한 활용성이 저하될 수 있다. 다시 말해, 보상 전압 범위가 넓을수록 데이터 구동부의 출력 전압 구간 내에서 디스플레이용 데이터전압(VDIS)으로 활용할 수 있는 전압 범위가 좁아져 계조 표현에 한계가 있다.In each of the PMOS pixels PXL of FIGS. 5, 8, and 11 described above, the high-potential pixel voltage EVDD and the low-potential pixel voltage EVSS may be adjusted on a display panel basis according to the representative value of the initial threshold voltage of the driving TFT DT. When driving the display, the voltage between the gate and source of the driving TFT (DT) is determined by “EVDD-VDIS.” If the high-potential pixel voltage (EVDD) and the low-potential pixel voltage (EVSS) (hereinafter referred to as the pixel power supply voltage (EVDD, EVSS)) are set constant regardless of the initial threshold voltage distribution of the display panel, it is difficult to effectively compensate for the luminance difference between the display panels caused by the process variation. In order to compensate for this luminance deviation, it is necessary to differentially set the compensation voltage range allocated within the output voltage range of the data driver. In this case, in a display panel with a large initial threshold voltage, the compensation voltage range widens, and the utilization of the output voltage range of the data driver may decrease. In other words, the wider the compensation voltage range, the narrower the voltage range that can be utilized as the display data voltage VDIS within the output voltage range of the data driver, so there is a limit to grayscale expression.

따라서, 본 발명은 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 보상하기 위해, 데이터 구동부의 출력 전압 구간 내에 할당된 보상 전압 구간을 차등적으로 설정하지 않고, 픽셀 전원 전압(EVDD,EVSS)을 초기 문턱전압 대표값에 따라 표시패널 단위로 조정하는 방법을 채택한다. 여기서, 초기 문턱전압 대표값은 각 표시패널에서 문턱전압의 초기 산포를 나타내는 대표값이다. 이 대표값은 픽셀들의 초기 문턱전압들에 대한 평균값, 최빈값, 또는 최대값 등으로 선택될 수 있으나, 이에 한정되지 않는다.Therefore, the present invention adopts a method of adjusting the pixel power supply voltages (EVDD, EVSS) on a display panel basis according to the initial representative threshold voltage, without differentially setting the compensation voltage range allocated within the output voltage range of the data driver, in order to compensate for the luminance variation between display panels caused by the process variation. Here, the initial threshold voltage representative value is a representative value representing an initial distribution of threshold voltages in each display panel. This representative value may be selected as an average value, a mode value, or a maximum value of the initial threshold voltages of the pixels, but is not limited thereto.

본 발명에 따르면, 구동 TFT(DT)의 초기 문턱전압 대표값이 클수록 픽셀 전원 전압(EVDD,EVSS)을 디폴트 값보다 낮게 조정하고, 이와 반대로 구동 TFT(DT)의 초기 문턱전압 대표값이 작을수록 픽셀 전원 전압(EVDD,EVSS)을 디폴트 값보다 높게 조정한다. 이와 같이, 본 발명은 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 픽셀 전원 전압(EVDD,EVSS)의 조정을 통해 보상하여 데이터 구동부의 출력 전압 구간에 대한 활용성을 높일 수 있다.According to the present invention, the pixel power supply voltages EVDD and EVSS are adjusted lower than the default value as the representative value of the initial threshold voltage of the driving TFT DT increases, and conversely, the pixel power supply voltage EVDD and EVSS is adjusted higher than the default value as the representative value of the initial threshold voltage of the driving TFT DT increases. As such, the present invention can increase the usability of the output voltage section of the data driver by compensating for the luminance deviation between display panels caused by the process deviation through the adjustment of the pixel power supply voltages (EVDD and EVSS).

도 14는 도 3의 픽셀 어레이에 연결된 데이터 구동부의 제2 구성을 보여주는 도면이다. 도 14의 데이터 구동부(25)는 PMOS 기반으로 이루어진 픽셀들(PXL)의 구동 특성을 데이터라인들(140)을 통해 센싱하기 위한 것이다.FIG. 14 is a diagram showing a second configuration of a data driver connected to the pixel array of FIG. 3 . The data driver 25 of FIG. 14 senses the driving characteristics of the PMOS-based pixels PXL through the data lines 140 .

도 14를 참조하면, 데이터 구동부(25)는 데이터라인(140)을 통해 PMOS 기반으로 이루어진 일 픽셀(PXL)의 제2 노드에 접속되고, 기준 전압라인(150)을 통해 PMOS 기반으로 이루어진 일 픽셀(PXL)의 제1 노드에 접속될 수 있다. 일 픽셀(PXL)의 제2 노드에는 픽셀 전류(IPIX)가 흐르기 때문에, 제2 스위치 소자를 통해 제2 노드에 접속된 데이터라인(140)이 센싱 라인으로 활용될 수 있다.Referring to FIG. 14 , the data driver 25 may be connected to the second node of the PMOS-based pixel PXL through the data line 140 and connected to the first node of the PMOS-based pixel PXL through the reference voltage line 150. Since the pixel current IPIX flows through the second node of one pixel PXL, the data line 140 connected to the second node through the second switch element may be used as a sensing line.

데이터라인(140)은 연결 스위치(SW1,SW2)를 통해 구동전압 생성부(23)와 센싱부(22)에 선택적으로 연결된다. 구동전압 생성부(23)는 센싱용 데이터전압(VSEN)과 디스플레이용 데이터전압(VDIS)을 생성하는 제1 구동전압 생성부(DAC1)와 기준전압(VREF)을 생성하는 제2 구동전압 생성부(DAC2)를 포함한다. 데이터라인(140)과 제2 구동전압 생성부(DAC2) 사이에는 제1 연결 스위치(SW1)가 접속되고, 데이터라인(140)과 센싱부(22) 사이에는 제2 연결 스위치(SW2)가 접속된다. 제1 연결 스위치(SW1)와 제2 연결 스위치(SW2)는 선택적으로 턴 온 된다. 데이터전압(VDIS,VSEN)이 픽셀(PXL)에 기입되는 타이밍에 동기하여 제1 연결 스위치(SW1)만이 턴 온 되고, 구동 소자에 흐르는 픽셀 전류(IPIX)를 센싱하는 타이밍에 동기하여 제2 연결 스위치(SW2)만이 턴 온 된다. 따라서, 데이터라인(140)은 제1 및 제2 연결 스위치들(SW1,SW2)를 통해 제2 구동전압 생성부(DAC2)와 센싱부(22)에 선택적으로 연결된다.The data line 140 is selectively connected to the driving voltage generator 23 and the sensing unit 22 through the connection switches SW1 and SW2. The driving voltage generating unit 23 includes a first driving voltage generating unit DAC1 generating a sensing data voltage VSEN and a display data voltage VDIS and a second driving voltage generating unit DAC2 generating a reference voltage VREF. A first connection switch SW1 is connected between the data line 140 and the second driving voltage generator DAC2, and a second connection switch SW2 is connected between the data line 140 and the sensing unit 22. The first connection switch SW1 and the second connection switch SW2 are selectively turned on. Only the first connection switch SW1 is turned on in synchronization with the timing at which the data voltages VDIS and VSEN are written to the pixel PXL, and only the second connection switch SW2 is turned on in synchronization with the timing at which the pixel current IPIX flowing through the driving element is sensed. Accordingly, the data line 140 is selectively connected to the second driving voltage generator DAC2 and the sensing unit 22 through the first and second connection switches SW1 and SW2.

도 15는 도 3 및 도 14에 도시된 PMOS 픽셀의 일 등가 회로도다. 도 16은 도 15의 픽셀에 대한 디스플레이 구동 타이밍도이다. 그리고, 도 17은 도 15의 픽셀에 대한 센싱 구동 타이밍도이다.FIG. 15 is an equivalent circuit diagram of the PMOS pixel shown in FIGS. 3 and 14 . FIG. 16 is a display driving timing diagram for the pixels of FIG. 15 . Also, FIG. 17 is a sensing driving timing diagram for the pixel of FIG. 15 .

도 15를 참조하면, 데이터라인(140)을 센싱 라인으로 활용하는 일 PMOS 픽셀(PXL)은 OLED, 구동 TFT(DT), 스위치 TFT들(ST1~ST3), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1~ST3)은 PMOS로 구현된다.Referring to FIG. 15 , one PMOS pixel PXL using the data line 140 as a sensing line includes an OLED, a driving TFT DT, switch TFTs ST1 to ST3, and a storage capacitor Cst. The driving TFT (DT) and the switch TFTs (ST1 to ST3) are implemented with PMOS.

스위치 TFT들(ST1~ST3)은 구동 TFT(DT)의 게이트-소스 간 전압을 설정하고, 구동 TFT(DT)와 데이터라인(140)을 연결하는 스위치 소자들이다. The switch TFTs ST1 to ST3 are switch elements that set the voltage between the gate and source of the driving TFT DT and connect the driving TFT DT with the data line 140 .

제1 스위치 TFT(ST1)는 기준전압 라인(150)과 제1 노드(N1) 사이에 접속되어 제1 게이트라인(160)으로부터의 제1 게이트신호(SCAN)에 따라 턴 온 된다. 제1 스위치 TFT(ST1)는 디스플레이 프로그래밍시 및 센싱 프로그래밍시에 턴 온 된다. 제1 스위치 TFT(ST1)가 턴 온 될 때, 기준 전압(VREF)이 제1 노드(N1)에 인가된다. 제1 스위치 TFT(ST1)의 게이트전극은 제1 게이트라인(160)에 접속되고, 제1 전극은 기준전압 라인(150)에 접속되며, 제2 전극은 제1 노드(N1)에 접속된다. The first switch TFT (ST1) is connected between the reference voltage line 150 and the first node N1 and is turned on according to the first gate signal SCAN from the first gate line 160. The first switch TFT (ST1) is turned on during display programming and sensing programming. When the first switch TFT ST1 is turned on, the reference voltage VREF is applied to the first node N1. The gate electrode of the first switch TFT (ST1) is connected to the first gate line 160, the first electrode is connected to the reference voltage line 150, and the second electrode is connected to the first node N1.

제2 스위치 TFT(ST2)는 데이터라인(140)과 제2 노드(N2) 사이에 접속되어 제1 게이트라인(160)으로부터의 제1 게이트신호(SCAN)에 따라 턴 온 된다. 제2 스위치 TFT(ST2)는 디스플레이 프로그래밍시 및 센싱 프로그래밍시에 턴 온 되어, 센싱용 데이터전압(VSEN) 또는 디스플레이용 데이터전압(VDIS)을 제2 노드(N2)에 인가한다. 또한, 제2 스위치 TFT(ST2)는 센싱시에도 턴 온 되어 구동 TFT(DT)에서 생성된 픽셀 전류를 데이터라인(140)에 인가한다. 제2 스위치 TFT(ST2)의 게이트전극은 제1 게이트라인(160)에 접속되고, 제1 전극은 데이터라인(140)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다. The second switch TFT ST2 is connected between the data line 140 and the second node N2 and is turned on according to the first gate signal SCAN from the first gate line 160 . The second switch TFT ST2 is turned on during display programming and sensing programming, and applies the sensing data voltage VSEN or display data voltage VDIS to the second node N2. Also, the second switch TFT (ST2) is turned on during sensing and applies the pixel current generated by the driving TFT (DT) to the data line 140. The gate electrode of the second switch TFT (ST2) is connected to the first gate line 160, the first electrode is connected to the data line 140, and the second electrode is connected to the second node N2.

도 15의 PMOS 픽셀(PXL)은 도 16의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 디스플레이 구동된다. 디스플레이 구동은 디스플레이 프로그래밍 기간(TP1)과, 발광 기간(TE)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 15 is driven by the first gate signal SCAN and the second gate signal EM of FIG. 16 . Display driving may include a display programming period TP1 and a light emitting period TE.

디스플레이 프로그래밍 기간(TP1)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 및 제2 스위치 TFT들(ST1,ST2)의 턴 온 및 제3 스위치 TFT(ST3)의 턴 오프에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “VDIS-VREF”로 설정된다. 그리고, 제3 스위치 TFT(ST3)의 턴 오프에 의해, 디스플레이 프로그래밍 기간(TP1) 동안 OLED의 불필요한 발광이 방지된다.In the display programming period TP1, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned off according to the second gate signal EM of the gate-off voltage VOFF. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first and second switch TFTs ST1 and ST2 and turning off the third switch TFT ST3, the gate-source voltage of the driving TFT DT is set to “VDIS-VREF” corresponding to the pixel current. Also, unnecessary light emission of the OLED is prevented during the display programming period TP1 by turning off the third switch TFT ST3.

도 15의 PMOS 픽셀(PXL)은 도 17의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 센싱 구동된다. 센싱 구동은 센싱 프로그래밍 기간(TP2)과, 센싱 기간(TS)으로 이루어질 수 있다. The PMOS pixel PXL of FIG. 15 is sensed and driven according to the first gate signal SCAN and the second gate signal EM of FIG. 17 . The sensing drive may include a sensing programming period TP2 and a sensing period TS.

센싱 프로그래밍 기간(TP2)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 및 제2 스위치 TFT들(ST1,ST2)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “VSEN-VREF”로 설정된다. 그리고, 제3 스위치 TFT(ST3)의 턴 오프에 의해, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광이 방지된다.During the sensing programming period TP2, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned off according to the second gate signal EM of the gate-off voltage VOFF. And, the first connection switch SW1 of the data driver 25 is turned on. When the first and second switch TFTs ST1 and ST2 are turned on, the gate-source voltage of the driving TFT DT is set to “VSEN-VREF” corresponding to the pixel current. In addition, unnecessary light emission of the OLED is prevented during the sensing programming period TP2 by turning off the third switch TFT ST3.

센싱 기간(TS)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 턴 온 상태를 유지하고, 제3 스위치 TFT(ST3)는 게이트 온 전압(VON)의 제2 게이트신호(EM)에 따라 턴 온 되며, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 이때, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 오프 되고, 제2 연결 스위치(SW2)가 턴 온 된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)와 데이터라인(140)을 통해 센싱부(22)에 인가된다. 센싱부(22)는 제2 노드(N2)와 데이터라인(140)을 통해 유입되는 픽셀 전류를 센싱한다.During the sensing period TS, the first and second switch TFTs ST1 and ST2 are turned on according to the first gate signal SCAN of the gate-on voltage VON, the third switch TFT ST3 is turned on according to the second gate signal EM of the gate-on voltage VON, and the voltage between the gate and source of the driving TFT DT is maintained by the storage capacitor Cst. At this time, the first connection switch SW1 of the data driver 25 is turned off and the second connection switch SW2 is turned on. Accordingly, pixel current flows through the driving TFT (DT), and the pixel current is applied to the sensing unit 22 through the second node N2 and the data line 140 . The sensing unit 22 senses a pixel current flowing through the second node N2 and the data line 140 .

전술한 도 15의 PMOS 픽셀(PXL)에서, 고전위 픽셀 전압(EVDD)과 저전위 픽셀 전압(EVSS), 및/또는 기준 전압(VREF)은 구동 TFT(DT)의 초기 문턱전압 대표값에 따라 표시패널 단위로 조정될 수 있다. 디스플레이 구동시, 구동 TFT(DT)의 게이트-소스 간 전압은 “VDIS-VREF”로 결정되는 데, 픽셀 전원 전압(EVDD,EVSS) 및/또는 기준 전압(VREF)을 표시패널의 초기 문턱전압 산포에 상관없이 일정하게 설정하면, 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 효과적으로 보상하기 어렵다. 이러한 휘도 편차를 보상하기 위해서는 데이터 구동부의 출력 전압 구간 내에 할당된 보상 전압 구간을 차등적으로 설정해야 하는 데, 이 경우 초기 문턱전압이 큰 표시패널에서는 보상 전압 범위가 넓어져 데이터 구동부의 출력 전압 구간에 대한 활용성이 저하될 수 있다. 다시 말해, 보상 전압 범위가 넓을수록 데이터 구동부의 출력 전압 구간 내에서 디스플레이용 데이터전압(VDIS)으로 활용할 수 있는 전압 범위가 좁아져 계조 표현에 한계가 있다.In the aforementioned PMOS pixel PXL of FIG. 15 , the high potential pixel voltage EVDD, the low potential pixel voltage EVSS, and/or the reference voltage VREF may be adjusted on a display panel basis according to the representative value of the initial threshold voltage of the driving TFT DT. When driving the display, the voltage between the gate and source of the driving TFT (DT) is determined by “VDIS-VREF.” If the pixel power supply voltage (EVDD, EVSS) and/or the reference voltage (VREF) are set constant regardless of the initial threshold voltage distribution of the display panel, it is difficult to effectively compensate for the luminance deviation between the display panels caused by the process variation. In order to compensate for this luminance deviation, it is necessary to differentially set the compensation voltage range allocated within the output voltage range of the data driver. In this case, in a display panel with a large initial threshold voltage, the compensation voltage range widens, and the utilization of the output voltage range of the data driver may decrease. In other words, the wider the compensation voltage range, the narrower the voltage range that can be utilized as the display data voltage VDIS within the output voltage range of the data driver, so there is a limit to grayscale expression.

따라서, 본 발명은 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 보상하기 위해, 데이터 구동부의 출력 전압 구간 내에 할당된 보상 전압 구간을 차등적으로 설정하지 않고, 픽셀 전원 전압(EVDD,EVSS) 및/또는 기준 전압(VREF)을 초기 문턱전압 대표값에 따라 표시패널 단위로 조정하는 방법을 채택한다. 여기서, 초기 문턱전압 대표값은 각 표시패널에서 문턱전압의 초기 산포를 나타내는 대표값이다. 이 대표값은 픽셀들의 초기 문턱전압들에 대한 평균값, 최빈값, 또는 최대값 등으로 선택될 수 있으나, 이에 한정되지 않는다.Therefore, the present invention adopts a method of adjusting the pixel power supply voltages (EVDD, EVSS) and/or the reference voltage (VREF) on a display panel basis according to the initial representative threshold voltage, without differentially setting the compensation voltage ranges allocated within the output voltage ranges of the data driver, in order to compensate for the luminance variation between display panels caused by the process variation. Here, the initial threshold voltage representative value is a representative value representing an initial distribution of threshold voltages in each display panel. This representative value may be selected as an average value, a mode value, or a maximum value of the initial threshold voltages of the pixels, but is not limited thereto.

본 발명에 따르면, 구동 TFT(DT)의 초기 문턱전압 대표값이 클수록 픽셀 전원 전압(EVDD,EVSS)을 디폴트 값보다 낮게 조정하고, 이와 반대로 구동 TFT(DT)의 초기 문턱전압 대표값이 작을수록 픽셀 전원 전압(EVDD,EVSS) 을 디폴트 값보다 높게 조정한다. 또한, 구동 TFT(DT)의 초기 문턱전압 대표값이 클수록 기준 전압(VREF)을 디폴트 값보다 높게 조정하고, 이와 반대로 구동 TFT(DT)의 초기 문턱전압 대표값이 작을수록 기준 전압(VREF)을 디폴트 값보다 낮게 조정한다. According to the present invention, as the representative value of the initial threshold voltage of the driving TFT DT increases, the pixel power supply voltages EVDD and EVSS are adjusted lower than the default value, and conversely, as the representative value of the initial threshold voltage of the driving TFT DT decreases, the pixel power voltage EVDD and EVSS is adjusted higher than the default value. In addition, as the representative value of the initial threshold voltage of the driving TFT DT increases, the reference voltage VREF is adjusted higher than the default value, and conversely, as the representative value of the initial threshold voltage of the driving TFT DT decreases, the reference voltage VREF is adjusted lower than the default value.

이와 같이, 본 발명은 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 픽셀 전원 전압 및/또는 기준 전압의 조정을 통해 보상하여 데이터 구동부의 출력 전압 구간에 대한 활용성을 높일 수 있다.As described above, the present invention can increase the usability of the output voltage section of the data driver by compensating for the luminance deviation between display panels caused by the process deviation through adjustment of the pixel power supply voltage and/or the reference voltage.

도 18은 도 2 및 도 3의 픽셀 어레이들에 연결된 데이터 구동부의 제3 구성을 보여주는 도면이다. 도 18의 데이터 구동부(25)는 NMOS 기반으로 이루어진 픽셀들(PXL)의 구동 특성을 기준전압 라인들(150)을 통해 센싱하기 위한 것이다.FIG. 18 is a diagram showing a third configuration of a data driver connected to the pixel arrays of FIGS. 2 and 3 . The data driver 25 of FIG. 18 senses the driving characteristics of the NMOS-based pixels PXL through the reference voltage lines 150 .

도 18을 참조하면, 데이터 구동부(25)는 기준전압 라인(150)을 통해 NMOS 기반으로 이루어진 일 픽셀(PXL)의 제2 노드에 접속되고, 데이터라인(140)을 통해 NMOS 기반으로 이루어진 일 픽셀(PXL)의 제1 노드에 접속될 수 있다. 일 픽셀(PXL)의 제2 노드에는 픽셀 전류(IPIX)가 흐르기 때문에, 제2 스위치 소자를 통해 제2 노드에 접속된 기준전압 라인(150)이 센싱 라인으로 활용될 수 있다.Referring to FIG. 18 , the data driver 25 may be connected to a second node of one NMOS-based pixel PXL through a reference voltage line 150 and connected to a first node of one NMOS-based pixel PXL through a data line 140. Since the pixel current IPIX flows through the second node of one pixel PXL, the reference voltage line 150 connected to the second node through the second switch element may be used as a sensing line.

도 19는 도 2 및 도 18에 도시된 NMOS 픽셀의 일 등가 회로도다. 도 20은 도 19의 픽셀에 대한 디스플레이 구동 타이밍도이다. 그리고, 도 21은 도 19의 픽셀에 대한 센싱 구동 타이밍도이다.FIG. 19 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 2 and 18 . FIG. 20 is a display driving timing diagram for the pixels of FIG. 19 . Also, FIG. 21 is a sensing driving timing diagram for the pixel of FIG. 19 .

도 19를 참조하면, 기준전압 라인(150)을 센싱 라인으로 활용하는 일 NMOS 픽셀(PXL)은 OLED, 구동 TFT(DT), 스위치 TFT들(ST1,ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1,ST2)은 NMOS로 구현된다.Referring to FIG. 19 , one NMOS pixel PXL using the reference voltage line 150 as a sensing line includes an OLED, a driving TFT DT, switch TFTs ST1 and ST2, and a storage capacitor Cst. The driving TFT (DT) and the switch TFTs (ST1, ST2) are implemented with NMOS.

제2 스위치 TFT(ST2)는 기준전압 라인(150)과 제2 노드(N2) 사이에 접속되어 제1 게이트라인(160)으로부터의 제1 게이트신호(SCAN)에 따라 턴 온 된다. 제2 스위치 TFT(ST2)는 디스플레이 프로그래밍시 및 센싱 프로그래밍시에 턴 온 되어, 기준 전압(VREF)을 제2 노드(N2)에 인가한다. 또한, 제2 스위치 TFT(ST2)는 센싱시에도 턴 온 되어 구동 TFT(DT)에서 생성된 픽셀 전류를 기준전압 라인(150)에 인가한다. 제2 스위치 TFT(ST2)의 게이트전극은 제1 게이트라인(160)에 접속되고, 제1 전극은 기준전압 라인(150)에 접속되며, 제2 전극은 제2 노드(N2)에 접속된다. The second switch TFT (ST2) is connected between the reference voltage line 150 and the second node N2 and is turned on according to the first gate signal SCAN from the first gate line 160. The second switch TFT ST2 is turned on during display programming and sensing programming, and applies the reference voltage VREF to the second node N2. Also, the second switch TFT (ST2) is turned on during sensing and applies the pixel current generated by the driving TFT (DT) to the reference voltage line 150. The gate electrode of the second switch TFT (ST2) is connected to the first gate line 160, the first electrode is connected to the reference voltage line 150, and the second electrode is connected to the second node N2.

스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 발광 또는 센싱 기간 동안 유지한다.The storage capacitor Cst is connected between the first node N1 and the second node N2 to maintain the gate-source voltage of the driving TFT DT during a light emitting or sensing period.

도 19의 NMOS 픽셀(PXL)은 도 20의 제1 게이트신호(SCAN)에 따라 디스플레이 구동된다. 디스플레이 구동은 디스플레이 프로그래밍 기간(TP1)과, 발광 기간(TE)으로 이루어질 수 있다. The NMOS pixel PXL of FIG. 19 is display driven according to the first gate signal SCAN of FIG. 20 . Display driving may include a display programming period TP1 and a light emitting period TE.

디스플레이 프로그래밍 기간(TP1)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 스위치 TFT(ST1)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “VDIS-VREF”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)으로 초기화되어, 디스플레이 프로그래밍 기간(TP1) 동안 OLED의 불필요한 발광을 방지한다.During the display programming period TP1, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first switch TFT (ST1), the gate-source voltage of the driving TFT (DT) is set to “VDIS-VREF” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the display programming period TP1.

도 19의 NMOS 픽셀(PXL)은 도 21의 제1 게이트신호(SCAN)에 따라 센싱 구동된다. 센싱 구동은 센싱 프로그래밍 기간(TP2)과, 센싱 기간(TS)으로 이루어질 수 있다. The NMOS pixel PXL of FIG. 19 is sensed and driven according to the first gate signal SCAN of FIG. 21 . The sensing drive may include a sensing programming period TP2 and a sensing period TS.

센싱 프로그래밍 기간(TP2)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 스위치 TFT(ST1)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “VSEN-VREF”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)으로 초기화되어, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광을 방지한다.During the sensing programming period TP2, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first switch TFT (ST1), the gate-source voltage of the driving TFT (DT) is set to “VSEN-VREF” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the sensing programming period TP2.

도 22는 도 3 및 도 18에 도시된 NMOS 픽셀의 일 등가 회로도다. 도 24는 도 22의 픽셀들에 대한 디스플레이 구동 타이밍도이다. 그리고, 도 25는 도 22의 픽셀에 대한 센싱 구동 타이밍도이다.FIG. 22 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 18 . FIG. 24 is a display driving timing diagram for the pixels of FIG. 22 . 25 is a sensing driving timing diagram for the pixel of FIG. 22 .

도 22를 참조하면, 기준전압 라인(150)을 센싱 라인으로 활용하는 다른 NMOS 픽셀(PXL)은 OLED, 구동 TFT(DT), 스위치 TFT들(ST1~ST3), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1~ST3)은 NMOS로 구현된다.Referring to FIG. 22 , another NMOS pixel PXL using the reference voltage line 150 as a sensing line includes an OLED, a driving TFT DT, switch TFTs ST1 to ST3, and a storage capacitor Cst. The driving TFT (DT) and the switch TFTs (ST1 to ST3) are implemented with NMOS.

도 22의 NMOS 픽셀(PXL)은 도 19의 NMOS 픽셀(PXL)에 비해 제3 스위치 TFT(ST3)를 더 구비하는 점에서 차이가 있다. 제3 스위치 TFT(ST3)를 제외한 나머지 구성은 도 19에서 설명한 것과 동일하다.The NMOS pixel PXL of FIG. 22 is different from the NMOS pixel PXL of FIG. 19 in that it further includes a third switch TFT ST3. Except for the third switch TFT (ST3), the rest of the configuration is the same as that described in FIG. 19 .

제3 스위치 TFT(ST3)는 고전위 픽셀 전압(EVDD)의 입력단과 제3 노드(N3) 사이에 연결되어 제2 게이트라인(170)으로부터의 제2 게이트신호(EM)에 따라 턴 온 된다. 제3 스위치 TFT(ST3)는 NMOS 픽셀(PXL)의 PWM 구동을 위한 것이다. 제3 스위치 TFT(ST3)의 게이트전극은 제2 게이트라인(170)에 접속되고, 제1 전극은 고전위 픽셀 전압(EVDD)의 입력단에 접속되며, 제2 전극은 제3 노드(N3)에 접속된다. The third switch TFT ST3 is connected between the input terminal of the high potential pixel voltage EVDD and the third node N3 and is turned on according to the second gate signal EM from the second gate line 170 . The third switch TFT (ST3) is for PWM driving of the NMOS pixel (PXL). The gate electrode of the third switch TFT ST3 is connected to the second gate line 170, the first electrode is connected to the input terminal of the high potential pixel voltage EVDD, and the second electrode is connected to the third node N3.

도 22의 NMOS 픽셀(PXL)은 도 24의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 디스플레이 구동된다. 디스플레이 구동은 디스플레이 프로그래밍 기간(TP1)과, 발광 기간(TE)으로 이루어질 수 있다. The NMOS pixel PXL of FIG. 22 is driven by the first gate signal SCAN and the second gate signal EM of FIG. 24 . Display driving may include a display programming period TP1 and a light emitting period TE.

디스플레이 프로그래밍 기간(TP1)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 및 제2 스위치 TFT들(ST1,ST2)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “VDIS-VREF”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 디스플레이 프로그래밍 기간(TP1) 동안 OLED의 불필요한 발광을 방지한다.In the display programming period TP1, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned off according to the second gate signal EM of the gate-off voltage VOFF. And, the first connection switch SW1 of the data driver 25 is turned on. When the first and second switch TFTs ST1 and ST2 are turned on, the gate-source voltage of the driving TFT DT is set to “VDIS-VREF” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the display programming period TP1.

도 22의 NMOS 픽셀(PXL)은 도 25의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 센싱 구동된다. 센싱 구동은 센싱 프로그래밍 기간(TP2)과, 센싱 기간(TS)으로 이루어질 수 있다. The NMOS pixel PXL of FIG. 22 is sensed and driven according to the first gate signal SCAN and the second gate signal EM of FIG. 25 . The sensing drive may include a sensing programming period TP2 and a sensing period TS.

센싱 프로그래밍 기간(TP2)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 및 제2 스위치 TFT들(ST1,ST2)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “VSEN-VREF”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)로 초기화되어, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광을 방지한다.During the sensing programming period TP2, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned off according to the second gate signal EM of the gate-off voltage VOFF. And, the first connection switch SW1 of the data driver 25 is turned on. When the first and second switch TFTs ST1 and ST2 are turned on, the gate-source voltage of the driving TFT DT is set to “VSEN-VREF” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the sensing programming period TP2.

센싱 기간(TS)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 턴 온 상태를 유지하고, 제3 스위치 TFT(ST3)는 게이트 온 전압(VON)의 제2 게이트신호(EM)에 따라 턴 온 되며, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 이때, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 오프 되고, 제2 연결 스위치(SW2)가 턴 온 된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)와 기준전압 라인(150)을 통해 센싱부(22)에 인가된다. 센싱부(22)는 제2 노드(N2)와 기준전압 라인(150)을 통해 유입되는 픽셀 전류를 센싱한다.During the sensing period TS, the first and second switch TFTs ST1 and ST2 are turned on according to the first gate signal SCAN of the gate-on voltage VON, the third switch TFT ST3 is turned on according to the second gate signal EM of the gate-on voltage VON, and the voltage between the gate and source of the driving TFT DT is maintained by the storage capacitor Cst. At this time, the first connection switch SW1 of the data driver 25 is turned off and the second connection switch SW2 is turned on. Accordingly, pixel current flows through the driving TFT DT, and the pixel current is applied to the sensing unit 22 through the second node N2 and the reference voltage line 150. The sensing unit 22 senses a pixel current flowing through the second node N2 and the reference voltage line 150 .

도 23은 도 3 및 도 18에 도시된 NMOS 픽셀의 다른 등가 회로도다. 도 24는 도 23의 픽셀들에 대한 디스플레이 구동 타이밍도이다. 그리고, 도 26은 도 23의 픽셀에 대한 센싱 구동 타이밍도이다.23 is another equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 18; FIG. 24 is a display driving timing diagram for the pixels of FIG. 23 . 26 is a sensing driving timing diagram for the pixel of FIG. 23 .

도 23의 NMOS 픽셀(PXL)은 도 19의 NMOS 픽셀(PXL)에 비해 제3 스위치 TFT(ST3)를 더 구비하는 점에서 차이가 있다. 제3 스위치 TFT(ST3)를 제외한 나머지 구성은 도 19에서 설명한 것과 동일하다.The NMOS pixel PXL of FIG. 23 is different from the NMOS pixel PXL of FIG. 19 in that it further includes a third switch TFT ST3. Except for the third switch TFT (ST3), the rest of the configuration is the same as that described in FIG. 19 .

제3 스위치 TFT(ST3)는 제2 노드(N2)와 OLED 사이에 연결되어 제2 게이트라인(170)으로부터의 제2 게이트신호(EM)에 따라 턴 온 된다. 제3 스위치 TFT(ST3)는 NMOS 픽셀(PXL)의 PWM 구동을 위한 것이다. 제3 스위치 TFT(ST3)의 게이트전극은 제2 게이트라인(170)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 OLED의 애노드전극에 접속된다. The third switch TFT (ST3) is connected between the second node (N2) and the OLED and is turned on according to the second gate signal (EM) from the second gate line (170). The third switch TFT (ST3) is for PWM driving of the NMOS pixel (PXL). The gate electrode of the third switch TFT (ST3) is connected to the second gate line 170, the first electrode is connected to the second node N2, and the second electrode is connected to the anode electrode of the OLED.

도 23의 NMOS 픽셀(PXL)은 도 24의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 디스플레이 구동된다. 디스플레이 구동은 디스플레이 프로그래밍 기간(TP1)과, 발광 기간(TE)으로 이루어질 수 있다. The NMOS pixel PXL of FIG. 23 is display driven according to the first gate signal SCAN and the second gate signal EM of FIG. 24 . Display driving may include a display programming period TP1 and a light emitting period TE.

도 23의 NMOS 픽셀(PXL)은 도 26의 제1 게이트신호(SCAN)와 제2 게이트신호(EM)에 따라 센싱 구동된다. 센싱 구동은 센싱 프로그래밍 기간(TP2)과, 센싱 기간(TS)으로 이루어질 수 있다. The NMOS pixel PXL of FIG. 23 is sensed and driven according to the first gate signal SCAN and the second gate signal EM of FIG. 26 . The sensing drive may include a sensing programming period TP2 and a sensing period TS.

센싱 프로그래밍 기간(TP2)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 동시에 턴 온 되고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 된다. 그리고, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 온 된다. 제1 스위치 TFT(ST1)의 턴 온에 의해, 구동 TFT(DT)의 게이트-소스 간 전압이 픽셀 전류에 대응되는 “VSEN-VREF”로 설정된다. 제2 스위치 TFT(ST2)와 제1 연결 스위치(SW1)의 턴 온에 의해, 제2 노드(N2)가 기준 전압(VREF)으로 초기화되어, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광을 방지한다. 그리고, 제3 스위치 TFT(ST3)의 턴 오프에 의해, 센싱 프로그래밍 기간(TP2) 동안 OLED의 불필요한 발광이 더욱 방지될 수 있다.During the sensing programming period TP2, the first and second switch TFTs ST1 and ST2 are simultaneously turned on according to the first gate signal SCAN of the gate-on voltage VON, and the third switch TFT ST3 is turned off according to the second gate signal EM of the gate-off voltage VOFF. And, the first connection switch SW1 of the data driver 25 is turned on. By turning on the first switch TFT (ST1), the gate-source voltage of the driving TFT (DT) is set to “VSEN-VREF” corresponding to the pixel current. By turning on the second switch TFT ST2 and the first connection switch SW1, the second node N2 is initialized to the reference voltage VREF, thereby preventing unnecessary light emission of the OLED during the sensing programming period TP2. Further, unnecessary light emission of the OLED during the sensing programming period TP2 may be further prevented by turning off the third switch TFT ST3.

센싱 기간(TS)에서, 제1 및 제2 스위치 TFT들(ST1,ST2)은 게이트 온 전압(VON)의 제1 게이트신호(SCAN)에 따라 턴 온 상태를 유지하고, 제3 스위치 TFT(ST3)는 게이트 오프 전압(VOFF)의 제2 게이트신호(EM)에 따라 턴 오프 상태를 유지하며, 구동 TFT(DT)의 게이트-소스 간 전압은 스토리지 커패시터(Cst)에 의해 유지된다. 이때, 데이터 구동부(25)의 제1 연결 스위치(SW1)가 턴 오프 되고, 제2 연결 스위치(SW2)가 턴 온 된다. 따라서, 구동 TFT(DT)에는 픽셀 전류가 흐르고, 이 픽셀 전류는 제2 노드(N2)와 기준전압 라인(150)을 통해 센싱부(22)에 인가된다. 센싱부(22)는 제2 노드(N2)와 기준전압 라인(150)을 통해 유입되는 픽셀 전류를 센싱한다.During the sensing period TS, the first and second switch TFTs ST1 and ST2 maintain a turned-on state according to the first gate signal SCAN of the gate-on voltage VON, the third switch TFT ST3 maintains a turn-off state according to the second gate signal EM of the gate-off voltage VOFF, and the gate-source voltage of the driving TFT DT is maintained by the storage capacitor Cst. At this time, the first connection switch SW1 of the data driver 25 is turned off and the second connection switch SW2 is turned on. Accordingly, pixel current flows through the driving TFT DT, and the pixel current is applied to the sensing unit 22 through the second node N2 and the reference voltage line 150. The sensing unit 22 senses a pixel current flowing through the second node N2 and the reference voltage line 150 .

도 27은 도 2 및 도 3의 픽셀 어레이들에 연결된 데이터 구동부의 제4 구성을 보여주는 도면이다. 도 27의 데이터 구동부(25)는 NMOS 기반으로 이루어진 픽셀들(PXL)의 구동 특성을 데이터라인들(140)을 통해 센싱하기 위한 것이다.FIG. 27 is a diagram showing a fourth configuration of a data driver connected to the pixel arrays of FIGS. 2 and 3 . The data driver 25 of FIG. 27 senses the driving characteristics of the NMOS-based pixels PXL through the data lines 140 .

도 27을 참조하면, 데이터 구동부(25)는 데이터라인(140)을 통해 NMOS 기반으로 이루어진 일 픽셀(PXL)의 제2 노드에 접속되고, 기준 전압라인(150)을 통해 NMOS 기반으로 이루어진 일 픽셀(PXL)의 제1 노드에 접속될 수 있다. 일 픽셀(PXL)의 제2 노드에는 픽셀 전류(IPIX)가 흐르기 때문에, 제2 스위치 소자를 통해 제2 노드에 접속된 데이터라인(140)이 센싱 라인으로 활용될 수 있다.Referring to FIG. 27 , the data driver 25 may be connected to a second node of one NMOS-based pixel PXL through a data line 140 and connected to a first node of one NMOS-based pixel PXL through a reference voltage line 150. Since the pixel current IPIX flows through the second node of one pixel PXL, the data line 140 connected to the second node through the second switch element may be used as a sensing line.

도 28은 도 2 및 도 27에 도시된 NMOS 픽셀의 일 등가 회로도다.FIG. 28 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 2 and 27 .

도 28을 참조하면, 데이터라인(140)을 센싱 라인으로 활용하는 일 NMOS 픽셀(PXL)은 OLED, 구동 TFT(DT), 스위치 TFT들(ST1,ST2), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1,ST2)은 NMOS로 구현된다.Referring to FIG. 28 , one NMOS pixel PXL using the data line 140 as a sensing line includes an OLED, a driving TFT DT, switch TFTs ST1 and ST2, and a storage capacitor Cst. The driving TFT (DT) and the switch TFTs (ST1, ST2) are implemented with NMOS.

스위치 TFT들(ST1,ST2)은 구동 TFT(DT)의 게이트-소스 간 전압을 설정하고, 구동 TFT(DT)와 데이터라인(140)을 연결하는 스위치 소자들이다. The switch TFTs ST1 and ST2 are switch elements that set the voltage between the gate and source of the driving TFT DT and connect the driving TFT DT with the data line 140 .

도 29는 도 3 및 도 27에 도시된 NMOS 픽셀의 일 등가 회로도다.FIG. 29 is an equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 27 .

도 29를 참조하면, 기준전압 라인(150)을 센싱 라인으로 활용하는 다른 NMOS 픽셀(PXL)은 OLED, 구동 TFT(DT), 스위치 TFT들(ST1~ST3), 및 스토리지 커패시터(Cst)를 포함한다. 구동 TFT(DT)와 스위치 TFT들(ST1~ST3)은 NMOS로 구현된다.Referring to FIG. 29 , another NMOS pixel PXL using the reference voltage line 150 as a sensing line includes an OLED, a driving TFT DT, switch TFTs ST1 to ST3, and a storage capacitor Cst. The driving TFT (DT) and the switch TFTs (ST1 to ST3) are implemented with NMOS.

도 29의 NMOS 픽셀(PXL)은 도 28의 NMOS 픽셀(PXL)에 비해 제3 스위치 TFT(ST3)를 더 구비하는 점에서 차이가 있다. 제3 스위치 TFT(ST3)를 제외한 나머지 구성은 도 28에서 설명한 것과 동일하다.The NMOS pixel PXL of FIG. 29 is different from the NMOS pixel PXL of FIG. 28 in that it further includes a third switch TFT ST3. Except for the third switch TFT (ST3), the rest of the configuration is the same as that described in FIG. 28 .

도 30은 도 3 및 도 27에 도시된 NMOS 픽셀의 다른 등가 회로도다.30 is another equivalent circuit diagram of the NMOS pixel shown in FIGS. 3 and 27;

도 30의 NMOS 픽셀(PXL)은 도 28의 NMOS 픽셀(PXL)에 비해 제3 스위치 TFT(ST3)를 더 구비하는 점에서 차이가 있다. 제3 스위치 TFT(ST3)를 제외한 나머지 구성은 도 28에서 설명한 것과 동일하다.The NMOS pixel PXL of FIG. 30 is different from the NMOS pixel PXL of FIG. 28 in that it further includes a third switch TFT ST3. Except for the third switch TFT (ST3), the rest of the configuration is the same as that described in FIG. 28 .

전술한 도 19, 도 22, 도 23, 도 28, 도 29 및 도 30의 NMOS 픽셀(PXL)에서, 기준 전압(VREF)은 구동 TFT(DT)의 초기 문턱전압 대표값에 따라 표시패널 단위로 조정될 수 있다. 도 19, 도 22, 도 23의 NMOS 픽셀(PXL)에서는, 디스플레이 구동시 구동 TFT(DT)의 게이트-소스 간 전압은 “VDIS-VREF”로 결정되고, 도 28, 도 29, 도 30의 NMOS 픽셀(PXL)에서는, 디스플레이 구동시 구동 TFT(DT)의 게이트-소스 간 전압이 “VREF-VDIS”로 결정된다. 그런데, 기준 전압(VREF)을 표시패널의 초기 문턱전압 산포에 상관없이 일정하게 설정하면, 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 효과적으로 보상하기 어렵다. 이러한 휘도 편차를 보상하기 위해서는 데이터 구동부의 출력 전압 구간 내에 할당된 보상 전압 구간을 차등적으로 설정해야 하는 데, 이 경우 초기 문턱전압이 큰 표시패널에서는 보상 전압 범위가 넓어져 데이터 구동부의 출력 전압 구간에 대한 활용성이 저하될 수 있다. 다시 말해, 보상 전압 범위가 넓을수록 데이터 구동부의 출력 전압 구간 내에서 디스플레이용 데이터전압(VDIS)으로 활용할 수 있는 전압 범위가 좁아져 계조 표현에 한계가 있다.In the aforementioned NMOS pixels PXL of FIGS. 19, 22, 23, 28, 29, and 30 , the reference voltage VREF may be adjusted on a display panel basis according to a representative value of the initial threshold voltage of the driving TFT DT. In the NMOS pixels PXL of FIGS. 19, 22, and 23 , the voltage between the gate and source of the driving TFT DT is determined as “VDIS-VREF” when driving the display, and in the NMOS pixels PXL of FIGS. However, if the reference voltage VREF is constantly set regardless of the initial threshold voltage distribution of the display panels, it is difficult to effectively compensate for luminance variations between display panels caused by process variations. In order to compensate for this luminance deviation, it is necessary to differentially set the compensation voltage range allocated within the output voltage range of the data driver. In this case, in a display panel with a large initial threshold voltage, the compensation voltage range widens, and the utilization of the output voltage range of the data driver may decrease. In other words, the wider the compensation voltage range, the narrower the voltage range that can be utilized as the display data voltage VDIS within the output voltage range of the data driver, so there is a limit to grayscale expression.

따라서, 본 발명은 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 보상하기 위해, 데이터 구동부의 출력 전압 구간 내에 할당된 보상 전압 구간을 차등적으로 설정하지 않고, 기준 전압(VREF)을 초기 문턱전압 대표값에 따라 표시패널 단위로 조정하는 방법을 채택한다. 여기서, 초기 문턱전압 대표값은 각 표시패널에서 문턱전압의 초기 산포를 나타내는 대표값이다. 이 대표값은 픽셀들의 초기 문턱전압들에 대한 평균값, 최빈값, 또는 최대값 등으로 선택될 수 있으나, 이에 한정되지 않는다.Therefore, the present invention adopts a method of adjusting the reference voltage VREF on a display panel basis according to the initial representative threshold voltage without differentially setting the compensation voltage range allocated within the output voltage range of the data driver in order to compensate for the luminance variation between display panels caused by the process variation. Here, the initial threshold voltage representative value is a representative value representing an initial distribution of threshold voltages in each display panel. This representative value may be selected as an average value, a mode value, or a maximum value of the initial threshold voltages of the pixels, but is not limited thereto.

구동 TFT(DT)의 게이트-소스 간 전압이 “VDIS-VREF”로 결정되는 도 19, 도 22, 도 23의 NMOS 픽셀(PXL)의 경우, 구동 TFT(DT)의 초기 문턱전압 대표값이 클수록 기준 전압(VREF)을 디폴트 값보다 낮게 조정되고, 이와 반대로 구동 TFT(DT)의 초기 문턱전압 대표값이 작을수록 기준 전압(VREF)을 디폴트 값보다 높게 조정될 수 있다.In the case of the NMOS pixel PXL of FIGS. 19, 22, and 23 in which the gate-source voltage of the driving TFT DT is determined as “VDIS-VREF,” the reference voltage VREF can be adjusted lower than the default value as the representative value of the initial threshold voltage of the driving TFT DT increases.

이에 반해, 구동 TFT(DT)의 게이트-소스 간 전압 “VREF-VDIS”로 결정되는 도 28, 도 29, 도 30의 NMOS 픽셀(PXL)의 경우, 구동 TFT(DT)의 초기 문턱전압 대표값이 클수록 기준 전압(VREF)을 디폴트 값보다 높게 조정되고, 이와 반대로 구동 TFT(DT)의 초기 문턱전압 대표값이 작을수록 기준 전압(VREF)을 디폴트 값보다 낮게 조정될 수 있다.On the other hand, in the case of the NMOS pixel PXL of FIGS. 28, 29, and 30 which is determined by the gate-source voltage “VREF-VDIS” of the driving TFT DT, the reference voltage VREF can be adjusted higher than the default value as the representative value of the initial threshold voltage of the driving TFT DT increases.

이와 같이, 본 발명은 픽셀 전원 전압 및/또는 기준 전압을 표시패널 단위로 조정하여 공정 편차에 의해 발생하는 표시패널들 간 휘도 편차를 보상함으로써 데이터 구동부의 출력 전압 구간에 대한 활용성을 높일 수 있다.As such, the present invention adjusts the pixel power supply voltage and/or the reference voltage on a display panel basis to compensate for a luminance deviation between display panels caused by a process deviation, thereby increasing the usability of the output voltage range of the data driver.

도 31은 도 4, 도 14, 도 18, 도 27에 도시된 센싱부의 구성을 보여주는 도면이다.31 is a diagram showing the configuration of the sensing unit shown in FIGS. 4, 14, 18, and 27;

도 31을 참조하면, 센싱부(22)는 전류 센싱형으로 구현될 수 있다. 전류 센싱형은 전압 센싱형에 비해 센싱 속도가 빠른 장점이 있다. 전류 센싱형 센싱부(22)는 전류 적분기(CI)와 샘플 앤 홀드 회로(SH)와 ADC를 포함하여, 센싱 대상 픽셀(PXL)의 구동 TFT에 흐르는 픽셀 전류(IPIX)를 센싱 라인(기준전압 라인 또는 데이터라인)을 통해 직접 센싱한다. Referring to FIG. 31 , the sensing unit 22 may be implemented as a current sensing type. The current sensing type has an advantage of faster sensing speed than the voltage sensing type. The current sensing type sensing unit 22 includes a current integrator (CI), a sample-and-hold circuit (SH), and an ADC, and directly senses the pixel current (IPIX) flowing in the driving TFT of the sensing target pixel (PXL) through a sensing line (reference voltage line or data line).

전류 적분기(CI)는 소정 기간 내에서 센싱 라인을 통해 유입되는 픽셀 전류(IPIX)를 적분하여 센싱 결과값들을 출력한다. 센싱 결과값들은 전압값이다. 전류 적분기(CI)는 앰프(AMP)와 적분 커패시터(Cfb)와 리셋 스위치(RST)를 포함한다. 앰프(AMP)는 센싱 라인으로부터 구동 TFT의 픽셀 전류(IPIX)를 입력받는 반전 입력단자(-), 초기화 전압(Vpre)을 입력받는 비 반전 입력단자(+), 및 센싱 결과값이 출력되는 출력 단자를 포함한다. 적분 커패시터(Cfb)는 앰프(AMP)의 반전 입력단자(-)와 출력 단자 사이에 접속된다. 앰프(AMP)의 반전 입력단자(-)와 출력 단자 사이에는 적분 커패시터(Cfb)와 병렬로 리셋 스위치(RST)가 더 연결된다. The current integrator CI integrates the pixel current IPIX flowing through the sensing line within a predetermined period and outputs sensing result values. Sensing result values are voltage values. The current integrator (CI) includes an amplifier (AMP), an integrating capacitor (Cfb), and a reset switch (RST). The amplifier AMP includes an inverting input terminal (-) receiving the pixel current (IPIX) of the driving TFT from the sensing line, a non-inverting input terminal (+) receiving the initialization voltage (Vpre), and an output terminal outputting a sensing result value. The integrating capacitor Cfb is connected between the inverting input terminal (-) and the output terminal of the amplifier AMP. A reset switch RST is further connected in parallel with the integrating capacitor Cfb between the inverting input terminal (-) and the output terminal of the amplifier AMP.

샘플 앤 홀드 회로(SH)는 전류 적분기(CI)로부터의 센싱 결과값들을 샘플링 및 누적하여 픽셀 전류 누적값을 출력한다. ADC는 샘플 앤 홀드 회로(SH)에서 샘플링된 픽셀 전류 누적값을 아날로그-디지털 변환 동작을 통해 디지털 센싱 데이터(SDATA)로 변환한다. The sample and hold circuit (SH) samples and accumulates the sensing result values from the current integrator (CI) and outputs an accumulated pixel current value. The ADC converts the pixel current accumulation value sampled by the sample and hold circuit (SH) into digital sensing data (SDATA) through an analog-to-digital conversion operation.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above description, those skilled in the art will understand that various changes and modifications are possible without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the claims.

10: 표시패널 15: 게이트 구동부
20: 드라이버 IC 21: 타이밍 제어부
22: 센싱부 23: 구동전압 생성부
DAC1: 제1 구동전압 생성부 DAC2: 제2 구동전압 생성부
25: 데이터 구동부 30: 보상 IC
31: 보상부 32: 보상 메모리
40: 호스트 시스템 50: 저장 메모리10: display panel 15: gate driver
20: driver IC 21: timing controller
22: sensing unit 23: driving voltage generating unit
DAC1: first driving voltage generator DAC2: second driving voltage generator
25: data driver 30: compensation IC
31: compensation unit 32: compensation memory
40: host system 50: storage memory

Claims

다수의 픽셀들이 구비된 표시패널;
데이터라인을 통해 각 픽셀에 데이터전압을 기입하는 제1 구동전압 생성부;
기준전압 라인을 통해 상기 각 픽셀에 기준전압을 기입하는 제2 구동전압 생성부; 및
상기 데이터라인 및 상기 기준전압 라인 중 어느 하나를 통해 상기 각 픽셀의 구동 특성을 센싱하는 센싱부를 포함하고,
상기 각 픽셀은,
제1 노드에 접속된 게이트전극과 제3 노드를 통해 고전위 픽셀 전압의 입력단에 접속된 제1 전극과 제2 노드에 접속된 제2 전극을 갖는 구동 소자;
제1 게이트라인으로부터의 제1 게이트신호에 따라 턴 온 되어 상기 데이터라인 및 상기 기준전압 라인 중 어느 하나와 상기 제1 노드를 연결하는 제1 스위치 소자;
상기 제1 게이트라인으로부터의 상기 제1 게이트신호에 따라 턴 온 되어 상기 데이터라인 및 상기 기준전압 라인 중 나머지 하나와 상기 제2 노드를 연결하는 제2 스위치 소자; 및
상기 제2 노드와 저전위 픽셀 전압의 입력단 사이에 접속된 발광 소자를 포함하고,
상기 고전위 픽셀 전압과 상기 저전위 픽셀 전압을 포함한 픽셀 전원 전압과, 상기 기준전압 중 적어도 하나 이상은 상기 구동 소자의 초기 문턱전압 대표값에 따라 표시패널 단위로 조정되는 외부 보상용 유기발광 표시장치.a display panel provided with a plurality of pixels;
a first driving voltage generator to write a data voltage to each pixel through a data line;
a second driving voltage generator to write a reference voltage to each pixel through a reference voltage line; and
A sensing unit sensing a driving characteristic of each pixel through one of the data line and the reference voltage line;
Each pixel,
a driving element having a gate electrode connected to the first node and a first electrode connected to an input terminal of a high-potential pixel voltage through a third node, and a second electrode connected to a second node;
a first switch element turned on according to a first gate signal from a first gate line to connect one of the data line and the reference voltage line to the first node;
a second switch element that is turned on according to the first gate signal from the first gate line and connects the second node to the other one of the data line and the reference voltage line; and
A light emitting element connected between the second node and an input terminal of a low potential pixel voltage;
At least one of the pixel power supply voltage including the high potential pixel voltage and the low potential pixel voltage, and the reference voltage is adjusted on a display panel basis according to a representative value of an initial threshold voltage of the driving element.

제 1 항에 있어서,
상기 제2 구동전압 생성부와 상기 기준전압 라인 사이에 접속된 제1 연결 스위치와, 상기 센싱부와 상기 기준전압 라인 사이에 접속된 제2 연결 스위치를 더 포함하고,
상기 제1 연결 스위치와 상기 제2 연결 스위치는 선택적으로 턴 온 되고,
상기 각 픽셀의 구동 소자와 스위치 소자들은 PMOS 기반으로 이루어진 외부 보상용 유기발광 표시장치.According to claim 1,
Further comprising a first connection switch connected between the second driving voltage generator and the reference voltage line, and a second connection switch connected between the sensing unit and the reference voltage line,
The first connection switch and the second connection switch are selectively turned on,
The organic light emitting display device for external compensation in which the driving element and the switch element of each pixel are made based on PMOS.

제 2 항에 있어서,
상기 각 픽셀은,
상기 제1 노드와 상기 제3 노드 사이에 접속된 스토리지 커패시터를 더 포함하고,
상기 제1 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제1 스위치소자의 제1 전극은 상기 데이터라인에 접속되며, 상기 제1 스위치소자의 제2 전극은 상기 제1 노드에 접속되고,
상기 제2 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제2 스위치소자의 제1 전극은 상기 기준전압 라인에 접속되며, 상기 제2 스위치소자의 제2 전극은 상기 제2 노드에 접속된 외부 보상용 유기발광 표시장치.According to claim 2,
Each pixel,
a storage capacitor connected between the first node and the third node;
The gate electrode of the first switch element is connected to the first gate line, the first electrode of the first switch element is connected to the data line, and the second electrode of the first switch element is connected to the first node,
A gate electrode of the second switch element is connected to the first gate line, a first electrode of the second switch element is connected to the reference voltage line, and a second electrode of the second switch element is connected to the second node.

제 3 항에 있어서,
상기 각 픽셀은,
상기 고전위 픽셀 전압의 입력단과 상기 제3 노드 사이에 연결되어 제2 게이트라인으로부터의 제2 게이트신호에 따라 턴 온 되는 제3 스위치 소자를 더 포함하고,
상기 제3 스위치 소자의 게이트전극은 상기 제2 게이트라인에 접속되고, 상기 제3 스위치소자의 제1 전극은 상기 고전위 픽셀 전압의 입력단에 접속되며, 상기 제3 스위치소자의 제2 전극은 상기 제3 노드에 접속된 외부 보상용 유기발광 표시장치.According to claim 3,
Each pixel,
a third switch element connected between an input terminal of the high-potential pixel voltage and the third node and turned on according to a second gate signal from a second gate line;
A gate electrode of the third switch element is connected to the second gate line, a first electrode of the third switch element is connected to an input terminal of the high potential pixel voltage, and a second electrode of the third switch element is connected to the third node.

제 3 항에 있어서,
상기 각 픽셀은,
상기 제2 노드와 상기 발광소자 사이에 연결되어 제2 게이트라인으로부터의 제2 게이트신호에 따라 턴 온 되는 제3 스위치 소자를 더 포함하고,
상기 제3 스위치 소자의 게이트전극은 상기 제2 게이트라인에 접속되고, 상기 제3 스위치소자의 제1 전극은 상기 제2 노드에 접속되며, 상기 제3 스위치소자의 제2 전극은 상기 발광소자에 접속된 외부 보상용 유기발광 표시장치.According to claim 3,
Each pixel,
A third switch element connected between the second node and the light emitting element and turned on according to a second gate signal from a second gate line;
A gate electrode of the third switch element is connected to the second gate line, a first electrode of the third switch element is connected to the second node, and a second electrode of the third switch element is connected to the light emitting element.

제 1 항에 있어서,
상기 제1 구동전압 생성부와 상기 데이터라인 사이에 접속된 제1 연결 스위치와, 상기 센싱부와 상기 데이터라인 사이에 접속된 제2 연결 스위치를 더 포함하고,
상기 제1 연결 스위치와 상기 제2 연결 스위치는 선택적으로 턴 온 되고,
상기 각 픽셀의 구동 소자와 스위치 소자들은 PMOS 기반으로 이루어진 외부 보상용 유기발광 표시장치.According to claim 1,
Further comprising a first connection switch connected between the first driving voltage generator and the data line, and a second connection switch connected between the sensing unit and the data line,
The first connection switch and the second connection switch are selectively turned on,
The organic light emitting display device for external compensation in which the driving element and the switch element of each pixel are made based on PMOS.

제 6 항에 있어서,
상기 각 픽셀은,
상기 제1 노드와 상기 제3 노드 사이에 접속된 스토리지 커패시터; 및
상기 고전위 픽셀 전압의 입력단과 상기 제3 노드 사이에 연결되어 제2 게이트라인으로부터의 제2 게이트신호에 따라 턴 온 되는 제3 스위치 소자를 더 포함하고,
상기 제1 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제1 스위치소자의 제1 전극은 상기 기준전압 라인에 접속되며, 상기 제1 스위치소자의 제2 전극은 상기 제1 노드에 접속되고,
상기 제2 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제2 스위치소자의 제1 전극은 상기 데이터라인에 접속되며, 상기 제2 스위치소자의 제2 전극은 상기 제2 노드에 접속되고,
상기 제3 스위치 소자의 게이트전극은 상기 제2 게이트라인에 접속되고, 상기 제3 스위치소자의 제1 전극은 상기 고전위 픽셀 전압의 입력단에 접속되며, 상기 제3 스위치소자의 제2 전극은 상기 제3 노드에 접속된 외부 보상용 유기발광 표시장치.According to claim 6,
Each pixel,
a storage capacitor connected between the first node and the third node; and
a third switch element connected between an input terminal of the high-potential pixel voltage and the third node and turned on according to a second gate signal from a second gate line;
The gate electrode of the first switch element is connected to the first gate line, the first electrode of the first switch element is connected to the reference voltage line, and the second electrode of the first switch element is connected to the first node,
The gate electrode of the second switch element is connected to the first gate line, the first electrode of the second switch element is connected to the data line, and the second electrode of the second switch element is connected to the second node,
A gate electrode of the third switch element is connected to the second gate line, a first electrode of the third switch element is connected to an input terminal of the high potential pixel voltage, and a second electrode of the third switch element is connected to the third node.

제 1 항에 있어서,
상기 제2 구동전압 생성부와 상기 기준전압 라인 사이에 접속된 제1 연결 스위치와, 상기 센싱부와 상기 기준전압 라인 사이에 접속된 제2 연결 스위치를 더 포함하고,
상기 제1 연결 스위치와 상기 제2 연결 스위치는 선택적으로 턴 온 되고,
상기 각 픽셀의 구동 소자와 스위치 소자들은 NMOS 기반으로 이루어진 외부 보상용 유기발광 표시장치.According to claim 1,
Further comprising a first connection switch connected between the second driving voltage generator and the reference voltage line, and a second connection switch connected between the sensing unit and the reference voltage line,
The first connection switch and the second connection switch are selectively turned on,
An organic light emitting display device for external compensation in which the driving elements and switch elements of each pixel are made based on NMOS.

제 8 항에 있어서,
상기 각 픽셀은,
상기 제1 노드와 상기 제2 노드 사이에 접속된 스토리지 커패시터를 더 포함하고,
상기 제1 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제1 스위치소자의 제1 전극은 상기 데이터라인에 접속되며, 상기 제1 스위치소자의 제2 전극은 상기 제1 노드에 접속되고,
상기 제2 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제2 스위치소자의 제1 전극은 상기 기준전압 라인에 접속되며, 상기 제2 스위치소자의 제2 전극은 상기 제2 노드에 접속된 외부 보상용 유기발광 표시장치.According to claim 8,
Each pixel,
a storage capacitor connected between the first node and the second node;
The gate electrode of the first switch element is connected to the first gate line, the first electrode of the first switch element is connected to the data line, and the second electrode of the first switch element is connected to the first node,
A gate electrode of the second switch element is connected to the first gate line, a first electrode of the second switch element is connected to the reference voltage line, and a second electrode of the second switch element is connected to the second node.

제 9 항에 있어서,
상기 각 픽셀은,
상기 고전위 픽셀 전압의 입력단과 상기 제3 노드 사이에 연결되어 제2 게이트라인으로부터의 제2 게이트신호에 따라 턴 온 되는 제3 스위치 소자를 더 포함하고,
상기 제3 스위치 소자의 게이트전극은 상기 제2 게이트라인에 접속되고, 상기 제3 스위치소자의 제1 전극은 상기 고전위 픽셀 전압의 입력단에 접속되며, 상기 제3 스위치소자의 제2 전극은 상기 제3 노드에 접속된 외부 보상용 유기발광 표시장치.According to claim 9,
Each pixel,
a third switch element connected between an input terminal of the high-potential pixel voltage and the third node and turned on according to a second gate signal from a second gate line;
A gate electrode of the third switch element is connected to the second gate line, a first electrode of the third switch element is connected to an input terminal of the high potential pixel voltage, and a second electrode of the third switch element is connected to the third node.

제 9 항에 있어서,
상기 각 픽셀은,
상기 제2 노드와 상기 발광소자 사이에 연결되어 제2 게이트라인으로부터의 제2 게이트신호에 따라 턴 온 되는 제3 스위치 소자를 더 포함하고,
상기 제3 스위치 소자의 게이트전극은 상기 제2 게이트라인에 접속되고, 상기 제3 스위치소자의 제1 전극은 상기 제2 노드에 접속되며, 상기 제3 스위치소자의 제2 전극은 상기 발광소자에 접속된 외부 보상용 유기발광 표시장치.According to claim 9,
Each pixel,
A third switch element connected between the second node and the light emitting element and turned on according to a second gate signal from a second gate line;
A gate electrode of the third switch element is connected to the second gate line, a first electrode of the third switch element is connected to the second node, and a second electrode of the third switch element is connected to the light emitting element.

제 1 항에 있어서,
상기 제1 구동전압 생성부와 상기 데이터라인 사이에 접속된 제1 연결 스위치와, 상기 센싱부와 상기 데이터라인 사이에 접속된 제2 연결 스위치를 더 포함하고,
상기 제1 연결 스위치와 상기 제2 연결 스위치는 선택적으로 턴 온 되고,
상기 각 픽셀의 구동 소자와 스위치 소자들은 NMOS 기반으로 이루어진 외부 보상용 유기발광 표시장치.According to claim 1,
Further comprising a first connection switch connected between the first driving voltage generator and the data line, and a second connection switch connected between the sensing unit and the data line,
The first connection switch and the second connection switch are selectively turned on,
An organic light emitting display device for external compensation in which the driving elements and switch elements of each pixel are made based on NMOS.

제 12 항에 있어서,
상기 각 픽셀은,
상기 제1 노드와 상기 제2 노드 사이에 접속된 스토리지 커패시터를 더 포함하고,
상기 제1 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제1 스위치소자의 제1 전극은 상기 기준전압 라인에 접속되며, 상기 제1 스위치소자의 제2 전극은 상기 제1 노드에 접속되고,
상기 제2 스위치소자의 게이트전극은 상기 제1 게이트라인에 접속되고, 상기 제2 스위치소자의 제1 전극은 상기 데이터라인에 접속되며, 상기 제2 스위치소자의 제2 전극은 상기 제2 노드에 접속된 외부 보상용 유기발광 표시장치.According to claim 12,
Each pixel,
a storage capacitor connected between the first node and the second node;
The gate electrode of the first switch element is connected to the first gate line, the first electrode of the first switch element is connected to the reference voltage line, and the second electrode of the first switch element is connected to the first node,
A gate electrode of the second switch element is connected to the first gate line, a first electrode of the second switch element is connected to the data line, and a second electrode of the second switch element is connected to the second node.

제 13 항에 있어서,
상기 각 픽셀은,
상기 고전위 픽셀 전압의 입력단과 상기 제3 노드 사이에 연결되어 제2 게이트라인으로부터의 제2 게이트신호에 따라 턴 온 되는 제3 스위치 소자를 더 포함하고,
상기 제3 스위치 소자의 게이트전극은 상기 제2 게이트라인에 접속되고, 상기 제3 스위치소자의 제1 전극은 상기 고전위 픽셀 전압의 입력단에 접속되며, 상기 제3 스위치소자의 제2 전극은 상기 제3 노드에 접속된 외부 보상용 유기발광 표시장치.According to claim 13,
Each pixel,
a third switch element connected between an input terminal of the high-potential pixel voltage and the third node and turned on according to a second gate signal from a second gate line;
A gate electrode of the third switch element is connected to the second gate line, a first electrode of the third switch element is connected to an input terminal of the high potential pixel voltage, and a second electrode of the third switch element is connected to the third node.

제 13 항에 있어서,
상기 각 픽셀은,
상기 제2 노드와 상기 발광소자 사이에 연결되어 제2 게이트라인으로부터의 제2 게이트신호에 따라 턴 온 되는 제3 스위치 소자를 더 포함하고,
상기 제3 스위치 소자의 게이트전극은 상기 제2 게이트라인에 접속되고, 상기 제3 스위치소자의 제1 전극은 상기 제2 노드에 접속되며, 상기 제3 스위치소자의 제2 전극은 상기 발광소자에 접속된 외부 보상용 유기발광 표시장치.According to claim 13,
Each pixel,
A third switch element connected between the second node and the light emitting element and turned on according to a second gate signal from a second gate line;
A gate electrode of the third switch element is connected to the second gate line, a first electrode of the third switch element is connected to the second node, and a second electrode of the third switch element is connected to the light emitting element.

제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 고전위 픽셀 전압과 상기 저전위 픽셀 전압은 상기 구동 소자의 초기 문턱전압 대표값에 따라 표시패널 단위로 조정되는 외부 보상용 유기발광 표시장치.According to any one of claims 3 to 5,
The high-potential pixel voltage and the low-potential pixel voltage are adjusted per display panel according to a representative value of the initial threshold voltage of the driving element.

제 16 항에 있어서,
상기 고전위 픽셀 전압과 상기 저전위 픽셀 전압은, 상기 구동 소자의 초기 문턱전압 대표값이 클수록 디폴트 값보다 낮게 조정되고, 상기 구동 소자의 초기 문턱전압 대표값이 작을수록 디폴트 값보다 높게 조정되는 외부 보상용 유기발광 표시장치.17. The method of claim 16,
The high-potential pixel voltage and the low-potential pixel voltage are adjusted lower than default values as the initial threshold voltage representative value of the driving element increases, and adjusted higher than default values as the initial representative threshold voltage representative value of the driving element decreases.

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제 7 항에 있어서,
상기 고전위 픽셀 전압과 상기 저전위 픽셀 전압은, 상기 구동 소자의 초기 문턱전압 대표값이 클수록 디폴트 값보다 낮게 조정되고, 상기 구동 소자의 초기 문턱전압 대표값이 작을수록 디폴트 값보다 높게 조정되는 외부 보상용 유기발광 표시장치.According to claim 7,
The high-potential pixel voltage and the low-potential pixel voltage are adjusted lower than default values as the initial threshold voltage representative value of the driving element increases, and adjusted higher than default values as the initial representative threshold voltage representative value of the driving element decreases.

제 19 항에 있어서,
상기 기준 전압은 상기 구동 소자의 초기 문턱전압 대표값이 클수록 디폴트 값보다 높게 조정되고, 상기 구동 소자의 초기 문턱전압 대표값이 작을수록 디폴트 값보다 낮게 조정되는 외부 보상용 유기발광 표시장치.According to claim 19,
The reference voltage is adjusted higher than the default value as the initial threshold voltage representative value of the driving element increases, and is adjusted lower than the default value as the initial representative threshold voltage representative value of the driving element decreases.

제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 기준 전압은 상기 구동 소자의 초기 문턱전압 대표값에 따라 표시패널 단위로 조정되는 외부 보상용 유기발광 표시장치.According to any one of claims 9 to 11,
The reference voltage is adjusted for each display panel according to a representative value of the initial threshold voltage of the driving element.

제 21 항에 있어서,
상기 기준 전압은, 상기 구동 소자의 초기 문턱전압 대표값이 클수록 디폴트 값보다 낮게 조정되고, 상기 구동 소자의 초기 문턱전압 대표값이 작을수록 디폴트 값보다 높게 조정되는 외부 보상용 유기발광 표시장치.According to claim 21,
The reference voltage is adjusted lower than the default value as the initial threshold voltage representative value of the driving element increases, and is adjusted higher than the default value as the initial threshold voltage representative value of the driving element decreases.

제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 기준 전압은 상기 구동 소자의 초기 문턱전압 대표값에 따라 표시패널 단위로 조정되는 외부 보상용 유기발광 표시장치.According to any one of claims 13 to 15,
The reference voltage is adjusted for each display panel according to a representative value of the initial threshold voltage of the driving element.

제 23 항에 있어서,
상기 기준 전압은, 상기 구동 소자의 초기 문턱전압 대표값이 클수록 디폴트 값보다 높게 조정되고, 상기 구동 소자의 초기 문턱전압 대표값이 작을수록 디폴트 값보다 낮게 조정되는 외부 보상용 유기발광 표시장치.24. The method of claim 23,
The reference voltage is adjusted higher than the default value as the initial threshold voltage representative value of the driving element increases, and is adjusted lower than the default value as the initial representative threshold voltage representative value of the driving element decreases.