KR102558221B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 유전체층 및 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극을 포함하며, 상기 내부전극은 도전성 금속과 화이버 형상의 세라믹 첨가제를 포함하는 적층 세라믹 전자부품 및 그 제조방법을 제공한다.
Description
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있다.
특히, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 단위 부피당 정전 용량을 극대화 시키는 기술이 필요하다.
따라서, 내부전극의 경우 면적은 최대로 구현하면서 부피를 최소화하여 적층수 증가를 통한 고용량을 구현하여야 한다.
그러나, 내부전극이 박층화 될수록 면적 대비 두께의 비율이 낮아 소결 구동력이 증가하며, 이로 인하여 전극 끊김 및 뭉침의 증가가 심화하게 된다.
또한. 내부전극 박층화를 위해 사이즈가 작은 도전성 금속 분말을 사용할 경우, 소결 과정에서 입자 치밀화 거동으로 내부전극의 뭉침, 내부전극의 끊김 및 내부전극의 유효 면적 감소 등의 문제가 발생할 수 있다.
또한, 유전체층과의 수축 거동 차이로 인하여 박리(Delamination), 크랙 등의 신뢰성 저하가 문제될 수 있다.
일반적으로, 적층 세라믹 커패시터에서 내부전극의 뭉침 및 내부전극의 끊김 현상은 유전체층의 소성 온도가 내부전극층 보다 고온이기 때문에 금속 분말과 유전체 분말과의 수축 미스매치(mismatch)에 의해 발생한다.
이러한 문제를 해결하기 위하여, 내부전극용 페이스트에 소성시 수축 억제 효과가 있는 세라믹 입자를 첨가하고 있다.
그러나, 상기 세라믹 입자 역시 미립화함에 따라 분말 간의 정전기력에 의해 응집하려는 에너지가 증가하게 되고, 이로 인하여 분말의 분산이 어려워 세라믹 입자의 응집에 의한 불량이 발생하고 있다.
따라서, 고용량 적층 세라믹 커패시터를 구현하기 위해, 박층의 내부전극을 형성시 문제가 되는 전극 끊김 현상과 전극의 뭉침 현상을 억제하여 신뢰성 높은 소형, 고용량 적층 세라믹 커패시터를 구현할 수 있는 방법이 요구된다.
본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극을 포함하며, 상기 내부전극을 포함하는 세라믹 바디는 도전성 금속과 화이버 형상의 세라믹 첨가제를 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계, 세라믹 분말을 용매에 분산시킨 후 노즐을 통해 상기 용매를 전기 방사함으로써, 화이버 형상의 세라믹 첨가제를 마련하는 단계, 도전성 금속 및 화이버 형상의 세라믹 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
본 발명의 일 실시형태에 따르면 내부전극 내에 소성 수축 억제를 위해 첨가되는 세라믹 첨가제가 나노 화이버(Fiber) 형상을 가짐으로써, 내부전극의 뭉침 및 끊김 현상을 개선하여 전극 연결성 향상 및 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 B 영역의 확대도이다.
도 4는 도 3의 S 영역의 확대도이다.
도 5는 화이버 형상의 세라믹 첨가제 하나만을 도시한 확대도이다.
도 6은 화이버 형상의 세라믹 첨가제를 제조하는 장치에 대한 모식도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 B 영역의 확대도이다.
도 4는 도 3의 S 영역의 확대도이다.
도 5는 화이버 형상의 세라믹 첨가제 하나만을 도시한 확대도이다.
도 6은 화이버 형상의 세라믹 첨가제를 제조하는 장치에 대한 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 도 2의 B 영역의 확대도이다.
도 4는 도 3의 S 영역의 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디 내부에 형성된 내부전극(121, 122), 상기 세라믹 바디(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 2.8 ㎛ 미만 일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층(111)의 두께는 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 바디(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 세라믹 바디(110) 내부에는 내부전극(121, 122)이 배치될 수 있다.
상기 내부전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디(110) 내부에 형성될 수 있다.
상기 내부전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부전극(121, 122)의 말단은 세라믹 바디(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부전극은 리드부를 갖고, 리드부를 통하여 세라믹 바디의 동일 면으로 노출될 수 있다. 또는 제1 및 제2 내부전극은 리드부를 갖고 리드부를 통하여 세라믹 바디의 하나 이상의 면으로 노출될 수 있다.
상기 일 내부전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 1 μm 미만일 수 있다.
본 발명의 일 실시형태에 따르면 내부전극이 형성된 유전체층은 200층 이상 적층될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 일 내부전극(121, 122)의 두께가 1 μm 미만일 경우에 박층 내부전극으로 인하여 전극의 끊김 및 전극의 뭉침 현상을 억제하기 위한 특징적 구성을 제시하며, 일 내부전극(121, 122)의 두께가 1 μm 이상의 경우에는 본 발명의 특징적 구성을 적용하지 않더라도 신뢰성 저하의 문제가 발생하지 않을 수 있다.
즉, 이하에서 설명하는 본 발명의 특징적 구성은 일 내부전극(121, 122)의 두께가 1 μm 미만일 경우에 신뢰성을 향상하기 위하여 적용될 수 있는 것이다.
본 발명의 일 실시형태에 따르면, 세라믹 바디(110)의 외측에는 외부전극(131, 132)이 형성될 수 있고, 상기 외부전극(131, 132)은 내부 전극(121, 122)과 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 바디(110)의 일면으로 노출된 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 바디(110)의 타면으로 노출된 제2 내부전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한, 도시되지 않았으나, 세라믹 바디로 노출되는 제1 및 제2 내부전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 외부전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다.
상기 외부전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
도 3 및 도 4를 참조하면, 상기 내부전극(121, 122)은 도전성 금속과 세라믹 첨가제(140)를 포함하며, 상기 세라믹 첨가제(140)는 화이버(Fiber) 형상을 갖는다.
상기 도전성 금속은 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나일 수 있다.
상기 세라믹 첨가제(140)는 화이버(Fiber) 형상을 가지며, 특히 나노 화이버(Fiber) 형상을 갖는다.
본 발명에서 화이버(Fiber) 형상이란 가늘고 긴 형상을 통틀어 이르는 말로, 줄 형상을 의미할 수 있다.
상기 화이버(Fiber) 형상을 갖는 세라믹 첨가제(140)는 속이 채워지거나 비어있는 기둥 형상일 수 있다. 또한 상기 화이버(Fiber) 형상을 갖는 세라믹 첨가제(140)는 내부에 통로가 형성된 관(pipe) 형상일 수 있다.
상기 기둥 형상은 원 기둥 형상 및 다각 기둥 형상을 모두 포함할 수 있으며, 상기 관 형상은 원형의 관 및 다각형의 관을 모두 포함할 수 있다.
즉, 본 발명의 화이버(Fiber) 형상은 상술한 기둥 형상 및 관 형상과 같이 가늘고 긴 형상을 모두 통틀어 이르는 말로 사용될 수 있다.
일반적으로, 적층 세라믹 커패시터에서 내부전극의 뭉침 및 내부전극의 끊김 현상은 유전체층의 소성 온도가 내부전극층 보다 고온이기 때문에 금속 분말과 유전체 분말과의 수축 미스매치(mismatch)에 의해 발생한다.
이러한 문제를 해결하기 위하여, 내부전극용 페이스트에 소성시 수축 억제 효과가 있는 세라믹 입자를 첨가하고 있다.
그러나, 상기 세라믹 입자 역시 미립화함에 따라 분말 간의 정전기력에 의해 응집하려는 에너지가 증가하게 되고, 이로 인하여 분말의 분산이 어려워 세라믹 입자의 응집에 의한 불량이 발생하고 있다.
특히, 내부전극 소성시 수축 억제를 위해 내부전극용 페이스트에 투입되는 새라믹 첨가제가 미립의 단입자 형태를 가질 경우, 상기와 같이, 분말 간의 정전기력에 의해 분말의 분산이 어려워 세라믹 입자간의 응집이 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 세라믹 첨가제(140)는 화이버(Fiber) 형상을 가지며, 특히 나노 화이버(Fiber) 형상을 가지기 때문에 종래와 같은 세라믹 입자간의 응집에 의한 신뢰성 저하를 막을 수 있다.
이로 인하여, 내부전극 페이스트 상에서의 세라믹 첨가제의 분산 안정성 역시 확보할 수 있다.
또한, 나노 화이버(Fiber) 형상의 세라믹 첨가제(140)가 내부전극 내에서 도전성 금속의 이동을 막아 트랩시킴으로써, 내부전극의 뭉침 및 내부전극의 끊김 문제를 해결할 수 있다.
즉, 나노 화이버(Fiber) 형상의 세라믹 첨가제(140)가 내부전극 내에서 구조물로 작용하게 되어, 고온 소결시 도전성 금속의 이동을 막아 트랩시키는 역할을 함으로써, 내부전극의 소결 및 소성을 제어할 수 있다.
이로 인하여, 내부전극의 뭉침 및 내부전극의 끊김을 막아 전극 연결성을 개선할 수 있으며, 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 일 실시형태에 따르면 상기 내부전극(121, 122)은 소결시 내부전극의 수축을 억제하기 위하여 도전성 금속과 화이버(Fiber) 형상의 세라믹 첨가제(140)를 포함한다.
상기 화이버(Fiber) 형상의 세라믹 첨가제(140)는 소결시 내부전극의 수축을 억제할 수 있는 물질이면 특별히 제한되지 않으며, 예를 들어 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다.
구체적으로, 본 발명의 일 실시형태에 따르면, 상기 화이버(Fiber) 형상의 세라믹 첨가제(140)는 티탄산바륨(BaTiO3)일 수 있다.
그 외에도, 상기 비금속 및 금속 산화물은 구체적으로, ZrO2, Al2O3, TiN, SiN, AlN, TiC, SiC 및 WC 등일 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 화이버 형상의 세라믹 첨가제(140)는 티탄산바륨(BaTiO3) 등의 주성분 이외에 디스프로슘(Dy) 및 바륨(Ba) 중 적어도 하나 이상의 원소를 더 포함할 수 있다.
상기 화이버 형상의 세라믹 첨가제(140)가 디스프로슘(Dy) 및 바륨(Ba) 중 적어도 하나 이상의 원소를 더 포함함으로써, 소성을 지연시킬 수 있어, 내부전극의 수축 억제 효과가 보다 우수할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 첨가제(140)는 폴리머와 세라믹이 결합한 폴리머/세라믹 복합체일 수 있다.
상기 폴리머는 도전성 금속을 포함하는 내부전극용 페이스트 내 용매에 용해되지 않는 물질로서, PVB, PBA, PVP, PS 및 EC 중 어느 하나 이상을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 첨가제(140)가 폴리머와 세라믹이 결합한 폴리머/세라믹 복합체로서, 나노 화이버(Fiber) 형상을 가짐으로써, 상기 나노 화이버(Fiber) 형상의 세라믹 첨가제(140)가 내부전극 내에서 구조물로 작용하게 되어, 고온 소결시 도전성 금속의 이동을 막아 트랩시키는 역할을 할 수 있다.
이로 인하여, 내부전극의 뭉침 및 내부전극의 끊김을 막아 전극 연결성을 개선할 수 있으며, 신뢰성을 향상시킬 수 있다.
도 5는 화이버 형상의 세라믹 첨가제 하나만을 도시한 확대도이다.
도 5를 참조하면, 상기 화이버 형상의 세라믹 첨가제(140)는 직경(d)이 10 내지 200 nm 일 수 있다.
상기 화이버 형상의 세라믹 첨가제(140)는 직경(d)이 10 내지 200 nm 이기 때문에, 나노 화이버 형상을 가지며, 박막의 내부전극 내에 첨가되어 내부전극의 소성 수축을 억제하고, 내부전극의 뭉침 및 내부전극의 끊김 현상을 막을 수 있다.
상기 화이버 형상의 세라믹 첨가제(140)는 직경(d) 대비 길이(ℓ)의 비가 10 내지 100을 만족할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 화이버 형상의 세라믹 첨가제(140)는 직경(d)이 10 내지 200 nm이고, 직경(d) 대비 길이(ℓ)의 비가 10 내지 100을 만족함으로써, 나노 화이버 형상을 가질 수 있다.
상기 직경(d) 대비 길이(ℓ)의 비가 10 미만일 경우에는, 상기 세라믹 첨가제의 길이가 짧아 내부전극 내에서 구조물로서 도전성 금속의 이동을 막고 트랩시키는 효과가 저하되어 내부전극의 뭉침 및 끊김의 문제가 생길 수 있다.
한편, 상기 직경(d) 대비 길이(ℓ)의 비가 100을 초과하는 경우에는 세라믹 첨가제의 길이가 너무 길어 내부전극에서 유전체층까지 걸쳐서 배치될 수 있어, 오히려 전극 끊김의 부정적인 효과가 발생할 수 있다.
한편, 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td > 2 × te 를 만족할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다.
일반적으로 고전압 전장용 전자부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.
상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.
상기 내부전극의 두께(te)는 1 μm 미만일 수 있으며, 상기 유전체층의 두께(td)는 2.8 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 다른 실시형태에 따르면, 세라믹 그린시트를 마련하는 단계, 세라믹 분말을 용매에 분산시킨 후 노즐을 통해 상기 용매를 전기 방사함으로써, 화이버 형상의 세라믹 첨가제를 마련하는 단계, 도전성 금속 및 화이버 형상의 세라믹 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계 및 상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계를 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
다음으로, 세라믹 분말을 용매에 분산시킨 후 노즐을 통해 상기 용매를 전기 방사함으로써, 화이버 형상의 세라믹 첨가제를 마련할 수 있다.
상기 화이버 형상의 세라믹 첨가제는 이를 제조하는 장치를 통해 마련할 수 있다.
도 6은 화이버 형상의 세라믹 첨가제를 제조하는 장치에 대한 모식도이다.
도 6을 참조하면, 세라믹 분말을 용매에 분산시킨 세라믹 슬러리(210)를 반응 챔버(200)에 투입한 후, 노즐(300)을 통하여 고전압 전기 방사시킴으로써, 화이버 형상의 세라믹 첨가제(240)를 마련할 수 있다.
화이버 형상의 세라믹 첨가제를 제조하는 장치는 상기 고전압 전기 방사에 의해 제조된 화이버 형상의 세라믹 첨가제(240)를 수용하는 컬렉터(400)를 더 포함할 수 있다.
도 6에 도시된 바와 같이, 상기 화이버 형상의 세라믹 첨가제(240)는 세라믹 분말이 용융된 형태에서 고전압 전기 방사에 의해 가늘고 긴 실과 같이 원통형 형상을 가질 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
상기 내부전극용 도전성 페이스트는 도전성 금속과 상기 화이버 형상의 세라믹 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다.
상기 도전성 금속은 니켈을 포함할 수 있다. 상기 화이버 형상의 세라믹 첨가제는 금속 산화물로서 티탄산바륨을 포함할 수 있다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다.
이 후, 칩화한 적층체를 소성하여 세라믹 바디를 제조할 수 있다.
상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 세라믹 첨가제(140)는 화이버(Fiber) 형상을 가지며, 특히 나노 화이버(Fiber) 형상을 가지기 때문에 종래와 같은 세라믹 입자간의 응집에 의한 신뢰성 저하를 막을 수 있다.
이로 인하여, 내부전극 페이스트 상에서의 세라믹 첨가제의 분산 안정성 역시 확보할 수 있다.
또한, 나노 화이버(Fiber) 형상을 갖는 세라믹 첨가제(140)가 내부전극 내에서 도전성 금속의 이동을 막아 트랩시킴으로써, 내부전극의 뭉침 및 내부전극의 끊김 문제를 해결할 수 있다.
즉, 나노 화이버(Fiber) 형상을 갖는 세라믹 첨가제(140)가 내부전극 내에서 구조물로 작용하게 되어, 고온 소결시 도전성 금속의 이동을 막아 트랩시키는 역할을 함으로써, 내부전극의 소결 및 소성을 제어할 수 있다.
이로 인하여, 내부전극의 뭉침 및 내부전극의 끊김을 막아 전극 연결성을 개선할 수 있으며, 신뢰성을 향상시킬 수 있다.
다음으로, 세라믹 바디의 측면을 덮으며, 세라믹 바디의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극
140: 화이버 형상의 세라믹 첨가제
121, 122: 내부전극층 131, 132: 외부전극
140: 화이버 형상의 세라믹 첨가제
Claims (19)
- 유전체층 및 내부전극을 포함하는 세라믹 바디; 및
상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 내부전극은 도전성 금속을 포함하고,
상기 내부전극의 두께(te)는 1 μm 미만이고,
상기 내부전극을 포함하는 세라믹 바디는 화이버 형상의 세라믹 첨가제를 포함하는 적층 세라믹 전자부품.
- 유전체층 및 내부전극을 포함하는 세라믹 바디; 및
상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 내부전극은 도전성 금속을 포함하고,
상기 내부전극을 포함하는 세라믹 바디는 화이버 형상의 세라믹 첨가제를 포함하고,
상기 세라믹 첨가제는 직경 대비 길이의 비가 10 내지 100인 적층 세라믹 전자부품.
- 제1항 또는 제2항에 있어서,
상기 화이버 형상의 세라믹 첨가제는 티탄산바륨(BaTiO3)을 포함하는 적층 세라믹 전자부품.
- 제3항에 있어서,
상기 화이버 형상의 세라믹 첨가제는 디스프로슘(Dy) 및 바륨(Ba) 중 적어도 하나 이상의 원소를 더 포함하는 적층 세라믹 전자부품.
- 제1항 또는 제2항에 있어서,
상기 세라믹 첨가제는 폴리머와 세라믹이 결합한 폴리머/세라믹 복합체인 적층 세라믹 전자부품.
- 제5항에 있어서,
상기 폴리머는 PVB, PBA, PVP, PS 및 EC 중 어느 하나 이상을 포함하는 적층 세라믹 전자부품.
- 제1항 또는 제2항에 있어서,
상기 세라믹 첨가제는 직경이 10 내지 200 nm 인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 세라믹 첨가제는 직경 대비 길이의 비가 10 내지 100인 적층 세라믹 전자부품.
- 제1항 또는 제2항에 있어서,
상기 유전체층의 두께(td)는 2.8 μm 미만인 적층 세라믹 전자부품.
- 제1항 또는 제2항에 있어서,
상기 유전체층의 두께(td)와 상기 내부전극의 두께(te)는 td > 2 × te 를 만족하는 적층 세라믹 전자부품.
- 세라믹 그린시트를 마련하는 단계;
세라믹 분말을 용매에 분산시킨 후 노즐을 통해 상기 용매를 전기 방사함으로써, 화이버 형상의 세라믹 첨가제를 마련하는 단계;
도전성 금속 및 상기 화이버 형상의 세라믹 첨가제를 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
상기 세라믹 적층체를 소성하여 유전체층 및 내부전극을 포함하는 세라믹 바디를 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조 방법.
- 제11항에 있어서,
상기 화이버 형상의 세라믹 첨가제는 티탄산바륨(BaTiO3)을 포함하는 적층 세라믹 전자부품의 제조 방법.
- 제11항에 있어서,
상기 화이버 형상의 세라믹 첨가제를 마련하는 단계는 세라믹 분말에 폴리머를 더 포함하여 용매에 분산시켜, 상기 세라믹 첨가제가 폴리머와 세라믹이 결합한 폴리머/세라믹 복합체가 되도록 수행되는 적층 세라믹 전자부품의 제조 방법.
- 제13항에 있어서,
상기 폴리머는 PVB, PBA, PVP, PS 및 EC 중 어느 하나 이상을 포함하는 적층 세라믹 전자부품의 제조 방법.
- 제11항에 있어서,
상기 세라믹 첨가제는 직경이 10 내지 200 nm 인 적층 세라믹 전자부품의 제조 방법.
- 제11항에 있어서,
상기 세라믹 첨가제는 직경 대비 길이의 비가 10 내지 100인 적층 세라믹 전자부품의 제조 방법.
- 제1항에 있어서,
상기 내부전극은 상기 화이버 형상의 세라믹 첨가제를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 화이버 형상의 세라믹 첨가제는 서로 얽히게 배치된 복수의 화이버 형상의 세라믹 첨가제인 적층 세라믹 전자부품.
- 유전체층 및 내부전극을 포함하는 세라믹 바디; 및
상기 세라믹 바디의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 내부전극의 두께(te)는 1 μm 미만이고,
상기 내부전극은 화이버 형상의 세라믹 첨가제를 포함하는 도전성 페이스트가 소성됨에 따라 형성된 적층 세라믹 전자부품.
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