KR102557056B1 - 전자 패널 및 이의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 전자 장치는 티브 영역 및 패드 영역을 포함하고, 입력 감지 유닛을 포함하는 전자 패널, 및 상기 패드 영역과 일 측이 중첩하는 회로 기판을 포함하고, 상기 전자 패널은, 제1 도전층, 제2 도전층; 상기 제1 도전층 및 상기 제2 도전층 사이에 배치된 제1 유기 절연층; 상기 제2 도전층 상에 배치되고, 상기 제2 도전 패턴들과 중첩하고 복수의 유기 패턴들을 포함하는 패턴층, 및 상기 패턴층 및 상기 제2 도전층을 커버하는 제2 유기 절연층을 포함하고, 상기 패턴층은, 상기 제2 도전층의 상면을 커버한다.

Description

전자 패널 및 이의 제조 방법{ELECTRONIC PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 패널 및 이의 제조 방법에 관한 것으로, 상세하게는 공정 신뢰성이 향상된 전자 패널 및 이의 제조 방법에 관한 것이다.
전자 장치는 전기적 신호를 인가 받아 활성화된다. 전자 장치는 외부에서 인가되는 다양한 형태의 입력을 감지하는 전자 패널을 포함할 수 있다. 전자 패널은 단독으로 사용되거나 영상을 표시하는 표시 유닛 등을 더 포함하여 사용자의 편의성을 향상시킬 수 있다.
전자 장치는 전기적 신호에 의해 활성화 되도록 다양한 전극 패턴들을 포함할 수 있다. 전극 패턴들이 활성화된 영역은 정보가 표시되거나 외부로부터 인가되는 터치에 반응한다.
본 발명은 유기 절연층의 내 화학성을 향상시킬 수 있는 구조를 포함하는 전자 패널을 제공하는 데 그 목적이 있다.
또한, 본 발명은 유기 절연층의 손상을 방지함으로써 향상된 공정 신뢰성을 가진 전자 패널 제조 방법을 제공하는 데 또 다른 목적이 있다.
본 발명의 일 실시예에 따른 전자 장치는, 액티브 영역 및 패드 영역을 포함하고, 입력 감지 유닛을 포함하는 전자 패널, 및 상기 패드 영역과 일 측이 중첩하는 회로 기판을 포함하고, 상기 전자 패널은, 상기 액티브 영역 상에 배치되는 복수의 제1 도전 패턴들을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되고, 상기 액티브 영역 상에 배치되는 복수의 제2 도전 패턴들을 포함하는 제2 도전층, 상기 제1 도전층 및 상기 제2 도전층 사이에 배치된 제1 유기 절연층, 상기 제2 도전층 상에 배치되고, 상기 제2 도전 패턴들과 중첩하고 복수의 유기 패턴들을 포함하는 패턴층, 및 상기 패턴층 및 상기 제2 도전층을 커버하는 제2 유기 절연층을 포함하고, 상기 패턴층은, 상기 제2 도전층의 일 면을 커버한다.
상기 패턴층은, 상기 제2 유기 절연층과 동일한 물질을 포함하는 것을 특징으로 할 수 있다.
상기 패턴층은, 상기 제1 유기 절연층의 상면 중 상기 제2 도전 패턴들에 의해 노출된 상기 제1 유기 절연층의 상면의 일부와 비 중첩하고, 상기 제2 도전 패턴들의 상면과 접촉하는 것을 특징으로 할 수 있다.
상기 제2 도전 패턴들은, 상기 제1 유기 절연층 상에 배치된 제1 패턴들, 및 상기 제1 유기 절연층을 관통하여 상기 제1 도전 패턴들 중 적어도 어느 하나와 연결된 제2 패턴들을 포함하는 것을 특징으로 할 수 있다.
상기 제2 도전 패턴들은 상기 제1 유기 절연층의 상기 상면을 노출시키는 복수의 개구부들을 정의하는 메쉬선들을 포함하고, 상기 제1 패턴들 및 상기 제2 패턴들은 상기 메쉬선들에 각각 대응되고, 상기 패턴층은, 상기 메쉬선들의 상면을 커버하고, 상기 개구부들에 의해 노출된 제1 유기 절연층의 상면을 노출시키는 것을 특징으로 할 수 있다.
상기 제2 도전층은, 상기 패드 영역에 배치된 접속 패턴을 포함하고, 상기 제2 유기 절연층은, 상기 접속 패턴의 상면의 일부를 노출시키는 제1 개구부가 정의된 것을 특징으로 할 수 있다.
상기 회로 기판은, 상기 제2 유기 절연층에 의해 노출된 상기 접속 패턴의 상기 상면의 일부와 접속되는 것을 특징으로 할 수 있다.
상기 제1 도전 패턴들은, 상기 패드 영역에 배치되고, 상기 접속 패턴과 중첩하는 하부 접속 패턴을 포함하고, 상기 접속 패턴은 상기 제1 유기 절연층을 관통하여 상기 하부 접속 패턴과 연결되는 것을 특징으로 할 수 있다.
상기 접속 패턴 및 상기 제2 유기 절연층 사이에 배치되고, 상기 제1 개구부와 중첩하여 상기 접속 패턴의 상기 상면의 일부를 노출시키는 제2 개구부가 정의된 패드 패턴층을 더 포함하고, 상기 패드 패턴층은, 상기 패턴층과 동일한 물질을 포함하는 것을 특징으로 할 수 있다.
상기 전자 패널은, 복수의 발광 영역들을 포함하고, 상기 입력 감지 유닛이 배치되는 표시 유닛을 더 포함하고, 상기 표시 유닛은, 복수의 트랜지스터들을 포함하는 베이스 층, 상기 베이스 층 상에 배치되고 상기 발광 영역들을 정의하는 복수의 개구부들이 정의된 화소 정의막, 상기 트랜지스터들에 각각 연결되고 상기 발광 영역들 중 대응되는 발광 영역들에 광을 표시하는 유기 발광 소자들, 및 상기 유기 발광 소자들을 커버하는 봉지층을 포함하고, 상기 입력 감지 유닛은, 상기 봉지층 상에 직접 배치되는 것을 특징으로 할 수 있다.
상기 유기 패턴들은 상기 화소 정의막과 중첩하고, 상기 발광 영역들에 비중첩 하는 것을 특징으로 할 수 있다.
본 발명의 일 실싱예에 따른 전자 패널은, 복수의 발광 영역들을 포함하는 표시 유닛, 및 상기 표시 유닛 상에 배치되고 외부에서 인가되는 터치를 감지하는 액티브 영역 및 상기 액티브 영역과 인접한 패드 영역을 포함하는 입력 감지 유닛을 포함하고, 상기 입력 감지 유닛은, 상기 액티브 영역에 배치된 복수의 센서 패턴들을 포함하는 감지 전극, 상기 센서 패턴들 중 적어도 일부와 연결된 연결 전극, 상기 감지 전극과 상기 연결 전극 사이에 배치된 제1 유기 절연층, 상기 감지 전극 상에 배치되어 상기 감지 전극과 중첩하고 복수의 유기 패턴들을 포함하는 패턴층, 및 상기 패턴층 및 상기 감지 전극을 커버하는 제2 유기 절연층을 포함하고, 상기 유기 패턴들은, 상기 센서 패턴들을 커버 한다.
상기 감지 전극은, 제1 센서 패턴들, 상기 제1 센서 패턴들과 이격된 제2 센서 패턴들, 및 상기 제2 센서 패턴들과 연결된 제2 연결 패턴들을 포함하고, 상기 제1 센서 패턴들 중 어느 하나는 상기 제1 유기 절연층을 관통하여 상기 연결 전극과 연결되고, 상기 유기 패턴들은, 상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 연결 패턴들 각각의 상면과 접촉하는 것을 특징으로 할 수 있다.
상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 연결 패턴들은 상기 제1 유기 절연층의 상면을 노출시키는 복수의 개구부들을 정의하는 메쉬선들을 포함하고, 상기 유기 패턴들은, 상기 메쉬선들의 상면을 커버하고, 상기 개구부들에 의해 노출된 제1 유기 절연층의 상면을 노출시키는 것을 특징으로 할 수 있다.
상기 표시 유닛은, 복수의 트랜지스터들을 포함하는 베이스 층, 상기 베이스 층 상에 배치되고 상기 발광 영역들을 정의하는 복수의 개구부들이 정의된 화소 정의막, 상기 트랜지스터들과 각각 연결되며 상기 발광 영역들 중 대응되는 발광 영역들에 광을 표시하는 유기 발광 소자들, 및 상기 유기 발광 소자들을 커버하는 봉지층을 포함하고, 상기 메쉬선들은 상기 화소 정의막과 중첩하는 것을 특징으로 할 수 있다.
상기 입력 감지 유닛은, 상기 패드 영역에 배치되고 상기 감지 전극과 연결된 접속 패턴을 더 포함하고, 상기 제2 유기 절연층은, 상기 접속 패턴의 상면의 일부를 노출시키는 제1 개구부가 정의된 것을 특징으로 할 수 있다.
상기 입력 감지 유닛은, 상기 패드 영역에 배치되고 상기 접속 패턴과 연결된 하부 접속 패턴, 및 상기 접속 패턴 및 상기 제2 유기 절연층 사이에 배치되고 상기 제1 개구부와 중첩하여 상기 접속 패턴의 상기 상면의 일부를 노출시키는 제2 개구부가 정의된 패드 패턴층을 더 포함하고, 상기 패드 패턴층은, 상기 패턴층과 동일한 물질을 포함하고 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 전자 패널 제조 방법은, 베이스 기판 상에 제1 도전 패턴들을 형성하는 단계, 상기 제1 도전 패턴들을 커버하는 제1 유기 절연층을 형성하는 단계, 상기 제1 유기 절연층 상에 예비 도전층을 형성하는 단계, 상기 예비 도전층 상에 예비 패턴층을 형성하는 단계, 제1 마스크를 이용해 상기 예비 패턴층을 1차 식각하여 복수의 유기 패턴들을 형성하는 단계, 상기 유기 패턴들을 마스크로 이용해 상기 예비 도전층을 패터닝하여 제2 도전 패턴들을 형성하는 단계, 및 상기 제2 도전 패턴들 상에 제2 유기 절연층을 형성하는 단계를 포함하고, 상기 유기 패턴들은, 상기 제2 유기 절연층과 동일한 물질로 형성된다.
유기 패턴들을 형성하는 단계 이후, 상기 제1 마스크와 상이한 제2 마스크를 이용해 상기 유기 패턴들 중 일부를 제2 식각하여 하여, 상기 2차 식각된 유기 패턴들과 중첩하는 제2 도전 패턴들의 상면을 노출시키는 단계를 더 포함하는 것을 특징으로 할 수 있다.
상기 제2 유기 절연층은, 상기 유기 패터들의 상면과 상기 유기 패턴들에 의해 노출된 상기 제1 유기 절연층의 상면을 커버하는 것을 특징으로 할 수 있다.
본 발명에 따르면, 도전 패턴들을 커버하는 유기 절연층과 동일한 물질을 포함하는 패턴층 더 포함함으로써, 유기 절연층의 내 화학성을 향상시킬 수 있다. 이에 따라, 제조 공정에서 제공되는 화학 용액에 따른 유기 절연층의 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 패널의 사시도들이다.
도 3은 본 발명의 일 실시예에 따른 전자 패널을 간략히 도시한 평면도이다.
도 4a는 도 3에 도시된 전자 패널의 일부 영역을 도시한 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다.
도 5는 도 3에 도시된 일부 영역을 확대하여 도시한 평면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 전자 패널들의 일부를 도시한 단면도들이다.
도 7는 본 발명의 일 실시예에 따른 전자 패널의 일 영역의 평면도이다.
도 8은 도 7에 도시된 전자 패널의 일부 영역을 도시한 단면도이다.
도 9은 본 발명의 일 실시예에 따른 입력 감지 유닛의 일부를 확대한 단면도이다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 전자 패널의 제조 방법을 도시한 단면도들이다.
도 11a 내지 도 11j는 본 발명의 일 실시예에 따른 전자 패널의 제조 방법을 도시한 단면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 2a 내지 도 2c 본 발명의 일 실시예에 따른 전자 패널의 사시도들이다. 이하, 도 1 내지 도 2c을 참조하여 일 실싱예에 따른 전자 장치에 대해 설명한다.
도 1을 참조하면, 전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 전자 장치(EA)는 스마트 폰인 경우를 예시적으로 도시하였다.
전자 장치(EA)는 서로 교차하는 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면상에서 제3 방향(DR3)에서의 두께를 가진 육면체 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전자 장치(EA)는 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 장치(EA)는 외부에서 인가되는 외부 입력(TC)을 감지할 수 있다. 외부 입력(TC)은 전자 장치(EA)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 외부 입력(TC)은 사용자의 손으로 예시적으로 도시되었으나, 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다. 예를 들어, 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 전자 장치(EA)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 힘, 압력, 광 등 다양한 형태를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 장치(EA)는 전자 패널(EP) 및 회로 기판(CB)를 포함한다. 한편, 도 1에는 용이한 설명을 위해 일부 구성들을 선택적으로 도시하였다. 전자 장치(EA)는 전자 패널(EP), 회로 기판(CB) 외에 윈도우 부재, 하우징 부재, 전원 공급 모듈, 광학 부재, 보호 부재, 방열 부재, 전자 소자들을 포함하는 전자 모듈 등 다양한 구성들을 더 포함할 수 있으며, 도 1 내지 도 2c에는 다른 구성들에 대해서는 생략하여 도시되었다.
전자 패널(EP)은 평면상에서 액티브 영역(AA), 패드 영역(PA), 및 주변 영역(NAA)으로 구분될 수 있다. 액티브 영역(AA)은 터치(TC)가 감지되는 영역일 수 있다. 미 도시되었으나, 액티브 영역(AA)에는 외부 입력(TC)를 감지하기 위한 복수의 감지 전극들이 배치될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
상술한 바와 같이, 액티브 영역(AA)은 이미지(image)를 표시한다. 이에 따라, 액티브 영역(AA)은 이미지를 생성하는 광들이 표시되는 복수의 발광 영역들(PXA)을 포함할 수 있다. 발광 영역들(PXA)은 액티브 영역(AA) 내에서 매트릭스 형상으로 배열될 수 있다.
발광 영역들(PXA) 각각에는 화소가 배치될 수 있다. 화소는 전기적 신호에 따라 광을 표시한다. 이에 대한 상세한 설명은 후술하기로 한다.
패드 영역(PA)은 액티브(AA)의 일 측에 이격되어 배치될 수 있다. 패드 영역(PA)에는 복수의 패드들(미 도시)이 배치될 수 있다. 패드 영역(PA)은 회로 기판(CB)이 접속되는 영역일 수 있다. 전자 패널(EP)은 패드 영역(PA)을 통해 외부 소자와 전기적으로 연결될 수 있다.
한편, 본 실시예에서는 용이한 설명을 위해 단일의 패드 영역(PA)을 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(EP)은 복수의 패드 영역들을 포함할 수도 있다. 또한, 단일의 패드 영역(PA)에 서로 다른 복수의 전기적 신호들이 인가될 수 있고, 복수의 패드 영역들마다 서로 다른 전기적 신호들이 인가되도록 설계될 수도 있다.
또한, 복수의 패드 영역은 서로 다른 층상에 형성될 수도 있고, 동일한 층 상에 형성될 수도 있다. 본 발명의 일 실시예에 따른 전자 패널(EP)은 다양한 패드 영역(PA)을 구비할 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 발명에서의 패드 영역(PA)은 외부 입력(TC)를 감지하는 신호가 송수신되는 영역인 경우를 예시적으로 설명한다. 이하, 자세한 설명은 후술하기로 한다.
주변 영역(NAA)은 액티브 영역(AA) 및 패드 영역(PA)에 인접한다. 본 실시예에서, 주변 영역(NAA)은 액티브 영역(AA) 및 패드 영역(PA) 각각을 에워쌀 수 있다.
회로 기판(CB)은 일 측이 패드 영역(PA)에 중첩하도록 배치된다. 회로 기판(CB)은 전자 패널(EP)에 전기적 신호를 제공하거나 전자 패널(EP)로부터 생성된 전기적 신호를 제공받을 수 있다. 전기적 신호는 교류 신호 및 직류 신호를 포함할 수 있다.
미 도시되었으나, 회로 기판(CB)은 복수의 신호 배선들을 포함할 수 있다. 신호 배선들 각각은 패드 영역(PA)에 접속될 수 있다. 한편, 회로 기판(CB)은 전자 소자를 더 포함할 수 있다. 전자 소자는 집적 회로(inter circuit)를 포함한다.
도 2a 및 도 2b를 참조하면, 회로 기판(CB)는 플렉스블(flexible)한 특성을 가질 수 있다. 예를 들어, 회로 기판(CB)의 일 부분은 전자 패널(EP)의 전면에 배치된 패드 영역(PA)와 접속되며, 회로 기판(CB) 중 패드 영역(PA)과 접속된 이외의 부분은 전자 패널(EP)의 배면으로 폴딩(folding)될 수 있다.
본 발명의 일 실시예에 따르면, 전자 패널(EP)은 플렉서블한 특성을 가진다. 전자 패널(EP)은 폴딩축(XP)을 중심으로 폴딩될 수 있다. 도 2b는 인 폴딩(in-folding) 상태의 전자 패널(EP)을 도시한 것이다.
도 1을 참조하면, 전자 패널(EP)은 언 폴딩(unfolding) 상태에서 액티브 영역(AA)의 전면이 제3 방향(DR3)을 향하도록 펼쳐진다. 상술한 바와 같이, 전자 패널(EP)은 전면에 액티브 영역(AA) 및 주변 영역(NAA)을 제공한다. 액티브 영역(AA)은 영상이 표시되는 영역이고, 동시에 외부 입력(TC)를 감지하는 영역일 수 있다. 이에 대한 중복된 설명은 생략하기로 한다.
도 2b를 참조하면, 전자 패널(EP)은 인 폴딩 상태로 변형될 수 있다. 인 폴딩 상태의 전자 패널(EP)은 액티브 영역(AA)을 감싸도록 폴딩 된다. 이에 따라, 인 폴딩 상태의 전자 패널(EP)은 외부로부터 액티브 영역(AA)을 보호할 수 있다.
본 발명에 따르면, 전자 패널(EP)은 외부에서 인가되는 힘에 의해 다양한 형상으로 변형될 수 있도록 유연성을 가질 수 있다.
도 2c를 참조하면, 전자 패널(EP)은 벤딩 영역(BA) 및 벤딩 영역(BA)과 인접한 비벤딩 영역(NBA)를 포함할 수 있다. 일 실시예에 따르면, 비벤딩 영역(NBA)은 회로 기판(CB)이 배치된 주변 영역(NAA)에 형성될 수 있다. 전자 패널(EP)은 폴딩축(FX)을 중심으로 벤딩될 수 있다. 이에 따라, 회로 기판(CB)은 전자 패널(EP)의 하부면과 인접하도록 배치될 수 있다.
다만, 이는 예시적으로 도시된 것이고 폴딩축(FX)의 위치에 따라 폴딩 되는 형상은 다양하게 변형될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 3은 본 발명의 일 실시예에 따른 전자 패널을 간략히 도시한 평면도이다. 도 4a는 도 3에 도시된 전자 패널의 일부 영역을 도시한 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 전자 패널의 일부 영역을 도시한 단면도이다.
용이한 설명을 위해 도 4a에는 액티브 영역(AA) 및 패드 영역(PA)의 일부 영역을 도시하였고, 도 4b에는 도 4a와 대응되는 영역을 도시하였다. 이하, 도 3 내지 도 4b를 참조하여 본 발명에 대해 설명한다.
도 3 및 도 4a에 도시된 것과 같이, 전자 패널(EP)은 표시 유닛(DU) 및 입력 감지 유닛(SU)을 포함한다. 본 실시예에서 입력 감지 유닛(SU)은 표시 유닛(DU) 상에 배치된 것으로 도시되었다. 다만, 이는 예시적으로 도시된 것이고, 입력 감지 유닛(SU)은 표시 유닛(DU) 하 측에 배치될 수도 있고, 표시 유닛(DU) 내부에 삽입될 수도 있다. 입력 감지 유닛(SU)은 다양한 위치에 배치될 수 있으며 어느 하나의 실시예로 한정되지 않는다.
도 4a를 참조하면, 표시 유닛(DU)은 베이스 층(BSL), 화소 정의막(PDL), 표시 소자(DEM), 및 봉지층(EC)을 포함할 수 있다. 표시 유닛(DU)은 액티브 영역(AA)에 배열된 복수의 발광 영역들(PXA)을 포함할 수 있다. 도 3b에는 발광 영역들(PXA) 중 두 개의 발광 영역들이 배치된 영역을 도시하였다.
도시되지 않았으나, 베이스 층(BSL)은 복수의 절연층들 및 복수의 도전층들을 포함할 수 있다. 복수의 도전층들 및 복수의 절연층들은 표시 소자(DEM)에 연결되는 박막 트랜지스터 및 커패시터를 구성할 수 있다.
화소 정의막(PDL)은 베이스 층(BSL) 상에 배치된다. 화소 정의막(PDL)에는 소정의 개구부들(OP)이 정의된다. 개구부들(OP)은 각각 발광 영역들(PXA)을 정의할 수 있다.
표시 소자(DEM)는 베이스 층(BSL) 상에 배치된다. 표시 소자(DEM)는 개구부들(OP) 각각에 배치될 수 있다. 표시 소자(DEM)는 박막 트랜지스터 및 커패시터를 통해 전달된 전기적 신호에 따라 광을 표시하여 영상을 구현한다.
표시 소자(DEM)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 소자(DEM)는 전기 영동 소자, 액정 커패시터, 전기 습윤 소자, 또는 유기발광소자일 수 있다. 본 실시예에서, 표시 소자(DEM)는 유기발광소자인 실시예를 예시적으로 설명한다.
표시 소자(DEM)는 제1 전극(EL1), 발광층(EML), 및 제2 전극(EL2)을 포함한다. 표시 소자(DEM)는 제1 전극(EL1) 및 제2 전극(EL2) 사이의 전위차에 따라 발광층(EML)을 활성화시켜 광을 생성할 수 있다. 이에 따라, 발광 영역들(PXA)은 발광층(EML)이 배치된 영역과 대응될 수 있다.
한편, 발광 영역들(PXA)은 서로 상이한 크기를 가질 수 있다. 예를 들어, 발광 영역들(PXA) 각각은 발하는 광의 컬러들에 따라 상이한 크기를 가질 수 있다. 상이한 컬러들마다 이에 적합한 크기의 발광 영역을 제공함으로써, 다양한 컬러들에 대해 균일한 광 효율을 가질 수 있도록 할 수 있다.
봉지층(EC)은 표시 소자(DEM)를 커버한다. 봉지층(EC)은 적어도 하나의 무기막 및/또는 유기막을 포함할 수 있다. 봉지층(EC)은 외부로부터 표시 소자(DEM)로의 수분 침투를 방지하고 표시 소자(DEM)를 보호한다. 또한, 봉지층(EC)은 표시 소자(DEM)와 입력 감지 유닛(SU) 사이에 배치되어 표시 소자(DEM)와 입력 감지 유닛(SU)을 전기적으로 분리시키는 역할을 할 수 있다.
입력 감지 유닛(SU)은 봉지층(EC) 상에 직접 배치될 수 있다. 즉, 입력 감지 유닛(SU)은 봉지층(EC) 상면에 증착 또는 패터닝되어 형성될 수 있다. 다만, 이는 예시적으로 도시된 것이고, 전자 장치(EA)는 입력 감지 유닛(SU)과 봉지층(EC) 사이에 개재된 컬러 필터나 버퍼층과 같은 미 도시된 부재를 더 포함할 수도 있다.
도 3을 참조하면, 입력 감지 유닛(SU)은 평면상에서 배치되는 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL2), 패드(PD)를 포함할 수 있다. 도전 패턴들은 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL2), 패드(PD)를 각각 구성한다.
제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 연장된다. 제1 감지 전극(TE1)은 복수로 구비되어 제1 방향(DR1)을 따라 배열될 수 있다. 제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 배열된 복수의 제1 센서 패턴들(SP1) 및 제1 센서 패턴들(SP1) 사이에 배치되어 인접하는 제1 센서 패턴들(SP1)을 연결하는 제1 연결 패턴들(BP1)을 포함한다.
제2 감지 전극(TE2)은 제1 감지 전극(TE1)과 절연되도록 배치될 수 있다. 제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 연장된다. 제2 감지 전극(TE2)은 복수로 구비되어 제2 방향(DR2)을 따라 배열될 수 있다. 제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 배열된 복수의 제2 센서 패턴들(SP2) 및 제2 센서 패턴들(SP2) 사이에 배치되어 인접하는 제2 센서 패턴들(SP2)을 연결하는 제2 연결 패턴들(BP2)을 포함한다.
입력 감지 유닛(SU)은 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 사이의 상호 정전 용량의 변화를 감지하여 외부 입력(TC: 도 1a 참조)를 감지하거나, 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 각각의 자기 정전 용량의 변화를 감지하여 외부 외부 입력(TC)를 감지할 수 있다. 본 발명의 일 실시예에 따른 입력 감지 유닛(SU)은 다양한 방식으로 외부 외부 입력(TC)를 감지할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 신호 라인(SL1)은 제1 감지 전극(TE1)에 연결된다. 제1 신호 라인(SL1)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다. 제2 신호 라인(SL2)은 제2 감지 전극(TE2)에 연결된다. 제2 신호 라인(SL2)은 주변 영역(NAA)에 배치되어 외부에서 시인되지 않을 수 있다.
한편, 본 실시예에서, 하나의 제1 감지 전극(TE1)은 두 개의 제1 신호 라인들과 연결될 수 있다. 하나의 제1 감지 전극(TE1)의 일 단 및 타 단은 서로 다른 제1 신호 라인(SL1)에 연결되고, 두 개의 제1 패드들에 연결될 수 있다. 이에 따라, 제2 감지 전극(TE2)에 비해 제1 감지 전극(TE1)이 상대적으로 긴 길이를 갖더라도 전 영역에 대해 전기적 신호가 균일하게 인가될 수 있다. 따라서, 입력 감지 유닛(SU)은 형상에 구애 받지 않고, 액티브 영역(AA) 전체에 대해 고른 외부 입력감지 환경을 제공할 수 있다.
다만, 이는 예시적으로 도시한 것이고, 제2 감지 전극(TE2)도 두 개의 제2 신호 라인들과 연결될 수 있고, 제1 감지 전극(TE1) 및 제2 감지 전극(TE2) 각각이 하나의 신호 라인들에만 연결될 수도 있다. 본 발명의 일 실시예에 따른 입력 감지 유닛(SU)은 다양한 방식으로 구동될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
패드들(PD)은 제1 패드(PD1) 및 제2 패드(PD2)를 포함할 수 있다. 상술한 바와 같이, 패드들(PD) 각각은 제1 신호 라인(SL1) 또는 제2 신호 라인(SL2)에 연결되어 제1 감지 전극(TE1) 또는 제2 감지 전극(TE2)에 전기적으로 연결될 수 있다. 회로 기판(CB: 도 1 참조) 등을 통해 제공되는 외부 단자는 패드들(PD)에 접속되어 입력 감지 유닛(SU)과 외부 구성을 전기적으로 연결할 수 있다.
도 4a를 참조하면, 입력 감지 유닛(SU)은 단면상에서 적층되는 복수의 도전 패턴들, 및 복수의 절연층들을 포함할 수 있다. 도전 패턴들은 서로 다른 층 상에 배치된 제1 도전층(10) 및 제2 도전층(20)으로 구분될 수 있다. 절연층들은 서로 다른 층 상에 배치된 제1 유기 절연층(30), 제2 절연층(40), 및 제3 절연층(50)을 포함할 수 있다.
도 3에 도시된 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL2), 패드들(PD)은 도전 패턴들(10, 20)에 의해 구성된다. 도 3에는 용이한 설명을 위해 제1 유기 절연층(30), 제2 절연층(40), 및 제3 절연층(50)은 생략하여 도시되었다.
제1 도전층(10)은 표시 유닛(DU) 상에 배치된다. 제1 도전층(10)은 복수의 제1 도전 패턴들(11, 12)을 포함한다. 제1 도전 패턴들(11, 12) 각각은 상술한 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL2), 및 패드들(PD) 중 어느 하나를 구성할 수 있다.
제1 도전 패턴들(11, 12)은 제1 패턴(11) 및 제2 패턴(12)을 포함할 수 있다. 제1 패턴(11)과 제2 패턴(12)은 동일한 층상에 배치되고 동일한 형상을 가질 수 있다. 제1 패턴(11)의 상면은 제1 절연층(30)에 의해 커버된다. 제2 패턴(12)의 상면의 일부는 제2 도전층(20)과 접촉할 수 있다.
제2 도전층(20)은 제1 도전층(10) 상에 배치된다. 제2 도전층(20)은 복수의 제2 도전 패턴들(21, 22) 및 접속 패턴(23)을 포함한다. 제2 도전 패턴들(21, 22) 각각은 상술한 제1 감지 전극(TE1), 제2 감지 전극(TE2), 제1 신호 라인(SL1), 제2 신호 라인(SL2) 중 어느 하나를 구성할 수 있다. 접속 패턴(23)은 패드들(PD) 중 어느 하나를 구성할 수 있다.
제2 도전 패턴들(21, 22)은 제3 패턴(21), 제4 패턴(22)을 포함할 수 있다. 제3 패턴(21) 및 제4 패턴(22)은 액티브 영역(AA)에 배치될 수 있다. 접속 패턴(23)은 패드 영역(PA)에 배치될 수 있다.
제3 패턴(21), 제4 패턴(22), 및 접속 패턴(23) 각각은 상이한 형상을 가질 수 있다. 제3 패턴(21)은 제1 절연층(30) 상에 배치되어 제1 도전층(10)으로부터 이격된 패턴일 수 있다. 제4 패턴(22)은 제1 절연층(30)을 관통하여 제1 도전층(10)과 접촉하는 패턴일 수 있다. 제2 패턴(12)의 상면은 제4 패턴(22)의 하면과 접촉할 수 있다. 접속 패턴(23)은 상면의 일부가 제3 절연층(50)의 개구부(50-OP)에 의해 노출될 수 있다.
한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 다른 입력 감지 유닛(SU)에 있어서, 제2 패턴(12) 및 제4 패턴(22)은 생략될 수도 있다. 이때, 제1 도전층(10)은 제1 패턴들(11)로 구성되고, 제2 도전층(20)은 제3 패턴들(21)로 구성될 수 있다.
제1 도전 패턴들(11, 12) 및 제2 도전 패턴들(21, 22) 각각은 화소 정의막(PDL)과 중첩하는 영역에 배치될 수 있다. 제1 도전층(10) 및 제2 도전층(20) 각각은 발광 영역들(PXA)과 비 중첩하도록 배치될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 제1 도전층(10) 및 제2 도전층(20)은 불투명한 물질로 형성되거나 넓은 면적을 갖더라도 발광 영역들(PXA)에 표시되는 영상(IM)에 영향을 미치지 않을 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 도전층(10) 및 제2 도전층(20) 각각은 발광 영역들(PXA) 중 적어도 일부와 중첩하도록 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 절연층(30)은 제1 도전층(10)과 제2 도전층(20) 사이에 배치된다. 제1 절연층(30)은 제1 도전층(10)과 제2 도전층(20)을 단면상에서 이격 및 분리시킨다. 한편, 제1 도전층(10)과 제2 도전층(20) 중 일부는 제1 절연층(30)을 관통하는 컨택홀(CH)을 통해 전기적으로 접속될 수 있다. 이에 따라, 제1 패턴(11)과 제3 패턴(21)은 각각 제1 절연층(30)을 사이에 두고 서로 이격될 수 있고, 제2 패턴(12)과 제4 패턴(22)은 컨택홀(CH)을 통해 전기적으로 접속될 수 있다.
제1 절연층(30)은 절연성을 가지며 광학적으로 투명할 수 있다. 한편, 본 실시예에서, 제1 절연층(30)은 유기물을 포함할 수 있다. 이에 따라, 입력 감지 유닛(SU)은 플렉서블한 특성을 가질 수 있다. 이하, 제1 절연층(30)은 제1 유기 절연층(30)으로 정의한다.
본 발명에 따른 제2 절연층(40, 이하, 패턴층)은 복수의 유기 패턴들(40A, 40B)로 이루어진 패턴층(40)일 수 있다. 유기 패턴들(40A, 40B)은 제2 도전층(20)과 중첩하여 배치된다. 유기 패턴들(40A, 40B)은 화소 정의막(PLD)과 중첩하여 배치되며, 발광 영역들(PXA)과 비 중첩한다.
제3 절연층(50)은 패턴층(40) 상에 배치된다. 제3 절연층(50)은 패턴층(40) 및 제2 도전층(20)을 커버한다. 한편, 제3 절연층(50)은 패드 영역(PA)에 배치된 접속 패턴(23)과는 비 중첩할 수 있다. 제3 절연층(50)에는 접속 패턴(23)의 적어도 일부를 노출시키는 개구부(50-OP)가 형성될 수 있다.
제3 절연층(50)으로부터 노출된 접속 패턴(23)에는 회로 기판(CB)이 접속될 수 있다. 접속 부재(AM)는 개구부(50-OP)에 제공되어 제2 도전층(20)에 의해 정의되는 패드와 회로 기판(CB)을 전기적으로 연결한다. 이에 따라, 제3 절연층(50)으로부터 노출된 접속 패턴(23)은 접속 부재(AM)와 접촉할 수 있다.
제3 절연층(50)은 절연물질을 포함할 수 있다. 제3 절연층(50)은 적어도 하나의 무기막 및/또는 유기막을 포함할 수 있다. 제3 절연층(50)은 유기물을 포함하는 경우 입력 감지 유닛(SU)의 연성을 향상시킬 수 있다. 제3 절연층(50)은 무기물을 포함하는 경우 박형의 입력 감지 유닛(SU)을 제공할 수 있으며, 내 충격 강도가 향상된 입력 감지 유닛(SU)을 제공할 수 있다. 제3 절연층(50)이 유기물을 포함하는 경우 패턴층(40)은 제3 절연층(50)과 동일한 물질을 포함할 수 있다. 또한, 제3 절연층(50)은 제1 유기 절연층(30)과 동일한 물질을 포함할 수 있다. 이하, 제3 절연층(50)은 제2 유기 절연층(50)으로 정의한다.
본 발명의 일 실시예에 따른 제2 유기 절연층(50)은 다양한 물질을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 이하, 제2 유기 절연층(50)은 유기물을 포함하는 것으로 설명한다.
도 4b를 참조하면, 전자 패널(EP-M)은 복수의 층들을 포함하는 제1 도전층(10-M) 및 제2 도전층(20-M)을 포함할 수 있다. 제1 도전층(10-M)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 층(A1), 제2 층(A2), 및 제3 층(A3)을 포함할 수 있다.
제1 층(A1), 제2 층(A2), 및 제3 층(A3)은 서로 동일하거나 상이한 물질을 포함할 수 있다. 제1 도전층(10-M)은 복수의 층들로 형성되어 공정 신뢰성이 향상되고, 내부 저항이 감소되어 향상된 전기적 특성을 가질 수 있다.
제2 도전층(20-M)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 층(B1), 제2 층(B2), 및 제3 층(B3)을 포함할 수 있다. 제1 층(B1), 제2 층(B2), 및 제3 층(B3)은 서로 동일하거나 상이한 물질을 포함할 수 있고, 제1 층(A1), 제2 층(A2), 및 제3 층(A3)과 서로 동일하거나 상이한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 패널(EP, EP-M)은 제1 유기 절연층(30)의 상면의 일부를 노출시키고 제2 도전층(20)을 커버하는 패턴층(40)을 포함할 수 있다. 이에 따라, 제1 유기 절연층(30)의 유연성을 방해하지 않으면서도 제2 도전층(20)의 상면을 보호할 수 있는 기능층이 구비될 수 있어, 전자 패널(EP, EP-M)의 공정 신뢰성이 향상될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 5는 도 3에 도시된 일부 영역을 확대하여 도시한 평면도이다. 도 5에는 도 3의 I-I'가 도시된 영역을 확대하여 도시하였다. 한편, 도 5에는 용이한 설명을 위해 입력 감지 유닛(SU)을 구성하는 도전 패턴들만을 도시하였으며, 절연층들(30, 40, 50: 도 4a 참조)은 생략하여 도시하였다.
도 5에 도시된 것과 같이, 도전 패턴들은 복수의 메쉬선들(MSL)을 포함할 수 있다. 메쉬선들(MSL)은 제4 방향(DR4)으로 연장된 제1 메쉬선(MSL1) 및 제5 방향(DR5)으로 연장되어 제1 메쉬선(MSL1)과 교차하는 제2 메쉬선(MSL2)을 포함한다. 제1 메쉬선(MSL1)과 제2 메쉬선(MSL2)은 소정의 메쉬 개구부(MSL-OP)를 형성할 수 있다.
상술한 제1 도전 패턴들(11, 12) 및 제2 도전 패턴들(21, 22) 각각은 메쉬선들 각각의 일부일 수 있다. 제1 도전층(10)의 상면 또는 제2 도전층(20)의 상면은 메쉬선들(MSL)의 상면과 대응된다.
복수의 제1 센서 패턴들(SP1)이 제2 방향(DR2)에서 서로 이격되어 배치되고, 복수의 제2 센서 패턴들(SP2)이 제1 방향(DR1)에서 서로 이격되어 배치된다. 제2 연결 패턴(BP2)은 제1 방향(DR1)을 따라 연장되어 제2 센서 패턴들(SP2)을 연결할 수 있다. 본 실시예에서, 제2 센서 패턴들(SP2) 및 제2 연결 패턴(BP2)은 각각 메쉬선들(MSL)을 포함할 수 있고, 일체로 형성될 수 있다.
제1 센서 패턴들(SP1)은 제4 방향(DR4) 및 제5 방향(DR5)을 따라 연장된 제1 연결 패턴(BP1)에 의해 연결될 수 있다. 제1 연결 패턴(BP1)과 제2 연결 패턴(BP2)은 서로 다른 층 상에 배치된다. 본 실시예에서, 제1 연결 패턴(BP1)은 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2) 및 제2 연결 패턴(BP2)과 상이한 층 상에 배치될 수 있다.
제1 연결 패턴(BP1)은 메쉬선들(MSL)로 구성되거나 투명 패턴으로 구성될 수 있다. 또한, 본 발명의 일 실시예에 따른 제1 연결 패턴(BP1)은 제1 센서 패턴들(SP1)과 동일한 층 상에 배치될 수도 있다. 이때, 제1 센서 패턴들(SP1)과 제2 센서 패턴들(SP2)은 서로 상이한 층 상에 배치될 수 있고, 제1 연결 패턴(BP1)은 제1 센서 패턴들(SP1)과 일체로 형성될 수 있다.
본 발명의 일 실시예에 따른 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 제1 연결 패턴(BP1), 및 제2 연결 패턴(BP2) 각각은 제1 도전층(10: 도 4a 참조) 및 제2 도전층(20: 도 4a 참조)을 구성할 수 있으며, 다양한 조합으로 구성될 수 있다. 패턴층(40)은 제2 도전층(20)을 구성하는 메쉬선들(MSL)의 상면을 커버하고, 메쉬 개구부들에 의해 노출된 제1 유기 절연층(30: 도 30a 참조)의 상면을 노출 시킨다. 도 6a에는 도 3에 도시된 I-I', II-II', III-III'를 따라 자른 영역들을 도시하였고, 도 6b 및 도 6c에는 도 6a와 대응되는 영역들을 도시하였다.
도 3에 도시된 I-I'는 도 5에 도시된 I-I'와 대응될 수 있다. 따라서, 제1 도전 패턴들 및 제2 도전 패턴들 각각은 메쉬선들(MSL) 각각의 일부분과 대응될 수 있다.
이하, 도 6a 내지 도 6c를 참조하여 본 발명의 일 실시예에 따른 전자 패널들(EP, EP-1, EP-2)에 대해 설명한다. 한편, 도 1 내지 도 5에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
본 실시예에서, 전자 패널(EP)은 베이스 기판(BS) 및 입력 감지 유닛(SU)을 포함할 수 있다. 베이스 기판(BS)은 상술한 표시 유닛(DU)과 대응될 수 있다. 다만, 이는 예시적으로 기재한 것이고 베이스 기판(BS)은 절연 기판일 수 있다. 이때, 전자 패널(EP)의 액티브 영역(AA: 외부 입력(TC: 도 1a 참조)만을 감지하고 이미지)는 표시되지 않을 수도 있다. 본 발명의 일 실시예에 따른 전자 패널(EP)은 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 6a에 도시된 것과 같이, 전자 패널(EP)은 제2 연결 패턴(BP2) 하측에 배치된 제1 연결 패턴(BP1)을 포함할 수 있다. 이에 따라, 제1 도전층(10)은 제1 연결 패턴(BP1)을 포함할 수 있다.
제1 도전 패턴들(11, 12)은 제1 연결 패턴(BP1)을 구성한다. 이에 따라, 도 6a에 도시된 제1 도전 패턴들(11, 12)은 미 도시된 다른 방향에서 서로 연결될 수 있다.
제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)은 동일한 층 상에 배치된다. 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)은 제1 연결 패턴(BP1) 상에 배치된다. 이에 따라, 제2 도전층(20)은 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)을 포함할 수 있다.
제2 도전 패턴들(21, 22)은 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)을 구성할 수 있다. 본 실시예에서, 제2 센서 패턴들(SP2) 및 제2 연결 패턴(BP2)은 제2 도전 패턴들(21, 22) 중 제3 패턴(21)으로 구성될 수 있고, 제1 센서 패턴들(SP1)은 제3 패턴(21) 및 제4 패턴(22)으로 구성될 수 있다.
상술한 바와 같이, 제3 패턴(21)은 제2 도전 패턴들(21, 22) 중 단면상에서 제1 도전층(10)으로부터 이격되어 배치된 패턴일 수 있다. 제3 패턴(21)은 제1 유기 절연층(30) 상면에 배치되어 제1 도전층(10)과 직접 연결되지 않는다.
제4 패턴(22)은 제2 도전 패턴들(21, 22) 중 제1 유기 절연층(30)을 관통하는 패턴일 수 있다. 제4 패턴(22)은 제1 도전 패턴들(11, 12) 중 제2 패턴(12)에 접속된다. 제4 패턴(22)은 제1 도전층(10)과 직접 연결된다.
한편, 본 실시예에서, 제2 도전층(20)은 제1 패드(PD1) 및 제2 패드(PD2)를 더 포함할 수 있다. 제1 패드(PD1) 및 제2 패드(PD2) 각각은 접속 패턴들(23)로 구성될 수 있다. 본 실시예에서, 제1 패드(PD1) 및 제2 패드(PD2) 각각은 접속 패턴들(23)을 포함한다.
제1 유기 절연층(30)은 제1 도전층(10)과 제2 도전층(20) 사이에 배치된다. 제1 유기 절연층(30)은 평면상에서 액티브 영역(AA) 및 패드 영역(PA)에 중첩하도록 배치될 수 있다. 제1 유기 절연층(30)은 액티브 영역(AA)으로부터 연장되어 패드 영역(PA)까지 도달할 수 있다. 이에 따라, 패드 영역(PA)에 배치된 접속 패턴들(23)은 제1 유기 절연층(30) 상에 배치될 수 있다.
패턴층(40)은 제2 도전층(20) 상에서 중첩하여 배치된다. 따라서, 유기 패턴들(40A, 40B)은 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)의 상면(20-S1)과 접촉한다. 유기 패턴들(40A, 40B)은 제1 유기 절연층(30)의 상면 중 제2 도전 패턴들(21, 22)에 의해 노출된 제1 유기 절연층(30)의 상면과 비 중첩한다.
제2 유기 절연층(50)은 패턴층(40) 상에 배치된다. 제2 유기 절연층(50)은 패턴층(40) 및 제1 유기 절연층(30)의 상면 중 제2 도전 패턴들(21, 22)에 의해 노출된 제1 유기 절연층(30)의 상면을 커버한다.
제2 유기 절연층(50)은 패드 영역(PA)을 커버할 수 있다. 패드 영역(PA)을 커버하는 제2 유기 절연층(50) 중 접속 패턴(23)과 중첩하는 재3 절연층(50)은 개구부(50-OP)가 정의될 수 있다. 따라서, 접속 패턴(23)의 일부는 개구부(50-OP)에 의해 노출될 수 있다.
한편, 도 6b에 도시된 것과 같이, 전자 패널(EP-1)은 복수의 도전 패턴들을 포함하는 패드들(PD1-1, PD2-1)을 포함할 수 있다. 입력 감지 유닛(SU-1)은 제1 도전층(10-1), 제2 도전층(20-1), 제1 유기 절연층(30-1), 및 패턴층(40-1)을 포함한다. 제1 도전층(10-1)은 제1 연결 패턴(BP1)을 구성하는 제1 도전 패턴들(11-1, 12-1), 및 패드 영역(PA)에 배치된 하부 접속 패턴(13-1)을 포함할 수 있다.
제1 유기 절연층(30-1)은 패드 영역(PA)에 형성된 개구부(30-OP)를 더 포함할 수 있다. 패드 영역(PA)에는 접속 패턴(23-1)이 배치된다. 접속 패턴(23-1)은 하부 접속 패턴(13-1)과 중첩하여 배치된다. 접속 패턴(23-1)은 제1 유기 절연층(30-1)에 정의된 개구부(30-OP)를 통해 하부 접속 패턴(13-1)과 연결될 수 있다. 이에 따라, 패드들(PD1-1, PD2-1)은 접속 패턴(13-1) 및 하부 접속 패턴(23-1)을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 패널(EP-1)은 복수의 도전 패턴들을 포함하는 패드들(PD1-1, PD2-1)을 포함함으로써, 패드들(PD1-1, PD2-1)의 내부 저항을 감소시킬 수 있다.
한편, 도 6c에 도시된 것과 같이, 전자 패널(EP-2)의 패턴층(40-2)은 패드 영역(PA)에 배치된 패드 패턴층(40C)을 포함한다.
전자 패널(EP-2)은 복수의 도전 패턴들을 포함하는 패드들(PD1-2, PD2-2) 포함할 수 있다. 입력 감지 유닛(SU-2)은 제1 도전층(10-2), 제2 도전층(20-2), 제1 유기 절연층(30-2), 및 패턴층(40-2)을 포함한다. 제1 도전층(10-2)은 제1 연결 패턴(BP1)을 구성하는 제1 도전 패턴들(11-2, 12-2), 및 패드 영역(PA)에 배치된 하부 접속 패턴(13-2)을 포함할 수 있다.
제1 유기 절연층(30-2)은 패드 영역(PA)에 형성된 개구부(30-OP)를 더 포함할 수 있다. 패드 영역(PA)에는 접속 패턴(23-2)이 배치된다. 접속 패턴(23-2)은 하부 접속 패턴(13-2)과 중첩하여 배치된다. 접속 패턴(23-2)은 제1 유기 절연층(30-2)에 정의된 개구부(30-OP)를 통해 하부 접속 패턴(13-2)과 연결될 수 있다. 이에 따라, 패드들(PD1-2, PD2-2)은 접속 패턴(13-2) 및 하부 접속 패턴(23-2)을 포함할 수 있다.
패드 패턴층(40C)은 접속 패턴(13-2) 및 제2 유기 절연층(50-2) 사이에 배치된다. 은 접속 패턴(13-2)의 상면(20-S2)의 일부를 노출시키는 개구부(40-OP)를 정의한다. 패드 패턴층(40C)의 개구부(40-OP)는 제2 유기 절연층(50-2)의 개구부(50-OP)에 중첩할 수 있다. 따라서, 접속 패턴(13-2)의 상면(20-S2)은 패드 패턴층(40C)의 개구부(40-OP) 및 제2 유기 절연층(50-2)의 개구부(50-OP)에 의해 노출될 수 있다.
도 7는 본 발명의 일 실시예에 따른 전자 패널의 일 영역의 평면도이다. 도 8은 도 7에 도시된 전자 패널의 일부 영역을 도시한 단면도이다. 한편, 도 7에는 용이한 설명을 위해 입력 감지 유닛(SU)을 구성하는 도전 패턴들만을 도시하였으며, 절연층들(30, 40, 50: 도 4a 참조)은 생략하여 도시하였다. 도 5 및 도 6a와 동일한 구성에 대해 동일한 참조 부호를 사용하며, 중복된 설명은 생략한다.
도 7을 참조하면, 제1 연결 패턴(BP1)은 제4 방향(DR4) 및 제5 방향(DR5)을 따라 연장된 제1 연결 패턴(BP1)에 의해 연결될 수 있다. 제1 연결 패턴(BP1)은 제1 서브 패턴(BP1-1) 및 제2 서브 패턴(BP1-2)을 포함한다. 제1 서브 패턴(BP1-1) 및 제2 서브 패턴(BP1-2)은 동일층 상에 배치된다. 제1 서브 패턴(BP1-1) 및 제2 서브 패턴(BP1-2) 각각은 메쉬선들(MSL)로 구성되거나 투명 패턴으로 구성될 수 있다. 제1 서브 패턴(BP1-1) 및 제2 서브 패턴(BP1-2)은 제1 서브 패턴(BP1-1) 및 제2 서브 패턴(BP1-2) 사이에 배치된 가지 패턴들에의해 연결될 수 있다.
제1 연결 패턴(BP1)과 제2 연결 패턴(BP2)은 서로 다른 층 상에 배치된다. 본 실시예에서, 제1 연결 패턴(BP1)은 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2) 및 제2 연결 패턴(BP2)과 상이한 층 상에 배치될 수 있다.
제1 연결 패턴(BP1)은 제1 센서 패턴들(SP1) 중 일부와 평면상에서 중첩하도록 배치될 수 있다. 제1 서브 패턴(BP1-1)은 제1 컨택홀(CH_S1)을 통해 제1 센서 패턴들(SP1)과 연결될 수 있다. 제2 서브 패턴(BP1-2) 제2 컨택홀(CH_S2)을 통해 제1 센서 패턴들(SP1)과 연결될 수 있다.
제2 센서 패턴들(SP2) 중 제1 연결 패턴(BP1)과 중첩하는 일부는 제거될 수도 있다. 이에 따라, 제2 센서 패턴들(SP2)과 제1 연결 패턴(BP1) 사이에 형성될 수 있는 기생 커패시터나 제조 공정 시 발생될 수 있는 쇼트(short) 문제를 방지할 수 있어 전자 패널의 신뢰성이 향상될 수 있다.도 8에 도시된 것과 같이, 전자 패널(EP)은 제2 연결 패턴(BP2) 하측에 배치된 제1 연결 패턴(BP1)을 포함할 수 있다. 이에 따라, 제1 도전층(10-3)은 제1 연결 패턴(BP1)을 포함할 수 있다. 제1 도전층(10-3)은 제1 도전 패턴들(11-3, 12-3)을 포함한다.
제1 도전 패턴들(11-3, 12-3)은 제1 연결 패턴(BP1)을 구성한다. 이에 따라, 도 8에 도시된 제1 도전 패턴들(11-3, 12-3)은 미 도시된 다른 방향에서 서로 연결될 수 있다. 제1 도전 패턴들(11-3, 12-3) 중 적어도 어느 하나는, 도 7에 도시된 컨택홀(CH_S1, CH_S2)을 통해 제1 센서 패턴들(SP1)과 연결되는 서브 도전 패턴들(12-A, 12-B)을 포함한다.
제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)은 동일한 층 상에 배치된다. 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)은 제1 연결 패턴(BP1) 상에 배치된다. 이에 따라, 제2 도전층(20-3)은 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)을 포함할 수 있다. 제2 도전층(20-3)은 제2 도전 패턴들(21-3, 22-3)을 포함한다.
제2 도전 패턴들(21, 22)은 제1 센서 패턴들(SP1), 제2 센서 패턴들(SP2), 및 제2 연결 패턴(BP2)을 구성할 수 있다. 본 실시예에서, 제2 센서 패턴들(SP2) 및 제2 연결 패턴(BP2)은 제2 도전 패턴들(21-3, 22-3) 중 제3 패턴(21-3)으로 구성될 수 있고, 제1 센서 패턴들(SP1)은 제4 패턴(22-3)으로 구성될 수 있다. 상술한 바와 같이, 제3 패턴(21-3)은 제2 도전 패턴들(21-3, 22-3) 중 단면상에서 제1 도전층(10)으로부터 이격되어 배치된 패턴일 수 있다. 제3 패턴(21-3)은 제1 유기 절연층(30) 상면에 배치되어 제1 도전층(10)과 직접 연결되지 않는다.
제4 패턴(22-3)은 제2 도전 패턴들(21-3, 22-3) 중 제1 유기 절연층(30-3)을 관통하는 패턴일 수 있다. 제4 패턴(22-3)은 제1 도전 패턴들(11-3, 12-3) 중 제2 패턴(12-3)에 접속된다. 예를 들어, 제4 패턴(22-3) 중 적어도 일부는 도 7의 컨택홀(CH_S1, CH_S2)을 통해 제1 연결 패턴(BP1)과 연결되는 서브 패턴들(22-A, 22-B)을 포함할 수 있다. 이에 따라, 제4 패턴(22)은 제1 도전층(10)과 직접 연결된다.
도 9은 본 발명의 일 실시예에 따른 입력 감지 유닛의 일부를 확대한 단면도이다. 도 1 내지 도 5와 동일한 구성에 대해 동일한 참조 부호를 사용하며 중복된 설명은 생략한다.
본 발명의 일 실시예에 따르면, 접속 패턴(40)과 제2 절연층(50)이 접촉하는 패턴층(40)의 계면(40-G)은 겉 표면이 불균일한 형상을 가질 수 있다. 도전 패턴(22)은 베이스 층(BS) 상에 도포된 예비 도전층을 패터닝 하여 형성될 수 있다. 이때, 유기물을 포함하는 패턴층(40)을 마스크로 이용하여 패터닝 할 수 있다. 예비 도전층을 패터닝 하는 공정에서 마스크로 이용된 패턴층(40)의 겉 표면이 손상될 수 있다. 이에 따라, 제2 절연층(50)과 접하는 패턴층(40)의 계면(40-G)은 불균일한 형상을 가질 수 있다.
본 발명에 따르면, 패턴층(40)은 제2 유기 절연층(50)과 동일한 물질을 포함하나, 패턴층(40)이 도전 패턴들을 패터닝 하는데 마스크로 이용됨으로써, 계면(40-G)을 통해 패턴층(40)과 제2 유기 절연층(50)을 구별할 수 있다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 전자 패널의 제조 방법을 도시한 단면도들이다. 도 10a 내지 도 10i에는 용이한 설명을 위해 도 6a에 도시된 전자 패널(EP)을 기준으로 도시하였다. 도 6a와 동일한 구성에 대해 참조 부호를 사용하며, 중복되는 설명은 생략한다. 이하, 도 10a 내지 도 10i를 참조하여 전자 패널(EP)의 제조 방법에 대해 설명한다.
도 10a에 도시된 것과 같이, 베이스 기판(BS)에 제1 도전층(10)을 형성한다. 베이스 기판(BS)은 상술한 표시 유닛(DU)이거나 절연 기판일 수 있다. 제1 도전층(10)은 복수의 제1 도전 패턴들(11, 12)을 포함한다.
도시되지 않았으나, 제1 도전 패턴들(11, 12)은 도전 물질을 베이스 기판(BS) 상면에 도포한 후, 도포된 도전 물질층을 패터닝하여 형성될 수 있다. 제1 도전 패턴들(11, 12)은 액티브 영역(AA)에 배치된 제1 연결 패턴(BP1)일 수 있다.
이후, 도 10b에 도시된 것과 같이, 제1 도전층(10) 상에 제1 초기층(30I)을 형성한다. 제1 초기층(30I)은 유기물을 포함할 수 있다. 제1 초기층(30I)은 액상의 유기물로 베이스 기판(BS) 및 제1 도전층(10) 상면을 코팅하여 형성될 수 있다.
이후, 도 10c에 도시된 것과 같이, 제1 초기층(30I)에 개구부(30-OP)를 형성하여 제1 유기 절연층(30)을 형성한다. 개구부(30-OP)는 제1 도전층(10)의 일부가 노출되도록 제1 도전층(10)의 일부와 중첩하는 제1 초기층(30I)을 제거하여 형성될 수 있다.
이후, 도 10d에 도시된 것과 같이, 제1 유기 절연층(30) 상에 제2 초기층(20I)을 형성한다. 제2 초기층(20I)은 제1 유기 절연층(30)의 상면을 커버한다. 제2 초기층(20I)은 개구부(30-OP)를 충진하며 형성될 수 있다. 이때, 제2 초기층(20I)은 개구부(30-OP)를 통해 노출된 제1 도전층(10)의 일부 패턴의 상면에 접촉한다.
제2 초기층(20I)은 도전물질을 포함할 수 있다. 제2 초기층(20I)은 복수의 도전 물질층들이 순차적으로 형성된 적층 구조를 갖도록 형성될 수도 있다. 제2 초기층(20I)은 증착 공정을 통해 형성될 수 있다.
이후, 도 10e 내지 도 10g에 도시된 것과 같이, 제2 초기층(20I) 상에 예비 패턴층(40I)을 형성한다. 예비 패턴층(40I)은 유기물을 포함할 수 있다. 예비 패턴층(40I)은 액상의 유기물로 제2 초기층(20I) 상면을 코팅하여 형성될 수 있다.
이후, 마스크(MS)를 이용하여 에칭(EC)을 진행한다. 에칭(EC) 공정을 통해 예비 패턴층(40I)은 마스크(MS)와 중첩되는 영역 이외의 부분이 제거될 수 있다. 예비 패턴층(40I)의 에칭(EC)을 통해 제2 초기층(20I) 상에 복수의 패턴들을 포함하는 패턴층(40)이 형성된다.
이후, 제2 초기층(40I)은 패턴층(40)을 마스크로 이용하여 제2 도전층(20)을 형성한다. 제2 도전층(20)은, 패턴층(40)을 마스크로 하여 제2 초기층(20I) 상에 광(PT)을 조사하고 이후, 현상(develop) 공정을 거쳐 광이 조사된 부분들이 제거되어 형성된다. 제2 도전층(20)은 복수의 제2 도전 패턴들(21, 22) 및 접속 패턴(23)을 포함한다.
이후, 도 10h에 도시된 것과 같이, 패턴층(40) 및 제2 도전층(20)에 의해 노출된 제1 유기 절연층(30) 상에 제3 초기층(50I)을 형성한다.
제3 초기층(50I)은 유기물을 포함할 수 있다. 제3 초기층(50I)은 액상의 유기물로 패턴층(40) 및 제2 도전층(20)에 의해 노출된 제1 유기 절연층(30) 각각의 상면을 코팅하여 형성될 수 있다.
일 실시예에 따르면, 패턴층(40)의 일부가 제거된 영역 상에 제3 초기층(50I)이 코딩될 수 있다. 제3 초기층(50I)은 제1 유기 절연층(30)과 동일한 물질을 포함할 수 있다.
이후, 도 10i에 도시된 것과 같이, 제2 유기 절연층(50)을 형성하여 전자 패널(EP)를 형성한다. 제2 유기 절연층(50)은 액티브 영역(AA) 및 패드 영역(PA)에 중첩하도록 형성될 수 있다. 제2 유기 절연층(50)은 패턴층(40)의 상면(40-S)을 커버한다.
제3 초기층(50I)에 개구부(50-OP)를 형성하여 제2 유기 절연층(50)을 형성한다. 개구부(50-OP)는 제2 도전층(20)의 일부가 노출되도록 제2 도전층(20)의 일부와 중첩하는 제3 초기층(50I)을 제거하여 형성될 수 있다.
제2 유기 절연층(50)은 제2 도전층(20) 중 패드 영역(PA)에 배치되어 패드들(PD1, PD2)을 정의하는 접속 패턴(23)의 상면(20-S2)을 노출시킨다. 상술한 바와 같이, 패드들(PD1, PD2)을 정의하는 접속 패턴(23)의 상면은 회로 기판(CB: 도 1 참조)에 접속될 수 있다.
본 발명의 일 실시예에 따르면, 제2 도전층(20) 상에 형성된 패턴층(40)을 포함함으로써, 기존 도전층을 형성하기 위해 포토 레지스트 패턴들을 스트립 용액으로 제거하는 과정에서 도전층 하부에 배치된 유기막이 손상됨을 방지할 수 있다. 또한, 패턴층(40)은 제2 유기 절연층(50)과 동일한 물질을 포함함으로써, 별도의 포토 레지스트 패턴들을 형성 및 제거하는 공정이 추가되지 않는다. 이에 따라, 공정 비용 및 시간을 감소 시킬 수 있다.
도 11a 내지 도 11j는 본 발명의 일 실시예에 따른 전자 패널의 제조 방법을 도시한 단면도들이다. 도 11a 내지 도 11j에는 용이한 설명을 위해 도 6c에 도시된 전자 패널(EP-2)을 기준으로 도시하였다. 도 6c와 동일한 구성에 대해 동일한 참조 부호를 사용하며, 도 10a 내지 도 10i와 중복되는 설명은 생략한다. 이하, 도 11a 내지 도 11j를 참조하여 전자 패널(EP-2)의 제조 방법에 대해 설명한다.
도 11a에 도시된 것과 같이, 베이스 기판(BS-2)에 제1 도전층(10-2)을 형성한다. 제1 도전층(10-2)은 제1 도전 패턴들(11-2), 제2 도전 패턴들(12-2), 및 하부 접속 패턴들(13-2)을 포함한다.
이후, 도 11b에 도시된 것과 같이, 제1 도전층(10-2) 상에 제1 초기층(30I-2)을 형성한다.
이후, 도 11c에 도시된 것과 같이, 제1 초기층(30I-2)에 개구부(30-OP)를 형성하여 제1 유기 절연층(30)을 형성한다. 개구부(30-OP)는 제2 도전 패턴들(12-2) 및 하부 접속 패턴들(13-2) 각각의 일부가 노출되도록 제1 초기층(30I-2)을 제거하여 형성될 수 있다.
이후, 도 11d에 도시된 것과 같이, 제1 유기 절연층(30-2) 상에 제2 초기층(20I-2)을 형성한다. 제2 초기층(20I-2)은 제1 유기 절연층(30-2)의 상면을 커버한다. 제2 초기층(20I-2)은 개구부(30-OP)를 충진하며 형성될 수 있다. 이때, 제2 초기층(20I-2)은 개구부(30-OP)를 통해 노출된 제2 도전 패턴들(12-2) 및 하부 접속 패턴들(13-2) 각각의 상면에 접촉한다.
이후, 도 11e 내지 도 11f에 도시된 것과 같이, 제2 초기층(20I-2) 상에 예비 패턴층(40I-2)을 형성한다.
이후, 제1 마스크(MS1)를 이용하여 제1 에칭(EC1)을 진행한다. 제1 에칭(EC) 공정을 통해 예비 패턴층(40I-2)은 제1 마스크(MS1)와 중첩되는 영역 이외의 부분이 제거될 수 있다. 예비 패턴층(40I-2)의 제1 에칭(EC1)을 통해 제2 초기층(20I-2) 상에 복수의 패턴들을 포함하는 패턴층(40-2)이 형성된다.
이후, 제2 초기층(40I-2)은 패턴층(40-2)을 마스크로 이용하여 제2 도전층(20-2)을 형성한다. 제2 도전층(20-2)은, 패턴층(40-2)을 마스크로 하여 제2 초기층(20I-2) 상에 광(PT)을 조사하고 이후, 현상(develop) 공정을 거쳐 광이 조사된 부분들이 제거되어 형성된다. 제2 도전층(20-2)은 복수의 제2 도전 패턴들(21-2, 22-2) 및 접속 패턴(23-2)이 형성될 수 있다. 접속 패턴(23-2)은 개구부(30-OP)를 통해 하부 접속 패턴(13-2)와 연결될 수 있다.
이후, 도 11g 및 도 11h에 도시된 것과 같이, 제2 마스크(MS2)를 이용하여 제2 에칭(EC2)을 진행한다. 제2 에칭(EC2)을 통해 패턴층(40-2)의 복수의 유기 패턴들(40A-2, 40B-2, 40C-2) 중 개구부(30-OP)에 형성된 유기 패턴들(40C)의 일부를 제거한다.
이에 따라, 개구부(30-OP)와 중첩하는 제2 도전층(20-2)의 상면(20-S2)의 일부가 노출될 수 있다. 일 실시 예에 따르면, 접속 패턴(23-2)의 상면(20-S2)의 일부가 노출될 수 있다.
이후, 도 11i에 도시된 것과 같이, 패턴층(40-2) 및 제2 도전층(20-2)에 의해 노출된 제1 유기 절연층(30-2) 상에 제3 초기층(50I-2)을 형성한다.
이후, 도 11j에 도시된 것과 같이, 제2 유기 절연층(50-2)을 형성하여 전자 패널(EP)를 형성한다.
제2 유기 절연층(50-2)은 액티브 영역(AA) 및 패드 영역(PA)에 중첩하도록 형성될 수 있다. 제2 유기 절연층(50-2)은 패턴층(40-2)의 상면(40-S)을 커버한다.
제3 초기층(50I-2)에 개구부(50-OP)를 형성하여 제2 유기 절연층(50-2)을 형성한다. 개구부(50-OP)는 제2 도전층(20-2)의 일부가 노출되도록 제2 도전층(20-2)의 일부와 중첩하는 제3 초기층(50I)을 제거하여 형성될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EP: 전자 패널 10: 제1 도전층
20: 제2 도전층 30: 제1 유기 절연층
40: 패턴층 50: 제2 유기 절연층

Claims (20)

  1. 액티브 영역 및 패드 영역을 포함하고, 입력 감지 유닛을 포함하는 전자 패널; 및
    상기 패드 영역과 일 측이 중첩하는 회로 기판을 포함하고,
    상기 전자 패널은,
    상기 액티브 영역 상에 배치되는 복수의 제1 도전 패턴들을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고, 상기 액티브 영역 상에 배치되는 복수의 제2 도전 패턴들을 포함하는 제2 도전층;
    상기 제1 도전층 및 상기 제2 도전층 사이에 배치된 제1 유기 절연층;
    상기 제2 도전층 상에 배치되고, 상기 제2 도전 패턴들과 중첩하고 복수의 유기 패턴들을 포함하는 패턴층; 및
    상기 제1 유기 절연층 상에 배치되고 상기 패턴층 및 상기 제2 도전층과 접촉하는 제2 유기 절연층을 포함하고,
    상기 패턴층은,
    상기 제2 도전층의 일 면을 커버하고, 상기 제2 유기 절연층과 동일 물질을 포함하는 전자 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 패턴층은,
    상기 제1 유기 절연층의 상면 중 상기 제2 도전 패턴들에 의해 노출된 상기 제1 유기 절연층의 상면의 일부와 비 중첩하고, 상기 제2 도전 패턴들의 상면과 접촉하는 것을 특징으로 하는 전자 장치.
  4. 제3 항에 있어서,
    상기 제2 도전 패턴들은,
    상기 제1 유기 절연층 상에 배치된 제1 패턴들; 및
    상기 제1 유기 절연층을 관통하여 상기 제1 도전 패턴들 중 적어도 어느 하나와 연결된 제2 패턴들을 포함하는 것을 특징으로 하는 전자 장치.
  5. 제4 항에 있어서,
    상기 제2 도전 패턴들은 상기 제1 유기 절연층의 상기 상면을 노출시키는 복수의 개구부들을 정의하는 메쉬선들을 포함하고,
    상기 제1 패턴들 및 상기 제2 패턴들은 상기 메쉬선들에 각각 대응되고,
    상기 패턴층은,
    상기 메쉬선들의 상면을 커버하고, 상기 개구부들에 의해 노출된 제1 유기 절연층의 상면을 노출시키는 것을 특징으로 하는 전자 장치.
  6. 제1 항에 있어서,
    상기 제2 도전층은,
    상기 패드 영역에 배치된 접속 패턴을 포함하고,
    상기 제2 유기 절연층은,
    상기 접속 패턴의 상면의 일부를 노출시키는 제1 개구부가 정의된 것을 특징으로 하는 전자 장치.
  7. 제6 항에 있어서,
    상기 회로 기판은,
    상기 제2 유기 절연층에 의해 노출된 상기 접속 패턴의 상기 상면의 일부와 접속되는 것을 특징으로 하는 전자 장치.
  8. 제7 항에 있어서,
    상기 제1 도전 패턴들은,
    상기 패드 영역에 배치되고, 상기 접속 패턴과 중첩하는 하부 접속 패턴을 포함하고,
    상기 접속 패턴은 상기 제1 유기 절연층을 관통하여 상기 하부 접속 패턴과 연결되는 것을 특징으로 하는 전자 장치.
  9. 제8 항에 있어서,
    상기 접속 패턴 및 상기 제2 유기 절연층 사이에 배치되고, 상기 제1 개구부와 중첩하여 상기 접속 패턴의 상기 상면의 일부를 노출시키는 제2 개구부가 정의된 패드 패턴층을 더 포함하고,
    상기 패드 패턴층은,
    상기 패턴층과 동일한 물질을 포함하는 것을 특징으로 하는 전자 장치.
  10. 제1 항에 있어서,
    상기 전자 패널은,
    복수의 발광 영역들을 포함하고, 상기 입력 감지 유닛이 배치되는 표시 유닛을 더 포함하고,
    상기 표시 유닛은,
    복수의 트랜지스터들을 포함하는 베이스 층;
    상기 베이스 층 상에 배치되고 상기 발광 영역들을 정의하는 복수의 개구부들이 정의된 화소 정의막;
    상기 트랜지스터들에 각각 연결되고 상기 발광 영역들 중 대응되는 발광 영역들에 광을 표시하는 유기 발광 소자들; 및
    상기 유기 발광 소자들을 커버하는 봉지층을 포함하고,
    상기 입력 감지 유닛은,
    상기 봉지층 상에 직접 배치되는 것을 특징으로 하는 전자 장치.
  11. 제10 항에 있어서,
    상기 유기 패턴들은 상기 화소 정의막과 중첩하고, 상기 발광 영역들에 비중첩 하는 것을 특징으로 하는 전자 장치.
  12. 복수의 발광 영역들을 포함하는 표시 유닛; 및
    상기 표시 유닛 상에 배치되고 외부에서 인가되는 터치를 감지하는 액티브 영역 및 상기 액티브 영역과 인접한 패드 영역을 포함하는 입력 감지 유닛을 포함하고,
    상기 입력 감지 유닛은,
    상기 액티브 영역에 배치된 복수의 센서 패턴들을 포함하는 감지 전극;
    상기 센서 패턴들 중 적어도 일부와 연결된 연결 전극;
    상기 감지 전극과 상기 연결 전극 사이에 배치된 제1 유기 절연층;
    상기 감지 전극 상에 배치되어 상기 감지 전극과 중첩하고 복수의 유기 패턴들을 포함하는 패턴층; 및
    상기 제1 유기 절연층 상에 배치되고 상기 패턴층 및 상기 감지 전극과 접촉하는 제2 유기 절연층을 포함하고,
    상기 유기 패턴들은,
    상기 센서 패턴들을 커버고, 상기 제2 유기 절연층과 동일 물질을 포함하는 전자 패널.
  13. 제12 항에 있어서,
    상기 감지 전극은,
    제1 센서 패턴들, 상기 제1 센서 패턴들과 이격된 제2 센서 패턴들, 및 상기 제2 센서 패턴들과 연결된 제2 연결 패턴들을 포함하고,
    상기 제1 센서 패턴들 중 어느 하나는 상기 제1 유기 절연층을 관통하여 상기 연결 전극과 연결되고,
    상기 유기 패턴들은,
    상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 연결 패턴들 각각의 상면과 접촉하는 것을 특징으로 하는 전자 패널.
  14. 제13 항에 있어서,
    상기 제1 센서 패턴들, 상기 제2 센서 패턴들, 및 상기 제2 연결 패턴들은 상기 제1 유기 절연층의 상면을 노출시키는 복수의 개구부들을 정의하는 메쉬선들을 포함하고,
    상기 유기 패턴들은,
    상기 메쉬선들의 상면을 커버하고, 상기 개구부들에 의해 노출된 제1 유기 절연층의 상면을 노출시키는 것을 특징으로 하는 전자 패널.
  15. 제14 항에 있어서,
    상기 표시 유닛은,
    복수의 트랜지스터들을 포함하는 베이스 층;
    상기 베이스 층 상에 배치되고 상기 발광 영역들을 정의하는 복수의 개구부들이 정의된 화소 정의막;
    상기 트랜지스터들과 각각 연결되며 상기 발광 영역들 중 대응되는 발광 영역들에 광을 표시하는 유기 발광 소자들; 및
    상기 유기 발광 소자들을 커버하는 봉지층을 포함하고,
    상기 메쉬선들은 상기 화소 정의막과 중첩하는 것을 특징으로 하는 전자 패널.
  16. 제12 항에 있어서,
    상기 입력 감지 유닛은,
    상기 패드 영역에 배치되고 상기 감지 전극과 연결된 접속 패턴을 더 포함하고,
    상기 제2 유기 절연층은,
    상기 접속 패턴의 상면의 일부를 노출시키는 제1 개구부가 정의된 것을 특징으로 하는 전자 패널.
  17. 제16 항에 있어서,
    상기 입력 감지 유닛은,
    상기 패드 영역에 배치되고 상기 접속 패턴과 연결된 하부 접속 패턴; 및
    상기 접속 패턴 및 상기 제2 유기 절연층 사이에 배치되고 상기 제1 개구부와 중첩하여 상기 접속 패턴의 상기 상면의 일부를 노출시키는 제2 개구부가 정의된 패드 패턴층을 더 포함하고,
    상기 패드 패턴층은,
    상기 패턴층과 동일한 물질을 포함하고 것을 특징으로 하는 전자 패널.
  18. 베이스 기판 상에 제1 도전 패턴들을 형성하는 단계;
    상기 제1 도전 패턴들을 커버하는 제1 유기 절연층을 형성하는 단계;
    상기 제1 유기 절연층 상에 예비 도전층을 형성하는 단계;
    상기 예비 도전층 상에 예비 패턴층을 형성하는 단계;
    제1 마스크를 이용해 상기 예비 패턴층을 1차 식각하여 복수의 유기 패턴들을 형성하는 단계;
    상기 유기 패턴들을 마스크로 이용해 상기 예비 도전층을 패터닝하여 제2 도전 패턴들을 형성하는 단계; 및
    상기 제1 유기 절연층 상에 배치되고 상기 유기 패턴들과 접촉하는 제2 유기 절연층을 형성하는 단계를 포함하고,
    상기 유기 패턴들은,
    상기 제2 유기 절연층과 동일한 물질로 형성된 전자 패널 제조 방법.
  19. 제18 항에 있어서,
    유기 패턴들을 형성하는 단계 이후,
    상기 제1 마스크와 상이한 제2 마스크를 이용해 상기 유기 패턴들 중 일부를 2차 식각하여 하여, 식각된 상기 유기 패턴들과 중첩하는 제2 도전 패턴들의 상면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 전자 패널 제조 방법.
  20. 제18 항에 있어서,
    상기 제2 유기 절연층은,
    상기 유기 패턴들의 상면과 상기 유기 패턴들에 의해 노출된 상기 제1 유기 절연층의 상면을 커버하는 것을 특징으로 하는 전자 패널 제조 방법.

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