KR102533579B1 - Apparatus for correcting voltage gain of a comparator for noise shaping SAR ADC - Google Patents

Apparatus for correcting voltage gain of a comparator for noise shaping SAR ADC Download PDF

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KR102533579B1 KR1020210090754A KR20210090754A KR102533579B1 KR 102533579 B1 KR102533579 B1 KR 102533579B1 KR 1020210090754 A KR1020210090754 A KR 1020210090754A KR 20210090754 A KR20210090754 A KR 20210090754A KR 102533579 B1 KR102533579 B1 KR 102533579B1
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Abstract

본 발명은 NS SAR ADC의 비교기 전압 이득 보정 장치에 관한 것으로, 스마트 디바이스에 주로 사용되는 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 비교기 전압 이득을 NTF가 안정되는 범위 내에 들어오도록 보정하기 위한 것이다.
이를 위하여 본 발명은 기설정된 값의 CDAC 제어 코드 또는 n차 적분기에서 이득 보정할 적분기 전하 공유 이후 입력되는 CDAC 반전 코드에 따라 아날로그 전압을 출력하는 CDAC; CDAC의 출력으로 잔류전압을 생성하고 CDAC와 잔류 전압 샘플 커패시터를 전하 공유하여 잔류전압을 샘플하며 잔류 전압 샘플 커패시터와 1차 적분 커패시터, 2차 적분 커패시터를 전하 공유하여 1차 적분 전압 및 2차 적분 전압을 각각 생성한 뒤 잔류 전압과 반대인 반전 잔류 전압을 생성하는 n차 적분기; n차 적분기에서 생성되는 잔류 전압과 반전 잔류 전압을 입력으로 순차 제공받고 1차 적분 전압과 2차 적분 전압을 1차 적분기 입력과 2차 적분기 입력으로 각각 제공받아 비교하여 출력을 변화시키는 (n+1)-path 비교기; 및 (n+1)-path 비교기에 4비트의 비교기 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기의 출력을 체크하여 비교기의 출력이 변하는 시점의 4비트의 비교기 전압 이득 보정 코드 값으로 (n+1)-path 비교기의 전압 이득을 보정하는 이득 제어부;를 포함한다. The present invention relates to an apparatus for correcting comparator voltage gain of an NS SAR ADC, for correcting the comparator voltage gain of an NS SAR ADC applied to various sensors such as temperature and pressure mainly used in smart devices so that the NTF is within a stable range. will be.
To this end, the present invention provides a CDAC for outputting an analog voltage according to a CDAC control code of a predetermined value or a CDAC inversion code input after charge sharing of an integrator to be corrected in an nth integrator; Generate residual voltage with the output of CDAC, sample residual voltage by charge-sharing the residual voltage sample capacitor with CDAC, and charge-share the residual voltage sample capacitor, 1st integrating capacitor, and 2nd integrating capacitor to obtain the 1st integral voltage and 2nd integral voltage an n-order integrator that generates an inverted residual voltage that is opposite to the residual voltage after generating each voltage; Residual voltage and inverted residual voltage generated by the n-order integrator are sequentially provided as inputs, and the 1st and 2nd integral voltages are received as the 1st and 2nd integrator inputs, respectively, and compared to change the output (n+ 1) -path comparator; and (n+1)-path comparator by sequentially adjusting and providing a 4-bit comparator voltage gain correction code, checking the output of the (n+1)-path comparator to determine the 4-bit comparator voltage at the time the output of the comparator changes. and a gain controller for correcting the voltage gain of the (n+1)-path comparator with a gain correction code value.

Description

잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치{Apparatus for correcting voltage gain of a comparator for noise shaping SAR ADC}Apparatus for correcting voltage gain of a comparator for noise shaping SAR ADC}

본 발명은 잡음 변형 축차근사형 아날로그-디지털 변환기(Noise Shaping Successive Approximation Register Analog-Digital Converter; 이하 'NS SAR ADC'라 약칭하기로 함)의 비교기 전압 이득 보정장치에 관한 것으로, 보다 상세하게는 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 NTF(noise transform function)를 특정 값으로 유지시키거나 항상 안정적으로 유지시킬 수 있게 하는 NS SAR ADC의 비교기 전압 이득 보정장치에 관한 것이다.The present invention relates to a comparator voltage gain correction device of a Noise Shaping Successive Approximation Register Analog-Digital Converter (hereinafter abbreviated as 'NS SAR ADC'), and more particularly, to a smart Comparator voltage gain compensator of NS SAR ADC that maintains NTF (noise transform function) of NS SAR ADC applied to various sensors such as temperature and pressure, which are mainly used in devices, at a specific value or always stably. It is about.

최근 일상생활에서 사용되는 다양한 시스템들이 디지털 전자기기들로 구현되면서 자연에 존재하는 많은 아날로그 신호를 디지털 시스템으로 공급하기 위해 디지털 신호로 변환하는 아날로그-디지털 변환기(Analog-to-Digital Converter; 이하 'ADC'라 약칭하기로 함)가 요구되고 있다.Recently, as various systems used in daily life are implemented as digital electronic devices, analog-to-digital converters (ADCs) convert many analog signals that exist in nature into digital signals to be supplied to digital systems. ') is required.

이러한 ADC는 수십 kHz 샘플 비, 고해상도 영역의 경우 델타-시그마(delta-sigma) 구조가 사용되고, 수십 kHz부터 수십 MHz의 샘플 비 영역의 경우 축차근사형(SAR) 구조가 사용되고 있다.Such an ADC uses a delta-sigma structure in the case of a sample rate of several tens of kHz and high resolution, and uses a sequential approximation (SAR) structure in the case of a sample rate of several tens of kHz to several tens of MHz.

그러나 델타-시그마 구조는 증폭기를 이용해 적분기를 만들기 때문에 정적 전력 소모가 증가하는 단점이 있고, 축차근사형 구조는 커패시터 부정합 및 비교기의 분해능으로 인해 해상도 증가에 한계가 있어, 이들의 단점을 보완하기 위해 높은 전력 효율과 고해상도를 가지는 잡음 변형 축차근사형(NS SAR) 구조가 주로 사용되고 있다. 이러한 잡음 변형 축차근사형 구조는 오버 샘플링(over sampling) 기법과 잡음 형성(noise shaping) 기법을 이용하여 양자화 잡음(quantization noise)에 강점을 가진다.However, the delta-sigma structure has the disadvantage of increasing static power consumption because the integrator is made using an amplifier, and the sequential approximation structure has limitations in increasing the resolution due to capacitor mismatch and resolution of the comparator. A noise-modified sequential approximation (NS SAR) structure with high power efficiency and high resolution is mainly used. This noise-modified sequential approximation structure has strength in quantization noise by using an oversampling technique and a noise shaping technique.

최근에는 스마트 자동차가 개발되면서 자동차의 동력 기관이 내연 기관에서 전기 모터로 변화되고, 자동차 내부는 다양한 종류의 주요 센서를 기반으로 하여 각종 스마트 디바이스에 의해 제어되고 있으며, 이러한 스마트 자동차에서 검출되는 주요 센서 신호인 온도, 압력, 로드 셀 등의 아날로그 데이터는 멀티플렉서를 거쳐 선택되고 필터 및 ADC를 거치면서 디지털 데이터로 변환되어 차량 내 스마트 디바이스에 전달되고, 스마트 디바이스는 이러한 디지털 데이터를 분석하여 운전자에게 정보를 제공하게 된다.Recently, with the development of smart cars, the power engine of the car is changed from an internal combustion engine to an electric motor, and the interior of the car is controlled by various smart devices based on various types of main sensors. Analog data such as temperature, pressure, and load cell, which are signals, are selected through a multiplexer, converted into digital data through a filter and ADC, and transmitted to a smart device in the vehicle. The smart device analyzes these digital data and provides information to the driver. will provide

그런데 스마트 자동차에서 사용되는 온도, 압력, 로드 셀과 같은 주요 센서는 속도 사양보다는 정확도가 중요하다. 따라서 스마트 자동차의 센서 시스템의 경우 NS SAR ADC의 구조가 많이 사용되고 있다.However, accuracy is more important than speed specifications for key sensors such as temperature, pressure, and load cells used in smart cars. Therefore, in the case of the sensor system of a smart car, the structure of the NS SAR ADC is widely used.

그러나 종래의 NS SAR ADC의 경우는 PVT(process, voltage, temperature)에 따라 영향을 받아 비교기의 전압 이득이 변화될 우려가 있었으며, 이에 의해서 NS SAR ADC의 NTF(noise transform function)가 항상 안정적인 값을 유지하지 못하는 단점이 있다. However, in the case of the conventional NS SAR ADC, there is a concern that the voltage gain of the comparator may change due to the influence of PVT (process, voltage, temperature), and as a result, the NTF (noise transform function) of the NS SAR ADC always has a stable value. There are downsides to maintaining it.

따라서 기존 NS SAR ADC의 NTF를 특정 값으로 유지시키거나 또는 PVT의 영향으로 NTF가 변화되는 경우 이를 항상 안정적인 값으로 유지시킬 수 있는 보정장치의 필요성이 요구되고 있었다.Therefore, there has been a need for a compensator capable of maintaining the NTF of an existing NS SAR ADC at a specific value or maintaining a stable value at all times when the NTF changes due to the influence of PVT.

KRKR 10-2170658 10-2170658 B1B1 2020.10.272020.10.27 공고Announcement KRKR 10-1746063 10-1746063 B1B1 2017.09.042017.09.04 공고Announcement

따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 본 발명이 해결하고자 하는 기술적 과제는, 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 3-PATH 비교기의 전압 이득을 디지털 코드를 이용하여 보정할 수 있도록 함으로써 NS SAR ADC의 NTF를 특정 값으로 유지시키거나 항상 안정적으로 유지시킬 필요가 있는 경우에 유용하게 사용할 수 있게 하는 NS SAR ADC의 비교기 전압 이득 보정 장치를 제공하고자 하는 것이다.Therefore, the present invention is to solve the above problems, and the technical problem to be solved by the present invention is the voltage of the 3-PATH comparator of the NS SAR ADC applied to various sensors such as temperature and pressure, which are sensors mainly used in smart devices. Comparator voltage gain correction device of NS SAR ADC that can be usefully used when it is necessary to maintain the NTF of NS SAR ADC at a specific value or to keep it stable at all times by enabling the gain to be corrected using digital code that you want to provide.

상기 목적을 달성하기 위한 본 발명의 실시 형태는, 기설정된 값의 CDAC 제어 코드(CP,CM) 또는 상기 CDAC 제어 코드와 반대되는 CDAC 반전 코드(CP',CM')에 따른 아날로그 전압을 출력하는 CDAC; CDAC의 출력으로 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 생성하고, CDAC와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 1차 적분 커패시터(CINT1), 1차 적분 커패시터(CINT1)와 2차 적분 커패시터(CINT2), ..., n-1차 적분 커패시터(CINTn-1)와 n차 적분 커패시터(CINTn)를 전하 공유하여 1차 적분 전압, 2차 적분 전압,..., n차 적분 전압(여기서, n은 1,2,...N차 잡음 변형임)을 생성하는 n차 적분기; 잔류 전압(VRES, -VRES)과 반전 잔류 전압(-VRES, VRES)을 입력(INP,INM)으로 순차 제공받고 1차 적분 전압과 2차 적분 전압,..., n차 적분 전압을 각각 1차 적분기 입력(INTP1,INTM1)과 2차 적분기 입력(INTP2,INTM2), ..., n차 적분기 입력(INTPn,INTMn)으로 각각 제공받아 비교하여 출력(comp_out)을 변화시키는 (n+1)-path 비교기; 및 (n+1)-path 비교기에 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기의 출력(comp_out)이 변하는 시점의 전압 이득 보정 코드값으로 (n+1)-path 비교기의 전압 이득을 보정하는 이득 제어부를 포함하는, 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치이다.An embodiment of the present invention for achieving the above object is to output an analog voltage according to a CDAC control code (CP, CM) of a preset value or a CDAC inversion code (CP', CM') opposite to the CDAC control code. CDACs; Residual voltages (V RES, -V RES ) and inverted residual voltages (-V RES, V RES ) are generated by the output of the CDAC, and the residual voltages (V RES , -V RES ) and inverted residual voltage (-V RES, V RES ) are sampled, residual voltage sample capacitor (C RES ) and 1st integrating capacitor (C INT1 ), 1st integrating capacitor (C INT1 ) and 2nd integral 1st integral voltage , 2nd integral voltage,... , n an nth-order integrator that generates a first order integral voltage (where n is a first, second, ...Nth order noise transform); Residual voltages (V RES, -V RES ) and inverted residual voltages (-V RES, V RES ) are sequentially supplied as inputs (INP,INM), and the first and second integral voltages,..., nth integral The voltage is provided as the 1st integrator input (INTP1,INTM1), 2nd integrator input (INTP2,INTM2), ..., nth integrator input (INTPn,INTMn), respectively, and compares them to change the output (comp_out) ( n+1)-path comparator; And while sequentially adjusting and providing voltage gain correction codes to the (n+1)-path comparator, (n+1)- A comparator voltage gain compensator of a noise transform sequential approximation type analog-to-digital converter, including a gain control unit for correcting the voltage gain of a path comparator.

본 발명에 의하면, 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 NTF(noise transform function)의 3-path 비교기의 전압 이득을 디지털 코드를 이용하여 보정할 수 있도록 함으로써 NS SAR ADC의 NTF를 특정 값으로 유지시키거나 항상 안정적으로 유지시킬 필요가 있는 경우에 유용하게 사용할 수 있게 한다.According to the present invention, the voltage gain of the 3-path comparator of the NTF (noise transform function) of the NS SAR ADC applied to various sensors such as temperature and pressure, which are sensors mainly used in smart devices, can be corrected using a digital code By doing so, it can be usefully used when it is necessary to maintain the NTF of the NS SAR ADC at a specific value or to keep it stable all the time.

도 1은 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치를 예시한 블록도이다.
도 2는 본 발명이 적용되는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 흐름을 설명하기 위하여 예시한 참고도이다.
도 3 (a)와 (b)는 3-path 비교기를 구성하는 전치 증폭기와 감지 증폭기의 상세 회로도이다.
도 4 (a)와 (b)는 1차 적분기를 위한 비교기 전압이득(A)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다.
도 5 (a)와 (b)는 2차 적분기를 위한 비교기 전압이득(B)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다.
도 6은 비교기 전압이득을 1:A:16으로 고정한 상태에서 A에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB 시뮬레이션 결과 그래프이다.
도 7은 비교기 전압이득을 1:B:16으로 고정한 상태에서 B에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB 시뮬레이션 결과 그래프이다.
도 8 (a) 내지 (d)는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 1차 적분기 출력을 위한 비교기의 4배수(x4) 전압 이득 보정 동작 순서도이다.
도 9 (a) 내지 (b)는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 2차 적분기 출력을 위한 비교기의 16배수(x16) 전압 이득 보정 동작 순서도이다.
도 10 (a)와 (b)는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서의 1차 적분기 출력을 위한 비교기 전압 이득 보정 범위, 및 2차 적분기 출력을 위한 비교기 전압 이득 보정 범위를 예시한 그래프이다.1 is a block diagram illustrating a comparator voltage gain compensator of a noise-transformed sequential approximation type analog-to-digital converter according to the present invention.
2 is a reference diagram illustrated to explain the flow of a second-order noise transform sequential approximation type analog-to-digital converter to which the present invention is applied.
3 (a) and (b) are detailed circuit diagrams of a preamplifier and a sense amplifier constituting a 3-path comparator.
4 (a) and (b) are graphs of FFT simulation results according to changes in comparator voltage gain (A) for the primary integrator.
5 (a) and (b) are graphs of FFT simulation results according to changes in comparator voltage gain (B) for a secondary integrator.
FIG. 6 is a graph of ENOB simulation results of a secondary noise modified sequential approximation type analog-to-digital converter for A with the comparator voltage gain fixed at 1:A:16.
FIG. 7 is a graph of ENOB simulation results of a secondary noise modified sequential approximation type analog-to-digital converter for B with the comparator voltage gain fixed at 1:B:16.
8 (a) to (d) are flow charts of a quadruple (x4) voltage gain correction operation of a comparator for a primary integrator output in a comparator voltage gain correction device of a noise-modified sequential approximation type analog-to-digital converter according to the present invention. .
9 (a) to (b) are flow charts of 16-multiple (x16) voltage gain correction operations of a comparator for a secondary integrator output in a comparator voltage gain correction device of a noise-transformed sequential approximation type analog-to-digital converter according to the present invention. .
10 (a) and (b) show the comparator voltage gain correction range for the first integrator output and the second integrator output in the comparator voltage gain correction device of the noise-modified sequential approximation type analog-to-digital converter according to the present invention. A graph illustrating the comparator voltage gain correction range.

이하, 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치의 구성과 동작 및 그에 의한 작용 효과를 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, the configuration and operation of the comparator voltage gain compensator of the noise-modified sequential approximation type analog-to-digital converter according to the present invention and its effect will be described in detail with reference to the accompanying drawings.

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정 해석되지 아니하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시 예에 불과할 뿐이므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.The terms or words used in this specification and claims are not limited to the usual or dictionary meanings, and the inventor can properly define the concept of the term in order to explain his or her invention in the best way. Based on this, it should be interpreted as a meaning and concept consistent with the technical spirit of the present invention. Therefore, since the embodiments described in this specification and the configurations shown in the drawings are only the most preferred embodiments of the present invention, it is understood that there may be various equivalents and modifications that can replace them at the time of this application. shall.

도 1은 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치를 예시한 블록도로서, 본 발명은 CDAC(11A,11B), n차 적분기(12), (n+1)-path 비교기(13), 및 이득 제어부(14)를 포함하여 구성될 수 있으며, 도 1에는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치를 예시하고 있다. 1 is a block diagram illustrating a comparator voltage gain compensator of a noise-modified sequential approximation type analog-to-digital converter according to the present invention. )-path comparator 13 and a gain control unit 14, and FIG. 1 illustrates a comparator voltage gain correction device of a second-order noise transform sequential approximation type analog-to-digital converter.

이러한 본 발명의 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 1차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치, 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치, 또는 n차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치 등으로 각각 구현될 수 있다. 예를 들어 1차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기가 1차 적분기로, (n+1)-path 비교기가 2-path 비교기로 대체되어 구현될 수 있으며, 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기가 2차 적분기로, (n+1)-path 비교기가 3-path 비교기로 대체되어 구현될 수 있으며, 3차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기가 3차 적분기로, (n+1)-path 비교기가 4-path 비교기로 대체되어 구현될 수 있다. 이와 동일한 원리를 이용하여 n차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치는 n차 적분기, (n+1)-path 비교기로 구현될 수 있다.The comparator voltage gain compensator of the noise-modified sequential approximation type analog-to-digital converter of the present invention is the comparator voltage gain compensator of the first-order noise-transformed sequential approximation-type analog-to-digital converter and the second-order noise-transformed sequential approximation analog-to-digital converter. Each may be implemented as a comparator voltage gain compensator or a comparator voltage gain compensator of an nth-order noise transform sequential approximation analog-to-digital converter. For example, the comparator voltage gain compensator of a first-order noise transforming sequential approximation type analog-to-digital converter can be implemented by replacing the nth-order integrator with a first-order integrator and the (n+1)-path comparator with a 2-path comparator. , The comparator voltage gain compensator of the second-order noise transform sequential approximation type analog-to-digital converter can be implemented by replacing the n-order integrator with a second-order integrator and the (n+1)-path comparator with a 3-path comparator. The comparator voltage gain compensator of the difference noise transformation sequential approximation type analog-to-digital converter can be implemented by replacing the n-order integrator with a 3-order integrator and replacing the (n+1)-path comparator with a 4-path comparator. Using the same principle as above, the comparator voltage gain compensator of the n-th noise transforming sequential approximation type analog-to-digital converter may be implemented as an n-th integrator and a (n+1)-path comparator.

이하의 본 발명의 상세한 설명에서는 도 1에 예시된 바와 같이 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치를 예를 들어 설명하기로 한다.In the following detailed description of the present invention, as illustrated in FIG. 1 , a comparator voltage gain correction device of a second-order noise transform sequential approximation type analog-to-digital converter will be described as an example.

CDAC(11A,11B)는 커패시터 디지털-아날로그 변환기(이하, 'CDAC' 라 약칭하기로 함)로서 비교기가 미세전압을 비교하는 상황에서 비교기의 전압 이득 보정을 진행할 수 있도록, CDAC의 출력으로 생성되는 잔류전압과 유사한 전압(예를 들면 20mV)을 생성하기 위해 기설정된 값(프로그램에 의해 설정되거나 초기 설계시에 주어지는 값일 수 있음)으로 입력되는 CDAC 제어 코드(CP,CM), 또는 1차 적분 전압(VRES/41)이 생성된 이후 CDAC 제어 코드(CP,CM)의 반대 전압값으로 입력되는 CDAC 반전 코드(CP',CM')에 따라 CDAC의 커패시터 하판에 공급되는 전압을 제어하여 아날로그 형태의 CDAC의 커패시터 상판 전압을 출력한다. 본 발명에서 주어지는 CDAC 제어 코드(CP)는 positive CDAC의 하판 전압을 제어하기 위한 코드로서 예를 들면 CP[9:0] = 2b(binary)'1000001111', CDAC 제어 코드(CM)는 negative CDAC의 하판 전압을 제어하기 위한 코드로서 예를 들면 CM[9:0] = 2b'0111110000' 일 수 있다.The CDACs 11A and 11B are capacitor digital-to-analog converters (hereinafter, abbreviated as 'CDAC'), which are generated as outputs of the CDAC so that the voltage gain of the comparator can be corrected in a situation where the comparator compares minute voltages. A CDAC control code (CP, CM) input as a preset value (which may be set by a program or given at the time of initial design) to generate a voltage similar to the residual voltage (for example, 20 mV), or a primary integral voltage After (V RES /4 1 ) is generated, the voltage supplied to the lower plate of the CDAC capacitor is controlled according to the CDAC inversion code (CP',CM') input as the opposite voltage value of the CDAC control code (CP,CM) to produce analog It outputs the voltage of the top plate of the capacitor of the CDAC of the form. The CDAC control code (CP) given in the present invention is a code for controlling the lower plate voltage of the positive CDAC. For example, CP[9:0] = 2b (binary)'1000001111', CDAC control code (CM) is the As a code for controlling the lower plate voltage, for example, CM[9:0] = 2b'0111110000'.

n차 적분기(12)는 2차 적분기로서, 1차 적분기, 즉 1차 적분기 출력을 위한 비교기의 4배수 전압 이득 보정을 위해, CDAC 제어 코드(CP,CM)에 의해 동작하는 CDAC(11A,11B)의 출력으로 잔류전압(VRES, -VRES)을 생성하고 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 이득 보정할 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압(VRES/41, -VRES/41)을 생성한 뒤 CDAC 반전 코드(CP',CM')에 의해 동작하는 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성한다. The n-order integrator 12 is a second-order integrator, that is, CDACs 11A and 11B operated by CDAC control codes (CP, CM) for 4-fold voltage gain correction of the comparator for the output of the first-order integrator. ) to generate residual voltages (V RES, -V RES ) and sample residual voltages (V RES, -V RES ) by charge-sharing CDACs (11A , 11B) and residual voltage sample capacitors (C RES ), The CDAC inverting code ( _ CDACs (11A, 11B) operated by CP', CM') and the residual voltage sample capacitor (C RES ) charge share to obtain an inverted residual voltage (-V RES, -V RES ) opposite to the residual voltage (V RES, -V RES ). V RES ).

또한 이러한 n차 적분기(12)는 1차 적분기 출력을 위한 비교기의 4배수 전압 이득 보정을 위해, CDAC 제어 코드(CP,CM)에 의해 동작하는 CDAC(11A,11B)의 출력으로 잔류전압(VRES, -VRES)을 생성하고 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 이득 보정할 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압(VRES/41, -VRES/41)을 생성하고, 1차 적분 커패시터(CINT1)와 이득 보정할 2차 적분 커패시터(CINT2)를 전하 공유하여 2차 적분 전압(VRES/42, -VRES/42)을 생성한 뒤 CDAC 반전 코드(CP',CM')에 의해 동작하는 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성한다. 여기서 1차 적분 커패시터(CINT1)는 1차 적분기를 위한 비교기 전압 이득(A)를 갖는 커패시터이고, 2차 적분 커패시터(CINT2)는 2차 적분기를 위한 비교기 전압 이득(B)를 갖는 커패시터이다. In addition, the n-order integrator 12 is output of the CDACs 11A and 11B operated by the CDAC control codes (CP, CM) to correct the quadruple voltage gain of the comparator for the output of the first integrator, and the residual voltage (V RES, -V RES ) and sample the residual voltage (V RES, -V RES ) by charge sharing the residual voltage sample capacitor (C RES ) with the CDACs (11A, 11B), and the residual voltage sample capacitor (C RES ) The 1st integrating capacitor (C INT1 ) for gain correction is charge-shared to generate the 1st integrating voltage (V RES /4 1 , -V RES /4 1 ), and the 1st integrating capacitor (C INT1 ) for gain correction CDAC ( _ _ _ 11A, 11B) and the residual voltage sample capacitor (C RES ) are charge-shared to generate an inverted residual voltage (-V RES, V RES ) opposite to the residual voltage (V RES, -V RES ). Here, the first integrating capacitor (C INT1 ) is a capacitor with a comparator voltage gain (A) for the first integrator, and the second integrating capacitor (C INT2 ) is a capacitor with a comparator voltage gain (B) for the second integrator. .

(n+1)-path 비교기(13)는 3-path 비교기로서, n차 적분기(12)에서 생성되는 잔류 전압(VRES, -VRES)과 반전 잔류 전압(-VRES, VRES)을 입력(INP,INM)으로 순차 제공받고 1차 적분 전압(VRES/41, -VRES/41)과 2차 적분 전압(VRES/42, -VRES/42)을 1차 적분기 입력(INTP1,INTM1)과 2차 적분기 입력(INTP2,INTM2)으로 각각 제공받아 비교하여 입력(INP,INM)이 1차 적분 전압(VRES/41, -VRES/41)의 41배, 즉 4배가 되거나 또는 2차 적분 전압(VRES/42, -VRES/42)의 42배, 즉 16배가 되는 경우 출력(comp_out)을 예를 들면 '0'에서 '1'로 변화시킨다. The (n+1)-path comparator 13 is a 3-path comparator, and the residual voltages (V RES, -V RES ) and inverted residual voltages (-V RES, V RES ) generated by the nth integrator 12 are It is supplied sequentially as input (INP,INM), and the first integral voltage (V RES /4 1 , -V RES /4 1 ) and the second integral voltage (V RES /4 2 , -V RES /4 2 ) The integrator input (INTP1,INTM1) and the second integrator input (INTP2,INTM2) are received and compared, and the input (INP,INM) is 4 of the 1st integral voltage (V RES /4 1 , -V RES /4 1 ) 1 times, that is, 4 times, or 4 2 times, that is, 16 times the second integral voltage (V RES /4 2 , -V RES /4 2 ) Output (comp_out) is, for example, '0' to '1 '.

이득 제어부(14)는 (n+1)-path 비교기(13)에 4비트의 비교기 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기(13)의 출력(comp_out)을 체크하여 비교기의 출력이 변하는 시점인, 비교기의 입력(INP,INM)이 1차 적분 전압(VRES/41, -VRES/41)의 4배가 되는 시점, 또는 2차 적분 전압(VRES/42, -VRES/42)의 16배가 되는 시점의 4비트의 비교기 전압 이득 보정 코드 값을 저장하여, 1차 적분기를 위한 비교기 전압 이득(A) 및 2차 적분기를 위한 비교기 전압 이득(B)이 NTF가 안정되는 범위 내에 들어오게 되는, 위에서 저장된 4비트의 비교기 전압 이득 보정 코드 값으로 (n+1)-path 비교기(13)의 전압 이득을 보정한다. The gain control unit 14 sequentially adjusts and provides a 4-bit comparator voltage gain correction code to the (n+1)-path comparator 13 while outputting the output (comp_out) of the (n+1)-path comparator 13. The point at which the output of the comparator changes by checking, the point at which the input of the comparator (INP,INM) becomes 4 times the first integral voltage (V RES /4 1 , -V RES /4 1 ), or the second integral voltage (V RES /4 2 , -V RES /4 2 ) stores the 4-bit comparator voltage gain correction code value at the time of 16 times, comparator voltage gain (A) for the 1st integrator and comparator voltage for the 2nd integrator The voltage gain of the (n+1)-path comparator 13 is corrected with the 4-bit comparator voltage gain correction code value stored above, in which the gain (B) falls within the range in which the NTF is stable.

도 2는 본 발명이 적용되는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 일반적인 구성 및 그 흐름을 설명하기 위하여 예시한 참고도로서, 본 발명이 적용되는 일반적인 형태의 2차 잡음 변형 축차근사형 아날로그-디지털 변환기는 1차 적분기, 2차 적분기, 3-path 비교기, 및 SAR 로직부를 포함하여 구성될 수 있으며, 1차 적분기의 출력(

Figure 112021079863347-pat00001
)과 2차 적분기의 출력(
Figure 112021079863347-pat00002
)은 3-path 비교기의 전압이득에 의해 증폭되어 출력된다.2 is a reference diagram illustrating the general configuration and flow of a second-order noise transformation sequential approximation type analog-to-digital converter to which the present invention is applied, and a second-order noise transformation sequential approximation type to which the present invention is applied. The analog-to-digital converter may include a first integrator, a second integrator, a 3-path comparator, and a SAR logic unit, and the output of the first integrator (
Figure 112021079863347-pat00001
) and the output of the second integrator (
Figure 112021079863347-pat00002
) is amplified and output by the voltage gain of the 3-path comparator.

수학식 1은 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 최종 출력(

Figure 112021079863347-pat00003
)에 관련된 식을 나타낸 것으로서, 분모의 비교기 전압 이득 값이 Pole을 결정한다. 이때 비교기 전압 이득 값이 1차는 4, 2차는 16을 가지게 되면 Pole이 제거되어 항상 안정적인 하이패스 필터가 구현된다.Equation 1 is the final output of the second-order noise transform sequential approximation analog-to-digital converter (
Figure 112021079863347-pat00003
), the value of the comparator voltage gain in the denominator determines the Pole. At this time, when the comparator voltage gain value is 4 for the first order and 16 for the second order, the pole is removed and a stable high-pass filter is always implemented.

수학식 2는 1차 적분기의 출력(

Figure 112021079863347-pat00004
) 및 2차 적분기의 출력(
Figure 112021079863347-pat00005
)을 수학식 1에 대입한 것이며, NTF는 수학식 3이다.Equation 2 is the output of the first integrator (
Figure 112021079863347-pat00004
) and the output of the second integrator (
Figure 112021079863347-pat00005
) is substituted into Equation 1, and NTF is Equation 3.

(수학식 1)(Equation 1)

Figure 112021079863347-pat00006
Figure 112021079863347-pat00006

(수학식 2)(Equation 2)

Figure 112021079863347-pat00007
Figure 112021079863347-pat00007

(수학식 3)(Equation 3)

Figure 112021079863347-pat00008
Figure 112021079863347-pat00008

여기서,

Figure 112021079863347-pat00009
는 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 최종 출력,
Figure 112021079863347-pat00010
는 입력신호,
Figure 112021079863347-pat00011
는 1차 적분기의 출력 ,
Figure 112021079863347-pat00012
는 2차 적분기의 출력,
Figure 112021079863347-pat00013
는 양자화 잡음이고, 1차 적분기의 출력(
Figure 112021079863347-pat00014
)은 here,
Figure 112021079863347-pat00009
is the final output of the second-order noise transformed sequential approximation analog-to-digital converter,
Figure 112021079863347-pat00010
is the input signal,
Figure 112021079863347-pat00011
is the output of the first integrator,
Figure 112021079863347-pat00012
is the output of the second integrator,
Figure 112021079863347-pat00013
is the quantization noise, and the output of the first integrator (
Figure 112021079863347-pat00014
)silver

Figure 112021079863347-pat00015
이고,
Figure 112021079863347-pat00015
ego,

2차 적분기의 출력(

Figure 112021079863347-pat00016
)은 The output of the second integrator (
Figure 112021079863347-pat00016
)silver

Figure 112021079863347-pat00017
이다.
Figure 112021079863347-pat00017
am.

도 3은 3-path 비교기를 구성하는 전치 증폭기와 감지 증폭기의 상세 회로도로서, (a)는 전치 증폭기(pre-amplifier)의 상세 회로도이고, (b)는 감지 증폭기(sense-amplifier)의 상세 회로도이다.3 is a detailed circuit diagram of a pre-amplifier and a sense amplifier constituting a 3-path comparator, where (a) is a detailed circuit diagram of a pre-amplifier and (b) is a detailed circuit diagram of a sense-amplifier. am.

전치 증폭기는 디지털-아날로그 변환기의 출력 전압, 1차 적분기의 출력, 그리고 2차 적분기의 출력을 입력 신호로 가진다. 비교기의 전압 이득 값은 MOSFET의 트랜스컨덕턴스(gm) 비율로 결정한다.The preamplifier has the output voltage of the digital-to-analog converter, the output of the first integrator, and the output of the second integrator as input signals. The voltage gain value of the comparator is determined by the ratio of the transconductance (gm) of the MOSFET.

(수학식 4)(Equation 4)

Figure 112021079863347-pat00018
Figure 112021079863347-pat00018

수학식 4는 gm 계산에 이용되는 수식이다. 여기서

Figure 112021079863347-pat00019
값은 제조공정에 의해 결정되는 양이고,
Figure 112021079863347-pat00020
드레인 전류이며,
Figure 112021079863347-pat00021
값은 소자 설계에 의해 결정되는 양으로서 트랜지스터의 외형 비를 나타내며 조절가능하다. 이러한 gm 값은 W, L, ID 에 의해서 결정되며 목표하는 비율인 '4'를 얻기 위해서 제곱의 크기만큼 W 또는 ID의 값을 증가시키거나 두 가지 값을 모두 증가시켜야 한다. 적당한 크기의 MOSFET의 크기를 고려하여 도 3 (a)와 같이 두 가지 값을 모두 변경하여 비율을 만든다. 실제로는 이상적인 비율로 비교기 전압 이득 값이 나타나지 않기 때문에 4비트의 디지털 코드로 비교기 전압 이득을 보정한다.Equation 4 is an equation used to calculate gm. here
Figure 112021079863347-pat00019
The value is a quantity determined by the manufacturing process,
Figure 112021079863347-pat00020
is the drain current,
Figure 112021079863347-pat00021
The value represents the aspect ratio of the transistor as a quantity determined by device design and is adjustable. This gm value is determined by W, L, and I D , and to obtain the target ratio of '4', the value of W or I D must be increased by the size of the square or both values must be increased. Considering the size of a suitable size MOSFET, the ratio is made by changing both values as shown in FIG. 3 (a). Since the comparator voltage gain value does not appear in an ideal ratio in practice, the comparator voltage gain is calibrated with a 4-bit digital code.

감지 증폭기는 전치 증폭기의 출력을 받아서 비교 동작을 수행한다. The sense amplifier receives the output of the preamplifier and performs a comparison operation.

수학식 5는 비교기 전압 이득 비율이 1:A:B일 때의 NTF이다. 여기서 A는 1차 적분기 출력을 위한 비교기 전압 이득 값이고 B는 2차 적분기 출력을 위한 비교기 전압 이득 값이다. 안정적인 NTF를 위해서는 분모의

Figure 112021079863347-pat00022
계수는 ‘
Figure 112021079863347-pat00023
’보다 작아야 되며 수학식 6은 안정적인 NTF를 위한
Figure 112021079863347-pat00024
계수의 범위이다.Equation 5 is the NTF when the comparator voltage gain ratio is 1:A:B. Here, A is the comparator voltage gain value for the first integrator output and B is the comparator voltage gain value for the second integrator output. For a stable NTF, the denominator
Figure 112021079863347-pat00022
coefficient is '
Figure 112021079863347-pat00023
', and Equation 6 is for a stable NTF.
Figure 112021079863347-pat00024
range of coefficients.

(수학식 5)(Equation 5)

Figure 112021079863347-pat00025
Figure 112021079863347-pat00025

(수학식 6)(Equation 6)

Figure 112021079863347-pat00026
Figure 112021079863347-pat00026

안정적인 NTF를 위한 분모의

Figure 112021079863347-pat00027
계수는 '0'보다 커야 되며 수학식 7은 안정적인 NTF를 위한
Figure 112021079863347-pat00028
계수의 범위이다. of the denominator for a stable NTF.
Figure 112021079863347-pat00027
The coefficient must be greater than '0' and Equation 7 is for a stable NTF.
Figure 112021079863347-pat00028
range of coefficients.

(수학식 7)(Equation 7)

Figure 112021079863347-pat00029
Figure 112021079863347-pat00029

(수학식 8)(Equation 8)

Figure 112021079863347-pat00030
Figure 112021079863347-pat00030

(수학식 9)(Equation 9)

Figure 112021079863347-pat00031
Figure 112021079863347-pat00031

수학식 6과 수학식 7을 연산하면 B는 수학식 8과 같은 범위로 나타난다. A가 클수록 안정도의 마진에 대한 B의 크기가 작아진다. A가 '4'일 때 B의 중심 값인 '16'이 안정도에 대한 마진이 크다. 수학식 9는 B가 '16'일 때 수학식 6에 의해서 A의 범위를 계산한 것이며 수학식 7과 수학식 9의 중심 값인 '4'가 안정도에 대한 마진이 크다.When Equation 6 and Equation 7 are calculated, B appears in the same range as Equation 8. The larger A, the smaller the magnitude of B relative to the margin of stability. When A is '4', '16', the central value of B, has a large margin for stability. Equation 9 calculates the range of A by Equation 6 when B is '16', and '4', which is the center value of Equations 7 and 9, has a large margin for stability.

도 4 (a)와 (b)는 1차 적분기를 위한 비교기 전압이득(A)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다. (a)는 1차 적분기 출력을 위한 비교기 전압 이득(A)이 '1'일 때의 결과 그래프로서, 잡음 측의 shape가 불안정한 모습이 나타난다. (b)는 1차 적분기 출력을 위한 비교기 전압 이득(A)이 '8'일때의 결과 그래프로서, 적분된 출력 전압이 비교기의 전압 이득을 거치게 되면서 최하위 비트의 전압보다 큰 값을 가져 harmonic distortion이 발생하여 특성이 낮게 나타난다.4 (a) and (b) are graphs of FFT simulation results according to changes in comparator voltage gain (A) for the primary integrator. (a) is a result graph when the comparator voltage gain (A) for the primary integrator output is '1', and the shape of the noise side is unstable. (b) is the result graph when the comparator voltage gain (A) for the first integrator output is '8'. As the integrated output voltage passes through the voltage gain of the comparator, it has a value greater than the voltage of the lowest bit, resulting in harmonic distortion. characteristics appear low.

도 5 (a)와 (b)는 2차 적분기를 위한 비교기 전압이득(B)의 변화에 따른 FFT 시뮬레이션 결과 그래프이다. (a)는 2차 적분기 출력을 위한 비교기 전압 이득(B)이 '1'일 때의 결과 그래프로서 잡음 측의 shape가 크게 줄어든 모습을 볼 수 있다. (b)는 2차 적분기 출력을 위한 비교기 전압 이득(B)이 '32'일 때의 결과 그래프로서, A의 경우와 동일하게 적분된 출력 전압이 비교기의 전압 이득을 거치게 되면서 최하위 비트의 전압보다 큰 값을 가지게 되면서 harmonic distortion이 발생하여 특성이 낮게 나타난다.5 (a) and (b) are graphs of FFT simulation results according to changes in comparator voltage gain (B) for a secondary integrator. (a) is a result graph when the comparator voltage gain (B) for the output of the second integrator is '1', and it can be seen that the shape of the noise side is greatly reduced. (b) is a result graph when the comparator voltage gain (B) for the output of the second integrator is '32', and as in the case of A, the integrated output voltage passes through the voltage gain of the comparator and is higher than the lowest bit voltage. As it has a large value, harmonic distortion occurs, resulting in low characteristics.

도 6은 비교기 전압이득을 1:A:16으로 고정한 상태에서 1차 적분기 출력을 위한 비교기 전압 이득(A)에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB(Effective Number Of Bits) 시뮬레이션 결과 그래프이고, 도 7은 비교기 전압이득을 1:B:16으로 고정한 상태에서 2차 적분기 출력을 위한 비교기 전압 이득(B)에 대한 2차 잡음 변형 축차근사형 아날로그-디지털 변환기의 ENOB 시뮬레이션 결과 그래프이다. 결과적으로 A가 '41'일 때와 B가 '42'이 될 때 시뮬레이션 결과에 의하면 안정 상태의 마진이 크며 NTF에서 pole의 지점이 없어지며 안정 상태가 되어 기울기가 가장 shape한 이상적인 high pass filter가 된다.FIG. 6 is a simulation of effective number of bits (ENOB) of a secondary noise modified sequential approximation analog-to-digital converter for the comparator voltage gain (A) for the primary integrator output with the comparator voltage gain fixed at 1:A:16. 7 is a graph of ENOB simulation results of a secondary noise modified sequential approximation analog-to-digital converter for comparator voltage gain (B) for the secondary integrator output with the comparator voltage gain fixed at 1:B:16. am. As a result, when A is '4 1 ' and B is '4 2 ', according to the simulation results, the margin of the stable state is large, the point of the pole in NTF disappears, and the stable state is reached, the ideal high pass with the most shape of the slope. become a filter

이러한 1:4:16의 비교기 전압 이득 비율을 안정적으로 유지하기 위해서 커패시터 디지털-아날로그의 출력을 이용하는 보정회로가 구성된다.In order to stably maintain the comparator voltage gain ratio of 1:4:16, a correction circuit using the output of the capacitor digital-analog is configured.

도 8은 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 1차 적분기 출력을 위한 비교기의 4배수(x4) 전압 이득 보정 동작 순서도로서, (a)는 잔류전압 생성동작, (b)는 잔류전압 샘플동작, (c)는 4배수(x4) 이득을 보정할 적분기 전하 공유동작, 및 (d)는 반대 잔류전압 생성 후 보정동작을 예시하고 있다.8 is a flow chart of a quadruple (x4) voltage gain correction operation of a comparator for a primary integrator output in a comparator voltage gain correction device of a noise-modified sequential approximation type analog-to-digital converter according to the present invention, (a) is a residual voltage Generation operation, (b) exemplifies residual voltage sampling operation, (c) integrator charge sharing operation for correcting a quadruple (x4) gain, and (d) exemplifying correction operation after generating the opposite residual voltage.

도 8 (a)는 잔류전압 생성 단계를 예시하는 도면으로서, 비교기가 미세 전압을 비교하는 상황에서 전압 이득 보정을 진행하도록 하기 위해서, 커패시터 디지털-아날로그 변환기의 출력 전압이 예를 들면 약 20mV의 전압이 생성될 수 있도록 커패시터 디지털-아날로그 변환기의 커패시터 하판 전압 제어를 위한 10비트 CDAC 제어 코드(CP,CM)를 CP[9:0]은 2b(binary)'1000001111', CM[9:0]은 2b'0111110000'로 공급하는 단계이다. 도 8 (b)는 잔류전압 샘플단계를 예시하는 도면으로서, CDAC 제어 코드(CP,CM)에 의해서 생성된 잔류 전압을 CRES에 전하 공유를 통해서 샘플하는 단계이다. 이 전압을 VRES라고 한다. 도 8 (c)는 4배수(x4) 이득 보정할 적분기 전하 공유 단계를 예시하는 도면으로서, 샘플된 전압 VRES를 보정할 비교기 전압 이득(A)을 가지는 적분 커패시터(CINT1)에 전하 공유하는 단계이다. 이때 전압은 VRES/4이 된다. 도 8 (d)는 반대 잔류전압 생성 후 보정단계로서, 커패시터 디지털-아날로그 변환기의 전압을 리셋하고 반대 전압을 생성해 준다. 이때 제공되는 10비트 CDAC 반전 코드(CP',CM')는 CDAC 제어 코드(CP,CM)의 반대 전압 값으로서 CP'[9:0]은 2b'0111110000', CM'[9:0]은 2b'1000001111'을 공급하는 단계이다. 이때 생성된 반대 극성의 잔류 전압을 CRES에 전하 공유해서 샘플하고 -VRES 전압을 생성하고 비교기 입력으로 공급한다. 보정을 진행하지 않은 비교기 입력은 동일한 전압인 VCM으로 공급해 준다. 이때 비교기의 입력이 비교 직전의 경계선에 위치한다. 4비트의 비교기 전압 이득 보정 코드를 조절하여 비교기가 변하는 지점을 값으로 비교기 전압 이득을 보정한다.8(a) is a diagram illustrating a residual voltage generation step, in which the output voltage of the capacitor digital-to-analog converter is, for example, a voltage of about 20 mV in order to perform voltage gain correction in a situation where the comparator compares minute voltages. CP[9:0] is 2b (binary)'1000001111', CM[9:0] is 2b This is the step of supplying '0111110000'. 8(b) is a diagram illustrating a residual voltage sampling step, which is a step of sampling the residual voltage generated by the CDAC control code (CP, CM) through charge sharing to C RES . This voltage is called V RES . 8(c) is a diagram illustrating an integrator charge sharing step for quadruple (x4) gain correction, charge sharing to an integrating capacitor (C INT1 ) having a comparator voltage gain (A) to correct the sampled voltage V RES It is a step. At this time, the voltage becomes V RES /4. 8(d) is a correction step after generating the opposite residual voltage, resetting the voltage of the capacitor digital-analog converter and generating the opposite voltage. At this time, the provided 10-bit CDAC inversion code (CP',CM') is the opposite voltage value of the CDAC control code (CP,CM), and CP'[9:0] is 2b'0111110000', CM'[9:0] is Step 2b of supplying '1000001111'. At this time, the generated residual voltage of opposite polarity is sampled by charge sharing with C RES , and -V RES voltage is generated and supplied to the input of the comparator. The comparator input, which is not calibrated, is supplied with the same voltage, V CM . At this time, the input of the comparator is located on the boundary immediately before comparison. By adjusting the 4-bit comparator voltage gain correction code, the comparator voltage gain is corrected with the value at the point where the comparator changes.

도 9는 본 발명에 따른 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압 이득 보정장치에서 이루어지는 2차 적분기 출력을 위한 비교기의 16배수(x16) 전압 이득 보정 동작 순서도로서, (a)는 16배수(x16) 이득 보정할 적분기 전하 공유동작, (b)는 반대 잔류전압 생성 후 보정동작을 예시하고 있다. 여기서 잔류전압 생성동작과 잔류전압 샘플동작은 각각 도 8의 (a) 및 (b)와 동일하게 진행한다.9 is a flowchart of a 16-multiple (x16) voltage gain correction operation of a comparator for a secondary integrator output in a comparator voltage-gain correction device of a noise-modified sequential approximation type analog-to-digital converter according to the present invention, (a) is a 16-multiple (x16) The integrator charge sharing operation for gain correction, (b) illustrates the correction operation after generating the opposite residual voltage. Here, the residual voltage generating operation and the residual voltage sampling operation proceed in the same manner as in FIGS. 8(a) and (b), respectively.

도 9 (a)는 샘플된 전압 VRES를 보정할 비교기 전압 이득을 가지는 1차 적분 커패시터와 2차 적분 커패시터인 CINT1, CINT2에 전하를 공유한다. 이때 전압은 VRES/16이 된다. 도 9 (b)는 x4에서 동작과 동일하게 디지털-아날로그 변환기의 전압을 리셋하고 반대 전압을 생성해 준다. 이때 비교기의 입력이 비교 직전의 경계선에 위치한다. 4비트의 비교기 전압 이득 보정 코드를 조절하여 비교기가 변하는 지점을 값으로 비교기 전압 이득을 보정한다.In FIG. 9 (a), charge is shared between the first integration capacitor having the comparator voltage gain for correcting the sampled voltage V RES and the second integration capacitors C INT1 and C INT2 . At this time, the voltage becomes V RES /16. 9 (b) resets the voltage of the digital-to-analog converter and generates the opposite voltage in the same way as in the operation at x4. At this time, the input of the comparator is located on the boundary immediately before comparison. By adjusting the 4-bit comparator voltage gain correction code, the comparator voltage gain is corrected with the value at the point where the comparator changes.

도 10 (a)와 (b)는 각각 1차 적분기 출력을 위한 비교기 전압 이득(A)의 보정 범위와 2차 적분기 출력을 위한 비교기 전압 이득(B)의 보정 범위이다. 1차 적분기 출력을 위한 비교기 전압 이득(A)의 보정 비율 범위는 2-5.75이고 2차 적분기 출력을 위한 비교기 전압 이득(B)의 보정 비율 범위는 8-23이다. 1차 적분기 출력을 위한 비교기 전압 이득(A) 보정 코드는 2b'1011, 2차 적분기 출력을 위한 비교기 전압 이득(B) 보정 코드는 2b'1010 이다.10 (a) and (b) show a correction range of the comparator voltage gain (A) for the first integrator output and a comparator voltage gain (B) for the second integrator output, respectively. The correction ratio range of the comparator voltage gain (A) for the first integrator output is 2-5.75 and the correction ratio range of the comparator voltage gain (B) for the second integrator output is 8-23. The comparator voltage gain (A) correction code for the first integrator output is 2b'1011, and the comparator voltage gain (B) correction code for the second integrator output is 2b'1010.

이상의 본 발명에 의하면, 스마트 디바이스에 주로 사용되는 센서인 온도, 압력 등 다양한 센서에 적용되는 NS SAR ADC의 NTF를 항상 안정적으로 유지시킬 수 있도록 4비트 디지털 코드를 이용하여 3-path 비교기의 전압 이득을 보정할 수 있게 된다.According to the present invention, the voltage gain of the 3-path comparator is obtained by using a 4-bit digital code so that the NTF of the NS SAR ADC applied to various sensors such as temperature and pressure, which are mainly used in smart devices, can always be stably maintained. can be corrected.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 아래에 기재된 특허 청구 범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.As described above, the present invention has been described by the limited embodiments and drawings, but the present invention is not limited to the above embodiments, and those skilled in the art in the field to which the present invention belongs can make various modifications and transformation is possible Therefore, the spirit of the present invention should be grasped only by the scope of the claims described below, and all equivalent or equivalent modifications thereof will be said to belong to the scope of the spirit of the present invention.

11A,11B : CDAC 12 : n차 적분기
13 : (n+1)-path 비교기 14 : 이득 제어부 11A, 11B: CDAC 12: nth integrator
13: (n + 1)-path comparator 14: gain control

Claims (9)

기설정된 값의 CDAC 제어 코드(CP,CM) 또는 상기 CDAC 제어 코드와 반대되는 CDAC 반전 코드(CP',CM')에 따른 아날로그 전압을 출력하는 CDAC(11A,11B);
상기 CDAC(11A,11B)의 출력으로 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 생성하고, 상기 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES) 및 반전 잔류 전압(-VRES, VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 1차 적분 커패시터(CINT1), 1차 적분 커패시터(CINT1)와 2차 적분 커패시터(CINT2), ..., n-1차 적분 커패시터(CINTn-1)와 n차 적분 커패시터(CINTn)를 전하 공유하여 1차 적분 전압, 2차 적분 전압,..., n차 적분 전압(여기서, n은 1,2,...N차 잡음 변형임)을 생성하는 n차 적분기(12);
상기 잔류 전압(VRES, -VRES)과 반전 잔류 전압(-VRES, VRES)을 입력(INP,INM)으로 순차 제공받고 1차 적분 전압과 2차 적분 전압,..., n차 적분 전압을 각각 1차 적분기 입력(INTP1,INTM1)과 2차 적분기 입력(INTP2,INTM2), ..., n차 적분기 입력(INTPn,INTMn)으로 각각 제공받아 비교하여 출력(comp_out)을 변화시키는 (n+1)-path 비교기(13); 및
상기 (n+1)-path 비교기(13)에 전압 이득 보정 코드를 순차적으로 조절하여 제공하면서 (n+1)-path 비교기(13)의 출력(comp_out)이 변하는 시점의 전압 이득 보정 코드값으로 (n+1)-path 비교기(13)의 전압 이득을 보정하는 이득 제어부(14);를 포함하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.CDACs (11A, 11B) outputting analog voltages according to CDAC control codes (CP, CM) of preset values or CDAC inversion codes (CP', CM') opposite to the CDAC control codes;
Residual voltages (V RES, -V RES ) and inverted residual voltages (-V RES, V RES ) are generated as outputs of the CDACs 11A and 11B, and the CDACs 11A and 11B and the residual voltage sample capacitor (C RES ) to sample residual voltages (V RES, -V RES ) and inverted residual voltages (-V RES, V RES ) by charge sharing, residual voltage sample capacitor (C RES ) and primary integrating capacitor (C INT1 ), 1st order integration by charge-sharing 1st order integrating capacitor (C INT1 ) and 2nd order integrating capacitor (C INT2 ), ..., n-1st order integrating capacitor (C INTn-1 ) and nth order integrating capacitor (C INTn ) an n-order integrator 12 that generates voltages, second-order integral voltages, ..., n-order integral voltages, where n is the 1st, 2nd,...Nth order noise transforms;
The residual voltages (V RES, -V RES ) and inverted residual voltages (-V RES, V RES ) are sequentially provided as inputs (INP, INM), and the first and second integrated voltages, ..., n order The integrated voltage is provided as the 1st integrator input (INTP1,INTM1), 2nd integrator input (INTP2,INTM2), ..., nth integrator input (INTPn,INTMn), respectively, and compares them to change the output (comp_out). (n+1)-path comparator 13; and
While sequentially adjusting and providing voltage gain correction codes to the (n+1)-path comparator 13, the voltage gain correction code value at the time when the output (comp_out) of the (n+1)-path comparator 13 changes A comparator voltage gain compensator of a noise transform sequential approximation type analog-to-digital converter, comprising: a gain controller 14 for correcting the voltage gain of the (n+1)-path comparator 13. 제1항에 있어서,
상기 CDAC(11A,11B)에 입력되는 CDAC 반전 코드(CP',CM')는 n차 적분기에서 이득 보정할 적분기 전하 공유 이후 상기 CDAC 제어 코드(CP,CM)와 반대되는 전압값으로 입력되는 값인 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.According to claim 1,
The CDAC inversion code (CP', CM') input to the CDAC (11A, 11B) is a value input as a voltage value opposite to the CDAC control code (CP, CM) after charge sharing of the integrator for gain correction in the nth integrator. A comparator voltage gain compensator of a noise transform sequential approximation type analog-to-digital converter, characterized in that. 제1항에 있어서, 상기 CDAC(11A,11B)는,
상기 (n+1)-path 비교기(13)가 미세전압을 비교하는 상황에서 비교기의 전압 이득 보정을 진행할 수 있도록 하기 위해 커패시터 디지털-아날로그 변환기(CDAC)의 출력으로 생성되는 잔류 전압과 유사한 전압 값의 CDAC 제어 코드(CP,CM), 또는 n차 적분기에서 1차 적분 전압 또는 2차 적분 전압 또는 n차 적분 전압이 생성된 이후 CDAC 제어 코드(CP,CM)에 반대되는 전압값으로 입력되는 CDAC 반전 코드(CP',CM')에 따라 CDAC의 커패시터 하판에 공급되는 전압을 제어하여 잔류 전압을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.The method of claim 1, wherein the CDACs (11A, 11B),
In a situation where the (n+1)-path comparator 13 compares microvoltages, a voltage value similar to the residual voltage generated as an output of the capacitor digital-to-analog converter (CDAC) to allow the voltage gain correction of the comparator to proceed. CDAC control code (CP,CM) of CDAC, or CDAC input as a voltage value opposite to CDAC control code (CP,CM) after the 1st integral voltage, 2nd integral voltage or nth integral voltage is generated from the nth integrator An apparatus for comparator voltage gain correction of a noise transform sequential approximation type analog-to-digital converter, characterized in that the residual voltage is generated by controlling the voltage supplied to the lower plate of the capacitor of the CDAC according to the inversion code (CP', CM'). 제1항에 있어서, 상기 n차 적분기(12)는,
상기 CDAC(11A,11B)의 출력으로 잔류전압(VRES,-VRES)을 생성하고 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)을 샘플하며, 잔류 전압 샘플 커패시터(CRES)와 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압을 생성한 뒤 상기 잔류 전압(VRES,-VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성하고, 1차 적분 커패시터(CINT1)와 2차 적분 커패시터(CINT2)를 전하 공유하여 2차 적분 전압을 생성한 뒤 상기 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성하는 것으로 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.The method of claim 1, wherein the nth integrator 12,
Residual voltages (V RES , -V RES ) are generated as outputs of the CDACs 11A and 11B, and charge is shared between the CDACs 11A and 11B and the residual voltage sample capacitors (C RES ) to obtain residual voltages (V RES , -V RES ) is sampled, and the residual voltage sample capacitor (C RES ) and the 1st integrating capacitor (C INT1 ) are charge-shared to generate the 1st integral voltage, and then the residual voltage (V RES ,-V RES ) is reversed Residual voltage (-V RES , V RES ) is generated, the 1st integrating capacitor (C INT1 ) and the 2nd integrating capacitor (C INT2 ) are charge-shared to generate the 2nd integral voltage, and the residual voltage (V RES , Inverted residual voltage (-V RES , opposite to -V RES ) A comparator voltage gain correction device for a noise-modified sequential approximation type analog-to-digital converter, characterized in that it generates V RES ). 제4항에 있어서, 상기 n차 적분기(12)는,
잔류 전압 샘플 커패시터(CRES)와 1차 적분기를 위한 비교기 전압 이득(A)를 갖는 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.The method of claim 4, wherein the nth integrator 12,
Noise transform sequential approximation, characterized in that the first order integral voltage is generated by charge sharing the residual voltage sample capacitor (C RES ) and the first order integrating capacitor (C INT1 ) having a comparator voltage gain (A) for the first integrator Analog-to-digital converter comparator voltage gain compensator. 제4항에 있어서, 상기 n차 적분기(12)는,
잔류 전압 샘플 커패시터(CRES)와 1차 적분기를 위한 비교기 전압 이득(A)를 갖는 1차 적분 커패시터(CINT1)를 전하 공유하여 1차 적분 전압을 생성하고, 2차 적분기를 위한 비교기 전압 이득(B)을 갖는 2차 적분 커패시터(CINT2)를 전하 공유하여 2차 적분 전압을 생성하며 n차 적분기를 위한 비교기 전압 이득(C)을 갖는 n차 적분 커패시터(CINTn)를 전하 공유하여 n차 적분 전압을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.The method of claim 4, wherein the nth integrator 12,
The first integrating capacitor (C INT1 ) with the residual voltage sample capacitor (C RES ) and the comparator voltage gain (A) for the 1st integrator is charge-shared to generate the 1st integrating voltage, and the comparator voltage gain for the 2nd integrator Charge sharing a second order integrating capacitor (C INT2 ) with (B) to generate a second order integral voltage and charge sharing an nth order integrating capacitor (C INTn ) with comparator voltage gain (C) for the n order integrator to A comparator voltage gain correction device of a noise transform sequential approximation type analog-to-digital converter, characterized in that it generates a differential integral voltage. 제4항에 있어서, 상기 n차 적분기(12)는,
1차 적분 전압 또는 2차 적분 전압 또는 n차 적분 전압이 생성된 이후 CDAC 제어 코드(CP,CM)에 반대되는 전압 값으로 입력되는 CDAC 반전 코드(CP',CM')에 의해 동작하는 CDAC(11A,11B)와 잔류 전압 샘플 커패시터(CRES)를 전하 공유하여 잔류 전압(VRES, -VRES)과 반대인 반전 잔류 전압(-VRES, VRES)을 생성하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.The method of claim 4, wherein the nth integrator 12,
After the 1st integral voltage, 2nd integral voltage or nth integral voltage is generated, the CDAC operated by the CDAC inversion code (CP', CM') input as the opposite voltage value to the CDAC control code (CP, CM) ( 11A, 11B) and charge sharing of the residual voltage sample capacitor (C RES ) to generate an inverted residual voltage (-V RES, V RES ) opposite to the residual voltage (V RES, -V RES ). Comparator voltage gain compensator of sequential approximation type analog-to-digital converter. 제1항에 있어서, 상기 (n+1)-path 비교기(13)는,
입력(INP,INM)이 1차 적분 전압의 41배가 되거나 또는 2차 적분 전압의 42배가 되거나 n차 적분 전압의 4n배가 되는 경우 출력(comp_out)을 변화시키는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.The method of claim 1, wherein the (n + 1) -path comparator 13,
A noise transformation axis characterized by changing the output (comp_out) when the input (INP,INM) becomes 4 1 times the first integral voltage, 4 2 times the second integral voltage, or 4 n times the nth integral voltage. Comparator voltage gain compensator of second approximation type analog-to-digital converter. 제1항에 있어서, 상기 이득 제어부(14)는,
상기 (n+1)-path 비교기(13)의 출력(comp_out)이 변하는 시점인 비교기의 입력(INP,INM)이 1차 적분 전압의 41배가 되는 시점, 2차 적분 전압의 42배가 되는 시점, 및 n차 적분 전압의 4n배가 되는 시점의 4비트의 비교기 전압 이득 보정 코드 값을 저장하여, 1차 적분기를 위한 비교기 전압 이득(A), 2차 적분기를 위한 비교기 전압 이득(B), 및 n차 적분기를 위한 비교기 전압 이득(C)이 NTF(noise transform function)가 안정되는 범위 내에 들어오게 되는 상기 저장된 4비트의 비교기 전압 이득 보정 코드값으로 (n+1)-path 비교기(13)의 전압 이득을 보정하는 것을 특징으로 하는 잡음 변형 축차근사형 아날로그-디지털 변환기의 비교기 전압이득 보정장치.The method of claim 1, wherein the gain control unit 14,
The point at which the output (comp_out) of the (n+1)-path comparator 13 changes, the point at which the comparator's inputs (INP, INM) become 4 1 times the first integral voltage, and 4 2 times the second integral voltage. By storing the 4-bit comparator voltage gain correction code value at the point in time and the point at which the nth integral voltage becomes 4 n times, the comparator voltage gain (A) for the first integrator and the comparator voltage gain (B) for the second integrator , and the (n + 1)-path comparator (13) with the stored 4-bit comparator voltage gain correction code value in which the comparator voltage gain (C) for the nth integrator comes within the range in which the noise transform function (NTF) is stable. Comparator voltage gain correction device of a noise transform sequential approximation type analog-to-digital converter, characterized in that for correcting the voltage gain of ).
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