KR101746063B1

KR101746063B1 - Offset error correction apparatus of sar adc

Info

Publication number: KR101746063B1
Application number: KR1020160068518A
Authority: KR
Inventors: 장영찬; 손지수
Original assignee: 금오공과대학교 산학협력단
Priority date: 2016-06-02
Filing date: 2016-06-02
Publication date: 2017-06-12

Abstract

본 발명은 축차근사형(SAR) 에이디씨(ADC)에서 부정합에 의해 발생되는 오프셋 에러를 보정함에 있어서, 외부의 장치를 이용하지 않고 커패시터형 디지털 아날로그 변환기(DAC)의 커패시터를 통해 보벙하는 기술에 관한 것이다.
이러한 본 발명은 상,하위의 커패시터열 및 상,하위의 스위칭부를 구비한 후 노멀 모드에서는 상기 커패시터열에서 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하고, 오프셋 에러 보정모드에서는 상기 상,하위의 커패시터열에 추가된 오프셋보정용 커패시터 어레이에서 상기 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하는 커패시터형 디에이씨; 및 오프셋 에러 보정모드에서 상기 오프셋보정용 커패시터 어레이의 스위칭 동작을 제어하여 오프셋 에러 전압이 제거되도록 하기 위한 제어신호를 출력하는 유한상태머신 및 보정로직부를 포함한다. The present invention relates to a technique for correcting an offset error caused by a mismatch in an A / D conversion (SAR) ADC, in which a capacitor type digital-to-analog converter (DAC) .
In the present invention, the upper and lower capacitor rows and the upper and lower switching units are provided. In the normal mode, the input signal is sampled in the capacitor row to determine the upper plate voltage of the upper and lower capacitor rows. In the offset error correction mode A capacitor type DAC for sampling the input signal in an offset correction capacitor array added to the upper and lower capacitor rows to determine a top plate voltage of the upper and lower capacitor rows; And a finite state machine and a correction logic unit for outputting a control signal for controlling the switching operation of the offset correction capacitor array in the offset error correction mode so that the offset error voltage is removed.

Description

축차근사형 에이디씨의 오프셋 에러 보정장치{OFFSET ERROR CORRECTION APPARATUS OF SAR ADC}TECHNICAL FIELD [0001] The present invention relates to an offset error correcting apparatus for an offset error correcting apparatus,

본 발명은 축차근사형(SAR: Successive Approximationl Register) 아날로그 디지털 변환기(ADC: Analog-Digital Converter)에서 부정합에 의해 발생되는 오프셋 에러를 보정하는 기술에 관한 것으로, 특히 외부의 장치를 이용하지 않고 커패시터형 디지털 아날로그 변환기(DAC)의 커패시터를 통해 오프셋 에러를 보정하여 제거되도록 한 축차근사형 에이디씨의 오프셋 에러 보정장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for correcting an offset error caused by a mismatch in a Successive Approximation Register (SAR) analog-to-digital converter (ADC) And corrects the offset error through a capacitor of a digital-to-analog converter (DAC), thereby eliminating the offset error.

도 1은 종래 기술에 의한 축차근사형 에이디씨의 블록도로서 이에 도시한 바와 같이 축차근사형 에이디씨(SAR ADC)(10)는 커패시터형 디에이씨(11), 비교기(12) 및 축차근사형 로직부(13)를 포함한다.FIG. 1 is a block diagram of a conventional linear interpolation type ADS. As shown in FIG. 1, a linear interpolation type SAR ADC 10 includes a capacitor type DAC 11, a comparator 12, And a logic section 13.

커패시터형 디에이씨(11)는 입력신호를 샘플링하고 상,하위 커패시터열의 커패시터(512Cu,256Cu,128Cu,64Cu,32Cu,16Cu,8Cu,4Cu,2Cu,1Cu,1Cu)의 하판(bottom plate)에 공급되는 전압을 제어하는 방식으로 상판(upper plate)의 전압을 변화시킨다. 여기서, 상기 Cu는 단위 커패시터를 의미하고 그 앞의 숫자는 단위 커패시터의 개수를 의미한다. The capacitor type die 11 samples the input signal and supplies the sampled data to the bottom plates of the capacitors 512Cu, 256Cu, 128Cu, 64Cu, 32Cu, 16Cu, 8Cu, 4Cu, 2Cu, 1Cu, 1Cu of the upper and lower capacitor rows The voltage of the upper plate is changed in such a manner as to control the applied voltage. Here, Cu denotes a unit capacitor, and the number preceding the unit capacitor means the number of unit capacitors.

이를 위해 상기 커패시터형 디에이씨(11)는 상,하위 커패시터열의 커패시터들, 부스트랩드 스위치(Bootstrapped switch)(SW1) 및 디지털코드에 따라 상기 커패시터들의 하판에 공급되는 전압을 스위칭하여 그에 따른 디코딩 동작이 이루어지도록 하는 스위칭부(11A)(11B)를 구비한다. To this end, the capacitor type DAC 11 switches the voltage supplied to the lower plate of the capacitors according to the capacitors of the upper and lower capacitor rows, the bootstrapped switch SW1 and the digital code, (11A) and (11B).

상기 스위칭부(11A)는 상위 커패시터열의 커패시터의 하판에 공급되는 전압(V_IP, V_REF+,V_REF-,V_CM)을 스위칭하고, 스위칭부(11B)는 하위 커패시터열의 커패시터의 하판에 공급되는 전압(V_In,V_REF _-,V_REF ₊,V_CM)을 스위칭한다.The switching unit 11A switches the voltages V _IP , V _{REF +} , V _REF- and V _CM supplied to the lower plate of the capacitor of the upper capacitor row and the switching unit 11B supplies the voltages (V _IN , V _REF _- , V _REF ₊ , V _CM ).

비교기(12)는 상기와 같은 스위칭(디코딩) 동작에 의해 변화되는 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털 코드(comp_out)를 생성한다. The comparator 12 compares the top plate voltages VDAC + and VDAC- of the upper and lower capacitor rows which are changed by the switching (decoding) operation as described above, and generates a digital code comp_out corresponding thereto.

축차근사형 로직부(13)는 상기와 같이 생성된 디지털 코드(comp_out)를 근거로 상기 디에이씨(11)의 스위칭부(11A)(11B)의 스위칭 동작을 제어한다. The axis scrambling logic unit 13 controls the switching operation of the switching units 11A and 11B of the DIA seed 11 based on the digital code comp_out generated as described above.

이와 같은 종래의 축차근사형 에이디씨는 레일투레일(rail to rail) 입력범위가 아닌 절반의 스윙 범위를 가지는 입력신호를 인가받을 때, 기준전압을 공급받지 않고 내부의 전원전압(VDD)만으로 N-비트의 디지털코드로 변환할 수 있는 구조를 갖는다.When the input signal having the half swing range is applied to the rail-to-rail input range, the conventional axial drive type AD converts the internal voltage VDD into N - bit digital code.

도 2는 종래 기술에 의한 축차근사형 에이디씨의 전달특성 그래프를 나타낸 것이다. 도 2에서와 같이 종래 기술에 의한 축차근사형 에이디씨에는 오프셋(offset)이 존재하는데, 이는 커패시터형 에이디씨의 커패시터의 부정합이나 비교기의 오프셋 전압에 의해 나타나는 것으로 보고되고 있다.
FIG. 2 is a graph showing a transfer characteristic of an axial seeder type seed according to the prior art. As shown in FIG. 2, there is an offset in the conventional coplanar waveguide type according to the prior art, which is reported to be caused by the mismatch of the capacitor of the capacitor type AD and the offset voltage of the comparator.

이와 같이, 종래 기술에 의한 축차근사형 에이디씨에는 오프셋이 존재하여 해상도나 선형성 등에 나쁜 영향을 주게 되는 문제점이 있다.As described above, there is a problem in that there is an offset in the axial interpolation type Adi according to the prior art, which adversely affects resolution and linearity.

근래 들어, 오프셋 에러 보정기능을 갖는 축차근사형 에이디씨가 제안되었는데, 이와 같은 종래의 축차근사형 에이디씨는 오프셋 에러를 보정하기 위해 별도의 외부 장치를 사용하게 되어 있어 제품의 사이즈가 커지고 단가 상승을 유발하는 문제점이 있다.
In recent years, there has been proposed an axisymmetric ADS having an offset error correcting function. However, such a conventional axial aligning type ADS uses a separate external device for correcting an offset error, thereby increasing the size of the product, . &Lt; / RTI >

본 발명이 해결하고자 하는 과제는 별도의 외부 장치를 이용하는 것이 아니라, 이미 사용되고 있는 커패시터형 디에이씨(DAC)의 스위칭 동작을 제어하여 아날로그 디지털 변환기의 오프셋 에러가 제거되도록 보정하는데 있다. A problem to be solved by the present invention is to control the switching operation of a capacitor-type DAC (DAC), which is already in use, instead of using an external device, thereby correcting the offset error of the analog-to-digital converter to be eliminated.

본 발명이 해결하고자 하는 다른 과제는 SAR ADC 변환과정에서 절반의 스윙범위를 가지는 입력신호 샘플링 동작을 수행함과 아울러 공통전압(VCM)으로 변환하는 동작을 수행한 후 MSB 커패시터가 아닌 MSB-l 커패시터부터 LSB 커패시터까지 순차적으로 스위칭하고 MSB 커패시터에 대해서는 스위칭을 하지않는 점을 이용하여 오프셋 에러를 보정하는데 있다. Another problem to be solved by the present invention is to perform an operation of sampling an input signal having a swing range of half in the SAR ADC conversion process and performing an operation to convert it into a common voltage (VCM) and then to convert the MSB- LSB capacitors, and does not switch for the MSB capacitors to compensate for the offset error.

상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 축차근사형 에이디씨의 오프셋 에러 보정장치는, 상,하위의 커패시터열 및 상,하위의 스위칭부를 구비한 후 노멀 모드에서는 상기 커패시터열에서 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하고, 오프셋 에러 보정모드에서는 상기 상,하위의 커패시터열의 오프셋보정용 커패시터 어레이에서 상기 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하는 커패시터형 디에이씨; 상기 노멀 모드 및 상기 오프셋 에러 보정 모드에서 상기 상,하위 커패시터열의 상판전압을 비교하여 그에 따른 디지털 코드를 출력하는 비교기; 오프셋 에러 보정 모드에서, 상기 디지털 코드에 따라 상기 상,하위의 스위칭부의 스위칭 동작을 제어하기 위한 출력코드를 결정하는 유한상태머신; 및 오프셋 에러 보정 모드에서, 상기 출력코드의 로직연산 결과를 근거로 상기 상,하위의 스위칭부의 스위칭 동작을 제어하여, 상기 오프셋보정용 커패시터 어레이를 통해 상기 상,하위의 커패시터열의 상판전압이 해당 레벨로 결정되도록 하는 보정 로직부;를 포함하는 것을 특징으로 한다.
According to an aspect of the present invention, there is provided an apparatus and method for correcting an offset error of an axis-shifter type ADS, including an upper and a lower capacitor row and upper and lower switching units, by sampling the image, the upper and lower capacitor column tops voltage by sampling the input signal in determining the capacitor column upper voltage of lower and offset error correction mode in the image, the offset correction capacitor array of the capacitor of child Deciding capacitor type DIA; A comparator for comparing a top plate voltage of the upper and lower capacitor rows in the normal mode and the offset error correction mode and outputting a corresponding digital code; A finite state machine for determining, in an offset error correction mode, an output code for controlling a switching operation of the upper and lower switching parts in accordance with the digital code; And the offset error correction mode, the switching operation of the upper and lower switching units is controlled based on the logic operation result of the output code, and the upper plate voltage of the upper and lower capacitor rows is changed to the corresponding level through the offset correction capacitor array And a correction logic section for determining the correction value.

본 발명은 축차근사형 에이디씨의 오프셋 에러를 제거하기 위하여 별도의 외부 장치를 이용하는 것이 아니라, 간단한 로직을 추가하고 이미 사용되고 있는 커패시터형 디에이씨(DAC)의 스위칭 동작을 제어하여 아날로그 디지털 변환기의 오프셋 에러가 제거되도록 보정함으로써, 칩의 면적 증가나 비용 상승을 유발시키지 않고 축차근사형 에이디씨의 성능을 향상시킬 수 있는 효과가 있다.
In the present invention, instead of using an external device for eliminating the offset error of the axis-shifter type ADS, simple logic is added and the switching operation of the capacitor type DAC (DAC) By correcting the error to be eliminated, there is an effect that the performance of the axial alignment type ADS can be improved without causing an increase in the chip area and an increase in cost.

도 1은 종래 기술에 의한 축차근사형 에이디씨의 블록도이다.
도 2는 종래 기술에 의한 축차근사형 에이디씨의 전달특성 그래프이다.
도 3은 본 발명의 실시예에 따른 축차근사형 에이디씨의 오프셋 에러 보정장치의 블록도이다.
도 4는 보정 로직부의 상세 회로도이다.
도 5는 축차근사형 로직부와 보정 로직부의 타이밍도이다.
도 6a 내지 도 8a는 오프셋 에러 보정과정에서 커패시터형 디에이씨의 등가회로도이다.
도 6b 내지 도 8b는 오프셋 에러 보정과정에서 축차근사형 로직부와 보정 로직부의 타이밍이다.
도 9는 아날로그 입력신호를 샘플링하기 위한 커패시터형 디에이씨의 스위칭 상태 회로도이다.
도 10은 커패시터형 디에이씨에서 아날로그 입력신호를 샘플링한 후 공통전압으로 변환하는 과정을 나타낸 회로도이다.
도 11은 오프셋 에러 보정용 커패시터 중 해당 커패시터에 연결된 스위치부의 구현예를 나타낸 회로도이다.
도 12 및 도 13은 스위칭 제어부의 회로도이다.
도 14 내지 도 16은 오프셋 에러 보정용 커패시터 어레이에서 오프셋 에러 보정용 커패시터들의 스위칭 상태를 나타낸 회로도이다.
도 17은 유한상태머신에서 출력되는 출력코드의 파형도이다.
도 18은 오프셋 에러 보정 전,후의 축차근사형 에이디씨의 출력코드의 시뮬레이션 파형도이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a conventional linear interpolation type ADSI. FIG.
FIG. 2 is a graph showing the transmission characteristics of an axially trapezoidal-type seed according to the prior art.
3 is a block diagram of an offset error correcting apparatus of an axial random-access type DCS according to an embodiment of the present invention.
4 is a detailed circuit diagram of the correction logic section;
5 is a timing diagram of the axial rhomboid logic portion and the correction logic portion;
Figs. 6A to 8A are equivalent circuit diagrams of a capacitor-type DIA-CIS in the offset error correction process.
FIGS. 6B and 8B are timing charts of the axial rhomboid logic and correction logic in the offset error correction process. FIG.
FIG. 9 is a circuit diagram of a switching state of a capacitor type DAC for sampling an analog input signal. FIG.
10 is a circuit diagram showing a process of sampling an analog input signal from a capacitor type DAC and converting the analog input signal into a common voltage.
11 is a circuit diagram showing an embodiment of a switch unit connected to a corresponding capacitor among the offset error correcting capacitors.
12 and 13 are circuit diagrams of the switching control section.
14 to 16 are circuit diagrams showing the switching states of the capacitors for offset error correction in the offset error correction capacitor array.
17 is a waveform diagram of an output code output from the finite state machine.
18 is a simulation waveform diagram of an output code of the axial interpolation type ADSI before and after the offset error correction.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 축차근사형 에이디씨의 오프셋 에러 보정장치의 블록도로서 이에 도시한 바와 같이, 커패시터형 디에이씨(31), 비교기(32), 축차근사형 로직부(33), 보정 로직부(34) 및 유한상태머신(FSM;I Finite State Machine) (35)을 포함한다. FIG. 3 is a block diagram of an apparatus for correcting an offset error of a linear interpolation type DCS according to an embodiment of the present invention. As shown in FIG. 3, a capacitor type DCS 31, a comparator 32, A correction logic portion 34, and a finite state machine (FSM) 35. The finite state machine (FSM)

본 발명의 실시예에 따른 축차근사형 에이디씨(SAR ADC)(30)에서 노멀 모드의 ADC 변환 동작은 통상의 ADC 변환동작과 동일하게 수행된다. The ADC conversion operation in the normal mode in the axial ADC (SAR ADC) 30 according to the embodiment of the present invention is performed in the same manner as the normal ADC conversion operation.

이때, 커패시터형 디에이씨(31)는 입력신호를 샘플링하고 상,하위 커패시터열의 커패시터(482Cu,256Cu, 128Cu,64Cu,32Cu,16Cu,8Cu,4Cu,2Cu,1Cu)의 하판(bottom plate)에 공급되는 전압을 제어하는 방식으로 상판(upper plate)의 전압을 변화시킨다. 여기서, 상기 Cu는 단위 커패시터를 의미하고 그 앞의 숫자는 단위 커패시터의 개수를 의미한다. At this time, the capacitor type die 31 samples the input signal and supplies it to the bottom plate of the capacitors 482Cu, 256Cu, 128Cu, 64Cu, 32Cu, 16Cu, 8Cu, 4Cu, 2Cu, 1Cu of the upper and lower capacitor rows The voltage of the upper plate is changed in such a manner as to control the applied voltage. Here, Cu denotes a unit capacitor, and the number preceding the unit capacitor means the number of unit capacitors.

이를 위해 상기 커패시터형 디에이씨(31)는 상,하위 커패시터열의 커패시터들, 부스트랩드 스위치(SW1) 및 디지털코드에 따라 상기 커패시터들의 하판에 공급되는 전압을 스위칭하는 상,하위 스위칭부(31A)(31B)를 구비한다. To this end, the capacitor type DAC 31 includes upper and lower switching units 31A for switching the voltages supplied to the lower plates of the capacitors according to the capacitors of the upper and lower capacitor rows, the sub-strap switch SW1, (31B).

상기 상위 스위칭부(31A)는 상위 커패시터열의 커패시터의 하판에 공급되는 전압(V_IP, V_REF+,V_REF-,V_CM)을 스위칭하고, 스위칭부(31B)는 하위 커패시터열의 커패시터의 하판에 공급되는 전압(V_In,V_REF _-,V_REF ₊,V_CM)을 스위칭한다.The upper switching unit 31A switches the voltages V _IP , V _{REF +} , V _REF- and V _CM supplied to the lower plate of the capacitor of the upper capacitor row and the switching unit 31B supplies the lower plates of the capacitors of the lower capacitor row (V _IN , V _REF _- , V _REF ₊ , V _CM ).

비교기(32)는 상기와 같은 스위칭(디코딩) 동작에 의해 변화되는 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털 코드(comp_out)를 생성한다. The comparator 32 compares the top plate voltages VDAC + and VDAC- of the upper and lower capacitor rows which are changed by the switching (decoding) operation as described above, and generates a digital code comp_out corresponding thereto.

축차근사형 로직부(33)는 상기와 같이 생성된 디지털 코드(comp_out)를 근거로 상기 디에이씨(31)의 상,하위 스위칭부(31A)(31B)의 스위칭 동작을 제어한다. The axis scrambling logic unit 33 controls the switching operation of the upper and lower switching units 31A and 31B of the DIA seed 31 based on the digital code comp_out generated as described above.

한편, 본 발명의 실시예에 따라 커패시터형 디에이씨(31)의 스위칭 동작을 제어하여 축차근사형 에이디씨(30)의 오프셋 에러를 보정하고 이에 의해 그 오프셋 에러가 제거되도록 하는 오프셋 에러 보정모드에 대하여 설명하면 다음과 같다.Meanwhile, according to the embodiment of the present invention, the switching operation of the capacitor-type D-shaped seed 31 is controlled to correct the offset error of the coplanar array type adder 30 and thereby the offset error correction mode As follows.

이때, 입력신호를 샘플링한 후 공통전압(VCM)으로 변환 이후 MSB 커패시터가 아닌 MSB-1커패시터부터 LSB 커패시터까지 순차적으로 스위칭하고, MSB 커패시터는 스위칭하지 않는다. In this case, after sampling the input signal and then converting to the common voltage (VCM), MSB-1 capacitors are switched sequentially from the MSB-1 capacitors to the LSB capacitors, and MSB capacitors are not switched.

상기 커패시터형 디에이씨(31)의 상,하위 커패시터열에서 MSB 커패시터인 512Cu가 16Cu,8Cu,4Cu,2Cu,482Cu로 나누어진 구조를 갖는다. 상기와 같이 분리된 MSB 커패시터 중에서 16Cu, 8Cu, 4Cu, 2Cu와 LSB-1 커패시터인 1Cu는 오프셋 에러 보정을 위한 커패시터로 사용된다. 이하, 상기 16Cu, 8Cu, 4Cu, 2Cu 및 1Cu를 '오프셋 에러 보정용 커패시터 어레이(Calibration Capacitor Array)'라 칭한다. 상기 오프셋 에러 보정용 커패시터 어레이는 노멀 모드에서 스위칭 동작하지 않고 오프셋 에러 보정모드에서 스위칭 동작한다.The MSB capacitors 512Cu in the upper and lower capacitor rows of the capacitor type die 31 are divided into 16Cu, 8Cu, 4Cu, 2Cu and 482Cu. Among the MSB capacitors, 16Cu, 8Cu, 4Cu, 2Cu and LSB-1 capacitors, 1Cu, are used as capacitors for offset error correction. Hereinafter, the 16Cu, 8Cu, 4Cu, 2Cu, and 1Cu are referred to as a 'Calibration Capacitor Array'. The capacitor array for offset error correction performs a switching operation in the offset error correction mode without switching operation in the normal mode.

상기 오프셋 에러 보정용 커패시터 어레이를 이용한 오프셋 에러 보정은 보정제어신호(CAL), 외부로부터 공급되는 신호(코드,EX_Fout) 등에 의하여 수행된다. The offset error correction using the offset error correction capacitor array is performed by a correction control signal (CAL), an externally supplied signal (code, EX_Fout), or the like.

보정 로직부(34)는 외부클럭신호(EX_CLK)에 동기하여 보정제어신호(CAL)를 입력받아 오프셋 에러를 보정하는 동안 축차근사형 로직부(33)를 제어하기 위한 제어신호를 생성하여 출력한다.The correction logic unit 34 receives the correction control signal CAL in synchronization with the external clock signal EX_CLK, and generates and outputs a control signal for controlling the axial rhomboid logic unit 33 while correcting the offset error .

도 4는 상기 보정 로직부(34)의 구현예를 나타낸 회로도로서 이에 도시한 바와 같이, 직렬 연결된 D형 플립플롭(D F/F1-D F/F6), 인버터(INV), 앤드게이트(AD1), (AD2) 및 오아게이트(OR)를 포함한다.FIG. 4 is a circuit diagram showing an embodiment of the correction logic unit 34. As shown in FIG. 4, the D flip-flops DF / F1-DF / F6, the inverter INV, the AND gate AD1, , (AD2), and the gate (OR).

직렬 연결된 D형 플립플롭(D F/F1-D F/F6)은 보정제어신호(CAL) 및 외부클럭신호(EX_CLK)에 의해 동작한다. 인버터(INV)는 상기 D형 플립플롭(D F/F2)의 출력신호를 반전시켜 클럭오프신호(clks_off)를 출력한다. 앤드게이트(AD1)는 상기 D형 플립플롭(D F/F3)의 출력신호와 상기 D형 플립플롭(D F/F6)의 반전 출력신호를 앤드연산하여 샘플 보정신호(sample_cal)를 출력한다. 앤드게이트(AD2)는 상기 외부클럭신호(EX_CLK) 및 클럭오프신호(clks_off)를 앤드연산하여 클럭인신호(clks_in)를 출력한다. 오아게이트(OR)는 샘플보정신호(sample_cal) 및 샘플신호(sample)를 오아연산하여 스위칭제어신호(sample_s)를 출력한다.The series-connected D flip-flops DF / F 1 -D F / F6 operate by the correction control signal CAL and the external clock signal EX_CLK. The inverter INV inverts the output signal of the D flip-flop DF / F2 and outputs a clock-off signal clks_off. The AND gate AD1 ANDs the output signal of the D flip-flop DF / F3 and the inverted output signal of the D flip-flop DF / F6 to output a sample correction signal sample_cal. The AND gate AD2 ANDs the external clock signal EX_CLK and the clock-off signal clks_off to output a clock-in signal clks_in. The OR gate OR performs the OR operation on the sample correction signal sample_cal and the sample signal sample to output the switching control signal sample_s.

도 5는 축차근사형 로직부(33)와 보정 로직부(34)의 타이밍도를 나타낸 것이다. 클럭오프신호(clks_off)는 앤드게이트(AD2)에서 외부클럭신호(EX_CLK)와 앤드연산되어 오프셋 에러 보정기간 동안 축차근사형 로직부(33)에 입력되는 클럭인신호(clks_in)를 '로우'로 만들어 축차근사형 에이디씨(30)로 하여금 정상동작을 하지 못하게 하는 역할을 한다.Figure 5 shows the timing diagram of the axisymmetric logic portion 33 and correction logic portion 34. [ The clock-off signal clks_off is set to low when the signal clks_in, which is ANDed with the external clock signal EX_CLK in the AND gate AD2 and is the clock signal input to the ramp-down logic unit 33 during the offset error correction period Thereby making it impossible for the user to perform the normal operation.

이와 동시에 보정 로직부(34)의 내부에서, 상기 오아게이트(OR)로부터 출력되는 스위칭제어신호(sample_s)가 '하이'가 되어 부스트랩드 스위치(SW1)가 턴온된다. 이에 따라, 도 6a의 등가회로와 같이 상판에 전원전압(VDD)이 공급되는 상위 커패시터열과 상판에 접지전압(VSS)이 공급되는 하위커패시터열이 상기 부스트랩드 스위치(SW1)에 의해 서로 연결된다. 따라서, 축차근사형 에이디씨(30)는 전원전압(VDD)과 접지전압(VSS)에 대한 샘플링 동작을 시작한다. 상기 스위칭제어신호(sample_s)가 '하이'를 유지하는 동안 상기 부스트랩드 스위치(SW1)가 턴온 상태가 되므로 상위커패시터열의 상판노드전압(VDAC+)과 하위커패시터열의 상판노드전압(VDAC-)은 상기 부스트랩드 스위치(SW1)에 의하여 서로 연결된 상태로 유지된다. At the same time, the switching control signal sample_s output from the gate (OR) of the correction logic section (34) becomes "high" and the slave switch SW1 is turned on. 6A, the upper capacitor row to which the power supply voltage VDD is supplied to the upper plate and the lower capacitor row to which the ground voltage VSS is supplied to the upper plate are connected to each other by the sidelight switch SW1 . Accordingly, the axial interpolation type seed 30 starts the sampling operation for the power supply voltage VDD and the ground voltage VSS. The upper switch node voltage VDAC + of the upper capacitor row and the upper electrode node voltage VDAC- of the lower capacitor row are set to the same level as the switching control signal sample_s while the switching control signal sample_s is maintained at the high level, And are held connected to each other by the negative-side switch SW1.

상기 보정 로직부(34)로부터 출력되는 보정제어신호(vcm_cal)에 의하여 유한상태머신(35)이 동작되고, 이와 동시에 상기 보정제어신호(vcm_cal)에 의하여 샘플신호(sample)가 '로우'로 천이되어 상기 전원전압(VDD)과 접지전압(VSS)에 대한 샘플링 동작이 종료된다. 이때, 도 7b에서와 같이 샘플신호(sample)보다 외부클럭신호(EX_CLK)가 한 주기만큼 더 '하이' 상태로 유지되어 커패시터형 디에이씨(31)의 상,하위 커패시터열의 커패시터들이 방전된다. The finite state machine 35 is operated by the correction control signal vcm_cal output from the correction logic unit 34 and at the same time the sample signal sample changes to low by the correction control signal vcm_cal And the sampling operation for the power supply voltage VDD and the ground voltage VSS is completed. At this time, as shown in FIG. 7B, the external clock signal EX_CLK is maintained at a higher level by one cycle than the sample signal, so that the capacitors of the upper and lower capacitor rows of the capacitor-type DAC 31 are discharged.

이후, 보정 로직부(34)에서 클럭보정신호(clkc_cal)에 의해 첫 번째 주기의 비교기클럭신호(clkc)가 생성되어 비교기(32)에 공급됨과 동시에 유한상태머신(35) 내부의 플립-플롭의 클럭신호로 제공된다. 이때, 상기 비교기(32)는 상기 비교기클럭신호(clkc)에 의해 동작되어 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털 코드(comp_out)를 생성한다. 유한상태머신(35)은 상기 디지털 코드(comp_out)에 따라 커패시터형 디에이씨(31)의 상,하위 스위칭부(31A)(31B)의 스위칭 동작을 제어하기 위한 출력코드(Fout)를 출력한다. 보정 로직부(34)는 상기 출력코드(Fout)에 따라 상,하위 스위칭부(31A)(31B)의 스위칭 동작을 제어하여 오프셋 에러 보정과정이 시작된다. 도면 8a는 오프셋 에러 보정과정에서 공통전압(VCM)이 비교기(32)의 비반전입력단자와 반전입력단자에 각기 공급되는 경로를 나타낸 회로이다. Thereafter, the comparator clock signal clkc of the first period is generated by the correction logic unit 34 by the clock correction signal clkc_cal and supplied to the comparator 32, and at the same time, the flip-flop of the flip- And is provided as a clock signal. At this time, the comparator 32 is operated by the comparator clock signal clkc to compare the top plate voltages VDAC + and VDAC- of the upper and lower capacitor rows to generate a digital code comp_out corresponding thereto. The finite state machine 35 outputs an output code Fout for controlling the switching operation of the upper and lower switching units 31A and 31B of the capacitor type DAC 31 according to the digital code comp_out. The correction logic unit 34 controls the switching operation of the upper and lower switching units 31A and 31B according to the output code Fout to start the offset error correction process. 8A is a circuit showing a path in which the common voltage VCM is supplied to the non-inverting input terminal and the inverting input terminal of the comparator 32 in the offset error correcting process, respectively.

도 9는 오프셋 에러 보정모드에서, 아날로그 입력신호(입력전압)를 샘플링하기 위한 커패시터형 디에이씨(31)의 스위칭 상태를 나타낸 회로도이다. 9 is a circuit diagram showing the switching state of the capacitor-type DAC 31 for sampling the analog input signal (input voltage) in the offset error correction mode.

이때, 오프셋 에러 보정을 위해 부스트랩드 스위치(SW2),(SW3)를 스위칭하여 입력전압(Vip) 대신 전원전압(VDD)을 샘플링하고, 입력전압(Vin) 대신 접지전압(VSS)을 생플링한다. 그리고, 부스트랩드 스위치(SW1)를 턴온시켜 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 서로 연결한다. At this time, for correction of the offset error, the sub-strap switches SW2 and SW3 are switched to sample the power supply voltage VDD instead of the input voltage Vip, and the ground voltage VSS is sampled instead of the input voltage Vin. do. Then, the sub-strap switch SW1 is turned on to connect the upper plate voltages VDAC + and VDAC- of the upper and lower capacitor rows to each other.

도 10은 커패시터형 디에이씨(31)에서 아날로그 입력신호를 샘플링한 후，공통전압(VCM)으로 변환하는 과정을 나타낸 회로도이다. 입력신호에 대한 샘플링 동작이 완료되면 상,하위 커패시터열의 하판은 공통전압(VCM)으로 스위칭된다. 이때, 부스트랩드 스위치(SW1)의 연결상태를 유지함으로써, 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)이 공통전압(VCM)으로 유지된다. 이후, 상기 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 분리하고, 비교기(32)는 상기 분리된 상판전압(VDAC+),(VDAC-)을 비교하여 그에 따른 디지털코드(comp_out)를 생성한다. 10 is a circuit diagram showing a process of sampling an analog input signal at the capacitor type DAC 31 and then converting it into a common voltage VCM. When the sampling operation for the input signal is completed, the lower plate of the upper and lower capacitor rows is switched to the common voltage (VCM). At this time, the top plate voltages VDAC + and VDAC- of the upper and lower capacitor rows are held at the common voltage VCM by maintaining the connection state of the secondary winding switch SW1. Subsequently, the upper plate voltages VDAC + and VDAC- of the upper and lower capacitor rows are separated, and the comparator 32 compares the separated upper plate voltages VDAC + and VDAC-, .

유한상태머신(35)은 상기 비교기(32)로부터 공급되는 디지털코드(comp_out)에 따라 출력코드(Fout)를 결정한다. 상기 출력코드 Fout[5:0]의 초기값은 6b'100OOO 이다. 비교기(32)의 출력이 '하이'이면 Fout[5:0]이 +1(+6b'OOO00l)이 되고，'로우'이면 Fout[5:0]이 -1(+6b'111111) 된다.The finite state machine 35 determines the output code Fout according to the digital code comp_out supplied from the comparator 32. [ The initial value of the output code Fout [5: 0] is 6b'100000. Fout [5: 0] is +1 (+ 6b'OOO00l) when the output of the comparator 32 is high, and Fout [5: 0] is -1 (+ 6b'111111) when the output of the comparator 32 is low.

보정 로직부(34)는 상기 출력코드 Fout[5:0]의 MSB와 나머지 5비트의 로직연산 결과를 근거로 하여 커패시터형 디에이씨(31) 내부의 상,하위 오프셋 에러 보정용 커패시터(Cc1),(Cc2)에 대한 스위칭을 결정한다. 도 11은 상기 오프셋 에러 보정용 커패시터(Cc1),(Cc2)에 연결된 스위치부의 구현예를 나타낸 것이다. 여기서, 스위치부(31A_CAL)는 상위 스위치부(31A)의 스위치들 중에서 오프셋 에러 보정용 커패시터 어레이(16Cu, 8Cu, 4Cu, 2Cu 및 1Cu) 중 어느 하나의 커패시터에 연결된 스위치를 의미하고, 스위치부(31B_CAL)는 하위 스위치부(31B)의 스위치들 중에서 오프셋 에러 보정용 커패시터 어레이(16Cu, 8Cu, 4Cu, 2Cu 및 1Cu) 중 어느 하나의 커패시터에 연결된 스위치를 의미한다.The correction logic unit 34 corrects the upper and lower offset error correction capacitors Cc1 and Cc2 in the capacitor type die 31 based on the MSB of the output code Fout [5: 0] (Cc2). &Lt; / RTI > 11 shows an embodiment of the switch unit connected to the offset error correction capacitors Cc1 and Cc2. Here, the switch unit 31A_CAL means a switch connected to any one of the capacitors of the offset error correction capacitor arrays 16Cu, 8Cu, 4Cu, 2Cu and 1Cu among the switches of the upper switch unit 31A, and the switch unit 31B_CAL Denotes a switch connected to any one of the capacitors of the offset error correction capacitor arrays 16Cu, 8Cu, 4Cu, 2Cu, and 1Cu among the switches of the lower switch unit 31B.

상기 오프셋 에러 보정용 커패시터(Cc1),(Cc2)는 상기 오프셋 에러 보정용 커패시터 어레이(16Cu, 8Cu, 4Cu, 2Cu 및 1Cu) 중에서 어느 하나의 커패시터이다.The offset error correction capacitors Cc1 and Cc2 are any one of the offset error correction capacitor arrays 16Cu, 8Cu, 4Cu, 2Cu, and 1Cu.

도 12는 상기 출력코드(Fout)에 따라 상기 도 11에서 기준전압(V_REF ₊),(V_REF _-)을 스위칭하기 위한 스위칭제어신호(CP_{C_0}-CP_{C_4}),(CM_C _{_0}-CM_C _{_4})를 생성하는 스위칭 제어부(34A)의 회로도를 나타낸 것이다.Figure 12 is a code output (Fout) the reference voltage (V _REF ₊₎ in FIG. 11 in accordance with, (V _REF _-) switching control signal (CP _{C_0} -CP _{C_4)} for switching, (CM _{_C} _{_0} -CM _C _{4 of} the switching control section 34A.

이를 위해 상기 스위칭 제어부(34A)는 출력코드(Fout[0],Fout[5]),(Fout[1], Fout[5]),(Fout[2], Fout[5]),(Fout[3], Fout[5]),(Fout[4],Fout[5])를 각각 낸드연산하는 낸드게이트열(ND11-ND15)로 이루어진 제1낸드게이트열; 및 상기 낸드게이트(ND11)의 출력신호와 공통전압스위칭바제어신호(/S10)를 노아연산하여 스위칭제어신호(CP_{C_0})를 출력하는 노아게이트(NOR11) 및 상기 낸드게이트(ND12),(ND13), (ND14), (ND15)의 출력신호와 공통전압스위칭바제어신호(/S0)를 각각 노아연산하여 스위칭제어신호(CP_{C_1}),(CP_{C_2}), (CP_{C_3}),(CP_{C_4})를 각기 출력하는 노아게이트(NOR12), (NOR13),(NOR14),(NOR15)로 이루어진 제1노아게이트열;을 구비한다. To this end, the switching controller 34A outputs the output codes Fout [0], Fout [5], Fout [1], Fout [5], Fout [2], Fout [ A first NAND gate column made up of NAND gate columns ND11-ND15 for performing NAND operation on Fout [3], Fout [5], Fout [4] and Fout [5] And a NOR gate NOR11 for outputting a switching control signal _{CP_0} by _{performing a} NOR operation on the output signal of the NAND gate ND11 and the common voltage switching bar control signal / ), (ND14), and quinoa operations, respectively the output signal and the common voltage switching bar control signal (/ S0) of (ND15) switching control signal _{_{(CP C_1), (CP C_2}} ), (CP C_3), (CP C_4) And NOR gates NOR12, NOR13, NOR14, and NOR15 for outputting the NOR gates NOR12, NOR14, and NOR15, respectively.

또한, 상기 스위칭 제어부(34A)는 바출력코드(/Fout[0],/Fout[5]), (/Fout [1],/Fout[5]),(/Fout[2],/Fout[5]),(/Fout[3],/Fout[5]),(/Fout[4],/Fout[5])를 각각 낸드연산하는 낸드게이트(ND21-ND25)로 이루어진 제2낸드게이트열; 상기 낸드게이트(ND21)의 출력신호와 공통전압스위칭바제어신호(/S10)를 노아연산하여 스위칭제어신호(CM_{C_0})를 출력하는 노아게이트(NOR21) 및 상기 낸드게이트(ND22), (ND23),(ND24),(ND25)의 출력신호와 공통전압스위칭바제어신호(/S0)를 각각 노아연산하여 스위칭제어신호(CM_{C_1}),(CM_{C_2}),(CM_{C_3}),(CM_{C_4})를 각기 출력하는 노아게이트(NOR22), (NOR23),(NOR24),(NOR5)로 이루어진 제2노아게이트열;을 구비한다. The switching control section 34A outputs the bar output codes / Fout [0], / Fout [5], / Fout [1], / Fout [5] The second NAND gate column made up of NAND gates ND21-ND25 for performing NAND operation on (/ Fout [3], / Fout [5]), / Fout [4], / ; A NOR gate NOR21 for outputting a switching control signal _{CMC_0} by _{performing a} NOR operation on the output signal of the NAND gate ND21 and the common voltage switching bar control signal / S10 and the NAND gates ND22 and ND23, , (ND24), (ND25) output signal and the common voltage switching bar control signal (/ S0) by Noah calculating the respective switching control signals _{_{(CM C_1), (CM C_2}} ), (CM C_3), (CM C_4) the And a second NOR gate string composed of NOR gates NOR22, NOR23, NOR24, and NOR5, each of which outputs.

도 13은 상기 스위칭제어신호(CP_{C_0}-CP_{C_4}),(CM_C _{_0}-CM_C _{_4})에 따라 상기 도 11에서 공통전압(VCM)을 스위칭하기 위한 스위칭바제어신호(/S_{C_0}-/S_{C_4})를 생성하는 스위칭 제어부(34B)의 회로도를 나타낸 것이다. 상기 설명에서와 같이 본 발명의 실시예에서는 기준전압(VREF+)으로서 전원전압(VDD)이 사용되고, 기준전압(VREF-)으로서 접지전압(VSS)이 사용된다. 상기 스위칭 제어부(34A),(34B)는 상기 보정 로직부(34)의 내부에 위치할 수 있다.Figure 13 is the switching control signal (CP _{C_0} _{C_4} -CP), (CM _C _{_0} -CM _C _{_4)} FIG switching control bar signal (/ S _{C_0} for switching the common voltage (VCM) 11 in accordance with the - / S _{C_4} from the switching control section 34B. As described above, in the embodiment of the present invention, the power supply voltage VDD is used as the reference voltage VREF + and the ground voltage VSS is used as the reference voltage VREF-. The switching control units 34A and 34B may be located inside the correction logic unit 34. [

이를 위해, 상기 스위칭 제어부(34B)는 스위칭제어신호(CM_{C_0},CP_{C_0})를 노아연산하는 노아게이트(NOR31) 및 스위칭제어신호(CM_{C_1},CP_{C_1}),(CM_{C_2},CP_{C_2}),(CM_{C_3},CP_{C_3}), (CM_{C_4},CP_{C_4})를 각기 노아연산하는 노아게이트(NOR32),(NOR33),(NOR34),(NOR35)로 이루어진 제3노아게이트열; 상기 노아게이트(NOR31)의 출력신호와 공통전압스위칭바제어신호(/S10)를 낸드연산하여 스위칭바제어신호(/S_{C_0})를 출력하는 낸드게이트(ND31) 및 상기 노아게이트(NOR32),(NOR33), (NOR34),(NOR35)의 출력신호와 공통전압스위칭제어신호(S10)를 낸드연산하여 스위칭바제어신호(/S_{C_1}),(/S_{C_2}),(/S_{C_3}), (/S_{C_4})를 각기 출력하는 낸드게이트(ND32),(ND33),(ND34),(ND55)로 이루어진 제3낸드게이트열;을 구비한다. To this end, the switching control unit (34B) includes a switching control signal (CM _{C_0,} CP _{C_0)} Noah operation NOR gate (NOR31) and a switching control signal (CM _{C_1,} CP _{C_1),} (CM _{C_2,} CP _{C_2)} that, ( _{_{CM C_3, CP C_3), (}} CM C_4, the third column of NOR gate NOR gate (NOR32), (NOR33), (NOR34), (NOR35) of quinoa operation _{C_4} respectively the CP); The quinoa NAND gate (ND31) and the NOR gate to output the output signal and the common voltage switching to a bar control signal (/ S10) NAND operation switching bar control signal (/ S _{C_0)} of the gate (NOR31) (NOR32), ( NOR33), (NOR34), an output signal and the common voltage switching control signal (S10) the NAND operation to the switching bar control signals _{(NOR35) (/ S C_1)} , (/ S C_2), (/ S C_3), (/ includes the; third column of the NAND gate NAND gate (ND32), (ND33), (ND34), (ND55) for each output S _{C_4).}

도 12 또는 도 13에서 스위칭제어신호(CP_{C_N}),(CM_C _{_N})는 N번째 오프셋 에러 보정용 커패시터(C_C)에 기준전압(VREF+),(VREF-)을 공급하거나 기준전압(VREF-), (VREF+)을 공급하기 위한 스위칭제어신호이다. 그리고, 스위칭제어신호(S_{C_N})는 N번째 오프셋 에러 보정용 커패시터(C_C)에 공통전압(VCM)을 공급하기 위한 스위칭제어신호이다. S0과 S10은 정상 동작 시 오프셋 에러 보정용 커패시터를 제외한 MSB 커패시터와 마지막 커페시터에 공통전압(VCM)을 공급하기 위해 사용되는 공통전압스위칭제어신호이다. 본 발명의 실시예에서는 입력하고자 하는 입력신호들 중에서 절반의 입력신호가 입력되었을 때 ADC 변환과정이 수행되므로, 상기 공통전압스위칭제어신호(S0,S10)는 아날로그 입력신호에 대한 샘플링 동작이 끝나는 시점에서 '하이'가 되고, 이에 의해 해당 커패시터에 공통전압(VCM)이 공급된다. 오프셋 에러 보정과정이 시작되면 도 5에서와 같이 샘플신호(sample)가 '로우'로 천이되어 인액티브(inactive)됨과 동시에 상기 공통전압스위칭제어신호(S0,S10)가 '하이'로 액티브된다.Switching control signal (CP _{C_N)} in FIG. 12 or FIG. 13, (CM _C _{_N)} is a N-th offset error correction capacitor (C _C) a reference voltage (VREF +), supplying (VREF-) or reference voltage (VREF-) to , And (VREF +). The switching control signal S _{C_N} is a switching control signal for supplying the common voltage VCM to the Nth offset error correction capacitor C _C. S0 and S10 are common voltage switching control signals used to supply the common voltage (VCM) to the MSB capacitor and the last capacitor except for the offset error correction capacitor in normal operation. In the embodiment of the present invention, when half of the input signals to be input are inputted, the ADC conversion process is performed. Therefore, the common voltage switching control signals S0 and S10 are input at the end of the sampling operation for the analog input signal And the common voltage VCM is supplied to the corresponding capacitor. When the offset error correction process is started, the sample signal sample transitions to 'low' and becomes inactive as shown in FIG. 5, and at the same time, the common voltage switching control signals S0 and S10 are activated 'high'.

공통전압스위칭제어신호(S0,S10)가 '하이'로 되면 도 12의 노아게이트(NOR11-NOR15),(NOR21-NOR25)와 도 13의 낸드게이트(ND31-ND35)는 인버터로 동작한다. 이때, 출력코드 Fout[5:0]에 대한 로직연산으로 결정되는 스위칭제어신호는 다음의 [수학식 1]과 같이 표시할 수 있으며, 다음의 [수학식 2]는 N번째의 오프셋 에러 보정용 커패시터를 나타낸 것이다. When the common voltage switching control signals S0 and S10 become high, the NOR gates NOR11-NOR15 and NOR21-NOR25 in FIG. 12 and the NAND gates ND31-ND35 in FIG. 13 operate as inverters. At this time, the switching control signal determined by the logic operation on the output code Fout [5: 0] can be expressed by the following Equation (1), and the following Equation (2) .

오프셋 에러를 보정하는 기간 동안 상기 공통전압스위칭제어신호(S0,S10)는 '하이'를 유지하기 때문에 출력코드 Fout[5:0]의 로직연산 결과에 따른 스위칭제어신호(CP_{C_N}),(CM_{C_N}),(S_{C_N})를 오프셋 에러 보정용 커패시터(Cc)의 스위칭제어신호로 전달할 수 있다. Since the common voltage switching control signals S0 and S10 keep 'HIGH' during the offset error correcting period, the switching control signals _{CP_C_N} and _{CM_NC} according to the logic operation result of the output code Fout [5: 0] _{C_N} , and S _{C_N} to the switching control signal of the offset error correction capacitor Cc.

오프셋 에러 보정이 종료된 후 ADC 정상모드에서도 상기 공통전압스위칭제어신호(S0,S10)는 스위칭하지 않는 오프셋 에러 보정용 커패시터 어레이 즉, MSB 커패시터와 마지막 커패시터를 대상으로 하는 스위칭제어신호이므로, 아날로그 입력신호를 샘플링한 후 10번의 ADC 변환과정이 수행되는 동안에도 이전의 논리값이 그대로 유지되어 이전 오프셋 에러 보정기간에 결정된 스위칭제어신호(CP_{C_N}), (CM_{C_N}),(S_{C_N})를 오프셋 에러 보정용 커패시터(Cc)의 스위칭제어신호로 전달할 수 있다. Since the common voltage switching control signals S0 and S10 are the switching control signals for the offset error correction capacitor array, i.e., the MSB capacitor and the last capacitor even in the ADC normal mode after the offset error correction is completed, The previous logic value remains unchanged even during the 10 ADC conversion processes, so that the switching control signals CP _{C_N} , CM _{C_N} , and S _{C_N} determined in the previous offset error correction period are used for offset error correction To the switching control signal of the capacitor Cc.

도 14는 축차근사형 에이디씨(30)에 오프셋 에러가 존재하여 오프셋 보정과정을 진행하는 경우, 비교기(32)의 입력을 공통전압(VCM)으로 변환 후 비교기(32)의 출력이 '하이'가 되었을 때 첫 번째 DAC 변환과정에서의 스위칭 상태를 예시적으로 나타낸 회로도이다. 오프셋 에러 보정과정에서 입력신호의 샘플링 동작과 공통전압(VCM)으로 변환 이후의 스위칭은 해당 오프셋 에러 보정용 커패시터에 대해서만 수행된다. 공통전압(VCM)으로의 변환 이후 상기 비교기(32)에서 상,하위 커패시터열의 상판전압(VDAC+),(VDAC-)을 비교하는 경우, 첫 번째 비교 단계에서 상위 커패시터열의 상판전압(VDAC+)이 하위 커패시터열의 상판전압(VDAC-)보다 높아 상기 비교기(32)로부터 '하이'가 출력되면 출력코드 Fout[5:0] = 6b'100001 이 된다. 상기 출력코드 Fout[ 5:0]에 의해 상기 스위칭 제어부(34A),(34B)에서 결정된 스위칭제어신호의 논리값은 CP_{C_0}= 1, S_{C_4} = S_{C_3} = S_{C_2} = S_{C_1} = 1 이 되고, 나머지의 스위칭제어신호의 논리값은 0이 된다. 상기와 같이 결정된 스위칭제어신호의 논리값에 의하여, 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터(1Cu)의 하판에 접지전압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터(1Cu)의 하판에는 전원전압(VDD)이 공급되도록 스위칭되며, 나머지의 커패시터들의 하판에는 공통전압(VCM)이 공급되는 상태가 유지되도록 스위칭된다.14 shows an example in which when the offset correcting process is performed in the presence of an offset error in the axial interpolation type adder 30, the output of the comparator 32 is changed to the high level after the input of the comparator 32 is converted to the common voltage VCM, Is a circuit diagram exemplarily showing the switching state in the first DAC conversion process. In the offset error correction process, the sampling operation of the input signal and the switching after conversion into the common voltage (VCM) are performed only for the capacitor for the corresponding offset error correction. When the comparator 32 compares the top plate voltages VDAC + and VDAC- of the upper and lower capacitor rows after the conversion into the common voltage VCM, the top plate voltage VDAC + of the upper capacitor row is lower The output code Fout [5: 0] = 6b '100001 is obtained when the comparator 32 outputs'HIGH' because it is higher than the upper plate voltage VDAC- of the capacitor row. The logical values of the switching control signals determined by the switching control units 34A and 34B by the output code Fout [5: 0] become CP _{C_0} = 1 and S _{C_4} = S _{C_3} = S _{C_2} = S _{C_1} = 1 , And the logic value of the remaining switching control signal becomes zero. The ground voltage VSS is supplied to the lower plate of the capacitor 1Cu connected to the upper plate voltage VDAC + of the upper capacitor row by the logic value of the switching control signal thus determined, and the upper plate voltage VDAC- The power supply voltage VDD is supplied to the lower plate of the capacitor 1Cu connected to the lower capacitor C1 and the common voltage VCM is supplied to the lower capacitor plate.

도 15의 (a),(b)는 상기 비교기(32)에서 계속해서 '하이'가 출력되는 경우, 두 번째, 세 번째 DAC 변환과정에서의 스위칭 상태를 예시적으로 나타낸 회로도이다. 즉, 도 15의 (a)는 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터(1Cu)의 하판에 공통전압(VCM)이 공급되도록 스위칭됨과 아울러 커패시터(2Cu)의 하판에 접지전압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터(1Cu)의 하판에 공통전압(VCM)이 공급되도록 스위칭됨과 아울러 커패시터(2Cu)의 하판에 전원전압(VDD)이 공급되도록 스위칭된 것을 나타낸 것이다. 도 15의 (b)는 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터(1Cu),(2Cu)의 하판에 접지전압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터(1Cu),(2Cu)의 하판에 전원전압(VDD)이 공급되도록 스위칭된 것을 나타낸 것이다. 15A and 15B are circuit diagrams illustrating a switching state in the second and third DAC conversion processes when the comparator 32 outputs 'HIGH' continuously. That is, FIG. 15A shows that the common voltage VCM is supplied to the lower plate of the capacitor 1Cu connected to the upper plate voltage VDAC + of the upper capacitor row, and the ground voltage VSS is applied to the lower plate of the capacitor 2Cu And is switched so that the common voltage VCM is supplied to the lower plate of the capacitor 1Cu connected to the upper plate voltage VDAC- of the lower capacitor row and the power supply voltage VDD is supplied to the lower plate of the capacitor 2Cu. . 15B shows a state in which the ground voltage VSS is supplied to the lower plates of the capacitors 1Cu and 2Cu connected to the upper plate voltage VDAC + of the upper capacitor row and is connected to the upper plate voltage VDAC- of the lower capacitor row And the power supply voltage VDD is supplied to the lower plates of the capacitors 1Cu and 2Cu.

이후, 상기와 같은 오프셋 에러 보정과정을 계속 진행하는 경우, 비교기(32)에서 계속해서 '하이'가 출력되면 총 32번의 비교과정이 종료된 후 오프셋 에러 보정용 커패시터 어레이에서 오프셋 에러 보정용 커패시터들의 스위칭 상태는 도 16과 같이 된다. 즉, 상위 커패시터열의 상판전압(VDAC+)에 연결된 커패시터들의 하판에 접지전압압(VSS)이 공급되도록 스위칭되고, 하위 커패시터열의 상판전압(VDAC-)에 연결된 커패시터들의 하판에 전원전압(VDD)이 공급되도록 스위칭된다. 이와 같은 스위칭 동작에 의해 최종적으로 결정된 출력코드 Fout[5:0]은 미리 마련된 저장공간에 저장된다.If the comparator 32 continuously outputs 'HIGH', the total of thirty-two comparison operations are terminated. Then, in the offset error correction capacitor array, the switching states of the offset error correction capacitors As shown in Fig. That is, the ground voltage VSS is supplied to the lower plate of the capacitors connected to the upper plate voltage VDAC + of the upper capacitor row, and the power supply voltage VDD is supplied to the lower plate of the capacitors connected to the upper plate voltage VDAC- Respectively. The output code Fout [5: 0] finally determined by the switching operation is stored in a storage space previously provided.

상기와 같은 일련의 오프셋 에러 보정과정이 모두 종료되면，축차근사형 에이디씨(30)는 초기화된 후 노멀모드의 ADC 변환동작이 진행된다. 이 때, 오프셋 에러 보정용 커패시터 어레이에서 오프셋 에러 보정용 커패시터들은 상기 아날로그 입력신호를 샘플링하고, 출력코드 Fout[5:0]에 의해 결정된 스위칭 상태를 계속 유지하게 된다. After completion of the series of offset error correcting processes, the ADC is operated in the normal mode after the axis-coplanar-type ADC 30 is initialized. At this time, in the offset error correcting capacitor array, the offset error correcting capacitors sample the analog input signal and continue to maintain the switching state determined by the output code Fout [5: 0].

도 17은 오프셋 에러 보정과정 전후의 Fout[5:0]의 출력파형을 나타낸 것이다. 즉, 6b'100000으로 시작하여 오프셋 에러를 보정하는 동안 증감(up/down)되다가 최종코드 6b'101011로 결정된 후 계속 유지되는 것을 알 수 있다. 17 shows the output waveform of Fout [5: 0] before and after the offset error correction process. That is, it can be seen that starting from 6b'100000 and increasing / decreasing during correction of the offset error, it is determined as final code 6b'101011 and then maintained.

도 18은 비교기(32)의 일측 입력단자에 오프셋 에러 전압이 존재할 때，오프셋 에러 보정 전과 보정 후의 축차근사형 에이디씨(30)의 출력코드 D[9:0]의 시뮬레이션 파형을 나타낸 것이다. 즉, 입력전압을 V_ip= 3/4 VDD로 공급하고, V_in= 1/4 VDD로 공급하였을 때, 이상적인 출력 코드는 10b'11111 11111 이지만, 오프셋 에러로 인해 10b'11111 10101 이 출력되는 것을 나타낸 것이다. 하지만, 상기와 같은 오프셋 에러 보정 과정을 거치게 되면 축차근사형 에이디씨(30)의 출력은 이상적인 출력코드인 10b'11111 11111로 보정된다.
18 shows a simulation waveform of the output code D [9: 0] of the offset signal before and after the offset error correction when the offset error voltage is present at one input terminal of the comparator 32. FIG. That is, when the input voltage is supplied at V _ip = 3/4 VDD and V _in = 1/4 VDD, the ideal output code is 10b'11111 11111, but 10b'11111 10101 is output due to the offset error . However, when the offset error correction process is performed as described above, the output of the axial interpolation type adder 30 is corrected to 10b '11111 11111 which is an ideal output code.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, it should be understood that the scope of the present invention is not limited thereto. These embodiments are also within the scope of the present invention.

31 : 커패시터형 디에이씨 32 : 비교기
33 : 축차근사형 로직부 34 : 보정 로직부
35 : 유한상태머신31: capacitor type DIA C32: comparator
33: Axisymmetric logic block 34: Correction logic block
35: finite state machine

Claims

상,하위의 커패시터열 및 상,하위의 스위칭부를 구비한 후 노멀 모드에서는 상기 커패시터열에서 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하고, 오프셋 에러 보정모드에서는 상기 상,하위의 커패시터열의 오프셋보정용 커패시터 어레이에서 상기 입력신호를 샘플링하여 상기 상,하위의 커패시터열의 상판전압을 결정하는 커패시터형 디에이씨;
상기 노멀 모드 및 상기 오프셋 에러 보정 모드에서 상기 상,하위 커패시터열의 상판전압을 비교하여 그에 따른 디지털 코드를 출력하는 비교기;
오프셋 에러 보정 모드에서, 상기 디지털 코드에 따라 상기 상,하위의 스위칭부의 스위칭 동작을 제어하기 위한 출력코드를 결정하는 유한상태머신; 및
오프셋 에러 보정 모드에서, 상기 출력코드의 로직연산 결과를 근거로 상기 상,하위의 스위칭부의 스위칭 동작을 제어하여, 상기 오프셋보정용 커패시터 어레이를 통해 상기 상,하위의 커패시터열의 상판전압이 해당 레벨로 결정되도록 하는 보정 로직부;를 포함하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
In the normal mode after having the upper and lower capacitor rows and the upper and lower switching portions, the upper plate voltage of the upper and lower capacitor rows is determined by sampling the input signal in the capacitor row, and in the offset error correction mode, Of the capacitor row A capacitor type DIA which samples the input signal in an offset correction capacitor array to determine a top plate voltage of the upper and lower capacitor rows;
A comparator for comparing a top plate voltage of the upper and lower capacitor rows in the normal mode and the offset error correction mode and outputting a corresponding digital code;
A finite state machine for determining, in an offset error correction mode, an output code for controlling a switching operation of the upper and lower switching parts in accordance with the digital code; And
In the offset error correction mode, the switching operation of the upper and lower switching units is controlled based on the logic operation result of the output code, and the upper plate voltage of the upper and lower capacitor rows is determined as a corresponding level through the offset correction capacitor array And a correction logic unit for correcting the offset error of the linear interpolation type ADS.

제1항에 있어서, 상기 오프셋보정용 커패시터 어레이는
상기 상,하위의 커패시터열 중에서 MSB 커패시터로부터 분리된 복수개의 커패시터와 LSB 커패시터인 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.2. The method according to claim 1, wherein the offset correction capacitor array
And a plurality of capacitors and an LSB capacitor separated from the MSB capacitors among the upper and lower capacitor arrays.

제2항에 있어서, 상기 MSB 커패시터로부터 분리된 복수개의 커패시터는
상기 상,하위 커패시터열에서 MSB 커패시터가 512Cu인 경우, 16Cu,8Cu,4Cu,2Cu의 커패시터 및 LSB의 커패시터 1Cu인 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
3. The apparatus of claim 2, wherein the plurality of capacitors isolated from the MSB capacitor
And the capacitors 1Cu of 16Cu, 8Cu, 4Cu, 2Cu and LSB when the MSB capacitor is 512Cu in the upper and lower capacitor arrays, respectively.

제1항에 있어서, 상기 상위의 스위칭부는
상위 오프셋 에러 보정용 커패시터의 하판에 정극성의 기준전압, 부극성의 기준전압, 입력전압 및 공통전압을 전달하기 위한 복수 개의 모스 트랜지스터를 구비한 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
The apparatus of claim 1, wherein the upper switching unit
And a plurality of MOS transistors for transmitting a positive reference voltage, a negative reference voltage, an input voltage, and a common voltage to the lower plate of the upper offset error correction capacitor.

제1항에 있어서, 상기 하위의 스위칭부는
하위 오프셋 에러 보정용 커패시터의 하판에 정극성의 기준전압, 부극성의 기준전압, 입력전압 및 공통전압을 전달하기 위한 복수 개의 모스 트랜지스터를 구비한 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.The apparatus of claim 1, wherein the lower switching unit
And a plurality of MOS transistors for transmitting a positive reference voltage, a negative reference voltage, an input voltage, and a common voltage to the lower plate of the lower offset error correcting capacitor.

제4항 또는 제5항에 있어서, 상기 복수 개의 모스 트랜지스터는 상기 보정 로직부로부터 공급되는 스위칭제어신호에 의해 스위칭 동작하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.The apparatus of claim 4 or 5, wherein the plurality of MOS transistors are switched by a switching control signal supplied from the correction logic unit.

제6항에 있어서, 상기 보정 로직부는
각각의 출력코드를 각기 낸드연산하는 제1낸드게이트열;
상기 제1낸드게이트열의 출력신호들과 공통전압스위칭바제어신호를 각각 노아연산하여 스위칭제어신호(CP_{C_0}-CP_{C_4})를 출력하는 제1노아게이트열;
바출력코드를 각기 낸드연산하는 제2낸드게이트열;
상기 제2낸드게이트열의 출력신호들과 공통전압스위칭바제어신호를 각기 노아연산하여 스위칭제어신호(CM_C _{_0}-CM_C _{_4})를 출력하는 제2노아게이트열;
스위칭제어신호(CM_C _{_0},CP_{C_0}~CM_C _{_4},CP_{C_4})를 각기 노아연산하는 제3노아게이트열; 및
상기 제3노아게이트열의 출력신호들과 공통전압스위칭제어신호를 낸드연산하여 스위칭바제어신호(/S_{C_0}~ /S_{C_4})를 출력하는 제3낸드게이트열;을 포함하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.
7. The apparatus of claim 6, wherein the correction logic
A first NAND gate column for performing NAND operation on each output code;
A first NOR gate string for _performing NOR operation on output signals of the first NAND gate series and a common voltage switching bar control signal to output a switching control signal CP _{C_0 -} CP _{C_4} ;
A second NAND gate column for performing a NAND operation on the bar output code;
A second NOR gate which calculates each column Noah the second NAND gate output signal of the column and the common voltage switching bar control signal outputs a switching control signal _{_{_{_{(CM C _0 -CM C _4)}}}} ;
A third NOR gate heat quinoa operation respectively to the switching control signal (CM _C _{_0,} CP _{C_0} CM _C ~ _{_4,} _{C_4} CP); And
And a third NAND gate string for _NANDing the output signals of the third NOR gate string and the common voltage switching control signal to output switching bar control signals / _{SC_0} ~ / _{SC_4} . An offset error correcting device of a sandwich type.

제1항에 있어서, 상기 보정 로직부는
직렬 연결되어 보정제어신호 및 외부클럭신호에 의해 동작하는 복수 개의 D형 플립플롭;
상기 복수 개의 D형 플립플롭의 중간 출력신호를 반전시켜 클럭오프신호를 출력하는 인버터;
상기 복수 개의 D형 플립플롭의 또 다른 중간 출력신호와 상기 D형 플립플롭의 최종단 반전 출력신호를 앤드연산하여 샘플 보정신호를 출력하는 제1앤드게이트;
상기 외부클럭신호 및 클럭오프신호를 앤드연산하여 클럭인신호를 출력하는 제2앤드게이트; 및
샘플보정신호 및 샘플신호를 오아연산하여 스위칭제어신호를 출력하는 오아게이트;를 포함하는 것을 특징으로 하는 축차근사형 에이디씨의 오프셋 에러 보정장치.The apparatus of claim 1, wherein the correction logic
A plurality of D-type flip-flops connected in series and operated by a correction control signal and an external clock signal;
An inverter for inverting an intermediate output signal of the plurality of D flip-flops and outputting a clock-off signal;
A first AND gate for performing an AND operation on another intermediate output signal of the plurality of D flip-flops and a final-stage inverted output signal of the D flip-flop to output a sample correction signal;
A second AND gate for ANDing the external clock signal and the CLOCK OFF signal to output a CLOCK IN signal; And
And outputting a switching control signal by performing an OR operation on the sample correction signal and the sample signal.