KR102514719B1 - 액정 표시 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 기판, 기판 상에 배치되는 제1 게이트 라인, 제1 게이트 라인 상에 배치되며, 제1 게이트 라인과 절연되는 데이터 라인, 데이터 라인 상에 데이터 라인과 동일한 방향을 따라 연장되며, 데이터 라인과 중첩되는 보조 라인, 제1 게이트 라인과 연결되는 제1 전극, 데이터 라인과 연결되는 제2 전극 및 데이터 라인과 동일 층에 배치되되 제2 전극과 이격되는 제3 전극을 갖는 제1 스위칭 소자 및 제1 스위칭 소자의 제3 전극과 연결되는 제1 화소 전극을 포함하고, 보조 라인은 제1 화소 전극과 동일 층에 배치되며, 제1 게이트 라인과 연결된다.

Description

액정 표시 장치 및 그 제조방법{LIQUID DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 액정 표시 장치 및 그 제조방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 개재되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 종래의 액정 표시 장치는 복수의 게이트 라인과 연결되는 게이트 구동부 및 복수의 데이터 라인과 연결되는 데이터 구동부가 표시 패널의 서로 다른 측면에 배치되며, 이에 따라 표시 패널의 게이트 구동부 및 데이터 구동부 각각이 배치되는 공간이 요구된다.
본 발명이 해결하고자 하는 과제는 게이트 라인에 게이트 신호를 전달하는 보조 라인을 데이터 라인과 중첩시킴으로써, 표시 패널의 크기를 더욱 슬림(slim)화시킬 수 있는 액정 표시 장치 및 그 제조방법을 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는, 기판, 상기 기판 상에 배치되는 제1 게이트 라인, 상기 제1 게이트 라인 상에 배치되며, 상기 제1 게이트 라인과 절연되는 데이터 라인, 상기 데이터 라인 상에 상기 데이터 라인과 동일한 방향을 따라 연장되며, 상기 데이터 라인과 중첩되는 보조 라인, 상기 제1 게이트 라인과 연결되는 제1 전극, 상기 데이터 라인과 연결되는 제2 전극 및 상기 데이터 라인과 동일 층에 배치되되 상기 제2 전극과 이격되는 제3 전극을 갖는 제1 스위칭 소자 및 상기 제1 스위칭 소자의 제3 전극과 연결되는 제1 화소 전극을 포함하고, 상기 보조 라인은 상기 제1 화소 전극과 동일 층에 배치되며, 상기 제1 게이트 라인과 연결된다.
또한, 상기 제1 게이트 라인의 적어도 일부를 노출시키는 제1 컨택홀을 더 포함하고, 상기 노출된 제1 게이트 라인의 적어도 일부는 상기 제1 컨택홀을 통해 상기 보조 라인과 연결될 수 있다.
또한, 상기 제1 스위칭 소자의 상기 제3 전극의 적어도 일부를 노출시키는 제2 컨택홀을 더 포함하고, 상기 노출된 제3 전극의 적어도 일부는 상기 제2 컨택홀을 통해 상기 제1 화소 전극과 연결될 수 있다.
또한, 상기 제1 게이트 라인과 동일 층에 배치되며, 상기 기판 상에 상기 제1 게이트 라인과 동일한 방향으로 연장되는 제2 게이트 라인, 상기 제2 게이트 라인 및 상기 데이터 라인과 연결되는 제2 스위칭 소자 및 상기 제2 스위칭 소자와 연결되는 제2 화소 전극을 더 포함하고, 상기 제1 화소 전극은 상기 데이터 라인의 일 측에 배치되며, 상기 제2 화소 전극은 상기 데이터 라인의 타 측에 배치될 수 있다.
또한, 상기 제1 및 제2 게이트 라인은 상기 제1 및 제2 화소 전극 사이에 배치될 수 있다.
또한, 상기 제1 게이트 라인과 상기 데이터 라인 사이에 배치되는 제1 절연막, 상기 제1 스위칭 소자의 제2 전극 및 제3 전극 상에 배치되는 제2 절연막, 상기 제2 절연막 상에 배치되는 공통 전극, 상기 공통 전극 상에 배치되는 제3 절연막을 더 포함하고, 상기 보조 배선 및 상기 제1 화소 전극은 상기 제3 절연막 상에 배치될 수 있다.
또한, 상기 제2 절연막과 상기 제3 절연막 사이에 배치되는 유기 절연막을 더 포함할 수 있다.
또한, 상기 제1 화소 전극은 복수의 슬릿을 포함할 수 있다.
또한, 상기 데이터 라인은 이웃하는 데이터 라인과 서로 극성이 다른 데이터 신호가 인가될 수 있다.
또한, 상기 기판은 상기 제1 스위칭 소자 및 상기 제1 화소 전극이 배치되는 표시 영역 및 상기 표시 영역의 외측에 배치되는 비표시 영역을 포함하고, 상기 기판의 비표시 영역에 배치되며 상기 데이터 라인 및 상기 보조 라인과 연결되는 통합 구동부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치는 표시 패널, 상기 표시 패널의 일 측에 배치되며, 제1 방향으로 연장되는 데이터 라인 및 상기 데이터 라인과 중첩되는 보조 라인과 각각 연결되는 통합 구동부 및 상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 보조 라인과 연결되는 제1 게이트 라인을 포함하고, 상기 표시 패널은 상기 제1 게이트 라인 및 상기 데이터 라인과 연결되는 제1 스위칭 소자 및 상기 제1 스위칭 소자와 연결되는 제1 화소 전극을 갖는 제1 화소부를 포함하며, 상기 보조 라인은 상기 제1 화소 전극과 서로 동일 층에 배치된다.
또한, 상기 제2 방향으로 연장되며, 상기 보조 라인과 연결되는 제2 게이트 라인을 더 포함하고, 상기 표시 패널은 상기 제2 게이트 라인 및 상기 데이터 라인과 연결되는 제2 스위칭 소자 및 상기 제2 스위칭 소자와 연결되는 제2 화소 전극을 갖는 제2 화소부를 포함하며, 상기 제1 화소 전극은 상기 데이터 라인의 일 측에 배치되고, 상기 제2 화소 전극은 상기 데이터 라인의 타 측에 배치될 수 있다.
또한, 상기 제1 및 제2 게이트 라인은 상기 제1 및 제2 화소 전극 사이에 배치될 수 있다.
또한, 상기 제1 게이트 라인과 상기 제1 방향과 반대 방향인 제3 방향으로 이웃하는 제3 게이트 라인 및 상기 제2 게이트 라인과 상기 제1 방향으로 이웃하는 제4 게이트 라인을 더 포함하고, 상기 표시 패널은 상기 제3 게이트 라인 및 상기 데이터 라인과 연결되는 제3 스위칭 소자 및 상기 제3 스위칭 소자와 연결되는 제3 화소 전극을 갖는 제3 화소부 및 상기 표시 패널은 상기 제4 게이트 라인 및 상기 데이터 라인과 연결되는 제4 스위칭 소자 및 상기 제4 스위칭 소자와 연결되는 제4 화소 전극을 갖는 제4 화소부를 더 포함할 수 있다.
또한, 상기 제1 및 제3 화소 전극에 제공되는 데이터 신호의 극성은 상기 제2 및 제4 화소 전극에 제공되는 데이터 신호의 극성과 서로 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법은, 게이트 절연막에 의해 덮힌 게이트 라인을 갖는 기판을 준비하는 단계, 상기 게이트 절연막 상에 데이터 라인을 형성하는 단계, 상기 데이터 라인 상에 제1 무기 절연층을 형성하는 단계, 상기 제1 무기 절연층 상에 유기 절연막을 형성하는 단계, 상기 유기 절연막 상에 공통 전극을 형성하는 단계, 상기 공통 전극 상에 제2 무기 절연층을 형성하는 단계, 상기 제2 무기 절연층, 상기 제1 무기 절연층 및 상기 게이트 절연막을 식각하여, 제2 패시베이션막, 제1 패시베이션막 및 상기 게이트 라인의 일부를 노출시키는 게이트 절연막을 형성하는 단계 및 상기 제2 패시베이션막 상에 상기 노출된 게이트 라인의 적어도 일부와 연결되는 보조 라인을 형성하는 단계를 포함하며, 상기 보조 라인은 상기 데이터 라인과 중첩된다.
또한, 상기 제2 무기 절연층, 상기 제1 무기 절연층 및 상기 게이트 절연막은 동일한 마스크 패턴을 이용하여 식각될 수 있다.
또한, 상기 화소 전극은 복수의 슬릿을 포함할 수 있다.
또한, 상기 데이터 라인 및 상기 보조 라인은 제1 방향으로 연장되며, 상기 게이트 라인은 상기 제1 방향과 다른 제2 방향으로 연장될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 베젤 크기를 최소화시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시한 표시 패널의 일 실시예를 나타낸 도면이다.
도 3은 도 2에 도시한 표시 패널의 동작을 설명하기 위한 도면이다.
도 4는 도 2에 도시한 표시 패널 중 제1 화소부를 개략적으로 나타낸 레이아웃도이다.
도 5는 도 4에 도시한 제1 화소부의 단면을 개략적으로 나타낸 도면이다.
도 6은 도 4의 I-I'선을 따라 자른 단면도이다.
도 7은 도 4의 II-II'선을 따라 자른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법을 나타낸 순서도이다.
도 9 내지 도 13은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(100), 통합 구동부(200) 및 인쇄 회로 기판(300)을 포함할 수 있다.
표시 패널(100)은 화상을 표시하는 패널일 수 있다. 표시 패널(100)에 대해서는 도 2를 참조하여 후술하기로 한다.
통합 구동부(200)는 데이터 구동부 및 게이트 구동부가 하나의 칩(chip)으로 통합되어 구성될 수 있다. 즉, 통합 구동부(200)는 복수의 게이트 라인(GL1 내지 GLn, 도 2 참조)에 복수의 게이트 신호를 제공하는 게이트 구동부와, 복수의 데이터 라인(DL1 내지 DLm, 도 2 참조)에 복수의 데이터 신호를 제공하는 데이터 구동부가 하나의 집적 회로(IC)로 통합되어 형성될 수 있다.
보다 상세히 설명하면, 데이터 구동부는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동부는 인쇄 회로 기판(300)에 배치되는 타이밍 제어부(310, T-con)로부터 제어 신호 및 영상 데이터를 제공받을 수 있다. 데이터 구동부는 제어 신호에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터를 복수의 데이터 신호(D1 내지 Dm, 도 2 참조)로 변환할 수 있다. 데이터 구동부는 생성된 복수의 데이터 신호(D1 내지 Dm)를 표시 패널(110)로 제공할 수 있다.
게이트 구동부는 타이밍 제어부(310)로부터 제어 신호를 제공받아, 복수의 게이트 신호를 표시 패널(100)에 제공할 수 있다.
즉, 통합 구동부(200)는 타이밍 제어부(310)로부터 제공받은 제어신호에 따라, 복수의 데이터 신호(D1 내지 Dm) 및 복수의 게이트 신호를 표시 패널(100)로 제공할 수 있다. 통합 구동부(200)는 일 실시예로 복수 개 일 수 있으나, 도 1에 도시된 개수로 제한되는 것은 아니다. 통합 구동부(200)는 일 실시예로 표시 패널(100)의 일 측에 배치될 수 있다.
이에 따라, 통합 구동부(200)가 배치되는 표시 패널(100)의 일 측을 제외한 나머지 표시 패널(100)의 측면에는 별도의 구동부 등이 배치되지 않는다. 이에 따라, 베젤(bezel)의 크기를 줄일 수 있다.
도 2는 도 1에 도시한 표시 패널의 일 실시예를 나타낸 도면이다. 본 명세서에서는 A 영역에 위치하는 제1 내지 제4 화소부(PX1 내지 PX4)를 기준으로 설명하기로 한다. 한편, 본 명세서에서 '어떤 구성 간에 서로 이웃한다'라고 표현하는 경우, 각 구성 사이에 동일한 구성이 배치되지 않는 것을 의미한다. 예를 들어, 제1 및 제2 게이트 라인(GL1, GL2)가 이웃하는 것은 제1 및 제2 게이트 라인(GL1, GL2) 사이에는 다른 게이트 라인이 배치되지 않는 것을 말한다.
제1 내지 제m 데이터 라인(DL1 내지 DLm) 및 제1 내지 제m 보조 라인(AL1 내지 ALm)은 제1 방향(d1)으로 연장된다. 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 제1 방향(d1)과 다른 제2 방향(d2)으로 연장된다. 제1 방향(d1)과 제2 방향(d2)은 수직으로 교차될 수 있다. 이하, 제1 방향(d1)을 열 방향으로, 제2 방향(d2)을 행 방향으로 예시한다.
제1 내지 제m 데이터 라인(DL1 내지 DLm), 제1 내지 제m 보조 라인(AL1 내지 ALm) 및 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 서로 절연된다. 제1 내지 제m 데이터 라인(DL1 내지 DLm) 및 제1 내지 제m 보조 라인(AL1 내지 ALm)은 각각 통합 구동부(200, 도 1 참조)와 연결될 수 있다.
제1 내지 제m 보조 라인(AL1 내지 ALm)은 제1 내지 제m 데이터 라인(DL1 내지 DLm)과 중첩될 수 있다. 도 2 및 도 3에서는 서로 소정의 거리 이격된 것으로 도시되어 있으나, 이는 이해를 돕기 위한 것이다. 즉, 제1 내지 제m 보조 라인(AL1 내지 ALm)은 제1 내지 제m 데이터 라인(DL1 내지 DLm)과 서로 동일한 방향(d1)으로 중첩되면서 연장될 수 있다.
제1 내지 제m 보조 라인(AL1 내지 ALm)은 제1 내지 제n 게이트 라인(GL1 내지 GLn)과 전기적으로 연결될 수 있다. 예를 들면, 제1 보조 라인(AL1)은 제1 및 제2 게이트 라인(GL1 및 GL2) 각각과 제1 노드(AL1a) 및 제2 노드(AL1b)를 통해 연결될 수 있다. 또한, 제1 보조 라인(AL1)은 제5 및 제6 게이트 라인(GL5 및 GL6) 각각과 제3 노드(AL1c) 및 제4 노드(AL1d)를 통해 연결될 수 있다. 이에 반해, 제1 보조 라인(AL1)은 제3 게이트 라인(GL3), 제4 게이트 라인(GL4), 제7 게이트 라인(GL7) 및 제8 게이트 라인(GL8) 각각과는 서로 연결되지 않을 수 있다.
한편, 제2 보조 라인(AL2)은 제1 보조 라인(AL1)과 서로 반대로 연결될 수 있으며, 제3 보조 라인(AL3)은 제1 보조 라인(AL1)과 동일하게 연결될 수 있다. 즉, 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 각각 제1 내지 제m 보조 라인(AL1 내지 ALm)과 연결되어, 각 연결된 보조 라인으로부터 게이트 신호를 인가받을 수 있다.
제1 내지 제m 보조 라인(AL1 내지 ALm) 및 제1 내지 제n 게이트 라인(GL1 내지 GLn) 간의 연결 관계 및 이로 인한 구동 방법에 대해서는 도 3을 참조하여 보다 상세히 설명하기로 한다.
한편, 표시 패널(100)은 복수의 공통 전압 라인과 연결될 수 있다. 본 명세서에서는 제1 공통 전압 라인(CL1)을 예로 들어 설명하기로 한다. 제1 공통 전압 라인(CL1)은 일 실시예로 제1 내지 제m 데이터 라인(DL1 내지 DLm)과 평행하도록 제1 방향(d1)으로 연장될 수 있다. 제1 공통 전압 라인(CL1)은 후술하는 공통 전극(CE)과 전기적으로 연결되어, 공통 전압(Vcom)의 리플(ripple)을 안정화시킬 수 있다. 제1 공통 전압 라인(CL1)은 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4) 사이에 배치될 수 있다. 도면에는 도시되지 않았으나, 제2 공통 전압 라인은 제6 데이터 라인과 제7 데이터 라인 사이에 배치될 수 있다. 즉, 공통 전압 라인은 세 개의 데이터 라인이 배치된 이후, 세 번째 라인과 네 번째 데이터 라인 사이에 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 공통 전압 라인의 수 및 배치 구조는 공통 전압(Vcom)의 리플 안정화를 고려하여 적절히 변경될 수 있다.
표시 패널(100)은 복수의 화소부를 포함할 수 있다. 이하, 복수의 화소부 중 A 영역에 배치되는 제1 내지 제4 화소부(PX1 내지 PX4)를 기준으로 복수의 화소부의 배치 관계를 설명하기로 한다.
제1 화소부(PX1)는 제1 스위칭 소자(TR1) 및 제1 화소 전극(PE1)을 포함할 수 있다.
제1 스위칭 소자(TR1)는 일 실시예로 박막 트랜지스터와 같은 삼단자 소자일 수 있다. 이하, 제1 스위칭 소자(TR1)를 포함한 본 명세서 상의 모든 스위칭 소자가 박막 트랜지스터인 것으로 예를 들어 설명하기로 한다. 제1 스위칭 소자(TR1)는 게이트 전극이 제3 게이트 라인(GL3)과 연결될 수 있으며, 소스 전극이 제2 데이터 라인(DL2)과 연결될 수 있고, 드레인 전극이 제1 화소 전극(PE1)과 연결될 수 있다. 제1 스위칭 소자(TR1)는 제3 게이트 라인(GL3)으로부터 제공받은 게이트 신호에 의해 턴 온 되어, 제2 데이터 라인(DL2)으로부터 제공받은 제2 데이터 신호(D2)를 제1 화소 전극(PE1)에 인가할 수 있다.
제2 스위칭 소자(TR2)는 게이트 전극이 제4 게이트 라인(GL4)과 연결될 수 있으며, 소스 전극이 제2 데이터 라인(DL2)과 연결될 수 있고, 드레인 전극이 제2 화소 전극(PE21)과 연결될 수 있다. 제2 스위칭 소자(TR2)는 제4 게이트 라인(GL4)으로부터 제공받은 게이트 신호에 의해 턴 온 되어, 제2 데이터 라인(DL2)으로부터 제공받은 제2 데이터 신호(D2)를 제2 화소 전극(PE2)에 인가할 수 있다. 제2 화소 전극(PE2)은 제1 화소 전극(PE1)과 도 2를 기준으로 대각선 방향으로 배치될 수 있다.
제3 스위칭 소자(TR3)는 게이트 전극이 제2 게이트 라인(GL2)과 연결될 수 있으며, 소스 전극이 제2 데이터 라인(DL2)과 연결될 수 있고, 드레인 전극이 제3 화소 전극(PE3)과 연결될 수 있다. 제3 스위칭 소자(TR3)는 제2 게이트 라인(GL2)으로부터 제공받은 게이트 신호에 의해 턴 온 되어, 제2 데이터 라인(DL2)으로부터 제공받은 제2 데이터 신호(D2)를 제3 화소 전극(PE3)에 인가할 수 있다. 제2 화소 전극(PE2)은 제1 화소 전극(PE1)과 제2 데이터 라인(DL2)을 기준으로 대칭되도록 배치될 수 있다.
제4 스위칭 소자(TR4)는 게이트 전극이 제5 게이트 라인(GL5)과 연결될 수 있으며, 소스 전극이 제2 데이터 라인(DL2)과 연결될 수 있고, 드레인 전극이 제4 화소 전극(PE4)과 연결될 수 있다. 제3 스위칭 소자(TR3)는 제2 게이트 라인(GL2)으로부터 제공받은 게이트 신호에 의해 턴 온 되어, 제2 데이터 라인(DL2)으로부터 제공받은 제2 데이터 신호(D2)를 제3 화소 전극(PE3)에 인가할 수 있다. 제2 화소 전극(PE2)은 제2 화소 전극(PE2)과 제2 데이터 라인(DL2)을 기준으로 대칭되도록 배치될 수 있다.
즉, 제1 화소 전극(PE1)은 제3 게이트 라인(GL3) 및 제3 게이트 라인(GL3)과 제3 방향(d3)으로 이웃하는 제2 게이트 라인(GL2) 사이에 배치될 수 있다. 한편, 제3 및 제4 게이트 라인(GL3, GL4)은 제1 및 제2 화소 전극(PE1, PE2) 사이에 배치될 수 있다.
도 3은 도 2에 도시한 표시 패널의 동작을 설명하기 위한 도면이다. 한편, 서로 이웃하는 데이터 라인 간에는 동일 프레임 기준 서로 극성이 다른 데이터 신호가 인가될 수 있다. 예를 들어, 제1 데이터 라인(DL1)에 정극성(+)의 데이터 신호가 인가되는 경우, 제1 데이터 라인(DL1)과 이웃하는 제2 데이터 라인(DL2)은 부극성(-)의 데이터 신호가 인가될 수 있다. 한편, 데이터 신호는 일정 주기에 따라 극성이 전환되는 신호일 수 있다. 즉, 데이터 신호는 정극성(+) 및 부극성(-) 또는 부극성(-) 및 정극성(+) 순서로 일정 주기에 따라 극성이 전환될 수 있다.
또한, 도 3에 도시된 것과 같이 서로 동일한 열에 배치되는 화소부들은 동일한 색을 표시할 수 있다. 상기 색은 일 실시예로 레드(red), 그린(green) 및 블루(blue)일 수 있다. 한편, 서로 동일한 행에 배치되는 화소부들은 제2 방향(d2)을 따라 레드, 그린 및 블루 순서로 배치될 수 있다. 다만, 도 3에 도시된 표시 색 및 데이터 신호의 극성은 일 예에 해당될 뿐, 화소부의 연결 구조 등에 따라 상이할 수 있다.
한편, 제2 데이터 라인(DL2)과 연결된 제1 내지 제4 화소부(PX1 내지 PX4)를 기준으로 구동방법을 설명하기로 한다.
먼저, 제1 및 제2 게이트 라인(GL1, GL2)은 각각 제1 및 제2 노드(AL1a, AL1b)를 통해 제1 보조 라인(AL1)으로부터 게이트 신호를 제공받을 수 있다. 이에 따라, 제2 게이트 라인(GL2)과 연결된 제3 스위칭 소자(TR3)가 턴 온 되어 제2 데이터 라인(DL2)으로부터 제공받은 부극성(-)의 제2 데이터 신호(D2)를 제3 화소 전극(PE3)에 제공할 수 있다.
다음으로, 제3 및 제4 게이트 라인(GL3, GL4)은 각각 제5 및 제6 노드(AL2a, AL2b)를 통해 제2 보조 라인(AL2)으로부터 게이트 신호를 제공받을 수 있다. 이에 따라, 제3 게이트 라인(GL3)과 연결된 제1 스위칭 소자(TR1)가 턴 온 되어 제2 데이터 라인(DL2)으로부터 제공받은 부극성(-)의 제2 데이터 신호(D2)를 제1 화소 전극(PE1)에 제공할 수 있다.
또한, 제4 게이트 라인(GL4)과 연결된 제2 스위칭 소자(TR2)가 다음으로 턴 온 되어 제2 데이터 라인(DL2)으로부터 제공받은 정극성(+)의 제2 데이터 신호(D2)를 제2 화소 전극(PE2)에 제공할 수 있다.
이와 유사하게, 제5 게이트 라인(GL5)과 연결된 제4 스위칭 소자(TR4)가 턴 온 되어 제2 데이터 라인(DL2)으로부터 제공받은 정극성(+)의 제2 데이터 신호(D2)를 제4 화소 전극(PE4)에 제공할 수 있다.
즉, 동일 데이터 라인과 연결되는 복수의 화소부는 도 3의 화살표와 같이 지그 재그(zig-zag) 순서로 데이터 신호를 인가받을 수 있다. 이에 따라, 동일한 행에 배치되는 화소부 간에는 두 개의 화소부를 기준으로 정극성(+) 혹은 부극성(-)의 신호가 교대로 공급될 수 있다. 이에 따라, 각 화소부에 인가되는 극성이 골고루 분포되어, 표시 품질 저하를 방지할 수 있다.
도 4는 도 2에 도시한 표시 패널 중 제1 화소부를 개략적으로 나타낸 레이아웃도이다. 도 5는 도 4에 도시한 제1 화소부의 단면을 개략적으로 나타낸 도면이다. 도 6은 도 4의 I-I'선을 따라 자른 단면도이다. 도 7은 도 4의 II-II'선을 따라 자른 단면도이다. 본 명세서에서는 제1 화소부(PX1)를 기준으로 레이아웃 구조 및 단면도를 설명하기로 한다.
도 4 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 하부 표시판(10), 상부 표시판(20) 및 그 사이에 개재되는 액정층(30)을 포함할 수 있다. 하부 표시판(10)은 상부 표시판(20)과 서로 마주보도록 배치된다. 하부 표시판(10)은 일 실시예로 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.
먼저, 하부 표시판(10)에 대해 설명하기로 한다.
하부 기판(110)은 일 실시예로 투명한 유리 기판, 플라스틱 기판 등일 수 있으며, 복수의 스위칭 소자가 배치되는 어레이 기판일 수 있다.
하부 기판(110) 상에는 제3 게이트 라인(GL3) 및 제1 게이트 전극(GE1)이 배치될 수 있다. 제3 게이트 라인(GL3)은 제2 방향(d2)으로 연장되어 하부 기판(110) 상에 배치될 수 있다. 제1 게이트 전극(GE1)은 제3 게이트 라인(GL3)으로부터 제3 방향으로 연장되어 형성될 수 있다.
제3 게이트 라인(GL3) 및 제1 게이트 전극(GE1)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
게이트 절연막(120)은 제3 게이트 라인(GL3) 및 제1 게이트 전극(GE1) 의 상부에 배치될 수 있다. 게이트 절연막(120)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
반도체층(130)은 게이트 절연막(120)의 상부에 배치될 수 있다. 반도체층(130)은 일 실시예로 비정질 규소, 다결정 규소 등으로 형성될 수 있다. 또는 반도체층(130)은 다른 실시예로 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다. 만약, 반도체층(130)이 비정질 규소 또는 다결정 규소 등으로 형성되는 경우라면, 반도체층(130)과 데이터 도전체(DW, 도 5 참조) 사이에는 저항성 접촉층이 배치될 수 있다.
데이터 도전체(DW)는 반도체층(130) 상에서, 반도체층(130)과 적어도 일부가 중첩되도록 배치될 수 있다. 데이터 도전체(DW)는 제2 데이터 라인(DL2), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 이에 따라, 제2 데이터 라인(DL2), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 서로 동일 층에 배치될 수 있다. 한편, 일 실시예로 하나의 마스크 공정을 통해 데이터 도전체(DW)와 반도체층(130)을 함께 형성하는 경우, 데이터 도전체(DW)의 하부에 반도체층(130)이 배치될 수 있다. 즉, 반도체층(130)은 채널 영역을 제외하고는 전반적으로 데이터 도전체(DW)와 실질적으로 동일한 형태를 가질 수 있다.
데이터 도전체(DW)는 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제1 소스 전극(SE1)은 제2 데이터 라인(DL2)과 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 소스 전극(SE1)과 소정의 거리 이격되어 반도체층(130) 상에 배치될 수 있다. 제1 드레인 전극(DE1)은 적어도 일부가 노출될 수 있으며, 제2 컨택홀(CNT2)을 통해 후술하는 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다.
제1 패시베이션막(140)은 데이터 도전체(DW), 즉 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 제2 데이터 라인(DL2)을 포함한 게이트 절연막(120)의 상부에 배치될 수 있다. 제1 패시베이션막(140)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다.
유기 절연막(150)은 제1 패시베이션막(140)의 상부에 배치되어, 제1 드레인 전극(DE1)의 적어도 일부를 노출시킬 수 있다. 유기 절연막(150)은 감광성 물질을 포함할 수도 있다. 한편, 본 명세서에서는 유기 절연막(150)을 포함하는 것으로 도면에 도시하고 있으나, 이와는 달리 유기 절연막(150)이 생략될 수도 있다. 유기 절연막(150)이 생략되는 경우, 후술하는 공통 전극(CE)은 제1 패시베이션막(140) 상에 직접 배치될 수 있다.
공통 전극(CE)은 유기 절연막(160b)의 상부에 배치될 수 있다. 공통 전극(CE)은 제1 화소 전극(PE1)과 적어도 일부가 중첩될 수 있다. 공통 전극(CE)은 제1 화소 전극(PE1)과 전기장을 생성함으로써, 하부 표시판(10) 및 상부 표시판(20) 사이에 개재되는 복수의 액정 분자(31)의 배열 방향을 조절할 수 있다. 공통 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 공통 전극(CE)은 일 실시예로 통판 형태일 수 있으며, 다른 실시예로 복수의 슬릿을 포함할 수도 있다.
한편, 공통 전극(CE)은 제1 및 제2 개구부(OP1, OP2)를 포함할 수 있다. 공통 전극(CE)의 제1 개구부(OP1)는 제1 드레인 전극(DE1)과 전기적으로 연결되는 제1 화소 전극(PE1)과의 쇼트(short)를 피하기 위한 것이다. 또한, 공통 전극(CE)의 제2 개구부(OP2)는 제3 게이트 라인(GL3)과 전기적으로 연결되는 제2 보조 라인(AL2)과의 쇼트를 피하기 위한 것이다. 제1 및 제2 개구부(OP1, OP2)의 크기 및 형상은 제1 화소 전극(PE1) 및 제2 보조 라인(AL2)과의 쇼트를 피할 수 있는 경우라면, 도면에 도시된 것으로 제한되는 것은 아니다. 본 명세서에서는, 공통 전극(CE)의 제1 및 제2 개구부(OP1, OP2)에 대해서만 설명하고 있으나 이에 제한되는 것은 아니며, 공통 전극(CE)은 나머지 화소 전극들 또는 제1 내지 제m 보조 라인(AL1 내지 ALn)과의 단락을 피하기 위한 복수의 개구부를 더 포함할 수 있다.
공통 전극(CE)은 도 2에서 설명한 제1 공통 전압 라인(CL1)과 전기적으로 연결되어 공통 전압(Vcom)의 리플 성분을 감소시킬 수 있다.
제2 패시베이션막(160)은 공통 전극(CE)의 상부에 배치될 수 있다. 제2 패시베이션막(160)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다.
제1 화소 전극(PE1)은 제2 패시베이션막(160)의 상부에 배치될 수 있다. 제1 화소 전극(PE1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 제1 화소 전극(PE1)은 공통 전극(CE)의 적어도 일부와 중첩되도록 배치될 수 있다. 즉, 제1 화소 전극(PE1)은 하부 기판(110)을 기준으로 수직 방향으로 공통 전극(CE)의 적어도 일부와 중첩되어, 수평 전계를 형성할 수 있다.
제1 화소 전극(PE1) 및 공통 전극(CE)은 제2 패시베이션막(160)에 의해 서로 절연될 수 있다. 제1 화소 전극(PE1)은 제2 컨택홀(CNT2)을 통해 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 전기적으로 접속될 수 있다. 한편, 제1 화소 전극(PE1)은 복수의 슬릿(SLT)을 포함할 수 있다. 복수의 슬릿(SLT)은 제1 화소 전극(PE1)과 공통 전극(CE) 사이에 프린지 필드(fringe field)를 생성하여, 복수의 액정 분자(31)들이 특정 방향으로 회전할 수 있도록 돕는다.
한편, 본 명세서에서는 제1 화소 전극(PE1)이 공통 전극(CE)의 상부에 배치되는 것으로 설명하고 있으나, 이에 제한되는 것은 아니다. 즉, 공통 전극(CE)의 제1 화소 전극(PE1)의 상부에 배치될 수도 있다. 이 경우, 공통 전극(CE)은 복수의 슬릿을 가질 수 있다.
제2 보조 라인(AL2)은 제2 패시베이션막(160) 상에 배치될 수 있다. 즉, 제2 보조 라인(AL2)은 제1 화소 전극(PE1)과 서로 동일 층에 배치될 수 있다. 다만, 제2 보조 라인(AL2)은 제1 화소 전극(PE1)과 서로 이격되어 배치됨에 따라, 전기적으로 절연될 수 있다. 제2 보조 라인(AL2)은 제2 데이터 라인(DL2)과 동일한 방향으로 연장될 수 있으며, 제2 데이터 라인(DL2)과 서로 다른 층에서 중첩되도록 배치될 수 있다. 한편, 제2 보조 라인(AL2)의 폭은 제2 데이터 라인(DL2)의 폭과 서로 동일하거나 상이할 수 있다.
제2 보조 라인(AL2)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제2 보조 라인(AL2)은 제1 컨택홀(CNT1)을 통해 제3 게이트 라인(GL3)과 전기적으로 연결될 수 있다. 제1 컨택홀(CNT1)의 크기 및 위치는 제3 게이트 라인(GL3)과 전기적으로 연결될 수 있는 경우라면, 도 4 내지 도 6에 도시된 것으로 제한되는 것은 아니다. 제2 보조 라인(AL2)은 통합 구동부(200, 도 1 참조)와 연결되어, 통합 구동부(200)로부터 제공받은 게이트 신호를 제3 게이트 라인(GL3)에 제공할 수 있다.
한편, 제2 보조 라인(AL2)은 제1 화소 전극(PE1)과 동일 층에 배치됨에 따라, 제3 게이트 라인(GL3)과 하부 기판(110)에 수직 방향으로 이격 거리를 길게 형성할 수 있다. 이를 통해, 제2 보조 라인(AL2)과 제3 게이트 라인(GL3) 간의 신호 간섭을 방지할 수 있다.
도면에는 도시하지 않았으나, 제1 화소 전극(PE1) 및 제2 보조 라인(AL2) 상에는 배향막(도면 미도시)이 배치될 수 있다. 배향막은 폴리이미드 등으로 형성될 수 있다.
다음으로, 상부 표시판(20)에 대해 설명하기로 한다.
상부 기판(170)은 하부 기판(110)과 대향되도록 배치될 수 있다. 상부 기판(170)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 하부 기판(110)과 동일한 재질로 형성될 수 있다.
상부 기판(170) 상에는 화소 영역 외의 영역에 광이 투과되는 것을 차단시키는 블랙 매트릭스(BM: Black matrix)가 배치될 수 있다. 블랙 매트릭스(BM)는 일 실시예로 유기물 또는 크롬을 포함하는 금속성 물질로 형성될 수 있다.
컬러 필터(CF: Color filter)는 블랙 매트릭스(BM) 및 상부 기판(170)의 상에 배치될 수 있다. 보다 상세하게는, 컬러 필터(CF)는 블랙 매트릭스(BM)에 의해 정의되는 화소 영역에 대응하는 상부 기판(170) 상에 형성될 수 있다. 컬러 필터(CF)는 일 실시예로, 레드(red), 그린(green) 및 블루(blue) 중 어느 하나를 표시할 수 있다.
한편, 본 명세서에서는 컬러 필터(CF)가 상부 표시판(20) 측에 배치되는 것을 예로 들어 설명하였으나, 이에 제한되는 것은 아니다. 즉, 컬러 필터(CF)는 하부 표시판(10) 상에 배치될 수도 있다.
도면에는 도시하지 않았으나, 상부 기판(170) 상에는 오버코팅층(도면 미도시) 및 배향막(도면 미도시)이 배치될 수 있다. 오버코팅층은 컬러 필터(CF) 및 블랙 매트릭스(BM)를 덮어 평탄화한다.
도 8은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법을 나타낸 순서도이다. 도 9 내지 도 13은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법을 설명하기 위한 도면이다. 한편, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법의 경우도 제1 화소부(PX1)를 기준으로 설명하기로 한다.
도 4, 도 8 및 도 9를 먼저 참조하면, 하부 기판(110) 상에 제3 게이트 라인(GL3) 및 제1 게이트 전극(GE1)을 형성한다(S100). 보다 상세하게는, 하부 기판(110) 상에 게이트 도전층을 먼저 형성하고, 이를 감광막 패턴을 마스크로 하여 식각함으로써, 제1 게이트 전극(GE) 및 제3 게이트 라인(GL3)을 형성할 수 있다. 게이트 도전층은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 게이트 도전층은 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
다음으로, 감광막 패턴을 제거하고, 제1 게이트 전극(GE) 및 제3 게이트 라인(GL3) 상에 게이트 절연막(120)을 형성한다(S200). 게이트 절연막(120)은 화학 기상 증착법으로 형성할 수 있다. 게이트 절연막(120)은 제3 게이트 라인(GL3)이 형성된 하부 기판(110)의 전면에 형성된다.
다음으로, 게이트 절연막(120)의 상부에 반도체 패턴(도면 미도시) 및 제1 도전 물질층(도면 미도시)을 순차적으로 적층한다. 반도체 패턴은 비정질 규소, 다결정 규소 등을 화학 기상 증착 방법으로 증착함으로써 적층될 수 있다. 다른 예로, 반도체층을 산화물 반도체로 형성할 수도 있음은 상술한 바와 같다. 제1 도전 물질층은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성할 수 있다.
감광막 패턴을 제1 도전 물질층의 상부에 도포하고, 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)를 이용하여 마스크 공정을 진행한다. 이에 따라, 반도체 패턴이 식각되어 반도체층(130)이 형성되며, 제1 도전 물질층이 식각되어 데이터 도전체(DW)가 형성된다(S300).
즉, 반도체층(130)과 데이터 도전체(DW)는 동일한 마스크 공정에 의해 형성될 수 있다. 따라서, 데이터 도전체(DW)의 하부에는 반도체층(130)이 잔류할 수 있다.
데이터 도전체(DW)는 제2 데이터 라인(DL2), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 상기 마스크 공정에 따라, 제1 게이트 전극(GE1), 반도체 패턴(130), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 갖는 제1 스위칭 소자(TR1)가 형성될 수 있다.
다음으로, 제1 무기 절연층(140a) 및 유기 절연막(150)을 형성하는 방법을 설명하기로 한다. 먼저, 반도체층(130), 제2 데이터 라인(DL2), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)의 상부에 제1 무기 절연층(140a)을 형성할 수 있다(S400). 제1 무기 절연층(140a)은 일 실시예로 질화 규소 또는 산화 규소 등의 무기 절연물로 형성될 수 있다.
다음으로, 제1 무기 절연층(140a) 상부에 유기 절연층을(도면 미도시) 형성할 수 있다. 유기 절연층은 일 실시예로 감광성 물질을 포함하는 유기 물질을 포함할 수 있다. 여기서, 유기 절연층이 감광성 물질을 포함하는 경우, 광 마스크를 이용하여 노광 및 현상 공정을 수행함으로써 컨택홀(CNT)을 갖는 유기 절연막(150)을 형성할 수 있다(S500).
이후, 제1 무기 절연층(140a)을 식각하기 이전에, 제2 도전 물질층(CEa)을 유기 절연막(150) 상에 형성할 수 있다. 제2 도전 물질층(CEa)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 형성될 수 있다. 이후, 제2 도전 물질층(CEa)의 상부에 감광막을 도포하고, 상기 감광막을 하프톤 마스크(half-tone mask)나 슬릿 마스크(slit mask)를 이용하여 노광 및 현상함으로써, 제1 감광막 패턴(PR1)을 형성한다.
도 10을 참조하면, 제2 도전 물질층(CEa) 중 노출된 부분을 제1 감광막 패턴(PR1)을 마스크로 식각하여, 공통 전극(CE)을 형성할 수 있다(S600). 여기서, 공통 전극(CE)은 제1 화소 전극(PE)과 쇼트를 방지하기 위한 제1 개구부(OP1)와, 제2 보조 라인(AL2)과 쇼트를 방지하기 위한 제2 개구부(OP2)를 포함할 수 있다.
도 11을 참조하면, 제2 무기 절연층(160a)을 공통 전극(CE)의 상부에 형성할 수 있다(S700). 제2 무기 절연층(160a)은 질화 규소와 산화 규소 등의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 이후, 제2 무기 절연층(160a)의 상부에 감광막을 도포하고, 상기 감광막을 하프톤 마스크(half-tone mask)나 슬릿 마스크(slit mask)를 이용하여 노광 및 현상함으로써, 제2 감광막 패턴(PR2)을 형성한다.
도 12를 참조하면, 제2 무기 절연층(160a) 중 노출된 부분을 제2 감광막 패턴(PR2)을 마스크로 식각하여 제2 패시베이션막(160)을 형성할 수 있다. 순차적으로, 제2 무기 절연층(160a)이 식각됨에 따라 노출되는 제1 무기 절연층(140a)을 제2 감광막 패턴(PR2)을 마스크로 식각하여 제1 드레인 전극(DE1) 중 일부를 노출하는 제1 패시베이션막(150)을 형성할 수 있다. 또한, 제1 무기 절연층(140a)이 식각됨에 따라 노출되는 게이트 절연막(120)을 제2 감광막 패턴(PR2)을 마스크로 식각하여 제3 게이트 라인(GL3) 중 일부를 노출시킬 수 있다. 즉, 제2 감광막 패턴(PR2)을 하나의 마스크로 하여 제2 무기 절연층(160a), 제1 무기 절연층(150a) 및 게이트 절연막(120)이 순차적으로 식각될 수 있다(S800).
다음으로, 도 13을 참조하면 제3 도전 물질층(도면 미도시)을 제2 패시베이션막(160) 상에 형성할 수 있다. 제3 도전 물질층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함하는 투명한 물질 그룹 중에서 선택된 하나를 포함할 수 있다. 이후, 마스크 공정을 통해 제3 도전 물질층을 선택적으로 식각하여 공통 전극(CE)과 적어도 일부가 중첩되며, 노출된 제1 드레인 전극(DE1)과 전기적으로 연결되는 제1 화소 전극(PE1)을 형성할 수 있다.
또한, 제2 패시베이션막(160) 상에 제4 도전 물질층(도면 미도시)을 형성할 수 있다. 제4 도전 물질층은 제1 화소 전극(PE1)과 동일 층에 배치될 수 있다. 제4 도전 물질층은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성할 수 있다. 이후, 마스크 공정을 통해 제4 도전 물질층을 선택적으로 식각하여 제2 데이터 라인(DL2)과 중첩되도록 연장되며, 제3 게이트 라인(GL3)과 전기적으로 연결되는 제2 보조 라인(AL2)을 형성할 수 있다.
이에 따라, 서로 동일 층에 배치되는 제2 보조 라인(AL2) 및 제1 화소 전극(PE1)을 형성할 수 있다(S900).
한편, 본 명세서에서는 제1 화소 전극(PE1)을 먼저 형성하고 제2 보조 라인(AL2)을 형성하는 것으로 설명하고 있으나, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
10: 하부 표시판;
20: 상부 표시판;
30: 액정층;
100: 표시 패널;
200: 통합 구동부;
300: 인쇄 회로 기판;
310: 타이밍 제어부;

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 게이트 라인;
    상기 기판 상에 배치되고 상기 제1 게이트 라인과 이격된 제2 게이트 라인;
    상기 제1 게이트 라인 상에 배치되며, 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 절연되는 데이터 라인;
    상기 데이터 라인 상에 상기 데이터 라인과 동일한 방향을 따라 연장되며, 상기 데이터 라인과 중첩되는 보조 라인;
    상기 제1 게이트 라인과 연결되는 제1 전극, 상기 데이터 라인과 연결되는 제2 전극 및 상기 데이터 라인과 동일 층에 배치되되 상기 제2 전극과 이격되는 제3 전극을 갖는 제1 스위칭 소자; 및
    상기 제1 스위칭 소자의 제3 전극과 연결되는 제1 화소 전극을 포함하고,
    상기 보조 라인은 상기 제1 화소 전극과 동일 층에 배치되고,
    상기 보조 라인은 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 연결된 액정 표시 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 라인의 적어도 일부를 노출시키는 제1 컨택홀을 더 포함하고, 상기 노출된 제1 게이트 라인의 적어도 일부는 상기 제1 컨택홀을 통해 상기 보조 라인과 연결되는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 제1 스위칭 소자의 상기 제3 전극의 적어도 일부를 노출시키는 제2 컨택홀을 더 포함하고, 상기 노출된 제3 전극의 적어도 일부는 상기 제2 컨택홀을 통해 상기 제1 화소 전극과 연결되는 액정 표시 장치.
  4. 제1항에 있어서,
    상기 제2 게이트 라인 및 상기 데이터 라인과 연결되는 제2 스위칭 소자; 및
    상기 제2 스위칭 소자와 연결되는 제2 화소 전극을 더 포함하고,
    상기 제1 화소 전극은 상기 데이터 라인의 일 측에 배치되며, 상기 제2 화소 전극은 상기 데이터 라인의 타 측에 배치되는 액정 표시 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 게이트 라인은 상기 제1 및 제2 화소 전극 사이에 배치되는 액정 표시 장치.
  6. 제1항에 있어서,
    상기 제1 게이트 라인과 상기 데이터 라인 사이에 배치되는 제1 절연막;
    상기 제1 스위칭 소자의 제2 전극 및 제3 전극 상에 배치되는 제2 절연막;
    상기 제2 절연막 상에 배치되는 공통 전극;
    상기 공통 전극 상에 배치되는 제3 절연막을 더 포함하고,
    상기 보조 라인 및 상기 제1 화소 전극은 상기 제3 절연막 상에 배치되는 액정 표시 장치.
  7. 제6항에 있어서,
    상기 제2 절연막과 상기 제3 절연막 사이에 배치되는 유기 절연막을 더 포함하는 액정 표시 장치.
  8. 제6항에 있어서,
    상기 제1 화소 전극은 복수의 슬릿을 포함하는 액정 표시 장치.
  9. 제1항에 있어서,
    상기 데이터 라인은 이웃하는 데이터 라인과 서로 극성이 다른 데이터 신호가 인가되는 액정 표시 장치.
  10. 제1항에 있어서,
    상기 기판은 상기 제1 스위칭 소자 및 상기 제1 화소 전극이 배치되는 표시 영역 및 상기 표시 영역의 외측에 배치되는 비표시 영역을 포함하고,
    상기 기판의 비표시 영역에 배치되며 상기 데이터 라인 및 상기 보조 라인과 연결되는 통합 구동부를 더 포함하는 액정 표시 장치.
  11. 표시 패널;
    상기 표시 패널의 일 측에 배치되며, 제1 방향으로 연장되는 데이터 라인 및 상기 데이터 라인과 중첩되는 보조 라인과 각각 연결되는 통합 구동부;
    상기 제1 방향과 다른 제2 방향으로 연장되고 상기 데이터 라인과 절연된 제1 게이트 라인; 및
    상기 제2 방향을 따라 연장되고 상기 제1 게이트 라인과 이격되고 상기 데이터 라인과 절연된 제2 게이트 라인; 을 포함하고,
    상기 표시 패널은 상기 제1 게이트 라인 및 상기 데이터 라인과 연결되는 제1 스위칭 소자 및 상기 제1 스위칭 소자와 연결되는 제1 화소 전극을 갖는 제1 화소부를 포함하며,
    상기 보조 라인은 상기 제1 화소 전극과 서로 동일 층에 배치되고,
    상기 보조 라인은 제1 게이트 라인 및 상기 제2 게이트 라인과 연결된 액정 표시 장치.
  12. 제11항에 있어서,
    상기 표시 패널은 상기 제2 게이트 라인 및 상기 데이터 라인과 연결되는 제2 스위칭 소자 및 상기 제2 스위칭 소자와 연결되는 제2 화소 전극을 갖는 제2 화소부를 포함하며,
    상기 제1 화소 전극은 상기 데이터 라인의 일 측에 배치되고, 상기 제2 화소 전극은 상기 데이터 라인의 타 측에 배치되는 액정 표시 장치.
  13. 제12항에 있어서,
    상기 제1 및 제2 게이트 라인은 상기 제1 및 제2 화소 전극 사이에 배치되는 액정 표시 장치.
  14. 제12항에 있어서,
    상기 제1 게이트 라인과 상기 제1 방향과 반대 방향인 제3 방향으로 이웃하는 제3 게이트 라인; 및
    상기 제2 게이트 라인과 상기 제1 방향으로 이웃하는 제4 게이트 라인을 더 포함하고,
    상기 표시 패널은 상기 제3 게이트 라인 및 상기 데이터 라인과 연결되는 제3 스위칭 소자 및 상기 제3 스위칭 소자와 연결되는 제3 화소 전극을 갖는 제3 화소부; 및
    상기 표시 패널은 상기 제4 게이트 라인 및 상기 데이터 라인과 연결되는 제4 스위칭 소자 및 상기 제4 스위칭 소자와 연결되는 제4 화소 전극을 갖는 제4 화소부를 더 포함하는 액정 표시 장치.
  15. 제14항에 있어서,
    상기 제1 및 제3 화소 전극에 제공되는 데이터 신호의 극성은 상기 제2 및 제4 화소 전극에 제공되는 데이터 신호의 극성과 서로 다른 액정 표시 장치.
  16. 게이트 절연막에 의해 덮힌 제1 게이트 라인과 제2 게이트 라인을 갖는 기판을 준비하는 단계;
    상기 게이트 절연막 상에 데이터 라인을 형성하는 단계;
    상기 데이터 라인 상에 제1 무기 절연층을 형성하는 단계;
    상기 제1 무기 절연층 상에 유기 절연막을 형성하는 단계;
    상기 유기 절연막 상에 공통 전극을 형성하는 단계;
    상기 공통 전극 상에 제2 무기 절연층을 형성하는 단계;
    상기 제2 무기 절연층, 상기 제1 무기 절연층 및 상기 게이트 절연막을 식각하여, 상기 제1 게이트 라인의 일부 및 상기 제2 게이트 라인의 일부를 노출시키는 단계; 및
    상기 제2 무기 절연층 상에 상기 노출된 제1 게이트 라인의 일부 및 상기 노출된 제2 게이트 라인의 일부와 연결되는 보조 라인을 형성하는 단계를 포함하며,
    상기 보조 라인은 상기 데이터 라인과 중첩되는 액정 표시 장치의 제조방법.
  17. 제16항에 있어서,
    상기 공통 전극과 적어도 일부가 중첩되며, 상기 제2 무기 절연층 상에 배치되는 화소 전극을 형성하는 단계를 더 포함하고,
    상기 화소 전극은 상기 보조 라인과 서로 동일 층에 배치되는 액정 표시 장치의 제조방법.
  18. 제17항에 있어서,
    상기 제2 무기 절연층, 상기 제1 무기 절연층 및 상기 게이트 절연막은 동일한 마스크 패턴을 이용하여 식각되는 액정 표시 장치의 제조방법.
  19. 제17항에 있어서,
    상기 화소 전극은 복수의 슬릿을 포함하는 액정 표시 장치의 제조방법.
  20. 제16항에 있어서,
    상기 데이터 라인 및 상기 보조 라인은 제1 방향으로 연장되며, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 상기 제1 방향과 다른 제2 방향으로 연장되는 액정 표시 장치의 제조방법.
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