KR102506024B1 - 전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템 - Google Patents
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Abstract
본 발명은 전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것으로, 제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층; 상기 절연체층 상에 배치되는 반도체층; 및 상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다.
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층; 상기 절연체층 상에 배치되는 반도체층; 및 상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다.
Description
본 발명은 전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다.
반도체 산업은 최첨단 기술을 바탕으로 한 고도의 기술집약 산업이며, 정보화 시대의 발전을 이끌어가는 원동력이다. 1965년 제안된 무어의 법칙에 따르면, 매년 집적회로(IC)는 2배씩 집적도가 증가함을 예측하였는데, 이러한 경향을 지금까지도 유지할 수 있게 된 원동력은 반도체소자의 미세화(Scaling)기술과 공정기술의 혁신에 기인하다. 현재 우리의 삶에 크게 영향을 미치는 컴퓨터, 스마트 폰 등의 정보통신기기들을 고성능, 저전력, 적정 가격으로 생산할 수 있는 근거도 반도체 소자의 미세화를 통해 달성되어 왔다.
현재 널리 사용되고 있는 메모리는 트랜지스터 구조를 바탕으로 특정 장소에 전자를 저장함으로써 정보를 기억하는 공통분모를 가지고 있고, 어느 장소에 전자를 저장하느냐에 따라 크게 디램(DRAM)과 플래시(FLASH) 메모리로 분류되며, 메모리 반도체의 크기가 줄어들게 되면, 더 높은 용량을 갖게 되기 때문에 미세화가 집적도 향상에 핵심으로 작용한다. 하지만, 7nm 이하로 트랜지스터 소자를 줄이는 것은 물리적/기술적 한계로 인식되고 있다. 특히 메모리 반도체의 경우, 저장되는 전자의 개수도 감소하여, 정보를 10년간 안정적으로 저장하는 것이 어렵고, 소자 간의 간격도 줄어서, 인접 소자의 동작 특성에 크게 영향을 받는 단점이 있어서, 새로운 동작 방법을 이용한 반도체 메모리의 개발이 필요하다.
기존 3-단자 트랜지스터 구조와 전자를 이용한 정보저장방법의 문제점을 해결하기 위해, 2-단자 소자구조와 원자/이온이동을 이용한 메모리 소자에 대한 연구가 활발히 진행되고 있다.
2단자 소자구조는 보다 간단한 구조(금속/산화물/금속)를 이용하며, 적절한 전압/전류 조건을 인가하게 되면 저항이 커 전도가 되지 않는 상태에서 저항이 작아 전도가 가능한 상태로 저항이 바뀌게 된다. 이러한 2가지 저항 상태는 ‘0’과 ‘1’ 차이로 구분되며, 이를 인식하는 메모리 소자를 일컫는다. 물질 내에서 저항이 바뀌는 방법에 따라 상변이에 의한 효과인 PRAM(Phase Change Memory), 스핀의 변화로 인한 MRAM(Magnetic RAM), 그리고 물질 내에서 이온의 움직임에 의한 ReRAM(Resistive RAM)으로 세부적인 명명이 구분된다. 그 중 ReRAM은 원소주기율표상에 제시된 다양한 금속 물질과 산소의 산화물 형태 등에서 관찰되고 있어서, 특정 물질에서만 저항변화 현상이 관측되는 다른 저항변화 메모리 소자들의 한계를 재료적인 방법으로 극복할 수 있기에 가장 활발히 연구 되고 있다. 또한, 저항이 변하는 물리적인 원리는 특정 공간에 전자를 저장하는 것이 아니라, 외부 환경에 따라 재료 내에서 원자나 이온의 움직임을 이용한다. 기존의 메모리 소자들과 같이 전자를 저장할 별도의 공간이 필요하지 않기 때문에, 소자의 미세화 가능성이 장점으로 부각되고 있다.
하지만, 종래의 저항변화 메모리는 전압인가에 따른 산소 이온 또는 산소 공공이 직접적으로 이동하는 메커니즘을 이용하여 저항을 변화시키는 것으로, 산소 이온을 이동시키기 위한 큰 작동전압이 요구되고, 산소 이온 또는 산소 공공의 확산 효과에 따라 시간이 지날수록 안정성이 보장되지 않는 문제가 있다.
한편, 최근 미세화에 한계로 인한 정체된 메모리 용량을 증가시킬 방법으로, 3차원 적층형의 크로스포인트(cross point, X-point) 구조의 메모리 시스템이 공개된 바 있다. 크로스포인트 구조는 복수개의 하부전극(비트 라인)과 복수개의 상부전극(워드 라인)이 서로 교차하도록 형성되어 있고, 그 교차지점에 메모리노드가 형성되는 구조로 메모리 소자가 형성되는 구조로, 이러한 3차원 적층구조의 메모리 시스템은 초고층 빌딩을 구현하는 방식으로 원자들 몇 개로 구성된 메모리 소자를 층층이 쌓아 올릴 수 있어 같은 칩 면적에서 더 높은 용량을 실현하는 장점이 있다. 또한, RRAM은 간단한 구조로 인한 공정상의 이점이 있기 때문에 3차원이라는 구조적으로 뛰어난 방법을 접목시켜 현존하는 메모리 기술보다 더 향상된 성능을 발휘할 것으로 기대되고 있다.
그러나, 이러한 크로스포인트 구조의 메모리 시스템에서는 동일한 비트 라인 또는 워드 라인상에 위치한 처리되지 않은 셀(unaddressed cells)의 간섭에 의한 기생 신호가 크로스포인트 어레이의 실행을 지연시키게 된다. 신뢰성 작동에 영향을 미치는 가장 심각한 문제로서 "스니크 전류 통로(sneak current path)"가 알려져 있으며, "스니크 전류 통로"는 크로스포인트 어레이 내에서 특정한 메모리 셀의 어드레스를 지정하는 경우에 나타나는 누설 전류를 의미한다. 스니크 전류 통로는, 예를 들면, 셀 상태의 판독 결과에 영향을 미치며, 메모리 셀 상태를 잘못 판독되도록 한다. 스니크 통로 문제는, 일반적으로 수동 어레이에서, 특히 메모리 셀의 낮은 저항 상태에서 선형이거나 거의 선형의 전류 전압 특징을 나타내는 상황에서 발생한다. 셀의 고 저항 상태에서는, 낮은 저항 상태의 인접 셀을 통과하는 누설 전류에 인해서 잘못 판독될 수 있다.
따라서, 종래의 경우 '셀렉터(selector)'로서 트랜지스터나 다이오드 등을 부가하여, 회로 내의 누설 전류를 감소시키는 방법이 개시된 바 있다. 이와 관련된 종래의 기술로, 대한민국 제10-2013-0142761호에서는 기계적 스위치로 설렉터를 갖는 저항변화 비휘발성 메모리 소자가 개시된 바 있다. 하지만, 이렇게 크로스포인트 구조를 형성하는 공정에 별도의 트랜지스터나 다이오드 등을 부가하는 제조공정이 어려울 뿐만 아니라, 경제성이 낮고, 내구성도 저하되는 문제가 있다.
본 발명의 목적은 전하 트랩에 의해 저전압에서 사용되고 자가 정류 기능을 갖는 비휘발성 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위하여,
본 발명의 일 측면에서는,
제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층;
상기 절연체층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리가 제공된다.
또한, 본 발명의 다른 일 측면에서는,
제 2 금속층상에 반도체층을 형성하는 단계;
상기 반도체층 상에 1 내지 15 nm 두께의 절연체층을 형성하는 단계; 및
상기 절연체층 상에 제 1 금속층을 형성하는 단계;를 포함하는 2단자 저항변화 메모리의 제조방법이 제공된다.
또한, 본 발명의 또 다른 일 측면에서는,
복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;
상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);
복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 15 nm의 두께를 갖는 제 1 절연체층을 포함하는 제 1 메모리 셀;
상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및
복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 15 nm의 두께를 갖는 제 2 절연체층을 포함하는 제 2 메모리 셀;을 포함하고,
상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템이 제공된다.
본 발명은 절연체층 및 반도체층의 접합 구조를 포함하는 2단자 저항변화 메모리로, 상기 절연체층은 전자 터널링 가능하며, 전하가 트랩될 수 있는 층으로, 전압 인가 방향에 따라 상기 절연체층의 전하 트랩 유무가 결정되며, 이에 따라 상기 절연체층과 접하는 반도체층의 일면에 형성된 공핍층의 두께가 변화하여 소자의 전자 터널링 저항을 변화시키는 저항변화 메모리일 수 있다.
본 발명은 상기 반도체층의 공핍층의 두께를 변화시키는 방법으로 터널링 저항을 변화시킬 수 있어, 종래의 산소 이온 또는 산소 공공을 직접 이동시켜 저항을 변화시키는 저항변화 메모리보다 전력소모가 적고, 시간에 대한 안정성이 우수한 특징이 있다.
또한, 스위칭 속도를 향상시킬 수 있고, 15 nm 이하의 절연체층을 포함함으로써, 직접화를 향상시킬 수 있고, 생산단가를 낮출 수 있다.
또한, 본 발명의 저항변화 메모리는 반도체층 및 제 2 금속층의 계면에 쇼트키 장벽이 존재하며, 상기 쇼트키 장벽에 의해 자기 정류 기능이 수행될 수 있어, 크로스 포인트 메모리 시스템 제조 시 별도의 셀렉터를 적층하기 위한 추가공정이 요구되지 않아, 제조가 용이하며, 메모리 시스템의 적층 두께를 줄여 시스템의 직접도를 향상시키는 장점이 있다.
도 1 및 2는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 실시 예를 나타내는 모식도이고,
도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 작동 원리를 나타내는 모식도이고,
도 4는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 밴드갭 다이어그램을 나타낸 모식도이고,
도 5는 본 발명의 다른 일 측면에서 제공되는 크로스포인트 어레이 구조의 메모리 시스템의 실시 예를 나타내는 모식도이고,
도 6은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전기적 특성을 측정하기 위한 전압을 인가한 방법을 나타낸 모식도이고,
도 7은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전압-전류 특성을 측정한 그래프이고,
도 8은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전압-전류 특성을 10회동안 측정한 그래프이고,
도 9는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 전압-전류 특성을 측정한 그래프이고,
도 10은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 정류비를 비교한 그래프이고,
도 11은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 온-오프 전류비를 비교한 그래프이고,
도 12는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 공핍층의 두께 변화를 비교한 그래프이고,
도 13은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 시간에 따른 출력 전류값을 분석한 결과를 나타낸 그래프이고,
도 14는 본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에서, 제 2 금속층에 따른 전압-전류 특성을 비교한 그래프이다.
도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 작동 원리를 나타내는 모식도이고,
도 4는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 밴드갭 다이어그램을 나타낸 모식도이고,
도 5는 본 발명의 다른 일 측면에서 제공되는 크로스포인트 어레이 구조의 메모리 시스템의 실시 예를 나타내는 모식도이고,
도 6은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전기적 특성을 측정하기 위한 전압을 인가한 방법을 나타낸 모식도이고,
도 7은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전압-전류 특성을 측정한 그래프이고,
도 8은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 전압-전류 특성을 10회동안 측정한 그래프이고,
도 9는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 전압-전류 특성을 측정한 그래프이고,
도 10은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 정류비를 비교한 그래프이고,
도 11은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 온-오프 전류비를 비교한 그래프이고,
도 12는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 공핍층의 두께 변화를 비교한 그래프이고,
도 13은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해, 시간에 따른 출력 전류값을 분석한 결과를 나타낸 그래프이고,
도 14는 본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에서, 제 2 금속층에 따른 전압-전류 특성을 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 일 측면에서는
제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층;
상기 절연체층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리가 제공된다.
이하, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리에 대해 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 일 실시 예를 나타낸 도면이고, 도 2는 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 다른 실시 예를 나타낸 도면이며, 도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리의 밴드갭 다이어그램을 나타낸 모식도이다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 도 1에 나타낸 바와 같이, 두 개의 금속층, 즉 제 1 금속층(10) 및 제 2 금속층(40) 사이에 절연체층(20) 및 반도체층(30)이 배치된 구조를 갖는 저항 변화 메모리로, 상기 제1 금속층(10) 및 제2 금속층(40)을 통해 인가되는 전압의 방향을 변화시켜 상기 절연체층(10)의 전자 트랩 상태를 변화시킬 수 있고, 이를 통해 상기 반도체층(30)의 공핍층 두께를 변화시킴으로써 상기 절연체층(20)의 전자 터널링 저항을 변화시킬 수 있는, 비휘발성 2단자 저항변화 메모리일 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 제 1 금속층(10)을 포함한다.
상기 제 1 금속층(10)은 전극으로서의 역할을 수행할 수 있다.
상기 제 1 금속층(10)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다. 또한 그라파이트(graphite), 탄소나노튜브 및 풀러린(fullerene) 중 어느 하나 이상일 수 있다.
또한, 상기 제 1 금속층(10)은 다층 구조일 수 있다. 예를 들어, 상기 제 1 금속층(10)은 루테늄(Ru) 및 루테늄 산화물층(RuOx), 또는 이리듐(Ir) 및 이리듐 산화물층(IrOx), 또는 텅스텐(W), 텅스텐 탄화질화물 또는 텅스텐 탄소 캐핑층(capping layer)을 갖는 백금층을 포함할 수 있고, 탄탈 질화물, 니켈 및 탄탈 질화물을 적층한 다층 구조일 수 있다. 상기 제 1 금속층(10)은 다층 구조를 통해 메모리 소자의 접착 특성 및 성능을 개선하는데 사용될 수 있다.
또한, 상기 제 1 금속층(10)은 20nm 내지 100nm의 두께를 가질 수 있다.
또한, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층(20)을 포함할 수 있다.
이때, 상기 절연체층(20)은 절연성 금속산화물을 포함할 수 있다.
상기 절연성 금속산화물은 절연성을 갖기 위해, 바람직하게는 5 eV이상의 밴드갭을 갖는 금속산화물일 수 있고, 보다 바람직하게는 5eV 내지 10eV의 밴드갭을 갖는 금속산화물일 수 있다.
또한, 상기 금속산화물은 5 내지 12의 유전상수를 가질 수 있다.
상기 절연성 금속산화물은 Al2O3, HfO2, ZrO2 및 MgO으로부터 선택되는 1종 이상을 포함할 수 있고, 바람직하게는 Al2O3일 수 있다.
상기 절연체층(20)은 전하 트랩 상태(Charge trap state)를 포함할 수 있으며, 상기 전하 트랩 상태는 트랩되어 있는 전자를 포함하는 상태일 수 있다.
상기 절연체층(20)은 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화될 수 있다.
일 예로, 상기 제 1 금속층(10)에 양의 전압을 인가할 경우, 상기 절연체층(20)은 트랩된 전자를 포함하지 않은 상태로 전환될 수 있고, 음의 전압을 인가할 할 경우, 이와 반대로, 트랩된 전자를 포함하는 상태로 전환될 수 있다.
또한, 상기 절연체층(20)의 두께는 1 내지 15nm일 수 있고 바람직하게는 1.3 내지 10 nm일 수 있고, 1.5 내지 10 nm일 수 있고, 2.5 내지 10nm일 수 있고, 2.7 내지 10nm일 수 있고, 3 내지 10nm일 수 있다.
이는 상기 절연체층(20)을 통해 전자 터널링이 가능하기 위한 것으로, 만약, 상기 두께가 1nm 미만이거나 15nm를 초과할 경우, 본원발명의 저항변화 메모리가 전자 터널링현상이 나타나지 않으며, 이에 따라 저항변화 특성이 나타나지 않을 수 있다.
또한, 상기 절연체층(20)은 1.5nm 이상의 두께를 가짐으로써 우수한 온-오프 전류비를 나타낼 수 있고, 3 내지 5nm의 두께를 가짐으로써, 높은 정류비(rectification ratio) 특성을 나타낼 수 있다.
또한, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 절연체층(20) 상에 배치되는 반도체층(30)을 포함한다.
상기 반도체층(30)은 상기 절연체층(20)과의 접하는 일면에 전자 공핍(depletion)상태가 나타나는 저항변화층(31)이 형성되도록 하기 위하여 바람직하게는 N형 반도체로 이루어진 N형 반도체층일 수 있다.
상기 N형 반도체는 ZnO, Al:ZnO, In2O3, SnO2, TiO2, SnO2, SrTiO3, Ga2O3 및 In-Ga-Zn 산화물(IGZO) 중 적어도 하나를 포함할 수 있고, 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물로, 바람직하게는 보다 높은 전자이동도를 갖는 In-Ga-Zn 산화물(IGZO)일 수 있다.
상기 N형 반도체는 바람직하게는 진성 반도체(intrinsic semiconductor) 대비 불순물이 108 내지 1016비율의 농도로 도핑된 반도체일 수 있고, 페르미 레벨(Fermi level)이 진성 반도체(intrinsic semiconductor) 대비 0.5 내지 1 eV 높을 수 있다.
또한, 상기 반도체층(30)은 50 내지 250 nm의 두께를 가질 수 있다.
또한, 상기 반도체층(30)은 상기 절연체층(20)과 접하는 상기 반도체층(30)의 일면에 배치되는 저항변화층을 포함할 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 저항변화층(31)의 두께를 변화시켜 저항을 변화시킬 수 있다.
상기 저항변화층(31)은 상기 반도체층(30)의 일면에 형성된 공핍층일 수 있다. 즉, 상기 저항변화층(31)은 인가하는 전압의 방향에 따라, 또는 상기 절연체층(20)의 전하 트랩 유무에 따라 두께가 변화하는 공핍층으로, 상기 공핍층의 두께 변화에 따라 저항 변화를 나타낼 수 있다.
상기 저항변화층(31) 또는 공핍층의 두께는 2.5 내지 5.5nm의 범위 내에서 변화될 수 있다. 일 예로, 상기 저항변화층(31) 또는 공핍층의 두께는 상기 메모리(10)가 저항 상태일때 2.5 내지 3.5nm일 수 있고, 높은 저항 상태일 때, 4.5 내지 5.5nm일 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 절연체층(20)의 전하 트랩 유무에 따라 상기 절연체의 내부전기장이 변화함에 따라 상기 절연체층과 접하는 반도체층(30)의 일면에 형성된 공핍층(depletion layer)의 두께가 변화될 수 있다. 이때, 상기 공핍층의 두께 변화에 따라 저항 변화가 나타나는 층일 수 있다.
이에, 상기 공핍층은 상기 인가되는 전압의 방향에 따라 전자 상태가 달라질 수 있고, 이에 따라 전자 터널링 장벽의 두께가 달라질 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리는 상기 공핍층의 두께를 조절하여 전자가 터널링되는 저항을 변화시키는 메모리 반도체일 수 있다.
즉, 제 1 금속층 또는 제 2 금속층으로 인가되는 전압의 방향에 따라 상기 공핍층의 두께가 작아지거나 커질 수 있고, 이에 따라 저항변화 메모리(100)의 저항이 작아지거나 커질 수 있어, 소자(100)를 온(On) 또는 오프(Off) 상태로 조절할 수 있다.
이에, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 저항변화를 위해 산소 이온 또는 산소 공공을 직접 이동하지 않으므로, 상기 저항변화층(31)의 산소 이온 또는 산소 공공의 농도는 상기 반도체층(30)과 동일할 수 있다.
도 3은 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)의 작동 원리를 나타내는 모식도로, 도 3을 참조하여 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)의 작동원리를 아래와 같이 설명한다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 제 1 전극층(M1) 및 및 제 2 전극층(M2)에 의해 전압이 인가될 수 있고, 이때 인가되는 전압의 방향에 의해 상기 절연체층(20)의 전하 트랩 상태를 변화시킬 수 있다.
일 예로, 상기 제 1 전극(M1)을 통해 양의 전압을 인가할 경우, 상기 절연체층(20)에 트랩되어 있던 전자가 빠져나가면서 상기 반도체층(30)의 공핍층의 두께가 작아지게되며, 이에 따라 상기 저항변화 메모리(100)는 낮은 저항 상태(Low Resistive State, LRS)를 나타내어, 온(On)상태를 형성할 수 있다.
이와 반대로, 상기 제 1 전극(M1)을 통해 음의 전압을 인가할 경우, 상기 절연체층(20)의 전하 트랩 상태에 전자가 트랩되며, 상기 절연체층(20)의 내부전기장에 의해 상기 반도체층(30)의 공핍층의 두께가 넓어지게 된다. 이에 따라 상기 저항변화 메모리(100)는 높은 저항 상태(High Resistive State, HRS)를 나타내어, 오프(Off) 상태를 형성할 수 있다.
상기와 같이, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 절연체층(20)의 전하 트랩 상태에 따라 반도체층(30)의 공핍층 두께가 변화하여 소자의 저항값을 변화시킴으로써, 메모리 소자를 온/오프 변화시킬 수 있다. 이에, 산소 이온 또는 산소 공공이 직접 이동하여 저항을 변화시키는 종래의 저항변화 메모리 소자보다 사용 안정성, 즉 수명 특성이 우수한 장점이 있다.
한편, 본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 반도체층 상에 배치되는 제 2 금속층(40)을 포함한다.
상기 제 2 금속층(40)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다. 또한 그라파이트(graphite), 탄소나노튜브 및 풀러린(fullerene) 중 어느 하나 이상일 수 있다.
또한, 상기 제 2 금속층(40)은 다층 구조일 수 있다. 예를 들어, 루테늄(Ru) 및 루테늄 산화물층(RuOx), 또는 이리듐(Ir) 및 이리듐 산화물층(IrOx), 또는 텅스텐(W), 텅스텐 탄화질화물 또는 텅스텐 탄소 캐핑층(capping layer)을 갖는 백금층을 포함할 수 있고, 탄탈 질화물, 니켈 및 탄탈 질화물을 적층한 다층 구조일 수 있다. 상기 제 2 금속층(40)은 다층 구조를 통해 메모리 소자의 접착 특성 및 성능을 개선하는데 사용될 수 있다.
또한, 상기 제 2 금속층(10)은 20nm 내지 100nm의 두께를 가질 수 있고, 바람직하게는 30 내지 70nm의 두께를 가질 수 있다.
본 발명의 일 측면에서 제공되는 2단자 저항변화 메모리(100)는 상기 반도체층(30) 및 제 2 금속층(40)의 접합으로 쇼트키 장벽(schottky barrier)이 형성하며, 이를 통해 자가 정류 기능을 수행할 수 있어, 크로스 포인트 구조의 반도체 시스템에 적용시 별도의 셀렉터(selector)를 구비하지 않아도 되, 반도체 시스템을 고집적 밀도로 형성할 수 있는 장점이 있다.
이를 위해, 상기 제 1 금속층(10)은 상기 제 2 금속층(40)과 같거나 보다 작은 일함수를 가질 수 있고, 상기 제 2 금속층(40)은 바람직하게는 상기 제 1 금속층(10)과 같거나 보다 큰 일함수를 가질 수 있다.
일 예로, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 4.5eV이하의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 3.5 eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.0 eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있다.
또한, 상기 제 2 금속층(40)은 4.5eV 이상인 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 갖는 금속으로 이루어질 수 있다.
이에, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 백금(Pt), 몰리브덴(Mo) 및 질화티타늄(TiN) 중 적어도 하나일 수 있고, 상기 제 2 금속층(40)은 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
이를 통해 상기 반도체층(30) 및 상기 제 2 금속층(40)의 계면에 쇼트키 장벽(schottky barrier)을 형성하여 자가 정류 기능을 수행할 수 있다.
또한, 도 4에 나타난 바와 같이, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때 및 제1 금속층(M1) 및 제 2 금속층(M2)는 동일한 일함수를 갖는 동일한 금속이 사용될 수 있다.
또한, 상기 제 1 금속층(10)은 0.7eV이상의 전자친화도를 가질 수 있고, 바람직하게는 0.7eV 내지 2.3eV의 전자친화도를 가질 수 있다.
또한, 상기 제 2 금속층(10)은 0.7eV이상의 전자친화도를 가질 수 있고, 바람직하게는 0.7eV 내지 2.1eV의 전자친화도를 가질 수 있다.
한편, 본 발명의 다른 일 측면에서는
제 2 금속층(40)상에 반도체층(30)을 형성하는 단계;
상기 반도체층(30) 상에 1 내지 15 nm 두께의 절연체층(20)을 형성하는 단계; 및
상기 절연체층(20) 상에 제 1 금속층(10)을 형성하는 단계;를 포함하는 2단자 저항변화 메모리의 제조방법이 제공된다.
이하, 본 발명의 다른 일 측면에 따른 2단자 저항변화 메모리(100)의 제조방법에 대하여 각 단계별로 상세히 설명한다.
본 발명의 2단자 저항변화 메모리(100)의 제조방법은 제 2 금속층(40)상에 반도체층(30)을 형성하는 단계;를 포함한다.
상기 반도체층(30)은 바람직하게는 N형 반도체층일 수 있다.
상기 N형 반도체는 상기 N형 반도체는 ZnO, Al:ZnO, In2O3, SnO2, TiO2, SnO2, SrTiO3, Ga2O3 및 In-Ga-Zn 산화물(IGZO) 중 적어도 하나를 포함할 수 있고, 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물로, 바람직하게는 보다 높은 전자이동도를 갖는 In-Ga-Zn 산화물(IGZO)일 수 있다.
상기 반도체층(30)은 화학적 기상증착법 또는 물리적 기상증착법으로 증착하여 수행될 수 있고, 바람직하게는 스퍼터링(sputtering), 원자층 증착법(Atomic Layer Deposition, ALD) 및 펄스페이저증착법(Pulsed Laser Deposition, PLD) 중 어느 하나의 방법으로 수행될 수 있다.
본 발명의 2단자 저항변화 메모리(100)의 제조방법은 상기 반도체층(30) 상에 1 내지 15 nm 두께의 절연체층(20)을 형성하는 단계;를 포함한다.
상기 절연체층(20)은 절연성 금속산화물을 포함하며, 상기 절연성 금속산화물은 Al2O3, HfO2, ZrO2 및 MgO으로부터 선택되는 1종 이상을 포함할 수 있고, 바람직하게는 Al2O3일 수 있다.
상기 절연체층(20)을 형성하는 단계는 화학적 기상증착법 또는 물리적 기상증착법으로 상기 절연성 금속산화물을 증착하는 방법으로 수행될 수 있으며, 바람직하게는 스퍼터링(sputtering), 원자층 증착법(Atomic Layer Deposition, ALD) 및 펄스페이저증착법(Pulsed Laser Deposition, PLD) 중 어느 하나의 방법으로 수행될 수 있고, 보다 바람직하게는 15nm 이하의 나노층의 박막을 형성하기에 보다 유리한 원자층 증착법(Atomic Layer Deposition, ALD)의 방법으로 수행할 수 있다.
상기 절연체층(20)은 1 내지 15nm의 두께로 형성할 수 있고 바람직하게는 1.3 내지 10 nm의 두께로 형성할 수 있고, 보다 바람직하게는 1.5 내지 10 nm의 두께로 형성할 수 있고, 2.5 내지 10nm의 두께로 형성할 수 있고, 2.7 내지 10nm의 두께로 형성할 수 있고, 3 내지 10nm의 두께로 형성할 수 있다.
이는 상기 절연체층(20)을 통해 전자 터널링이 가능하기 위한 것으로, 만약, 상기 두께가 1nm 미만이거나 15nm를 초과할 경우, 본원발명의 저항변화 메모리가 전자 터널링현상이 나타나지 않으며, 이에 따라 저항변화 특성이 나타나지 않을 수 있다.
또한, 상기 절연체층(20)은 1.5nm 이상의 두께를 가짐으로써 우수한 온-오프 전류비를 나타낼 수 있고, 3 내지 5nm의 두께를 가짐으로써, 높은 정류비(rectification ratio) 특성을 나타낼 수 있다.
본 발명의 2단자 저항변화 메모리의 제조방법은 상기 절연체층(20) 상에 제 1 금속층(10)을 형성하는 단계;를 포함한다.
본 발명의 2단자 저항변화 메모리의 제조방법은 두 개의 금속층 사이에 절연체층(20) 및 반도체층(30)이 형성된 구조의 저항변화 메모리로, 전류를 빠르게 온 오프 스위칭할 수 있고, 자가 정류 기능을 수행할 수 있다.
이를 위해, 상기 상기 제 1 금속층(10)은 상기 제 2 금속층(40)과 같거나 보다 작은 일함수를 가질 수 있고, 상기 제 2 금속층(20)은 바람직하게는 상기 제 1 금속층(10)과 같거나 보다 큰 일함수를 가질 수 있다.
일례로, 상기 반도체층(30)이 In-Ga-Zn 산화물(IGZO)로 이루어질 때, 상기 제 1 금속층(10)은 4.5eV이하의 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 3.5eV 내지 4.5eV의 일함수를 갖는 금속으로 이루어질 수 있고, 상기 제 2 금속층(40)은 4.5eV 이상인 일함수를 갖는 금속으로 이루어질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 갖는 금속으로 이루어질 수 있다. 일 예로, 상기 제 1 금속층(10)은 백금(Pt), 몰리브덴(Mo) 및 질화티타늄(TiN) 중 적어도 하나일 수 있고, 상기 제 2 금속층(40)은 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd) 및 금(Au) 중 적어도 하나를 포함할 수 있다.
이를 통해 상기 반도체층(30) 및 상기 제 2 금속층(40)의 계면에 쇼트키 장벽(schottky barrier)을 형성하여 자가 정류 기능을 수행할 수 있다.
본 발명의 2단자 저항변화 메모리의 제조방법으로 제조된 저항변화 메모리는 두 개의 금속층으로 전압을 인가함에 따라, 상기 절연체층은 전자 터널링이 발생될 수 있고, 전하 트랩 상태가 변화될 수 있다. 또한, 상기 절연체층의 전하 트랩 상태의 변화에 따라 상기 절연체층과 접하는 상기 반도체층의 일면에는 저항변화층, 즉 공핍층의 두께가 변화될 수 있고 이에 따라 전자가 터널링되는 장벽 두께가 변화되어 저항 변화가 발생될 수 있다.
또한, 본 발명의 2단자 저항변화 메모리의 제조방법으로 제조된 저항변화 메모리는 반도체층 및 제 2 금속층의 계면에 쇼트키 장벽이 형성되어 자가 정류 작용을 할 수 있다.
본 발명의 다른 일 측면에서는
복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;
상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);
복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 10 nm의 두께를 갖는 제 1 절연체층을 포함하는 제 1 메모리 셀;
상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및
복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 10 nm의 두께를 갖는 제 2 절연체층을 포함하는 제 2 메모리 셀;
상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템이 제공된다.
이하, 본 발명의 크로스포인트 어레이 구조의 메모리 시스템을 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 크로스포인트 어레이 구조의 메모리 시스템을 나타내는 모식도이다.
상기 메모리 시스템(1)은 복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인(200) 및 상기 제 1 워드 라인(200)과 평행하게 배치되는 제 2 워드 라인(300)을 포함할 수 있다. 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)은 도 5에서와 같이 이격하여 평행하게 배치되는 4개의 제 1 워드 라인(201, 202, 203, 204) 및 제 2 워드 라인(301, 302, 303, 304)를 포함할 수 있으나, 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)의 개수는 이에 제한된 것이 아니며, 더 많거나 작을 수 있다.
또한, 상기 메모리 시스템(1)은 상기 제 1 워드 라인(200) 및 상기 제 2 라이(300) 사이에 배치되며 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line)(400)을 포함할 수 있다. 상기 비트 라인(400)은 도 5에서와 같이 이격하여 평행하게 배치되는 4개의 비트 라인(401, 402, 403, 404)를 포함할 수 있으나, 상기 비트 라인(400)의 개수는 이에 제한된 것이 아니며, 더 많거나 작을 수 있다.
상기 제 1 워드 라인(200), 제 2 워드 라인(300) 및 비트 라인(400)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 및 이의 합금일 수 있고, 상기 금속 또는 합금을 포함하는 질화물이거나 또는 산화물일 수 있다.
상기 제 1 워드 라인(200) 및 제 2 워드 라인(300)은 동일한 금속일 수 있으나 이에 제한되지 않는다.
상기 비트 라인(400)은 상기 제 1 워드 라인(200) 및 제 2 워드 라인(300) 보다 일함수가 클 수 있고, 바람직하게는 4.5eV 이상인 일함수를 가질 수 있고, 보다 바람직하게는 4.5eV 내지 5 eV인 일함수를 가질 수 있다.
이는, 상기 제 1 반도체층(502) 및 비트 라인(400)의 계면, 및 상기 제 2 반도체층(602) 및 비트 라인(400)의 계면에 쇼트키 장벽을 형성하기 위한 것으로, 상기 쇼트키 장벽을 통해 본 발명의 메모리 시스템(1)은 정류 기능을 수행할 수 있다. 이에 본 발명의 메모리 시스템(1)은 별도의 다이오드등의 셀렉터(selecor)를 포함하지 않아도 정류 기능을 수행할 수 있는 자가 정류 기능을 갖는 메모리 시스템일 수 있다.
또한 상기 메모리 시스템(1)은 상기 제 1 워드 라인 및 비트 라인의 교차점 배치되는 제 1 메모리 셀(500), 및 제 2 워드 라인 미 비트 라인의 교차점에 배치되는 제 2 메모리 셀(600)을 포함할 수 있다.
상기 제 1 메모리 셀(500)은 상기 비트라인(400)에서 상기 제 1 워드 라인(200)방향으로 적층되는 제 1 반도체층(502) 및 1 내지 15 nm의 두께를 갖는 제 1 절연체층(501)을 포함할 수 있다.
또한, 상기 제 2 메모리 셀(600)은 상기 비트라인(400)에서 상기 제 2 워드 라인(300) 방향으로 적층되는 제 2 반도체층(602) 및 1 내지 10 nm의 두께를 갖는 제 2 절연체층(601)을 포함할 수 있다.
또한, 상기 제 1 메모리 셀(500)은 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1-1 금속층, 1 내지 15 nm의 두께를 갖는 제 1 절연체층, 제 1 반도체층 및 제 1-2 금속층을 포함할 수 있다.
이때, 상기 제 1-2 금속층의 일함수는 상기 제 1-1 금속층의 일함수와 같거나 클 수 있고 이를 통해 상기 제 1 반도체층 및 제 1-2 금속층의 계면에는 쇼트키 장벽이 형성될 수 있다.
또한, 상기 제 2 메모리 셀은 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2-1 금속층, 1 내지 15 nm의 두께를 갖는 제 2 절연체층, 제 2 반도체층 및 제 2-2 금속층을 포함할 수 있다.
이때, 상기 제 2-2 금속층의 일함수는 상기 제 2-1 금속층의 일함수와 같거나 클 수 있고 이를 통해 상기 제 2 반도체층 및 제 2-2 금속층의 계면에는 쇼트키 장벽이 형성될 수 있다.
상기 메모리 시스템(1)은 제 1 메모리 셀(500) 및 제 2 메모리 셀(600)에 절연체층 및 반도체층을 포함하며, 상기 절연체층과 접하는 상기 반도체층의 일면에 저항변화층을 형성하여, 전압 인가에 따라 상기 저항변화층의 두께를 변화시켜 전자가 터널링되는 저항을 변화시킬 수 있다.
이하, 실시 예 및 실험예를 통하여 본 발명을 상세하게 설명한다.
단, 하기 실시 예 및 실험예는 본 발명을 예시하는 것일 뿐, 본 발명의 내용이 하기의 실시 예에 의해 한정되는 것은 아니다.
<실시 예 1> Pt/Al2O3/IGZO/Au 구조의 2단자 저항변화 메모리
단계 1: 전자빔 증착기(e-beam evaporator)를 이용하여 SiO2/Si기판 상에 50 nm 두께의 50nm의 백금(Pt)을 형성하여 제 2 금속층을 형성하였다.
단계 2: RF-스퍼터링(RF-sputtering)을 이용하여 상기 제 2 금속층 상에 50 nm 두께의 IGZO 반도체층을 형성하였다. 이때, 증착 조건으로, 6%의 산소분압, 5 mtorr의 작업 압력 및 상온에서 수행하였다.
단계 3: 열- 원자층 증착기(Thermal-Atomic layer deposition, ALD)를 사용하여, TMA 및 H2O 소스를 사용하고 200℃에서 수행하는조건으로 10cycle 수행하여, 상기 IGZO 반도체층상에 1 nm 두께의 Al2O3 절연체층을 형성하였다.
단계 4: 전자빔 증착기(e-beam evaporator를 이용하여 상기 Al2O3 절연체층상에 50 nm 두께의 Au를 형성하여 제 1 금속층을 형성하여 2단자 저항변화 메모리를 제조하였다.
<실시 예 2>
상기 실시 예 1의 단계 3에서, 상기 ALD를 15cycle 수행하여 Al2O3 절연체층의 두께를 1.5 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.
<실시 예 3>
상기 실시 예 1의 단계 3에서, 상기 ALD를 20cycle 수행하여 Al2O3 절연체층의 두께를 2 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.
<실시 예 4>
상기 실시 예 1의 단계 3에서, 상기 ALD를 25cycle 수행하여 Al2O3 절연체층의 두께를 2.5 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.
<실시 예 5>
상기 실시 예 1의 단계 3에서, 상기 ALD를 30cycle 수행하여 Al2O3 절연체층의 두께를 3 nm으로 제조한 것을 제외하고, 실시 예 1와 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.
<실시 예 6>
상기 실시 예 1의 단계 1에서, 제 2 금속층을 알루미늄(Al)으로 형성한 것을 제외하고, 실시 예 1과 동일한 방법을 수행하여, 2단자 저항변화 메모리를 제조하였다.
<실험예 1>
본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 저항변화의 전기적 특성을 분석하기 위해, 도 6에 나타난 바와 같이, 제 2 금속층(M2)을 접지시키고, 제 1 금속층(M1)에 전압을 인가하는 방법으로, 전압을 인가하여, 전압-전류 특성을 측정하였으며, 그 결과를 도 7에 나타내고, 10회 반복적으로 측정한 결과를 도 8에 나타내었다.
도 7에 나타난 바와 같이, 양의 전압 범위에서 셋(set)상태를나타내며, 음의 전압 범위에서 리셋(reset)상태를 나타내는 것을 알 수 있으며, 도 8을 통해, 10회 반복적으로 측정하더라도, 소자가 안정적으로 작동하는 것을 알 수 있다.
<실험예 2>
본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 전기적 특성을 분석하기 위해, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리에 대해, 실험예 1과 같은 방법으로 전압-전류 특성을 측정하였으며, 그 결과를 도 9 내지 11에 나타내었다.
도 9는 실시 예 1 내지 5에 의해 제조한 저항변화 메모리에 대한 전압-전류 곡선이고, 도 10은 도 9의 곡선 중 read Voltage = ±3V 조건에서의 절연체층의 두께에 따른 정류비(rectification ratio)를 나타낸 그래프이고, 도 11은 도 9의 곡선 중 read Voltage = -1V 조건에서의 절연체층의 두께에 따른 온/오프 전류비를 나타낸 그래프이다.
도 9를 통해, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리가 양의 전압 범위에서 셋(set)상태를나타내며, 음의 전압 범위에서 리셋(reset)상태를 나타내는 것을 알 수 있다
또한, 도 10을 통해, 절연체층의 두께가 증가할수록 정류 특성이 개선됨을 알 수 있고, 특히, 상기 절연체층의 두께가 3nm 에서 30K로 1.5 내지 2.5 nm의 두께를 가질 때보다 현저히 우수한 정류 특성을 나타냄을 알 수 있다.
또한, 도 11을 통해, 상기 절연체층의 두께가 1.5nm의 두께에서, 온/오프 전류비가 900으로 현저히 높고, 1.5 nm 이상의 두께에서, 600이상의 값을 갖는 것을 알 수 있다.
이를 통해, 상기 절연체층의 두께가 1.5nm 이상일 때, 우수한 온/오프 전류비를 가질 수 있고, 상기 절연체층의 두께가 3nm 이상일 때, 보다 우수한 정류 특성을 가질 수 있음을 알 수 있다.
<실험예 3> 절연체층의 두께에 따른 공핍층의 두께 변화
본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리에 대해, 절연체층의 두께에 따른 반도체층 내 공핍층의 특성을 분석하기 위해, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리에 대해, 이하의 방법으로 공핍층의 두께를 추출하였으며, 그 결과를 도 12에 나타내었다.
즉, 캐패시턴스-전압 측정을 통해 소자의 총 캐패시턴스값을 측정한 후 단일 Al2O3에서 측정된 캐패시턴스 값을 대입하여 공핍층 캐패시턴스 값을 추출하고, 하기 식을 통해 공핍층의 두께를 계산하였다.
Cd= 공핍층의 캐패시턴스,εs= 반도체층의 유전율 W: 공핍층의 두께
도 12에 나타난 바와 같이, 실시 예 1 내지 5에 의해 제조한 저항변화 메모리는 공핍층의 두께가 저저항 상태에서 2.5 내지 3.5 nm를 나타내고, 고저항 상태에서 4.5 내지 5.5nm를 나타내는 것을 알 수 있다. 즉, 본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리는 상기 절연체층의 두께가 변화에 따른 공핍층의 두께 변화는 미비한 것을 알 수 있다.
<실험예 4>
본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 내구성, 즉, 시간에 따른 안정성을 확인하기 위해, 실시 예 4에 의해 제조된 저항변화 메모리에 대해, 시간에 따른 출력 전류값을 분석하였으며, 그 결과를 도 13에 나타내었다.
도 13에 나타난 바와 같이, 본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 경우, 1000s의 시간동안 매우 안정적으로 전류값이 유지되는 것을 알 수 있으며, 이를 통해 시간에 따른 안정성이 매우 우수한 것을 알 수 있다.
<실험예 5> 제 2 금속의 종류에 따른 정류 특성 평가
본 발명의 실시 예에 따라 제조된 2단자 저항변화 메모리의 정류 특성을 평가하기 위해 실시 예 1 및 6에서 제조한 2단자 저항변화 메모리의 전압-전류 특성을 측정하였으며, 그 결과를 도 14에 나타내었다.
도 14에 나타난 바와 같이, 실시 예 1은 정류 특성이 나타나는 반면, 실시 예 6은 정류 특성이 보다 낮음을 알 수 있다.
이는 실시 예 1은 제 1 금속으로 금(Au)을 사용하고 반도체층과 접하는 제 2 금속으로 상기 금(Au)보다 일함수가 큰 백금(Pt)를 사용하여 상기 IGZO반도체층 및 제 2 금속층 사이에 쇼트키 접촉(schottky contact)을 형성한 반면, 실시 예 6은 제 1 금속으로 금(Au)을 사용하고 반도체층과 접하는 제 2 금속으로 상기 금(Au)보다 일함수가 작은 알루미늄(Al)을 사용했기 때문에, 상기 IGZO반도체층 및 알루미늄(Al)Ti-Pt 금속층 사이에 오믹 접촉(omic contact)했기 때문인 것으로 볼 수 있다.
이를 통해, 보다 우수한 자가 정류 특성을 확보하기 위해서는 제 1 금속 대비 제 2 금속의 일함수가 같거나 커야함을 알 수 있다.
1: 크로스포인트 어레이 구조의 메모리 시스템
10: 제 1 금속층
20: 절연체층
30: 반도체층
31: 저항변화층
40: 제 2 금속층
100: 2단자 저항변화 메모리
200, 201, 202, 203, 204: 제 1 워드 라인
300, 301, 302, 303, 304: 제 2 워드 라인
400, 401, 402, 403, 404: 비트 라인
500: 제 1 메모리 셀
501: 제 1 절연체층
502: 제 1 반도체층
600: 제 2 메모리 셀
601: 제 2 절연체층
602: 제 2 반도체층
10: 제 1 금속층
20: 절연체층
30: 반도체층
31: 저항변화층
40: 제 2 금속층
100: 2단자 저항변화 메모리
200, 201, 202, 203, 204: 제 1 워드 라인
300, 301, 302, 303, 304: 제 2 워드 라인
400, 401, 402, 403, 404: 비트 라인
500: 제 1 메모리 셀
501: 제 1 절연체층
502: 제 1 반도체층
600: 제 2 메모리 셀
601: 제 2 절연체층
602: 제 2 반도체층
Claims (16)
- 제 1 금속층;
상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층;
상기 절연체층 상에 배치되는 반도체층; 및
상기 반도체층 상에 배치되는 제 2 금속층을 포함하고,
상기 반도체층은 상기 절연체층과 접하는 일면에 배치되는 저항변화층을 포함하며,
상기 제 1 금속층을 통해 인가되는 전압의 방향에 따라 상기 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 저항변화층의 두께를 변화시켜 저항을 변화시키는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 절연성 금속산화물은 5eV 내지 10eV의 밴드갭을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 절연성 금속산화물은 5 내지 12의 유전상수를 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 절연성 금속산화물은 Al2O3, HfO2, ZrO2 및 MgO으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 반도체층은 N형 반도체로 이루어진 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 반도체층은 인듐(In), 갈륨(Ga), 주석(Sn) 및 아연(Zn) 중 적어도 하나를 포함하는 금속산화물을 포함하는 것을 특징으로 하는 2단자 저항변화 메모리.
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 2단자 저항변화 메모리는 자가 정류 기능을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 반도체층 및 제 2 금속층 계면은 쇼트키 장벽(schottky barrier)을 갖는 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 제 1 금속층의 일함수는 상기 제 2 금속층의 일함수와 같거나 보다 작은 것을 특징으로 하는 2단자 저항변화 메모리.
- 제 1 항에 있어서,
상기 제 1 금속층은 일함수가 4.0 eV 내지 4.5eV인 금속으로 이루어지고,
상기 절연체층은 Al2O3로 이루어지고,
상기 반도체층은 In-Ga-Zn 산화물(IGZO)로 이루어지고,
상기 제 2 금속층은 일함수가 4.5eV 내지 5eV인 금속으로 이루어진 것을 특징으로 하는 2단자 저항변화 메모리.
- 2단자 저항변화 메모리의 제조방법에 있어서,
제 2 금속층상에 반도체층을 형성하는 단계;
상기 반도체층 상에 절연성 금속산화물을 포함하는 절연체층을 1 내지 15 nm 두께로 형성하는 단계; 및
상기 절연체층 상에 제 1 금속층을 형성하는 단계를 포함하고,
상기 반도체층은 상기 절연체층과 접하는 일면에 배치되는 저항변화층을 포함하며,
상기 2단자 저항변화 메모리는 상기 제 1 금속층을 통해 인가되는 전압의 방향에 따라 상기 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 저항변화층의 두께를 변화시켜 저항을 변화시키는 2단자 저항변화 메모리의 제조방법.
- 제 13 항에 있어서,
상기 2단자 저항변화 메모리의 제조방법은 자가 정류기능을 갖는 2단자 저항변화 메모리를 제조하는 것을 특징으로 하는 2단자 저항변화 메모리의 제조방법.
- 복수 개가 제 1 방향으로 이격 배치되는 제 1 워드 라인;
상기 워드 라인 상에 배치되며, 복수 개가 제 1 방향과 수직하는 제 2 방향으로 이격 배치되는 비트 라인(Bit Line);
복수 개가 상기 제 1 워드 라인 및 비트 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1 반도체층 및 1 내지 15 nm의 두께를 갖는 제 1 절연체층을 포함하는 제 1 메모리 셀;
상기 비트 라인 상에 배치되며, 복수 개가 제 1 방향으로 이격 배치되는 제 2 워드 라인(Word Line); 및
복수 개가 상기 비트 라인 및 제 2 워드 라인의 교차점 각각에 배치되며, 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2 반도체층 및 1 내지 15 nm의 두께를 갖는 제 2 절연체층을 포함하는 제 2 메모리 셀;을 포함하고,
상기 제 1 메모리 셀 및 제 2 메모리 셀은 자가 정류 기능을 수행하고,
상기 제 1 메모리 셀은 상기 제 1 반도체층이 상기 제 1 절연체층과 접하는 일면에 배치되는 제 1 저항변화층을 포함하고, 상기 제 1 워드 라인을 통해 인가되는 전압의 방향에 따라 상기 제 1 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 제 1 저항변화층의 두께를 변화시켜 저항을 변화시키며,
상기 제 2 메모리 셀은 상기 제 2 반도체층이 상기 제 2 절연체층과 접하는 일면에 배치되는 제 2 저항변화층을 포함하고, 상기 제 2 워드 라인을 통해 인가되는 전압의 방향에 따라 상기 제 2 절연체층이 상기 두께에 기반한 온 오프 전류비와 정류비에 따른 전자 터널링 현상을 통해 트랩된 전자를 포함하거나 또는 포함하지 않음으로써 내부 전기장이 변화되어 상기 제 2 저항변화층의 두께를 변화시켜 저항을 변화시키는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템.
- 제 15 항에 있어서,
상기 제 1 메모리 셀은 상기 비트라인에서 상기 제 1 워드 라인방향으로 적층되는 제 1-1 금속층, 상기 1 내지 15 nm의 두께를 갖는 제 1 절연체층, 상기 제 1 반도체층 및 제 1-2 금속층을 포함하고,
상기 제 2 메모리 셀은 상기 비트라인에서 상기 제 2 워드 라인 방향으로 적층되는 제 2-1 금속층, 상기 1 내지 15 nm의 두께를 갖는 제 2 절연체층, 상기 제 2 반도체층 및 제 2-2 금속층을 포함하는 것을 특징으로 하는 크로스포인트 어레이 구조의 메모리 시스템.
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