KR102495512B1 - 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법 - Google Patents
식각용 조성물 및 이를 이용한 반도체 소자의 제조방법 Download PDFInfo
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Abstract
본 발명은 실리콘 질화막 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 상기 실리콘 질화막 식각용 조성물은 인산 및 실리카를 포함한다.
Description
본 발명은 고선택비의 식각용 조성물 및 이를 식각 공정에 적용하여 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자에 있어서, 실리콘 산화막(SiO2)등의 산화막과 실리콘 질화막(SiNx)등의 질화막은 대표적인 절연막으로 각각 단독, 또는 1층 이상의 막들이 교대로 적층된 구조를 갖는다. 이러한 산화막과 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다.
상기 질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 인산(phosphoric acid)과 탈이온수(deionized water)가 혼합된 식각용 조성물이 사용되고 있다. 이때, 상기 탈이온수는 식각율 감소 및 산화막에 대한 식각 선택성의 변화를 방지하기 위해 첨가되고 있으나, 습식 식각 공정을 통한 질화막 제거 시 탈이온수 양의 미세한 변화에 의해 불량이 발생하는 문제가 있었다. 또한, 산화막에 대한 질화막의 식각 선택비의 저하로 인해 질화막을 요구되는 수준으로 식각 하는데 한계가 있었다.
일례로, 플래시 메모리 소자의 소자 분리 공정에서 질화막과 산화막의 식각이 이루어지는데, 이때, 발생하는 문제를 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 1을 참조하면, 기판(10) 상에 터널산화막(11), 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 차례로 형성한 후, 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 선택적으로 식각하여 트렌치를 형성한다. 이어서, 트렌치를 갭필할 때까지 SOD(Spin on Dielectric) 산화막(15)을 형성한 후, 패드질화막(14)을 연마정지막으로 하여 SOD 산화막(15)에 대해 CMP 공정을 실시한다.
다음, 도 2를 참조하면, 인산을 함유하는 식각용 조성물로 습식 식각 공정을 실시하여 패드질화막(14)을 제거한 후, 세정 공정을 실시하여 버퍼산화막(13)을 제거한다. 이와 같은 과정을 통해 필드 영역에는 소자분리막(15A)이 형성된다.
그런데 상기 패드질화막(14) 제거를 위한 습식 식각 공정에 인산을 함유하는 식각용 조성물이 사용될 경우, 산화막에 대한 질화막의 식각 선택비 저하로 인해 패드질화막(14)뿐만 아니라 SOD 산화막(15)까지 식각되어 유효 산화막 높이(Effective Field Oxide Height, EFH)를 조절하는 것이 어려워진다. 이는 질화막 제거를 위한 충분한 습식 식각 시간을 확보할 수 없거나 추가적인 공정이 필요하여 식각 효율을 저하시키게 되며, 변화를 유발하여 소자의 특성에 악영항을 미치게 된다.
상기 인산 함유 식각용 조성물의 식각 선택비를 개선하기 위해 인산에 불산(HF) 또는 질산(HNO3)이 첨가된 식각용 조성물이 개시된 바 있으나, 이는 오히려 질화막과 산화막의 식각 선택비를 저해시키는 결과를 초래하였다. 또한, 인산에 규산염, 또는 규산이 첨가된 식각용 조성물도 개시된 바 있으나, 상기 규산염, 또는 규산에 의해 기판에 파티클이 발생되어 반도체 소자의 신뢰성을 저하시키는 문제가 있었다.
따라서 산화막에 대하여 질화막을 선택적으로 식각하면서 파티클 발생 등을 유발시키지 않는 고선택비의 식각용 조성물이 요구되고 있는 실정이다.
본 발명은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 반도체 소자의 특성에 악영향을 미치는 파티클 발생 등이 유발되지 않는 고선택비의 실리콘 질화막 식각용 조성물을 제공하고자 한다.
또한 본 발명은 상기 식각용 조성물을 이용한 반도체 소자의 제조방법을 제공하고자 한다.
상기 과제를 해결하기 위해 본 발명은, 인산 및 실리카를 포함하고, 상기 실리카의 평균 입경이 1 내지 40 nm인 것을 포함하는 것인 실리콘 질화막 식각용 조성물을 제공한다.
또한 본 발명은, 상기 식각용 조성물로 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 식각용 조성물은 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비가 높아 실리콘 산화막의 식각속도가 조절됨에 따라 유효 산화막 높이(EFH)를 용이하게 조절할 수 있다. 또한 본 발명의 식각용 조성물은 실리콘 질화막 제거 시에 실리콘 산화막의 막질 손상, 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생 등이 방지되어 반도체 소자의 신뢰성을 향상시킬 수 있다.
따라서 본 발명의 식각용 조성물은 실리콘 산화막에 대하여 실리콘 질화막의 선택적 제거가 요구되는 반도체 소자의 제조 공정(예를 들어, 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등)에 유용하게 사용되어 반도체 소자의 제조 공정의 효율을 향상시키는데 기여할 수 있다.
도 1 및 도 2는 종래의 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 3 내지 도 5는 본 발명의 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 6 내지 도 11은 본 발명의 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 12 및 도 13은 본 발명의 또 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
도 3 내지 도 5는 본 발명의 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 6 내지 도 11은 본 발명의 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 12 및 도 13은 본 발명의 또 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
이하, 본 발명을 구체적으로 설명하면 다음과 같다.
1. 실리콘
질화막
식각용
조성물
본 발명의 실리콘 질화막 식각용 조성물(이하 ‘식각용 조성물’)은 인산 및 실리카를 포함한다.
상기 인산은 실리콘 질화물과 반응하여 질화물을 식각하는 역할을 한다. 즉, 실리콘 질화물은 하기 반응식 1에 따라서 인산과 반응하여 식각될 수 있다.
[반응식 1]
3Si3N4+27H2O+4H3PO4→ 4(NH4)3PO4+9SiO2H2O
상기 실리카는 실리콘 질화물과 실리콘 산화물이 적층되어 있는 구조에서 실리콘 산화물이 식각되는 것을 선택적으로 방지하는 역할을 한다.
상기 실리카 입자의 크기는 10 내지 40 nm, 바람직하게는 10 내지 30 nm인 것이 바람직하다. 상기 실리카 입자의 크기가 10 nm 미만이면 입자 크기가 작아 실리카 입자 제조에 어려움이 있으며, 상기 실리카 입자의 크기가 40 nm를 초과하면 식각용 조성물을 보일링(Boiling)시 석출과 같은 안정성에 문제가 발생할 수 있다.
이러한 실리카의 함량은 상기 인산 100 중량부 대비 0.01 내지 0.5 중량부, 바람직하게는 0.05 내지 0.15 중량부를 포함할 수 있다. 상기 실리카의 함량이 0.01 중량부 미만이면 실리콘 산화물이 식각되는 것을 방지하기 어려워 실리콘 질화물과 실리콘 산화물의 선택비 구현이 어렵고, 0.5 중량부를 초과하면 식각용 조성물에서 안정성 저하로 인해 실리카가 석출될 수 있다.
한편, 상기 실리카는 고상의 상태에서 인산에 대한 용해도가 부족하여 원하는 수준의 실리콘 질화물과 실리콘 산화물의 석택비 구현에 필요한 양을 첨가하기 어려운 문제점이 있어, 용매에 분산된 콜로이드상 실리카로 사용되는 것이 바람직하다.
또한, 상기 실리카는 구형의 단분산인 것이 바람직하다.
상기 식각용 조성물은 상기 인산 및 상기 실리카 이외에 용매를 더 포함할 수 있으며, 상기 용매는 물일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
2. 반도체 소자의 제조방법
본 발명은 상술한 식각용 조성물을 이용하여 반도체 소자를 제조하는 방법을 제공하는데, 이에 대해 구체적으로 설명하면 다음과 같다.
본 발명의 반도체 소자의 제조방법은 상술한 식각용 조성물로 절연막을 식각하는 과정을 포함한다. 구체적으로 상기 식각용 조성물은 절연막과 산화막이 혼재된 구조에서 절연막을 선택적으로 식각한다.
상기 질화막은 실리콘 질화막(예를 들어, SiN막, SiON막 등)일 수 있다.
상기 산화막은 실리콘 산화막(예를 들어, SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 등)일 수 있다.
상기 질화막을 식각하는 방법은 특별히 한정되지 않으나, 습식 식각(예를 들어, 침지시키는 방법, 분사하는 방법)일 수 있다.
또한 상기 질화막을 식각하는 식각 온도는 특별히 한정되지 않으며, 다른 공정과 기타 요인을 고려하여 정해질 수 있다. 구체적으로 식각 온도는 50 내지 300℃일 수 있고, 바람직하게는 100 내지 200℃일 수 있다.
이와 같이 본 발명은 상술한 식각용 조성물로 질화막을 선택적으로 식각하는 과정을 거쳐 반도체 소자를 제조하기 때문에 종래 식각 공정에서 문제가 되었던 실리콘 이온의 자기 결합 및 반응에 의한 파티클 발생이 방지되어 공정의 안정성을 확보하면서 신뢰성이 우수한 반도체 소자를 제공할 수 있다.
일례로, 반도체 소자 중 플래시 메모리 소자의 소자 분리 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 3을 참조하면, 기판(20) 상에 터널산화막(21), 폴리실리콘막(22), 버퍼산화막(23) 및 패드질화막(24)을 차례로 형성한다.
이어서, 포토 및 식각 공정을 통해, 패드질화막(24), 버퍼산화막(23), 폴리실리콘막(22) 및 터널산화막(21)을 선택적으로 식각하여, 기판(20)의 소자 분리 영역을 노출시킨다.
이어서, 패드질화막(24)을 마스크로 이용하여 노출된 기판(20)을 선택적으로 식각하여 표면으로부터 소정 깊이를 갖는 트렌치(25)를 형성한다.
도 4를 참조하면, 트렌치(25)를 갭필할 때까지 기판(20)의 전면에 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 이용하여 산화막(26)을 형성한다.
이어서, 패드질화막(24)을 연마정지막으로 하여 산화막(26)에 대해 화학적 기계적 평탄화(Chemical Mechanical Polishing, CMP) 공정을 실시한다.
이어서, 건식 식각을 이용하여 세정 공정을 실시한다.
도 5를 참조하면, 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 패드질화막(24)을 선택적으로 제거한 후, 세정 공정에 의하여 버퍼산화막(23)을 제거한다. 이로써, 필드 영역에 소자분리막(26A)이 형성된다. 이와 같이 산화막에 대한 질화막의 식각 선택비가 높은 상술한 식각용 조성물을 이용함으로써 STI 패턴에 갭필된 산화막의 식각은 최소화하면서 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 이에 따라 유효 산화막 높이(EFH)를 용이하게 제어할 수 있고, 산화막 손상이나 식각에 의한 전기적 특성 저하 및 파티클 발생이 방지되어 반도체 소자의 특성을 향상시킬 수 있다.
상기 일례는 플래시 메모리 소자에 대하여 설명되었으나, 본 발명의 고선택비의 식각용 조성물은 디램 소자의 소자 분리 공정에도 이용될 수 있다.
다른 일례로, 반도체 소자 중 플래시 메모리 소자의 채널 형성 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 6을 참조하면, 기판(30) 상에 파이프 채널 형성을 위한 질화막(32)이 매립된 파이프 게이트 전극막(31)을 형성한다. 파이프 게이트 전극막(31)을 이루는 제1 및 제2 도전막(31A 및 31B)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 구체적으로, 기판(30) 상에 제1 도전막(31A)을 형성하고, 제1 도전막(31A) 상에 질화막을 증착하고, 이 질화막을 패터닝하여 파이프 채널 형성을 위한 질화막(32)을 형성한 후, 질화막(32)에 의하여 드러나는 제1 도전막(31A) 상에 제2 도전막(31B)을 형성한다. 이 제1 및 제2 도전막(31A 및 31B)이 파이프 게이트 전극막(31)을 이룬다.
이어서, 상기 공정 결과물 상에 수직 방향으로 적층되는 복수개의 메모리 셀 형성을 위하여 제1 층간절연막(33) 및 제1 게이트 전극막(34)을 교대로 적층한다. 이하, 설명의 편의를 위하여, 제1 층간절연막(33) 및 제1 게이트 전극막(34)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다.
여기서, 제1 층간절연막(33)은 복수층의 메모리 셀 간 분리를 위한 것으로, 예를 들어, 산화막을 포함할 수 있고, 제1 게이트 전극막(34)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이때, 도 6에는 6층의 제1 게이트 전극막(34)이 도시되어 있으나, 이에 한정되는 것은 아니다.
이어서, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 질화막(32)을 노출시키는 한 쌍의 제1 및 제2 홀(H1, H2)을 형성한다. 상기 제1 및 제2 홀(H1, H2)은 메모리 셀의 채널 형성을 위한 공간이다.
도 7을 참조하면, 제1 및 제2 홀(H1, H2) 내에 매립되는 질화막(35)을 형성한다. 이 질화막(35)은 후술하는 트렌치 형성 공정(도 8 참조)에서 제1 및 제2 홀(H1, H2)에 의하여 제1 게이트 전극막(34)이 노출되어 있는 경우 발생할 수 있는 손상을 방지하기 위한 것이다.
도 8을 참조하면, 복수층의 제1 게이트 전극막(34)이 제1 및 제2 홀(H1, H2) 별로 분리되도록 한 쌍의 제1 및 제2 홀(H1, H2) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 트렌치(S)를 형성한다.
도 9를 참조하면, 트렌치(S) 내에 매립되는 희생막(36)을 형성한다.
도 10을 참조하면, 상기 공정 결과물 상에, 선택 트랜지스터의 형성을 위하여 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여, 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다. 상기 제2 층간절연막(37)은 예를 들어, 산화막을 포함할 수 있고, 제2 게이트 전극막(38)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 선택 게이트 구조물(SGS)을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀(H1, H2)에 매립된 질화막(35)을 노출시키는 제3 및 제4 홀(H3, H4)을 형성한다. 상기 제3 및 제4 홀(H3, H4)은 선택 트랜지스터의 채널이 형성될 영역이다.
도 11을 참조하면, 제3 및 제4 홀(H3, H4)에 의하여 드러나는 질화막(35) 및 그 하부의 질화막(32)을 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 선택적으로 제거한다. 이 공정 결과, 메모리 셀의 채널막이 형성될 한 쌍의 셀 채널 홀(H5, H6)과, 셀 채널 홀(H5, H6) 하부에 배치되어 이들을 상호 연결시키는 파이프 채널 홀(H7)이 형성된다. 이와 같이 본 발명의 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거하여, 프로파일의 손실없이 파이프 채널을 정확하게 형성할 수 있다. 또한, 종래에 문제시 되었던 파티클 발생을 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.
이후 후속 공정, 예를 들어 플로팅 게이트 형성 공정 및 컨트롤 게이트 형성 공정 등을 수행하여 플래시 메모리 소자를 형성한다.
또 다른 일례로 반도체 소자 중 상변화 메모리 소자의 다이오드 형성 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 12를 참조하면, 기판(40) 상에 도전 영역(41)을 노출하는 개구부를 갖는 절연구조물이 제공된다. 상기 도전 영역(41)은 예컨대 n+ 불순물 영역일 수 있다.
이어서, 개구부가 일부 매립하도록 폴리실리콘막(42)을 형성한 후, 불순물을 이온 주입하여 다이오드를 형성한다.
이어서, 폴리실리콘막(42) 상부에 티타늄실리사이드막(43)을 형성한다. 티타늄실리사이드막(43)은 티타늄막을 형성한 후 폴리실리콘막(42)과 반응하도록 열처리함으로써 형성될 수 있다.
이어서, 티타늄실리사이드막(43) 상부에 티타늄질화막(44) 및 질화막(45)을 순서대로 형성한다.
이어서, 하드마스크를 이용한 건식 식각 공정을 수행하여 형성된 다이오드 사이의 고립된 공간에 산화막(46)을 형성한 후, CMP 공정을 수행하여 각각 분리된 하부전극의 1차 구조를 형성한다.
도 13을 참조하면, 상기 공정 결과물에 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정을 실시하여 상부의 질화막(45)을 선택적으로 제거한다. 이와 같이 질화막 제거 시에 본 발명의 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실없이 충분한 시간 동안 질화막을 선택적으로 완전하게 제거할 수 있다. 또한, 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하여 반도체 소자 특성을 향상시킬 수 있다.
이어서, 질화막(45)이 제거된 공간에 티타늄을 증착하여 하부전극을 형성한다.
이하 본 발명을 실시예를 통하여 상세히 설명하면 다음과 같다. 단, 하기 실시예는 본 발명을 예시하는 것일 뿐, 본 발명이 하기 실시예에 의해 한정되는 것은 아니다.
[
실시예
1 내지 3]
하기 표 1의 실시예 1 내지 3의 조성은 실리카 형상이 구형이며, 단분산 형태의 실리카를 인산수용액(85중량% 수용액)에 첨가하여 제조하였다.
| 성분 | 실시예 1 | 실시예 2 | 실시예 3 |
| 인산수용액(중량부) | 99.95 | 99.85 | 99.85 |
| 실리카(중량부) | 0.05 | 0.15 | 0.15 |
| 합계(중량부) | 100 | 100 | 100 |
| 실리카 입자 사이즈 | 30 nm | 20 nm | 30 nm |
| 실리카 상 | 구형 단분산 | 구형 단분산 | 구형 단분산 |
[
비교예
1 내지 3]
하기 표 2의 비교예 1 내지 3의 조성은 실리카 형상 및 실리카 입자 사이즈를 변화하여, 실시예와 동일한 방법으로 식각용 조성물을 제조하였다.
| 성분 | 비교예 1 | 비교예 2 | 비교예 3 |
| 인산 수용액(중량부) | 99.95 | 99.95 | 99.95 |
| 종래 실리카(중량부) | 0.05 | 0.05 | 0.05 |
| 합계(중량부) | 100 | 100 | 100 |
| 실리카 입자 사이즈 | 50nm | 30nm | 30nm |
| 실리카 형상 | 구형 단분산 | 땅콩형 다분산 | 구형 다분산 |
[ 실험예 1] 식각량 측정 및 석출여부
실시예 및 비교예에서 각각 제조된 식각용 조성물을 이용하여 165 ℃의 공정 온도에서 질화막 및 산화막에 대한 식각을 실시하였고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도를 측정하여 하기 표 3에 나타내었다. 하기 표 3의 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이다.
또한 석출여부 확인은 평가 후 반응기 기벽의 석출여부를 육안으로 확인하였다.
| 구분 | 질화막 식각속도(Å/min) | 산화막 식각속도(Å/min) | 석출여부 |
| 실시예 1 | 69.56 | 0.44 | 석출 無 |
| 실시예 2 | 69.76 | 0.06 | 석출 無 |
| 실시예 3 | 69.94 | 0.02 | 석출 無 |
| 비교예 1 | 69.42 | 0.46 | 석출 |
| 비교예 2 | 69.78 | 0.44 | 석출 |
| 비교예 3 | 68.26 | 0.48 | 석출 |
20, 30, 40: 기판 21: 터널산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제 1 층간절연막
34: 제 1 게이트 전극막 37: 제 2 층간절연막
38: 제 2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제 1 층간절연막
34: 제 1 게이트 전극막 37: 제 2 층간절연막
38: 제 2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막
Claims (6)
- 인산 및 실리카를 포함하고, 상기 실리카의 평균 입경이 1 내지 40 nm인 것을 포함하며,
상기 실리카는 구형이고, 단분산인 것을 포함하는 것인 실리콘 질화막 식각용 조성물. - 청구항 1에 있어서,
인산 100 중량부 대비 상기 실리카 0.01 내지 0.5 중량부를 포함하는 것인 실리콘 질화막 식각용 조성물. - 삭제
- 청구항 1에 있어서,
용매로서 물을 더 포함하는 것인 실리콘 질화막 식각용 조성물. - 청구항 1, 청구항 2 및 청구항 4 중 어느 한 항에 따른 식각용 조성물로 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 청구항 5에 있어서,
상기 절연막이 질화막인 것인 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1020170180032A KR102495512B1 (ko) | 2017-12-26 | 2017-12-26 | 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020170180032A KR102495512B1 (ko) | 2017-12-26 | 2017-12-26 | 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법 |
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