KR102495512B1 - Composition for etching and manufacturing method of semiconductor device using the same - Google Patents

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Abstract

본 발명은 실리콘 질화막 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 상기 실리콘 질화막 식각용 조성물은 인산 및 실리카를 포함한다.The present invention relates to a composition for etching a silicon nitride film and a method for manufacturing a semiconductor device using the same, wherein the composition for etching a silicon nitride film includes phosphoric acid and silica.

Description

식각용 조성물 및 이를 이용한 반도체 소자의 제조방법{COMPOSITION FOR ETCHING AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE USING THE SAME}Composition for etching and method for manufacturing a semiconductor device using the same

본 발명은 고선택비의 식각용 조성물 및 이를 식각 공정에 적용하여 반도체 소자를 제조하는 방법에 관한 것이다.The present invention relates to a high selectivity composition for etching and a method for manufacturing a semiconductor device by applying the same to an etching process.

반도체 소자에 있어서, 실리콘 산화막(SiO2)등의 산화막과 실리콘 질화막(SiNx)등의 질화막은 대표적인 절연막으로 각각 단독, 또는 1층 이상의 막들이 교대로 적층된 구조를 갖는다. 이러한 산화막과 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다.In a semiconductor device, an oxide film such as a silicon oxide film (SiO 2 ) and a nitride film such as a silicon nitride film (SiN x ) are representative insulating films, each having a structure in which one or more layers are alternately stacked. These oxide films and nitride films are also used as hard masks for forming conductive patterns such as metal wires.

상기 질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 인산(phosphoric acid)과 탈이온수(deionized water)가 혼합된 식각용 조성물이 사용되고 있다. 이때, 상기 탈이온수는 식각율 감소 및 산화막에 대한 식각 선택성의 변화를 방지하기 위해 첨가되고 있으나, 습식 식각 공정을 통한 질화막 제거 시 탈이온수 양의 미세한 변화에 의해 불량이 발생하는 문제가 있었다. 또한, 산화막에 대한 질화막의 식각 선택비의 저하로 인해 질화막을 요구되는 수준으로 식각 하는데 한계가 있었다.In the wet etching process for removing the nitride film, an etching composition in which phosphoric acid and deionized water are mixed is generally used. At this time, the deionized water is added to prevent a decrease in the etching rate and a change in the etching selectivity for the oxide film, but there is a problem in that a defect occurs due to a slight change in the amount of deionized water when the nitride film is removed through a wet etching process. In addition, there is a limit to etching the nitride film to a required level due to a decrease in the etching selectivity of the nitride film to the oxide film.

일례로, 플래시 메모리 소자의 소자 분리 공정에서 질화막과 산화막의 식각이 이루어지는데, 이때, 발생하는 문제를 도면을 참조하여 구체적으로 설명하면 다음과 같다.For example, in an element isolation process of a flash memory device, etching of a nitride film and an oxide film is performed. In this case, a problem occurring in this case will be described in detail with reference to the drawings.

도 1을 참조하면, 기판(10) 상에 터널산화막(11), 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 차례로 형성한 후, 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 선택적으로 식각하여 트렌치를 형성한다. 이어서, 트렌치를 갭필할 때까지 SOD(Spin on Dielectric) 산화막(15)을 형성한 후, 패드질화막(14)을 연마정지막으로 하여 SOD 산화막(15)에 대해 CMP 공정을 실시한다.Referring to FIG. 1 , after sequentially forming a tunnel oxide film 11, a polysilicon film 12, a buffer oxide film 13, and a pad nitride film 14 on a substrate 10, the polysilicon film 12, the buffer A trench is formed by selectively etching the oxide film 13 and the pad nitride film 14 . Subsequently, after forming a spin on dielectric (SOD) oxide film 15 until the trench is gap-filled, a CMP process is performed on the SOD oxide film 15 using the pad nitride film 14 as a polishing stop film.

다음, 도 2를 참조하면, 인산을 함유하는 식각용 조성물로 습식 식각 공정을 실시하여 패드질화막(14)을 제거한 후, 세정 공정을 실시하여 버퍼산화막(13)을 제거한다. 이와 같은 과정을 통해 필드 영역에는 소자분리막(15A)이 형성된다.Next, referring to FIG. 2 , after a wet etching process is performed with an etching composition containing phosphoric acid to remove the pad nitride film 14 , a cleaning process is performed to remove the buffer oxide film 13 . Through this process, the device isolation layer 15A is formed in the field region.

그런데 상기 패드질화막(14) 제거를 위한 습식 식각 공정에 인산을 함유하는 식각용 조성물이 사용될 경우, 산화막에 대한 질화막의 식각 선택비 저하로 인해 패드질화막(14)뿐만 아니라 SOD 산화막(15)까지 식각되어 유효 산화막 높이(Effective Field Oxide Height, EFH)를 조절하는 것이 어려워진다. 이는 질화막 제거를 위한 충분한 습식 식각 시간을 확보할 수 없거나 추가적인 공정이 필요하여 식각 효율을 저하시키게 되며, 변화를 유발하여 소자의 특성에 악영항을 미치게 된다.However, when an etching composition containing phosphoric acid is used in the wet etching process for removing the pad nitride film 14, not only the pad nitride film 14 but also the SOD oxide film 15 are etched due to a decrease in the etching selectivity of the nitride film to the oxide film. This makes it difficult to control the effective field oxide height (EFH). This reduces etching efficiency because sufficient wet etching time for removing the nitride film cannot be secured or an additional process is required, and causes a change to adversely affect the characteristics of the device.

상기 인산 함유 식각용 조성물의 식각 선택비를 개선하기 위해 인산에 불산(HF) 또는 질산(HNO3)이 첨가된 식각용 조성물이 개시된 바 있으나, 이는 오히려 질화막과 산화막의 식각 선택비를 저해시키는 결과를 초래하였다. 또한, 인산에 규산염, 또는 규산이 첨가된 식각용 조성물도 개시된 바 있으나, 상기 규산염, 또는 규산에 의해 기판에 파티클이 발생되어 반도체 소자의 신뢰성을 저하시키는 문제가 있었다.In order to improve the etching selectivity of the phosphoric acid-containing etching composition, an etching composition in which hydrofluoric acid (HF) or nitric acid (HNO 3 ) is added to phosphoric acid has been disclosed, but this rather inhibits the etching selectivity of the nitride film and the oxide film. caused In addition, an etching composition in which silicate or silicic acid is added to phosphoric acid has also been disclosed, but there is a problem in that the silicate or silicic acid generates particles on a substrate, thereby reducing reliability of a semiconductor device.

따라서 산화막에 대하여 질화막을 선택적으로 식각하면서 파티클 발생 등을 유발시키지 않는 고선택비의 식각용 조성물이 요구되고 있는 실정이다.Therefore, there is a demand for an etching composition having a high selectivity ratio that selectively etches the nitride film with respect to the oxide film and does not cause generation of particles.

대한민국 공개특허 제10-2013-0042273호Republic of Korea Patent Publication No. 10-2013-0042273

본 발명은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 반도체 소자의 특성에 악영향을 미치는 파티클 발생 등이 유발되지 않는 고선택비의 실리콘 질화막 식각용 조성물을 제공하고자 한다.An object of the present invention is to provide a composition for etching a silicon nitride film having a high selectivity ratio, capable of selectively removing a nitride film while minimizing an etching rate of an oxide film, and not causing generation of particles that adversely affect the characteristics of a semiconductor device.

또한 본 발명은 상기 식각용 조성물을 이용한 반도체 소자의 제조방법을 제공하고자 한다.In addition, the present invention is to provide a method for manufacturing a semiconductor device using the composition for etching.

상기 과제를 해결하기 위해 본 발명은, 인산 및 실리카를 포함하고, 상기 실리카의 평균 입경이 1 내지 40 nm인 것을 포함하는 것인 실리콘 질화막 식각용 조성물을 제공한다.In order to solve the above problems, the present invention provides a silicon nitride film etching composition comprising phosphoric acid and silica, wherein the silica has an average particle diameter of 1 to 40 nm.

또한 본 발명은, 상기 식각용 조성물로 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention provides a method for manufacturing a semiconductor device comprising the step of etching an insulating film with the etching composition.

본 발명의 식각용 조성물은 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비가 높아 실리콘 산화막의 식각속도가 조절됨에 따라 유효 산화막 높이(EFH)를 용이하게 조절할 수 있다. 또한 본 발명의 식각용 조성물은 실리콘 질화막 제거 시에 실리콘 산화막의 막질 손상, 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생 등이 방지되어 반도체 소자의 신뢰성을 향상시킬 수 있다.The composition for etching of the present invention has a high etching selectivity of the silicon nitride film to the silicon oxide film, so that the effective oxide film height (EFH) can be easily adjusted according to the control of the etching rate of the silicon oxide film. In addition, the composition for etching of the present invention can improve the reliability of a semiconductor device by preventing damage to the film quality of the silicon oxide film, degradation of electrical properties and generation of particles due to etching of the oxide film when the silicon nitride film is removed.

따라서 본 발명의 식각용 조성물은 실리콘 산화막에 대하여 실리콘 질화막의 선택적 제거가 요구되는 반도체 소자의 제조 공정(예를 들어, 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등)에 유용하게 사용되어 반도체 소자의 제조 공정의 효율을 향상시키는데 기여할 수 있다.Therefore, the composition for etching of the present invention is used in a semiconductor device manufacturing process requiring selective removal of a silicon nitride film with respect to a silicon oxide film (eg, a device separation process of a flash memory device, pipe channel formation of a 3D flash memory device) process, a process of forming a diode of a phase change memory, etc.) and can contribute to improving the efficiency of a manufacturing process of a semiconductor device.

도 1 및 도 2는 종래의 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 3 내지 도 5는 본 발명의 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 6 내지 도 11은 본 발명의 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 12 및 도 13은 본 발명의 또 다른 일례에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.1 and 2 are process cross-sectional views for explaining an element separation process of a conventional flash memory device.
3 to 5 are process cross-sectional views for explaining a device separation process of a flash memory device including an etching process using an etching composition according to an example of the present invention.
6 to 11 are cross-sectional views illustrating a process of forming a pipe channel of a flash memory device including an etching process using an etching composition according to another example of the present invention.
12 and 13 are cross-sectional views illustrating a process of forming a diode of a phase change memory including an etching process using an etching composition according to another example of the present invention.

이하, 본 발명을 구체적으로 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail as follows.

1. 실리콘 1. Silicone 질화막nitride film 식각용for etching 조성물 composition

본 발명의 실리콘 질화막 식각용 조성물(이하 ‘식각용 조성물’)은 인산 및 실리카를 포함한다.The composition for etching a silicon nitride film of the present invention (hereinafter referred to as 'etching composition') includes phosphoric acid and silica.

상기 인산은 실리콘 질화물과 반응하여 질화물을 식각하는 역할을 한다. 즉, 실리콘 질화물은 하기 반응식 1에 따라서 인산과 반응하여 식각될 수 있다.The phosphoric acid reacts with silicon nitride to etch the nitride. That is, silicon nitride may be etched by reacting with phosphoric acid according to Reaction Formula 1 below.

[반응식 1][Scheme 1]

3Si3N4+27H2O+4H3PO4→ 4(NH4)3PO4+9SiO2H2O3Si 3 N 4 +27H 2 O+4H 3 PO 4 → 4(NH 4 ) 3 PO 4 +9SiO 2 H 2 O

상기 실리카는 실리콘 질화물과 실리콘 산화물이 적층되어 있는 구조에서 실리콘 산화물이 식각되는 것을 선택적으로 방지하는 역할을 한다.The silica serves to selectively prevent etching of silicon oxide in a structure in which silicon nitride and silicon oxide are stacked.

상기 실리카 입자의 크기는 10 내지 40 nm, 바람직하게는 10 내지 30 nm인 것이 바람직하다. 상기 실리카 입자의 크기가 10 nm 미만이면 입자 크기가 작아 실리카 입자 제조에 어려움이 있으며, 상기 실리카 입자의 크기가 40 nm를 초과하면 식각용 조성물을 보일링(Boiling)시 석출과 같은 안정성에 문제가 발생할 수 있다.The size of the silica particles is preferably 10 to 40 nm, preferably 10 to 30 nm. If the size of the silica particles is less than 10 nm, it is difficult to prepare the silica particles because the particle size is small, and if the size of the silica particles exceeds 40 nm, there is a problem with stability such as precipitation during boiling of the etching composition. can happen

이러한 실리카의 함량은 상기 인산 100 중량부 대비 0.01 내지 0.5 중량부, 바람직하게는 0.05 내지 0.15 중량부를 포함할 수 있다. 상기 실리카의 함량이 0.01 중량부 미만이면 실리콘 산화물이 식각되는 것을 방지하기 어려워 실리콘 질화물과 실리콘 산화물의 선택비 구현이 어렵고, 0.5 중량부를 초과하면 식각용 조성물에서 안정성 저하로 인해 실리카가 석출될 수 있다.The silica content may include 0.01 to 0.5 parts by weight, preferably 0.05 to 0.15 parts by weight, based on 100 parts by weight of the phosphoric acid. If the silica content is less than 0.01 parts by weight, it is difficult to prevent silicon oxide from being etched, making it difficult to implement a selectivity ratio between silicon nitride and silicon oxide. .

한편, 상기 실리카는 고상의 상태에서 인산에 대한 용해도가 부족하여 원하는 수준의 실리콘 질화물과 실리콘 산화물의 석택비 구현에 필요한 양을 첨가하기 어려운 문제점이 있어, 용매에 분산된 콜로이드상 실리카로 사용되는 것이 바람직하다. On the other hand, since the silica lacks solubility in phosphoric acid in a solid state, it is difficult to add an amount necessary to realize a desired select ratio of silicon nitride and silicon oxide, so it is preferable to use it as colloidal silica dispersed in a solvent. desirable.

또한, 상기 실리카는 구형의 단분산인 것이 바람직하다.In addition, it is preferable that the silica is monodisperse in a spherical shape.

상기 식각용 조성물은 상기 인산 및 상기 실리카 이외에 용매를 더 포함할 수 있으며, 상기 용매는 물일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The composition for etching may further include a solvent other than the phosphoric acid and the silica, and the solvent may be water, but the present invention is not limited thereto.

2. 반도체 소자의 제조방법2. Manufacturing method of semiconductor device

본 발명은 상술한 식각용 조성물을 이용하여 반도체 소자를 제조하는 방법을 제공하는데, 이에 대해 구체적으로 설명하면 다음과 같다.The present invention provides a method for manufacturing a semiconductor device using the above-described composition for etching, which will be described in detail as follows.

본 발명의 반도체 소자의 제조방법은 상술한 식각용 조성물로 절연막을 식각하는 과정을 포함한다. 구체적으로 상기 식각용 조성물은 절연막과 산화막이 혼재된 구조에서 절연막을 선택적으로 식각한다.The method of manufacturing a semiconductor device of the present invention includes etching an insulating film with the above-described etching composition. Specifically, the composition for etching selectively etches an insulating film in a structure in which an insulating film and an oxide film are mixed.

상기 질화막은 실리콘 질화막(예를 들어, SiN막, SiON막 등)일 수 있다.The nitride layer may be a silicon nitride layer (eg, a SiN layer, a SiON layer, etc.).

상기 산화막은 실리콘 산화막(예를 들어, SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 등)일 수 있다.The oxide film is a silicon oxide film (eg, a spin on dielectric (SOD) film, a high density plasma (HDP) film, a thermal oxide film, a borophosphate silicate glass (BPSG) film, a phosphorus silicate glass (PSG) film, BSG (Boro Silicate Glass) film, PSZ (Polysilazane) film, FSG (Fluorinated Silicate Glass) film, LP-TEOS (Low Pressure Tetra Ethyl Ortho Silicate) film, PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate) film, HTO (High Temperature Oxide) ) film, MTO (Medium Temperature Oxide) film, USG (Undopped Silicate Glass) film, SOG (Spin On Glass) film, APL (Advanced Planarization Layer) film, ALD (Atomic Layer Deposition) film, PE-oxide film (Plasma Enhanced Oxide) ), O3-TEOS (O3-Tetra Ethyl Ortho Silicate) film, etc.).

상기 질화막을 식각하는 방법은 특별히 한정되지 않으나, 습식 식각(예를 들어, 침지시키는 방법, 분사하는 방법)일 수 있다.A method of etching the nitride film is not particularly limited, but may be wet etching (eg, a immersion method or a spraying method).

또한 상기 질화막을 식각하는 식각 온도는 특별히 한정되지 않으며, 다른 공정과 기타 요인을 고려하여 정해질 수 있다. 구체적으로 식각 온도는 50 내지 300℃일 수 있고, 바람직하게는 100 내지 200℃일 수 있다.In addition, the etching temperature for etching the nitride film is not particularly limited, and may be determined in consideration of other processes and other factors. Specifically, the etching temperature may be 50 to 300 °C, preferably 100 to 200 °C.

이와 같이 본 발명은 상술한 식각용 조성물로 질화막을 선택적으로 식각하는 과정을 거쳐 반도체 소자를 제조하기 때문에 종래 식각 공정에서 문제가 되었던 실리콘 이온의 자기 결합 및 반응에 의한 파티클 발생이 방지되어 공정의 안정성을 확보하면서 신뢰성이 우수한 반도체 소자를 제공할 수 있다.As described above, since the present invention manufactures a semiconductor device through the process of selectively etching the nitride film with the above-described etching composition, the generation of particles due to the self-coupling and reaction of silicon ions, which has been a problem in the conventional etching process, is prevented, resulting in process stability. It is possible to provide a semiconductor device with excellent reliability while securing.

일례로, 반도체 소자 중 플래시 메모리 소자의 소자 분리 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 구체적으로 설명하면 다음과 같다.As an example, a case in which the above-described etching composition is used in a device separation process of a flash memory device among semiconductor devices will be described in detail with reference to the drawings.

도 3을 참조하면, 기판(20) 상에 터널산화막(21), 폴리실리콘막(22), 버퍼산화막(23) 및 패드질화막(24)을 차례로 형성한다.Referring to FIG. 3 , a tunnel oxide layer 21 , a polysilicon layer 22 , a buffer oxide layer 23 , and a pad nitride layer 24 are sequentially formed on a substrate 20 .

이어서, 포토 및 식각 공정을 통해, 패드질화막(24), 버퍼산화막(23), 폴리실리콘막(22) 및 터널산화막(21)을 선택적으로 식각하여, 기판(20)의 소자 분리 영역을 노출시킨다.Subsequently, the pad nitride film 24, the buffer oxide film 23, the polysilicon film 22, and the tunnel oxide film 21 are selectively etched through photo and etching processes to expose the device isolation region of the substrate 20. .

이어서, 패드질화막(24)을 마스크로 이용하여 노출된 기판(20)을 선택적으로 식각하여 표면으로부터 소정 깊이를 갖는 트렌치(25)를 형성한다.Subsequently, the exposed substrate 20 is selectively etched using the pad nitride film 24 as a mask to form a trench 25 having a predetermined depth from the surface.

도 4를 참조하면, 트렌치(25)를 갭필할 때까지 기판(20)의 전면에 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 이용하여 산화막(26)을 형성한다.Referring to FIG. 4 , an oxide film 26 is formed on the entire surface of the substrate 20 by using a chemical vapor deposition (CVD) method until the trench 25 is gap-filled.

이어서, 패드질화막(24)을 연마정지막으로 하여 산화막(26)에 대해 화학적 기계적 평탄화(Chemical Mechanical Polishing, CMP) 공정을 실시한다.Subsequently, a chemical mechanical polishing (CMP) process is performed on the oxide film 26 using the pad nitride film 24 as a polishing stop film.

이어서, 건식 식각을 이용하여 세정 공정을 실시한다.Then, a cleaning process is performed using dry etching.

도 5를 참조하면, 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 패드질화막(24)을 선택적으로 제거한 후, 세정 공정에 의하여 버퍼산화막(23)을 제거한다. 이로써, 필드 영역에 소자분리막(26A)이 형성된다. 이와 같이 산화막에 대한 질화막의 식각 선택비가 높은 상술한 식각용 조성물을 이용함으로써 STI 패턴에 갭필된 산화막의 식각은 최소화하면서 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 이에 따라 유효 산화막 높이(EFH)를 용이하게 제어할 수 있고, 산화막 손상이나 식각에 의한 전기적 특성 저하 및 파티클 발생이 방지되어 반도체 소자의 특성을 향상시킬 수 있다.Referring to FIG. 5 , after the pad nitride film 24 is selectively removed by a wet etching process using the etching composition according to the present invention, the buffer oxide film 23 is removed by a cleaning process. As a result, the device isolation layer 26A is formed in the field region. As such, by using the above-described etching composition having a high etching selectivity of the nitride layer to the oxide layer, the nitride layer can be completely and selectively removed for a sufficient period of time while minimizing the etching of the oxide layer gap-filled in the STI pattern. Accordingly, the effective oxide layer height (EFH) can be easily controlled, and the characteristics of the semiconductor device can be improved by preventing damage to the oxide layer or degradation of electrical characteristics and generation of particles due to etching.

상기 일례는 플래시 메모리 소자에 대하여 설명되었으나, 본 발명의 고선택비의 식각용 조성물은 디램 소자의 소자 분리 공정에도 이용될 수 있다.Although the above example has been described for a flash memory device, the high selectivity etching composition of the present invention can also be used in a device isolation process for a DRAM device.

다른 일례로, 반도체 소자 중 플래시 메모리 소자의 채널 형성 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 구체적으로 설명하면 다음과 같다.As another example, a case in which the above-described composition for etching is used in a process of forming a channel of a flash memory device among semiconductor devices will be described in detail with reference to the drawings.

도 6을 참조하면, 기판(30) 상에 파이프 채널 형성을 위한 질화막(32)이 매립된 파이프 게이트 전극막(31)을 형성한다. 파이프 게이트 전극막(31)을 이루는 제1 및 제2 도전막(31A 및 31B)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 구체적으로, 기판(30) 상에 제1 도전막(31A)을 형성하고, 제1 도전막(31A) 상에 질화막을 증착하고, 이 질화막을 패터닝하여 파이프 채널 형성을 위한 질화막(32)을 형성한 후, 질화막(32)에 의하여 드러나는 제1 도전막(31A) 상에 제2 도전막(31B)을 형성한다. 이 제1 및 제2 도전막(31A 및 31B)이 파이프 게이트 전극막(31)을 이룬다.Referring to FIG. 6 , a pipe gate electrode layer 31 in which a nitride layer 32 for forming a pipe channel is buried is formed on a substrate 30 . The first and second conductive layers 31A and 31B constituting the pipe gate electrode layer 31 may include, for example, polysilicon doped with impurities. Specifically, a first conductive film 31A is formed on the substrate 30, a nitride film is deposited on the first conductive film 31A, and the nitride film is patterned to form a nitride film 32 for forming a pipe channel. After that, a second conductive layer 31B is formed on the first conductive layer 31A exposed by the nitride layer 32 . The first and second conductive films 31A and 31B form the pipe gate electrode film 31 .

이어서, 상기 공정 결과물 상에 수직 방향으로 적층되는 복수개의 메모리 셀 형성을 위하여 제1 층간절연막(33) 및 제1 게이트 전극막(34)을 교대로 적층한다. 이하, 설명의 편의를 위하여, 제1 층간절연막(33) 및 제1 게이트 전극막(34)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다.Subsequently, to form a plurality of memory cells stacked in a vertical direction on the result of the process, first interlayer insulating films 33 and first gate electrode films 34 are alternately stacked. Hereinafter, for convenience of explanation, a structure in which the first interlayer insulating film 33 and the first gate electrode film 34 are alternately stacked will be referred to as a cell gate structure (CGS).

여기서, 제1 층간절연막(33)은 복수층의 메모리 셀 간 분리를 위한 것으로, 예를 들어, 산화막을 포함할 수 있고, 제1 게이트 전극막(34)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이때, 도 6에는 6층의 제1 게이트 전극막(34)이 도시되어 있으나, 이에 한정되는 것은 아니다.Here, the first interlayer insulating film 33 is for separation between multiple layers of memory cells, and may include, for example, an oxide film, and the first gate electrode film 34 is, for example, impurity-doped poly It may contain silicone. At this time, although the six-layer first gate electrode film 34 is shown in FIG. 6, it is not limited thereto.

이어서, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 질화막(32)을 노출시키는 한 쌍의 제1 및 제2 홀(H1, H2)을 형성한다. 상기 제1 및 제2 홀(H1, H2)은 메모리 셀의 채널 형성을 위한 공간이다.Subsequently, a pair of first and second holes H1 and H2 exposing the nitride layer 32 are formed by selectively etching the cell gate structure CGS. The first and second holes H1 and H2 are spaces for forming a channel of a memory cell.

도 7을 참조하면, 제1 및 제2 홀(H1, H2) 내에 매립되는 질화막(35)을 형성한다. 이 질화막(35)은 후술하는 트렌치 형성 공정(도 8 참조)에서 제1 및 제2 홀(H1, H2)에 의하여 제1 게이트 전극막(34)이 노출되어 있는 경우 발생할 수 있는 손상을 방지하기 위한 것이다.Referring to FIG. 7 , a nitride layer 35 buried in the first and second holes H1 and H2 is formed. The nitride film 35 is used to prevent damage that may occur when the first gate electrode film 34 is exposed by the first and second holes H1 and H2 in a trench formation process (see FIG. 8) to be described later. it is for

도 8을 참조하면, 복수층의 제1 게이트 전극막(34)이 제1 및 제2 홀(H1, H2) 별로 분리되도록 한 쌍의 제1 및 제2 홀(H1, H2) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 트렌치(S)를 형성한다.Referring to FIG. 8 , the cell gate between the pair of first and second holes H1 and H2 such that the plurality of first gate electrode films 34 are separated for each of the first and second holes H1 and H2. The structure (CGS) is selectively etched to form a trench (S).

도 9를 참조하면, 트렌치(S) 내에 매립되는 희생막(36)을 형성한다.Referring to FIG. 9 , a sacrificial layer 36 buried in the trench S is formed.

도 10을 참조하면, 상기 공정 결과물 상에, 선택 트랜지스터의 형성을 위하여 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여, 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다. 상기 제2 층간절연막(37)은 예를 들어, 산화막을 포함할 수 있고, 제2 게이트 전극막(38)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.Referring to FIG. 10 , a second interlayer insulating film 37 , a second gate electrode film 38 , and a second interlayer insulating film 37 are sequentially formed on the result of the process to form a selection transistor. Hereinafter, for convenience of description, a stacked structure of the second interlayer insulating layer 37 , the second gate electrode layer 38 , and the second interlayer insulating layer 37 is referred to as a selection gate structure SGS. The second interlayer insulating layer 37 may include, for example, an oxide layer, and the second gate electrode layer 38 may include, for example, polysilicon doped with impurities.

이어서, 선택 게이트 구조물(SGS)을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀(H1, H2)에 매립된 질화막(35)을 노출시키는 제3 및 제4 홀(H3, H4)을 형성한다. 상기 제3 및 제4 홀(H3, H4)은 선택 트랜지스터의 채널이 형성될 영역이다.Subsequently, the selection gate structure SGS is selectively etched to form third and fourth holes H3 and H4 exposing the nitride layer 35 buried in the pair of first and second holes H1 and H2. do. The third and fourth holes H3 and H4 are regions where a channel of a selection transistor is formed.

도 11을 참조하면, 제3 및 제4 홀(H3, H4)에 의하여 드러나는 질화막(35) 및 그 하부의 질화막(32)을 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 선택적으로 제거한다. 이 공정 결과, 메모리 셀의 채널막이 형성될 한 쌍의 셀 채널 홀(H5, H6)과, 셀 채널 홀(H5, H6) 하부에 배치되어 이들을 상호 연결시키는 파이프 채널 홀(H7)이 형성된다. 이와 같이 본 발명의 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거하여, 프로파일의 손실없이 파이프 채널을 정확하게 형성할 수 있다. 또한, 종래에 문제시 되었던 파티클 발생을 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.Referring to FIG. 11, the nitride film 35 exposed by the third and fourth holes H3 and H4 and the nitride film 32 therebelow are selectively removed by a wet etching process using the etching composition according to the present invention do. As a result of this process, a pair of cell channel holes H5 and H6 where the channel film of the memory cell is to be formed and a pipe channel hole H7 disposed under the cell channel holes H5 and H6 and interconnecting them are formed. As such, by using the high-selectivity etching composition of the present invention, the nitride film can be completely and selectively removed for a sufficient period of time without loss of the oxide film, and the pipe channel can be accurately formed without loss of profile. In addition, it is possible to prevent particle generation, which has been a problem in the prior art, so that stability and reliability of the process can be secured.

이후 후속 공정, 예를 들어 플로팅 게이트 형성 공정 및 컨트롤 게이트 형성 공정 등을 수행하여 플래시 메모리 소자를 형성한다.Thereafter, a flash memory device is formed by performing subsequent processes, such as a floating gate formation process and a control gate formation process.

또 다른 일례로 반도체 소자 중 상변화 메모리 소자의 다이오드 형성 공정에 상술한 식각용 조성물이 이용되는 경우를 도면을 참조하여 구체적으로 설명하면 다음과 같다.As another example, a case in which the above-described composition for etching is used in a process of forming a diode of a phase change memory device among semiconductor devices will be described in detail with reference to the drawings.

도 12를 참조하면, 기판(40) 상에 도전 영역(41)을 노출하는 개구부를 갖는 절연구조물이 제공된다. 상기 도전 영역(41)은 예컨대 n+ 불순물 영역일 수 있다.Referring to FIG. 12 , an insulating structure having an opening exposing a conductive region 41 is provided on a substrate 40 . The conductive region 41 may be, for example, an n+ impurity region.

이어서, 개구부가 일부 매립하도록 폴리실리콘막(42)을 형성한 후, 불순물을 이온 주입하여 다이오드를 형성한다.Subsequently, after forming the polysilicon film 42 to partially fill the opening, a diode is formed by ion implanting impurities.

이어서, 폴리실리콘막(42) 상부에 티타늄실리사이드막(43)을 형성한다. 티타늄실리사이드막(43)은 티타늄막을 형성한 후 폴리실리콘막(42)과 반응하도록 열처리함으로써 형성될 수 있다.Next, a titanium silicide layer 43 is formed on the polysilicon layer 42 . The titanium silicide layer 43 may be formed by heat treatment to react with the polysilicon layer 42 after forming the titanium layer.

이어서, 티타늄실리사이드막(43) 상부에 티타늄질화막(44) 및 질화막(45)을 순서대로 형성한다.Subsequently, a titanium nitride layer 44 and a nitride layer 45 are sequentially formed on the titanium silicide layer 43 .

이어서, 하드마스크를 이용한 건식 식각 공정을 수행하여 형성된 다이오드 사이의 고립된 공간에 산화막(46)을 형성한 후, CMP 공정을 수행하여 각각 분리된 하부전극의 1차 구조를 형성한다.Subsequently, a dry etching process using a hard mask is performed to form an oxide film 46 in the isolated space between the formed diodes, and then a CMP process is performed to form the primary structure of each separated lower electrode.

도 13을 참조하면, 상기 공정 결과물에 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정을 실시하여 상부의 질화막(45)을 선택적으로 제거한다. 이와 같이 질화막 제거 시에 본 발명의 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실없이 충분한 시간 동안 질화막을 선택적으로 완전하게 제거할 수 있다. 또한, 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하여 반도체 소자 특성을 향상시킬 수 있다.Referring to FIG. 13 , a wet etching process using the composition for etching according to the present invention is performed on the result of the process to selectively remove the upper nitride film 45 . In this way, by using the high selectivity etching composition of the present invention when removing the nitride film, the nitride film can be selectively and completely removed for a sufficient period of time without loss of the oxide film. In addition, it is possible to improve the characteristics of a semiconductor device by preventing degradation of electrical characteristics and generation of particles due to damage to the film quality of the oxide film or etching of the oxide film.

이어서, 질화막(45)이 제거된 공간에 티타늄을 증착하여 하부전극을 형성한다.Subsequently, a lower electrode is formed by depositing titanium in the space where the nitride film 45 is removed.

이하 본 발명을 실시예를 통하여 상세히 설명하면 다음과 같다. 단, 하기 실시예는 본 발명을 예시하는 것일 뿐, 본 발명이 하기 실시예에 의해 한정되는 것은 아니다.Hereinafter, the present invention will be described in detail through examples. However, the following examples are only to illustrate the present invention, and the present invention is not limited by the following examples.

[[ 실시예Example 1 내지 3] 1 to 3]

하기 표 1의 실시예 1 내지 3의 조성은 실리카 형상이 구형이며, 단분산 형태의 실리카를 인산수용액(85중량% 수용액)에 첨가하여 제조하였다.The compositions of Examples 1 to 3 in Table 1 below have a spherical silica shape and were prepared by adding monodisperse silica to an aqueous solution of phosphoric acid (85% by weight aqueous solution).

성분ingredient 실시예 1Example 1 실시예 2Example 2 실시예 3Example 3 인산수용액(중량부)Phosphoric acid aqueous solution (parts by weight) 99.9599.95 99.8599.85 99.8599.85 실리카(중량부)Silica (parts by weight) 0.050.05 0.150.15 0.150.15 합계(중량부)Total (parts by weight) 100100 100100 100100 실리카 입자 사이즈silica particle size 30 nm30 nm 20 nm20 nm 30 nm30 nm 실리카 상silica phase 구형 단분산spherical monodisperse 구형 단분산spherical monodisperse 구형 단분산spherical monodispersity

[[ 비교예comparative example 1 내지 3] 1 to 3]

하기 표 2의 비교예 1 내지 3의 조성은 실리카 형상 및 실리카 입자 사이즈를 변화하여, 실시예와 동일한 방법으로 식각용 조성물을 제조하였다.Compositions of Comparative Examples 1 to 3 in Table 2 were changed in silica shape and silica particle size, and etching compositions were prepared in the same manner as in Examples.

성분ingredient 비교예 1Comparative Example 1 비교예 2Comparative Example 2 비교예 3Comparative Example 3 인산 수용액(중량부)Phosphoric acid aqueous solution (parts by weight) 99.9599.95 99.9599.95 99.9599.95 종래 실리카(중량부)Conventional silica (parts by weight) 0.050.05 0.050.05 0.050.05 합계(중량부)Total (parts by weight) 100100 100100 100100 실리카 입자 사이즈silica particle size 50nm50 nm 30nm30 nm 30nm30 nm 실리카 형상silica geometry 구형 단분산spherical monodisperse 땅콩형 다분산Peanut-like polydispersity 구형 다분산spherical polydispersity

[ 실험예 1] 식각량 측정 및 석출여부 [ Experimental Example 1] Etching amount measurement and precipitation

실시예 및 비교예에서 각각 제조된 식각용 조성물을 이용하여 165 ℃의 공정 온도에서 질화막 및 산화막에 대한 식각을 실시하였고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도를 측정하여 하기 표 3에 나타내었다. 하기 표 3의 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이다.Etching was performed on the nitride film and the oxide film at a process temperature of 165 ° C. using the etching composition prepared in Examples and Comparative Examples, respectively, using an ellipsometer (NANO VIEW, SEMG-1000), a thin film thickness measurement equipment Etch rates of the nitride film and the oxide film were measured and are shown in Table 3 below. The etching rate in Table 3 below is a value calculated by etching each film for 300 seconds and then dividing the difference between the film thickness before etching and the film thickness after etching by the etching time (minutes).

또한 석출여부 확인은 평가 후 반응기 기벽의 석출여부를 육안으로 확인하였다.In addition, the confirmation of precipitation was visually checked for precipitation on the reactor wall after evaluation.

구분division 질화막 식각속도(Å/min)Etch rate of nitride film (Å/min) 산화막 식각속도(Å/min)Oxide film etch rate (Å/min) 석출여부Precipitation 실시예 1Example 1 69.5669.56 0.440.44 석출 無no precipitation 실시예 2Example 2 69.7669.76 0.060.06 석출 無no precipitation 실시예 3Example 3 69.9469.94 0.020.02 석출 無no precipitation 비교예 1Comparative Example 1 69.4269.42 0.460.46 석출precipitation 비교예 2Comparative Example 2 69.7869.78 0.440.44 석출precipitation 비교예 3Comparative Example 3 68.2668.26 0.480.48 석출precipitation

20, 30, 40: 기판 21: 터널산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제 1 층간절연막
34: 제 1 게이트 전극막 37: 제 2 층간절연막
38: 제 2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막20, 30, 40: substrate 21: tunnel oxide film
22: polysilicon film 23: buffer oxide film
24: pad nitride film 25: trench
26: oxide film 26A: device isolation film
31: pipe gate electrode film 32, 35: nitride film
36: sacrificial film 33: first interlayer insulating film
34: first gate electrode film 37: second interlayer insulating film
38: second gate electrode film 41: conductive region
42: polysilicon film 43: titanium silicide film
44: titanium nitride film 45: nitride film
46: oxide film

Claims (6)

인산 및 실리카를 포함하고, 상기 실리카의 평균 입경이 1 내지 40 nm인 것을 포함하며,
상기 실리카는 구형이고, 단분산인 것을 포함하는 것인 실리콘 질화막 식각용 조성물.It includes phosphoric acid and silica, and the silica has an average particle diameter of 1 to 40 nm,
The silica is a composition for etching a silicon nitride film comprising a spherical and monodisperse one. 청구항 1에 있어서,
인산 100 중량부 대비 상기 실리카 0.01 내지 0.5 중량부를 포함하는 것인 실리콘 질화막 식각용 조성물.The method of claim 1,
A composition for etching a silicon nitride film comprising 0.01 to 0.5 parts by weight of the silica compared to 100 parts by weight of phosphoric acid. 삭제delete 청구항 1에 있어서,
용매로서 물을 더 포함하는 것인 실리콘 질화막 식각용 조성물.The method of claim 1,
A composition for etching a silicon nitride film further comprising water as a solvent. 청구항 1, 청구항 2 및 청구항 4 중 어느 한 항에 따른 식각용 조성물로 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device comprising the step of etching an insulating film with the etching composition according to any one of claims 1, 2, and 4. 청구항 5에 있어서,
상기 절연막이 질화막인 것인 반도체 소자의 제조방법. The method of claim 5,
A method of manufacturing a semiconductor device in which the insulating film is a nitride film.
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