KR102495270B1 - Narrow bezel display device - Google Patents

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이능희
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Abstract

비표시영역의 특정 위치에 쌍을 이루는 상부 댐 및 하부 댐과 트렌치를 조성하여, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여 씰런트와 배향 물질의 중첩을 최소화한다. 또한, 씰-영역의 하부에 형성된 트렌치에 의해, 씰런트와 하부 기판 간의 접촉 면적을 넓힌다. 이로써 상부 기판과 하부 기판 간의 접착력이 향상되는 디스플레이 장치를 제공할 수 있다. By creating a pair of upper and lower dams and a trench at a specific location in the non-display area, the width of the bezel is reduced to a certain level or less, while at the same time, the spread of the sealant and the alignment material are controlled to overlap the sealant and the alignment material. to minimize In addition, the contact area between the sealant and the lower substrate is widened by the trench formed under the seal-region. Accordingly, it is possible to provide a display device in which adhesion between the upper substrate and the lower substrate is improved.

Figure R1020220133122
Figure R1020220133122

Description

네로우 베젤 디스플레이 장치 {NARROW BEZEL DISPLAY DEVICE}Narrow Bezel Display Device {NARROW BEZEL DISPLAY DEVICE}

본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 외곽에서 상부 기판과 하부 기판을 합착하는 씰런트(Sealant)가, 신호배선 영역 또는 게이트 드라이버 영역에 중첩 배치됨으로써 베젤(Bezel) 폭을 줄일 수 있는 디스플레이 장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a bezel width can be reduced by overlapping a sealant for bonding an upper substrate and a lower substrate on the outside to a signal wiring area or a gate driver area. It is about a display device.

액정 디스플레이 장치는 상부 기판, 하부 기판 및 상부 기판과 하부 기판 사이에 형성된 액정층을 포함하여 구성된다. 액정 디스플레이 장치에 인가되는 전계에 의해 배향이 제어되는 액정층을 통과하는 광에 의해 화상이 표시된다. 즉, 액정 디스플레이 장치는 액정층의 배향에 의해 광의 투과도가 조절되어 화상이 표시되는 장치이다. 상부 기판과 하부 기판 사이에 액정층이 구비될 수 있도록, 디스플레이 장치의 표시영역의 외곽 주변부에 해당하는 비표시영역(또는, 베젤(Bezel)영역)에 씰런트가 도포되어, 외곽부에서 상부 기판과 하부 기판을 합착한다. A liquid crystal display device includes an upper substrate, a lower substrate, and a liquid crystal layer formed between the upper and lower substrates. An image is displayed by light passing through a liquid crystal layer whose alignment is controlled by an electric field applied to the liquid crystal display device. That is, the liquid crystal display device is a device in which light transmittance is adjusted by alignment of the liquid crystal layer to display an image. Sealant is applied to the non-display area (or bezel area) corresponding to the outer periphery of the display area of the display device so that the liquid crystal layer can be provided between the upper substrate and the lower substrate. and the lower substrate are bonded.

최근 디자인적인 측면에서, 베젤 폭이 줄어든 디스플레이 장치가 각광받고 있다. 이에, 업계에서는 디스플레이 장치에서 베젤 폭을 줄이기 위하여, 디스플레이 장치의 상부 기판과 하부 기판을 합착하기 위한 씰런트가 도포되는 영역, 즉, 씰-영역(Seal Region)의 면적을 줄이려는 노력을 계속하고 있다. 하지만, 씰-영역의 면적은, 상부 기판과 하부 기판 사이의 접착력과 비례관계에 있으므로, 씰-영역의 면적을 줄이는 데에는 한계가 있다. 씰-영역은, 씰런트와의 접착력이 좋지 않은 물질로 이루어진 영역 또는 외력에 파손되기 쉬운 영역을 회피하여 설계되어야 하기 때문에, 씰-영역과 비표시영역의 회로 영역을 중첩함으로써 베젤을 축소시키는 것은 한계가 있다. Recently, in terms of design, a display device with a reduced bezel width is in the spotlight. Therefore, in order to reduce the width of the bezel in the display device, the industry continues to make efforts to reduce the area where the sealant for bonding the upper and lower substrates of the display device is applied, that is, the area of the seal region. there is. However, since the area of the seal-region is proportional to the adhesive force between the upper and lower substrates, there is a limit to reducing the area of the seal-region. Since the seal area must be designed to avoid areas made of materials with poor adhesion to the sealant or areas easily damaged by external force, reducing the bezel by overlapping the seal area and the circuit area of the non-display area is There are limits.

또한, 씰런트는 상부 기판 또는 하부 기판에, 유동성이 있는 액체 상태에서 도포됨에 따라 퍼지거나 넘칠 수 있으므로, 씰-영역의 면적을 줄이는 데에는 한계가 있다.In addition, since the sealant may spread or overflow as it is applied to the upper substrate or the lower substrate in a liquid state having fluidity, there is a limit to reducing the area of the seal-region.

또한, 씰런트가 광경화되는 물질로 이루어진 경우, 씰런트를 경화하기 위하여 하부 기판의 외부에서 씰-영역을 향하여 UV와 같은 고에너지의 광이 조사되어야 한다. 이 때, 씰런트가 회로 영역 중에서 금속 배선이 촘촘한 밀도로 배치된 부분에까지 도포되거나 퍼지게 되면, 광을 반사시키는 금속 배선에 의해 광이 씰런트까지 도달하지 못함으로써, 씰런트가 경화되지 않을 수 있다. In addition, when the sealant is made of a photocurable material, high-energy light such as UV must be irradiated from the outside of the lower substrate toward the seal area in order to cure the sealant. At this time, if the sealant is applied or spreads to a portion of the circuit area where the metal wiring is densely arranged, the light cannot reach the sealant due to the metal wiring that reflects the light, so the sealant may not be hardened. .

게다가, 액정층의 배향을 위한 배향 물질 역시 상부 기판 또는 하부 기판에, 유동성이 있는 액체 상태에서 도포됨에 따라 퍼지거나 넘칠 수 있다. 도포된 배향 물질이 퍼져서 씰-영역까지 침범하는 경우, 씰런트와 배향 물질이 의도치 않게 중첩하게 된다. 씰런트와 배향 물질 간에는 접착력이 좋지 않기 때문에, 씰런트와 배향 물질이 중첩하는 면적이 넓어질수록, 상부 기판과 하부 기판 사이의 접착력이 저하된다. 따라서, 도포된 배향 물질이 퍼져서 씰-영역까지 침범하지 않도록 하기 위해서는, 씰-영역과 배향 물질이 도포된 영역은 소정 간격(또는, 마진)이 필요하게 된다. 씰-영역과 배향 물질이 도포된 영역 사이의 소정 간격은, 베젤 폭이 증가하는 요인이 된다. In addition, the alignment material for alignment of the liquid crystal layer may also spread or overflow as it is applied to the upper substrate or the lower substrate in a liquid state with fluidity. If the applied alignment material spreads and invades the seal-area, the sealant and the alignment material will overlap unintentionally. Since the adhesive force between the sealant and the alignment material is not good, the adhesive force between the upper substrate and the lower substrate decreases as the overlapping area between the sealant and the alignment material increases. Therefore, in order to prevent the applied alignment material from spreading to the seal area, a predetermined gap (or margin) is required between the seal area and the area where the alignment material is applied. A predetermined distance between the seal-area and the area where the alignment material is applied is a factor in increasing the width of the bezel.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 씰-영역과 회로 영역의 중첩에 의해, 상부 기판과 하부 기판 사이의 접착력을 향상시킴과 동시에 베젤 폭을 일정 수준 이하로 줄일 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다.The present invention has been devised to solve the above-mentioned conventional problems, and the narrow bezel display device according to the embodiment of the present invention improves the adhesion between the upper substrate and the lower substrate by overlapping the seal-region and the circuit region. It is an object of the present invention to provide a display device capable of reducing a bezel width to a certain level or less at the same time.

또한, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 씰-영역과 회로 영역이 중첩된 부분에서 발생할 수 있는 회로 영역의 파손을 최소화할 수 있는 범퍼를 구성함으로써, 회로 영역의 파손에 따른 금속 배선의 전식 내지 부식의 발생이 저감되는 디스플레이 장치를 제공하는 것을 목적으로 한다.In addition, the narrow bezel display device according to an embodiment of the present invention configures a bumper capable of minimizing damage to the circuit area that may occur in a portion where the seal area and the circuit area overlap, thereby reducing damage caused by damage to the circuit area. An object of the present invention is to provide a display device in which corrosion or corrosion of metal wiring is reduced.

또한, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여, 씰런트와 배향 물질의 중첩이 최소화되는 디스플레이 장치를 제공하는 것을 목적으로 한다.In addition, the narrow bezel display device according to an embodiment of the present invention is a display in which overlapping of the sealant and the alignment material is minimized by controlling the spread of the sealant and the alignment material while reducing the width of the bezel to a certain level or less. It aims to provide a device.

또한, 본 발명의 실시예에 따른 네로우 베젤 디스플레이 장치는, 씰-영역의 하부 또는 씰-영역의 인근의 하부에 형성된 트렌치(trench)에 의해, 씰런트와 하부 기판 간의 접촉 면적이 넓어짐으로써 상부 기판과 하부 기판 간의 접착력이 향상되는 디스플레이 장치를 제공하는 것을 목적으로 한다.In addition, in the narrow bezel display device according to an embodiment of the present invention, the contact area between the sealant and the lower substrate is widened by a trench formed in the lower part of the seal-region or in the vicinity of the seal-region, so that the upper It is an object of the present invention to provide a display device in which adhesion between a substrate and a lower substrate is improved.

또한, 디스플레이 장치의 베젤 폭을 감소시키는데 있어서, 씰-영역과 특정 회로 영역의 회피 설계 및 별도의 독립된 공정 프로세스 또는 마스크의 추가 없이 상부 기판과 하부 기판의 합착 불량 및 씰런트 하부의 회로의 파손에 따른 메탈 전식/부식 발생을 저감시켜 수 있는 구조를 제공하여 설계적/공정적 자유도가 높은 디스플레이 장치를 제공하는 것을 목적으로 한다.In addition, in reducing the bezel width of the display device, the seal-region and specific circuit region avoidance design and a separate independent process or mask are not added to prevent adhesion failure between the upper substrate and the lower substrate and damage to the circuit under the sealant. It is an object of the present invention to provide a display device having a high degree of freedom in design/process by providing a structure capable of reducing metal corrosion/corrosion according to the present invention.

전술한 목적을 달성하기 위해서, 본 발명은 액정을 개재하도록 서로 마주보며 배치된 상부 기판과 하부 기판을 포함하며, 상부 기판에는 복수의 상부 스페이서가 구비되고 하부 기판에는 복수의 하부 스페이서가 구비된다. 기판의 외곽부에는 복수의 외부신호배선이 배치된 게이트 링크부 및 게이트 드라이버가 구비된다. 상기 복수의 외부신호배선과 상기 게이트 드라이버는 복수의 브릿지 영역에 의해 전기적으로 연결된다. 베젤을 축소하기 위해 상기 게이트 링크부와 상기 게이트 드라이버가 배치된 영역의 일부와 중첩되도록 씰런트가 도포되는 씰-영역에 형성되어 상부 기판과 하부 기판이 합착된다. 복수의 브릿지 영역 각각에는 제1 금속층이 노출된 제1 컨택홀 및 제2 금속층이 노출된 제2 컨택홀 상부로, 상기 제1 컨택홀 및 상기 제2 컨택홀을 통해 상기 제1 금속층과 상기 제2 금속층을 연결하는 브릿지 전극이 구비된다. 하부 기판에 형성된 복수의 하부 스페이서는 상기 상부 스페이서와 대응되는 위치에 배치된 하부 스페이서 및 상기 복수의 브릿지 영역 중 적어도 하나 이상의 브릿지 영역과 중첩되어 배치된 하부 스페이서를 포함한다.In order to achieve the above object, the present invention includes an upper substrate and a lower substrate disposed to face each other so as to interpose liquid crystals, the upper substrate is provided with a plurality of upper spacers and the lower substrate is provided with a plurality of lower spacers. A gate link portion and a gate driver in which a plurality of external signal wires are disposed are provided on the outer portion of the substrate. The plurality of external signal wires and the gate driver are electrically connected by a plurality of bridge areas. In order to reduce the bezel, the upper substrate and the lower substrate are bonded to each other by being formed in a seal area where a sealant is applied so as to overlap a portion of the area where the gate link portion and the gate driver are disposed. In each of the plurality of bridge regions, the first metal layer and the second contact hole are formed through the first contact hole and the second contact hole to the top of the first contact hole through which the first metal layer is exposed and the second contact hole through which the second metal layer is exposed. A bridge electrode connecting the two metal layers is provided. The plurality of lower spacers formed on the lower substrate include a lower spacer disposed at a position corresponding to the upper spacer and a lower spacer disposed overlapping with at least one bridge area among the plurality of bridge areas.

또한, 비표시영역의 특정 위치에 쌍을 이루는 상부 댐 및 하부 댐과 트렌치를 조성하여, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여 씰런트와 배향 물질의 중첩을 최소화한다. 또한, 씰-영역의 하부에 형성된 트렌치에 의해, 씰런트와 하부 기판 간의 접촉 면적을 넓힌다. In addition, by forming a pair of upper and lower dams and a trench at a specific location in the non-display area, the width of the bezel is reduced to a certain level or less, and at the same time, the spread of the sealant and the alignment material are controlled to minimize the overlap of In addition, the contact area between the sealant and the lower substrate is widened by the trench formed under the seal-region.

본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 액정층을 개재하여 서로 마주보는 제1 기판 및 제2 기판; 제1 기판과 제2 기판이 서로 합착되도록, 제1 기판과 제2 기판 사이의 비표시영역에 배치되는 씰런트; 액정층의 액정의 초기 배향 방향을 결정하는 위치인, 제1 기판과 제2 기판 사이의 표시영역에서 서로 마주보며 배치되는 상부 배향막 및 하부 배향막; 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역; 제1 기판에서 제2 기판을 향해 솟은 하부 댐과 제2 기판에서 제 1기판을 향해 달린 상부 댐을 포함하는 오버랩방지영역; 및 씰런트가 흘러 들어갈 수 있도록, 복수의 트렌치를 포함하는 트렌치영역을 포함한다. 이 때, 오버랩방지영역과 트렌치영역은, 터치배선영역과 게이트 드라이버의 경계에 인접하여 배치되고 서로 중첩하는 것을 특징으로 한다. A display device partitioned into a display area for displaying an image and a non-display area around the display area according to an embodiment of the present invention, comprising: a first substrate and a second substrate facing each other via a liquid crystal layer; a sealant disposed in a non-display area between the first substrate and the second substrate so that the first substrate and the second substrate are adhered to each other; an upper alignment layer and a lower alignment layer disposed to face each other in a display area between the first substrate and the second substrate, which are positions determining an initial alignment direction of liquid crystal in the liquid crystal layer; a gate link unit, gate driver, and touch wiring area disposed in the non-display area; an overlap prevention region including a lower dam rising from the first substrate toward the second substrate and an upper dam extending from the second substrate toward the first substrate; and a trench region including a plurality of trenches through which the sealant flows. At this time, the overlap prevention region and the trench region are characterized in that they are disposed adjacent to the boundary between the touch wiring region and the gate driver and overlap each other.

다른 측면에서, 본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 제1 기판; 디스플레이 장치의 외곽을 둘러 배치되는 UV 경화 썰런트; UV 경화 씰런트에 의해 둘러싸이는 배향막; 디스플레이 장치의 베젤 폭을 최소화도록, 비표시영역에서 UV 경화 씰런트와 배향막의 중첩을 방지하는 위치에 배치되는 제1 구조물을 포함하는 것을 특징으로 한다.In another aspect, in a display device partitioned into a display area for displaying an image and a non-display area around the display area according to an embodiment of the present invention, the first substrate; UV curing sullent disposed around the periphery of the display device; an alignment layer surrounded by a UV curing sealant; It is characterized in that it includes a first structure disposed at a position to prevent overlapping of the UV curing sealant and the alignment layer in the non-display area so as to minimize the bezel width of the display device.

본 발명의 실시예에 따라, 씰-영역과 회로 영역의 중첩에 의해, 상부 기판과 하부 기판 사이의 접착력을 향상시킴과 동시에 베젤 폭을 일정 수준 이하로 줄일 수 있는 디스플레이 장치를 제공할 수 있다.According to an embodiment of the present invention, it is possible to provide a display device capable of reducing a bezel width to a certain level or less while improving adhesion between an upper substrate and a lower substrate by overlapping a seal-region and a circuit region.

또한, 본 발명의 실시예에 따라, 씰-영역과 회로 영역이 중첩된 부분에서 발생할 수 있는 회로 영역의 파손을 최소화할 수 있는 범퍼를 구성함으로써, 회로 영역의 파손에 따른 금속 배선의 전식 내지 부식의 발생이 저감되는 디스플레이 장치를 제공할 수 있다.In addition, according to an embodiment of the present invention, by constructing a bumper capable of minimizing damage to the circuit area that may occur in a portion where the seal area and the circuit area overlap, corrosion or corrosion of metal wiring due to damage to the circuit area It is possible to provide a display device in which occurrence of is reduced.

또한, 본 발명의 실시예에 따라, 베젤 폭을 일정 수준 이하로 줄이면서도 동시에 씰런트의 퍼짐과 배향 물질의 퍼짐을 제어하여, 씰런트와 배향 물질의 중첩이 최소화 되는 디스플레이 장치를 제공할 수 있다. In addition, according to an embodiment of the present invention, it is possible to provide a display device in which overlapping of the sealant and the alignment material is minimized by controlling the spread of the sealant and the alignment material while reducing the width of the bezel to a certain level or less. .

또한, 본 발명의 실시예에 따라, 씰-영역의 하부 또는 씰-영역의 인근의 하부에 형성된 트렌치에 의해, 씰런트와 하부 기판 간의 접촉 면적이 넓어짐으로써 상부 기판과 하부 기판 간의 접착력이 향상되는 디스플레이 장치를 제공할 수 있다. In addition, according to an embodiment of the present invention, the contact area between the sealant and the lower substrate is widened by the trench formed under the seal-region or under the vicinity of the seal-region, so that the adhesion between the upper substrate and the lower substrate is improved. A display device may be provided.

본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.Since the content of the invention described in the problem to be solved, the means for solving the problem, and the effect above does not specify the essential features of the claim, the scope of the claim is not limited by the matters described in the content of the invention.

도 1은 본 발명의 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2는 본 발명의 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 디스플레이 장치의 상부 스페이서 및 하부 스페이서를 설명하기 위한 개략적인 평면도와 단면도들이다.
도 4a는 본 발명의 실시예에 따른 디스플레이 장치의 비표시영역의 일부를 확대하여 나타낸 평면도이다.
도 4b는 도4a에 도시된 A에서부터 A'까지 연장된 라인을 따라 대응되는 영역에 대한 단면도이다.
도 4c는 도 4b에 대응하여, 다른 실시예를 표시한, 본 발명의 실시예에 따른 디스플레이 장치의 비표시영역의 일부를 확대하여 나타낸 영역에 대한 단면도이다.
도 5는 는 본 발명의 실시예에 따른 디스플레이 패널의 비표시영역을 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 디스플레이 패널의 비표시영역을 개략적으로 나타낸 도면이다.
도 7a 내지 도 7h는 도 5에 도시된 오버랩방지영역에 대응되는 평면도들이다.
도 8a 내지 도 8d는 도 5에 도시된 오버랩방지영역 및 트렌치영역에 대응되는 평면도들이다.1 is a schematic plan view of a display device according to an embodiment of the present invention.
2 is a schematic cross-sectional view of a display device according to an embodiment of the present invention.
3A to 3D are schematic plan views and cross-sectional views for explaining an upper spacer and a lower spacer of a display device according to an embodiment of the present invention.
4A is a plan view illustrating an enlarged portion of a non-display area of a display device according to an exemplary embodiment of the present invention.
FIG. 4B is a cross-sectional view of a corresponding region along a line extending from A to A' shown in FIG. 4A.
FIG. 4C is a cross-sectional view of an enlarged portion of a non-display area of a display device according to an exemplary embodiment of the present invention, corresponding to FIG. 4B .
5 is a diagram schematically illustrating a non-display area of a display panel according to an embodiment of the present invention.
6 is a diagram schematically illustrating a non-display area of a display panel according to an embodiment of the present invention.
7A to 7H are plan views corresponding to the anti-overlap area shown in FIG. 5 .
8A to 8D are plan views corresponding to the anti-overlap area and the trench area shown in FIG. 5 .

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 다양한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 다양한 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods of achieving them, will become apparent with reference to the various embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the various embodiments disclosed below, but will be implemented in various different forms, and only these various embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to completely inform the person who has the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative, so the present invention is not limited to the details shown. Like reference numbers designate like elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in this specification is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of a positional relationship, for example, 'on top of', 'on top of', 'at the bottom of', 'next to', etc. Or, unless 'directly' is used, one or more other parts may be located between the two parts.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, 'immediately' or 'directly' when a temporal precedence relationship is described in terms of 'after', 'following', 'next to', 'before', etc. It can also include non-continuous cases unless is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

본 발명의 여러 다양한 실시예의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 다양한 실시예가 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the various embodiments can be implemented independently of each other or can be implemented together in an association relationship. may be

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다. Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 디스플레이 장치를 개략적으로 나타내는 평면도이며, 도 2는 본 발명의 실시예에 따른 디스플레이 패널의 표시영역에 대한 개략적인 단면도이다. 1 is a plan view schematically illustrating a display device according to an exemplary embodiment of the present invention, and FIG. 2 is a schematic cross-sectional view of a display area of a display panel according to an exemplary embodiment of the present invention.

도 1 및 도 2를 참조하면, 디스플레이 장치(10)는 광을 출력하는 복수의 화소(P)들이 구비된 디스플레이 패널(100)을 포함한다. 복수의 화소(P)들이 구비된 부분은 표시영역(DA)으로, 표시영역(DA)의 외곽 주변은 비표시영역(NDA)으로 구획된다. 디스플레이 패널(100)이 액정 패널로 구현될 경우, 디스플레이 패널(100)은 제1 기판(110)과 제2 기판(115)이 서로 대향하여 소정의 간격으로 이격되어 있다. 이격된 제1 기판(110)과 제2 기판(115) 사이에, 표시영역(DA)에 대응하여 액정이 충진된 액정층(LC)이 구성된다. 이 때, 제1 기판(110)은 복수의 박막 트랜지스터 (Thin Film Transistor: TFT)들이 형성된 TFT 어레이 기판일 수 있고, 제2 기판(115)은 복수의 화소(P)들에 대응하는 컬러필터층(CF)이 형성된 컬러필터 기판일 수 있다. 또는, 제2 기판(115)은 복수의 박막 트랜지스터 (Thin Film Transistor: TFT)들이 형성된 TFT 어레이 기판일 수 있고, 제1 기판(110)은 복수의 화소(P)들에 대응하는 컬러필터층(CF)이 형성된 컬러필터 기판일 수 있다. 또는, 제1 기판(110) 및 제2 기판(115) 중 하나에 컬러필터층(CF)과 TFT 어레이가 함께 구성될 수도 있다. 제1 기판(110)과 제2 기판(115) 중 적어도 하나에는 공통전극(140)과 화소전극(150)이 구비된다. 공통전극(140)과 화소전극(150)에 각각 인가되는 전압의 차이에 의하여 형성되는 수직 또는 수평 전계에 의해, 제1 기판(110)과 제2 기판(115) 사이의 액정의 배향이 제어된다. Referring to FIGS. 1 and 2 , the display device 10 includes a display panel 100 having a plurality of pixels P outputting light. A portion including the plurality of pixels P is divided into a display area DA, and an outer periphery of the display area DA is partitioned into a non-display area NDA. When the display panel 100 is implemented as a liquid crystal panel, in the display panel 100, the first substrate 110 and the second substrate 115 face each other and are separated from each other by a predetermined interval. Between the first substrate 110 and the second substrate 115 spaced apart from each other, a liquid crystal layer LC filled with liquid crystal is formed corresponding to the display area DA. In this case, the first substrate 110 may be a TFT array substrate on which a plurality of thin film transistors (TFTs) are formed, and the second substrate 115 is a color filter layer corresponding to the plurality of pixels P. CF) may be a color filter substrate formed thereon. Alternatively, the second substrate 115 may be a TFT array substrate on which a plurality of thin film transistors (TFTs) are formed, and the first substrate 110 is a color filter layer (CF) corresponding to a plurality of pixels (P). ) may be a color filter substrate formed thereon. Alternatively, the color filter layer CF and the TFT array may be formed together on one of the first substrate 110 and the second substrate 115 . A common electrode 140 and a pixel electrode 150 are provided on at least one of the first substrate 110 and the second substrate 115 . The alignment of the liquid crystal between the first substrate 110 and the second substrate 115 is controlled by a vertical or horizontal electric field formed by a difference in voltage applied to the common electrode 140 and the pixel electrode 150, respectively. .

또한, 디스플레이 장치(10)는 액정 패널의 광원으로서, 액정 패널의 하부에 배치되는 백라이트유닛(Backlight Unit)을 포함한다. 또한, 디스플레이 장치(10)는 액정 패널을 구동시키기 위한 각종의 구동 회로부를 포함한다. 구동 회로부는 PCB(printed circuit board)에 구현될 수 있다. 구동 회로부는, 액정 패널 외곽의 일 측면에 형성된 게이트 패드부(G_Pad) 및 데이터 패드부(D_Pad)와 연결된다. 구동 회로부는 액정 패널의 게이트 드라이버와 데이터 드라이버를 구동한다. In addition, the display device 10 includes a backlight unit disposed under the liquid crystal panel as a light source of the liquid crystal panel. In addition, the display device 10 includes various driving circuit units for driving the liquid crystal panel. The driving circuit unit may be implemented on a printed circuit board (PCB). The driving circuit unit is connected to a gate pad unit G_Pad and a data pad unit D_Pad formed on one side of the outer edge of the liquid crystal panel. The driving circuit unit drives the gate driver and data driver of the liquid crystal panel.

도 1 및 도 2를 참조하면, 제1 기판(110)은 표시영역(DA)과 그 주변의 비표시영역(NDA)로 구획된다. 표시영역(DA)에는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 상호 교차하여 배치되며, 게이트 라인(GL)과 데이터 라인(DL)이 교차하여 정의된 각각의 화소(P) 영역마다 박막 트랜지스터(130)가 구비되어 있다. 예를 들어, 디스플레이 패널(100)에서는 N개의 게이트 라인(GL)과 M개의 데이터 라인(DL)이 교차하여 M*N개의 화소(P)가 구비될 수 있다. 디스플레이 패널(100)의 일부 실시예에서는 서로 인접한 화소(P) 간에 게이트 라인(GL) 또는 데이터 라인(DL)을 서로 공유하는 구조로 설계될 수도 있다. 따라서, 디스플레이 패널(100)에서는 M×N 보다 더 많은 개수의 화소(P)가 구비될 수도 있다. 각 화소(P) 영역에 구비된 박막 트랜지스터(130)는 게이트 라인(GL)과 데이터 라인(DL)에 접속되어, 게이트 라인(GL)에 인가되는 게이트 신호에 따라 스위칭되고, 데이터 라인(DL)으로부터 인가되는 데이터 신호를 화소전극(150)에 공급한다. 화소전극(150)은 박막 트랜지스터(130)에 접속되어 박막 트랜지스터(130)로부터 공급되는 데이터 신호에 따라 전계를 형성하고, 형성된 전계에 의해 액정층(LC)의 액정 배향이 조절된다.Referring to FIGS. 1 and 2 , the first substrate 110 is divided into a display area DA and a non-display area NDA around the display area DA. In the display area DA, a plurality of gate lines GL and data lines DL are disposed to cross each other, and each pixel P area defined by crossing the gate lines GL and the data lines DL A thin film transistor 130 is provided. For example, in the display panel 100, M*N pixels P may be provided by crossing N gate lines GL and M data lines DL. In some embodiments of the display panel 100, a structure in which the gate line GL or the data line DL is shared between adjacent pixels P may be designed. Accordingly, the display panel 100 may include more pixels P than M×N. The thin film transistor 130 provided in each pixel region P is connected to the gate line GL and the data line DL, is switched according to a gate signal applied to the gate line GL, and is connected to the data line DL. The data signal applied from is supplied to the pixel electrode 150 . The pixel electrode 150 is connected to the thin film transistor 130 to form an electric field according to a data signal supplied from the thin film transistor 130, and the liquid crystal alignment of the liquid crystal layer LC is controlled by the generated electric field.

도 2에서는, 설명의 편의를 위하여 디스플레이 패널(100)의 표시영역(DA)에 배치된 세 개의 화소(P)를 도시하고 있다. 각 화소(P)에 형성된 박막 트랜지스터(130)는, 제1 기판(110) 상에 형성된 게이트 전극(131), 액티브층(132), 제1 전극(133) 및 제2 전극(134)을 포함한다. 보다 구체적으로, 제1 기판(110) 상에 게이트 라인(GL)과 전기적으로 연결된 게이트 전극(131)이 형성되고, 게이트 전극(131) 상에는 게이트 절연층(121)이 형성되어 있다. 게이트 절연층(121) 상에 채널이 형성되는 액티브층(132)이 형성되고, 액티브층(132) 상에 데이터 라인(DL)과 전기적으로 연결된 제1 전극(134) 및 화소전극(150)과 전기적으로 연결된 제2 전극(133)이 형성된다. 액티브층(132)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등으로 형성될 수 있다. In FIG. 2 , three pixels P disposed in the display area DA of the display panel 100 are illustrated for convenience of explanation. The thin film transistor 130 formed in each pixel P includes a gate electrode 131, an active layer 132, a first electrode 133, and a second electrode 134 formed on the first substrate 110. do. More specifically, a gate electrode 131 electrically connected to the gate line GL is formed on the first substrate 110 , and a gate insulating layer 121 is formed on the gate electrode 131 . An active layer 132 in which a channel is formed is formed on the gate insulating layer 121, and the first electrode 134 and the pixel electrode 150 electrically connected to the data line DL are formed on the active layer 132. A second electrode 133 electrically connected is formed. The active layer 132 may be formed of amorphous silicon, polycrystalline silicon, or an oxide semiconductor.

제1 기판(110) 상의 박막 트랜지스터(130)를 덮도록 평탄화층(122)이 형성된다. 평탄화층(122)은 박막 트랜지스터(130) 상부에 평탄한 표면을 형성한다. 평탄화층(122)은 포토 아크릴(Photo-Acryl: PAC) 등과 같은 유기 절연 물질로 형성될 수 있다. 박막 트랜지스터(130)와 평탄화층(122) 사이에, 별도의 패시베이션층(PAS)이 구성될 수 있다. 예를 들어, 박막 트랜지스터(130)와 평탄화층(122) 사이에 구비되는 패시베이션층(PAS)은 실리콘 계열의 무기 절연 물질로 형성될 수 있다. A planarization layer 122 is formed to cover the thin film transistor 130 on the first substrate 110 . The planarization layer 122 forms a flat surface on the thin film transistor 130 . The planarization layer 122 may be formed of an organic insulating material such as photo-acrylic (PAC). A separate passivation layer (PAS) may be formed between the thin film transistor 130 and the planarization layer 122 . For example, the passivation layer (PAS) provided between the thin film transistor 130 and the planarization layer 122 may be formed of a silicon-based inorganic insulating material.

평탄화층(122) 상에 공통전극(140)이 형성된다. 공통전극(140)은 화소전극(150)과의 사이에서 전계를 형성함으로써 액정을 구동한다. 도 2에서는 화소전극(150)이 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(133)과 전기적으로 연결되는 부분을 도시하고 있기 때문에, 마치 공통전극(140)이 각 화소(P) 마다 분리된 것처럼 도시되어 있다. 그러나, 공통전극(140)은, 화소전극(150)이 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(133)과 전기적으로 연결되는 부분 이외의 부분에서, 각 화소(P)의 공통전극(140)은 별도의 컨택홀을 통해 공통전극 라인을 따라 서로 전기적으로 연결될 수 있다. A common electrode 140 is formed on the planarization layer 122 . The common electrode 140 drives the liquid crystal by forming an electric field between the common electrode 140 and the pixel electrode 150 . Since FIG. 2 shows a portion where the pixel electrode 150 is electrically connected to the first electrode 133 of the thin film transistor 130 through the contact hole, it is as if the common electrode 140 is provided for each pixel P. They are shown as separated. However, the common electrode 140 is the common electrode of each pixel P, except for the portion where the pixel electrode 150 is electrically connected to the first electrode 133 of the thin film transistor 130 through the contact hole. 140 may be electrically connected to each other along the common electrode line through a separate contact hole.

또한, 각 화소(P)마다 별도의 공통전극(140)을 구비할 수도 있지만, 서로 인접한 복수의 화소(P)가 하나의 공통전극 블록(block)을 공유할 수도 있다. 이로써, 화면의 일 프레임 기간을 시분할하여, 일 구간에서 공통전극 라인으로 터치 입력을 감지하기 위한 신호를 인가하는 방식으로 터치 감지가 되는, 디스플레이 패널(100)을 구현할 수 있다. 각 공통전극 블록으로부터 개별적인 공통전극 라인이 연장되어, 각 공통전극 라인은 게이트 라인(GL) 또는 데이터 라인(DL)과 적어도 일부가 중첩되도록 배치될 수 있다. 공통전극 라인은 박막 트랜지스터(130) 상에서, 박막 트랜지스터(130)와 공통전극 블록 사이에 배치될 수 있다. 또는, 공통전극 라인은 박막 트랜지스터(130)의 아래에 배치될 수 있다. 또는, In addition, although each pixel P may have a separate common electrode 140 , a plurality of adjacent pixels P may share one common electrode block. Accordingly, the display panel 100 capable of sensing a touch can be implemented by time-dividing one frame period of the screen and applying a signal for sensing a touch input to the common electrode line in one section. An individual common electrode line may extend from each common electrode block, and each common electrode line may be disposed to overlap at least a portion of the gate line GL or the data line DL. The common electrode line may be disposed on the thin film transistor 130 and between the thin film transistor 130 and the common electrode block. Alternatively, the common electrode line may be disposed below the thin film transistor 130 . or,

박막 트랜지스터(130)의 아래에 공통전극 라인이 배치되는 경우, 공통전극 라인과 박막 트랜지스터(130) 사이에는 박막 트랜지스터(130) 상에 형성되는 평탄화층(122)과는 다른, 고내열성 평탄화층이 구비될 수 있다. 예를 들어, 제1 기판(110) 상에 복수의 공통전극 라인이 형성되고, 공통전극 라인 상에 실리콘 계열의, 고내열성 평탄화층(Silicon on Glass: SOG)이 형성되고, 고내열성 평탄화층 상에 박막 트랜지스터(130)가 형성될 수 있다. When the common electrode line is disposed under the thin film transistor 130, a planarization layer with high heat resistance, different from the planarization layer 122 formed on the thin film transistor 130, is disposed between the common electrode line and the thin film transistor 130. may be provided. For example, a plurality of common electrode lines are formed on the first substrate 110, a silicon-based, high heat resistance planarization layer (Silicon on Glass: SOG) is formed on the common electrode line, and a high heat resistance planarization layer is formed on the first substrate 110. The thin film transistor 130 may be formed in the.

공통전극 라인은 후술할 터치배선에 의하여, 비표시영역(NDA)에서, 표시영역(DA)과 비표시영역(NDA)의 경계를 따라 연장되어, 터치 드라이버와 연결될 수 있다.The common electrode line may extend along the boundary of the display area DA and the non-display area NDA in the non-display area NDA by a touch wire to be described later, and may be connected to the touch driver.

공통전극(140)과 화소전극(150) 사이에는 두 전극을 절연시키기 위한 절연층(123)이 형성된다. 절연층(123)은 공통전극(140)을 보호함과 동시에 공통전극(140) 상부에 평탄한 표면을 형성한다. 절연층(123)은 평탄화층(122)과 동일한 물질로 형성될 수도 있고, 패시베이션층(PAS)과 동일한 물질로 형성될 수도 있다. 즉, 절연층(123)은 곧 평탄화층(122)이거나, 패시베이션층(PAS)일 수 있다. 또는, 절연층(123)은 패시베이션층 및 평탄화층(122)과는 상이한 절연 물질로 형성될 수도 있다.An insulating layer 123 is formed between the common electrode 140 and the pixel electrode 150 to insulate the two electrodes. The insulating layer 123 protects the common electrode 140 and forms a flat surface on the common electrode 140 . The insulating layer 123 may be formed of the same material as the planarization layer 122 or the same material as the passivation layer PAS. That is, the insulating layer 123 may be a planarization layer 122 or a passivation layer (PAS). Alternatively, the insulating layer 123 may be formed of an insulating material different from that of the passivation layer and the planarization layer 122 .

화소전극(150)은 평탄화층(122) 및 절연층(123)에 형성된 컨택홀을 통해 박막 트랜지스터(130)의 제1 전극(133)과 전기적으로 연결된다. 화소전극(150)과 공통전극(140)은 인듐 틴 옥사이드(Indium tin oxide, ITO)와 같은, 투명 도전성 물질로 형성될 수 있으며, 화소전극(150)에는 공통전극(140)과 수평 전계를 형성하도록 복수의 슬릿(Slit)이 형성될 수 있다. 그러나 이는 예시적일 뿐, 공통전극(140)과 화소전극(150)간의 구조 및 배치관계가 이에 한정되지는 않는다. 따라서, 일부 실시예에서는 공통전극(140)이 화소전극(150) 상부에 배치되거나 화소전극(150)과 공통전극(140)이 동일층에 배치될 수도 있다. 또한 일부 실시예에서는, 화소전극(150) 대신에 공통전극(140)이 복수의 슬릿(Slit)을 가지도록 형성될 수도 있다.The pixel electrode 150 is electrically connected to the first electrode 133 of the thin film transistor 130 through a contact hole formed in the planarization layer 122 and the insulating layer 123 . The pixel electrode 150 and the common electrode 140 may be formed of a transparent conductive material such as indium tin oxide (ITO), and a horizontal electric field is formed between the common electrode 140 and the pixel electrode 150. A plurality of slits (Slit) may be formed to. However, this is only exemplary, and the structure and arrangement relationship between the common electrode 140 and the pixel electrode 150 are not limited thereto. Accordingly, in some embodiments, the common electrode 140 may be disposed above the pixel electrode 150, or the pixel electrode 150 and the common electrode 140 may be disposed on the same layer. Also, in some embodiments, the common electrode 140 may be formed to have a plurality of slits instead of the pixel electrode 150 .

도 2를 참조하면, 제1 기판(110)에 대향하여 배치된 제2 기판(115)은 디스플레이 패널(100)의 컬러필터 기판이다. 제2 기판(115)는 복수의 화소(P)에 차광 영역과 개구 영역을 각각 구획하는 블랙 매트릭스(BM)와 컬러필터층(CF)이 구비된다. 블랙 매트릭스(BM)가 형성된 영역은 차광 영역으로 정의되고, 블랙 매트릭스(BM)가 형성되지 않은 영역은 개구 영역으로 정의된다. 블랙 매트릭스(BM)에 의한 차광 영역에는 박막 트랜지스터(130), 데이터 라인(DL), 게이트 라인(GL) 등과 같은 다양한 구동 소자 및 배선이 형성된다. 개구 영역에는 화소전극(150)과 공통전극(140)이 형성된다. 도 2에서는 디스플레이 패널(100)의 게이트 라인(GL)을 따라 절단된 단면을 도시하고 있기 때문에 블랙 매트릭스(BM)가 연속적으로 연장되어 있다. 즉, 도 2에서는 차광 영역에서의 단면도를 도시하고 있다. 하지만 개구 영역에는 블랙 매트릭스(BM)가 형성되어 있지 않다. 블랙 매트릭스(BM)는 서로 인접한 두 화소(P) 사이에 배치됨에 따라, 하부의 데이터 라인(DL), 박막 트랜지스터(130) 과 같은, 외광을 반사할 수 있는 구조물을 가리도록 배치되어 있다. Referring to FIG. 2 , the second substrate 115 disposed to face the first substrate 110 is a color filter substrate of the display panel 100 . The second substrate 115 includes a black matrix (BM) and a color filter layer (CF) for partitioning a light-blocking area and an opening area, respectively, in the plurality of pixels (P). An area where the black matrix BM is formed is defined as a light blocking area, and an area where the black matrix BM is not formed is defined as an opening area. Various driving elements and wires, such as the thin film transistor 130, data line DL, and gate line GL, are formed in the light blocking region by the black matrix BM. The pixel electrode 150 and the common electrode 140 are formed in the opening area. Since FIG. 2 shows a cross section cut along the gate line GL of the display panel 100, the black matrix BM continuously extends. That is, FIG. 2 shows a cross-sectional view in the light blocking area. However, the black matrix BM is not formed in the opening area. As the black matrix BM is disposed between two adjacent pixels P, it is disposed to cover structures capable of reflecting external light, such as the lower data line DL and the thin film transistor 130 .

제2 기판(115)에는 디스플레이 패널(100)의 각 화소(P)에 대응하여 복수의 컬러필터(CF1, CF2, CF3)가 형성된다. 즉, 컬러필터층(CF)은 컬러필터(CF1, CF2, CF3)를 포함한다. 구체적으로, 적색 화소(R), 녹색 화소(G) 및 청색 화소(B) 각각의 개구 영역에 대응하도록 컬러필터(CF1, CF2, CF3)가 형성된다. 컬러필터(CF1, CF2, CF3) 각각의 일부 영역은 블랙 매트릭스(BM)와 중첩될 수 있다. 도 2에 도시된 실시예에서, 블랙 매트릭스(BM)가, 컬러필터층(CF)보다, 제2 기판(115)에 더 가깝게 배치되어 있다. 하지만, 일부 다른 실시예에서는 인접한 화소(P) 간에 빛이 새어나가는 것을 저감하기 위해, 컬러필터층(CF)이, 블랙 매트릭스(BM)보다, 제2 기판(115)에 더 가깝게 배치되고, 블랙 매트릭스(BM)가 제1 기판(110)의 표면에 배치될 수도 있다. A plurality of color filters CF1 , CF2 , and CF3 are formed on the second substrate 115 to correspond to each pixel P of the display panel 100 . That is, the color filter layer CF includes color filters CF1, CF2, and CF3. Specifically, the color filters CF1, CF2, and CF3 are formed to correspond to the opening areas of the red pixel R, the green pixel G, and the blue pixel B, respectively. A partial area of each of the color filters CF1 , CF2 , and CF3 may overlap the black matrix BM. In the embodiment shown in FIG. 2 , the black matrix BM is disposed closer to the second substrate 115 than the color filter layer CF. However, in some other embodiments, in order to reduce leakage of light between adjacent pixels P, the color filter layer CF is disposed closer to the second substrate 115 than the black matrix BM, and the black matrix (BM) may be disposed on the surface of the first substrate 110 .

블랙 매트릭스(BM) 및 컬러필터층(CF)을 덮도록, 제2 기판(115)에 오버 코팅층(OC)이 형성된다. 오버 코팅층(OC)은 블랙 매트릭스(BM), 컬러필터층(CF)을 덮어, 제2 기판(115)에 평탄한 표면을 제공하기 위한 층이다. 또한, 오버 코팅층(OC)는 컬러필터층(CF)의 각종 안료에 의한 액정 오염을 방지한다. 예를 들어, 오버 코팅층(OC)은 아크릴 계열의 레진이나 에폭시 계열의 레진으로 구성될 수 있다. 또는, 오버 코팅층(OC)은 평탄화층(122)과 동일한 물질로 구성될 수 있다. An overcoat layer OC is formed on the second substrate 115 to cover the black matrix BM and the color filter layer CF. The overcoating layer OC is a layer for providing a flat surface to the second substrate 115 by covering the black matrix BM and the color filter layer CF. In addition, the overcoating layer OC prevents liquid crystal contamination by various pigments of the color filter layer CF. For example, the overcoating layer OC may be made of an acryl-based resin or an epoxy-based resin. Alternatively, the overcoating layer OC may be made of the same material as the planarization layer 122 .

제1 기판(110)의 비표시영역(NDA)에는 패드부(PAD), 데이터 링크부(D_Link), 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)가 구비된다. 패드부(PAD)는 데이터 패드부(D_Pad) 및 게이트 패드부(G_Pad)를 포함한다. 게이트 패드부(G_Pad)는 데이터 패드부(D_Pad)의 일측에 형성되어 외부의 구동 회로부에 접속된다. 데이터 패드부(D_Pad)는 제1 기판(110)의 비표시영역(NDA)의 일측에 형성되어 외부 구동 회로부에 접속될 수 있다. 또한 데이터 패드부(D_Pad)에는 집적 회로(Integrated Circuit; IC) 구조의 데이터 드라이버가 칩-온-글래스(Chip-On-Glass; COG) 방식으로 제1 기판(110)에 직접 접속될 수도 있다. A pad part PAD, a data link part D_Link, a gate link part G_Link, and a gate driver GIP are provided in the non-display area NDA of the first substrate 110 . The pad part PAD includes a data pad part D_Pad and a gate pad part G_Pad. The gate pad part G_Pad is formed on one side of the data pad part D_Pad and is connected to an external driving circuit. The data pad part D_Pad may be formed on one side of the non-display area NDA of the first substrate 110 and connected to an external driving circuit part. In addition, a data driver of an integrated circuit (IC) structure may be directly connected to the first substrate 110 in the data pad part D_Pad in a chip-on-glass (COG) method.

패드부(PAD)에는 전술한 데이터 패드부(D_Pad)와 게이트 패드부(G_Pad) 이외에도 디스플레이 패널(100)의 화소(P)를 구동하거나 그 이외의 여러 가지 추가 기능들을 구현하는데 필요한 신호의 입출력을 위한 패드들이 구비될 수 있다. 예를 들어, 패드부(PAD)에는, 구동 회로부의 공통 전압 생성부에 접속되는 공통 전압 패드가 구성될 수 있다. 또는 패드부(PAD)에는, 디스플레이 패널의 터치인식 기능을 수행하기 위한 터치 드라이버와 접속되는 터치센서 패드가 구성될 수 있다. 각 패드부(PAD)의 위치는 비표시영역(NDA)의 일 측에 한정되지 않고 비표시영역(NDA)의 상측, 하측, 좌측, 우측 중 적어도 하나 이상의 측에 구성될 수 있다. In addition to the above-described data pad part D_Pad and gate pad part G_Pad, the pad part PAD receives inputs and outputs of signals necessary for driving the pixels P of the display panel 100 or implementing various additional functions. Pads may be provided for For example, a common voltage pad connected to the common voltage generating unit of the driving circuit unit may be formed in the pad unit PAD. Alternatively, a touch sensor pad connected to a touch driver for performing a touch recognition function of the display panel may be configured in the pad unit PAD. The location of each pad part PAD is not limited to one side of the non-display area NDA, and may be formed on at least one side of the upper side, lower side, left side, and right side of the non-display area NDA.

데이터 링크부(D_Link)에는 표시영역(DA)에 배치된 데이터 라인(DL)과 데이터 패드부(D_Pad) 사이에 배치되어, 서로를 전기적으로 접속시키는 데이터 링크 배선(D_LL)이 구성될 수 있다. 게이트 링크부(G_Link)에는 게이트 드라이버(GIP)를 구동하기 위한 각종의 외부신호가 공급되는 외부신호배선이 구성될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 게이트 스타트 신호배선(VST), 복수의 클럭 신호배선(CLK1-4), 리셋 신호배선(RESET), 전압배선(VSS, VDD, VDD1) 등이 게이트 링크부(G_Link)에 구성될 수 있다. 게이트 패드부(G_Pad)에 전기적으로 접속된 게이트 링크부(G_Link)의 각 외부신호배선은 연결배선(CL)을 통해 게이트 드라이버에 접속된다.A data link line D_LL disposed between the data line DL disposed in the display area DA and the data pad unit D_Pad to electrically connect them to each other may be configured in the data link unit D_Link. An external signal line to which various external signals for driving the gate driver GIP are supplied may be formed in the gate link unit G_Link. For example, as shown in FIG. 1, a gate start signal line (VST), a plurality of clock signal lines (CLK1-4), a reset signal line (RESET), voltage lines (VSS, VDD, VDD1), etc. It can be configured in the link unit (G_Link). Each external signal line of the gate link part G_Link electrically connected to the gate pad part G_Pad is connected to the gate driver through the connection line CL.

게이트 드라이버는, 표시영역(DA)의 박막 트랜지스터(130)를 형성하는 과정 중에, 제1 기판(110)의 비표시영역(NDA)에 형성된, 박막 트랜지스터(130)에 의해 구성될 수 있다. 주그 디스플레이 패널의 일 기판에 배치된 게이트 드라이버는 게이트-인 패널(Gate-In-Panel; GIP) 방식으로 구성될 수 있다. 게이트 드라이버는 게이트 신호를 생성하여 표시영역(DA)에 배치된 게이트 라인(GL)에 순차적으로 공급한다. 이를 위해, 게이트 드라이버는 게이트 라인(GL) 각각에 접속된 복수의 스테이지(ST)를 포함한다. 따라서, 게이트 링크부(G_Link)의 각 외부신호배선은 연결배선(CL)을 통해 게이트 드라이버(GIP)의 각 스테이지(ST)과 선택적으로 접속된다. The gate driver may be formed by the thin film transistor 130 formed in the non-display area NDA of the first substrate 110 during the process of forming the thin film transistor 130 in the display area DA. The gate driver disposed on one substrate of the JUG display panel may be configured in a Gate-In-Panel (GIP) method. The gate driver generates gate signals and sequentially supplies them to the gate lines GL disposed in the display area DA. To this end, the gate driver includes a plurality of stages ST connected to each of the gate lines GL. Accordingly, each external signal wire of the gate link unit G_Link is selectively connected to each stage ST of the gate driver GIP through the connection wire CL.

복수의 스테이지(ST) 각각은 게이트 스타트 신호 배선(VST) 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 응답하여, 복수의 클럭 신호 배선(CLK1, CLK2, CLK3, CLK4) 중 어느 하나로부터 공급되는 클럭 신호를 게이트 신호로서 인가받는다. 그리고 복수의 스테이지(ST) 각각은 인가 받은 게이트 신호를 게이트 라인(GL)에 공급한다. 이러한 복수의 스테이지(ST) 각각은 게이트 스타트 신호 라인(VST) 또는 이전 단 스테이지로부터 공급되는 게이트 스타트 신호에 따라 순차적으로 동작함으로써 게이트 신호를 첫번째 게이트 라인(GL)에서부터 마지막 게이트 라인(GL)까지 순차적으로 공급하거나 마지막 게이트 라인(GL)에서부터 첫 번째 게이트 라인(GL)까지 순차적으로 공급한다.Each of the plurality of stages (ST) responds to a gate start signal line (VST) or a gate start signal supplied from a previous stage, and receives a clock signal supplied from one of a plurality of clock signal lines (CLK1, CLK2, CLK3, and CLK4). signal is applied as a gate signal. Further, each of the plurality of stages ST supplies the applied gate signal to the gate line GL. Each of the plurality of stages ST sequentially operates according to the gate start signal line VST or the gate start signal supplied from the previous stage, so that the gate signal is sequentially transmitted from the first gate line GL to the last gate line GL. or supplied sequentially from the last gate line GL to the first gate line GL.

제1 기판(100)의 가장자리 또는 제2 기판(115)의 가장자리에, 비표시영역(NDA)을 따라, 씰런트가 도포된다. 제1 기판(110)과 제2 기판(115)는 표시영역(DA)에서 액정층(LC)을 사이에 두고 서로 대향 합착된다. 씰런트가 도포된 씰-영역과 제1 기판(110)의 비표시영역(NDA)은, 화상이 표시되는 영역이 아니므로, 블랙 매트릭스(BM)이나 디스플레이 장치의 하우징(housing)에 의해 가려지게 된다. 이 때, 블랙 매트릭스(BM)나 하우징에 의해 가려지는 비표시영역(NDA)을 베젤(bezel)이라 부르기도 한다. 베젤의 폭을 감소시키기 위해, 씰런트가 도포되는 씰-영역은 비표시영역(NDA)에서의 회로 영역과 중첩될 수 있다. 즉, 씰-영역은 게이트 링크부(G_Link)의 일부와 중첩되거나, 연장배선(CL)이 배치된 영역과 중첩되거나 또는 게이트 드라이버가 형성된 영역과도 중첩될 수 있다.A sealant is applied to the edge of the first substrate 100 or the edge of the second substrate 115 along the non-display area NDA. The first substrate 110 and the second substrate 115 are bonded to each other with the liquid crystal layer LC interposed therebetween in the display area DA. Since the seal-area where the sealant is applied and the non-display area (NDA) of the first substrate 110 are not areas where images are displayed, they are covered by the black matrix (BM) or the housing of the display device. do. At this time, the non-display area NDA covered by the black matrix BM or the housing is also called a bezel. To reduce the width of the bezel, the seal area where the sealant is applied may overlap the circuit area in the non-display area NDA. That is, the seal region may overlap a part of the gate link part G_Link, overlap the region where the extension line CL is disposed, or overlap the region where the gate driver is formed.

씰-영역에 구비된 씰런트에 의해 합착된 제1 기판(110) 및 제2 기판(115) 사이의 간격을 일정하게 유지하기 위해, 제1 기판(110)과 제2 기판(115) 사이에는 스페이서가 구비된다. 스페이서는 제1 기판(110)의 일 면에 구성되거나, 제2 기판(115)의 일 면에 구성될 수 있다. 디스플레이 패널이 외력을 받게 되면 제1 기판(110)과 제2 기판(115)의 정렬이 서로 어긋나게 된다. 이 때, 스페이서가 제1 기판(110)의 일 면에 구성된 경우, 스페이서는 제2 기판(115)의 일 면에 구비된 배향막을 손상시킬 수 있다. 이에 따라, 의도하지 않은 액정 배향의 틀어짐이 발생하게 되고, 액정 배향의 틀어짐에 의한 빛샘이 발생하게 된다. 새어 나오는 빛은, 사용자에게 디스플레이 패널이 블랙 화상을 표시할 때, 스페이서의 위치에 대응하여 붉은(reddish) 색, 녹(greenish) 색 또는 푸른(bluish) 색의 빛으로 인식된다. 즉, 블랙 화상에서의 빛샘 불량은 스페이서에 의한 배향막 손상에서 기인한다. 전술한 스페이서에 의한, 배향막의 손상 따른 빛샘 불량을 저감하기 위해, 스페이서를 가리는 블랙 매트릭스(BM)의 면적을 보다 확대하여 설계할 수도 있다. 그러나, 디스플레이 패널에서의 고해상도 및 고개구율을 고려하면, 블랙 매트릭스(BM)의 면적을 확대하는 방식을 빛샘 불량을 해결하는 것은 지양되어야 한다. 따라서, 본 발명의 실시예에 따른 디스플레이 패널(100)은 제1 기판의 일 면에 스페이서가 구성되고, 그에 대응하여 마주보도록, 제2 기판의 일 면에 스페이서가 구성된다. In order to maintain a constant gap between the first substrate 110 and the second substrate 115 bonded by the sealant provided in the seal-region, between the first substrate 110 and the second substrate 115 A spacer is provided. The spacer may be formed on one side of the first substrate 110 or on one side of the second substrate 115 . When the display panel receives an external force, the first substrate 110 and the second substrate 115 are misaligned. In this case, when the spacer is formed on one surface of the first substrate 110 , the spacer may damage an alignment layer provided on one surface of the second substrate 115 . Accordingly, an unintended distortion of the liquid crystal alignment occurs, and light leakage occurs due to the distortion of the liquid crystal alignment. When the display panel displays a black image to the user, the leaked light is recognized as reddish, greenish, or bluish light corresponding to the position of the spacer. That is, a light leakage defect in a black image is caused by damage to the alignment layer by the spacer. In order to reduce a light leakage defect due to damage to the alignment layer caused by the above-described spacer, the area of the black matrix (BM) covering the spacer may be designed to be more enlarged. However, considering the high resolution and high aperture ratio of the display panel, solving the light leakage defect by enlarging the area of the black matrix (BM) should be avoided. Therefore, in the display panel 100 according to an embodiment of the present invention, a spacer is formed on one surface of the first substrate, and a spacer is formed on one surface of the second substrate so as to face each other.

도 2를 참조하면, 제1 기판(110)과 제2 기판(115) 사이에서, 제2 기판(115)의 오버 코팅층(OC) 상에 복수의 상부 스페이서(U_SP)가 배치된다. 상부 스페이서(U_SP)는 블랙 매트릭스(BM)가 배치된 차광 영역에 배치된다. 제1 기판(110)과 제2 기판(115) 사이에서, 제1 기판(110)의 평탄화층(122) 및 절연층(123) 상에 복수의 하부 스페이서(L_SP)가 배치된다. 하부 스페이서(L_SP)는 상부 스페이서(U_SP)와 서로 대향하여 마주보도록, 배치된다. Referring to FIG. 2 , between the first substrate 110 and the second substrate 115 , a plurality of upper spacers U_SP are disposed on the overcoating layer OC of the second substrate 115 . The upper spacer U_SP is disposed in the light blocking area where the black matrix BM is disposed. Between the first substrate 110 and the second substrate 115 , a plurality of lower spacers L_SP are disposed on the planarization layer 122 and the insulating layer 123 of the first substrate 110 . The lower spacer L_SP is disposed to face the upper spacer U_SP to face each other.

제1 기판(110) 및 제2 기판(115)에 각각에 구비된 복수의 스페이서(U_SP, L_SP) 중 일부의 높이는 다른 스페이서(U_SP, L_SP)의 높이에 비해 더 길거나 짧을 수 있다. 즉, 복수의 상부 스페이서(U_SP)는 각각의 길이가 균일하지 않을 수 있다. 또한, 복수의 하부 스페이서(L_SP)는 각각의 길이가 균일하지 않을 수 있다. 예를 들어, 상부 스페이서(U_SP) 중 일부는 나머지에 비해 더 긴 높이를 가지도록 형성될 수 있다. 또한, 상부 스페이서(U_SP) 및 그에 대응하는 하부 스페이서(L_SP) 간의 거리(또는, 간격)도 역시 균일하지 않을 수 있다. The heights of some of the plurality of spacers U_SP and L_SP respectively provided on the first substrate 110 and the second substrate 115 may be longer or shorter than the heights of other spacers U_SP and L_SP. That is, each of the plurality of upper spacers U_SP may not have a uniform length. Also, each of the plurality of lower spacers L_SP may not have a uniform length. For example, some of the upper spacers U_SP may be formed to have a longer height than the rest. Also, the distance (or spacing) between the upper spacer U_SP and the corresponding lower spacer L_SP may also be non-uniform.

나머지에 비해 더 긴 높이를 가지는 일부 상부 스페이서(U_SP) 및 그에 대응하는 하부 스페이서(L_SP)에 의하여, 디스플레이 패널(100)의 셀 갭(cell gap)이 고정된다. 예를 들어, 제1 기판(110)과 제2 기판(115) 사이의 셀 갭을 유지하기 위한, 하부 스페이서(L_SP) 및 그에 대응하는 상부 스페이서(U_SP) 각각의 높이의 합은, 셀 갭과 동일할 수 있다. 이로써, 하부 스페이서(L_SP)의 상면과, 그에 대응하는 상부 스페이서(U_SP)의 하면이 서로 접촉할 수 있다. A cell gap of the display panel 100 is fixed by some upper spacers U_SP having a height greater than the rest and a corresponding lower spacer L_SP. For example, the sum of the heights of the lower spacer L_SP and the corresponding upper spacer U_SP for maintaining the cell gap between the first substrate 110 and the second substrate 115 is can be the same Accordingly, the upper surface of the lower spacer L_SP and the corresponding lower surface of the upper spacer U_SP may contact each other.

짧은 높이를 가지는 나머지 상부 스페이서(U_SP) 및 그에 대응하는 하부 스페이서(L_SP)에 의하여, 디스플레이 패널(100)에 외압이 가해질 경우에 디스플레이 패널(100)의 셀 갭이 순간적으로 감소되더라도, 셀 갭이 특정 수치 이하로 줄어드는 현상이 방지된다.Even if the cell gap of the display panel 100 is instantaneously reduced when an external pressure is applied to the display panel 100 by the remaining upper spacer U_SP having a short height and the lower spacer L_SP corresponding thereto, the cell gap The phenomenon of decreasing below a certain value is prevented.

도 3a 내지 도 3d는 본 발명의 다양한 실시예에 따른 디스플레이 패널(100)에 구비되는 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)를 설명하기 위한 개략적인 단면도와 평면도들이다. 도 3a 내지 도3d에서는 설명의 편의를 위해 전술한 디스플레이 패널(100)의 구성요소들 중, 제1 기판(110) 상에 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에서, 평탄화층(122), 평탄화층(122)에 형성된 컨택홀(Contact Hole), 화소전극(150), 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)만을 도시하였다. 3A to 3D are schematic cross-sectional and plan views for explaining an upper spacer U_SP and a lower spacer L_SP provided in the display panel 100 according to various embodiments of the present invention. In FIGS. 3A to 3D , for convenience of description, among the components of the display panel 100 described above, planarization is performed in an area where the gate line GL and the data line DL intersect on the first substrate 110 . Only the layer 122, the contact hole formed in the planarization layer 122, the pixel electrode 150, the upper spacer U_SP, and the lower spacer L_SP are shown.

도 3a를 참조하면, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 바(Bar) 형태로 구현된다. 바 형태의 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성될 수 있다. 상부 스페이서(U_SP)는 게이트 라인(GL)과 중첩되며 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되도록 형성된다. 상부 스페이서(U_SP)와 대응하는 위치에 배치되는 하부 스페이서(L_SP)는 제1 기판(110) 상에서 데이터 라인(DL)과 중첩되며 데이터 라인(DL)의 연장 방향과 동일한 방향으로 연장되어 형성된다. 도 3a에서 상부 스페이서(U_SP)는 서로 인접한 두 화소(P) 영역의 컨택홀을 넘어서지 않는(또는, 지나치지 않는) 범위에서 게이트 라인(GL)을 따라 연장되어 형성된다. 하지만, 상부 스페이서(U_SP)는 이에 한정되지 않고, 게이트 라인(GL)을 따라 복수의 화소의 컨택홀을 넘어서도록(또는, 지나치도록) 연장되어 형성될 수 있다.Referring to FIG. 3A , the upper spacer U_SP and the lower spacer L_SP are implemented in a bar shape. The bar-shaped upper spacer U_SP and lower spacer L_SP may be formed in the light-blocking area by the black matrix BM disposed along the gate line GL. The upper spacer U_SP overlaps the gate line GL and is formed to extend in the same direction as the extension direction of the gate line GL. The lower spacer L_SP disposed at a position corresponding to the upper spacer U_SP overlaps the data line DL on the first substrate 110 and extends in the same direction as the extension direction of the data line DL. In FIG. 3A , the upper spacer U_SP is formed to extend along the gate line GL in a range that does not exceed (or does not pass) the contact hole of two adjacent pixel P regions. However, the upper spacer U_SP is not limited thereto, and may be formed to extend beyond (or beyond) contact holes of a plurality of pixels along the gate line GL.

도 3b를 참조하면, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 대응하여 형성된다. 도 3b의 실시예에서 상부 스페이서(U_SP)는 데이터 라인(DL)의 연장 방향과 동일한 방향으로 연장되어 데이터 라인(DL)과 중첩하여 형성된다. 상부 스페이서(U_SP)와 대응하는 위치에 배치되는 하부 스페이서(L_SP)는 제1 기판(110) 상에서 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 게이트 라인(GL)과 중첩하여 형성된다. 상부 스페이서(U_SP)가, 디스플레이 패널(100)에 가해진 외부 압력에 의해 제1 기판(110)과 제2 기판(115)이 미소하게 엇갈리는 경우, 상부 스페이서(U_SP)의 위치가 변동됨에 따라 상부 스페이서(U_SP)가 컨택홀 상에 위치하게 될 수 있다. 이 때, 디스플레이 패널(100)에 가해지던 외부 압력이 없어진 후에도 상부 스페이서(U_SP)가 본래 위치로 회복되지 않을 수 있다. 따라서, 상부 스페이서(U_SP)가 컨택홀(Contact Hole)에 끼이지 않도록, 상부 스페이서(U_SP)의 가로의 길이 또는 세로의 길이를 길게 형성한다. 이로써, 컨택홀에 상부 스페이서(U_SP)가 끼이지 않는다. 즉, 상부 스페이서(U_SP)의 가로의 길이가 컨택홀의 가로의 길이보다 길거나, 상부 스페이서(U_SP)의 세로의 길이가 컨택홀의 세로의 길이보다 길도록, 상부 스페이서(U_SP)를 형성할 수 있다. Referring to FIG. 3B , the upper spacer U_SP and the lower spacer L_SP are formed to correspond to the light blocking area by the black matrix BM disposed along the gate line GL. In the exemplary embodiment of FIG. 3B , the upper spacer U_SP extends in the same direction as the extending direction of the data line DL and overlaps the data line DL. The lower spacer L_SP disposed at a position corresponding to the upper spacer U_SP extends in the same direction as the extending direction of the gate line GL on the first substrate 110 and overlaps the gate line GL. When the first substrate 110 and the second substrate 115 are slightly displaced by the external pressure applied to the display panel 100, the upper spacer U_SP is shifted in position so that the upper spacer (U_SP) may be located on the contact hole. At this time, even after the external pressure applied to the display panel 100 disappears, the upper spacer U_SP may not recover to its original position. Therefore, the horizontal or vertical length of the upper spacer U_SP is formed long so that the upper spacer U_SP is not caught in the contact hole. Thus, the upper spacer U_SP is not caught in the contact hole. That is, the upper spacer U_SP may be formed such that the horizontal length of the upper spacer U_SP is longer than the horizontal length of the contact hole or the vertical length of the upper spacer U_SP is longer than the vertical length of the contact hole.

다른 방법으로, 도 3b에 도시된 바와 같이 하부 스페이서(L_SP)가 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 복수의 컨택홀(Contact Hole)을 덮는 구조로 형성될 수 있다. 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라, 게이트 라인(GL) 상에 라인 형상으로 형성될 수 있다. 하부 스페이서(L_SP)가 게이트 라인(GL) 상에 라인 형상으로 형성될 경우, 제1 기판(110)과 제2 기판(115) 사이의 액정 양을 최적화하기 어려울 수 있다. 따라서, 하부 스페이서(L_SP)는 하부 스페이서(L_SP)와 인접한 소정의 개수만큼의 컨택홀 만을 덮도록, 형성될 수 있다. 즉, 하부 스페이서(L_SP)는 라인 형상이 아닐 수 있다. 예를 들어, 하부 스페이서(L_SP)는 하부 스페이서(L_SP)와 인접한 두 개의 컨택홀 만을 덮는 길이로 형성될 수 있다. Alternatively, as shown in FIG. 3B , the lower spacer L_SP may extend in the same direction as the extension direction of the gate line GL and cover a plurality of contact holes. The lower spacer L_SP may be formed in a line shape along the gate line GL and on the gate line GL. When the lower spacer L_SP is formed in a line shape on the gate line GL, it may be difficult to optimize the amount of liquid crystal between the first substrate 110 and the second substrate 115 . Accordingly, the lower spacer L_SP may be formed to cover only a predetermined number of contact holes adjacent to the lower spacer L_SP. That is, the lower spacer L_SP may not have a line shape. For example, the lower spacer L_SP may be formed to cover only two contact holes adjacent to the lower spacer L_SP.

상부 스페이서(U_SP)와 하부 스페이서(L_SP)는, 도 3a 내지 도 3b에서 도시된 바 형태와는 다르게, 원형으로 형성될 수 있다. 도 3c를 참조하면, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성된다. 상부 스페이서(U_SP)는 콘(Cone) 형태로 형성될 수 있다. 이 때, 콘 형태의 뾰족한 부분은 제2 기판(115)으로부터 제1 기판(110)을 향한다. 상부 스페이서(U_SP)에 대향하는 하부 스페이서(L_SP)는, 제1 기판(110) 상에서 게이트 라인(GL)의 연장 방향과 동일한 방향으로 연장되어 게이트 라인(GL)과 중첩되어 형성된다. 이 때, 하부 스페이서(L_SP)의 지름은, 하부 스페이서(L_SP)와 대응하는 상부 스페이서(U_SP)의 지름보다 더 길 수 있다. 즉, 하부 스페이서의 원 넓이가, 하부 스페이서(_SP)와 대응하는 상부 스페이서(U_SP)의 원 넓이보다 더 넓을 수 있다. 추가로, 도 3b의 실시예와 같이 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 복수의 화소들의 컨택홀을 덮거나, 혹은 하부 스페이서(L_SP)에 인접한 두 개의 컨택홀 만을 덮을 수 있다. The upper spacer U_SP and the lower spacer L_SP may be formed in a circular shape, different from the shapes shown in FIGS. 3A and 3B . Referring to FIG. 3C , the upper spacer U_SP and the lower spacer L_SP are formed in the light-blocking area by the black matrix BM disposed along the gate line GL. The upper spacer U_SP may be formed in a cone shape. At this time, the cone-shaped pointed portion faces the first substrate 110 from the second substrate 115 . The lower spacer L_SP opposite the upper spacer U_SP extends in the same direction as the extending direction of the gate line GL on the first substrate 110 and overlaps the gate line GL. In this case, the diameter of the lower spacer L_SP may be longer than that of the upper spacer U_SP corresponding to the lower spacer L_SP. That is, the original area of the lower spacer may be larger than the original area of the upper spacer U_SP corresponding to the lower spacer _SP. Additionally, as in the embodiment of FIG. 3B , the lower spacer L_SP may cover contact holes of a plurality of pixels along the gate line GL or only two contact holes adjacent to the lower spacer L_SP.

도 3d는 복수의 스페이서 중 다른 스페이서에 비해 더 짧은 높이로 형성된 스페이서(이하에서, Push 스페이서라 한다)의 일 예를 도시한 단면도이다. Push 스페이서는 디스플레이 패널에 외력이 가해졌을 때, 셀 갭이 순간적으로 미소하게 줄어들더라도, 일정 수준 이하로 줄어들지는 않도록 하는 역할을 한다. 도 3d에서는 Push 스페이서 역할을 하는 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)를 도시하고 있다. 한편, 도 3a 내지 도3c에서는 기판에 구비된 복수의 스페이서 중 다른 스페이서에 비해 더 긴 높이로 형성된 스페이서(이하에서, Gap 스페이서)의 일 예를 도시하고 있다. Gap 스페이서는 디스플레이 패널의 셀 갭을 고정하는 역할을 한다. 도 3a 내지 도3c에서는 Gap 스페이서 역할을 하는 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)를 도시하고 있다. Push 스페이서 역할의 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 사이의 거리가, Gap 스페이서 역할의 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 사이의 거리보다 더 멀다. 예를 들어, Gap 스페이서 역할의 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 사이의 거리는 0(zero)일 수 있다. Push 스페이서 역할을 하는 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 Gap 스페이서의 역할을 하는 상부 스페이서(U_SP)와 하부 스페이서(L_SP)와 마찬가지로, 게이트 라인(GL)을 따라 배치된 블랙 매트릭스(BM)에 의한 차광 영역에 형성된다. 3D is a cross-sectional view showing an example of a spacer (hereinafter, referred to as a push spacer) formed with a shorter height than other spacers among a plurality of spacers. The push spacer plays a role in preventing the cell gap from being reduced below a certain level when an external force is applied to the display panel, even if the cell gap is instantaneously reduced. 3D shows an upper spacer U_SP and a lower spacer L_SP serving as push spacers. Meanwhile, FIGS. 3A to 3C show an example of a spacer (hereinafter referred to as a gap spacer) formed to a higher height than other spacers among a plurality of spacers provided on the substrate. The gap spacer serves to fix the cell gap of the display panel. 3A to 3C show an upper spacer U_SP and a lower spacer L_SP serving as gap spacers. The distance between the upper spacer U_SP and the lower spacer L_SP serving as a push spacer is greater than the distance between the upper spacer U_SP and the lower spacer L_SP serving as a gap spacer. For example, the distance between the upper spacer U_SP and the lower spacer L_SP serving as a gap spacer may be 0 (zero). The upper spacer U_SP and the lower spacer L_SP serving as push spacers are disposed along the gate line GL like the upper spacer U_SP and lower spacer L_SP serving as gap spacers, and the black matrix BM ) is formed in the light-shielding area by

도 3d에서 Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는 게이트 라인(GL) 축으로 서로 인접한 화소의 컨택홀(Contact Hole) 사이에 배치된다. Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는, Gap 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)에 비해, 각각 더 작은 면적을 가지도록 형성되어 있다. Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는 상부 스페이서(U_SP)와 하부 스페이서(L_SP) 둘 중 하나는 게이트 라인(GL) 축으로 연장되고 나머지 다른 하나는 데이터 라인(DL) 축으로 연장되어 구성될 수 있다. 또한, Push 스페이서 역할의 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)는, 하부 스페이서(L_SP)가 게이트 라인(GL)을 따라 연장되어 두 개 이상의 컨택홀을 덮는 형태로 구성될 수 있다.In FIG. 3D , the upper spacer U_SP and the lower spacer L_SP serving as push spacers are disposed between contact holes of pixels adjacent to each other along the gate line GL axis. The upper spacer U_SP and the lower spacer L_SP serving as a push spacer are formed to have a smaller area than the upper spacer U_SP and lower spacer L_SP serving as a gap spacer. In the upper spacer (U_SP) and lower spacer (L_SP) serving as push spacers, one of the upper spacer (U_SP) and the lower spacer (L_SP) extends along the gate line (GL) axis and the other extends along the data line (DL) axis. It can be extended and configured. In addition, the upper spacer U_SP and the lower spacer L_SP serving as push spacers may be configured in such a way that the lower spacer L_SP extends along the gate line GL to cover two or more contact holes.

상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 동일한 물질로 형성되거나 서로 상이한 물질로 형성될 수 있다. 하부 스페이서(L_SP)와 상부 스페이서(U_SP)를 동일한 물질로 형성할 경우, 하부 스페이서(L_SP)와 상부 스페이서(U_SP) 간에 마찰계수, 탄성 및 외압 전후의 복원력이 동일하게 되어 디스플레이 패널(100)의 상부 스페이서(U_SP)와 하부 스페이서(L_SP)를 설계함에 있어서 쉽게 최적의 높이, 넓이 및 배치관계를 설정할 수 있다. 다만, 제1 기판(110)의 생산라인에도 제2 기판(115)의 생산라인에 구성된 상부 스페이서(U_SP)를 생산하는 장비가 같이 구비되거나 아니면 제1 기판(110)을 여러 생산라인으로 옮겨 다니면서 제작해야 하는 번거로움이 있을 수 있다. The upper spacer U_SP and the lower spacer L_SP may be formed of the same material or different materials. When the lower spacer L_SP and the upper spacer U_SP are formed of the same material, the coefficient of friction, elasticity, and restoring force before and after external pressure between the lower spacer L_SP and the upper spacer U_SP become the same, so that the display panel 100 In designing the upper spacer U_SP and the lower spacer L_SP, it is possible to easily set the optimal height, width, and arrangement relationship. However, the production line of the first substrate 110 is also equipped with equipment for producing the upper spacer (U_SP) configured in the production line of the second substrate 115, or the first substrate 110 is moved to various production lines. It can be cumbersome to create.

상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 유기 물질 또는 무기 물질로 형성될 수 있다. 스페이서의 높이 및 형상을 조절하는 측면에서는 상부 스페이서(U_SP)와 하부 스페이서(L_SP)를 유기 물질로 형성하는 것이 비교적 더 쉬울 수 있다. 예를 들어, 상부 스페이서(U_SP)와 하부 스페이서(L_SP)는 포토 아크릴 (Photo Acryl: PAC) 또는 폴리이미드 (Polyimide: PI) 등의 유기 물질로 형성될 수 있다. 상부 스페이서(U_SP)와, 제2 기판(115) 상의 배향막 사이의 이격 거리를 확보하기 위해, 하부 스페이서(L_SP)의 높이는 4000Å 또는 그 이상일 수 있다.The upper spacer U_SP and the lower spacer L_SP may be formed of an organic material or an inorganic material. In terms of adjusting the height and shape of the spacer, it may be relatively easier to form the upper spacer U_SP and the lower spacer L_SP with an organic material. For example, the upper spacer U_SP and the lower spacer L_SP may be formed of an organic material such as photo acryl (PAC) or polyimide (PI). To secure a separation distance between the upper spacer U_SP and the alignment layer on the second substrate 115, the height of the lower spacer L_SP may be 4000 Å or more.

전술한 상부 스페이서(U_SP) 및 하부 스페이서(L_SP)의 구조와 및 배치 관계에 따라, 디스플레이 패널(100)에 외력이 가해지더라도 상부 스페이서(U_SP)와 하부 스페이서(L_SP)가 배향막에 접촉하지 않게 된다. 이로써, 배향막의 손상에 의한 액정 틀어짐에 따른, 빛샘 불량을 방지할 수 있다. 따라서, 블랙 매트릭스(BM)의 폭을 넓히지 않고도, 빛샘 불량을 방지할 수 있게 됨에 따라, 고개구율 및 고해상도를 가진 디스플레이 패널(100)을 구현할 수 있다.According to the structure and arrangement relationship of the upper spacer U_SP and lower spacer L_SP described above, even if an external force is applied to the display panel 100, the upper spacer U_SP and the lower spacer L_SP do not come into contact with the alignment layer. . Accordingly, it is possible to prevent defective light leakage due to distortion of the liquid crystal due to damage to the alignment layer. Accordingly, the display panel 100 having a high aperture ratio and high resolution can be implemented as it is possible to prevent a light leakage defect without widening the width of the black matrix BM.

도 4a 내지 도 4b는 본 발명의 실시예에 따른 디스플레이 패널(200)의 비표시영역(NDA)을 개략적으로 나타낸 도면이다. 도 4a는 제1 기판(110)상에서 비표시영역(NDA)에 포함된 게이트 링크부(G_Link)와 게이트 드라이버(GIP)의 일부를 확대하여 나타낸 평면도이다. 도 4b는 도 4a에 도시된 "A" 지점부터 "A'" 지점까지 연장된 라인을 따른 디스플레이 패널(200)의 비표시영역(NDA)을 개략적으로 나타낸 단면도이다. 4A to 4B are diagrams schematically illustrating a non-display area NDA of the display panel 200 according to an embodiment of the present invention. 4A is an enlarged plan view of a part of the gate link part G_Link and the gate driver GIP included in the non-display area NDA on the first substrate 110 . FIG. 4B is a cross-sectional view schematically illustrating the non-display area NDA of the display panel 200 along a line extending from point "A" to point "A'" shown in FIG. 4A.

도 4a를 참조하면, 제1 기판(110)의 외각 측으로 복수의 외부신호배선이 형성된 게이트 링크부(G_Link)가 형성되어 있고, 게이트 링크부(G_Link)를 기준으로, 표시영역(DA) 측으로 게이트 드라이버(GIP)가 위치한다. 본 발명의 다양한 실시예에서와 같이, 게이트 드라이버(GIP)가 제1 기판(110) 상에 형성된 박막 트랜지스터(130)로 구현된 경우, 제1 기판(110) 상에는 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)이 형성됨과 동시에 상기 게이트 링크부(G_Link)에 형성된 외부신호배선에서 인가되는 외부신호를 게이트 드라이버(GIP)로 전달하기 위한 연결배선(CL)이 형성된다. 연결배선(CL)은 게이트 링크부(G_Link) 및 게이트 드라이버(GIP) 사이에 위치하거나, 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)에 걸쳐 형성되어 있을 수 있다. Referring to FIG. 4A , a gate link portion G_Link having a plurality of external signal wires is formed on the outer side of the first substrate 110, and a gate is formed toward the display area DA based on the gate link portion G_Link. The driver (GIP) is located. As in various embodiments of the present invention, when the gate driver GIP is implemented with the thin film transistor 130 formed on the first substrate 110, the gate link portion G_Link and the gate on the first substrate 110 At the same time as the driver GIP is formed, a connection line CL for transferring an external signal applied from an external signal line formed in the gate link part G_Link to the gate driver GIP is formed. The connection line CL may be located between the gate link part G_Link and the gate driver GIP, or may be formed over the gate link part G_Link and the gate driver GIP.

도 4a에 도시된 바와 같이, 연결배선(CL)은 복수의 외부신호배선을 가로질러 게이트 드라이버(GIP) 측으로 연장된다. 따라서, 게이트 링크부(G_Link)의 외부신호배선과 연결배선(CL)은 서로 다른 전도층에 의해 구성되고, 외부신호배선이 형성되는 전도층과 연결배선(CL)이 형성되는 전도층 간에는 절연층이 개재될 수 있다. 이로써, 연결배선(CL)이 선택적인 외부신호배선과 연결되고 그 이외에 다른 외부신호배선을 가로질러 게이트 드라이버(GIP) 측으로 연장될 수 있다. 서로 상이한 두 전도층 간에 전기적인 연결을 위해 디스플레이 패널(100)에는 복수의 브릿지 영역(BRA)이 구비된다.As shown in FIG. 4A , the connection line CL crosses the plurality of external signal lines and extends toward the gate driver GIP. Therefore, the external signal wiring of the gate link part (G_Link) and the connection wiring (CL) are composed of different conductive layers, and an insulating layer is formed between the conductive layer on which the external signal wiring is formed and the conductive layer on which the connection wiring (CL) is formed. This may be intervened. Accordingly, the connection line CL may be connected to the optional external signal line and may extend toward the gate driver GIP across other external signal lines. To electrically connect two different conductive layers, the display panel 100 includes a plurality of bridge areas BRA.

도 4b에서는 설명의 편의를 위해 전술한 여러 외부신호배선 중 하나의 연결구조를 예시적으로 도시하였다. 도 4b를 참조하면, 외부신호배선은 제1 금속층(M1)으로 형성되고 연결배선(CL)은 제2 금속층(M2)으로 형성되며, 외부신호배선과 연결배선(CL) 사이에는 하나 이상의 절연층이 개재되어 있다. In FIG. 4B, for convenience of description, a connection structure of one of the above-described external signal wires is illustrated as an example. Referring to FIG. 4B, the external signal wiring is formed of a first metal layer M1, the connection wiring CL is formed of a second metal layer M2, and one or more insulating layers are provided between the external signal wiring and the connection wiring CL. this is intervened.

예를 들어, 외부신호배선은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)으로 형성될 수 있다. 그리고, 연결배선(CL)은 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)으로 형성될 수 있다. 이 때, 제1 금속층(M1)은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)일 수 있고, 제2 금속층(M2)은 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)일 수 있다.For example, the external signal wiring may be formed of a metal layer (Gate Metal) forming the gate electrode 131 of the thin film transistor 130 formed on the first substrate 110 . Also, the connection wiring CL may be formed of a metal layer (S/D Metal) forming the source/drain electrodes 133 and 134 of the thin film transistor 130 . In this case, the first metal layer M1 may be a metal layer forming the gate electrode 131 of the thin film transistor 130 formed on the first substrate 110, and the second metal layer M2 is It may be a metal layer (S/D Metal) forming the source/drain electrodes 133 and 134 of the thin film transistor 130 .

또는, 외부신호배선은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)으로 형성될 수 있다. 그리고, 연결배선(CL)은 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)으로 형성될 수도 있다. 이 경우, 외부신호배선과 연결배선(CL) 사이에는 게이트 절연층(121)이 개재되어 있을 수 있다. 이 때, 제1 금속층(M1)은 제1 기판(110)에 형성되어 있는 박막 트랜지스터(130)의 소스/드레인 전극(133, 134)을 형성하는 금속층(S/D Metal)일 수 있고, 제2 금속층(M2)은 박막 트랜지스터(130)의 게이트 전극(131)을 형성하는 금속층(Gate Metal)일 수 있다. Alternatively, the external signal wiring may be formed of a metal layer (S/D Metal) forming the source/drain electrodes 133 and 134 of the thin film transistor 130 formed on the first substrate 110 . Also, the connection line CL may be formed of a metal layer (Gate Metal) forming the gate electrode 131 of the thin film transistor 130 . In this case, a gate insulating layer 121 may be interposed between the external signal line and the connection line CL. In this case, the first metal layer M1 may be a metal layer (S/D Metal) forming the source/drain electrodes 133 and 134 of the thin film transistor 130 formed on the first substrate 110, and The second metal layer M2 may be a metal layer (Gate Metal) forming the gate electrode 131 of the thin film transistor 130 .

또는, 외부신호배선은 게이트 라인(GL)과 동일한 전도층으로 형성되고, 연결배선(CL)은 데이터 라인(DL)과 동일한 전도층으로 형성될 수 있다. 그리고, 외부신호배선과 연결배선(CL) 사이에는 하나 이상의 절연층이 개재되어 있을 수 있다. 이 때, 제1 금속층(M1)은 게이트 라인(GL)과 동일한 전도층일 수 있고, 제2 금속층(M2)은 데이터 라인(DL)과 동일한 전도층일 수 있다. Alternatively, the external signal wiring may be formed of the same conductive layer as the gate line GL, and the connection wiring CL may be formed of the same conductive layer as the data line DL. In addition, one or more insulating layers may be interposed between the external signal wiring and the connection wiring CL. In this case, the first metal layer M1 may be the same conductive layer as the gate line GL, and the second metal layer M2 may be the same conductive layer as the data line DL.

또는, 외부신호배선은 데이터 라인(DL)과 동일한 전도층으로 형성되고, 연결배선(CL)은 게이트 라인(GL)과 동일한 전도층으로 형성될 수도 있다. 그리고, 외부신호배선과 연결배선 사이에는 표시영역(DA)에서 게이트 라인(GL)과 데이터 라인(DL) 사이에 개재된 절연층과 동일한 절연층이 개재되어 있을 수 있다. 이 때, 제1 금속층(M1)은 데이터 라인(DL)과 동일한 전도층일 수 있고, 제2 금속층(M2)은 게이트 라인(GL)과 동일한 전도층일 수 있다.Alternatively, the external signal wire may be formed of the same conductive layer as the data line DL, and the connection wire CL may be formed of the same conductive layer as the gate line GL. An insulating layer identical to the insulating layer interposed between the gate line GL and the data line DL in the display area DA may be interposed between the external signal wiring and the connection wiring. In this case, the first metal layer M1 may be the same conductive layer as the data line DL, and the second metal layer M2 may be the same conductive layer as the gate line GL.

외부신호배선과 연결배선(CL) 상부에도 적어도 하나 이상의 절연층이 구비될 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 외부신호배선과 연결배선(CL) 상부에는 절연층으로서의, 패시베이션층(PAS) 및 평탄화층(122)이 형성되어 있을 수 있다. 서로 다른 전도층으로 형성된 외부신호배선 및 연결배선(CL)을 전기적으로 연결시키기 위해서, 외부신호배선 및 연결배선(CL) 상부의 절연층에는 외부신호배선 및 연결배선(CL) 각각의 컨택 영역을 노출시키는 컨택홀이 형성된다. 외부신호배선의 컨택 영역 및 연결배선(CL)의 컨택 영역 상에는, 외부신호배선의 컨택 영역 및 연결배선(CL)의 컨택 영역에 동시에 접하는 브릿지 전극(BRL)이 형성된다. 브릿지 전극(BRL)은 외부신호배선과 연결배선(CL)을 전기적으로 연결한다. At least one insulating layer may also be provided on the external signal wiring and the connection wiring (CL). For example, as shown in FIG. 4B , a passivation layer PAS and a planarization layer 122 as an insulating layer may be formed on the external signal line and the connection line CL. In order to electrically connect external signal wires and connection wires (CL) formed of different conductive layers, each contact area of the external signal wires and connection wires (CL) is formed in an insulating layer on top of the external signal wires and connection wires (CL). An exposed contact hole is formed. On the contact area of the external signal line and the contact area of the connection line CL, a bridge electrode BRL is formed to simultaneously contact the contact area of the external signal line and the contact area of the connection line CL. The bridge electrode BRL electrically connects the external signal wire and the connection wire CL.

제1 금속층(M1)과 제2 금속층(M2)의 컨택 영역을 노출하는 컨택홀 상에, 브릿지 전극(BRL)이 연장되어 각 전도층의 컨택 영역에 동시에 접함으로써 제1 금속층(M1)과 제2 금속층(M2)을 전기적으로 연결하는 영역은 브릿지 영역(BRA)으로 지칭된다.A bridge electrode BRL extends over the contact hole exposing the contact area of the first metal layer M1 and the second metal layer M2 to contact the contact area of each conductive layer at the same time, thereby contacting the first metal layer M1 and the second metal layer M1. A region electrically connecting the two metal layers M2 is referred to as a bridge region BRA.

마찬가지로 게이트 드라이버(GIP)의 각 스테이지(ST)에 신호 입력단도 연결배선(CL)과 다른 전도층으로 형성되어 있을 수 있다. 예를 들어, 도 4b에 도시된 것과 같이, 게이트 드라이버(GIP)의 신호입력단(S_In)은 외부신호배선을 형성하는 전도층과 같은 전도층으로 형성될 수 있다. 이 경우, 연결배선(CL)과 게이트 드라이버(GIP)의 신호입력단(S_In)을 덮고 있는 절연층에는, 연결배선(CL)의 게이트 드라이버(GIP)측 일부를 노출시키는 컨택홀과 게이트 드라이버(GIP)의 신호입력단(S_In)의 일부를 노출시키는 컨택홀이 형성된다. 게이트 드라이버(GIP) 측에 위치한 연결배선(CL)의 컨택 영역과, 게이트 드라이버(GIP)의 신호입력단(S_In)의 컨택 영역도 연결배선(CL)과 외부신호배선을 연결하는 브릿지 영역(BRA)과 동일한 구조로 서로 연결된다. 이로써 외부신호배선으로부터 인가된 외부신호가 게이트 드라이버(GIP)로 전달된다. 즉, 외부신호배선과 연결배선(CL)을 덮는 절연층의 컨택홀을 통해, 절연층의 하부에 위치한 외부신호배선을 형성하는 제1 금속층(M1) 및 연결배선(CL)을 형성하는 제2 금속층(M2)에 접촉하는 복수의 브릿지 전극(BRL) 패턴이 게이트 링크부(G_Link)에 형성된다. Similarly, the signal input end of each stage ST of the gate driver GIP may be formed of a conductive layer different from that of the connection line CL. For example, as shown in FIG. 4B , the signal input terminal (S_In) of the gate driver (GIP) may be formed of the same conductive layer forming the external signal wiring. In this case, in the insulating layer covering the connection wire CL and the signal input terminal S_In of the gate driver GIP, a contact hole exposing a part of the gate driver GIP side of the connection wire CL and the gate driver GIP ) is formed with a contact hole exposing a part of the signal input terminal (S_In). The contact area of the connection line (CL) located on the side of the gate driver (GIP) and the contact area of the signal input terminal (S_In) of the gate driver (GIP) also form a bridge area (BRA) connecting the connection line (CL) and the external signal line. are connected to each other with the same structure as As a result, the external signal applied from the external signal line is transmitted to the gate driver GIP. That is, through the contact hole of the insulating layer covering the external signal wire and the connection wire CL, the first metal layer M1 forming the external signal wire located below the insulating layer and the second metal layer M1 forming the connection wire CL. A plurality of bridge electrode (BRL) patterns contacting the metal layer (M2) are formed on the gate link portion (G_Link).

또한, 도 1에서 도시되었던, 구동 회로부로부터 인가되는 신호를 데이터 드라이버로 전달하거나 데이터 패드부(D_Pad)에 COG 방식으로 구비된 데이터 드라이버에서 출력된 데이터 신호를 디스플레이 영역(DA)에 배치된 데이터 라인(DL)으로 전달하기 위한 데이터 링크배선(D_LL)도, 외부신호배선과 게이트 드라이버(GIP) 사이에 형성된 연결배선(CL)과 같이, 각각의 대응되는 컨택홀 상부에 형성된 브릿지 전극(BRL)을 통해 전기적으로 연결될 수 있다. 따라서, 게이트링크부(G_Link) 및 게이트 드라이버(GIP) 주변에 복수의 브릿지 영역(BRA)이 구비될 수 있을 뿐만 아니라, 게이트링크부(G_Link) 및 게이트 드라이버 영역주변 영역 이외의, 비표시영역(NDA)에도 복수의 브릿지 영역(BRA)이 형성될 수 있다. 예를 들어, 도 1에 도시되었던 패드부(PAD)에도 브릿지 영역(BRA)이 적용될 수 있다.In addition, as shown in FIG. 1, the signal applied from the driving circuit unit is transferred to the data driver or the data signal output from the data driver provided in the data pad unit D_Pad in a COG manner is transferred to the data line disposed in the display area DA. The data link line (D_LL) for transmission to (DL) also uses the bridge electrode (BRL) formed on the upper part of each corresponding contact hole, like the connection line (CL) formed between the external signal line and the gate driver (GIP). can be electrically connected through Accordingly, a plurality of bridge areas BRA may be provided around the gate link portion G_Link and the gate driver GIP, and a non-display area other than the area around the gate link portion G_Link and the gate driver area ( A plurality of bridge areas BRA may also be formed in the NDA. For example, the bridge area BRA may also be applied to the pad portion PAD shown in FIG. 1 .

전술한 바와 같이, 더 좁은 베젤 폭을 구현함과 동시에 제1 기판(110)과 상기 제2 기판(115)의 접착력을 보강하기 위해서, 씰-영역(Seal)은 비표시영역(NDA)에 형성된 게이트 링크부(G_Link) 혹은 게이트 링크부(G_Link) 및 게이트 드라이버(GIP)와 중첩될 수 있다. 그리고, 씰런트가 일부 브릿지 영역(BRA)을 덮도록, 브릿지 영역(BRA) 상에 도포될 수 있다. 하지만 브릿지 영역(BRA)에 형성된 브릿지 전극(BRL)은 씰런트와의 접착력이 좋지 않은 물질로 형성되어 있을 수 있다. 예를 들어, 인듐 틴 옥사이드(Indium tin oxide, ITO)로 형성된 브릿지 전극(BRL)은 씰런트와 접착력이 좋지 않을 뿐만 아니라 경화된 씰런트를 통해 전달되는 외력에 의해 쉽게 크랙이 발생할 수 있다. 다시 말해, 씰런트가 게이트 드라이버(GIP)의 일부까지 연장되어 구비되더라도, 씰런트와 브릿지 전극(BRL) 사이의 접착력 약화로 인해 제1 기판(110)과 제2 기판(115)의 합착 불량이 발생할 수 있다. 또한, 씰런트와 중첩되어 있는 브릿지 전극(BRL)에 크랙이 발생할 경우, 크랙을 통해 이물질이 침투하여 브릿지 전극(BRL) 하부의 금속 배선들의 전식/부식을 유발하게 된다.As described above, in order to realize a narrower bezel width and at the same time reinforce the adhesive force between the first substrate 110 and the second substrate 115, the seal area is formed in the non-display area NDA. It may overlap with the gate link part G_Link or the gate link part G_Link and the gate driver GIP. And, the sealant may be applied on the bridge area BRA to partially cover the bridge area BRA. However, the bridge electrode BRL formed in the bridge area BRA may be formed of a material having poor adhesion to the sealant. For example, a bridge electrode (BRL) made of indium tin oxide (ITO) has poor adhesion to a sealant and may easily crack due to an external force transmitted through a hardened sealant. In other words, even if the sealant extends to a part of the gate driver GIP, poor adhesion between the first substrate 110 and the second substrate 115 may occur due to the weakening of the adhesive force between the sealant and the bridge electrode BRL. can happen In addition, when a crack occurs in the bridge electrode BRL overlapping the sealant, foreign matter penetrates through the crack and causes corrosion/corrosion of metal wires under the bridge electrode BRL.

따라서, 본 발명의 실시예에 따른 디스플레이 패널(200)에서, 제1 기판(110)에 형성되는 복수의 하부 스페이서(L_SP) 중 일부는 제1 기판(110)의 브릿지 영역(BRA)과 대응되는 위치에 형성된 하부 스페이서(L_SP)를 포함한다. 다시 말해, 제1 기판(110)에 구비되는 하부 스페이서(L_SP) 중 일부는 비표시영역(NDA)에 위치한 브릿지 전극(BRL)을 덮도록 형성된다. 브릿지 영역(BRA) 상에 배치되는 하부 스페이서(L_SP)는, 도 4a 및 도 4b에서 도시된 바와 같이, 하나의 개별적인 하부 스페이서(L_SP)가 하나의 브릿지 영역(BRA)을 덮도록 구비될 수 있다. 도 4b에서는, 외부신호배선과 연결배선(CL)을 전기적으로 접속시키는 브릿지 전극(BRL)을 덮는 하부 스페이서(L_SP)가, 브릿지 전극(BRL)이 컨택 영역에 접하기 위해 형성된 컨택홀을 채우도록 형성된다. 마찬가지로, 연결배선(CL)과 게이트 드라이버(GIP)의 신호입력단(S_In)을 전기적으로 연결하는 브릿지 전극(BRL)을 덮는 하부 스페이서(L_SP)도, 브릿지 전극(BRL)이 컨택 영역에 접하기 위해 형성된 컨택홀을 채우도록 형성된다. Therefore, in the display panel 200 according to the embodiment of the present invention, some of the plurality of lower spacers L_SP formed on the first substrate 110 correspond to the bridge area BRA of the first substrate 110. and a lower spacer L_SP formed at the position. In other words, some of the lower spacers L_SP provided on the first substrate 110 are formed to cover the bridge electrodes BRL located in the non-display area NDA. As shown in FIGS. 4A and 4B , the lower spacer L_SP disposed on the bridge area BRA may be provided so that one individual lower spacer L_SP covers one bridge area BRA. . 4B, the lower spacer L_SP covering the bridge electrode BRL electrically connecting the external signal line and the connection line CL is filled in the contact hole formed for the bridge electrode BRL to come into contact with the contact area. is formed Similarly, the lower spacer L_SP covering the bridge electrode BRL electrically connecting the connection line CL and the signal input terminal S_In of the gate driver GIP is also used for the bridge electrode BRL to come into contact with the contact area. It is formed to fill the formed contact hole.

비표시영역(NDA)에 배치되고 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)는, 표시영역(DA)에 배치되고 상부 스페이서(U_SP)와 대응되도록 배치된 하부 스페이서(L_SP)와 동일한 물질로 같은 공정에서 형성된다. 따라서, 비표시영역(NDA)에 배치되고 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)와 표시영역(DA)에 배치된 하부 스페이서(L_SP)는 동일한 높이로 형성될 수 있다. 다만, 표시영역(DA)과 비표시영역(NDA)에서는 각각, 제1 기판(110)과 제2 기판(115) 사이에 형성되는 구조물들이 서로 다를 수 있기 때문에, 비표시영역(NDA)에 배치되고 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)와 표시영역(DA)에 배치된 하부 스페이서(L_SP)는 필요에 따라서 서로 다른 높이로 형성될 수 있다. 예를 들어, 브릿지 영역(BRA)을 덮도록 비표시영역(NDA)에 형성되는 하부 스페이서(L_SP)도 제1 기판(110)과 제2 기판(115) 사이의 셀-갭에 영향을 끼칠 수 있다. 따라서, 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)를 표시영역(DA)에 형성되는 하부 스페이서(L_SP)에 비해 더 낮은 높이로 형성할 수 있다. 또 다른 예로, 브릿지 영역(BRA)의 보호 측면에서는 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)의 높이를 표시영역(DA)에 형성되는 하부 스페이서(L_SP)에 비해 더 높은 높이로 형성하는 것이 더 바람직할 수도 있다. 브릿지 영역(BRA)을 덮는 하부 스페이서(L_SP)와 표시영역(DA)에 배치되는 하부 스페이서(L_SP)의 높이를 서로 다르게 하기 위해서, Half-Tone 마스크를 이용할 수 있다. The lower spacer L_SP disposed in the non-display area NDA and covering the bridge area BRA is made of the same material as the lower spacer L_SP disposed in the display area DA and disposed to correspond to the upper spacer U_SP. formed in the same process. Accordingly, the lower spacer L_SP disposed in the non-display area NDA and covering the bridge area BRA and the lower spacer L_SP disposed in the display area DA may have the same height. However, since structures formed between the first substrate 110 and the second substrate 115 may be different in the display area DA and the non-display area NDA, respectively, they are disposed in the non-display area NDA. The lower spacer L_SP covering the bridge area BRA and the lower spacer L_SP disposed in the display area DA may have different heights as needed. For example, the lower spacer L_SP formed in the non-display area NDA to cover the bridge area BRA may also affect the cell-gap between the first substrate 110 and the second substrate 115. there is. Accordingly, the lower spacer L_SP covering the bridge area BRA may be formed at a lower height than the lower spacer L_SP formed in the display area DA. As another example, on the protection side of the bridge area BRA, the height of the lower spacer L_SP covering the bridge area BRA is higher than that of the lower spacer L_SP formed in the display area DA. may be more desirable. A half-tone mask may be used to make the height of the lower spacer L_SP covering the bridge area BRA different from that of the lower spacer L_SP disposed in the display area DA.

도 4b에서는 브릿지 영역(BRA)의 브릿지 전극(BRL)을 덮는 하부 스페이서(L_SP)가, 씰런트에 의해 덮인 것으로 도시되어 있다. 하지만 전술하였듯이, 씰-영역(Seal)은 게이트 링크부(G_Link)의 일부와 중첩되고, 나머지 일부의 게이트 링크부(G_Link)는 씰-영역(Seal)과 중첩되지 않을 수 있다. 또한, 씰-영역(Seal)이 게이트 링크부(G_Link) 전(全) 영역과 중첩되더라도, 게이트 드라이버(GIP)에 구비된 일부 브릿지 영역(BRA)은 씰-영역(Seal)에서 벗어난 곳에 위치해 있을 수 있다. 즉, 씰-영역(Seal)과 중첩되어 있지 않은 곳에도 브릿지 영역(BRA)이 구비되어 있을 수 있으며, 씰-영역(Seal)과 중첩되지 않은 브릿지 영역(BRA) 상에도 하부 스페이서(L_SP)가 구비되어 있을 수 있다.In FIG. 4B , the lower spacer L_SP covering the bridge electrode BRL of the bridge area BRA is covered with a sealant. However, as described above, the seal area (Seal) may overlap with a part of the gate link portion (G_Link), and the remaining part of the gate link portion (G_Link) may not overlap with the seal area (Seal). In addition, even if the seal area (Seal) overlaps the entire area of the gate link part (G_Link), some of the bridge area (BRA) provided in the gate driver (GIP) may be located out of the seal area (Seal). can That is, the bridge area BRA may be provided even in a place that does not overlap with the seal area seal, and the lower spacer L_SP may be provided even on the bridge area BRA that does not overlap with the seal area seal. may be available.

도 4b에 도시된 바와 같이 씰런트 하부에 위치한 각 브릿지 영역(BRA)에 하부 스페이서(L_SP)를 국부적으로 형성할 경우, 하부 스페이서(L_SP)에 의한 단차로 인하여, 씰-영역(Seal) 주변으로 얼룩이 발생될 수 있다. 씰-영역(Seal)에서 하부 스페이서(L_SP)에 의한 단차를 감소시키기 위해, 하나의 하부 스페이서(L_SP)가 복수의 브릿지 영역(BRA)을 덮도록 배치될 수 있다.As shown in FIG. 4B , when the lower spacer L_SP is locally formed in each bridge area BRA located below the sealant, due to the step by the lower spacer L_SP, the seal area around the seal area Stains may occur. In order to reduce a level difference caused by the lower spacer L_SP in the seal area Seal, one lower spacer L_SP may be disposed to cover the plurality of bridge areas BRA.

도 4c는 본 발명에 실시예에 따라, 복수의 브릿지 영역(BRA) 상에 연장되어 배치된 하부 스페이서(L_SP)가 구비된 디스플레이 패널(300)을 개략적으로 나타낸 단면도이다. 도 4c를 참조하면, 외부신호배선과 연결배선(CL)을 접속시키는 브릿지 영역(BRA)과, 연결배선(CL)과 게이트 드라이버(GIP)의 신호 입력단(S_In)을 접속시키는 브릿지 영역(BRA)이 하나의 하부 스페이서(L_SP)에 의해 덮혀 있다. 이와 같이, 하나의 하부 스페이서(L_SP)를 복수의 브릿지 영역(BRA)에 대응하도록 형성함에 따라, 씰런트 하부에 배치된 하부 스페이서(L_SP)에 의한 단차를 감소시킬 수 있다. 4C is a cross-sectional view schematically illustrating a display panel 300 having lower spacers L_SP extending and disposed on a plurality of bridge areas BRA according to an embodiment of the present invention. Referring to FIG. 4C , a bridge area BRA connecting the external signal line and the connection line CL and a bridge area BRA connecting the connection line CL and the signal input terminal S_In of the gate driver GIP. It is covered by this one lower spacer (L_SP). In this way, as one lower spacer L_SP is formed to correspond to the plurality of bridge areas BRA, a step difference due to the lower spacer L_SP disposed under the sealant may be reduced.

비표시영역(NDA)에 배치된 하부 스페이서(L_SP)는 연결배선(CL)의 양쪽 끝단에 위치한 두 브릿지 영역(BRA)뿐만 아니라 주변에 다른 브릿지 영역(BRA)까지도 더 연장되어 두 개 이상의 브릿지 영역(BRA)을 덮도록 형성될 수 있다. 하부 스페이서(L_SP)를 형성하는 물질과 씰런트 사이에 접착성을 고려하여, 비표시영역(NDA)의 하부 스페이서(L_SP)는 단일 패턴으로 게이트 링크부(G_Link)의 일부 또는 전면을 덮거나 게이트 드라이버(GIP)의 일부 또는 전면을 덮도록 형성될 수 있다. 예를 들어, 하부 스페이서(L_SP)가 포토 아크릴(Photo acryl, PAC) 또는 폴리이미드(Polyimide, PI)와 같은 물질로 형성되고, 브릿지 전극(BRL)이 인듐 틴 옥사이드(Indium tin oxide, ITO)로 형성된 경우, 하부 스페이서(L_SP)가, 브릿지 전극(BRL) 대비 씰런트와의 접착력이 더 우수하다. 따라서, 각각의 브릿지 영역(BRA)을 1:1로 국부적으로 덮는 하부 스페이서(L_SP)보다 씰-영역(Seal)에 면적에 비례하여 일정한 면적을 가진 단일 패턴의 하부 스페이서(L_SP)를 게이트 링크부(G_Link)와 게이트 드라이버(GIP)에 걸쳐 배치하는 것이, 제1 기판(110)과 제2 기판(115)의 합착과 브릿지 영역(BRA)의 보호에 더 유리할 수 있다.The lower spacer L_SP disposed in the non-display area NDA extends not only to the two bridge areas BRA located at both ends of the connection line CL, but also to other nearby bridge areas BRA, thereby extending two or more bridge areas. (BRA). Considering the adhesion between the material forming the lower spacer L_SP and the sealant, the lower spacer L_SP of the non-display area NDA covers a part or the entire surface of the gate link part G_Link in a single pattern, or It may be formed to cover a part or the entire surface of the driver GIP. For example, the lower spacer L_SP is formed of a material such as photo acryl (PAC) or polyimide (PI), and the bridge electrode BRL is made of indium tin oxide (ITO). When formed, the lower spacer L_SP has better adhesion with the sealant than the bridge electrode BRL. Therefore, rather than the lower spacer L_SP that locally covers each bridge area BRA in a 1:1 ratio, a single pattern lower spacer L_SP having a constant area in proportion to the area of the seal area is used as the gate link part. Disposing over the G_Link and the gate driver GIP may be more advantageous for bonding the first substrate 110 and the second substrate 115 and protecting the bridge area BRA.

도 5는 본 발명의 실시예에 따른 디스플레이 패널(400)의 비표시영역(NDA)을 개략적으로 나타낸 도면이다.5 is a diagram schematically illustrating a non-display area NDA of a display panel 400 according to an embodiment of the present invention.

전술한 구성 요소와 동일한 구성 요소에 대해서는 전술한 설명과 동일한 설명이 적용되므로, 별도의 설명을 반복하지 않고, 전술한 설명에 추가가 필요한 부분에 한하여 설명을 더한다.Since the same description as the above description is applied to the same components as the above-mentioned components, a separate description will not be repeated, and only those parts that need to be added to the above description will be added.

도 5는 제1 기판(110) 상에 게이트 절연층(121), 게이트 절연층(121) 상에 제1 금속층(M1), 제1 금속층(M1) 상에 중간층(Interlayer)(120), 중간층(120) 상에 제2 금속층(M2) 및 제2 금속층(M2)을 덮는 제1 패시베이션층(PAS1), 제1 패시베이션층(PAS1) 상에 평탄화층(122), 평탄화층(122)에 배치된 트렌치(T) 및 컨택홀, 평탄화층(122) 상에 배치되면서 컨택홀에 의해 제2 금속층(M2)에 연결되는 제3 금속층(M3) 및 제3 금속층(M3)을 덮는 제2 패시베이션층(PAS2)을 포함할 수 있다. 또한, 디스플레이 패널(400)의 외곽에, 제1 기판(110)과 제2 기판(115)을 합착하기 위한 씰런트가 배치된다. 씰런트는 제2 기판(115)의 하부에 배치된 오버 코팅층(OC)과, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 사이에 배치된다. 씰런트와 중첩하지 않도록, 제2 기판(115)의 하부에 배치된 오버 코팅층(OC) 하에 상부 배향막(U_AL)이 배치된다. 또한, 씰런트와 중첩하지 않도록, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 상에 하부 배향막(L_AL)이 배치된다. 블랙 매트릭스(BM)는 비표시영역(NDA)에 배치된 각종의 금속 배선을 가리도록, 비표시영역(NDA) 일부 또는 전체에 배치된다.5 shows a gate insulating layer 121 on a first substrate 110, a first metal layer M1 on the gate insulating layer 121, an interlayer 120 on the first metal layer M1, and an intermediate layer A second metal layer M2 on 120, a first passivation layer PAS1 covering the second metal layer M2, a planarization layer 122 on the first passivation layer PAS1, and a planarization layer 122 disposed thereon. A third metal layer M3 disposed on the planarization layer 122 and connected to the second metal layer M2 by the contact hole, and a second passivation layer covering the third metal layer M3. (PAS2) may be included. In addition, a sealant for bonding the first substrate 110 and the second substrate 115 is disposed outside the display panel 400 . The sealant is disposed between the overcoating layer OC disposed below the second substrate 115 and the second passivation layer PAS2 disposed above the first substrate 110 . An upper alignment layer U_AL is disposed under the overcoating layer OC disposed below the second substrate 115 so as not to overlap with the sealant. In addition, the lower alignment layer L_AL is disposed on the second passivation layer PAS2 disposed on the first substrate 110 so as not to overlap with the sealant. The black matrix BM is disposed on a part or the whole of the non-display area NDA to cover various metal wires disposed in the non-display area NDA.

씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)은, 제2 기판(115)의 하부에 배치된 오버 코팅층(OC) 하에 배치되고, 하부 댐(L_DM)은, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 상에 배치된다. 씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 평탄화층(122)에 형성된 트렌치(T)가 구성된다. An upper dam U_DM and a lower dam L_DM are disposed at a point where the sealant and the upper alignment layer U_AL or the sealant and the lower alignment layer L_AL may overlap. The upper dam U_DM is disposed under the overcoating layer OC disposed below the second substrate 115, and the lower dam L_DM is disposed under the second passivation layer disposed above the first substrate 110 ( PAS2) is placed on top. A trench T formed in the planarization layer 122 is formed at a point where the sealant and the upper alignment layer U_AL or the sealant and the lower alignment layer L_AL may overlap.

비표시영역(NDA)에는, 표시영역(DA)의 끝에서부터 디스플레이 패널(400)의 외곽 방향으로, 촘촘하게 배치된 복수의 터치배선(RVcom_1, RVcom_2)을 포함하는 터치배선영역(RVcomA), 게이트 드라이버(GIP), 게이트 링크부(G_Link)가 순차로 배치된다. 즉, 비표시영역(NDA)에 포함되는 터치배선영역(RVcomA), 게이트 드라이버(GIP), 게이트 링크부(G_Link) 중, 터치배선영역(RVcomA)이 가장 표시영역(DA)에 가까이 배치된다. In the non-display area NDA, a touch wiring area RVcomA including a plurality of touch wires RVcom_1 and RVcom_2 densely arranged in a direction outside the display panel 400 from the end of the display area DA, and a gate driver (GIP) and the gate link part (G_Link) are sequentially arranged. That is, among the touch wiring area RVcomA, the gate driver GIP, and the gate link part G_Link included in the non-display area NDA, the touch wiring area RVcomA is disposed closest to the display area DA.

터치배선(RVcom_1, RVcom_2)의 저항을 낮춤으로써 터치 감지 성능을 향상시킬 수 있다. 그런데 터치배선(RVcom_1, RVcom_2)의 저항을 낮추기 위해 터치배선(RVcom_1, RVcom_2)의 폭을 넓히는 경우, 베젤 폭이 증가한다는 단점이 있다. 베젤 폭을 넓히지 않으면서 터치배선(RVcom_1, RVcom_2)의 저항을 낮추기 위하여, 터치배선(RVcom_1, RVcom_2)을 최대한 촘촘히 배치하면서도, 복수의 층으로 터치배선(RVcom_1, RVcom_2)을 겹쳐 형성한다. 그리고 위층의 터치배선(RVcom_2)과 아래층의 터치배선(RVcom_1)을 평탄화층(122)의 컨택홀을 통해 전기적으로 연결한다. 보다 구체적으로, 터치배선영역(RVcomA)에는, 제2 금속층(M2)에 의해 복수의 제1 터치배선(RVcom_1)이 형성된다. 또한, 터치배선영역(RVcomA)에는, 제1 터치배선(RVcom_1) 위에 평탄화층(122)이 배치되고, 평탄화층(122) 위에 제1 터치배선(RVcom_1)과 겹치는 형상으로, 제3 금속층(M3)에 의해 복수의 제2 터치배선(RVcom_2)이 형성된다. 그리고, 제1 터치배선(RVcom_1)과, 그에 대응하는 제2 터치배선(RVcom_2)은 평탄화층(122)에 형성된 컨택홀에 의해 서로 연결된다. 이로써 각 터치배선(RVcom_1, RVcom_2)의 저항이 감소하는 효과를 얻으면서도 베젤의 폭을 좁게 형성할 수 있다. Touch sensing performance can be improved by lowering the resistance of the touch wires RVcom_1 and RVcom_2. However, when the width of the touch wires RVcom_1 and RVcom_2 is widened to lower the resistance of the touch wires RVcom_1 and RVcom_2, the width of the bezel increases. In order to lower the resistance of the touch wires RVcom_1 and RVcom_2 without widening the bezel width, the touch wires RVcom_1 and RVcom_2 are overlapped in a plurality of layers while arranging the touch wires RVcom_1 and RVcom_2 as densely as possible. Further, the upper layer touch wire RVcom_2 and the lower layer touch wire RVcom_1 are electrically connected through the contact hole of the planarization layer 122 . More specifically, in the touch wiring area RVcomA, a plurality of first touch wires RVcom_1 are formed by the second metal layer M2. In addition, in the touch wiring area RVcomA, a planarization layer 122 is disposed on the first touch wiring RVcom_1 and has a shape overlapping the first touch wiring RVcom_1 on the planarization layer 122, and a third metal layer M3. ), a plurality of second touch wires RVcom_2 are formed. Also, the first touch wire RVcom_1 and the corresponding second touch wire RVcom_2 are connected to each other through a contact hole formed in the planarization layer 122 . As a result, the width of the bezel can be narrowed while obtaining an effect of reducing the resistance of the respective touch wires RVcom_1 and RVcom_2.

터치배선(RVcom_1, RVcom_2)은 전술한 공통전극 라인과 터치 드라이버를 연결할 수 있다. 이로써, 터치배선(RVcom_1, RVcom_2)에 연결된 공통전극 라인으로 터치 입력을 감지하기 위한 신호를 인가하는 방식에 의해 터치를 감지할 수 있는 디스플레이 패널(400)을 구현할 수 있다.The touch wires RVcom_1 and RVcom_2 may connect the aforementioned common electrode line and the touch driver. Accordingly, the display panel 400 capable of detecting a touch can be implemented by applying a signal for detecting a touch input to the common electrode line connected to the touch wires RVcom_1 and RVcom_2.

제2 패시베이션층(PAS2) 상에, 게이트 링크부(G_Link) 전(全) 영역과 게이트 드라이버(GIP)의 일부 영역에 중첩하여 씰런트가 배치될 수 있다. 즉, 씰런트가 도포된 씰-영역(Seal)은 비표시영역(NDA) 중에서도 게이트 링크부(G_Link)와 게이트 드라이버(GIP)에 중첩할 수 있다. 어떠한 경우든, 씰-영역(Seal)은 터치배선영역(RVcomA)과는 중첩하지 않는다. A sealant may be disposed on the second passivation layer PAS2 to overlap the entire area of the gate link part G_Link and a partial area of the gate driver GIP. That is, the seal area (Seal) to which the sealant is applied may overlap the gate link part (G_Link) and the gate driver (GIP) in the non-display area (NDA). In any case, the seal area (Seal) does not overlap with the touch wiring area (RVcomA).

디스플레이 패널(400)의 외곽에 씰런트가 배치됨으로써 형성되는 씰-영역(Seal)은, 제1 기판(110)과 제2 기판(115) 사이에 액정층(LC)이 될 수 있는 공간을 확보한다. 즉, 씰-영역(Seal)의 씰런트에 의해, 제1 기판(110)과 제2 기판(115)이 셀 갭을 확보하면서 서로 합착되고, 셀 갭에 대응하여 정의되는 액정층(LC)의 액정이 디스플레이 패널(400) 외부로 새어나가지 않게 된다. 씰런트는 유동성 있는 액체 상태에서 도포되어, 광경화에 의하여 경화되는 물질로 구성될 수 있다. 씰런트가 광경화되는 물질로 이루어진 경우, 씰런트를 경화하기 위하여 씰-영역(Seal)을 향하여 UV와 같은 고에너지의 광이 조사되어야 한다. 이 때, 제2 기판(115)으로부터 씰-영역(Seal)으로 고에너지의 광을 조사하는 경우, 광을 흡수하는 성질의 블랙 매트릭스(BM)에 의하여 광이 씰-영역(Seal)에 도달하지 못하므로 효과적이지 못하다. 따라서, 제1 기판(110)으로부터 씰-영역(Seal)으로 고에너지의 광을 조사하는 것이 가능하다. 만일, 씰런트가 터치배선영역(RVcomA)에까지 도포되거나, 씰런트가 터치배선영역(RVcomA)에 도포되진 않았으나 표시영역(DA) 방향(D1)으로 퍼짐에 따라, 씰런트가 터치배선영역(RVcomA)에도 있을 수 있다. 이러한 경우, 씰런트를 경화하기 위해서는 제1 기판(110)으로부터 씰-영역(Seal)으로 광을 조사함에 있어서 게이트 링크부(G_Link)와 게이트 드라이버(GIP)뿐만 아니라, 터치배선영역(RVcomA)에까지 광을 조사해야 할 필요가 있을 수 있다. 그러나, 터치배선영역(RVcomA)에서는, 촘촘하게 배치된 복수의 터치배선(RVcom_1, RVcom_2)에 의하여 광의 대부분이 반사되기 때문에, 충분한 양의 광이 씰런트로 도달하지 못한다. The seal-region formed by disposing the sealant on the outside of the display panel 400 secures a space between the first substrate 110 and the second substrate 115 where the liquid crystal layer LC can be formed. do. That is, the first substrate 110 and the second substrate 115 are bonded to each other while securing the cell gap by the sealant of the seal-region (Seal), and the liquid crystal layer LC defined corresponding to the cell gap Liquid crystal does not leak out of the display panel 400 . The sealant may be composed of a material that is applied in a fluid liquid state and hardened by photocuring. When the sealant is made of a photocurable material, high-energy light such as UV must be irradiated toward the seal area to cure the sealant. At this time, when high-energy light is irradiated from the second substrate 115 to the seal area, the light does not reach the seal area due to the black matrix BM having a property of absorbing light. not effective because Therefore, it is possible to irradiate high-energy light from the first substrate 110 to the seal area. If the sealant is applied to the touch wiring area RVcomA, or the sealant is not applied to the touch wiring area RVcomA but spreads in the display area DA direction D1, the sealant is applied to the touch wiring area RVcomA ) may also be present. In this case, in order to harden the sealant, in irradiating light from the first substrate 110 to the seal area, not only the gate link part G_Link and the gate driver GIP, but also the touch wiring area RVcomA It may be necessary to irradiate light. However, in the touch wiring area RVcomA, since most of the light is reflected by the plurality of densely arranged touch wires RVcom_1 and RVcom_2, a sufficient amount of light does not reach the sealant.

보다 구체적으로, 회로 영역 중 어떤 영역에서 금속 배선이 촘촘한 정도는, 해당 영역에서의 개구율(open ratio)로 나타낼 수 있다. 해당 영역에서의 개구율이란, 해당 영역 전체 면적 중에서 금속 배선에 의하여 가려지지 않은 영역의 비율을 의미한다. 회로 영역 중에서, 터치배선영역(RVcomA)은, 촘촘하게 배치된 복수의 터치배선에 의하여 20% 이하의 개구율을 가진다. 그런데, 적어도 50% 이상의 개구율을 가지는 영역에서 광이 조사되어야, 씰런트에서 광경화가 일어날 수 있을 정도의 광이 씰런트로 도달할 수 있다. 즉, 터치배선영역(RVcomA)을 통해서는, 씰런트를 광경화할 수 있을 정도의 광이 씰런트로 도달하지 못한다. More specifically, the degree of dense metal wiring in a certain area of the circuit area may be represented by an open ratio in the corresponding area. The aperture ratio in the corresponding region means the ratio of the area not covered by the metal wiring out of the total area of the corresponding region. Among the circuit areas, the touch wiring area RVcomA has an aperture ratio of 20% or less due to the densely arranged touch wiring. However, only when light is irradiated in a region having an aperture ratio of at least 50% or more, light sufficient to cause photocuring of the sealant may reach the sealant. That is, light sufficient to photocur the sealant does not reach the sealant through the touch wiring region RVcomA.

따라서, 씰런트는 회로 영역 중, 금속 배선이 촘촘한 밀도로 배치된 영역 위에는 도포되지 않아야 한다. 또한, 씰런트는 회로 영역 중, 금속 배선이 촘촘한 밀도로 배치된 영역 위에까지 퍼지지 않아야 한다. 씰런트가 회로 영역 중에서 금속 배선이 촘촘한 밀도로 배치된 영역에까지 도포되거나 퍼지게 되면, 광을 반사시키는 금속 배선에 의해, 해당 영역의 씰런트를 광경화할 정도의 광량이 씰런트로 도달하지 못한다. 결국, 해당 영역에서의 씰런트가 경화되지 않음에 따라, 제1 기판(110)과 제2 기판(115) 사이의 합착 불량의 요인이 된다. 이 때, 회로 영역 중, 금속 배선이 촘촘한 밀도로 배치된 영역이란, 해당 영역의 개구율이 50% 미만인 영역을 의미한다. 따라서, 씰런트는 회로 영역 중, 개구율이 50% 미만인 영역 위에까지 퍼져서는 안 된다. 다시 말해, 씰런트는 회로 영역 중, 개구율이 50% 이상인 영역 위에 배치되어야 한다. 예를 들어, 씰런트는 터치배선영역(RVcomA) 위에는 도포되지 않는다. 또한, 씰런트는 터치배선영역(RVcomA) 위에까지 퍼지지 않는다.Therefore, the sealant should not be applied over a region in which metal wires are disposed at a high density among circuit regions. In addition, the sealant should not spread even over a region in which metal wires are disposed at a high density among circuit regions. If the sealant is applied or spreads to a region in the circuit area where the metal wiring is densely arranged, an amount of light sufficient to photocur the sealant in the corresponding region does not reach the sealant due to the metal wiring that reflects the light. As a result, as the sealant in the corresponding region is not hardened, it becomes a cause of poor adhesion between the first substrate 110 and the second substrate 115 . At this time, a region in which metal wires are disposed at a high density among circuit regions means a region in which an aperture ratio of the corresponding region is less than 50%. Therefore, the sealant should not spread even over the area where the aperture ratio is less than 50% in the circuit area. In other words, the sealant should be placed over the area where the aperture ratio is 50% or more among the circuit areas. For example, the sealant is not applied on the touch wiring area RVcomA. Also, the sealant does not spread even over the touch wiring area RVcomA.

씰런트가 터치배선영역(RVcomA) 위에까지 퍼지지 않도록, 씰-영역(Seal)과 터치배선영역(RVcomA)의 사이에는 상부 댐(U_DM)과 상부 댐(U_DM)에 대응하는 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)은 제1 기판(110)을 향하여, 오버 코팅층(OC)에 달려있다. 다시 말해, 상부 댐(U_DM)은 오버 코팅층(OC)에서 제1 기판(110)을 향하여 돌출되어 배치된다. 하부 댐(L_DM)은 상부 댐(U_DM)에 대응하여, 제2 패시베이션층(PAS2)에서 제2 기판(115)을 향하여 솟아있다. 다시 말해, 하부 댐(L_DM)은 상부 댐(U_DM)에 대응하여, 제2 패시베이션층(PAS2)에서 제2 기판(115)을 향하여 돌출되여 배치된다. 예를 들어, 상부 댐(U_DM)과 하부 댐(L_DM)은, 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치될 수 있다. 또는, 상부 댐(U_DM)과 하부 댐(L_DM)은, 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐 배치될 수 있다. An upper dam U_DM and a lower dam L_DM corresponding to the upper dam U_DM are placed between the seal area and the touch wiring area RVcomA so that the sealant does not spread over the touch wiring area RVcomA. are placed The upper dam U_DM faces the first substrate 110 and rests on the overcoating layer OC. In other words, the upper dam U_DM protrudes from the overcoating layer OC toward the first substrate 110 . The lower dam L_DM rises from the second passivation layer PAS2 toward the second substrate 115 corresponding to the upper dam U_DM. In other words, the lower dam L_DM is disposed to protrude from the second passivation layer PAS2 toward the second substrate 115 in correspondence with the upper dam U_DM. For example, the upper dam U_DM and the lower dam L_DM may be disposed across the boundary between the touch wiring area RVcomA and the gate driver GIP. Alternatively, the upper dam U_DM and the lower dam L_DM may be disposed biased towards the gate driver GIP based on the boundary between the touch wiring area RVcomA and the gate driver GIP.

상부 댐(U_DM)은 전술한 상부 스페이서(U_SP)와 동일한 물질로 동일한 공정에서 형성될 수 있다. 또한 하부 댐(L_DM)은 전술한 하부 스페이서(L_SP)와 동일한 물질로 동일한 공정에서 형성될 수 있다. 예를 들어, 상부 댐(U_DM) 및 하부 댐(L_DM)은 폴리이미드(Polyimide, PI)로 형성되거나, 포토 아크릴(Photo Acryl, PAC)로 형성될 수 있다. The upper dam U_DM may be formed of the same material as the above-described upper spacer U_SP in the same process. Also, the lower dam L_DM may be formed of the same material as the aforementioned lower spacer L_SP in the same process. For example, the upper dam U_DM and the lower dam L_DM may be formed of polyimide (PI) or photo acryl (PAC).

상부 배향막(U_AL)은 배향 물질에 의하여 형성되며, 액정층(LC)에 포함된 액정의 초기 배향 방향을 결정한다. 예를 들어, 상부 배향막(U_AL)을 구성하는 배향 물질은 폴리이미드(Polyimide, PI)일 수 있다. 상부 배향막(U_AL)은 오버 코팅층(OC) 하에 표시영역(DA)에 배치된다. 따라서, 상부 배향막(U_AL)은 비표시영역(NDA)에 배치되는 씰런트에 의하여 둘러싸인다. 상부 배향막(U_AL)을 형성하기 위한 배향 물질은 유동성이 있는 액체 상태로 표시영역(DA)에 대응하는 오버 코팅층(OC) 일 면에 도포된다. 배향 물질의 퍼지는 성질에 따라, 배향 물질이 표시영역(DA)에만 형성되는 것이 아니라, 비표시영역(NDA) 방향(D2)으로도 퍼질 수 있다. 이에 따라, 상부 배향막(U_AL)은 비표시영역(NDA)까지 연장되어 형성될 수 있다. The upper alignment layer U_AL is formed of an alignment material and determines an initial alignment direction of liquid crystal included in the liquid crystal layer LC. For example, an alignment material constituting the upper alignment layer U_AL may be polyimide (PI). The upper alignment layer U_AL is disposed in the display area DA under the overcoating layer OC. Accordingly, the upper alignment layer U_AL is surrounded by the sealant disposed in the non-display area NDA. An alignment material for forming the upper alignment layer U_AL is applied to one surface of the overcoating layer OC corresponding to the display area DA in a liquid state having fluidity. Depending on the spreading property of the alignment material, the alignment material may not only be formed in the display area DA, but may also spread in the direction D2 of the non-display area NDA. Accordingly, the upper alignment layer U_AL may be formed extending to the non-display area NDA.

하부 배향막(L_AL) 역시 상부 배향막(U_AL)과 마찬가지로 배향 물질에 의하여 형성되며, 액정층(LC)에 포함된 액정의 초기 배향 방향을 결정한다. 예를 들어, 하부 배향막(L_AL)을 구성하는 배향 물질은 폴리이미드(Polyimide, PI)일 수 있다. 하부 배향막(L_AL)은 제2 패시베이션층(PAS2) 상에 표시영역(DA)에 배치된다. 따라서, 하부 배향막(L_AL)은 비표시영역(NDA)에 배치되는 씰런트에 의하여 둘러싸인다. 하부 배향막(L_AL)을 형성하기 위한 배향 물질은 유동성이 있는 액체 상태로 표시영역(DA)에 대응하는 오버 코팅층(OC) 일 면에 도포된다. 배향 물질의 퍼지는 성질에 따라, 배향 물질이 표시영역(DA)에만 형성되는 것이 아니라, 비표시영역(NDA) 방향(D2)으로도 퍼질 수 있다. 이에 따라, 하부 배향막(L_AL)은 비표시영역(NDA)에까지 연장되어 형성될 수 있다.Like the upper alignment layer U_AL, the lower alignment layer L_AL is also formed of an alignment material and determines the initial alignment direction of the liquid crystal included in the liquid crystal layer LC. For example, an alignment material constituting the lower alignment layer L_AL may be polyimide (PI). The lower alignment layer L_AL is disposed in the display area DA on the second passivation layer PAS2. Accordingly, the lower alignment layer L_AL is surrounded by the sealant disposed in the non-display area NDA. An alignment material for forming the lower alignment layer L_AL is applied to one surface of the overcoating layer OC corresponding to the display area DA in a liquid state having fluidity. Depending on the spreading property of the alignment material, the alignment material may not only be formed in the display area DA, but may also spread in the direction D2 of the non-display area NDA. Accordingly, the lower alignment layer L_AL may be formed extending to the non-display area NDA.

씰-영역(Seal)의 씰런트 역시, 경화 이전에 유동성 있는 액체 상태에서 도포되어 퍼지게 된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼짐에 따라, 상부 배향막(U_AL) 또는 하부 배향막(L_AL)을 일부 덮을 가능성이 있다. 즉, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있다. 그런데, 제2 패시베이션층(PAS2)이 실리콘 계열의 무기 물질로 구성되고, 상부 배향막(U_AL) 또는 하부 배향막(L_AL)이 폴리이미드로 구성되는 경우, 씰런트와 제2 패시베이션층(PAS2) 사이의 접착력이, 씰런트와 상부 배향막(U_AL) 또는 하부 배향막(L_AL) 사이의 접착력보다 훨씬 강하다. 즉, 씰런트와 상부 배향막(U_AL) 또는 하부 배향막(L_AL)이 서로 중첩하는 영역에서는, 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 낮아지게 된다. 이는 제1 기판(110)과 제2 기판(115) 사이의 합착 불량의 원인이 된다. The sealant of the seal-area is also applied and spread in a fluid liquid state before hardening. As the sealant spreads in the direction D1 of the display area DA, it may partially cover the upper alignment layer U_AL or the lower alignment layer L_AL. That is, there is a possibility that the sealant and the upper alignment layer (U_AL) or the sealant and the lower alignment layer (L_AL) overlap each other. However, when the second passivation layer PAS2 is made of a silicon-based inorganic material and the upper alignment layer U_AL or the lower alignment layer L_AL is made of polyimide, the gap between the sealant and the second passivation layer PAS2 is The adhesive force is much stronger than the adhesive force between the sealant and the upper alignment layer U_AL or the lower alignment layer L_AL. That is, in a region where the sealant and the upper alignment layer U_AL or the lower alignment layer L_AL overlap each other, adhesion strength between the first substrate 110 and the second substrate 115 due to the sealant is reduced. This causes poor bonding between the first substrate 110 and the second substrate 115 .

따라서, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않도록, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 또는, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지지 않도록, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 배치되는 영역을 오버랩방지영역(OA)이라 한다. 오버랩방지영역(OA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치될 수 있다. 또는, 오버랩방지영역(OA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다. 이로써 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 저하되는 현상을 방지할 수 있다.Therefore, the upper dam U_DM and the lower dam L_DM are disposed such that the sealant and the upper alignment layer U_AL or the sealant and the lower alignment layer L_AL do not overlap. Alternatively, the upper dam U_DM and the lower dam L_DM are disposed so that the sealant does not spread in the direction D1 of the display area DA. An area where the upper dam U_DM and the lower dam L_DM are disposed is referred to as an overlap prevention area OA. The overlap prevention area OA may be disposed across the boundary between the touch wiring area RVcomA and the gate driver GIP. Alternatively, the overlap prevention area OA may be disposed toward the gate driver GIP based on the boundary between the touch wiring area RVcomA and the gate driver GIP. Accordingly, it is possible to prevent a phenomenon in which adhesion strength between the first substrate 110 and the second substrate 115 is lowered due to the sealant.

씰런트의 접착력이 상승하도록, 평탄화층(122)에 복수의 트렌치(T)가 형성된다. 씰런트의 가장자리에 대응하는 위치에서, 평탄화층(122)이 움푹 파여 트렌치(T)가 형성된다. 복수의 트렌치(T)가 배치된 영역을 트렌치영역(TA)이라 한다. 도포된 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우에, 씰런트가 트렌치(T)로 흘러들게 된다. 씰런트가 트렌치(T)의 굴곡을 채움으로써, 씰런트의 접착 면적이 증가하게 된다. 씰런트의 접착 면적이 증가하게 됨에 따라, 씰런트에 의한 접착력이 향상된다. 또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지더라도, 트렌치(T)를 채우게 됨에 따라 퍼지는 정도, 즉, 퍼짐폭이 줄어들게 된다. 씰런트의 퍼짐폭이 줄어들게 됨에 따라, 씰런트와 하부 배향막(L_AL)이 중첩하는 현상을 최소화할 수 있다. 또한, 트렌치(T)에 의해 씰런트와 하부 배향막(L_AL)이 중첩하는 현상이 최소화됨으로써 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 저하되는 현상을 방지할 수 있다.A plurality of trenches T are formed in the planarization layer 122 to increase the adhesive strength of the sealant. At a position corresponding to the edge of the sealant, the flattening layer 122 is recessed to form a trench T. An area in which a plurality of trenches T is disposed is referred to as a trench area TA. When the applied sealant spreads in the direction D1 of the display area DA, the sealant flows into the trench T. As the sealant fills the curves of the trench T, the adhesion area of the sealant increases. As the adhesive area of the sealant increases, the adhesive strength of the sealant is improved. In addition, even if the sealant spreads in the direction D1 of the display area DA, as it fills the trench T, the degree of spread, that is, the width of the spread, decreases. As the spreading width of the sealant is reduced, an overlapping phenomenon between the sealant and the lower alignment layer L_AL may be minimized. In addition, the phenomenon in which the sealant and the lower alignment layer L_AL overlap is minimized by the trench T, thereby preventing a phenomenon in which the adhesion strength of the first substrate 110 and the second substrate 115 is lowered due to the sealant can do.

오버랩방지영역(OA)과 트렌치영역(TA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 인접하여 배치되며, 서로 중첩한다. The overlap prevention area OA and the trench area TA are disposed adjacent to the boundary between the touch wiring area RVcomA and the gate driver GIP, and overlap each other.

이 때, 오버랩방지영역(OA)과 트렌치영역(TA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다. In this case, the overlap prevention area OA and the trench area TA may be disposed biased towards the gate driver GIP based on the boundary between the touch wiring area RVcomA and the gate driver GIP.

또는, 오버랩방지영역(OA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치되고, 트렌치영역(TA)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다. 다시 말해, 오버랩방지영역(OA) 일부와 트렌치영역(TA) 일부가 중첩하고, 오버랩방지영역(OA)이 트렌치영역(TA)보다 더 터치배선영역(RVcomA)에 가까이 배치될 수 있다. 즉, 상부 댐(U_DM)과 하부 댐(L_DM)은 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치되면서, 트렌치(T)는 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로, 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치될 수 있다. 트렌치(T)는 평탄화층(122)에 홈이 형성됨으로써 구성되기 때문에, 평탄화층(122)의 컨택홀에 의하여 윗층의 터치배선과 아래층의 터치배선이 연결되는 터치배선영역(RVcomA)에 배치될 수가 없는 반면, 상부 댐(U_DM)과 하부 댐(L_DM)은 터치배선 상에 위치함으로써, 터치배선영역(RVcomA)에 배치될 수 있다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼짐에 있어, 1차적으로 트렌치(T)가 씰런트를 받아들이게 되는 웅덩이 역할을 하고, 2차적으로 상부 댐(U_DM)과 하부 댐(L_DM)이 씰런트가 터치배선영역(RVcomA)으로까지 흘러들지 않도록 막는 장벽 역할을 할 수 있다.Alternatively, the overlap prevention area OA is disposed across the boundary between the touch wiring area RVcomA and the gate driver GIP, and the trench area TA is based on the boundary between the touch wiring area RVcomA and the gate driver GIP. , it may be disposed biased toward the gate driver GIP. In other words, a part of the anti-overlap area OA and a part of the trench area TA may overlap, and the anti-overlap area OA may be disposed closer to the touch wiring area RVcomA than the trench area TA. That is, the upper dam U_DM and the lower dam L_DM are disposed across the boundary between the touch wiring area RVcomA and the gate driver GIP, and the trench T is the touch wiring area RVcomA and the gate driver GIP. Based on the boundary of , it may be disposed toward the gate driver GIP. Since the trench T is formed by forming a groove in the planarization layer 122, it is disposed in the touch wiring area RVcomA where the upper layer touch wire and the lower layer touch wire are connected by the contact hole of the planarization layer 122. On the other hand, the upper dam U_DM and the lower dam L_DM may be disposed in the touch wiring area RVcomA by being located on the touch wiring. As a result, as the sealant spreads in the direction D1 of the display area DA, the trench T primarily serves as a puddle to receive the sealant, and secondarily the upper dam U_DM and the lower dam L_DM ) can act as a barrier to prevent the sealant from flowing into the touch wiring area (RVcomA).

도 6은 본 발명의 실시예에 따른 디스플레이 패널(500)의 비표시영역(NDA)을 개략적으로 나타낸 도면이다.6 is a diagram schematically illustrating a non-display area NDA of a display panel 500 according to an embodiment of the present invention.

전술한 구성 요소와 동일한 구성 요소에 대해서는 전술한 설명과 동일한 설명이 적용되므로, 별도의 설명을 반복하지 않고, 전술한 설명에 추가가 필요한 부분에 한하여 설명을 더한다.Since the same description as the above description is applied to the same components as the above-mentioned components, a separate description will not be repeated, and only those parts that need to be added to the above description will be added.

도 6은 제1 기판(110) 상에 게이트 절연층(121), 게이트 절연층(121) 상에 제1 금속층(M1), 제1 금속층(M1) 상에 중간층(Interlayer)(120), 중간층(120) 상에 제2 금속층(M2) 및 제2 금속층(M2)을 덮는 펑탄화층(122), 평탄화층(122) 상에 제2 서브 금속층(M2_s) 및 제2 서브 금속층(M2_s)을 덮는 서브 평탄화층(122_s), 서브 평탄화층(122_s)에 배치된 트렌치(T) 및 컨택홀, 서브 평탄화층(122_s) 상에 배치되면서 컨택홀에 의해 제2 금속층(M2)에 연결되는 제3 금속층(M3) 및 제3 금속층(M3)을 덮는 제2 패시베이션층(PAS2)을 포함할 수 있다. 이 때, 서브 평탄화층(122_s)는 평탄화층(122)과 동일한 물질로 구성될 수 있다. 6 shows a gate insulating layer 121 on a first substrate 110, a first metal layer M1 on the gate insulating layer 121, an interlayer 120 on the first metal layer M1, and an intermediate layer A second metal layer M2 and a punctured layer 122 covering the second metal layer M2 are formed on the layer 120, and the second sub-metal layer M2_s and the second sub-metal layer M2_s are formed on the planarization layer 122. Covering the sub-planarization layer 122_s, the trench T and contact holes disposed in the sub-planarization layer 122_s, and the third layer disposed on the sub-planarization layer 122_s and connected to the second metal layer M2 by the contact hole. A second passivation layer PAS2 covering the metal layer M3 and the third metal layer M3 may be included. In this case, the sub-planarization layer 122_s may be made of the same material as the planarization layer 122 .

씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치된다. 상부 댐(U_DM)은, 제2 기판(115)의 하부에 배치된 오버 코팅층(OC) 하에 배치되고, 하부 댐(L_DM)은, 제1 기판(110)의 상부에 배치된 제2 패시베이션층(PAS2) 상에 배치된다. 씰런트와 상부 배향막(U_AL) 또는, 씰런트와 하부 배향막(L_AL)이 중첩할 가능성이 있는 지점에, 서브 평탄화층에 형성된 트렌치(T)가 구성된다. An upper dam U_DM and a lower dam L_DM are disposed at a point where the sealant and the upper alignment layer U_AL or the sealant and the lower alignment layer L_AL may overlap. The upper dam U_DM is disposed under the overcoating layer OC disposed below the second substrate 115, and the lower dam L_DM is disposed under the second passivation layer disposed above the first substrate 110 ( PAS2) is placed on top. A trench T formed in the sub-planarization layer is formed at a point where the sealant and the upper alignment layer U_AL or the sealant and the lower alignment layer L_AL may overlap.

터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮춤으로써 터치 감지 성능을 향상시킬 수 있다. 그런데 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮추기 위해 터치배선(RVcom_1, RVcom_2, RVcom_3)의 폭을 넓히는 경우, 베젤 폭이 증가한다는 단점이 있다. 베젤 폭을 넓히지 않으면서 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮추기 위하여, 터치배선(RVcom_1, RVcom_2, RVcom_3)을 최대한 촘촘히 배치하면서도, 복수의 층으로 터치배선(RVcom_1, RVcom_2, RVcom_3)을 겹쳐 형성한다. 그리고 위층의 터치배선(RVcom_2, RVcom_3)과 아래층의 터치배선(RVcom_1, RVcom_3)을 전기적으로 연결한다. 보다 구체적으로, 터치배선영역(RVcomA)에는, 제2 금속층(M2)에 의해 복수의 제1 터치배선(RVcom_1)이 형성된다. 또한, 터치배선영역(RVcomA)에는, 제1 터치배선(RVcom_1) 위에 평탄화층(122)이 배치되고, 평탄화층(122) 위에 제1 터치배선(RVcom_1)과 겹치는 형상으로, 제2 서브 금속층(M2_s)에 의해 복수의 제3 터치배선(RVcom_3)이 형성될 수 있다. 또한, 터치배선영역(RVcomA)에는, 제3 터치배선(RVcom_3) 위에 서브 평탄화층(122_s)이 배치되고, 서브 평탄화층(122_s) 위에 제3 터치배선(RVcom_3)과 겹치는 형상으로, 제3 금속층(M3)에 의해 복수의 제2 터치배선(RVcom_2)이 형성될 수 있다. 그리고 제1 터치배선(RVcom_1)과, 그에 대응하는 제3 터치배선(RVcom_3)은 평탄화층(122)에 형성된 컨택홀에 의해 서로 연결된다. 그리고 제3 터치배선(RVcom_3)과, 그에 대응하는 제2 터치배선(RVcom_2)은 서브 평탄화층(122_s)에 형성된 컨택홀에 의해 서로 연결된다. 이렇게 3층의 터치배선(RVcom_1, RVcom_2, RVcom_3)에 의하여, 각 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항이 감소하는 효과를 얻으면서도 베젤의 폭을 좁게 형성할 수 있다. Touch sensing performance can be improved by lowering the resistance of the touch wires (RVcom_1, RVcom_2, RVcom_3). However, when the widths of the touch wires RVcom_1, RVcom_2, and RVcom_3 are widened to lower the resistance of the touch wires RVcom_1, RVcom_2, and RVcom_3, the width of the bezel increases. In order to lower the resistance of the touch wires (RVcom_1, RVcom_2, RVcom_3) without widening the bezel, while arranging the touch wires (RVcom_1, RVcom_2, RVcom_3) as densely as possible, touch wires (RVcom_1, RVcom_2, RVcom_3) in multiple layers overlap to form Then, the upper layer touch wires (RVcom_2, RVcom_3) and the lower layer touch wires (RVcom_1, RVcom_3) are electrically connected. More specifically, in the touch wiring area RVcomA, a plurality of first touch wires RVcom_1 are formed by the second metal layer M2. In addition, in the touch wiring area RVcomA, a planarization layer 122 is disposed on the first touch wiring RVcom_1, and has a shape overlapping the first touch wiring RVcom_1 on the planarization layer 122, and the second sub-metal layer ( A plurality of third touch wires RVcom_3 may be formed by M2_s. In addition, in the touch wiring area RVcomA, a sub-planarization layer 122_s is disposed on the third touch wiring RVcom_3 and overlaps with the third touch wiring RVcom_3 on the sub-planarization layer 122_s, and the third metal layer A plurality of second touch wires RVcom_2 may be formed by (M3). Also, the first touch wire RVcom_1 and the corresponding third touch wire RVcom_3 are connected to each other through a contact hole formed in the planarization layer 122 . Also, the third touch wire RVcom_3 and the corresponding second touch wire RVcom_2 are connected to each other by a contact hole formed in the sub planarization layer 122_s. In this way, by the touch wires RVcom_1, RVcom_2, and RVcom_3 of the three layers, the width of the bezel can be formed narrow while obtaining an effect of reducing the resistance of each touch wire RVcom_1, RVcom_2, and RVcom_3.

도 7a 내지 도 7h는 도 5에 도시된 오버랩방지영역(OA)에 대응되는 평면도들이다. 7A to 7H are plan views corresponding to the anti-overlap area OA shown in FIG. 5 .

도 7a를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 중첩하여 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍이 복수 개 일 때, 각 쌍 마다 상부 댐(U_DM)과 하부 댐(L_DM) 사이의 이격 거리가 다를 수 있다. 예를 들어, 씰-영역(Seal)에 가까운 쌍일수록, 상부 댐(U_DM)과 하부 댐(L_DM) 사이의 이격 거리가 멀 수 있다. 또한, 씰-영역(Seal)에서 가장 멀리 떨어져 있는 쌍은, 상부 댐(U_DM)과 하부 댐(L_DM) 사이의 이격 거리가 실질적으로 0(zero)일 수 있다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 씰런트로부터 가까운 쌍에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트로부터 먼 쌍에 의해 완전히 막아줌으로써 씰런트가 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7A , the upper dam U_DM and the lower dam L_DM overlap each other and are arranged in a solid line between the seal-region seal and the alignment layer AL. Considering that the upper dam U_DM and the lower dam L_DM overlap each other to form a pair, the number of pairs formed by the upper dam U_DM and the lower dam L_DM may be two or three. When there are a plurality of pairs of the upper dam U_DM and the lower dam L_DM, the separation distance between the upper dam U_DM and the lower dam L_DM may be different for each pair. For example, the closer the pair is to the seal area, the greater the separation distance between the upper dam U_DM and the lower dam L_DM. In addition, the distance between the upper dam U_DM and the lower dam L_DM of the pair farthest from the seal area may be substantially zero. Accordingly, when the sealant spreads in the direction D1 of the display area DA, a certain amount of the sealant may leak out by a pair close to the sealant, thereby preventing the sealant from bursting during bonding. In addition, it is possible to prevent the sealant from crossing the overlap prevention area OA in the end by being completely blocked by the pair distant from the sealant.

도 7b를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하되, 상부 댐(U_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치되고, 하부 댐(L_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 중첩하여 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 특히, 제1 기판(110)이 아래에, 제2 기판(115)이 위에 배치되도록 합착을 하고 경화를 진행함에 따라 씰런트가 제2 패시베이션층(PAS2)을 따라 흐르게 되는 경우에, 하부 댐(L_DM)이 실선형으로 배치되는 것이 유리하다. 하부 댐(L_DM)은 선형으로 배치되고, 상부 댐(U_DM)은 점선형으로 배치됨으로써, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역에서 발생한 틈으로, 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7B , the upper dam U_DM and the lower dam L_DM overlap each other, but the upper dam U_DM is disposed along a dotted line between the seal-region seal and the alignment layer AL, and The dam L_DM is disposed in a solid line between the seal area Seal and the alignment layer AL. Considering that the upper dam U_DM and the lower dam L_DM overlap each other to form a pair, the number of pairs formed by the upper dam U_DM and the lower dam L_DM may be two or three. In particular, when bonding is performed such that the first substrate 110 is disposed below and the second substrate 115 is disposed above, and the sealant flows along the second passivation layer PAS2 as curing proceeds, the lower dam ( L_DM) is advantageously arranged in a solid line. The lower dam L_DM is disposed linearly and the upper dam U_DM is disposed in a dotted line, so that a gap is created in an area where there is no upper dam U_DM corresponding to the lower dam L_DM. As a result, when the sealant spreads in the direction D1 of the display area DA, a certain amount of sealant may leak through a gap generated in an area where there is no upper dam U_DM corresponding to the lower dam L_DM. It can prevent the sealant from bursting during bonding. In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

도 7c를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 중첩하여 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 하부 댐(L_DM)과 상부 댐(U_DM)이 점선형으로 배치됨으로써, 하부댐과 상부 댐(U_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 하부댐과 상부 댐(U_DM)이 없는 영역에서 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7C , the upper dam U_DM and the lower dam L_DM overlap each other and are arranged in a dotted line between the seal-region seal and the alignment layer AL. Considering that the upper dam U_DM and the lower dam L_DM overlap each other to form a pair, the number of pairs formed by the upper dam U_DM and the lower dam L_DM may be two or three. Since the lower dam L_DM and the upper dam U_DM are arranged in a dotted line, a gap is created in an area where the lower dam and the upper dam U_DM do not exist. As a result, when the sealant spreads in the direction D1 of the display area DA, a certain amount of sealant leaks out through the gap created in the area where the lower dam and the upper dam U_DM do not exist, so that the sealant does not burst during bonding. can do. In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

도 7d를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7D , the upper dam U_DM and the lower dam L_DM are alternately disposed and disposed in a solid line between the seal-region seal and the alignment layer AL. Considering that the upper dam U_DM and the lower dam L_DM are staggered and form a pair, the upper dam U_DM and the lower dam L_DM may form two or three pairs. As a result, when the sealant spreads in the direction D1 of the display area DA, a certain amount of sealant can leak out due to a gap generated when the upper dam U_DM and the lower dam L_DM are alternately disposed, thereby preventing adhesion. It can prevent the sealant from bursting. In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

도 7e를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 상부 댐(U_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치되고, 하부 댐(L_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 특히, 제1 기판(110)이 아래에, 제2 기판(115)이 위에 배치되도록 합착을 하고 경화를 진행함에 따라 씰런트가 제2 패시베이션층(PAS2)을 따라 흐르게 되는 경우에, 하부 댐(L_DM)이 실선형으로 배치되는 것이 유리하다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7E , while the upper dam U_DM and the lower dam L_DM are alternately disposed, the upper dam U_DM is disposed along a dotted line between the seal-region seal and the alignment layer AL, and The dam L_DM is disposed in a solid line between the seal area Seal and the alignment layer AL. Considering that the upper dam U_DM and the lower dam L_DM are staggered and form a pair, the upper dam U_DM and the lower dam L_DM may form two or three pairs. In particular, when bonding is performed such that the first substrate 110 is disposed below and the second substrate 115 is disposed above, and the sealant flows along the second passivation layer PAS2 as curing proceeds, the lower dam ( L_DM) is advantageously arranged in a solid line. As a result, when the sealant spreads in the direction D1 of the display area DA, a certain amount of sealant can leak out due to a gap generated when the upper dam U_DM and the lower dam L_DM are alternately disposed, thereby preventing adhesion. It can prevent the sealant from bursting. In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

도 7f를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 상부 댐(U_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치되고, 하부 댐(L_DM)은 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 특히, 제1 기판(110)이 위에, 제2 기판(115)이 아래에 배치되도록 합착을 하고 경화를 진행함에 따라 씰런트가 오버 코팅층(OC)을 따라 흐르게 되는 경우에, 상부 댐(U_DM)이 실선형으로 배치되는 것이 유리하다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7F , while the upper dam U_DM and the lower dam L_DM are alternately disposed, the upper dam U_DM is disposed in a solid line between the seal-region seal and the alignment layer AL, and The dam L_DM is disposed in a dotted line shape between the seal-region Seal and the alignment layer AL. Considering that the upper dam U_DM and the lower dam L_DM are staggered and form a pair, the upper dam U_DM and the lower dam L_DM may form two or three pairs. In particular, when bonding is performed such that the first substrate 110 is disposed above and the second substrate 115 is disposed below, and the sealant flows along the overcoating layer OC as curing proceeds, the upper dam U_DM It is advantageous that they are arranged in a solid line. As a result, when the sealant spreads in the direction D1 of the display area DA, a certain amount of sealant leaks out through a gap generated by the upper dam U_DM and the lower dam L_DM being alternately disposed, thereby preventing adhesion during bonding. Sealant can be prevented from bursting. In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

도 7g를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 씰-영역(Seal)과 배향막(AL) 사이를 따라 점선형으로 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 하부 댐(L_DM)과 상부 댐(U_DM)이 점선형으로 배치되고, 서로 엇갈리게 배치되면서, 하부 댐(L_DM)과 상부 댐(U_DM)이 없는 영역, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역 및 상부 댐(U_DM)에 대응하는 하부 댐(L_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7G , the upper dam U_DM and the lower dam L_DM are disposed in a dotted line shape between the seal-region seal and the alignment layer AL while being alternately disposed. Considering that the upper dam U_DM and the lower dam L_DM are staggered and form a pair, the upper dam U_DM and the lower dam L_DM may form two or three pairs. As the lower dam (L_DM) and the upper dam (U_DM) are arranged in a dotted line and are staggered with each other, the area without the lower dam (L_DM) and the upper dam (U_DM), the upper dam (U_DM corresponding to the lower dam (L_DM) ) and a gap is created in an area without the lower dam L_DM corresponding to the upper dam U_DM. As a result, when the sealant spreads in the direction D1 of the display area DA, a certain amount of sealant leaks out through a gap generated by the upper dam U_DM and the lower dam L_DM being alternately disposed, thereby preventing adhesion during bonding. Sealant can be prevented from bursting. In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

도 7h를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 엇갈리게 배치되면서 씰-영역(Seal)과 배향막(AL) 사이를 따라 각각 점선형으로 배치되면서, 동시에 체크 무늬 형상을 이루도록 배치된다. 상부 댐(U_DM)과 하부 댐(L_DM)이 서로 엇갈리게 배치되어 한 쌍을 이룬다고 볼 때, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 두 개가 될 수도, 세 개가 될 수도 있다. 하부 댐(L_DM)과 상부 댐(U_DM)이 점선형으로 배치되고, 서로 엇갈리게 배치되면서 동시에 체크 무늬 형상을 이루게 됨에 따라, 하부 댐(L_DM)에 대응하는 상부 댐(U_DM)이 없는 영역 및 상부 댐(U_DM)에 대응하는 하부 댐(L_DM)이 없는 영역에서 틈이 생기게 된다. 이로써, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 체크 무늬를 이루도록 배치되어 발생한 틈으로 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. 또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.Referring to FIG. 7H , the upper dam U_DM and the lower dam L_DM are alternately disposed and arranged in dotted lines between the seal-region and the alignment layer AL while forming a checkered pattern at the same time. are placed Considering that the upper dam U_DM and the lower dam L_DM are staggered and form a pair, the upper dam U_DM and the lower dam L_DM may form two or three pairs. As the lower dam (L_DM) and the upper dam (U_DM) are arranged in a dotted line, and are arranged alternately with each other while forming a checkered shape, the area without the upper dam (U_DM) corresponding to the lower dam (L_DM) and the upper dam A gap is created in an area where there is no lower dam L_DM corresponding to (U_DM). Thus, when the sealant spreads in the direction D1 of the display area DA, the upper dam U_DM and the lower dam L_DM are arranged to form a checkered pattern so that a certain amount of sealant can leak out through the gap, It can prevent the sealant from bursting during bonding. In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

도 7a 내지 도 7h에 도시된 오버랩방지영역(OA)은, 도 5에 도시된 디스플레이 패널뿐만 아니라, 본 발명의 다양한 실시예에 조합하여 적용될 수 있다. The anti-overlap area OA shown in FIGS. 7A to 7H may be combined and applied to various embodiments of the present invention as well as the display panel shown in FIG. 5 .

도 8a 내지 도 8d는 도 5에 도시된 오버랩방지영역(OA) 및 트렌치영역(TA)에 대응되는 평면도들이다. 8A to 8D are plan views corresponding to the anti-overlap area OA and the trench area TA shown in FIG. 5 .

도 5에 도시된 오버랩방지영역(OA)으로서, 도 7a에 도시된 오버랩방지영역(OA)에 대한 평면도를 도시하였으나, 이는 예시적일 뿐 이에 한정되지 않는다. 즉, 도 7b 내지 도 7h 중 어느 하나가 도 5에 도시된 오버랩방지영역(OA)으로서 도 8a에 적용될 수 있다. 또한, 도시되지 않았더라도 발명의 상세한 설명을 통해 본 발명으로서 설명되는 범위 내에 해당하는 어떠한 형태의 오버랩방지영역(OA)이라도 도 8a에 적용될 수 있다. As the overlap prevention area OA shown in FIG. 5, a plan view of the overlap prevention area OA shown in FIG. 7A is shown, but this is only exemplary and is not limited thereto. That is, any one of FIGS. 7B to 7H may be applied to FIG. 8A as the anti-overlap area OA shown in FIG. 5 . In addition, even if not shown, any type of anti-overlap area OA falling within the scope described as the present invention through detailed description of the present invention may be applied to FIG. 8A.

도 8a를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는, 실선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 교차하는 복수의 실선형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되는데 반하여, 복수의 트렌치(T)는 순서 없이 모두 동등한 조건에서 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 복수의 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다. 복수의 트렌치(T)가 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하지 않고, 비스듬하게 교차함으로써, 트렌치(T)의 경로를 길게 만들 수 있다. 트렌치(T)의 경로를 길게 만듦으로써, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 늘릴 수 있다.Referring to FIG. 8A , the upper dam U_DM and the lower dam L_DM overlap each other and are arranged in a solid line between the seal area (Seal) and the alignment layer (AL). In contrast, the plurality of trenches T are arranged in a plurality of solid lines crossing the solid upper dam U_DM and lower dam L_DM. When the sealant spreads in the direction D1 of the display area DA, the pair formed by the upper dam U_DM and the lower dam L_DM sequentially come into contact with the sealant, whereas the plurality of trenches T are all in no order. It comes into contact with the sealant under equal conditions. In addition, the sealant first fills the plurality of trenches T before leaking out beyond the upper dam U_DM and the lower dam L_DM. Therefore, as the area in contact with the sealant by the trench T increases, the adhesive force of the sealant increases, and the trench T provides a space where the sealant can stay without crossing the overlap prevention area OA. The spread width of the sealant can be controlled. When the plurality of trenches T do not orthogonally cross the solid or dotted upper dam U_DM and lower dam L_DM, but cross them obliquely, the path of the trench T can be made longer. By making the path of the trench T longer, it is possible to increase the space where the sealant can stay without crossing the overlap prevention area OA with the trench T.

도 8b를 참조하면, 상부댐과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하는 복수의 실선형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되는데 반하여, 복수의 트렌치(T)는 순서 없이 모두 동등한 조건에서 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 복수의 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다. Referring to FIG. 8B , the upper dam and the lower dam L_DM overlap each other and are arranged in a solid line between the seal area (Seal) and the alignment layer (AL). In contrast, the plurality of trenches T are arranged in a plurality of solid lines orthogonal to the solid or dotted upper dam U_DM and lower dam L_DM. When the sealant spreads in the direction D1 of the display area DA, the pair formed by the upper dam U_DM and the lower dam L_DM sequentially come into contact with the sealant, whereas the plurality of trenches T are all in no order. It comes into contact with the sealant under equal conditions. In addition, the sealant first fills the plurality of trenches T before leaking out beyond the upper dam U_DM and the lower dam L_DM. Therefore, as the area in contact with the sealant by the trench T increases, the adhesive force of the sealant increases, and the trench T provides a space where the sealant can stay without crossing the overlap prevention area OA. The spread width of the sealant can be controlled.

도 8c를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는, 실선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 인접하여 복수의 실선형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되고, 복수의 트렌치(T) 역시 순차적으로 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다. Referring to FIG. 8C , the upper dam U_DM and the lower dam L_DM overlap each other and are arranged in a solid line between the seal area Seal and the alignment layer AL. In contrast, the plurality of trenches T are arranged in a plurality of solid lines adjacent to the solid upper dam U_DM and lower dam L_DM. When the sealant spreads in the direction D1 of the display area DA, the pair formed by the upper dam U_DM and the lower dam L_DM sequentially contact the sealant, and the plurality of trenches T also sequentially come into contact with In addition, the sealant first fills the trench T before leaking out beyond the upper dam U_DM and the lower dam L_DM. Therefore, as the area in contact with the sealant by the trench T increases, the adhesive force of the sealant increases, and the trench T provides a space where the sealant can stay without crossing the overlap prevention area OA. The spread width of the sealant can be controlled.

도 8d를 참조하면, 상부 댐(U_DM)과 하부 댐(L_DM)이, 서로 중첩하여 씰-영역(Seal)과 배향막(AL) 사이를 따라 실선형으로 배치된다. 이에 대하여, 복수의 트렌치(T)는, 실선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 교차하는 복수의 V자형으로 배치된다. 씰런트가 표시영역(DA) 방향(D1)으로 퍼지는 경우, 상부 댐(U_DM)과 하부 댐(L_DM)이 이루는 쌍은 순차적으로 씰런트와 접하게 되는데 반하여, 복수의 트렌치(T)는 순서 없이 모두 동등한 조건에서 씰런트와 접하게 된다. 또한, 씰런트는 상부 댐(U_DM)과 하부 댐(L_DM)을 넘어서 새어나가기 전에, 먼저 복수의 트렌치(T)를 채우게 된다. 따라서, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다. 복수의 트렌치(T)가 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하지 않고, 비스듬하게 교차함으로써, 트렌치(T)의 경로를 길게 만들 수 있다. 트렌치(T)의 경로를 길게 만듦으로써, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 늘릴 수 있다. 또한, 복수의 트렌치(T)가 V자형으로 형성됨으로써, 트렌치(T)에 흘러드는 씰런트의 퍼짐 방향을 한번 꺾어줌으로써, 씰런트의 유속을 낮출 수 있다.Referring to FIG. 8D , the upper dam U_DM and the lower dam L_DM overlap each other and are arranged in a solid line between the seal area Seal and the alignment layer AL. In contrast, the plurality of trenches T are arranged in a plurality of V-shapes crossing the solid upper dam U_DM and lower dam L_DM. When the sealant spreads in the direction D1 of the display area DA, the pair formed by the upper dam U_DM and the lower dam L_DM sequentially come into contact with the sealant, whereas the plurality of trenches T are all in no order. It comes into contact with the sealant under equal conditions. In addition, the sealant first fills the plurality of trenches T before leaking out beyond the upper dam U_DM and the lower dam L_DM. Therefore, as the area in contact with the sealant by the trench T increases, the adhesive force of the sealant increases, and the trench T provides a space where the sealant can stay without crossing the overlap prevention area OA. The spread width of the sealant can be controlled. When the plurality of trenches T do not orthogonally cross the solid or dotted upper dam U_DM and lower dam L_DM, but cross them obliquely, the path of the trench T can be made longer. By making the path of the trench T longer, it is possible to increase the space where the sealant can stay without crossing the overlap prevention area OA with the trench T. In addition, since the plurality of trenches T are formed in a V shape, the spreading direction of the sealant flowing into the trenches T is once bent, thereby reducing the flow velocity of the sealant.

도 8a 내지 도 8d에 도시된 트렌치영역(TA)은, 도 5에 도시된 디스플레이 패널뿐만 아니라, 본 발명의 다양한 실시예에 조합하여 적용될 수 있다. The trench area TA shown in FIGS. 8A to 8D may be combined and applied to various embodiments of the present invention as well as the display panel shown in FIG. 5 .

도면을 참조하여 설명한 본 발명의 다양한 실시예에서는 씰-영역과 비표시영역(NDA)에 배치된 게이트 링크부(G_Link) 및 게이트 드라이버(GIP) 등이 중첩된 영역에서, 씰런트가 보다 향상된 접착력을 가지도록 함으로써, 제1 기판(110)과 제2 기판(115)의 합착 불량의 발생을 감소시킬 뿐만 아니라 동시에 디스플레이 장치의 베젤 폭을 일정 수준 이하로 줄일 수 있다.In various embodiments of the present invention described with reference to the drawings, in the area where the seal area and the gate link portion (G_Link) and the gate driver (GIP) disposed in the non-display area (NDA) overlap, the sealant has improved adhesion By having , it is possible to reduce the occurrence of poor bonding between the first substrate 110 and the second substrate 115 and at the same time reduce the bezel width of the display device to a certain level or less.

또한, 씰-영역과 비표시영역(NDA)이 중첩된 영역에서 씰런트 하부의 브릿지 전극(BRL)의 파손에 따른 제1 금속층(M1)과 제2 금속층(M2)의 전식/부식 발생을 최소화함에 따라 더욱 강건한 디스플레이 패널을 제공할 수 있다. In addition, corrosion/corrosion of the first metal layer M1 and the second metal layer M2 due to damage of the bridge electrode BRL under the sealant in the area where the seal area and the non-display area NDA overlap is minimized. Accordingly, a more robust display panel can be provided.

또한, 디스플레이 장치의 베젤 폭을 감소시키는데 있어서, 씰-영역과 브릿지 영역(BRA)의 회피 설계 및 별도의 공정이나 새로운 마스크의 추가 없이, 제1 기판(110)과 제2 기판(115)의 합착 불량 및 배선들의 전식/부식의 발생을 저감시킬 수 있는 디스플레이 패널을 제공할 수 있다. In addition, in reducing the bezel width of the display device, the seal area and the bridge area (BRA) are avoided, and the first substrate 110 and the second substrate 115 are bonded without a separate process or the addition of a new mask It is possible to provide a display panel capable of reducing the occurrence of defects and corrosion/corrosion of wires.

또한, 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항을 낮추기 위하여, 터치배선(RVcom_1, RVcom_2, RVcom_3)을 최대한 촘촘히 배치하면서도, 복수의 층으로 터치배선(RVcom_1, RVcom_2, RVcom_3)을 겹쳐 형성한다. 그리고 위층의 터치배선(RVcom_2, RVcom_3)과 아래층의 터치배선(RVcom_1, RVcom_3)을 전기적으로 연결한다. 이로써 각 터치배선(RVcom_1, RVcom_2, RVcom_3)의 저항이 감소하는 효과를 얻으면서도 베젤의 폭을 좁게 형성할 수 있다. In addition, in order to lower the resistance of the touch wires RVcom_1, RVcom_2, and RVcom_3, the touch wires RVcom_1, RVcom_2, and RVcom_3 are formed by overlapping a plurality of layers while arranging the touch wires RVcom_1, RVcom_2, and RVcom_3 as densely as possible. Then, the upper layer touch wires (RVcom_2, RVcom_3) and the lower layer touch wires (RVcom_1, RVcom_3) are electrically connected. As a result, the width of the bezel can be narrowed while obtaining an effect of reducing the resistance of each touch wire (RVcom_1, RVcom_2, RVcom_3).

또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지지 않도록, 상부 댐(U_DM)과 하부 댐(L_DM)이 배치됨으로써, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않는 디스플레이 패널을 제공할 수 있다.In addition, the upper dam U_DM and the lower dam L_DM are disposed so that the sealant does not spread in the direction D1 of the display area DA, so that the sealant and the upper alignment layer U_AL or the sealant and the lower alignment layer L_AL ) can provide a display panel that does not overlap.

또한, 오버랩방지영역(OA)이 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계에 걸쳐서 배치되거나, 터치배선영역(RVcomA)과 게이트 드라이버(GIP)의 경계를 기준으로 게이트 드라이버(GIP) 쪽으로 치우쳐서 배치되도록 설계함으로써, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않는 디스플레이 패널을 제공할 수 있다.In addition, the overlap prevention area (OA) is disposed across the boundary between the touch wiring area (RVcomA) and the gate driver (GIP), or the gate driver (GIP) is placed on the basis of the boundary between the touch wiring area (RVcomA) and the gate driver (GIP). By designing the arrangement to be biased towards the side, it is possible to provide a display panel in which the sealant and the upper alignment layer U_AL or the sealant and the lower alignment layer L_AL do not overlap.

또한, 씰런트와 상부 배향막(U_AL), 또는 씰런트와 하부 배향막(L_AL)이 중첩하지 않음으로써, 제1 기판(110)과 제2 기판(115)의 합착 강도가 저하되는 현상을 방지할 수 있다.In addition, since the sealant and the upper alignment layer (U_AL) or the sealant and the lower alignment layer (L_AL) do not overlap, a phenomenon in which the bonding strength between the first substrate 110 and the second substrate 115 is lowered can be prevented. there is.

또한, 씰런트가 퍼지면서 트렌치(T)의 굴곡을 채움으로써 씰런트의 접착 면적이 증가하게 됨에 따라, 씰런트에 의한 접착력이 향상되어, 제1 기판(110)과 제2 기판(115)의 합착 강도가 상승할 수 있다.In addition, as the sealant spreads and fills the curves of the trench T, the adhesive area of the sealant increases, so the adhesive strength of the sealant is improved, so that the first substrate 110 and the second substrate 115 Cohesion strength may increase.

또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼지더라도, 퍼진 씰런트가 트렌치(T)를 채우게 됨에 따라 씰런트의 퍼짐폭이 줄어들어, 씰런트와 하부 배향막(L_AL)이 중첩하는 현상을 최소화할 수 있다. In addition, even if the sealant spreads in the direction D1 of the display area DA, the spreading width of the sealant decreases as the spread sealant fills the trench T, so that the sealant and the lower alignment layer L_AL overlap. can be minimized.

또한, 트렌치(T)에 의해 씰런트와 하부 배향막(L_AL)이 중첩하는 현상이 최소화됨으로써 제1 기판(110)과 제2 기판(115)의, 씰런트에 의한 합착 강도가 저하되는 현상을 방지할 수 있다.In addition, the phenomenon in which the sealant and the lower alignment layer L_AL overlap is minimized by the trench T, thereby preventing a phenomenon in which the adhesion strength of the first substrate 110 and the second substrate 115 is lowered due to the sealant can do.

또한, 씰런트가 표시영역(DA) 방향(D1)으로 퍼짐에 있어, 1차적으로 트렌치(T)가 씰런트를 받아들이게 되는 웅덩이 역할을 하고, 2차적으로 상부 댐(U_DM)과 하부 댐(L_DM)이 씰런트가 터치배선영역(RVcomA)으로까지 흘러들지 않도록 막는 장벽 역할을 할 수 있다.In addition, as the sealant spreads in the direction D1 of the display area DA, the trench T primarily serves as a puddle for receiving the sealant, and secondarily the upper dam U_DM and the lower dam L_DM ) can act as a barrier to prevent the sealant from flowing into the touch wiring area (RVcomA).

또한, 상부 댐(U_DM)과 하부 댐(L_DM)으로 조성된 틈에 의해 씰런트가 일정 량 새어나올 수 있도록 함으로써, 합착 시 씰런트가 터지지 않도록 할 수 있다. In addition, by allowing a certain amount of sealant to leak through the gap formed between the upper dam U_DM and the lower dam L_DM, it is possible to prevent the sealant from bursting during bonding.

또한, 씰런트가 상부 댐(U_DM) 및 하부 댐(L_DM)을 피해 틈을 찾아 흐르면서 유속이 줄어듦에 따라 씰런트가 최종적으로 오버랩방지영역(OA)을 넘어가지 않도록 할 수 있다.In addition, as the sealant flows in search of a gap avoiding the upper dam U_DM and the lower dam L_DM and the flow rate decreases, the sealant can finally be prevented from crossing the overlap prevention area OA.

또한, 씰런트가 트렌치(T)에 의해서 접하는 면적이 증가함에 따라 씰런트의 접착력이 상승하고, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 제공하여 씰런트의 퍼짐폭을 제어할 수 있다. In addition, as the area in contact with the sealant by the trench (T) increases, the adhesive force of the sealant increases, and the trench (T) provides a space where the sealant can stay without crossing the overlap prevention area (OA). The spread width of the sealant can be controlled.

또한, 복수의 트렌치(T)가 실선형 또는 점선형의 상부 댐(U_DM)과 하부 댐(L_DM)에 대하여 직교하지 않고, 비스듬하게 교차함으로써, 트렌치(T)의 경로를 길게 만들 수 있다. 트렌치(T)의 경로를 길게 만듦으로써, 트렌치(T)로써 씰런트가 오버랩방지영역(OA)을 넘어가지 않고 머무를 수 있는 공간을 늘릴 수 있다.In addition, the plurality of trenches T cross the solid or dotted upper dam U_DM and lower dam L_DM at an angle rather than orthogonally, so that the path of the trench T can be lengthened. By making the path of the trench T longer, it is possible to increase the space where the sealant can stay without crossing the overlap prevention area OA with the trench T.

본 발명의 예시적인 다양한 실시예에 따른 디스플레이 장치는 아래와 같이 설명될 수 있다.A display device according to various exemplary embodiments of the present invention can be described as follows.

본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 액정층을 개재하여 서로 마주보는 제1 기판 및 제2 기판; 제1 기판과 제2 기판이 서로 합착되도록, 제1 기판과 제2 기판 사이의 비표시영역에 배치되는 씰런트; 액정층의 액정의 초기 배향 방향을 결정하는 위치인, 제1 기판과 제2 기판 사이의 표시영역에서 서로 마주보며 배치되는 상부 배향막 및 하부 배향막; 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역; 제1 기판에서 제2 기판을 향해 솟은 하부 댐과 제2 기판에서 제 1기판을 향해 달린 상부 댐을 포함하는 오버랩방지영역; 및 씰런트가 흘러 들어갈 수 있도록, 복수의 트렌치를 포함하는 트렌치영역을 포함한다. 이 때, 오버랩방지영역과 트렌치영역은, 터치배선영역과 게이트 드라이버의 경계에 인접하여 배치되고 서로 중첩하는 것을 특징으로 한다. A display device partitioned into a display area displaying an image and a non-display area around the display area according to an embodiment of the present invention, comprising: a first substrate and a second substrate facing each other via a liquid crystal layer; a sealant disposed in a non-display area between the first substrate and the second substrate so that the first substrate and the second substrate are adhered to each other; an upper alignment layer and a lower alignment layer disposed to face each other in a display area between the first substrate and the second substrate, which are positions determining an initial alignment direction of liquid crystal in the liquid crystal layer; a gate link unit, gate driver, and touch wiring area disposed in the non-display area; an overlap prevention region including a lower dam rising from the first substrate toward the second substrate and an upper dam extending from the second substrate toward the first substrate; and a trench region including a plurality of trenches through which the sealant flows. At this time, the overlap prevention region and the trench region are characterized in that they are disposed adjacent to the boundary between the touch wiring region and the gate driver and overlap each other.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 표시영역의 끝에서부터 디스플레이 장치의 외곽 방향으로, 터치배선영역, 게이트 드라이버 및 게이트 링크부가 순차로 배치되고, 트렌치영역은 터치배선영역과 게이트 드라이버의 경계를 기준으로 게이트 드라이버 쪽으로 치우쳐서 배치되는 것을 특징으로 한다. In addition, in the display device according to an embodiment of the present invention, a touch wiring area, a gate driver, and a gate link unit are sequentially disposed from the end of the display area toward the outer edge of the display device, and a trench area is formed between the touch wiring area and the gate driver. It is characterized in that it is disposed biased towards the gate driver based on the boundary.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 표시영역의 끝에서부터 디스플레이 장치의 외곽 방향으로, 터치배선영역, 게이트 드라이버 및 게이트 링크부가 순차로 배치되고, 오버랩방지영역은 터치배선영역과 게이트 드라이버의 경계에 걸쳐서 배치되는 것을 특징으로 한다.Further, in the display device according to an embodiment of the present invention, a touch wiring area, a gate driver, and a gate link unit are sequentially disposed from the end of the display area toward the outer edge of the display device, and the overlap prevention area includes the touch wiring area and the gate driver. Characterized in that it is disposed across the boundary of.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 터치배선영역에는, 제2 금속층으로 구성되는 복수의 제1 터치배선, 제1 터치배선 위에 배치되는 절연성의 평탄화층, 평탄화층 위에, 제1 터치배선과 겹치는 형상으로, 제3 금속층으로 구성되는 복수의 제2 터치배선이 더 배치되고, 제1 터치배선과, 제1 터치배선에 대응하는 제2 터치배선은 평탄화층에 배치된 컨택홀에 의해 서로 연결되고, 트렌치는 평탄화층에 배치된 컨택홀과 별도로 평탄화층에 구성되는 홈을 포함하여, 상기 터치배선영역과 중첩하지 않고, 상부 댐과 하부 댐은 터치배선 상에 위치함으로써, 오버랩방지영역과 터치배선영역이 일부 중첩하는 것을 특징으로 한다. Further, in the display device according to an embodiment of the present invention, in the touch wiring area, a plurality of first touch wires composed of a second metal layer, an insulating planarization layer disposed on the first touch wires, and a first touch wire on the planarization layer. A plurality of second touch wires made of a third metal layer are further disposed in a shape overlapping the wiring, and the first touch wires and the second touch wires corresponding to the first touch wires are formed by contact holes disposed in the planarization layer. The trenches are connected to each other, the trenches include grooves formed in the planarization layer separately from the contact holes disposed in the planarization layer, and do not overlap with the touch wiring area, and the upper dam and the lower dam are located on the touch wiring, thereby forming an overlap prevention area and the touch wiring area partially overlap.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 트렌치는 씰런트의 퍼짐을 받아들이는 위치에 1차적으로 배치되고, 상부 댐과 하부 댐은 씰런트의 퍼짐이 터치배선영역으로까지 흘러들지 않도록 막는 위치에 2차적으로 배치되는 것을 특징으로 한다.In addition, in the display device according to the embodiment of the present invention, the trench is primarily disposed at a position to receive the spread of the sealant, and the upper dam and the lower dam prevent the spread of the sealant from flowing into the touch wiring area. It is characterized in that it is secondarily disposed in the position.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 터치배선영역의 개구율은 20% 이하인 것을 특징으로 한다.In addition, the display device according to the embodiment of the present invention is characterized in that the aperture ratio of the touch wiring area is 20% or less.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 하부 댐은 폴리이미드(Polyimide) 또는 포토아크릴 (Photo Acryl) 중 어느 하나로 구성된 것을 특징으로 한다.In addition, the display device according to an embodiment of the present invention is characterized in that the lower dam is composed of either polyimide or photo acryl.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 씰런트는 비표시영역 중, 개구율이 50% 이상인 영역에 배치되는 것을 특징으로 한다. Further, in the display device according to the exemplary embodiment of the present invention, the sealant is disposed in an area having an aperture ratio of 50% or more in the non-display area.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 터치배선영역은 비표시영역 중, 개구율이 50% 미만인 영역에 속하는 것을 특징으로 한다.In addition, in the display device according to an embodiment of the present invention, the touch wiring area belongs to an area in which an aperture ratio is less than 50% among non-display areas.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 제2 기판은 복수의 화소에 차광 영역과 개구 영역을 각각 구획하는 블랙 매트릭스와 컬러필터층 및 블랙 매트릭스와 컬러필터층을 덮어 평탄화하는 오버 코팅층을 구비하고, 제1 기판은 박막 트랜지스터, 박막 트랜지스터를 덮도록 배치되는 평탄화층을 구비하고, 제1 기판과 제2 기판 사이의 표시영역에서, 제2 기판의 오버 코팅층 상에 배치되는 복수의 상부 스페이서; 및 제1 기판과 제2 기판 사이의 표시영역에서, 제1 기판의 평탄화층 상에 배치되는 복수의 하부 스페이서;를 더 포함한다. 이 때, 상부 스페이서는 블랙 매트릭스가 배치된 차광 영역에 배치되고, 하부 스페이서는 셀 갭을 유지하거나, 셀 갭이 순간적으로 감소되더라도 셀 갭이 특정 수치 이하로 줄어드는 현상이 최소화되도록, 상부 스페이서와 서로 대향하여 배치되고, 하부 댐은 하부 스페이서와 동일한 물질로 구성되고, 상부 댐은 상부 스페이서와 동일한 물질로 구성되는 것을 특징으로 한다.In addition, in the display device according to an embodiment of the present invention, the second substrate includes a black matrix and a color filter layer for partitioning a light blocking region and an opening region for a plurality of pixels, respectively, and an overcoating layer for covering and flattening the black matrix and the color filter layer, , The first substrate includes a thin film transistor and a planarization layer disposed to cover the thin film transistor, and a plurality of upper spacers disposed on the overcoating layer of the second substrate in a display area between the first substrate and the second substrate; and a plurality of lower spacers disposed on the planarization layer of the first substrate in the display area between the first substrate and the second substrate. At this time, the upper spacer is disposed in the light-shielding region where the black matrix is disposed, and the lower spacer maintains a cell gap or minimizes a phenomenon in which the cell gap is reduced to a specific value or less even when the cell gap is instantaneously reduced. Disposed oppositely, the lower dam is made of the same material as the lower spacer, and the upper dam is made of the same material as the upper spacer.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 중첩하여 씰런트가 도포되는 영역과 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고, 트렌치의 경로가 길어지도록, 트렌치는 상부 댐과 하부 댐에 대하여 직교하지 않고, 비스듬하게 교차하도록 배치된 것을 특징으로 한다.In addition, in the display device according to an embodiment of the present invention, an upper dam and a lower dam overlap each other and are disposed in a solid or dotted line form between the area where the sealant is applied and the lower alignment layer, so that the path of the trench is long. , The trench is characterized in that it is disposed so as to intersect the upper dam and the lower dam at an angle rather than orthogonally.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 중첩하여 씰런트가 도포되는 영역과 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고, 트렌치에 흘러드는 씰런트의 퍼짐 방향이 꺾어지도록, 트렌치는 V자형으로 배치된 것을 특징으로 한다.In addition, in the display device according to the embodiment of the present invention, the upper dam and the lower dam overlap each other and are disposed in a solid line or dotted line along the area between the area where the sealant is applied and the lower alignment layer, and the sealant flowing into the trench It is characterized in that the trench is arranged in a V shape so that the spreading direction of is bent.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 엇갈리게 배치되면서 씰런트가 도포되는 영역과 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치됨으로써, 씰런트가 일정 량 새어나올 수 있는 틈이 구성되는 것을 특징으로 한다.In addition, in the display device according to an embodiment of the present invention, the upper dam and the lower dam are alternately disposed and arranged in a solid or dotted line along the area between the area to which the sealant is applied and the lower alignment layer, so that a certain amount of sealant is applied. It is characterized in that a gap that can leak is configured.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 상부 댐과 하부 댐이, 서로 중첩하여 씰-영역과 배향막 사이를 따라 실선형 또는 점선형으로 배치되고, 서로 중첩하는 상부 댐과 하부 댐이 한 쌍을 이루고, 상부 댐과 하부 댐이 이루는 쌍이 복수 개 일 때, 씰런트가 도포된 영역에 가까운 쌍일수록, 상부 댐과 하부 댐 사이의 이격 거리가 먼 것을 특징으로 한다.In addition, in the display device according to an embodiment of the present invention, the upper dam and the lower dam overlap each other and are disposed in a solid or dotted line shape along the seal-region and the alignment layer, and the upper dam and the lower dam overlap each other. When there are a plurality of pairs of upper and lower dams, the distance between the upper and lower dams increases as the pair is closer to the area where the sealant is applied.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 씰런트는 광경화 씰런트인 것을 특징으로 한다.In addition, the display device according to an embodiment of the present invention is characterized in that the sealant is a photocurable sealant.

다른 측면에서, 본 발명의 실시예에 따른 화상을 표시하는 표시영역과 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서, 제1 기판; 디스플레이 장치의 외곽을 둘러 배치되는 UV 경화 썰런트; UV 경화 씰런트에 의해 둘러싸이는 배향막; 디스플레이 장치의 베젤 폭을 최소화도록, 비표시영역에서 UV 경화 씰런트와 배향막의 중첩을 방지하는 위치에 배치되는 제1 구조물을 포함하는 것을 특징으로 한다.In another aspect, in a display device partitioned into a display area for displaying an image and a non-display area around the display area according to an embodiment of the present invention, the first substrate; UV curing slurent disposed around the outer periphery of the display device; an alignment layer surrounded by a UV curing sealant; It is characterized in that it includes a first structure disposed at a position to prevent overlapping of the UV curing sealant and the alignment layer in the non-display area so as to minimize the bezel width of the display device.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역;을 더 포함한다. 이 때, 제1 구조물은 하부 댐인 것을 특징으로 한다.In addition, the display device according to an embodiment of the present invention further includes a gate link unit, a gate driver, and a touch wiring area disposed in the non-display area. At this time, the first structure is characterized in that the lower dam.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 하부 댐은 터치배선영역과 게이트 드라이버의 경계에 걸쳐서 배치되는 것을 특징으로 한다.In addition, the display device according to an embodiment of the present invention is characterized in that the lower dam is disposed across the boundary between the touch wiring area and the gate driver.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 비표시영역에 배치되는 게이트 링크부, 게이트 드라이버 및 터치배선영역;을 더 포함한다. 이 때, 제1 구조물은 트렌치인 것을 특징으로 한다.In addition, the display device according to an embodiment of the present invention further includes a gate link unit, a gate driver, and a touch wiring area disposed in the non-display area. In this case, the first structure is characterized in that it is a trench.

또한, 본 발명의 실시예에 따른 디스플레이 장치는, 트렌치는 터치배선영역과 게이트 드라이버의 경계를 기준으로 게이트 드라이버 쪽으로 치우쳐서 배치되는 것을 특징으로 한다.Further, the display device according to the exemplary embodiment of the present invention is characterized in that the trench is disposed biased towards the gate driver based on the boundary between the touch wiring area and the gate driver.

이상 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 다양한 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 다양한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although various embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications can be made without departing from the technical spirit of the present invention. there is. Therefore, the various embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the various embodiments described above are illustrative in all respects and not restrictive. The protection scope of the present invention should be construed according to the claims below, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

10: 디스플레이 장치 100, 200, 300, 400: 디스플레이 패널
110: 제1 기판 115: 제2 기판
120: 중간층 121: 게이트 절연층
122: 평탄화층 122_s: 서브 평탄화층
123: 절연층 130: 박막 트랜지스터
131: 게이트 전극 132: 액티브층
133: 제1 전극 134: 제2 전극
140: 공통전극 150: 화소전극
BM: 블랙 매트릭스 OC: 오버 코팅층
U_SP: 상부 스페이서 L_SP: 하부 스페이서
G_Link: 게이트 링크부 GIP: 게이트 드라이버
D_LL: 데이터 링크배선 CL: 연결배선
GL: 게이트 라인 DL: 데이터 라인
ST: 스테이지 LC: 액정층
DA: 표시영역 NDA: 비표시영역
BRA: 브릿지 영역 BRL: 브릿지 전극
PAD: 패드부 D_Link: 데이터 링크부
CLK1, CLK2, CLK3, CLK4: 클럭 신호 Seal: 씰-영역
G_Pad: 게이트 패드부 D_Pad: 데이터 패드부
S_In: 신호입력단 CF1, CF2, CF3: 컬러필터
CF: 컬러필터층 PAS, PAS1, PAS2: 패시베이션층
M1: 제1 금속층 M2: 제2 금속층
M2_s: 제2 서브 금속층 M3: 제3 금속층
OA: 오버랩방지영역 TA: 트렌치영역
T: 트렌치 P: 화소
D1: 표시영역 방향 D2: 비표시영역 방향
U_DM: 상부 댐 L_DM: 하부 댐
U_AL: 상부 배향막 L_AL: 하부 배향막
RVcomA: 터치배선영역 RVcom_1: 제1 터치배선(RVcom_1)
RVcom_2: 제2 터치배선(RVcom_2) RVcom_3: 제3 터치배선(RVcom_3)10: display device 100, 200, 300, 400: display panel
110: first substrate 115: second substrate
120: intermediate layer 121: gate insulating layer
122: planarization layer 122_s: sub-planarization layer
123: insulating layer 130: thin film transistor
131: gate electrode 132: active layer
133: first electrode 134: second electrode
140: common electrode 150: pixel electrode
BM: black matrix OC: overcoating layer
U_SP: Upper Spacer L_SP: Lower Spacer
G_Link: Gate Link GIP: Gate Driver
D_LL: data link wiring CL: connection wiring
GL: Gate line DL: Data line
ST: stage LC: liquid crystal layer
DA: display area NDA: non-display area
BRA: bridge area BRL: bridge electrode
PAD: pad part D_Link: data link part
CLK1, CLK2, CLK3, CLK4: clock signal Seal: seal-area
G_Pad: gate pad part D_Pad: data pad part
S_In: signal input stage CF1, CF2, CF3: color filter
CF: color filter layer PAS, PAS1, PAS2: passivation layer
M1: first metal layer M2: second metal layer
M2_s: second sub-metal layer M3: third metal layer
OA: overlap prevention area TA: trench area
T: Trench P: Pixel
D1: display area direction D2: non-display area direction
U_DM: upper dam L_DM: lower dam
U_AL: upper alignment layer L_AL: lower alignment layer
RVcomA: touch wiring area RVcom_1: first touch wiring (RVcom_1)
RVcom_2: 2nd touch wiring (RVcom_2) RVcom_3: 3rd touch wiring (RVcom_3)

Claims (16)

화상을 표시하는 표시영역과 상기 표시영역 주변의 비표시영역으로 구획된 디스플레이 장치에 있어서,
제1 기판 및 상기 제1 기판과 마주보는 제2 기판;
상기 제1 기판 상부에 형성된 박막 트랜지스터;
상기 박막 트랜지스터 상부에 형성된 평탄화층;
상기 표시영역에서, 상기 평탄화층 상부에 형성된 복수의 하부 스페이서;
상기 제2 기판 하부에 형성된 블랙 매트릭스 및 컬러필터층;
상기 블랙 매트릭스 및 컬러필터층 하부에 형성된 오버 코팅층;
상기 표시영역에서, 상기 오버 코팅층 하부에 형성된 복수의 상부 스페이서;
상기 비표시영역에 형성되는 씰런트, 게이트 링크부, 게이트 드라이버 및 터치배선영역;
상기 평탄화층 상부에 형성된 하부 배향막 및 상기 오버코팅층 하부에 형성되는 상부 배향막;
상기 제1 기판에서 상기 제2 기판을 향하여 형성된 하부 댐과 상기 제2 기판에서 상기 제1기판을 향하여 형성된 상부 댐을 포함하는 오버랩방지영역; 및
복수의 트렌치를 포함하는 트렌치영역을 포함하고,
상기 하부 배향막 및 상기 상부 배향막은 터치 배선 영역과 오버랩되며,
상기 하부 배향막은 상기 복수의 트렌치 중 적어도 하나 이상을 채우는, 디스플레이 장치.A display device divided into a display area for displaying an image and a non-display area around the display area,
a first substrate and a second substrate facing the first substrate;
a thin film transistor formed on the first substrate;
a planarization layer formed on the thin film transistor;
a plurality of lower spacers formed on the planarization layer in the display area;
a black matrix and color filter layer formed under the second substrate;
an over-coating layer formed under the black matrix and color filter layer;
a plurality of upper spacers formed under the overcoating layer in the display area;
a sealant, a gate link part, a gate driver, and a touch wiring area formed in the non-display area;
a lower alignment layer formed on the planarization layer and an upper alignment layer formed on the overcoating layer;
an overlap prevention region including a lower dam formed from the first substrate toward the second substrate and an upper dam formed from the second substrate toward the first substrate; and
Including a trench region including a plurality of trenches,
The lower alignment layer and the upper alignment layer overlap a touch wiring region,
The lower alignment layer fills at least one or more of the plurality of trenches, the display device. 제1 항에 있어서,
상기 복수의 상부 스페이서와 상기 복수의 하부 스페이서는 서로 마주보는, 디스플레이 장치.According to claim 1,
The plurality of upper spacers and the plurality of lower spacers face each other, the display device. 제1 항에 있어서,
상기 오버랩방지영역과 상기 트렌치영역은, 상기 터치배선영역과 상기 게이트 드라이버의 경계에 인접하여 배치되고 서로 중첩하는, 디스플레이 장치.According to claim 1,
The overlap prevention region and the trench region are disposed adjacent to and overlap each other at a boundary between the touch wiring region and the gate driver. 제1 항에 있어서,
상기 씰런트는 상기 복수의 트렌치 중 적어도 하나 이상을 채우는, 디스플레이 장치.According to claim 1,
The sealant fills at least one of the plurality of trenches, the display device. 제1 항에 있어서,
상기 제1 기판 상에 형성된 제1 내지 제3 금속층을 더 포함하고,
상기 제1 내지 제3 금속층은 상기 씰런트와 중첩하는, 디스플레이 장치.According to claim 1,
Further comprising first to third metal layers formed on the first substrate,
The first to third metal layers overlap the sealant, the display device. 제5 항에 있어서,
상기 제2 금속층 및 상기 제3 금속층 사이에는 상기 평탄화층이 배치되고,
상기 평탄화층에 형성된 컨택홀을 통해 상기 제2 금속층 및 상기 제3 금속층은 전기적으로 연결된, 디스플레이 장치.According to claim 5,
The planarization layer is disposed between the second metal layer and the third metal layer,
The display device, wherein the second metal layer and the third metal layer are electrically connected through a contact hole formed in the planarization layer. 제1 항에 있어서,
상기 복수의 상부 스페이서 및 상기 복수의 하부 스페이서는 게이트 라인 또는 데이터 라인과 중첩되는, 디스플레이 장치.According to claim 1,
The plurality of upper spacers and the plurality of lower spacers overlap a gate line or a data line. 제1 항에 있어서,
상기 복수의 상부 스페이서의 폭은 상기 복수의 하부 스페이서의 폭과 상이한, 디스플레이 장치.According to claim 1,
A width of the plurality of upper spacers is different from a width of the plurality of lower spacers. 제8 항에 있어서,
상기 복수의 상부 스페이서의 폭은 상기 복수의 하부 스페이서의 폭보다 작은, 디스플레이 장치.According to claim 8,
A width of the plurality of upper spacers is smaller than a width of the plurality of lower spacers. 제1 항에 있어서,
상기 복수의 상부 스페이서는 상기 블랙 매트릭스과 중첩되는, 디스플레이 장치.According to claim 1,
The plurality of upper spacers overlap the black matrix, the display device. 제1 항에 있어서,
상기 표시영역의 끝에서부터 상기 디스플레이 장치의 외곽 방향으로, 상기 터치배선영역, 상기 게이트 드라이버 및 상기 게이트 링크부가 순차로 배치되고,
상기 트렌치영역은 상기 터치배선영역과 상기 게이트 드라이버의 경계를 기준으로 상기 게이트 드라이버 쪽으로 치우쳐서 배치되는, 디스플레이 장치.According to claim 1,
The touch wiring area, the gate driver, and the gate link unit are sequentially disposed from an end of the display area toward the outer edge of the display device;
The display device of claim 1 , wherein the trench area is biased toward the gate driver based on a boundary between the touch wiring area and the gate driver. 제1 항에 있어서,
상기 오버랩방지영역은 상기 터치배선영역과 상기 게이트 드라이버의 경계에 걸쳐서 배치되는, 디스플레이 장치.According to claim 1,
The overlap prevention area is disposed across a boundary between the touch wiring area and the gate driver. 제1 항에 있어서,
상기 상부 댐과 상기 하부 댐은 서로 중첩하여 상기 씰런트가 도포되는 영역과 상기 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고,
상기 트렌치는 상기 상부 댐과 상기 하부 댐에 대하여 직교하지 않고, 비스듬하게 교차하도록 배치된, 디스플레이 장치.According to claim 1,
The upper dam and the lower dam overlap each other and are disposed in a solid or dotted line shape between the area where the sealant is applied and the lower alignment layer,
The trench is disposed so as to obliquely cross the upper dam and the lower dam without orthogonal to each other. 제1 항에 있어서,
상기 상부 댐과 상기 하부 댐은 서로 중첩하여 상기 씰런트가 도포되는 영역과 상기 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고,
상기 트렌치는 V자형으로 배치된, 디스플레이 장치.According to claim 1,
The upper dam and the lower dam overlap each other and are disposed in a solid or dotted line shape between the area where the sealant is applied and the lower alignment layer,
The trench is arranged in a V shape, the display device. 제1 항에 있어서,
상기 상부 댐과 상기 하부 댐은 서로 엇갈리게 배치되면서 상기 씰런트가 도포되는 영역과 상기 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치된, 디스플레이 장치.According to claim 1,
The upper dam and the lower dam are disposed alternately with each other and disposed in a solid or dotted line shape between an area where the sealant is applied and the lower alignment layer. 제1 항에 있어서,
상기 상부 댐과 상기 하부 댐은 서로 중첩하여 상기 씰런트가 도포되는 영역과 상기 하부 배향막 사이를 따라 실선형 또는 점선형으로 배치되고,
상기 상부 댐과 상기 하부 댐은 복수의 쌍을 이루고,
상기 복수의 쌍 각각에 포함된 상부 댐과 하부 댐은 서로 중첩되며,
상기 복수의 쌍 각각이 상기 씰런트가 도포된 영역에 가까울수록, 상기 복수의 쌍 각각에 포함된 상기 상부 댐과 상기 하부 댐 사이의 이격 거리가 먼, 디스플레이 장치.According to claim 1,
The upper dam and the lower dam overlap each other and are disposed in a solid or dotted line shape between the area where the sealant is applied and the lower alignment layer,
The upper dam and the lower dam form a plurality of pairs,
The upper dam and the lower dam included in each of the plurality of pairs overlap each other,
As each of the plurality of pairs is closer to the area where the sealant is applied, the separation distance between the upper dam and the lower dam included in each of the plurality of pairs is greater.
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