KR102493828B1 - 디지털 엑스레이 디텍터 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터는, 고온 공정이 요구되는 PIN 다이오드를 산화물(oxide) 박막 트랜지스터 보다 먼저 제작함으로써, 산화물 박막 트랜지스터의 안정성을 확보하는 동시에 공정온도의 마진을 확보할 수 있다. 또한, 바이어스 라인(bias line)을 PIN 다이오드의 하부에 위치시킴으로써 높은 단차에 의한 바이어스 라인의 단선을 방지하고, 수광 영역을 증가시킬 수 있다.

Description

디지털 엑스레이 디텍터{DIGITAL X-RAY DETECTOR}
본 발명은 디지털 엑스레이 디텍터에 관한 것으로서, 보다 상세하게는 간접 방식에 의한 디지털 엑스레이 디텍터에 관한 것이다.
엑스레이(X-ray)를 검출하기 위한 엑스레이 디텍터는, 엑스레이를 직접 검출하는 직접 방식과 엑스레이를 가시광선 영역의 광으로 변환시킨 후 변환된 가시광선 영역의 광을 이용하여 엑스레이를 검출하는 간접 방식이 있다.
간접 방식의 디지털 엑스레이 디텍터는, 엑스레이를 가시광선 영역의 광으로 변환시키는 구성, 가시광선 영역의 광을 전자신호로 변환시키는 구성, 및 전자신호를 영상 신호로 변환시키는 구성을 포함하여 이루어진다.
일반적인 디지털 엑스레이 디텍터는 기판, 박막 트랜지스터, PIN 다이오드 및 신틸레이터(scintillator)를 포함하여 구성된다.
박막 트랜지스터는 기판 위에 형성되며, 게이트전극, 액티브층, 소스전극 및 드레인전극을 포함하여 구성된다.
이때, PIN 다이오드는 박막 트랜지스터 위에 형성되며, 박막 트랜지스터와 전기적으로 연결되어 있다.
신틸레이터는 PIN 다이오드 위에 형성되어 엑스레이를 가시광선 영역의 광으로 변환시키는 역할을 한다.
이와 같이 구성되는 일반적인 디지털 엑스레이 디텍터의 동작을 설명하면 다음과 같다.
엑스레이가 신틸레이터로 조사되면 신틸레이터에서 엑스레이가 가시광선 영역의 광으로 변환되어 PIN 다이오드로 전달된다. PIN 다이오드로 전달된 가시광선 영역의 광은 PIN 다이오드에서 전자신호로 변환되고, 변환된 전자신호는 박막 트랜지스터를 거쳐 영상 신호로 디스플레이 된다.
기존 디지털 엑스레이 디텍터는 PIN 다이오드 하부에 박막 트랜지스터가 위치함에 따라 PIN 다이오드 제작 시 하부의 박막 트랜지스터의 특성이 열화되는 문제가 있었다.
또한, PIN 다이오드가 기판 상층에 위치함에 따라 PIN 다이오드에 전압을 인가하는 불투명한 바이어스 라인(bias line)이 PIN 다이오드 상부로 지나가게 되어 수광 영역이 감소하는 문제가 있었다. 또한, PIN 다이오드의 높은 단차로 인해 바이어스 라인이 단선될 위험성이 있었다.
본 발명의 발명자들은, PIN 다이오드를 먼저 제조할 경우 공정온도의 제한 없이 PIN 다이오드를 제조할 수 있다는 점 및 바이어스 라인을 PIN 다이오드의 하부에 위치시킬 경우 PIN 다이오드의 수광 영역이 증가하고 바이어스 라인의 단선 문제를 해결할 수 있다는 점에 착안하여, 새로운 구조의 디지털 엑스레이 디텍터를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 안정성과 신뢰성을 확보하는 동시에 PIN 다이오드의 수광 영역을 증가시킬 수 있는 디지털 엑스레이 디텍터를 제공하는 것이다.
또한, 본 발명의 발명자들은, 상술한 새로운 구조에서는 바이어스 라인을 하부전극과 함께 형성할 수 있다는 점에 착안하여, 마스크 수를 감소시킨 디지털 엑스레이 디텍터를 발명하였다.
이에, 본 발명이 해결하고자 하는 다른 과제는 마스크 수를 감소시켜 제조할 수 있는 디지털 엑스레이 디텍터를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터는, 기판 위에 배치되는 바이어스 라인과 하부전극, 하부전극 위에 배치되는 PIN층 및 상부전극, 상부전극이 배치된 기판 위에 배치되는 제1 층간절연층, 제1 층간절연층 위에 배치되며, 액티브층, 게이트전극, 소스전극 및 드레인전극으로 이루어진 박막 트랜지스터 및 박막 트랜지스터가 배치된 기판 위에 배치되는 평탄화층을 포함할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터는, 기판 위에 서로 교차하도록 배치되는 게이트 라인 및 리드 아웃 라인, 게이트 라인 및 리드 아웃 라인이 교차하는 영역에 배치되며, 액티브층, 게이트전극, 소스전극 및 드레인전극을 포함하여 구성되는 박막 트랜지스터, 박막 트랜지스터의 하부에 배치되며, 드레인전극과 연결되는 상부전극, 상부전극 아래에 배치되는 PIN층 및 PIN층 아래에 배치되는 하부전극을 포함하여 구성되는 PIN 다이오드 및 PIN 다이오드 하부에 배치되며, 하부전극과 연결되는 바이어스 라인을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 산화물 박막 트랜지스터의 안정성과 신뢰성을 확보하는 동시에 바이어스 라인의 단선을 방지하여 수율이 향상되는 효과를 제공한다. 또한, 공정 온도 마진을 확보할 수 있어 보다 높은 고온에서 제작이 가능하며, 수광 영역을 증가시킬 수 있어 광효율이 향상되는 효과를 제공한다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터에 있어, I-I'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 3은 비교예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다.
도 5는 도 4에 도시된 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터에 있어, II-II'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 6a 및 6b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제1 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 7b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제2 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 8b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제3 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 9b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제4 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 10b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제5 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 11a 및 11b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제6 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다.
도 13은 도 12에 도시된 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 디텍터에 있어, III-III'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다. 그리고, 도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터에 있어, I-I'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터(100)는, 기판(110), 게이트 라인(116), 리드 아웃(read out) 라인(117), 박막 트랜지스터(T), PIN 다이오드(105) 및 바이어스(bias) 라인(104)을 포함하여 구성될 수 있다.
게이트 라인(116)은 기판(110) 위에서 제1 방향, 예를 들어 가로 방향으로 배열될 수 있다. 그리고, 리드 아웃 라인(117)은 기판(110) 위에서 제1 방향과 상이한 제2 방향, 예를 들어 세로 방향으로 배열될 수 있다. 이때, 게이트 라인(116)과 리드 아웃 라인(117)은 서로 교차하도록 배열되어 복수의 화소를 구획할 수 있다.
즉, 복수의 화소는 기판(110) 위에 복수의 게이트 라인(116)과 리드 아웃 라인(117)이 서로 교차하여 매트릭스(matrix) 형태로 배치될 수 있다. 복수의 화소는 로우(row) 방향 및 칼럼(column) 방향으로 배열되어 매트릭스 형태로 배치될 수 있다.
복수의 화소 각각은 게이트 라인(116) 및 리드 아웃 라인(117)과 연결될 수 있다.
이때, 복수의 화소는 박막 트랜지스터(T)를 구비할 수 있다. 즉, 게이트 라인(116)과 리드 아웃 라인(117)이 교차하는 영역에 박막 트랜지스터(T)가 구비될 수 있다.
여기서, 본 발명에 따른 박막 트랜지스터(T)는 탑 게이트(top gate) 구조나 바텀 게이트(bottom gate) 구조뿐만 아니라 모든 박막 트랜지스터 구조를 포함할 수 있다. 또한, 본 발명에 따른 박막 트랜지스터(T)는 에치스타퍼(etch stopper)를 사용하는 박막 트랜지스터 및 BCE 구조의 박막 트랜지스터에도 적용 가능하다.
박막 트랜지스터(T)는, 게이트 라인(116)에 연결된 게이트전극(121), 리드 아웃 라인(117)에 연결된 소스전극(122), PIN 다이오드(diode)(105)에 연결된 드레인전극(123) 및 액티브층(124)을 포함하여 구성될 수 있다.
게이트전극(121)은 게이트 라인(116)에서 일 방향으로 연장되어 형성될 수 있다. 또한, 게이트전극(121)은 게이트 라인(116)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
액티브층(124)은 게이트전극(121)과 소스/드레인전극(122, 123)의 하부에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 액티브층(124)은 게이트전극(121)과 소스/드레인전극(122, 123) 사이에 형성될 수도 있다.
액티브층(124)은 게이트절연층(115b)을 사이에 두고 게이트전극(121)과 중첩되어 소스전극(122)과 드레인전극(123) 사이에 채널(channel)을 형성할 수 있다.
액티브층(124)은 산화물(oxide) 반도체를 이용하여 구성될 수 있다.
액티브층(124)은 제1 층간절연층(115a) 위에 배치될 수 있다.
소스전극(122)과 드레인전극(123)은 제2 층간절연층(115c) 위에 배치될 수 있다.
이때, 제2 층간절연층(115c)에는 소스전극(122) 및 드레인전극(123) 각각이 액티브층(124)의 소스영역 및 드레인영역 각각에 접속하기 위한 제1 컨택홀(140a) 및 제2 컨택홀(140b)이 형성될 수 있다.
드레인전극(123)은 액티브층(124)의 일측 상부에 형성될 수 있다. 그리고, 드레인전극(123)은 제3 컨택홀(140c)을 통해 PIN 다이오드(105)와 연결될 수 있다.
따라서, PIN 다이오드(105)에서 변환된 전자신호는 박막 트랜지스터(T)의 드레인전극(123)으로 전달될 수 있다.
소스전극(122)은 액티브층(124)의 타측 상부에 형성될 수 있다. 그리고, 소스전극(122)은 리드 아웃 라인(117)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 소스전극(122)은 소정의 컨택홀을 통해 리드 아웃 라인(117)과 연결될 수도 있다. 따라서, PIN 다이오드(105)에서 변환된 전자신호는 박막 트랜지스터(T)의 소스전극(122) 및 드레인전극(123)에 연결된 리드 아웃 라인(117)을 거쳐서 영상 신호로 디스플레이(display)될 수 있다.
PIN 다이오드(105)는 거의 등량(等量)의 p형 및 n형 불순물을 포함하는 실리콘 웨이퍼 한쪽에서 p형 불순물을, 또 반대측에서 n형 불순물을 확산시켜 만든 다이오드이다. 중앙 부분은 가볍게 도핑(doping)한 진성 반도체이며, 이것이 p, n 양 층간의 공핍층으로서 동작하고, 역방향에 대하여 고내압을, 또 순방향에는 저저항을 준다.
본 발명의 일 실시예에 따른 PIN 다이오드(105)는 박막 트랜지스터(T)의 하부에 배치되어, 박막 트랜지스터(T)의 드레인전극(123)과 연결될 수 있다. PIN 다이오드(105)는 가시광선 영역의 광을 전자신호로 변환하여 소스전극(122)으로 전달할 수 있다.
이러한 PIN 다이오드(105)는 하부전극(101), 하부전극(101) 위에 배치되는 PIN층(102), PIN층(102) 위에 배치되는 상부전극(103)을 포함하여 구성될 수 있다. PIN층(102)은 가시광선 영역의 광을 전자신호로 변환시키는 역할을 하며, 전자신호는 PIN층(102) 상부에 형성된 상부전극(103)을 통해 드레인전극(123)으로 전달될 수 있다.
본 발명의 일 실시예에 따른 바이어스 라인(104)은 PIN 다이오드(105) 하부에 형성되며, 세로 방향으로 길게 연장 형성될 수 있다. 도 1에는 바이어스 라인(104)이 화소의 중앙을 지나도록 형성된 경우를 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 바이어스 라인(104)은 박막 트랜지스터(T)의 상부를 지나가도록 형성될 수 있으며, 박막 트랜지스터(T)의 액티브층(124)을 덮도록 형성될 수도 있다.
바이어스 라인(104)은 별도의 컨택홀 없이 PIN 다이오드(105)와 연결될 수 있다. 일 예로, 바이어스 라인(104)은 PIN 다이오드(105)의 하부전극(101) 아래에 배치되어 하부전극(101)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 바이어스 라인(104)은 하부전극(101)과 일체로 형성될 수도 있으며, 하부전극(101)의 한 층으로 형성될 수도 있다.
상술한 바와 같이 기존의 디지털 엑스레이 디텍터는 PIN 다이오드 하부에 박막 트랜지스터가 위치한다. 이에 따라 PIN 다이오드 제작 시 하부의 박막 트랜지스터의 특성이 열화되는 문제가 있었다. 즉, PIN 다이오드의 제조는 통상 박막 트랜지스터의 제조보다 고온에서 진행되는데, 고온의 PIN 다이오드 제조 공정에 의해 박막 트랜지스터의 액티브층이 열화 될 수 있다. 특히, 액티브층으로 산화물 반도체를 사용할 경우 PIN 다이오드를 230° 이하에서 제작하여야 하는 등 공정온도에 제약이 있었다.
또한, PIN 다이오드가 기판 상층에 위치함에 따라 PIN 다이오드에 전압을 인가하는 불투명한 바이어스 라인이 PIN 다이오드 상부로 지나가게 되어 수광 영역이 감소하는 문제가 있었다. 또한, PIN 다이오드의 높은 단차로 인해 바이어스 라인이 단선될 위험성이 있었다.
도 3은 비교예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다.
도 3을 참조하면, 비교예에 따른 디지털 엑스레이 디텍터(10)는, 게이트 라인(16), 리드 아웃 라인(17), 박막 트랜지스터, PIN 다이오드 및 바이어스(bias) 라인(4)을 포함하여 구성된다.
박막 트랜지스터는, 게이트 라인(16)에 연결된 게이트전극(21), 리드 아웃 라인(17)에 연결된 소스전극(22), 제3 컨택홀(40c)을 통해 PIN 다이오드의 상부전극(1)에 연결된 드레인전극(23) 및 액티브층(24)을 포함하여 구성된다.
소스전극(22) 및 드레인전극(23)은 제1 컨택홀(40a) 및 제2 컨택홀(40b)을 통해 액티브층(24)의 소스영역 및 드레인영역에 각각 접속된다.
PIN 다이오드는 하부전극과 PIN층 및 상부전극(1)으로 구성된다.
비교예에 따른 디지털 엑스레이 디텍터(10)는, PIN 다이오드 하부에 박막 트랜지스터가 위치하는 것을 알 수 있다. 따라서, PIN 다이오드 제작 시 하부의 산화물 박막 트랜지스터의 특성이 열화되는 문제가 있다.
또한, 비교예에 따른 디지털 엑스레이 디텍터(10)는, PIN 다이오드가 기판 상층에 위치함에 따라 불투명한 바이어스 라인(4)이 PIN 다이오드 상부로 지나가게 되어 수광 영역이 감소하게 된다. 또한, PIN 다이오드의 높은 단차로 인해 바이어스 라인(4)이 단선될 위험성이 있다.
반면 본 발명의 일 실시예는, PIN 다이오드(105)를 박막 트랜지스터(T)보다 먼저 제조할 경우 공정온도의 제한 없이 PIN 다이오드(105)를 제조할 수 있다는 점, 및 바이어스 라인(104)을 PIN 다이오드(105)의 상부가 아닌 하부에 위치시킬 경우 PIN 다이오드(105)의 수광 영역이 증가하고 바이어스 라인(104)의 단선 문제를 해결할 수 있다는 점에 착안하여, 새로운 구조의 디지털 엑스레이 디텍터(100)를 개시하고 있다.
즉, 본 발명의 일 실시예는, 고온 공정이 요구되는 PIN 다이오드(105)를 산화물 박막 트랜지스터(T)보다 먼저 제작함으로써, 산화물 박막 트랜지스터(T)의 안정성과 신뢰성을 확보하는 동시에 공정온도의 마진을 확보할 수 있는 것을 특징으로 한다. 또한, 본 발명의 일 실시예는, 바이어스 라인(104)을 PIN 다이오드(105)의 하부에 위치시킴으로써 높은 단차에 의한 바이어스 라인(104)의 단선을 방지하고, 수광 영역을 증가시킬 수 있는 것을 특징으로 한다.
구체적으로 도 2를 참조하면, 기판(110) 위에 PIN 다이오드(105)가 배치될 수 있다.
우선, 기판(110)의 최하층에 바이어스 라인(104)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상술한 바와 같이 본 발명의 바이어스 라인(104)은 하부전극과 일체로 형성될 수도 있으며, 하부전극의 한 층으로 형성될 수도 있다.
기판(110)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다.
그리고, 바이어스 라인(104) 상부에 바이어스 라인(104)과 연결되도록 PIN 다이오드(105)가 배치될 수 있다.
이때, PIN 다이오드(105)는 하부전극(101), PIN층(102) 및 상부전극(103)을 포함하여 구성될 수 있다.
본 발명의 일 실시예에 따른 PIN 다이오드(105)에서는, 하부전극(101)의 일단, 바람직하게는 하부전극(101)의 양단이 수평면에 대해서 경사진 구조를 가질 수 있다. 이와 같이, 하부전극(101)의 일단이 경사진 구조를 가지면, 하부전극(101) 위에 형성되는 PIN층(102)의 단차가 줄어들고 누설전류가 감소되는 효과가 있다.
PIN층(102)은 하부전극(101) 위에 형성될 수 있다. 이때, PIN층(102)은 P(positive)형 반도체층, I(intrinsic)형 반도체층 및 N(negative)형 반도체층으로 구성되며, 하부전극(101) 위에 P형 반도체층, I형 반도체층 및 N형 반도체층이 순서대로 적층될 수 있다. PIN층(102)에 광이 조사되면 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공 및 전자가 전기장에 의해 이동(drift)되어 각각 P형 반도체층 및 N형 반도체층에서 수집되게 된다.
PIN층(102)의 폭은 하부전극(101)의 폭 및 상부전극(103)의 폭보다 크게 형성될 수 있다.
상부전극(103)은 PIN층(102) 위에 형성될 수 있다.
상부전극(103)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물질로 이루어질 수 있다.
상술한 구조의 PIN 다이오드(105) 위에 제1 층간절연층(115a)이 배치될 수 있다.
제1 층간절연층(115a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다.
제1 층간절연층(115a) 위에는 액티브층(124)이 배치될 수 있다.
액티브층(124)은 산화물 반도체로 구성될 수 있으며, 산화물 반도체로는 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질, 또는 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질을 포함할 수 있다.
액티브층(124)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
액티브층(124)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
액티브층(124)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
액티브층(124) 위에는 게이트절연층(115b)을 개재하여 게이트전극(121)이 형성될 수 있다. 그리고, 게이트전극(121)을 포함하는 기판(110) 전면에는 제2 층간절연층(115c)이 형성될 수 있다.
게이트전극(121)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
게이트절연층(115b)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다. 일 예로, 게이트절연층(115b)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
제2 층간절연층(115c)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다.
제2 층간절연층(115c) 위에는 소스전극(122) 및 드레인전극(123)이 서로 마주하면서 이격 형성될 수 있다. 이때, 액티브층(124)은 소스전극(122) 및 드레인전극(123)과 접촉하는 영역에 불순물이 도핑된 오믹콘택층을 구비할 수 있다.
제1 층간절연층(115a)과 제2 층간절연층(115c)의 소정 영역에는 제3 컨택홀(140c)이 형성되어 있어, 제3 컨택홀(140c)에 의해 하부전극(103)의 일부가 노출될 수 있다.
소스전극(122) 및 드레인전극(123)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
소스전극(122) 및 드레인전극(123) 위에는 평탄화층(115d)이 배치될 수 있다.
한편, 상술한 바와 같이 본 발명의 바이어스 라인은 하부전극과 일체로 형성될 수도 있으며, 이 경우 마스크 수를 감소시킬 수 있는데, 이를 다음의 본 발명의 다른 일 실시예를 통해 상세히 설명한다.
도 4는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다. 그리고, 도 5는 도 4에 도시된 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터에 있어, II-II'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터(200)는, 기판(210), 게이트 라인(216), 리드 아웃 라인(217), 박막 트랜지스터(T), PIN 다이오드(205) 및 바이어스 라인(204)을 포함하여 구성될 수 있다.
게이트 라인(216)은 기판(210) 위에서 제1 방향, 예를 들어 가로 방향으로 배열될 수 있다. 그리고, 리드 아웃 라인(217)은 기판(210) 위에서 제1 방향과 상이한 제2 방향, 예를 들어 세로 방향으로 배열될 수 있다. 이때, 게이트 라인(216)과 리드 아웃 라인(217)은 서로 교차하도록 배열되어 복수의 화소를 구획할 수 있다.
즉, 복수의 화소는 기판(210) 위에 복수의 게이트 라인(216)과 리드 아웃 라인(217)이 서로 교차하여 매트릭스 형태로 배치될 수 있다. 복수의 화소는 로우 방향 및 칼럼 방향으로 배열되어 매트릭스 형태로 배치될 수 있다.
복수의 화소 각각은 게이트 라인(216) 및 리드 아웃 라인(217)과 연결될 수 있다.
이때, 복수의 화소는 박막 트랜지스터(T)를 구비할 수 있다. 즉, 게이트 라인(216)과 리드 아웃 라인(217)이 교차하는 영역에 박막 트랜지스터(T)가 구비될 수 있다.
여기서, 본 발명에 따른 박막 트랜지스터(T)는 탑 게이트 구조나 바텀 게이트 구조뿐만 아니라 모든 박막 트랜지스터 구조를 포함할 수 있다. 또한, 본 발명에 따른 박막 트랜지스터(T)는 에치스타퍼를 사용하는 박막 트랜지스터 및 BCE 구조의 박막 트랜지스터에도 적용 가능하다.
박막 트랜지스터(T)는, 게이트 라인(216)에 연결된 게이트전극(221), 리드 아웃 라인(217)에 연결된 소스전극(222), PIN 다이오드(205)의 상부전극(203)에 연결된 드레인전극(223) 및 액티브층(224)을 포함하여 구성될 수 있다.
게이트전극(221)은 게이트 라인(216)에서 일 방향으로 연장되어 형성될 수 있다. 또한, 게이트전극(221)은 게이트 라인(216)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
액티브층(224)은 게이트전극(221)과 소스/드레인전극(222, 223)의 하부에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 액티브층(224)은 게이트전극(221)과 소스/드레인전극(222, 223) 사이에 형성될 수도 있다.
액티브층(224)은 게이트절연층(215b)을 사이에 두고 게이트전극(221)과 중첩되어 소스전극(222)과 드레인전극(223) 사이에 채널을 형성할 수 있다.
액티브층(224)은 산화물 반도체를 이용하여 구성될 수 있다.
액티브층(224)은 제1 층간절연층(215a) 위에 배치될 수 있다.
소스전극(222)과 드레인전극(223)은 제2 층간절연층(215c) 위에 배치될 수 있다.
이때, 제2 층간절연층(215c)에는 소스전극(222) 및 드레인전극(223) 각각이 액티브층(224)의 소스영역 및 드레인영역 각각에 접속하기 위한 제1 컨택홀(240a) 및 제2 컨택홀(240b)이 형성될 수 있다.
드레인전극(223)은 액티브층(224)의 일측 상부에 형성될 수 있다. 그리고, 드레인전극(223)은 제3 컨택홀(240c)을 통해 PIN 다이오드(205)와 연결될 수 있다.
따라서, PIN 다이오드(205)에서 변환된 전자신호는 박막 트랜지스터(T)의 드레인전극(223)으로 전달될 수 있다.
소스전극(222)은 액티브층(224)의 타측 상부에 형성될 수 있다. 그리고, 소스전극(222)은 리드 아웃 라인(217)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 소스전극(222)은 소정의 컨택홀을 통해 리드 아웃 라인(217)과 연결될 수도 있다. 따라서, PIN 다이오드(205)에서 변환된 전자신호는 박막 트랜지스터(T)의 소스전극(222) 및 드레인전극(223)에 연결된 리드 아웃 라인(217)을 거쳐서 영상 신호로 디스플레이 될 수 있다.
본 발명의 다른 일 실시예에 따른 PIN 다이오드(205)는, 상술한 본 발명의 일 실시예와 실질적으로 동일하게 박막 트랜지스터(T)의 하부에 배치되어, 박막 트랜지스터(T)의 드레인전극(223)과 연결될 수 있다. PIN 다이오드(205)는 가시광선 영역의 광을 전자신호로 변환하여 소스전극(222)으로 전달할 수 있다.
이러한 PIN 다이오드(205)는 하부전극(201), 하부전극(201) 위에 배치되는 PIN층(202), PIN층(202) 위에 배치되는 상부전극(203)을 포함하여 구성될 수 있다. PIN층(202)은 가시광선 영역의 광을 전자신호로 변환시키는 역할을 하며, 전자신호는 PIN층(202) 상부에 형성된 상부전극(203)을 통해 드레인전극(223)으로 전달될 수 있다.
또한, 본 발명의 다른 일 실시예에 따른 바이어스 라인(204)은 PIN 다이오드(205) 하부에 형성되며, 세로 방향으로 길게 연장 형성될 수 있다. 도 4에는 바이어스 라인(204)이 화소의 중앙을 지나도록 형성된 경우를 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 바이어스 라인(204)은 박막 트랜지스터(T)의 상부를 지나가도록 형성될 수 있으며, 박막 트랜지스터(T)의 액티브층(224)을 덮도록 형성될 수도 있다.
바이어스 라인(204)은 별도의 컨택홀 없이 PIN 다이오드(205)와 연결될 수 있다. 일 예로, 본 발명의 다른 일 실시예에 따른 바이어스 라인(204)은 PIN 다이오드(205)의 하부전극(201)과 일체로 형성될 수 있다. 이 경우에는 바이어스 라인(204)과 하부전극(201)을 개별적으로 형성할 경우에 비해 마스크 수를 하나 감소시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 상술한 바와 같이 본 발명의 다른 일 실시예는, 고온 공정이 요구되는 PIN 다이오드(205)를 산화물 박막 트랜지스터(T)보다 먼저 제작함으로써, 산화물 박막 트랜지스터(T)의 안정성과 신뢰성을 확보하는 동시에 공정온도의 마진을 확보할 수 있는 것을 특징으로 한다. 또한, 본 발명의 다른 일 실시예는, 바이어스 라인(204)을 PIN 다이오드(205)의 하부에 위치시킴으로써 높은 단차에 의한 바이어스 라인(204)의 단선을 방지하고, 수광 영역을 증가시킬 수 있는 것을 특징으로 한다.
구체적으로 도 5를 참조하면, 기판(210) 위에 PIN 다이오드(205)가 배치될 수 있다.
우선, 기판(210)의 최하층에 바이어스 라인(204)과 하부전극(201)이 배치될 수 있다. 이때, 바이어스 라인(204)과 하부전극(201)은 일체로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
기판(210)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다.
그리고, 바이어스 라인(204) 상부에 바이어스 라인(204)과 연결되도록 PIN 다이오드(205)가 배치될 수 있다.
이때, PIN 다이오드(205)는 하부전극(201), PIN층(202) 및 상부전극(203)을 포함하여 구성될 수 있다.
본 발명의 다른 일 실시예에 따른 하부전극(201)의 일단, 바람직하게는 하부전극(201)의 양단이 수평면에 대해서 경사진 구조를 가질 수 있다. 이와 같이, 하부전극(201)의 일단이 경사진 구조를 가지면, 하부전극(201) 위에 형성되는 PIN층(202)의 단차가 줄어들고 누설전류가 감소되는 효과가 있다.
PIN층(202)은 하부전극(201) 위에 형성될 수 있다. 이때, PIN층(202)은 P형 반도체층, I형 반도체층 및 N형 반도체층으로 구성되며, 하부전극(201) 위에 P형 반도체층, I형 반도체층 및 N형 반도체층이 순서대로 적층될 수 있다.
PIN층(202)의 폭은 하부전극(201)의 폭 및 상부전극(203)의 폭보다 크게 형성될 수 있다.
상부전극(203)은 PIN층(202) 위에 형성될 수 있다.
상부전극(203)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물질로 이루어질 수 있다.
상술한 구조의 PIN 다이오드(205) 위에 제1 층간절연층(215a)이 배치될 수 있다.
제1 층간절연층(215a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다.
제1 층간절연층(215a) 위에는 액티브층(224)이 배치될 수 있다.
액티브층(224)은 산화물 반도체로 구성될 수 있으며, 산화물 반도체로는 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질, 또는 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질을 포함할 수 있다.
액티브층(224)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
액티브층(224)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
액티브층(224)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
액티브층(224) 위에는 게이트절연층(215b)을 개재하여 게이트전극(221)이 형성될 수 있다. 그리고, 게이트전극(221)을 포함하는 기판(210) 전면에는 제2 층간절연층(215c)이 형성될 수 있다.
게이트전극(221)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
게이트절연층(215b)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다. 일 예로, 게이트절연층(115b)으로는, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
제2 층간절연층(215c)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다.
제2 층간절연층(215c) 위에는 소스전극(222) 및 드레인전극(223)이 서로 마주하면서 이격 형성될 수 있다. 이때, 액티브층(224)은 소스전극(222) 및 드레인전극(223)과 접촉하는 영역에 불순물이 도핑된 오믹콘택층을 구비할 수 있다.
제1 층간절연층(215a)과 제2 층간절연층(215c)의 소정 영역에는 제3 컨택홀(240c)이 형성되어 있어, 제3 컨택홀(240c)에 의해 하부전극(203)의 일부가 노출될 수 있다.
소스전극(222) 및 드레인전극(223)으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
소스전극(222) 및 드레인전극(223) 위에는 평탄화층(215d)이 배치될 수 있다.
이하, 도면을 참조하여 상술한 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법을 상세히 설명한다.
도 6a 및 6b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제1 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 기판(210) 위에 제1 마스크공정을 통해 바이어스 라인(204)과 하부전극(201)을 형성할 수 있다.
구체적으로, 기판(210) 위에 제1 도전층을 형성한 후, 제1 포토레지스트 패턴을 형성한다.
제1 포토레지스트 패턴은 제1 도전층 위에 포토레지스트를 형성한 후에, 포토레지스트에 제1 마스크를 이용한 사진공정을 수행하여 형성할 수 있다.
한편, 본 발명은 상술한 사진(photolithography)공정 이외에, 금속물질의 페이스트를 이용하여 스크린 프린팅(screen printing), 잉크젯 프린팅(inkjet printing), 그라비아 프린팅(gravure printing), 그라비아 오프셋 프린팅(gravure offset printing), 리버스 오프셋 프린팅(reverse offset printing), 플렉소 프린팅(flexo printing), 또는 마이크로 콘택 프린팅(microcontact printing)과 같은 인쇄 공정을 이용할 수도 있다.
이어서, 기판(110) 위에 형성된 제1 포토레지스트 패턴을 식각 마스크로 제1 도전층을 식각하여 바이어스 라인(204)과 하부전극(201)을 형성할 수 있다.
이때, 바이어스 라인(204)과 하부전극(201)은 일체로 형성될 수 있다.
기판(210)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어질 수 있다.
제1 도전층으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
도 7a 및 7b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제2 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 바이어스 라인(204)과 하부전극(201)이 형성된 기판(210) 위에 제2 마스크공정을 통해 PIN층(202) 및 상부전극(203)을 형성할 수 있다.
구체적으로, 바이어스 라인(204)과 하부전극(201)이 형성된 기판(210) 위에 PIN 반도체층 및 제2 도전층을 형성한 후, 제2 포토레지스트 패턴을 형성한다.
제2 포토레지스트 패턴은 제2 도전층 위에 포토레지스트를 형성한 후에, 포토레지스트에 제2 마스크를 이용한 사진공정을 수행하여 형성할 수 있다.
이어서, 기판(210) 위에 형성된 제2 포토레지스트 패턴을 식각 마스크로 제2 도전층을 식각하여 상부전극(203)을 형성할 수 있다. 이어서, 상부전극(203)을 식각 마스크로 PIN 반도체층을 식각하여 PIN층(202)을 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 개별적인 마스크공정을 통해 PIN층(202) 및 상부전극(203)을 형성할 수도 있다. 이 경우 PIN층(202)의 폭은 하부전극(201)의 폭 및 상부전극(203)의 폭보다 크게 형성될 수 있다.
PIN 반도체층은 비정질 실리콘의 P형 반도체층, I형 반도체층 및 N형 반도체층으로 구성되며, 하부전극(201) 위에 P형 반도체층, I형 반도체층 및 N형 반도체층이 순서대로 적층될 수 있다.
제2 도전층으로는, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물질로 이루어질 수 있다.
도 8a 및 8b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제3 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 상술한 구조의 PIN 다이오드(205) 위에 제1 층간절연층(215a)을 형성할 수 있다.
제1 층간절연층(215a)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다.
이어서, 층간절연층(215a) 위에 제3 마스크공정을 통해 액티브층(224)을 형성할 수 있다.
구체적으로, 층간절연층(215a)이 형성된 기판(210) 위에 소정 반도체층을 형성한 후, 제3 포토레지스트 패턴을 형성한다.
제3 포토레지스트 패턴은 반도체층 위에 포토레지스트를 형성한 후에, 포토레지스트에 제3 마스크를 이용한 사진공정을 수행하여 형성할 수 있다.
이어서, 기판(210) 위에 형성된 제3 포토레지스트 패턴을 식각 마스크로 반도체층을 식각하여 액티브층(224)을 형성할 수 있다.
액티브층(224)은 산화물 반도체로 구성될 수 있으며, 산화물 반도체로는 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질, 또는 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질을 포함할 수 있다.
액티브층(224)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
액티브층(224)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
액티브층(224)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
도 9a 및 9b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제4 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 액티브층(224)이 형성된 기판(210) 위에 제4 마스크공정을 통해 게이트절연층(215b)과 게이트전극(221) 및 게이트 라인(216)을 형성할 수 있다.
구체적으로, 액티브층(224)이 형성된 기판(210) 위에 소정 절연층 및 제3 도전층을 형성한 후, 제4 포토레지스트 패턴을 형성한다.
제4 포토레지스트 패턴은 제3 도전층 위에 포토레지스트를 형성한 후에, 포토레지스트에 제4 마스크를 이용한 사진공정을 수행하여 형성할 수 있다.
이어서, 기판(210) 위에 형성된 제4 포토레지스트 패턴을 식각 마스크로 절연층 및 제3 도전층을 식각하여 게이트절연층(215b)과 게이트전극(221) 및 게이트 라인(216)을 형성할 수 있다.
절연층으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다.
제3 도전층으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
도 10a 및 10b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제5 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, 게이트전극(221)이 형성된 기판(210) 위에 제2 층간절연층(215c)을 형성한 후, 제5 포토레지스트 패턴을 형성한다.
제5 포토레지스트 패턴은 제2 층간절연층(215c) 위에 포토레지스트를 형성한 후에, 포토레지스트에 제5 마스크를 이용한 사진공정을 수행하여 형성할 수 있다.
이어서, 기판(210) 위에 형성된 제5 포토레지스트 패턴을 식각 마스크로 제2 층간절연층(215c) 및/또는 제1 층간절연층(215a)을 식각하여 액티브층(224)의 소스영역과 드레인영역을 노출시키는 제1 컨택홀(240a)과 제2 컨택홀(240b) 및 PIN 다이오드의 상부전극(203)의 일부를 노출시키는 제3 컨택홀(240c)을 형성할 수 있다.
제2 층간절연층(215c)으로는 실리콘(Si) 계열의 산화막, 질화막, 또는 이를 포함하는 화합물, Al2O3를 포함하는 금속산화막(metal oxide), 유기절연층, 낮은 유전상수 값을 갖는 재료를 포함할 수 있다.
도 11a 및 11b는 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 제조방법 중 제6 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b를 참조하면, 제2 층간절연층(215c)이 형성된 기판(210) 위에 제6 마스크공정을 통해 소스전극(222)과 드레인전극(223) 및 리드 아웃 라인(217)을 형성할 수 있다.
구체적으로, 제2 층간절연층(215c)이 형성된 기판(210) 위에 제4 도전층을 형성한 후, 제6 포토레지스트 패턴을 형성한다.
제6 포토레지스트 패턴은 제4 도전층 위에 포토레지스트를 형성한 후에, 포토레지스트에 제6 마스크를 이용한 사진공정을 수행하여 형성할 수 있다.
이후, 기판(210) 위에 형성된 제6 포토레지스트 패턴을 식각 마스크로 제4 도전층을 식각하여 소스전극(222)과 드레인전극(223) 및 리드 아웃 라인(217)을 형성할 수 있다.
제4 도전층으로는, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나, 또는 이들의 2 이상의 조합으로 이루어질 수 있으며, 또는 다른 적절한 물질을 포함할 수도 있다.
드레인전극(223)은 액티브층(224)의 일측 상부에 형성될 수 있다. 그리고, 드레인전극(223)은 제3 컨택홀(240c)을 통해 PIN 다이오드(205)와 연결될 수 있다.
소스전극(222)은 액티브층(224)의 타측 상부에 형성될 수 있다. 그리고, 소스전극(222)은 리드 아웃 라인(217)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 소스전극(222)은 소정의 컨택홀을 통해 리드 아웃 라인(217)과 연결될 수도 있다.
이때, 소스전극(222) 및 드레인전극(223) 각각은 제1 컨택홀(240a) 및 제2 컨택홀(240b)을 통해 액티브층(224)의 소스영역 및 드레인영역에 접속할 수 있다.
다음으로, 본 발명에 따른 엑스레이 디텍터(200)는 엑스레이를 가시광선 영역의 광으로 변환시키기 위한 신틸레이터를 포함하여 이루어지며, 이와 같은 신틸레이터는 PIN 다이오드(105)의 상부영역에 형성될 수 있다.
한편, 상술한 바와 같이 본 발명의 바이어스 라인은 하프-톤 마스크를 이용함으로써 하부전극의 한 층으로 형성될 수도 있으며, 이 경우 마스크 수를 감소시킬 수 있는데, 이를 다음의 본 발명의 또 다른 일 실시예를 통해 상세히 설명한다.
도 12는 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 디텍터의 구조를 개략적으로 보여주는 평면도이다. 그리고, 도 13은 도 12에 도시된 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 디텍터에 있어, III-III'선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
이때, 도 12 및 도 13에 도시된 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 디텍터(300)는 바이어스 라인과 하부전극의 구성을 제외하고는 상술한 본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터(100) 및 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터(200)와 실질적으로 동일한 구성으로 구성될 수 있다.
도 12 및 도 13을 참조하면, 본 발명의 또 다른 일 실시예에 따른 디지털 엑스레이 디텍터(300)는, 기판(310), 게이트 라인(316), 리드 아웃 라인(317), 박막 트랜지스터(T), PIN 다이오드(305) 및 바이어스 라인(304)을 포함하여 구성될 수 있다.
게이트 라인(316)은 기판(310) 위에서 제1 방향, 예를 들어 가로 방향으로 배열될 수 있다. 그리고, 리드 아웃 라인(317)은 기판(310) 위에서 제1 방향과 상이한 제2 방향, 예를 들어 세로 방향으로 배열될 수 있다. 이때, 게이트 라인(316)과 리드 아웃 라인(317)은 서로 교차하도록 배열되어 복수의 화소를 구획할 수 있다.
복수의 화소 각각은 게이트 라인(316) 및 리드 아웃 라인(317)과 연결될 수 있다.
이때, 복수의 화소는 박막 트랜지스터(T)를 구비할 수 있다. 즉, 게이트 라인(316)과 리드 아웃 라인(317)이 교차하는 영역에 박막 트랜지스터(T)가 구비될 수 있다.
박막 트랜지스터(T)는, 게이트 라인(316)에 연결된 게이트전극(321), 리드 아웃 라인(317)에 연결된 소스전극(322), PIN 다이오드(305)의 상부전극(303)에 연결된 드레인전극(323) 및 액티브층(324)을 포함하여 구성될 수 있다.
게이트전극(321)은 게이트 라인(316)에서 일 방향으로 연장되어 형성될 수 있다. 또한, 게이트전극(321)은 게이트 라인(316)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
액티브층(324)은 게이트전극(321)과 소스/드레인전극(322, 323)의 하부에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 액티브층(324)은 게이트전극(321)과 소스/드레인전극(322, 323) 사이에 형성될 수도 있다.
액티브층(324)은 게이트절연층(315b)을 사이에 두고 게이트전극(321)과 중첩되어 소스전극(322)과 드레인전극(323) 사이에 채널을 형성할 수 있다.
액티브층(324)은 산화물 반도체를 이용하여 구성될 수 있다.
액티브층(324)은 제1 층간절연층(315a) 위에 배치될 수 있다.
소스전극(322)과 드레인전극(323)은 제2 층간절연층(315c) 위에 배치될 수 있다.
이때, 제2 층간절연층(315c)에는 소스전극(322) 및 드레인전극(323) 각각이 액티브층(324)의 소스영역 및 드레인영역 각각에 접속하기 위한 제1 컨택홀(340a) 및 제2 컨택홀(340b)이 형성될 수 있다.
드레인전극(323)은 액티브층(324)의 일측 상부에 형성될 수 있다. 그리고, 드레인전극(323)은 제3 컨택홀(340c)을 통해 PIN 다이오드(305)와 연결될 수 있다.
소스전극(322)은 액티브층(324)의 타측 상부에 형성될 수 있다. 그리고, 소스전극(322)은 리드 아웃 라인(317)과 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 소스전극(322)은 소정의 컨택홀을 통해 리드 아웃 라인(317)과 연결될 수도 있다.
본 발명의 또 다른 일 실시예에 따른 PIN 다이오드(305)는, 상술한 본 발명의 일 실시예 및 본 발명의 다른 일 실시예와 실질적으로 동일하게 박막 트랜지스터(T)의 하부에 배치되어, 박막 트랜지스터(T)의 드레인전극(323)과 연결될 수 있다.
이러한 PIN 다이오드(305)는 하부전극(301), 하부전극(301) 위에 배치되는 PIN층(302), PIN층(302) 위에 배치되는 상부전극(303)을 포함하여 구성될 수 있다.
또한, 본 발명의 또 다른 일 실시예에 따른 바이어스 라인(304)은 PIN 다이오드(305) 하부에 형성되며, 세로 방향으로 길게 연장 형성될 수 있다. 도 12에는 바이어스 라인(304)이 화소의 중앙을 지나도록 형성된 경우를 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 바이어스 라인(304)은 박막 트랜지스터(T)의 상부를 지나가도록 형성될 수 있으며, 박막 트랜지스터(T)의 액티브층(324)을 덮도록 형성될 수도 있다.
바이어스 라인(304)은 별도의 컨택홀 없이 PIN 다이오드(305)와 연결될 수 있다. 일 예로, 본 발명의 또 다른 일 실시예에 따른 바이어스 라인(304)은 PIN 다이오드(305)의 하부전극(301)의 한 층으로 형성될 수 있다. 즉, 하부전극(301)은 적어도 2층의 도전층으로 구성될 수 있으며, 이중 한 층을 이용하여 바이어스 라인(304)을 형성할 수 있다. 이 경우에는 바이어스 라인(304)과 하부전극(301)을 개별적으로 형성할 경우에 비해 마스크 수를 하나 감소시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 상술한 바와 같이 본 발명의 또 다른 일 실시예는, 고온 공정이 요구되는 PIN 다이오드(305)를 산화물 박막 트랜지스터(T)보다 먼저 제작함으로써, 산화물 박막 트랜지스터(T)의 안정성과 신뢰성을 확보하는 동시에 공정온도의 마진을 확보할 수 있는 것을 특징으로 한다. 또한, 본 발명의 또 다른 일 실시예는, 바이어스 라인(304)을 PIN 다이오드(305)의 하부에 위치시킴으로써 높은 단차에 의한 바이어스 라인(304)의 단선을 방지하고, 수광 영역을 증가시킬 수 있는 것을 특징으로 한다.
구체적으로 도 13을 참조하면, 기판(310) 위에 PIN 다이오드(305)가 배치될 수 있다.
우선, 기판(310)의 최하층에 바이어스 라인(304)과 하부전극(301)이 배치될 수 있다. 이때, 바이어스 라인(304)은 하부전극(301)의 한 층으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
그리고, 바이어스 라인(304) 상부에 바이어스 라인(304)과 연결되도록 PIN 다이오드(305)가 배치될 수 있다.
이때, PIN 다이오드(305)는 하부전극(301), PIN층(302) 및 상부전극(303)을 포함하여 구성될 수 있다.
본 발명의 또 다른 일 실시예에 따른 하부전극(301)의 일단, 바람직하게는 하부전극(301)의 양단이 수평면에 대해서 경사진 구조를 가질 수 있다. 이와 같이, 하부전극(301)의 일단이 경사진 구조를 가지면, 하부전극(301) 위에 형성되는 PIN층(302)의 단차가 줄어들고 누설전류가 감소되는 효과가 있다.
PIN층(302)은 하부전극(301) 위에 형성될 수 있다. 이때, PIN층(302)은 P형 반도체층, I형 반도체층 및 N형 반도체층으로 구성되며, 하부전극(301) 위에 P형 반도체층, I형 반도체층 및 N형 반도체층이 순서대로 적층될 수 있다.
PIN층(302)의 폭은 하부전극(301)의 폭 및 상부전극(303)의 폭보다 크게 형성될 수 있다.
상부전극(303)은 PIN층(302) 위에 형성될 수 있다.
상술한 구조의 PIN 다이오드(305) 위에 제1 층간절연층(315a)이 배치될 수 있다.
제1 층간절연층(315a) 위에는 액티브층(324)이 배치될 수 있다.
액티브층(324) 위에는 게이트절연층(315b)을 개재하여 게이트전극(321)이 형성될 수 있다. 그리고, 게이트전극(321)을 포함하는 기판(310) 전면에는 제2 층간절연층(315c)이 형성될 수 있다.
제2 층간절연층(315c) 위에는 소스전극(322) 및 드레인전극(323)이 서로 마주하면서 이격 형성될 수 있다. 이때, 액티브층(324)은 소스전극(322) 및 드레인전극(323)과 접촉하는 영역에 불순물이 도핑된 오믹콘택층을 구비할 수 있다.
제1 층간절연층(315a)과 제2 층간절연층(315c)의 소정 영역에는 제3 컨택홀(340c)이 형성되어 있어, 제3 컨택홀(340c)에 의해 하부전극(303)의 일부가 노출될 수 있다.
소스전극(322) 및 드레인전극(323) 위에는 평탄화층(315d)이 배치될 수 있다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 디지털 엑스레이 디텍터는, 기판 위에 배치되는 바이어스 라인과 하부전극, 하부전극 위에 배치되는 PIN층 및 상부전극, 상부전극이 배치된 기판 위에 배치되는 제1 층간절연층, 제1 층간절연층 위에 배치되며, 액티브층, 게이트전극, 소스전극 및 드레인전극으로 이루어진 박막 트랜지스터 및 박막 트랜지스터가 배치된 기판 위에 배치되는 평탄화층을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 바이어스 라인은 하부전극 하부에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 바이어스 라인은 하부전극과 일체로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 하부전극은 적어도 2층 이상으로 구성되며, 바이어스 라인은 하부전극의 한 층으로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 디지털 엑스레이 디텍터는 액티브층이 배치된 기판 위에 배치되는 제2 층간절연층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 디지털 엑스레이 디텍터는 제2 층간절연층과 제1 층간절연층을 관통하여 상부전극의 일부를 노출시키는 컨택홀을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 드레인전극은 컨택홀을 통해 상부전극과 접속할 수 있다.
그리고, 본 발명의 다른 일 실시예에 따른 디지털 엑스레이 디텍터는, 기판 위에 서로 교차하도록 배치되는 게이트 라인 및 리드 아웃 라인, 게이트 라인 및 리드 아웃 라인이 교차하는 영역에 배치되며, 액티브층, 게이트전극, 소스전극 및 드레인전극을 포함하여 구성되는 박막 트랜지스터, 박막 트랜지스터의 하부에 배치되며, 드레인전극과 연결되는 상부전극, 상부전극 아래에 배치되는 PIN층 및 PIN층 아래에 배치되는 하부전극을 포함하여 구성되는 PIN 다이오드 및 PIN 다이오드 하부에 배치되며, 하부전극과 연결되는 바이어스 라인을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 바이어스 라인은 하부전극 하부에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 바이어스 라인은 하부전극과 일체로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 하부전극은 적어도 2층 이상으로 구성되며, 바이어스 라인은 하부전극의 한 층으로 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100,200,300: 디지털 엑스레이 디텍터
101,201,301: 하부전극
102,202,302: PIN층
103,203,303: 상부전극
104,204,304: 바이어스 라인
105,205,305: PIN 다이오드
110,210,310: 기판
116,216,316: 게이트 라인
117,217,317: 리드 아웃 라인
121,221,321: 게이트전극
122,222,322: 소스전극
123,223,323: 드레인전극
T: 박막 트랜지스터

Claims (11)

  1. 기판 위에 배치되는 바이어스 라인 및 상기 바이어스 라인 바로 위에 배치되어 상기 바이어스 라인과 접하는 하부전극;
    상기 하부전극 위에 배치되는 PIN층 및 상부전극;
    상기 상부전극이 배치된 상기 기판 위에 배치되는 제1 층간절연층;
    상기 제1 층간절연층 위에 배치되며, 액티브층, 게이트전극, 소스전극 및 드레인전극으로 이루어진 박막 트랜지스터; 및
    상기 박막 트랜지스터가 배치된 상기 기판 위에 배치되는 평탄화층을 포함하는 디지털 엑스레이 디텍터.
  2. 삭제
  3. 제1항에 있어서,
    상기 바이어스 라인은 상기 하부전극과 일체로 구성되는 디지털 엑스레이 디텍터.
  4. 제1항에 있어서,
    상기 하부전극은 적어도 2층 이상으로 구성되며, 상기 바이어스 라인은 상기 하부전극의 한 층으로 구성되는 디지털 엑스레이 디텍터.
  5. 제1항, 제3항 내지 제4항 중 어느 한 항에 있어서,
    상기 액티브층이 배치된 상기 기판 위에 배치되는 제2 층간절연층을 더 포함하는 디지털 엑스레이 디텍터.
  6. 제5항에 있어서,
    상기 제2 층간절연층과 상기 제1 층간절연층을 관통하여 상기 상부전극의 일부를 노출시키는 컨택홀을 더 포함하는 디지털 엑스레이 디텍터.
  7. 제6항에 있어서,
    상기 드레인전극은 상기 컨택홀을 통해 상기 상부전극과 접속하는 디지털 엑스레이 디텍터.
  8. 기판 위에 서로 교차하도록 배치되는 게이트 라인 및 리드 아웃 라인;
    상기 게이트 라인 및 상기 리드 아웃 라인이 교차하는 영역에 배치되며, 액티브층, 게이트전극, 소스전극 및 드레인전극을 포함하여 구성되는 박막 트랜지스터;
    상기 박막 트랜지스터의 하부에 배치되며, 상기 드레인전극과 연결되는 상부전극, 상기 상부전극 아래에 배치되는 PIN층 및 상기 PIN층 아래에 배치되는 하부전극을 포함하여 구성되는 PIN 다이오드; 및
    상기 하부전극 바로 아래에 배치되며, 상기 하부전극과 접하는 바이어스 라인을 포함하는 디지털 엑스레이 디텍터.
  9. 삭제
  10. 제8항에 있어서,
    상기 바이어스 라인은 상기 하부전극과 일체로 구성되는 디지털 엑스레이 디텍터.
  11. 제8항에 있어서,
    상기 하부전극은 적어도 2층 이상으로 구성되며, 상기 바이어스 라인은 상기 하부전극의 한 층으로 구성되는 디지털 엑스레이 디텍터.
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