KR102487712B1 - Display device - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 듀얼 풀 다운 방식을 사용하는 게이트 구동부를 포함하는 표시 장치에 관한 것이다. 본 발명의 일 실시예에 따른 표시 장치는 다수의 픽셀을 구비하는 표시 패널, 상기 표시 패널에 배치된 다수의 게이트라인에 게이트 신호를 공급하는 게이트 구동부, 상기 표시 패널에 배치된 다수의 데이터라인에 데이터 신호를 공급하는 데이터 구동부, 상기 게이트 구동부 및 상기 데이터 구동부에 기수 구동 전압 및 우수 구동 전압을 공급하는 레벨 시프터부 및 상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고, 상기 타이밍 제어부는 미리 정해진 출력 순서에 따라서 상기 게이트 구동부에 기수 구동 전압 및 우수 구동 전압을 공급하도록 상기 레벨 시프터부를 제어한다. 본 발명에 따르면 듀얼 풀 다운 방식의 시프트 레지스터에 입력되는 구동 전압의 입력 순서를 조절함으로써 시프트 레지스터에 포함된 TFT의 비대칭 열화 현상을 방지할 수 있는 장점이 있다.The present invention relates to a display device, and more particularly, to a display device including a gate driver using a dual pull-down method. A display device according to an exemplary embodiment of the present invention includes a display panel having a plurality of pixels, a gate driver supplying gate signals to a plurality of gate lines disposed on the display panel, and a plurality of data lines disposed on the display panel. A data driver supplying a data signal, a level shifter supplying an odd driving voltage and an even driving voltage to the gate driver and the data driver, and a timing controller controlling the gate driver and the data driver, wherein the timing controller comprises: The level shifter unit is controlled to supply odd driving voltages and even driving voltages to the gate driving unit according to a predetermined output order. According to the present invention, an asymmetric deterioration of the TFTs included in the shift register can be prevented by adjusting the input order of driving voltages input to the dual pull-down type shift register.

Figure R1020170183608
Figure R1020170183608

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 듀얼 풀 다운 방식을 사용하는 게이트 구동부를 포함하는 표시 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device including a gate driver using a dual pull-down method.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기 발광 다이오드 표시 장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 표시 장치가 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. Recently, liquid crystal displays (LCDs), plasma displays (PDPs), organic light emitting devices Various display devices such as organic light emitting diodes (OLEDs) have been utilized.

앞서 설명한 표시 장치 중 일부 예컨대, 액정 표시 장치나 유기 발광 다이오드 표시 장치에는 매트릭스 형태로 배치된 복수의 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 구동부를 제어하는 타이밍 제어부가 포함된다. 여기서 구동부는 표시 패널에 게이트 신호를 공급하는 게이트 구동부 및 표시 패널에 데이터 신호를 공급하는 데이터 구동부를 포함한다.Some of the display devices described above, for example, a liquid crystal display device or an organic light emitting diode display device, include a display panel including a plurality of pixels arranged in a matrix form, a driver that drives the display panel, and a timing controller that controls the driver. Here, the driver includes a gate driver supplying a gate signal to the display panel and a data driver supplying a data signal to the display panel.

최근에는 표시 장치의 표시 영역의 각 픽셀에 박막트랜지스터(TFT: thin film transistor)를 형성함과 아울러, 비표시 영역에 게이트 구동부의 회로를 형성하여 게이트 구동부를 표시 패널의 TFT 어레이기판에 내장하는 GIP(Gate- In-Panel) 방식이 적용되고 있다.Recently, thin film transistors (TFTs) are formed in each pixel of the display area of the display device, and a circuit of the gate driver is formed in the non-display area to embed the gate driver in the TFT array substrate of the display panel. (Gate-In-Panel) method is applied.

GIP 방식의 게이트 구동부의 각 스테이지(채널)는 복수의 트랜지스터(TFT)를 포함하며, 고전위 구동 전압(VGH) 또는 저전위 구동 전압(VGL) 레벨의 게이트 신호를 게이트 라인에 공급한다. 이를 위해서, 게이트 구동부는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 각 스테이지의 동작에 따라 게이트 신호를 순차적으로 출력한다. 각 스테이지의 출력 단자에는 고전위 구동 전압(VGH)을 출력하기 위한 풀업(Pull-Up) TFT와 저전위 구동 전압(VGL)을 출력하기 위한 풀다운(Pull-Down) TFT가 출력 단자에 접속된다. 게이트 구동부를 구성하는 TFT들은 표시 패널에 형성된 각 픽셀의 TFT에 게이트신호를 공급하는 역할을 한다. 따라서, 이동도, 누설 전류 등과 같은 기본적인 TFT의 특성뿐만 아니라, 장기간 수명을 유지할 수 있는 내구성 및 안정적으로 동작하는 전기적 신뢰성이 매우 중요하다.Each stage (channel) of the GIP-type gate driver includes a plurality of transistors (TFT), and supplies a gate signal of a high potential driving voltage (VGH) or a low potential driving voltage (VGL) level to the gate line. To this end, the gate driver includes a plurality of stages including a plurality of transistors, and sequentially outputs gate signals according to the operation of each stage. A pull-up TFT for outputting a high potential driving voltage (VGH) and a pull-down TFT for outputting a low potential driving voltage (VGL) are connected to the output terminal of each stage. The TFTs constituting the gate driver serve to supply gate signals to the TFTs of each pixel formed on the display panel. Therefore, not only basic TFT characteristics such as mobility and leakage current, but also durability capable of maintaining a long lifespan and electrical reliability for stably operating are very important.

도 1은 종래 기술에 따른 게이트 구동부에 포함되는 시프트 레지스터의 구성도이다.1 is a configuration diagram of a shift register included in a gate driver according to the prior art.

도 1을 참조하면, 종래 기술에 따른 시프트 레지스터(SR)는 다수의 스테이지(ST1~STn)를 포함한다. 각각의 스테이지(ST1~STn)는 클럭 신호(CLK), 스타트 신호(VST), 구동 전압(VDD_O, VDD_E)을 입력받고, 이에 대응되는 게이트 신호(GS1~GSn)를 출력한다. 각각의 스테이지(ST1~STn)로부터 출력되는 게이트 신호(GS1~GSn)는 대응되는 각각의 게이트 라인으로 공급되어 각각의 게이트 라인과 연결된 픽셀의 구동에 사용된다.Referring to FIG. 1 , a shift register SR according to the prior art includes a plurality of stages ST1 to STn. Each stage ST1 to STn receives a clock signal CLK, a start signal VST, and driving voltages VDD_O and VDD_E, and outputs gate signals GS1 to GSn corresponding thereto. The gate signals GS1 to GSn output from the stages ST1 to STn are supplied to corresponding gate lines and used to drive pixels connected to the respective gate lines.

게이트 신호(GS1~GSn)는 1 프레임 구간에서 하이 상태로 출력되는 짧은 기간을 제외하고는 로우 상태로 유지되는데, 게이트 신호(GS1~GSn)가 로우 상태로 출력되는 구간을 풀 다운(Pull down) 구간이라 한다. 이때, 풀 다운 구간에 턴 온 되는 풀 다운 TFT는 장시간 게이트 바이어스 스트레스를 받게 되어 구동 시간이 길어질수록 신뢰성이 떨어지는 문제점이 있다.The gate signals (GS1 to GSn) are maintained in a low state except for a short period in which they are output in a high state in one frame period. The period in which the gate signals (GS1 to GSn) are output in a low state is pulled down. is called a section. At this time, the pull-down TFT that is turned on during the pull-down period is subjected to gate bias stress for a long time, and thus reliability deteriorates as the driving time increases.

이러, 풀 다운 TFT의 신뢰성 저하를 방지하기 위해 듀얼 풀 다운 TFT를 특정주기마다 교번 구동함으로써 게이트 바이어스 스트레스를 최소화하는 듀얼 풀 다운 방식이 사용된다. 듀얼 풀 다운 방식은 서로 교번하여 입력되는 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)에 의해서 듀얼 풀 다운 TFT를 교번 구동하는 방식이다.In order to prevent a decrease in the reliability of the pull-down TFT, a dual pull-down method is used to minimize gate bias stress by alternately driving the dual pull-down TFT at a specific period. The dual pull-down method is a method in which dual pull-down TFTs are alternately driven by alternately input odd driving voltages (VDD_O) and even driving voltages (VDD_E).

도 2는 종래 기술에 따른 듀얼 풀 다운 방식을 사용하는 게이트 구동부의 시프트 레지스터에 입력되는 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 파형을 나타낸다.2 shows waveforms of an odd drive voltage VDD_O and an even drive voltage VDD_E input to a shift register of a gate driver using a dual pull-down method according to the prior art.

도 2에 도시된 바와 같이, 표시 장치에 전원이 인가되어 표시 장치의 구동이 시작되면 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)이 교번적으로 입력되어 시프트 레지스터가 동작하게 된다. 그런데 종래 기술에 따르면 표시 장치에 전원이 인가되어 시프트 레지스터의 구동이 시작될 때마다 항상 특정 구동 전압(예컨대, 기수 구동 전압(VDD_O))이 먼저 입력된다.As shown in FIG. 2 , when power is applied to the display device and driving of the display device starts, an odd driving voltage VDD_O and an even driving voltage VDD_E are alternately input to operate the shift register. However, according to the prior art, whenever power is applied to the display device and driving of the shift register starts, a specific driving voltage (eg, odd driving voltage VDD_O) is always input first.

이와 같은 표시 장치를 사용하는 과정에서 표시 장치의 전원 온(On)/오프(Off)가 반복되면, 가장 먼저 입력되는 구동 전압(예컨대, 기수 구동 전압(VDD_O))을 입력받는 TFT 소자의 열화 정도가 다른 구동 전압(예컨대, 우수 구동 전압(VDD_E))을 입력받는 TFT 소자보다 상대적으로 높게 나타난다. 이처럼 특정 TFT의 열화가 상대적으로 심해지는 비대칭 열화 현상에 의해서 게이트 구동부의 고장 가능성이 높아지는 문제가 있다.When the power of the display device is repeatedly turned on/off in the process of using such a display device, the degree of deterioration of the TFT element receiving the first driving voltage (eg, odd driving voltage (VDD_O)) is input. is relatively higher than that of a TFT device receiving another driving voltage (eg, an even driving voltage VDD_E). As such, there is a problem in that the possibility of failure of the gate driver increases due to the asymmetric degradation phenomenon in which the degradation of a specific TFT becomes relatively severe.

본 발명은 듀얼 풀 다운 방식의 시프트 레지스터에 입력되는 구동 전압의 입력 순서를 조절함으로써 시프트 레지스터에 포함된 TFT의 비대칭 열화 현상을 방지할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a display device capable of preventing asymmetric deterioration of TFTs included in a shift register by adjusting the input order of driving voltages input to a dual pull-down type shift register.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects and advantages of the present invention not mentioned above can be understood by the following description and will be more clearly understood by the examples of the present invention. It will also be readily apparent that the objects and advantages of the present invention may be realized by means of the instrumentalities and combinations indicated in the claims.

본 발명의 일 실시예에 따른 표시 장치는 다수의 픽셀을 구비하는 표시 패널, 상기 표시 패널에 배치된 다수의 게이트라인에 게이트 신호를 공급하는 게이트 구동부, 상기 표시 패널에 배치된 다수의 데이터라인에 데이터 신호를 공급하는 데이터 구동부, 상기 게이트 구동부에 기수 구동 전압 및 우수 구동 전압을 공급하는 레벨 시프터부 및 상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고, 상기 타이밍 제어부는 미리 정해진 출력 순서에 따라서 상기 게이트 구동부에 기수 구동 전압 및 우수 구동 전압을 공급하도록 상기 레벨 시프터부를 제어한다.A display device according to an exemplary embodiment of the present invention includes a display panel having a plurality of pixels, a gate driver supplying gate signals to a plurality of gate lines disposed on the display panel, and a plurality of data lines disposed on the display panel. A data driver supplying a data signal, a level shifter supplying an odd driving voltage and an even driving voltage to the gate driver, and a timing controller controlling the gate driver and the data driver, wherein the timing controller includes a predetermined output order. The level shifter unit is controlled to supply odd driving voltages and even driving voltages to the gate driving unit according to .

본 발명의 일 실시예에서, 상기 출력 순서는 상기 표시 장치의 전원이 오프(off) 될 때마다 변경된다.In one embodiment of the present invention, the output order is changed whenever power of the display device is turned off.

또한 본 발명의 일 실시예에서, 상기 출력 순서는 상기 표시 장치의 전원이 오프될 때 수행되는 오프 센싱의 수행 여부에 따라서 변경된다.Also, in one embodiment of the present invention, the output order is changed according to whether off sensing is performed when power of the display device is turned off.

또한 본 발명의 일 실시예에서, 상기 출력 순서는 상기 표시 장치의 전원이 온(on) 될 때마다 변경된다.Also, in one embodiment of the present invention, the output order is changed whenever power of the display device is turned on.

또한 본 발명의 일 실시예에서, 상기 출력 순서는 상기 표시 장치의 전원이 온 될 때 인가되는 제1 전원 검출 신호 및 제2 전원 검출 신호에 따라서 변경된다.Also, in one embodiment of the present invention, the output order is changed according to the first power detection signal and the second power detection signal applied when the power of the display device is turned on.

또한 본 발명의 일 실시예에서, 상기 제1 전원 검출 신호는 상기 표시 패널, 상기 게이트 구동부, 상기 데이터 구동부 중 적어도 하나로부터 출력되고, 상기 제2 전원 검출 신호는 전원 공급부로부터 출력된다.In an exemplary embodiment of the present invention, the first power detection signal is output from at least one of the display panel, the gate driver, and the data driver, and the second power detection signal is output from a power supply.

또한 본 발명의 일 실시예에서, 상기 타이밍 제어부는 상기 출력 순서가 기록되는 전원 플래그 또는 전원 카운터를 참조하여 상기 레벨 시프터부를 제어한다.Also, in one embodiment of the present invention, the timing controller controls the level shifter by referring to a power flag or a power counter in which the output order is recorded.

본 발명에 따르면 듀얼 풀 다운 방식의 시프트 레지스터에 입력되는 구동 전압의 입력 순서를 조절함으로써 시프트 레지스터에 포함된 TFT의 비대칭 열화 현상을 방지할 수 있는 장점이 있다.According to the present invention, an asymmetric deterioration of the TFTs included in the shift register can be prevented by adjusting the input order of driving voltages input to the dual pull-down type shift register.

도 1은 종래 기술에 따른 게이트 구동부에 포함되는 시프트 레지스터의 구성도이다.
도 2는 종래 기술에 따른 듀얼 풀 다운 방식을 사용하는 게이트 구동부의 시프트 레지스터에 입력되는 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 파형을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구성도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 전원 온/오프에 따른 구동 전압의 제어 과정을 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명에 따른 시프트 레지스터에 입력되는 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 파형을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 타이밍 제어부의 제어 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 타이밍 제어부의 제어 동작을 설명하기 위한 도면이다.1 is a configuration diagram of a shift register included in a gate driver according to the prior art.
2 shows waveforms of an odd drive voltage VDD_O and an even drive voltage VDD_E input to a shift register of a gate driver using a dual pull-down method according to the prior art.
3 is a configuration diagram of a display device according to an exemplary embodiment of the present invention.
4 is a diagram for explaining a process of controlling a driving voltage according to power on/off of a display device according to an exemplary embodiment of the present invention.
5 and 6 show waveforms of an odd driving voltage VDD_O and an even driving voltage VDD_E input to the shift register according to the present invention.
7 is a diagram for explaining a control operation of a timing controller according to an embodiment of the present invention.
8 is a diagram for explaining a control operation of a timing controller according to another embodiment of the present invention.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.The above objects, features and advantages will be described later in detail with reference to the accompanying drawings, and accordingly, those skilled in the art to which the present invention belongs will be able to easily implement the technical spirit of the present invention. In describing the present invention, if it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to indicate the same or similar components.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 구성도이다.3 is a configuration diagram of a display device according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 표시 패널(110)을 포함한다.Referring to FIG. 3 , a display device 1 according to an exemplary embodiment includes a display panel 110 .

표시 패널(110)은 다수의 데이터라인(DL1~DLn)과 다수의 게이트라인(GL1~GLn)을 구비한다. 다수의 데이터라인(DL1~DLn)과 다수의 게이트라인(GL1~GLn)은 서로 교차하여 픽셀 영역을 정의한다.The display panel 110 includes a plurality of data lines DL1 to DLn and a plurality of gate lines GL1 to GLn. The plurality of data lines DL1 to DLn and the plurality of gate lines GL1 to GLn cross each other to define a pixel area.

데이터 구동부(12)는 특정 게이트라인이 열리면 타이밍 컨트롤러(10)로부터 수신한 영상 데이터(RGB)를 아날로그 형태의 데이터 전압으로 변환하여 각각의 데이터라인(DL1~DLn)에 공급한다. 데이터 구동부(12)는 타이밍 제어부(10)로부터 제공되는 데이터 제어 신호(DCS)에 기초하여 동작한다.When a specific gate line is opened, the data driver 12 converts the image data RGB received from the timing controller 10 into an analog data voltage and supplies it to each of the data lines DL1 to DLn. The data driver 12 operates based on the data control signal DCS provided from the timing controller 10 .

데이터 구동부(12)는 적어도 하나의 소스 드라이버 집적회로(Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시 패널(110)에 직접 배치될 수도 있으며, 표시 패널(110)에 집적화되어 배치될 수도 있다.The data driver 12 may include at least one source driver integrated circuit. Each source driver integrated circuit is connected to a bonding pad of the display panel 110 using a tape automated bonding (TAB) method or a chip on glass (COG) method, or It may be directly disposed on 110 or may be integrated and disposed on display panel 110 .

또한 각 소스 드라이버 집적회로는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로의 일단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타단은 표시 패널(110)에 본딩된다.In addition, each source driver integrated circuit may be implemented in a Chip On Film (COF) method. In this case, one end of each source driver integrated circuit is bonded to at least one source printed circuit board, and the other end is bonded to the display panel 110 .

게이트 구동부(14)는 게이트 신호를 생성하여 각각의 게이트 라인(GL1~GLn)에 순차적으로 공급한다. 게이트 구동부(14)는 타이밍 제어부(10)로부터 제공되는 게이트 제어 신호(GCS)에 기초하여 동작한다.The gate driver 14 generates gate signals and sequentially supplies them to the respective gate lines GL1 to GLn. The gate driver 14 operates based on the gate control signal GCS provided from the timing controller 10 .

게이트 구동부(14)는 하나 이상의 게이트 드라이버 집적회로(Gate Driver Integrated Circuit)를 포함할 수 있다. 각 게이트 드라이버 집적회로는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(110)에 직접 배치될 수 있다. 또한 게이트 구동부(14)는 표시 패널(110)에 집적화되어 배치될 수도 있으며, 표시 패널(110)과 연결된 필름상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.The gate driver 14 may include one or more gate driver integrated circuits. Each gate driver integrated circuit is connected to a bonding pad of the organic light emitting display panel 110 by a tape automated bonding (TAB) method or a chip on glass (COG) method, or by a GIP method. It can be implemented as a (Gate In Panel) type and directly disposed on the display panel 110 . In addition, the gate driver 14 may be integrated and disposed on the display panel 110 or implemented in a chip on film (COF) method mounted on a film connected to the display panel 110 .

타이밍 제어부(10)는 외부 소스로부터 입력되는 영상 데이터(RGB)를 표시 패널(110)의 크기 및 해상도에 맞게 정렬하여 데이터 구동부(12)에 공급한다. 타이밍 제어부(10)는 외부 소스로부터 입력되는 동기신호들, 예컨대 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 등을 이용하여 데이터 제어신호(DCS)를 생성하고, 생성된 데이터 제어신호(DCS)를 데이터 구동부(12)에 각각 공급한다.The timing controller 10 aligns image data RGB input from an external source according to the size and resolution of the display panel 110 and supplies it to the data driver 12 . The timing control unit 10 uses synchronization signals input from an external source, such as a dot clock (DCLK), a data enable signal (DE), a horizontal synchronization signal (Hsync), and a vertical synchronization signal (Vsync) to provide data control signals. (DCS) is generated, and the generated data control signal (DCS) is supplied to the data driver 12, respectively.

타이밍 제어부(10)는 소스 드라이버 집적회로가 본딩된 소스 인쇄회로기판과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 연결된 컨트롤 인쇄회로기판(Control Printed Circuit Board)에 배치될 수 있다.The timing control unit 10 is a source printed circuit board to which the source driver integrated circuit is bonded and a control printed circuit board connected through a connection medium such as a flexible flat cable (FFC) or a flexible printed circuit (FPC). (Control Printed Circuit Board).

특히 본 발명의 일 실시예에서, 타이밍 제어부(10)는 미리 정해진 출력 순서에 따라서 게이트 구동부(14)에 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)을 공급하도록 레벨 시프터부(18)를 제어한다. 타이밍 제어부(10)는 레벨 시프터부(18)의 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E) 출력 순서를 제어하기 위한 구동 전압 제어 신호(EO)를 레벨 시프터부(18)에 제공한다. 또한 타이밍 제어부(10)는 게이트 제어 신호(GCS)의 생성을 위한 스타트 신호(VST), 클럭 신호(CLK)를 레벨 시프터부(18)에 제공한다.In particular, in one embodiment of the present invention, the timing controller 10 uses the level shifter 18 to supply the odd drive voltage VDD_O and the even drive voltage VDD_E to the gate driver 14 according to a predetermined output order. Control. The timing controller 10 provides the level shifter 18 with a driving voltage control signal EO for controlling the order in which the level shifter 18 outputs the odd driving voltage VDD_O and the even driving voltage VDD_E. Also, the timing controller 10 provides the level shifter 18 with a start signal VST and a clock signal CLK for generating the gate control signal GCS.

전원 공급부(16)는 표시 장치(1)의 구동을 위한 전압을 생성하여 공급한다. 전원 공급부(16)는 전원 전압(VDD), 접지 전압(VSS)을 생성하여 데이터 구동부(12)나 게이트 구동부(14)에 공급한다. 또한 전원 공급부(16)는 공통 전압(Vcom)을 생성하여 표시 패널(110)에 공급한다. 또한 전원 공급부(16)는 게이트 구동부(14)의 게이트 신호 생성을 위한 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 생성하여 전원 전압(VDD)과 함께 레벨 시프터부에 공급한다.The power supply 16 generates and supplies voltage for driving the display device 1 . The power supply 16 generates a power voltage VDD and a ground voltage VSS and supplies them to the data driver 12 or the gate driver 14 . Also, the power supply 16 generates a common voltage Vcom and supplies it to the display panel 110 . In addition, the power supply 16 generates a gate high voltage VGH and a gate low voltage VGL for generating a gate signal of the gate driver 14 and supplies them to the level shifter along with the power supply voltage VDD.

레벨 시프터부(18)는 타이밍 제어부(10)로부터 입력되는 스타트 신호(VST), 클럭 신호(CLK) 및 전원 공급부(16)로부터 입력되는 게이트 하이 전압(VGH), 게이트 로우 전압(VGL)을 이용하여 게이트 제어 신호(GCS), 기수 구동 전압(VDD_O), 우수 구동 전압(VDD_E)을 생성하여 게이트 구동부(14)에 공급한다. 특히 본 발명의 일 실시예에서, 레벨 시프터부(18)는 타이밍 제어부(10)로부터 공급되는 구동 전압 제어 신호(EO)에 기초하여 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)을 생성한다.The level shifter 18 uses the start signal VST and clock signal CLK input from the timing controller 10 and the gate high voltage VGH and gate low voltage VGL input from the power supply 16. The gate control signal GCS, odd driving voltage VDD_O, and even driving voltage VDD_E are generated and supplied to the gate driver 14 . In particular, in one embodiment of the present invention, the level shifter unit 18 generates an odd driving voltage VDD_O and an even driving voltage VDD_E based on the driving voltage control signal EO supplied from the timing controller 10. .

도 4는 본 발명의 일 실시예에 따른 표시 장치의 전원 온/오프에 따른 구동 전압의 제어 과정을 설명하기 위한 도면이다. 또한 도 5 및 도 6은 본 발명에 따른 시프트 레지스터에 입력되는 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 파형을 나타낸다.4 is a diagram for explaining a process of controlling a driving voltage according to power on/off of a display device according to an exemplary embodiment of the present invention. 5 and 6 show waveforms of the odd drive voltage VDD_O and the even drive voltage VDD_E input to the shift register according to the present invention.

전술한 바와 같이, 종래 기술에 따른 듀얼 풀 다운 방식을 사용하는 게이트 구동부의 시프트 레지스터에는 전원이 인가될 때마다 항상 특정 구동 전압(예컨대, 기수 구동 전압(VDD_O))이 먼저 입력되며, 이와 같은 구동 전압의 입력 순서는 변하지 않는다. 이로 인해 전술한 바와 같은 시프트 레지스터에 포함된 TFT의 비대칭적인 열화 현상이 나타난다.As described above, whenever power is applied to the shift register of the gate driver using the conventional dual pull-down method, a specific driving voltage (eg, odd driving voltage (VDD_O)) is first input, and such driving The input order of voltage does not change. As a result, the asymmetric degradation of the TFTs included in the shift register as described above occurs.

본 발명은 이러한 문제를 해결하기 위해서 표시 장치의 구동 과정에서 전원 인가될 때 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)이 시프트 레지스터에 인가되는 순서를 주기적으로 변경한다.In order to solve this problem, the present invention periodically changes the order in which the odd driving voltage VDD_O and the even driving voltage VDD_E are applied to the shift register when power is applied during driving of the display device.

도 4 및 도 5를 참조하면, 표시 장치의 전원이 오프(402)된 후 다시 표시 장치의 전원이 온(406)되면, 레벨 시프터부(18)에 의해서 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)이 생성되어 게이트 구동부(14)의 시프트 레지스터로 인가된다(408). 이 때 도 5에 도시된 바와 같이, 타이밍 제어부(10)는 표시 장치에 전원이 인가될 때 기수 구동 전압(VDD_O)이 우수 구동 전압(VDD_E)보다 먼저 출력되도록 레벨 시프터부(18)를 제어한다.Referring to FIGS. 4 and 5 , when the power of the display device is turned off (402) and then turned on (406), the level shifter unit 18 generates an odd driving voltage (VDD_O) and even driving voltage (VDD_O). (VDD_E) is generated and applied to the shift register of the gate driver 14 (408). At this time, as shown in FIG. 5 , the timing controller 10 controls the level shifter 18 so that the odd drive voltage VDD_O is output earlier than the even drive voltage VDD_E when power is applied to the display device. .

이후 다시 표시 장치의 전원이 오프(410)된 후 표시 장치의 전원이 온(414)되면, 레벨 시프터부(18)에 의해서 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)이 생성되어 게이트 구동부(14)의 시프트 레지스터로 인가된다(416). 이 때 타이밍 제어부(10)는 도 6에 도시된 바와 같이 표시 장치에 전원이 인가될 때 우수 구동 전압(VDD_E)이 기수 구동 전압(VDD_O)보다 먼저 출력되도록 레벨 시프터부(18)를 제어한다.Then, when the power of the display device is turned off (410) and then turned on (414), the odd driving voltage (VDD_O) and the even driving voltage (VDD_E) are generated by the level shifter unit 18, and the gate driving unit It is applied to the shift register of (14) (416). At this time, the timing controller 10 controls the level shifter 18 so that the even driving voltage VDD_E is output earlier than the odd driving voltage VDD_O when power is applied to the display device as shown in FIG. 6 .

이와 같이 타이밍 제어부(10)는 미리 정해진 출력 순서에 따라서 게이트 구동부(14)에 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)을 공급하도록 레벨 시프터부(18)를 제어한다. 레벨 시프터부(18)는 타이밍 제어부(10)로부터 공급되는 구동 전압 제어 신호(EO)를 참조하여 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 결정한다.As such, the timing controller 10 controls the level shifter 18 to supply the odd driving voltage VDD_O and even driving voltage VDD_E to the gate driver 14 according to a predetermined output order. The level shifter 18 determines the output order of the odd driving voltage VDD_O and the even driving voltage VDD_E with reference to the driving voltage control signal EO supplied from the timing controller 10 .

본 발명에서 레벨 시프터부(18)에 의한 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서는 표시 장치에 전원이 온(On) 될 때마다, 또는 오프(Off)될 때마다 변경될 수 있다.In the present invention, the output order of the odd driving voltage VDD_O and the even driving voltage VDD_E by the level shifter 18 is changed whenever the power to the display device is turned on or off. It can be.

본 발명의 일 실시예에서, 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서는 표시 장치의 전원이 온 또는 오프될 때 수행되는 특정 동작, 예컨대 오프 센싱(Off-Sensing) 동작이 수행될 때마다 변경될 수 있다. 또 다른 실시예에서, 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서는 표시 장치의 전원이 온 또는 오프될 때 발생하는 특정 신호, 예컨대 제1 전원 검출 신호 및 제2 전원 검출 신호에 따라서 변경될 수 있다.In one embodiment of the present invention, the output order of the odd driving voltage VDD_O and the even driving voltage VDD_E is determined by a specific operation performed when the power of the display device is turned on or off, for example, an off-sensing operation. It can be changed each time it is performed. In another embodiment, the output order of the odd driving voltage VDD_O and the even driving voltage VDD_E is a specific signal generated when the power of the display device is turned on or off, for example, a first power detection signal and a second power detection signal. may change accordingly.

도 7은 본 발명의 일 실시예에 따른 타이밍 제어부의 제어 동작을 설명하기 위한 도면이다.7 is a diagram for explaining a control operation of a timing controller according to an embodiment of the present invention.

도 7을 참조하면, 타이밍 제어부(10)는 저장부(70)에 저장되는 두 개의 전원 플래그, 즉 제1 전원 플래그(72) 및 제2 전원 플래그(74)를 참조하여 레벨 시프터부(18)에 의한 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 결정할 수 있다.Referring to FIG. 7 , the timing controller 10 refers to the two power flags stored in the storage unit 70, that is, the first power flag 72 and the second power flag 74, so that the level shifter 18 The output order of the odd driving voltage VDD_O and the even driving voltage VDD_E may be determined by

제1 전원 플래그(72) 및 제2 전원 플래그(74)는 레벨 시프터부(18)에 의한 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 각각 기록하기 위한 플래그이다. 예컨대 도 4에서 표시 장치의 전원이 오프(402)되어 오프 센싱 동작이 수행되면, 제1 전원 플래그(72)에는 기수 구동 전압(VDD_O)이 먼저 출력되어야 함을 나타내는 값(예컨대, 255)이 기록되고, 제2 전원 플래그(74)에는 우수 구동 전압(VDD_E)이 나중에 출력되어야 함을 나타내는 값(예컨대, 0)이 기록된다.The first power source flag 72 and the second power source flag 74 are flags for recording the output order of the odd drive voltage VDD_O and the even drive voltage VDD_E by the level shifter 18, respectively. For example, in FIG. 4 , when the power of the display device is turned off 402 and an off-sensing operation is performed, a value (eg, 255) indicating that the odds driving voltage VDD_O should be output first is recorded in the first power flag 72 . and a value (eg, 0) indicating that the even driving voltage VDD_E should be output later is written in the second power source flag 74 .

다음으로 도 4에서 표시 장치의 전원이 다시 오프(410)되어 오프 센싱 동작이 수행되면, 제1 전원 플래그(72)에는 기수 구동 전압(VDD_O)이 나중에 출력되어야 함을 나타내는 값(예컨대, 0)이 기록되고, 제2 전원 플래그(74)에는 우수 구동 전압(VDD_E)이 먼저 출력되어야 함을 나타내는 값(예컨대, 255)이 기록된다.Next, in FIG. 4 , when the power of the display device is turned off (410) and the off-sensing operation is performed, the first power flag 72 has a value (eg, 0) indicating that the odds driving voltage VDD_O should be output later. is recorded, and a value (eg, 255) indicating that the even driving voltage VDD_E should be output first is recorded in the second power flag 74 .

타이밍 제어부(10)는 도 4에 도시된 전원 온 타이밍(406, 414)마다 저장부(70)에 저장된 제1 전원 플래그(72) 값 및 제2 전원 플래그(74) 값을 확인하고, 확인된 제1 전원 플래그(72) 값 및 제2 전원 플래그(74) 값에 따라서 레벨 시프터부(18)에 의한 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 결정한다. 타이밍 제어부(10)는 결정된 출력 순서를 반영한 구동 전압 제어 신호(EO)를 레벨 시프터부(18)에 공급하고, 레벨 시프터부(18)는 구동 전압 제어 신호(EO)에 기초하여 기수 구동 전압(VDD_O) 또는 우수 구동 전압(VDD_E)을 먼저 출력한다.The timing controller 10 checks the value of the first power flag 72 and the value of the second power flag 74 stored in the storage unit 70 at each power-on timing 406 or 414 shown in FIG. The output order of the odd driving voltage VDD_O and the even driving voltage VDD_E by the level shifter 18 is determined according to the values of the first power flag 72 and the second power flag 74 . The timing control unit 10 supplies the driving voltage control signal EO reflecting the determined output order to the level shifter unit 18, and the level shifter unit 18 supplies the driving voltage control signal EO based on the driving voltage control signal EO. VDD_O) or an even driving voltage (VDD_E) is first output.

참고로 도 7에는 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 각각 기록하기 위한 2개의 플래그(제1 전원 플래그(72) 및 제2 전원 플래그(74))가 저장부(70)에 저장되는 실시예가 도시되어 있으나, 실시예에 따라서는 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 기록하기 위한 1개의 플래그만으로도 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서 제어가 가능하다.For reference, FIG. 7 includes two flags (a first power flag 72 and a second power flag 74) for recording the output order of the odd drive voltage VDD_O and the even drive voltage VDD_E, respectively. 70) is shown, but according to the embodiment, only one flag for recording the output order of the odd driving voltage VDD_O and the even driving voltage VDD_E is used. It is possible to control the output order of (VDD_E).

또한 도 7의 실시예에서 제1 전원 플래그(72) 및 제2 전원 플래그(74)에는 각각 표시 장치의 전원이 오프될 때 수행되는 오프 센싱 동작에 따라서 서로 다른 값이 기록되나, 실시예에 따라서는 표시 장치의 전원이 온될 때 또는 오프될 때 수행되는 다른 동작이나 다른 신호에 기초하여 제1 전원 플래그(72) 및 제2 전원 플래그(74)에 기록되는 값이 변경될 수도 있다.In the embodiment of FIG. 7 , different values are recorded in the first power flag 72 and the second power flag 74 according to the off-sensing operation performed when the power of the display device is turned off. Values recorded in the first power flag 72 and the second power flag 74 may be changed based on another operation performed when the power of the display device is turned on or off or another signal.

도 8은 본 발명의 다른 실시예에 따른 타이밍 제어부의 제어 동작을 설명하기 위한 도면이다.8 is a diagram for explaining a control operation of a timing controller according to another embodiment of the present invention.

도 8을 참조하면, 타이밍 제어부(10)는 표시 장치의 전원이 온될 때 발생되는 신호에 의해서 카운트 동작을 수행하는 전원 카운터(80)에 기록된 값을 참조하여 레벨 시프터부(18)에 의한 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 결정할 수 있다.Referring to FIG. 8 , the timing controller 10 refers to the value recorded in the power counter 80 that performs a count operation based on the signal generated when the power of the display device is turned on, and the level shifter 18 The output order of the driving voltage VDD_O and the even driving voltage VDD_E may be determined.

전원 카운터(80)는 레벨 시프터부(18)에 의한 기수 구동 전압(VDD_O) 및 우수 구동 전압(VDD_E)의 출력 순서를 결정하기 위한 값을 기록한다. 전원 카운터(80)는 게이트 구동부(14)에 의해서 발생되는 제1 전원 검출 신호(PD1) 및 전원 공급부(16)에 의해서 발생되는 제2 전원 검출 신호(PD2)에 기초하여 카운트 동작을 수행한다. 본 발명의 일 실시예에서, 전원 카운터(80)는 카운트 동작에 따라서 기수 구동 전압(VDD_O)이 먼저 출력되어야 함을 나타내는 값(예컨대, 0) 또는 우수 구동 전압(VDD_E)이 먼저 출력되어야 함을 나타내는 값(예컨대, 1) 중 어느 하나의 값을 가질 수 있다.The power counter 80 records values for determining the output order of the odd driving voltage VDD_O and the even driving voltage VDD_E by the level shifter 18 . The power counter 80 performs a counting operation based on the first power detection signal PD1 generated by the gate driver 14 and the second power detection signal PD2 generated by the power supply 16 . In one embodiment of the present invention, the power counter 80 indicates that the odd driving voltage VDD_O should be output first according to the count operation (eg, 0) or the even driving voltage VDD_E should be output first. It may have any one of the indicated values (eg, 1).

표시 장치의 전원이 온되어 외부로부터 전력이 공급되면, 전원 공급부(16)는 공급된 전력을 이용하여 표시 장치의 구동에 필요한 다수의 전압을 생성하여 공급한다. 예컨대 전원 공급부(16)는 표시 장치에 전원이 인가됨에 따라서 게이트 구동부(14)의 구동을 위한 전원 전압(VDD), 접지 전압(VSS)을 생성하여 게이트 구동부(14)에 공급한다.When the power of the display device is turned on and power is supplied from the outside, the power supply unit 16 generates and supplies a plurality of voltages necessary for driving the display device using the supplied power. For example, as power is applied to the display device, the power supply 16 generates a power supply voltage VDD and a ground voltage VSS for driving the gate driver 14 and supplies them to the gate driver 14 .

한편, 전원 공급부(16)는 표시 장치의 전원이 온되어 외부로부터 전력이 공급될 때 전압 생성 동작에 이상이 없음을 알리기 위한 제1 전원 검출 신호(PD1)를 생성하여 타이밍 제어부(10)에 전달한다. 예컨대 전원 공급부(16)의 전압 생성 동작에 이상이 없으면 제1 전원 검출 신호(PD1)는 하이 레벨을 나타내고, 그렇지 않으면 로우 레벨을 나타낸다.Meanwhile, the power supply unit 16 generates a first power detection signal PD1 for notifying that there is no abnormality in the voltage generating operation when the power of the display device is turned on and external power is supplied, and transmits the first power detection signal PD1 to the timing controller 10. do. For example, if there is no abnormality in the voltage generating operation of the power supply unit 16, the first power detection signal PD1 indicates a high level, and otherwise indicates a low level.

또한 표시 장치의 전원이 온되어 외부로부터 전력이 공급될 때 전원 공급부(16)로부터 전원 전압(VDD), 접지 전압(VSS)을 공급받는 게이트 구동부(14)는 전원 공급부(16)로부터의 전압 공급에 이상이 없음을 알리기 위한 제2 전원 검출 신호(PD2)를 생성하여 타이밍 제어부(10)에 전달한다. 예컨대 전원 공급부(16)로부터의 전압 공급에 이상이 없으면 제2 전원 검출 신호(PD2)는 하이 레벨을 나타내고, 그렇지 않으면 로우 레벨을 나타낸다.In addition, when the power of the display device is turned on and power is supplied from the outside, the gate driver 14 receiving the power voltage VDD and the ground voltage VSS from the power supply 16 supplies the voltage from the power supply 16. The second power detection signal PD2 for notifying that there is no abnormality is generated and transmitted to the timing controller 10 . For example, if there is no abnormality in the voltage supply from the power supply unit 16, the second power detection signal PD2 indicates a high level, and otherwise indicates a low level.

전원 카운터(80)는 표시 장치의 전원이 온 될때 위와 같이 타이밍 제어부(100)로 공급되는 제1 전원 검출 신호(PD1) 및 제2 전원 검출 신호(PD2)의 레벨에 기초하여 카운트 동작을 수행한다. 예를 들어 제1 전원 검출 신호(PD1) 및 제2 전원 검출 신호(PD2)가 모두 하이 레벨일 경우, 전원 카운터(80)는 카운트 동작을 통해 카운트 값을 0 또는 1로 변경한다. 그러나 제1 전원 검출 신호(PD1) 및 제2 전원 검출 신호(PD2) 중 적어도 하나가 로우 레벨일 경우, 전원 카운터(80)는 카운트 동작을 수행하지 않고 이전 카운트값을 그대로 유지한다.The power counter 80 performs a count operation based on the levels of the first power detection signal PD1 and the second power detection signal PD2 supplied to the timing controller 100 as described above when the power of the display device is turned on. . For example, when both the first power detection signal PD1 and the second power detection signal PD2 are at high levels, the power counter 80 changes the count value to 0 or 1 through a count operation. However, when at least one of the first power detection signal PD1 and the second power detection signal PD2 is at a low level, the power counter 80 does not perform a counting operation and maintains the previous count value.

예컨대 도 4에서 표시 장치의 전원이 온(406) 되면, 전원 카운터(80)는 제1 전원 검출 신호(PD1) 및 제2 전원 검출 신호(PD2)를 각각 수신한다. 확인 결과 제1 전원 검출 신호(PD1) 및 제2 전원 검출 신호(PD2)가 모두 하이 레벨일 경우, 전원 카운터(80)는 카운트 동작을 수행하여 이전에 기록된 값(예컨대, 1)을 다른 값(예컨대, 0)으로 변경한다.For example, when the power of the display device is turned on (406) in FIG. 4, the power counter 80 receives the first power detection signal PD1 and the second power detection signal PD2, respectively. As a result of the check, when both the first power detection signal PD1 and the second power detection signal PD2 are at high levels, the power counter 80 performs a count operation and converts the previously recorded value (eg, 1) to another value. (e.g. 0).

이어서 타이밍 제어부(10)는 전원 카운터(80)에 기록된 값(예컨대, 0)을 참조하여 기수 구동 전압(VDD_O)이 먼저 출력되도록 레벨 시프터부(18)에 구동 전압 제어 신호(EO)를 공급한다. 이에 따라서 레벨 시프터부(18)는 도 5와 같이 기수 구동 전압(VDD_O)을 먼저 출력한다(408).Subsequently, the timing controller 10 refers to the value (eg, 0) recorded in the power counter 80 and supplies the driving voltage control signal EO to the level shifter 18 so that the odd driving voltage VDD_O is output first. do. Accordingly, the level shifter 18 first outputs the odd driving voltage VDD_O as shown in FIG. 5 (408).

다음으로 도 4에서 표시 장치의 전원이 오프(410)되었다가 다시 온(414)되면, 전원 카운터(80)는 제1 전원 검출 신호(PD1) 및 제2 전원 검출 신호(PD2)를 각각 수신한다. 확인 결과 제1 전원 검출 신호(PD1) 및 제2 전원 검출 신호(PD2)가 모두 하이 레벨일 경우, 전원 카운터(80)는 카운트 동작을 수행하여 이전에 기록된 값(예컨대, 0)을 다른 값(예컨대, 1)으로 변경한다.Next, in FIG. 4 , when the power of the display device is turned off (410) and turned on (414) again, the power counter 80 receives the first power detection signal PD1 and the second power detection signal PD2, respectively. . As a result of the check, when both the first power detection signal PD1 and the second power detection signal PD2 are at a high level, the power counter 80 performs a count operation and converts the previously recorded value (eg, 0) to another value. (e.g. 1).

이어서 타이밍 제어부(10)는 전원 카운터(80)에 기록된 값(예컨대, 1)을 참조하여 우수 구동 전압(VDD_E)이 먼저 출력되도록 레벨 시프터부(18)에 구동 전압 제어 신호(EO)를 공급한다. 이에 따라서 레벨 시프터부(18)는 도 6과 같이 우수 구동 전압(VDD_E)을 먼저 출력한다(416).Next, the timing controller 10 refers to the value (eg, 1) recorded in the power counter 80 and supplies the driving voltage control signal EO to the level shifter 18 so that the even driving voltage VDD_E is output first. do. Accordingly, the level shifter 18 first outputs the even driving voltage VDD_E as shown in FIG. 6 (416).

참고로 도 8의 실시예에서 전원 카운터(80)는 표시 장치의 전원이 온될 때 발생하는 전원 검출 신호에 따라서 카운트 동작을 수행하나, 실시예에 따라서는 표시 장치의 전원이 온될 때 또는 오프될 때 수행되는 다른 동작이나 다른 신호에 기초하여 카운트 동작을 수행할 수도 있다.For reference, in the embodiment of FIG. 8 , the power counter 80 performs a counting operation according to a power detection signal generated when the power of the display device is turned on, but depending on the embodiment, when the power of the display device is turned on or off. The counting operation may be performed based on another operation being performed or another signal.

전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The above-described present invention, since various substitutions, modifications, and changes are possible to those skilled in the art without departing from the technical spirit of the present invention, the above-described embodiments and accompanying drawings is not limited by

Claims (8)

다수의 픽셀을 구비하는 표시 패널;
상기 표시 패널에 배치된 다수의 게이트라인에 게이트 신호를 공급하는 게이트 구동부;
상기 표시 패널에 배치된 다수의 데이터라인에 데이터 신호를 공급하는 데이터 구동부;
상기 게이트 구동부에 기수 구동 전압 및 우수 구동 전압을 공급함에 있어서, 구동 전압 제어 신호에 따라 상기 기수 구동 전압을 상기 우수 구동 전압보다 먼저 출력하거나 상기 우수 구동 전압을 상기 기수 구동 전압보다 먼저 출력하는 레벨 시프터부;
상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부;
전원 온 시 전원 전압과 접지 전압을 생성하여 상기 게이트 구동부에 공급하고, 상기 전원 전압과 상기 접지 전압의 생성 동작에 이상이 없음을 나타내는 제1 전원 검출 신호를 상기 타이밍 제어부 및 전원 카운터에 제공하는 전원 공급부;
상기 게이트 구동부는 상기 전원 전압과 상기 접지 전압의 공급 동작에 이상이 없음을 나타내는 제2 전원 검출 신호를 상기 타이밍 제어부 및 상기 전원 카운터에 제공하며; 및
표시 장치의 전원이 온 될 때 인가되는 상기 제1 전원 검출 신호 및 상기 제2 전원 검출 신호에 기초하여 상기 전원 생성 동작과 상기 전원 공급 동작에 이상이 없을 때 카운트 동작을 수행하고 카운트 값을 상기 타이밍 제어부에 제공하는 상기 전원 카운터를 포함하고,
상기 타이밍 제어부는
미리 정해진 출력 순서에 따라서 상기 게이트 구동부에 기수 구동 전압 및 우수 구동 전압을 공급하도록 상기 레벨 시프터부를 제어함에 있어서, 표시 장치에 전원이 인가되어 구동이 시작될 때, 상기 전원 카운터의 상기 카운트 값에 따라 상기 기수 구동 전압이 상기 우수 구동 전압보다 먼저 출력되거나 상기 우수 구동 전압이 상기 기수 구동 전압보다 먼저 출력되도록 상기 구동 전압 제어 신호를 상기 레벨 시프터부에 제공하고,
상기 전원 카운터는 전원이 온 또는 오프될 때 상기 카운트 값을 변경하는,
표시 장치.
a display panel having a plurality of pixels;
a gate driver supplying gate signals to a plurality of gate lines disposed on the display panel;
a data driver supplying data signals to a plurality of data lines disposed on the display panel;
In supplying the odd driving voltage and the even driving voltage to the gate driver, a level shifter outputs the odd driving voltage before the even driving voltage or outputs the even driving voltage before the odd driving voltage according to a driving voltage control signal. wealth;
a timing controller controlling the gate driver and the data driver;
Power generating and supplying a power voltage and a ground voltage to the gate driver when the power is turned on, and providing a first power detection signal indicating that there is no abnormality in the generating operation of the power voltage and the ground voltage to the timing controller and the power counter. supply unit;
the gate driver provides a second power detection signal indicating that there is no abnormality in the supply operation of the power supply voltage and the ground voltage to the timing control unit and the power counter; and
A count operation is performed when there is no abnormality in the power generation operation and the power supply operation based on the first power detection signal and the second power detection signal applied when the power of the display device is turned on, and the count value is determined as the timing Including the power counter provided to the control unit,
The timing controller
In controlling the level shifter unit to supply odd driving voltages and even driving voltages to the gate driving unit according to a predetermined output order, when power is applied to the display device and driving starts, according to the count value of the power counter Providing the driving voltage control signal to the level shifter unit such that an odd driving voltage is output before the even driving voltage or the even driving voltage is output before the odd driving voltage;
The power counter changes the count value when power is turned on or off.
display device.
 제1항에 있어서,
상기 출력 순서는
상기 표시 장치의 전원이 오프(off) 될 때마다 변경되는
표시 장치.
According to claim 1,
The output order is
Changed whenever the power of the display device is turned off
display device.
 제2항에 있어서,
상기 출력 순서는
상기 표시 장치의 전원이 오프될 때 수행되는 오프 센싱의 수행 여부에 따라서 변경되는
표시 장치.
According to claim 2,
The output order is
Changed according to whether off sensing performed when the power of the display device is turned off is performed
display device.
 제1항에 있어서,
상기 출력 순서는
상기 표시 장치의 전원이 온(on) 될 때마다 변경되는
표시 장치.
According to claim 1,
The output order is
changed whenever the power of the display device is turned on.
display device.
 삭제delete 삭제delete 삭제delete 삭제delete
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