KR102485897B1 - Laminate structure capable of achieving nano-level surface treatment using atomic layer deposition process, and a method for surface treatment of a substrate using the same - Google Patents

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KR102485897B1 KR1020210024238A KR20210024238A KR102485897B1 KR 102485897 B1 KR102485897 B1 KR 102485897B1 KR 1020210024238 A KR1020210024238 A KR 1020210024238A KR 20210024238 A KR20210024238 A KR 20210024238A KR 102485897 B1 KR102485897 B1 KR 102485897B1
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Abstract

기판 위에 형성된 금속 배선층, 상기 금속 배선층 위에 형성된 그래핀층, 상기 그래핀층 위에 형성된 제1 봉지재층으로서, 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함하는 제1 봉지재층, 및 상기 제1 봉지재층 위에 형성된 제2 봉지재층으로서, 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함하는 제2 봉지재층을 포함하며, 상기 금속 배선층과 상기 그래핀층의 경계층에는 탄소 및 금속의 복합체가 형성되어 있는 적층 구조체가 개시된다. 상기 적층 구조체를 이용하면 PCB 제조 공정에서 친환경적이고 경제적으로 신뢰성 있는 나노급 표면처리를 달성할 수 있다.A metal wiring layer formed on a substrate, a graphene layer formed on the metal wiring layer, and a first encapsulant layer formed on the graphene layer, the first encapsulation layer including at least one of metal oxide, metal nitride, and metal oxynitride, and the first encapsulant layer formed on the first encapsulation layer. A second encapsulant layer formed on one encapsulant layer, including a second encapsulant layer containing at least one of metal oxide, metal nitride, and metal oxynitride, and a boundary layer between the metal wiring layer and the graphene layer of carbon and metal. A laminated structure in which a composite is formed is disclosed. By using the laminated structure, it is possible to achieve environmentally friendly and economically reliable nanoscale surface treatment in a PCB manufacturing process.

Description

원자층 증착 공정을 이용하여 나노급 표면 처리를 달성할 수 있는 적층 구조체 및 이를 이용한 기판의 표면 처리 방법{Laminate structure capable of achieving nano-level surface treatment using atomic layer deposition process, and a method for surface treatment of a substrate using the same}Laminate structure capable of achieving nano-level surface treatment using atomic layer deposition process, and a method for surface treatment of a substrate using the same a substrate using the same}

본 발명은 적층 구조체 및 이를 이용한 기판의 표면 처리 방법에 관한 것이다. 더 구체적으로, 본 발명은 인쇄 회로 기판의 소형화 및 극박화 경향에 대응할 수 있도록 원자층 증착 공정을 이용하여 나노급 표면 처리를 달성할 수 있는 적층 구조체 및 이를 이용한 기판의 표면 처리 방법에 관한 것이다.The present invention relates to a laminated structure and a surface treatment method of a substrate using the same. More specifically, the present invention relates to a laminated structure capable of achieving nanoscale surface treatment using an atomic layer deposition process and a method of treating the surface of a substrate using the same to cope with the trend of miniaturization and ultrathinness of printed circuit boards.

인쇄 회로 기판(PCB)은 전기 신호가 지나가는 회로가 인쇄되어 있는 기판으로서 상기 회로 상에 반도체 소자, 커패시터, 저항 소자 등 각종 부품을 실장하여 이들 부품 상호간을 전기적으로 연결하는 기능을 수행한다. PCB는 전기 배선을 효율적으로 설계할 수 있도록 함으로써 전자 기기 크기를 줄이고 성능을 높이는 역할을 한다. 인쇄 회로 기판은 크게 경성 인쇄 회로 기판(RPCB), 연성 인쇄 회로 기판(FPCB), 및 이를 조합한 경연성 인쇄 회로 기판(RFPCB)로 분류될 수 있다.A printed circuit board (PCB) is a board on which circuits through which electrical signals pass are printed, and various components such as semiconductor devices, capacitors, and resistance devices are mounted on the circuits to perform a function of electrically connecting these components to each other. PCBs reduce the size of electronic devices and increase their performance by enabling the efficient design of electrical wiring. Printed circuit boards can be largely classified into a rigid printed circuit board (RPCB), a flexible printed circuit board (FPCB), and a rigid printed circuit board (RFPCB) combining them.

인쇄 회로 기판 상에 각종 부품을 실장하기전 PCB 제조의 최종 공정은 표면처리공정이다. 이 공정은 기판상의 회로를 구성하는 구리(솔더 패드) 표면의 산화를 방지하기 위하여 접속 단자에 산화방지층을 형성하는 표면 처리 공정이며, 이 공정에는 높은 수준의 전기적 기계적 신뢰성이 요구된다. 현재, 주석/납 솔더 사용이 금지되고 무연 솔더가 의무화되면서 ENIG(electroless nickel immersion gold) 공정, 및 ENEPIG(electroless nickel/electroless palladium/immersion gold) 공정이 표면처리에 많이 사용되고 있다.The final process of manufacturing a PCB before mounting various components on a printed circuit board is a surface treatment process. This process is a surface treatment process for forming an anti-oxidation layer on the connection terminal to prevent oxidation of the surface of the copper (solder pad) constituting the circuit on the board, and a high level of electrical and mechanical reliability is required for this process. Currently, as the use of tin/lead solder is banned and lead-free solder becomes mandatory, an electroless nickel immersion gold (ENIG) process and an electroless nickel/electroless palladium/immersion gold (ENEPIG) process are widely used for surface treatment.

구체적으로, 고신뢰성을 요구하는 인쇄 회로 기판의 경우에 ENIG 공정을 이용하여 구리 표면에 무전해 니켈층 및 치환 금 도금층을 형성하고 있다. ENIG 공정은 처리비용이 높지만, 공정 안정성이 뛰어나고, 유효 보존 기간이 길어 모바일 기기용 PCB와 같이 고신뢰성이 요구되는 제품에 적용되고 있다. 그러나 ENIG 공정이 적용된 부품에서 발생하는 블랙 패드 불량 발생 문제가 근본적으로 해결되지 않아 공정 확대 적용 및 신뢰성 확보에 치명적인 단점으로 대두되고 있다. 블랙 패드는 부품을 실장한 후 패드 부위가 검은색 또는 진한 회색으로 변색되면서 Cu/Ni 접합부, Ni/솔더 접합부 등에서 일부 또는 전부 파단이 발생하는 현상으로 근본적인 원인은 치환(immersion) 금도금시 니켈층이 부식 산화되어 최종적으로 솔더 접합부가 취약하게 결합되어 발생하는 문제이다. 이러한 블랙 패드의 유무는 육안으로 확인할 수 없어서 휴대폰 모듈 부품과 같이 내충격성이 필요한 부품에서는 치명적인 고장을 유발할 수 있다. 최근 전자부품의 소형화 고집적화 추세에 맞추어 인쇄 회로 기판에 초미세 회로가 요구되고 있다. 반도체 범프, 반도체 패키지 기판, COF(chip on film), 연성 인쇄 회로 기판 등에서는 배선 간격을 나타내는 라인/스페이스 = 10㎛/10㎛ 이하의 초미세회로 가공 기술이 요구되고 있으나, 무전해 니켈 도금 시에는 초미세회로 형성이 어렵다.Specifically, in the case of a printed circuit board requiring high reliability, an electroless nickel layer and a substitution gold plating layer are formed on a copper surface using the ENIG process. The ENIG process is applied to products that require high reliability, such as PCBs for mobile devices, with high processing costs, excellent process stability, and long shelf life. However, the problem of black pad defects occurring in parts to which the ENIG process is applied has not been fundamentally resolved, and it is emerging as a fatal disadvantage in expanding the process and securing reliability. Black pad is a phenomenon in which part or all fracture occurs at the Cu/Ni junction, Ni/solder junction, etc. as the pad part is discolored to black or dark gray after mounting the component. The fundamental cause is that the nickel layer during immersion gold plating It is a problem caused by corrosion and oxidation, and finally, the solder joint is weakly combined. Since the presence or absence of such a black pad cannot be confirmed with the naked eye, a fatal failure may occur in parts requiring impact resistance, such as mobile phone module parts. In line with the recent trend of miniaturization and high integration of electronic components, ultra-fine circuits are required for printed circuit boards. In semiconductor bumps, semiconductor package substrates, COF (chip on film), flexible printed circuit boards, etc., ultra-fine circuit processing technology with line/space = 10㎛/10㎛ or less is required, but during electroless nickel plating It is difficult to form ultra-fine circuits.

ENEPIG 공정에서 무전해 니켈층의 두께는 통상 3 내지 7㎛ 이상이다. 30 마이크로미터 이하의 미세 피치 플립칩 PCB에 적용할 경우 배선간 단락이 발생하는 등의 문제점이 있다. 이를 해결하기 위해 더 얇게 표면 도금 처리를 할 수 있는 Thin-ENEPIG 기술이 활용돼 왔다. Thin-ENEPIG 표면 처리 기술은 반도체 패키지용 PCB에 NiPdAu 도금층 중 니켈 도금층 두께를 기존 2 내지 7 ㎛ 수준에서 0.3 ㎛ 수준으로 크게 낮춤으로써 30 ㎛ 이하의 미세 피치를 갖는 플립칩 접합에 사용하여 전자부품 패키지의 신뢰성을 확보할 수 있는 기술이다. 그러나 Thin-ENEPIG 기술도 품질 문제가 빈번히 발생하는 등 적용하기 어려운 기술로서 특히 50 마이크로미터 이하 미세 피치에서 당업계에서 소위 브리지(bridge) 및 논-웨트(non-wet)라고 지칭하는 문제 등 수율 저하 및 신뢰성 문제가 발생할 수 있다.In the ENEPIG process, the thickness of the electroless nickel layer is usually 3 to 7 μm or more. When applied to a fine pitch flip chip PCB of 30 micrometers or less, there are problems such as short circuit between wires. To solve this problem, Thin-ENEPIG technology, which enables thinner surface plating, has been utilized. Thin-ENEPIG surface treatment technology greatly reduces the thickness of the nickel plating layer of the NiPdAu plating layer on the PCB for semiconductor packages from the existing 2 to 7 ㎛ level to the level of 0.3 ㎛, and is used for flip chip bonding with a fine pitch of 30 ㎛ or less to package electronic components. It is a technology that can secure the reliability of However, the Thin-ENEPIG technology is also difficult to apply, such as frequent quality problems, especially in fine pitches of 50 micrometers or less, so-called bridges and non-wet in the art, and yield degradation. and reliability problems may occur.

전자 기기가 무선화되면서 저전류 고주파를 이용하는 RF 모듈의 경우 니켈 도금의 전기 저항으로 인해 전류가 표면으로 흐르는 표피 효과(skin effect)가 발생하여 니켈 도금을 제외한 표면 처리 방법이 요구된다. 연성회로기판의 경우에는 반복적인 사용으로 인해 벤딩 크랙(bending crack) 불량이 발생할 수 있다. 이는 니켈 도금층에서 발생하고 있으므로 내굴곡성 등 기계적 특성을 유지할 수 있는 니켈 도금 대체 방법이 요구되고 있다.As electronic devices become wireless, in the case of an RF module using low current and high frequency, a skin effect in which current flows to the surface occurs due to electrical resistance of nickel plating, and a surface treatment method other than nickel plating is required. In the case of a flexible printed circuit board, a bending crack defect may occur due to repeated use. Since this occurs in the nickel plating layer, an alternative method for nickel plating capable of maintaining mechanical properties such as bending resistance is required.

이러한 요구에 부응하기 위해 ENEPIG 공정이 개발되었다. 도 1은 종래의 ENEPIG 공정으로 표면 처리된 인쇄 회로 기판의 모식적인 단면도이다.The ENEPIG process was developed to meet these needs. 1 is a schematic cross-sectional view of a printed circuit board surface-treated by a conventional ENEPIG process.

도 1을 참조하면, 기판(1) 및 그 상부에 형성된 구리 배선층(3)으로 이루어진 인쇄 회로 기판(5) 상에 Ni 도금층(7)/Pd 도금층(9)/Au 도금층(11)의 순서로 적층 된 표면처리층(13)이 형성되어 있다. 표면처리층(13) 상에 솔더 볼(미도시)이 접합된다. ENEPIG 공정에 의한 표면 처리 방법에서는 먼저 인쇄 회로 기판(5) 상에 무전해 니켈 도금층(7)을 형성하고, 그 위에 무전해 팔라듐 도금층(9)을 형성하며, 그 위에 금 도금층(11)을 형성한다. 이후 단계에서 솔더볼이 접합될 수 있다.Referring to FIG. 1, a Ni plating layer 7/Pd plating layer 9/Au plating layer 11 is formed on a printed circuit board 5 composed of a substrate 1 and a copper wiring layer 3 formed thereon in the order of A laminated surface treatment layer 13 is formed. A solder ball (not shown) is bonded to the surface treatment layer 13 . In the surface treatment method by the ENEPIG process, first, an electroless nickel plating layer 7 is formed on a printed circuit board 5, an electroless palladium plating layer 9 is formed thereon, and a gold plating layer 11 is formed thereon. do. Solder balls can be joined at a later stage.

Thin-ENEPIG 표면 처리 기술은 반도체 패키지용 PCB에 NiPdAu 도금층 중 니켈 도금 두께를 기존 2~7 마이크로미터 수준에서 0.1~0.3 마이크로미터 수준으로 크게 낮춤으로써 30 마이크로미터 이하의 미세 피치를 갖는 플립칩 접합에 사용하여 전자부품 패키지의 신뢰성을 확보할 수 있는 기술이다. Thin-ENEPIG 표면 처리 기술에 의할 때 Ni 도금층(7)/Pd 도금층(9)/Au 도금층(11)은 각각 약 300 nm(즉 0.3 ㎛)/약 50 nm/약 30 nm일 수 있다.The Thin-ENEPIG surface treatment technology greatly reduces the nickel plating thickness of the NiPdAu plating layer on the PCB for semiconductor packages from the existing 2 to 7 micrometer level to the 0.1 to 0.3 micrometer level, which is suitable for flip chip bonding with a fine pitch of 30 micrometers or less. It is a technology that can secure the reliability of electronic component packages by using According to the thin-ENEPIG surface treatment technology, the thickness of the Ni plating layer 7/Pd plating layer 9/Au plating layer 11 may be about 300 nm (ie, 0.3 μm)/about 50 nm/about 30 nm, respectively.

위에서 살펴본 바와 같이 ENEPIG 공정은 무전해 니켈층 및 치환 금 도금층의 중간층에 무전해 팔라듐 층을 형성하여 ENIG의 치명적 문제인 블랙 패드 문제를 방지하고 초미세회로를 형성할 수 있게 한다. ENEPIG 공정에서 팔라듐 도금은 결정 상태가 매우 조밀하여 하지 금속의 국부적 부식을 억제하며 우수한 솔더 접합성과 와이어 본딩성을 제공할 수 있다. 그러나 구리 표면에 직접 무전해 팔라듐 도금을 하는 경우 팔라듐 도금이 제대로 형성되지 못하여 보이드 및 핀홀이 발생하기 쉬워서 신뢰성 및 내구성 문제가 발행할 수 있으며, 무전해 팔라듐 도금조 중의 인쇄 회로 기판의 구리 배선층에서 용출된 구리 이온 농도가 5 ppm 이상인 경우 도금이 이루어지지 않으며 무전해 팔라듐 도금조가 쉽게 분해하는 문제가 발생된다. As described above, the ENEPIG process forms an electroless palladium layer in the middle of the electroless nickel layer and the substitution gold plating layer to prevent the black pad problem, which is a fatal problem of ENIG, and to form ultra-fine circuits. In the ENEPIG process, palladium plating has a very dense crystal state, so it can suppress local corrosion of the base metal and provide excellent solder bonding and wire bonding properties. However, when electroless palladium plating is performed directly on the copper surface, the palladium plating is not properly formed and voids and pinholes are easily generated, which can cause reliability and durability problems, and elution from the copper wiring layer of the printed circuit board in the electroless palladium plating bath. When the copper ion concentration is 5 ppm or more, plating is not performed, and a problem in that the electroless palladium plating bath is easily decomposed occurs.

게다가 ENIG 공정 및 ENEPIG 공정은 모두 질산, 황산 및 과산화수소 등의 화학약품을 다량 사용하는 습식 공정인 무전해 도금 공정을 사용하기 때문에 다량의 폐수를 방출하여 환경 오염을 유발하는 문제점이 있다. 또한 이들 공정은 모두 귀금속인 고가의 금 및 팔라듐을 사용하여 원가를 상승시키는 문제점도 있다. 따라서 PCB 제조 공정에 있어서 친환경적이고 경제적이고 신뢰성있는 나노급 표면처리 공정에 대한 요구가 존재한다.In addition, since both the ENIG process and the ENEPIG process use an electroless plating process, which is a wet process that uses a large amount of chemicals such as nitric acid, sulfuric acid, and hydrogen peroxide, there is a problem of releasing a large amount of wastewater and causing environmental pollution. In addition, these processes also have a problem of increasing cost by using expensive gold and palladium, which are all precious metals. Therefore, there is a demand for an eco-friendly, economical, and reliable nanoscale surface treatment process in the PCB manufacturing process.

따라서 본 발명의 일 목적은 PCB 제조 공정에 있어서 친환경적이고 경제적이고 신뢰성 있는 나노급 표면처리를 할 수 있는 적층 구조체를 제공하는 것이다.Accordingly, one object of the present invention is to provide a laminated structure capable of performing environmentally friendly, economical, and reliable nanoscale surface treatment in a PCB manufacturing process.

본 발명의 다른 목적은 상기한 적층 구조체를 포함하는 인쇄 회로 기판을 제공하는 것이다.Another object of the present invention is to provide a printed circuit board including the above laminated structure.

본 발명의 또 다른 목적은 상기한 인쇄 회로 기판을 포함하는 전자 기기를 제공하는 것이다.Another object of the present invention is to provide an electronic device including the above printed circuit board.

본 발명의 또 다른 목적은 상기한 특성을 갖는 기판의 표면 처리 방법을 제공하는 것이다.Another object of the present invention is to provide a method for treating the surface of a substrate having the above characteristics.

상기 일 목적을 달성하기 위하여, 본 발명의 일 측면은, 적층 구조체로서, 상기 적층 구조체는In order to achieve the above object, one aspect of the present invention is a laminated structure, the laminated structure

기판(substrate);substrate;

상기 기판 위에 형성된 금속 배선층;a metal wiring layer formed on the substrate;

상기 금속 배선층 위에 형성된 그래핀층;a graphene layer formed on the metal wiring layer;

상기 그래핀층 위에 형성된 제1 봉지재층으로서, 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함하는 제1 봉지재층; 및A first encapsulation layer formed on the graphene layer, the first encapsulation layer including at least one of metal oxide, metal nitride, and metal oxynitride; and

상기 제1 봉지재층 위에 형성된 제2 봉지재층으로서, 금속 산화물, 금속 질화물 및 금속 산화질화물 중 적어도 1종을 포함하는 제2 봉지재층을 포함하며,A second encapsulation layer formed on the first encapsulation layer, including a second encapsulation layer containing at least one of metal oxide, metal nitride, and metal oxynitride;

상기 금속 배선층과 상기 그래핀층의 경계층에는 탄소 및 금속의 복합체가 형성되어 있는 적층 구조체를 제공한다.Provided is a multilayer structure in which a composite of carbon and metal is formed in a boundary layer between the metal wiring layer and the graphene layer.

본 발명의 일 구현예에 있어서, 상기 기판은 인쇄 회로 기판(PCB), 구체적으로 연성 인쇄 회로 기판일 수 있다.In one embodiment of the present invention, the substrate may be a printed circuit board (PCB), specifically a flexible printed circuit board.

본 발명의 일 구현예에 있어서, 상기 그래핀층은 두께가 100 nm 이하, 구체적으로 10nm 내지 50nm인 저온 화학적 기상 증착(CVD)에 의하여 형성된 층일 수 있다.In one embodiment of the present invention, the graphene layer may be a layer formed by low temperature chemical vapor deposition (CVD) having a thickness of 100 nm or less, specifically 10 nm to 50 nm.

본 발명의 일 구현예에 있어서, 상기 금속 배선층은 Cu, Ti, Ag, Co, Ni, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh,Ta, W, Ge, V, Zr 또는 이들 중 2종 이상의 조합을 포함하며, 두께는 통상적으로 50 ㎛ 이하, 예를 들면 5 내지 30㎛일 수 있다.In one embodiment of the present invention, the metal wiring layer is Cu, Ti, Ag, Co, Ni, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh, Ta, W, Ge, V, Zr or a combination of two or more of them, and the thickness may be typically 50 μm or less, for example, 5 to 30 μm.

본 발명의 일 구현예에 있어서, 상기 금속 배선층은 Cu를 포함하는 인쇄 회로 기판(PCB)의 배선층일 수 있다.In one embodiment of the present invention, the metal wiring layer may be a wiring layer of a printed circuit board (PCB) containing Cu.

본 발명의 일 구현예에 있어서, 상기 제1 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합을 포함하며, 두께가 100 nm 이하, 구체적으로 1nm 내지 30nm일 수 있으며, 물리적 기상 증착(PVD) 공정에 의하여 형성된 것일 수 있다.In one embodiment of the present invention, the first encapsulant layer is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx, SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium- zinc oxide (GZO), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO), TaNx, or a combination of two or more thereof, having a thickness of 100 nm or less, specifically It may be 1 nm to 30 nm, and may be formed by a physical vapor deposition (PVD) process.

본 발명의 일 구현예에 있어서, 상기 제2 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합을 포함하며, 두께가 100 nm 이하, 구체적으로 1nm 내지 30nm일 수 있으며, 원자층 증착(ALD) 공정에 의하여 형성된 것이 바람직하다.In one embodiment of the present invention, the second encapsulant layer is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx, SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium- zinc oxide (GZO), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO), TaNx, or a combination of two or more thereof, having a thickness of 100 nm or less, specifically It may be 1 nm to 30 nm, preferably formed by an atomic layer deposition (ALD) process.

본 발명의 일 구현예에 있어서, 상기 제1 및 제2 봉지재층은 금속 산화물과 금속 질화막의 복합체를 포함하는 것이 바람직하다.In one embodiment of the present invention, the first and second encapsulant layers preferably include a composite of a metal oxide and a metal nitride film.

본 발명의 일 구현예에 있어서, 상기 그래핀층, 상기 제1 봉지재층, 및 상기 제2 봉지재층의 총 두께는 두께가 140 nm 이하, 구체적으로 10nm 내지 110nm, 더 구체적으로 70nm 이하, 예를 들면 10nm 내지 70nm일 수 있다.In one embodiment of the present invention, the total thickness of the graphene layer, the first encapsulant layer, and the second encapsulant layer is 140 nm or less, specifically 10 nm to 110 nm, more specifically 70 nm or less, for example It may be 10 nm to 70 nm.

상기 다른 목적을 달성하기 위하여, 본 발명의 다른 측면은, 위에서 살펴본 본 발명의 일 측면에 따른 적층 구조체를 포함하는 인쇄 회로 기판을 제공한다.In order to achieve the above object, another aspect of the present invention provides a printed circuit board including a laminated structure according to one aspect of the present invention described above.

상기 또 다른 목적을 달성하기 위하여, 본 발명의 또 다른 측면은, 상기한 인쇄 회로 기판을 포함하는 전자 기기를 제공한다.In order to achieve the above another object, another aspect of the present invention provides an electronic device including the above printed circuit board.

상기 또 다른 목적을 달성하기 위하여, 본 발명의 또 다른 측면은, 기판의 표면 처리 방법, 예를 들면 인쇄 회로 기판의 표면 처리 방법으로서, 상기 표면 처리 방법은, 기판(substrate)을 제공하는 단계;In order to achieve the above another object, another aspect of the present invention is a surface treatment method of a substrate, for example, a printed circuit board surface treatment method, the surface treatment method comprising: providing a substrate (substrate);

상기 기판 위에 금속 배선층을 형성하는 단계;forming a metal wiring layer on the substrate;

상기 금속 배선층 위에 저온 화학적 기상 증착(CVD)에 의하여 두께 100 nm 이하, 구체적으로 5nm 내지 50nm인 그래핀층을 형성하는 단계;forming a graphene layer having a thickness of 100 nm or less, specifically 5 nm to 50 nm, on the metal wiring layer by low temperature chemical vapor deposition (CVD);

상기 그래핀층 위에 물리적 기상 증착(PVD) 공정 또는 화학적 기상 증착 공정(CVD)에 의하여 두께 100 nm 이하, 구체적으로 1nm 내지 30nm의 제1 봉지재층을 형성하는 단계로서, 상기 제1 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, ITO, AZO, GZO, FTO, IZO 또는 NTO, TaNx 또는 이들 중 2종 이상의 조합으로부터 선택된 금속 산화물, 금속 질화물 및 금속 산화질화물 중 적어도 1종을 포함하는 단계; 및Forming a first encapsulant layer having a thickness of 100 nm or less, specifically 1 nm to 30 nm, on the graphene layer by a physical vapor deposition (PVD) process or a chemical vapor deposition process (CVD), wherein the first encapsulant layer is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx, SiONx, ITO, AZO, GZO, FTO, IZO, or NTO, TaNx, or at least one of a metal oxide, metal nitride, and metal oxynitride selected from a combination of two or more thereof. Steps including; and

상기 제1 봉지재층 위에 원자층 증착(ALD) 공정에 의하여 두께 100 nm 이하, 구체적으로 1nm 내지 30nm의 제2 봉지재층을 형성하는 단계로서, 상기 제2 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, ITO, AZO, GZO, FTO, IZO 또는 NTO, TaNx 또는 이들 중 2종 이상의 조합으로부터 선택된 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함하는 단계를 포함하며,Forming a second encapsulant layer having a thickness of 100 nm or less, specifically 1 nm to 30 nm, on the first encapsulant layer by an atomic layer deposition (ALD) process, wherein the second encapsulant layer is Al 2 O 3 , TiO 2 , comprising at least one of a metal oxide, a metal nitride, and a metal oxynitride selected from TiNx, SiO 2 , SiNx, SiONx, ITO, AZO, GZO, FTO, IZO or NTO, TaNx, or a combination of two or more thereof. contains,

상기 그래핀층을 형성하는 단계에서 상기 금속 배선층과 상기 그래핀층의 경계층에는 탄소 및 금속의 복합체가 형성되는 기판의 표면 처리 방법이 제공된다.In the step of forming the graphene layer, a surface treatment method of a substrate is provided in which a composite of carbon and metal is formed on a boundary layer between the metal wiring layer and the graphene layer.

본 발명의 일 구현예에 있어서, 상기 원자층 증착(ALD) 공정은 O2 플라즈마 또는 오존을 산화제로서 사용하는 원자층 증착 공정인 것이 바람직하다.In one embodiment of the present invention, the atomic layer deposition (ALD) process is preferably an atomic layer deposition process using O2 plasma or ozone as an oxidizing agent.

본 발명에 따른 적층 구조체를 형성하는 기판의 표면 처리 방법을 이용하면, 종래 가장 최신의 Thin-ENEPIG 표면 처리 공정에 의하여 얻을 수 있는 Ni 도금층(7)/Pd 도금층(9)/Au 도금층(11) = 약 300 nm/약 50 nm/약 30 nm, 즉 총두께 약 380 nm의 표면 처리층을 총두께 약 70 nm 이하로, 크게 감소시킬 수 있다. 이에 더하여, 본 발명에 따른 표면 처리 방법에서 특히 금속 배선층과 그래핀층의 경계층에 탄소 및 금속의 복합체, 전형적으로 탄소 및 구리의 복합체를 형성하고, 제1 및 제2 봉지재층이 금속 산화물과 금속 질화막의 복합체를 포함하도록 하는 경우, 그래핀 기반의 고전도성, 상기한 복합체에 기인하는 고밀도 및 저결함 특성에 기인하는 내부식성 및 내화학성의 나노급 표면 처리 박막을 형성할 수 있다. 따라서 본 발명에 따른 기판, 예를 들면 인쇄 회로 기판의 표면 처리 방법을 이용하면, 전자부품의 소형화 고집적화 추세에 맞추어서 초미세 회로 구현에 적합하고 배선간 단락 발생을 효과적으로 방지 또는 억제할 있는 인쇄 회로 기판을 제공할 수 있다. 특히 50 ㎛ 이하의 미세 피치에서 브리지 및 논-웨트 등 수율 저하 및 신뢰성 문제를 효과적으로 방지 또는 억제할 수 있으며, 30 ㎛ 이하의 미세 피치를 갖는 플립칩 접합에 사용하여 전자부품 패키지의 신뢰성을 높일 수 있다.Using the surface treatment method of the substrate forming the laminated structure according to the present invention, the Ni plating layer 7 / Pd plating layer 9 / Au plating layer 11 obtained by the conventional thin-ENEPIG surface treatment process = about 300 nm/about 50 nm/about 30 nm, that is, the total thickness of the surface treatment layer of about 380 nm can be greatly reduced to about 70 nm or less. In addition, in the surface treatment method according to the present invention, a composite of carbon and metal, typically a composite of carbon and copper, is formed in the boundary layer between the metal wiring layer and the graphene layer, and the first and second encapsulant layers are metal oxide and metal nitride films. In the case of including a composite of, it is possible to form a graphene-based high conductivity, corrosion-resistant and chemical-resistant nanoscale surface treatment thin film due to high density and low defect characteristics due to the above composite. Therefore, if the surface treatment method of a substrate, for example, a printed circuit board according to the present invention is used, it is suitable for implementing ultra-fine circuits in line with the trend of miniaturization and high integration of electronic components and can effectively prevent or suppress short circuits between wires. can provide. In particular, at a fine pitch of 50 μm or less, yield degradation and reliability problems such as bridging and non-wet can be effectively prevented or suppressed, and reliability of electronic component packages can be increased by using flip chip bonding with a fine pitch of 30 μm or less. there is.

이 밖에 본 발명에 따른 인쇄 회로 기판의 표면 처리 방법을 이용하면, 신호전달의 방해가 되는 니켈층을 제거하고 고전도성의 그래핀층으로 함으로써 반도체칩의 고속화가 가능해지며 반도체의 미세 피치화로 고속 모바일 소자가 구현되고, 이를 통해 새로운 모바일 및 사물인터넷 비즈니스 모델을 구현할 수 있다. 또한 모바일 기기의 신호처리를 빠르게 할 수 있으며, 이를 바탕으로 3D 영화, 고사양 모바일 게임 등 새로운 비즈니스 모델을 창출할 수 있는 것이 기대된다. 특히 미세 피치가 필수적인 3D 적층 반도체, 서버용 HBM 반도체 패키지 제조에 적합하며 솔더링 뿐만 아니라 와이어 본딩용 기판 표면 처리에 적용가능하여 솔더링과 와이어 본딩을 같이 진행하는 하이브리드 기판에도 적용할 수 있어 반도체 부품의 집적화 및 고속화를 구현함과 동시에 5G 이동통신 부품 및 기기에도 효과적으로 응용될 수 있다.In addition, if the surface treatment method of the printed circuit board according to the present invention is used, high-speed semiconductor chips are possible by removing the nickel layer that hinders signal transmission and forming a highly conductive graphene layer, and high-speed mobile devices due to the fine pitch of the semiconductor is implemented, and through this, new mobile and IoT business models can be implemented. In addition, signal processing of mobile devices can be accelerated, and based on this, it is expected that new business models such as 3D movies and high-end mobile games can be created. In particular, it is suitable for manufacturing 3D stacked semiconductors and HBM semiconductor packages for servers where fine pitch is essential, and it is applicable not only to soldering but also to substrate surface treatment for wire bonding, so it can be applied to hybrid substrates where soldering and wire bonding are performed together. It can be effectively applied to 5G mobile communication parts and devices while realizing high speed.

뿐만 아니라, 본 발명에 따른 표면 처리 방법에서 ENEPIG 공정에서의 Ni 도금층(7)/Pd 도금층(9)/Au 도금층(11)에 대응하는 그래핀층, 제1 봉지재층, 및 제2 봉지재층은 각각 저온 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 공정, 및 원자층 증착(ALD) 공정에 의하여, 즉 습식 공정이 아니라 저온 건식 공정에 의하여 적층되므로 폐수가 발생하지 않으며, 고가의 귀금속인 금 및 팔라듐을 사용하지 않아 경제적이다.In addition, in the surface treatment method according to the present invention, the graphene layer, the first encapsulant layer, and the second encapsulation layer corresponding to the Ni plating layer 7 / Pd plating layer 9 / Au plating layer 11 in the ENEPIG process are respectively Since it is deposited by low-temperature chemical vapor deposition (CVD), physical vapor deposition (PVD) processes, and atomic layer deposition (ALD) processes, that is, by low-temperature dry processes rather than wet processes, wastewater is not generated, and gold, an expensive precious metal And it is economical because it does not use palladium.

도 1은 종래의 ENEPIG 공정으로 표면 처리된 인쇄 회로 기판의 모식적인 단면도이다.
도 2는 본 발명의 일 구현예에 따른 건식 공정에 의하여 표면 처리된 인쇄 회로 기판의 모식적인 단면도이다.
도 3은 구리 금속 배선층(23), 그래핀층(27), 및 봉지재층으로서 Al2O3 박막이 형성된 적층 구조체의 단면 고해상도 투과 전자 현미경(HR-TEM) 이미지이다.
도 4는 (a) O2 플라즈마 보조 ALD 공정으로 PE-ALD/TMA/O2 플라즈마/100℃/68 사이클/10 nm 증착 두께의 조건에서 120 사이클 동안 적층 공정을 진행하여 얻은 Al2O3 박막, (b) 오존 ALD 공정을 이용하는 경우 프리미엄 ALD/TMA/O3/100℃/100 사이클/10 nm 증착 두께의 조건에서 120 사이클 동안 적층 공정을 진행하여 얻은 Al2O3 박막의 표면 상태를 나타내는 주사 전자 현미경 이미지이다.1 is a schematic cross-sectional view of a printed circuit board surface-treated by a conventional ENEPIG process.
2 is a schematic cross-sectional view of a printed circuit board surface-treated by a dry process according to an embodiment of the present invention.
3 is a cross-sectional high-resolution transmission electron microscope (HR-TEM) image of a laminated structure in which a copper metal wiring layer 23, a graphene layer 27, and an Al 2 O 3 thin film as an encapsulant layer are formed.
4 is (a) an Al 2 O 3 thin film obtained by performing a deposition process for 120 cycles under conditions of PE-ALD/TMA/O2 plasma/100° C./68 cycles/10 nm deposition thickness in an O2 plasma-assisted ALD process, ( b) Scanning electron microscopy showing the surface state of an Al 2 O 3 thin film obtained by performing the lamination process for 120 cycles under conditions of premium ALD/TMA/O3/100°C/100 cycles/10 nm deposition thickness in case of using the ozone ALD process It is an image.

이하, 본 발명의 예시적인 구현예에 따른 원자층 증착 공정을 이용하여 나노급 표면 처리를 달성할 수 있는 적층 구조체 및 이를 이용한 기판의 표면 처리 방법에 대하여 필요하면 도면을 참조하여 더 상세하게 설명한다. 다만, 아래의 설명은 단지 예시를 위한 것이다. 따라서 이들이 다양하게 개조 및 변형될 수 있음은 본 발명이 속하는 기술 분야의 통상의 기술자에게 자명하다.Hereinafter, a layered structure capable of achieving nanoscale surface treatment using an atomic layer deposition process according to an exemplary embodiment of the present invention and a method for treating the surface of a substrate using the same will be described in more detail with reference to drawings if necessary. . However, the description below is for illustrative purposes only. Therefore, it is obvious to those skilled in the art that they can be modified and modified in various ways.

도 2는 본 발명의 일 구현예에 따른 건식 공정에 의하여 표면 처리된 인쇄 회로 기판의 모식적인 단면도이다.2 is a schematic cross-sectional view of a printed circuit board surface-treated by a dry process according to an embodiment of the present invention.

도 2를 참조하면, 인쇄 회로 기판(25)은 기판(21) 및 그 상부에 형성된 금속 배선층(23)을 포함한다.Referring to FIG. 2 , the printed circuit board 25 includes a substrate 21 and a metal wiring layer 23 formed thereon.

기판(21)은 통상적으로 인쇄 회로 기판 제조시 기판으로 사용되는 것이라면 제한없이 사용될 수 있다. 기판(21)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 아몰포스 폴리에틸렌테레프탈레이트(APET), 폴리프로필렌테레프탈레이트(PPT) 등의 폴리에스테르; 나일론 6, 66, 11, 12, 6T, 케블라, 노멕스 등의 지방족 또는 방향족 폴리아미드; 폴리에틸렌설폰(PES); 폴리카보네이트(PC); 또는 폴리이미드(PI) 등으로 제조될 수 있다.The substrate 21 may be used without limitation as long as it is commonly used as a substrate when manufacturing a printed circuit board. The substrate 21 is made of polyester such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), amorphous polyethylene terephthalate (APET), and polypropylene terephthalate (PPT); aliphatic or aromatic polyamides such as nylon 6, 66, 11, 12, 6T, Kevlar, and Nomex; polyethylenesulfone (PES); polycarbonate (PC); Or it may be made of polyimide (PI) or the like.

금속 배선층(23)은 전형적인 인쇄 회로 기판(25)에서와 같이 Cu, Ti, Ag, Co, Ni, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh,Ta, W, Ge, V, Zr 또는 이들 중 2종 이상의 조합을 포함한다. 금속 배선층(23)은 전형적인 인쇄 회로 기판(25)에서와 같이 두께가 50 ㎛ 이하, 예를 들면 5 내지 30㎛으로 조절될 수 있다. 본 발명에서 사용되는 인쇄 회로 기판(25)에서 금속 배선층(23)은 전형적으로 Cu를 포함하는 배선층, 즉 구리 배선층(23)이다. 금속 배선층(23)은 그래핀층(27)을 형성하기 위한 시드층(seed layer)으로서도 기능할 수 있다.The metal wiring layer 23 is Cu, Ti, Ag, Co, Ni, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh, Ta, W, Ge, V, Zr or a combination of two or more thereof. As in the typical printed circuit board 25, the metal wiring layer 23 may have a thickness of 50 μm or less, for example, 5 to 30 μm. In the printed circuit board 25 used in the present invention, the metal wiring layer 23 is typically a wiring layer containing Cu, that is, a copper wiring layer 23. The metal wiring layer 23 may also function as a seed layer for forming the graphene layer 27 .

금속 배선층(23)의 상부에는 고전도성 특성을 갖는 그래핀층(27), 제1 봉지재층(29), 및 제2 봉지재층(31)이 순차적으로 적층된 표면처리층(33)이 형성되어 있다. 표면처리층(33)의 상부에는 솔더볼(미도시)이 접합될 수 있다.A surface treatment layer 33 in which a graphene layer 27 having high conductivity, a first encapsulant layer 29, and a second encapsulant layer 31 are sequentially stacked is formed on the top of the metal wiring layer 23. . A solder ball (not shown) may be bonded to the top of the surface treatment layer 33 .

그래핀층(27)은 예를 들면 층(layer) 또는 시트의 형태로 형성될 수 있다. 그래핀층(27)은 단일층 또는 2층 이상의 다층으로 형성될 수 있다. 그래핀층(27)은 내화학성, 내열성 및 전기 전도성이 매우 높은 재료이다. 그래핀층(27)은 100 nm 이하, 구체적으로 10nm 내지 50nm 또는 20 내지 40 nm, 예를 들면 약 30nm의 박막으로 형성되어도 높은 전기 전도성 및 높은 신뢰성을 나타낼 수 있다.The graphene layer 27 may be formed in the form of a layer or sheet, for example. The graphene layer 27 may be formed of a single layer or a multilayer of two or more layers. The graphene layer 27 is a material with very high chemical resistance, heat resistance, and electrical conductivity. The graphene layer 27 may exhibit high electrical conductivity and high reliability even when formed as a thin film of 100 nm or less, specifically 10 nm to 50 nm or 20 to 40 nm, for example, about 30 nm.

금속 배선층(23) 위에 그래핀층(27)을 적층하는 방법으로는 잘 알려진 화학적 기상 증착(CVD) 공정, 예를 들면 급속가열 화학기상증착(RT-CVD), 저온 화학기상증착(LTCVD), 마이크로웨이브 플라즈마 화학기상증착(MPCVD), 유도결합 플라즈마 화학기상증착(ICP-CVD), 저압 화학기상증착(LPCVD), 대기압 화학기상증착(APCVD), 유기금속 화학기상증착(MOCVD), 또는 플라즈마강화 화학기상증착(PECVD) 등을 사용할 수 있다. 이중에서도 디바이스에 불리한 열적 효과를 주기 않기 위하여 저온 화학 기상 증착(CVD), 예를 들면 350℃ 이하에서 실시되는 저온 화학 기상 증착(LTCVD) 공정을 사용하는 것이 바람직할 수 있다.As a method of depositing the graphene layer 27 on the metal wiring layer 23, a well-known chemical vapor deposition (CVD) process, for example, rapid thermal chemical vapor deposition (RT-CVD), low-temperature chemical vapor deposition (LTCVD), Wave Plasma Chemical Vapor Deposition (MPCVD), Inductively Coupled Plasma Chemical Vapor Deposition (ICP-CVD), Low Pressure Chemical Vapor Deposition (LPCVD), Atmospheric Pressure Chemical Vapor Deposition (APCVD), Organometallic Chemical Vapor Deposition (MOCVD), or Plasma Enhanced Chemical Vapor Deposition Vapor deposition (PECVD) or the like can be used. Among other things, it may be preferable to use a low temperature chemical vapor deposition (CVD) process, eg, a low temperature chemical vapor deposition (LTCVD) process performed at 350° C. or lower, in order not to give adverse thermal effects to the device.

그래핀층(27) 적층 공정을 구체적으로 설명하면, 기판(21) 및 금속 배선층(23)이 형성된 통상적인 인쇄 회로 기판(25)을 반응로(reaction furnace)에 넣은 후, 인쇄 회로 기판(25)에 탄소 소스(carbon source)를 포함하는 반응가스를 공급하고 상압에서 열처리하여 그래핀을 성장시킴으로써 그래핀층(27)을 형성할 수 있다.Specifically, when the graphene layer 27 is laminated, a conventional printed circuit board 25 on which the substrate 21 and the metal wiring layer 23 are formed is placed in a reaction furnace, and then the printed circuit board 25 A graphene layer 27 may be formed by supplying a reaction gas containing a carbon source to and performing heat treatment at atmospheric pressure to grow graphene.

금속 배선층(23)은 그래핀의 성장을 용이하게 하기 위하여 탄소를 잘 흡착하는 촉매층(미도시)을 포함할 수 있다. 촉매층은 특정 재료로 한정되지 않으며, 금속 배선층(23)과 동일 또는 상이한 재료에 의해 형성될 수 있다. 한편, 촉매층의 두께 역시 제한되지 않으며, 형태 역시 박막이나 후막일 수 있다.The metal wiring layer 23 may include a catalyst layer (not shown) adsorbing carbon well to facilitate the growth of graphene. The catalyst layer is not limited to a specific material, and may be formed of the same material as or a different material from that of the metal wiring layer 23 . Meanwhile, the thickness of the catalyst layer is also not limited, and the shape may also be a thin film or a thick film.

그래핀층(27) 형성을 위한 열처리 온도는 300℃ 내지 2,000℃일 수 있으나, 300℃ 내지 1,000℃, 300℃ 내지 750℃, 300℃ 내지 450℃, 또는 위에서 살펴본 바와 같이 350℃ 이하로 유지하는 것이 바람직할 수 있다. 이와 같이 인쇄 회로 기판(25)을 상기한 온도 범위 및 상압에서 탄소 소스와 반응시켜 적절한 양의 탄소가 인쇄 회로 기판(25)의 금속 배선층(23)으로 녹아들어가거나 흡착되도록 하고, 금속 배선층(23) 위에 탄소원자들이 표면에서 결정화함으로써 그래핀 결정 구조를 형성한다. 예를 들면, 진공 챔버 반응기 내에 35 sccm 유량의 메탄 가스를 및 35 sccm 유량의 수소 가스를 흘려주면서 통상적인 화학기상증착 방법을 통하여 1,000℃에서 35 ㎛ 두께의 구리 금속 배선층(23)위에 대면적 그래핀층(27) 형성할 수 있다.The heat treatment temperature for forming the graphene layer 27 may be 300 ° C to 2,000 ° C, but it is preferable to maintain it at 300 ° C to 1,000 ° C, 300 ° C to 750 ° C, 300 ° C to 450 ° C, or, as described above, 350 ° C or less. may be desirable. In this way, the printed circuit board 25 is reacted with the carbon source in the above-described temperature range and normal pressure so that an appropriate amount of carbon is dissolved or adsorbed into the metal wiring layer 23 of the printed circuit board 25, and the metal wiring layer 23 ), carbon atoms crystallize on the surface to form a graphene crystal structure. For example, while flowing methane gas at a flow rate of 35 sccm and hydrogen gas at a flow rate of 35 sccm in a vacuum chamber reactor, a large-area graphene layer was formed on a copper metal wiring layer 23 having a thickness of 35 μm at 1,000 ° C. through a conventional chemical vapor deposition method. A pin layer 27 may be formed.

상술한 공정에 있어 금속 배선층(23)의 종류 및 두께(촉매층을 포함함), 반응시간, 냉각속도, 반응 가스 농도 등을 조절함으로써 그래핀층(27)의 층수를 조절할 수 있다. 구리 금속 배선층(23) 위에 그래핀을 성장시키는 경우, 주로 단일층 그래핀(single layer graphene)이 형성되며, 군데 군데 부분적으로 다층 그래핀이 형성될 수 있다. 구리 금속 배선층(23)을 제조할 때, 균질한 결정은 얻기 어렵기 때문에 결과적으로 표면이 불균일하다. 이의 모폴로지에 좌우되어, 단일층 그래핀은 매끄러운 표면에서 얻어지며 다층 그래핀은 거친 표면에서 얻어지는 경향이 있다. 구리 금속 배선층(23) 상의 불순물은 탄소 용해도를 변화시켜서 다층 그래핀을 낳는다.In the above-described process, the number of layers of the graphene layer 27 may be adjusted by adjusting the type and thickness of the metal wiring layer 23 (including the catalyst layer), reaction time, cooling rate, reaction gas concentration, and the like. When graphene is grown on the copper metal wiring layer 23, single layer graphene is mainly formed, and multilayer graphene may be partially formed here and there. When manufacturing the copper metal wiring layer 23, homogeneous crystals are difficult to obtain, resulting in an uneven surface. Depending on its morphology, monolayer graphene tends to be obtained with smooth surfaces and multilayer graphene with rough surfaces. Impurities on the copper metallization layer 23 change the carbon solubility, resulting in multilayer graphene.

그래핀층(27)을 성장시키기 위하여 사용할 수 있는 탄소 소스의 예로는 일산화탄소, 이산화탄소, 메탄, 에탄, 에틸렌, 에탄올, 아세틸렌, 프로판, 부탄, 부타디엔, 펜탄, 펜텐, 사이클로펜타디엔, 헥산, 사이클로헥산, 벤젠, 톨루엔 등이 있으며, 상기에서 나열한 것들로 한정되지 않는다.Examples of carbon sources that can be used to grow the graphene layer 27 include carbon monoxide, carbon dioxide, methane, ethane, ethylene, ethanol, acetylene, propane, butane, butadiene, pentane, pentene, cyclopentadiene, hexane, cyclohexane, benzene, toluene, etc., but not limited to those listed above.

제1 봉지재층(29)은 금속 산화물, 금속 질화물 및 금속 산화질화물 중 적어도 1종을 포함한다. 구체적으로, 제1 봉지재층(29)은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합을 포함할 수 있다. 제1 봉지재층(29)의 두께는 100 nm 이하, 구체적으로 1nm 내지 30nm, 예를 들면 약 25nm의 박막으로 조절될 수 있다.The first encapsulant layer 29 includes at least one of metal oxide, metal nitride, and metal oxynitride. Specifically, the first encapsulant layer 29 is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx, SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium-zinc oxide (GZO) ), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO), TaNx, or a combination of two or more thereof. The thickness of the first encapsulant layer 29 may be adjusted to a thin film of 100 nm or less, specifically 1 nm to 30 nm, for example, about 25 nm.

제1 봉지재층(29)은 공지의 물리적 기상 증착(PVD) 공정, 예를 들면 열증발 진공증착(thermal evaporation deposition) 공정, 스퍼터링 증착(sputtering deposition) 공정, 또는 이온빔 보조증착(ion-beam assisted deposition) 공정, 및 화학기상증착 공정 등을 사용하여 그래핀층(27) 위에 적층할 수 있다. 이중에서도 진공 상태에서 이온화된 원자를 가속시켜서 금속 타겟, 예를 들면 알루미늄 타겟에 이 재료 표면의 결합 에너지보다 큰 충돌 에너지로 충돌시켜서 이 표면으로부터 상기 타겟 재료의 원자를 방출시킨 후 이를 그래핀층(27) 위에 금속층을 증착한 후, 이 금속 층을 산소 가스 분위기에 노출하여 금속산화물층, 예를 들면 고유전 상수를 갖는 Al2O3 층으로 하거나; 또는 질소 및 불활성 가스를 포함하는 플라즈마에서 금속 타겟을 스퍼터링함으로써 목적하는 금속 질화물층을 증착함으로써 제1 봉지재층(29)을 형성하는 것이 바람직할 수 있다.The first encapsulant layer 29 is formed by a known physical vapor deposition (PVD) process, for example, a thermal evaporation deposition process, a sputtering deposition process, or an ion-beam assisted deposition process. ) process, and chemical vapor deposition process, etc. may be used to laminate on the graphene layer 27 . Among them, ionized atoms are accelerated in a vacuum state and collided with a metal target, for example, an aluminum target, with a collision energy greater than the binding energy of the surface of the material to release the atoms of the target material from the surface, and then the graphene layer (27). ), and then exposing the metal layer to an oxygen gas atmosphere to form a metal oxide layer, for example, an Al 2 O 3 layer having a high dielectric constant; Alternatively, it may be preferable to form the first encapsulant layer 29 by depositing a desired metal nitride layer by sputtering a metal target in a plasma containing nitrogen and an inert gas.

제2 봉지재층(31)은 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함한다. 구체적으로, 제2 봉지재층(31)은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합을 포함할 수 있다. 제2 봉지재층(31)의 두께는 100 nm 이하, 구체적으로 1nm 내지 30nm, 예를 들면 약 10nm의 박막으로 조절될 수 있다. 제2 봉지재층(31)은 진공하에서 통상의 CVD 방법보다 낮은 온도, 예를 들면 200~250 ℃에서 수행할 수 있고, 우수한 단차 도포성을 나타내며, 신뢰성을 높이기 위하여 치밀한 성질의 봉지재층을 얻을 수 있도록 원자층 증착(ALD) 공정에 의하여 형성되는 것이 바람직하다. 제1 봉지재층(29)도 이러한 측면에서 원자층 증착(ALD) 공정에 의하여 형성하는 것이 바람직할 것이지만, 원자층 증착 공정에 의하여 봉지재층을 형성하는 경우 공정 시간이 증가하여 바람직하지 않다. 따라서 본 발명에서는 제1 봉지재층(29)은 물리적 기상 증착(PVD) 공정에 의하여 형성하고 최상부층의 제2 봉지재층(31)만을 원자층 증착(ALD) 공정으로 형성한다.The second encapsulant layer 31 includes at least one of a metal oxide, a metal nitride, and a metal oxynitride. Specifically, the second encapsulant layer 31 is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx, SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium-zinc oxide (GZO) ), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO), TaNx, or a combination of two or more thereof. The thickness of the second encapsulant layer 31 may be adjusted to a thin film of 100 nm or less, specifically 1 nm to 30 nm, for example, about 10 nm. The second encapsulant layer 31 can be performed at a temperature lower than that of the conventional CVD method under vacuum, for example, at 200 to 250 ° C., exhibits excellent step coating properties, and improves reliability. A dense encapsulant layer can be obtained It is preferably formed by an atomic layer deposition (ALD) process so as to be. Although it would be preferable to form the first encapsulant layer 29 by an atomic layer deposition (ALD) process in this respect, it is not preferable because the process time increases when the encapsulant layer is formed by an atomic layer deposition process. Therefore, in the present invention, the first encapsulant layer 29 is formed by a physical vapor deposition (PVD) process, and only the uppermost second encapsulant layer 31 is formed by an atomic layer deposition (ALD) process.

제2 봉지재층(31)을 TiO2으로 형성하는 경우, 티타늄 전구체로서 테트라키스(다이메틸아미도)티타늄(TDMATi)를 이용하여 샤워헤드 타입 반응기에서 아래와 같은 공정 조건하에서 형성될 수 있다.When the second encapsulant layer 31 is formed of TiO 2 , tetrakis(dimethylamido)titanium (TDMATi) as a titanium precursor may be formed in a showerhead type reactor under the following process conditions.

ALD 공정에 의한 TiO2 제2 봉지재층(31) 형성의 예시적인 공정 조건Exemplary process conditions for forming the second encapsulant layer 31 of TiO 2 by the ALD process ADL 유형ADL type 용량 커플드 플라즈마(CCP) Capacitively Coupled Plasma (CCP) 성장 박막 종류Growth thin film type TiO2 TiO 2 티타늄 전구체titanium precursor 테트라키스(다이메틸아미도)티타늄(TDMATi)Tetrakis(dimethylamido)titanium (TDMATi) 반응물 가스reactant gas 산소 플라즈마oxygen plasma 퍼지가스purge gas Ar (100 sccm)Ar (100 sccm) 제1 봉지재층(29)이 적층된 인쇄 회로 기판(25) 온도Temperature of the printed circuit board 25 on which the first encapsulant layer 29 is stacked 200 ℃200℃ 반응 사이클 시퀀스reaction cycle sequence 0.5 초 (TDMATi 주입) - 5 초 (Ar 퍼지) - 10 초(산소 플라즈마) - 10 초(Ar 퍼지)0.5 sec (TDMATi implant) - 5 sec (Ar purge) - 10 sec (oxygen plasma) - 10 sec (Ar purge) 사이클당 박막 성장 속도 Thin film growth rate per cycle 0.97 Å/cycle0.97 Å/cycle

제2 봉지재층(31)을 TiN으로 형성하는 경우, 테트라키스(다이메틸아미도)티타늄 전구체를 이용하여 샤워헤드 타입 반응기에서 아래와 같은 공정 조건하에서 형성될 수 있다.When the second encapsulant layer 31 is formed of TiN, it may be formed under the following process conditions in a showerhead type reactor using a tetrakis(dimethylamido)titanium precursor.

ALD 공정에 의한 TiO2 제2 봉지재층(31) 형성의 예시적인 공정 조건Exemplary process conditions for forming the second encapsulant layer 31 of TiO 2 by the ALD process ADL 유형ADL type 용량 커플드 플라즈마(CCP) Capacitively Coupled Plasma (CCP) 성장 박막 종류Growth thin film type TiNTiN 티타늄 전구체titanium precursor 테트라키스(다이메틸아미도)티타늄(TDMATi)Tetrakis(dimethylamido)titanium (TDMATi) 반응물 가스reactant gas 암모니아 플라즈마ammonia plasma 퍼지가스purge gas Ar (100 sccm)Ar (100 sccm) 제1 봉지재층(29)이 적층된
인쇄 회로 기판(25) 온도The first encapsulant layer 29 is stacked
Printed circuit board (25) temperature 200 ℃200℃ 250 ℃250℃ 반응 사이클 시퀀스reaction cycle sequence 0.5 초 (TDMATi 주입) - 10 초 (Ar 퍼지) - 10 초 (암모니아 플라즈마) - 10 초(Ar 퍼지)0.5 sec (TDMATi injection) - 10 sec (Ar purge) - 10 sec (ammonia plasma) - 10 sec (Ar purge) 0.5 초 (TDMATi 주입) - 10 초 (Ar 퍼지) -10 초 (암모니아 플라즈마) - 10 초(Ar 퍼지)0.5 sec (TDMATi injection) - 10 sec (Ar purge) -10 sec (ammonia plasma) - 10 sec (Ar purge) 사이클당 박막 성장 속도Thin film growth rate per cycle 1.52 Å/cycle1.52 Å/cycle 2.08 Å/cycle2.08 Å/cycle

제2 봉지재층(31)으로서 TiO2 및 TiN 박막을 성장시키는데 사용할 수 있는 티타늄 전구체는 TDMATi 이외에 Ti(OtBu)2(1-디메틸아미노-2-메틸-2-프로판올)2 및 Ti(OtBu)3Cl을 들 수 있다.Titanium precursors that can be used to grow TiO 2 and TiN thin films as the second encapsulant layer 31 include Ti(OtBu) 2 (1-dimethylamino-2-methyl-2-propanol) 2 and Ti(OtBu) 3 in addition to TDMATi. Cl.

제2 봉지재층(31)으로서 ALD 공정을 이용하여 Al2O3 박막을 적층하는 경우, 알루미늄 함유 전구체로서 트리메탈알루미늄(TMA), 트리에틸알루미늄(TEA) 등의 유기 알루미늄 화합물을 사용하고 반응물 가스로서 수증기를 사용할 수 있다. 제2 봉지재층(31)으로서 ALD 공정을 이용하여 알루미늄 질화물 층을 형성하는 경우, 알루미늄 함유 전구체로서 트리메탈알루미늄(TMA), 트리에틸알루미늄(TEA) 등의 유기 알루미늄 화합물을 사용하고 반응물 가스로서 NH3, N2H2, 또는 N2H4 등의 일반식 NxHy(x 및 y는 1 이상의 정수)의 질소 및 수소 함유 가스를 사용할 수 있다.When an Al 2 O 3 thin film is laminated using an ALD process as the second encapsulant layer 31, an organic aluminum compound such as trimetal aluminum (TMA) or triethyl aluminum (TEA) is used as an aluminum-containing precursor, and the reactant gas Steam can be used as When an aluminum nitride layer is formed using an ALD process as the second encapsulant layer 31, an organic aluminum compound such as trimetal aluminum (TMA) or triethyl aluminum (TEA) is used as an aluminum-containing precursor and NH is used as a reactant gas. 3 , N 2 H 2 , or N 2 H 4 nitrogen and hydrogen-containing gases of the general formula NxHy (x and y are integers greater than or equal to 1) can be used.

구체적인 실험예를 설명하면, Al2O3 박막을 증착하기 위하여 전구체로서 트리메탈알루미늄(TMA)을 사용하고 산화제로서 수증기(H2O), O2 플라즈마 또는 오존(O3)을 사용할 수 있다. 열 ALD 공정(thermal-ALD)을 이용하는 경우 ALD/TMA/H2O/120℃/92사이클/10 nm 증착 두께의 조건으로 공정을 진행할 수 있으며, O2 플라즈마 보조 ALD 공정을 이용하는 경우 PE-ALD-2G/TMA/O2 플라즈마/100℃/68 사이클/10 nm 증착 두께의 조건으로 공정을 진행할 수 있으며, 오존 ALD 공정을 이용하는 경우 프리미엄 ALD/TMA/O3/100℃/100 사이클/10 nm 증착 두께의 조건으로 공정을 진행할 수 있다. TMA 및 수증기(H2O)는 상온에서 용기내에 보관하면서 ALD 반응기로 공급할 수 있다. 하부에 구리 금속 배선층(23)이 형성된 그래핀층(27) 위에 Al2O3 박막과 같은 금속 산화물층을 증착하기 위하여 수증기를 산화제로 사용하는 ALD 공정을 적용하는 경우 그래핀층(27)이 단일층 그래핀 또는 다층 그래핀인지 여부에 따라 금속 산화물층이 형성되지 않거나 성장 속도가 매우 느릴 수 있다. 예를 들면, 하부에 구리 금속 배선층(23)이 형성된 그래핀층(27) 위에 수증기를 산화제로 사용하는 ALD 공정으로 Al2O3 박막을 증착하는 경우 표면 선택성 때문에 단일층 그래핀 위에서는 Al2O3 박막이 잘 성장하지만 다층 그래핀 위에서는 Al2O3 박막이 거의 성장하지 않는다. 수증기는 화학적 활성화가 낮기 때문에 단일층 그래핀 및 보이드 및 결함 위에서는 Al2O3 증착을 유도할 수 있지만 다층 그래핀 위에서는 Al2O3 증착을 거의 유도하지 않는다. 따라서 이러한 낮은 증착 속도로 인해 다층 그래핀 위를 Al2O3로 모두 덮기 위해서는 훨씬 더 많은 사이클이 필요할 수 있다.Describing a specific experimental example, in order to deposit an Al 2 O 3 thin film, trimetal aluminum (TMA) may be used as a precursor and water vapor (H 2 O), O 2 plasma or ozone (O 3 ) may be used as an oxidizing agent. When using the thermal ALD process (thermal-ALD), the process can be performed under the conditions of ALD/TMA/H2O/120°C/92 cycles/10 nm deposition thickness, and when using the O2 plasma assisted ALD process, PE-ALD-2G/ The process can be performed under the conditions of TMA/O2 plasma/100℃/68 cycles/10 nm deposition thickness, and when using the ozone ALD process, under the conditions of premium ALD/TMA/O3/100℃/100 cycles/10 nm deposition thickness process can proceed. TMA and water vapor (H2O) can be supplied to the ALD reactor while being stored in a vessel at room temperature. When an ALD process using water vapor as an oxidizing agent is applied to deposit a metal oxide layer such as an Al 2 O 3 thin film on the graphene layer 27 having a copper metal wiring layer 23 formed thereon, the graphene layer 27 is a single layer. Depending on whether it is graphene or multilayer graphene, the metal oxide layer may not be formed or the growth rate may be very slow. For example, when an Al 2 O 3 thin film is deposited by an ALD process using water vapor as an oxidizing agent on the graphene layer 27 having the copper metal wiring layer 23 formed thereon, Al 2 O 3 thin film grows well, but Al 2 O 3 thin film hardly grows on multi-layer graphene. Because of its low chemical activation, water vapor can induce Al 2 O 3 deposition on single-layer graphene and on voids and defects, but hardly induces Al 2 O 3 deposition on multi-layer graphene. Therefore, due to such a low deposition rate, much more cycles may be required to completely cover the multilayer graphene with Al 2 O 3 .

따라서 이와 같이 산화제의 종류 및 하지층의 성질에 좌우되어 ALD 공정에 의한 금속 산화물 증착 속도가 매우 느려지는 문제를 해결하기 위한 측면에서도 공지의 물리적 기상 증착(PVD) 공정, 예를 들면 열증발 진공증착 공정, 스퍼터링 증착 공정, 또는 이온빔 보조증착 공정, 화학기상증착 공정 등을 사용하여 그래핀층(27) 위에 제1 봉지재층(29)을 먼저 적층한 후, ALD 공정을 사용하여 제1 봉지재층(29) 위에 제2 봉지재층(31)을 적층하는 것이 바람직하다.Therefore, in terms of solving the problem that the metal oxide deposition rate by the ALD process is very slow depending on the type of oxidizing agent and the nature of the underlying layer, a known physical vapor deposition (PVD) process, for example, thermal evaporation vacuum deposition After the first encapsulation layer 29 is first laminated on the graphene layer 27 using a process, sputtering deposition process, ion beam assisted deposition process, chemical vapor deposition process, etc., the first encapsulation layer 29 is deposited using an ALD process. ) It is preferable to laminate the second encapsulant layer 31 on top.

도 3은 구리 금속 배선층(23), 그래핀층(27), 및 봉지재층으로서 Al2O3 박막이 형성된 적층 구조체의 단면 고해상도 투과 전자 현미경(HR-TEM) 이미지이다. 구리 금속 배선층(23) 위에서 그래핀층(27)은 구리 호일에서 급속 가열 화학기상증착 (RT-CVD)에 의해 합성되었다. 구체적으로, 구리 호일 기판을 10 sccm 및 550 mTorr H2 흐름하에서 약 1025 ℃로 빠르게 가열하였다. 온도가 1025 ℃에 도달하면, Cu 호일을 300 초 동안 어닐링한 후 그래핀 성장을 위한 상기 온도를 유지하면서 메탄 가스를 30 sccm 유량에서 650 초 동안 챔버에 도입하였다. 그래핀층(27) 성장후, 챔버를 실온으로 냉각시켰다.3 is a cross-sectional high-resolution transmission electron microscope (HR-TEM) image of a laminated structure in which a copper metal wiring layer 23, a graphene layer 27, and an Al 2 O 3 thin film as an encapsulant layer are formed. Above the copper metallization layer 23, a graphene layer 27 was synthesized by rapid heating chemical vapor deposition (RT-CVD) on copper foil. Specifically, a copper foil substrate was rapidly heated to about 1025° C. under a flow of 10 sccm and 550 mTorr H 2 . When the temperature reached 1025 °C, the Cu foil was annealed for 300 seconds and then methane gas was introduced into the chamber at a flow rate of 30 sccm for 650 seconds while maintaining the temperature for graphene growth. After the growth of the graphene layer 27, the chamber was cooled to room temperature.

Al2O3 봉지재 박막은 증착 속도를 감안하여 O2 플라즈마 또는 오존을 산화제로 사용하는 ALD 공정으로 증착하였다. O2 플라즈마 보조 ALD 공정을 이용하는 경우 PE-ALD/TMA/O2 플라즈마/100℃/68 사이클/10 nm 증착 두께의 조건에서 120 사이클 동안 적층 공정을 진행하였으며, 오존 ALD 공정을 이용하는 경우 프리미엄 ALD/TMA/O3/100℃/100 사이클/10 nm 증착 두께의 조건에서 120 사이클 동안 적층 공정을 진행하였다.Al 2 O 3 Encapsulant The thin film was deposited by an ALD process using O2 plasma or ozone as an oxidizing agent in consideration of the deposition rate. In the case of using the O2 plasma-assisted ALD process, the lamination process was performed for 120 cycles under the conditions of PE-ALD/TMA/O2 plasma/100°C/68 cycles/10 nm deposition thickness, and in the case of using the ozone ALD process, premium ALD/TMA/ The lamination process was performed for 120 cycles under conditions of O3/100°C/100 cycles/10 nm deposition thickness.

O2 플라즈마 ALD 공정을 사용하는 경우, 단일층 그래핀 영역과 다층 그래핀 영역 사이의 경계가 최대 60 사이클까지는 희미하게 관찰되며, 80 사이클 후에는 두 영역 사이의 경계가 흐려져 Al2O3가 두 영역 모두에서 증착되고 전체 영역을 덮기 시작하였다. 산화제로 오존을 사용하는 ALD 공정으로 Al2O3을 증착하면 O3의 높은 화학적 활성화로 인해 그래핀층의 수에 관계없이 반응이 유도되고 그래핀층 결함과 단일층 그래핀 경계가 40 ~ 60 사이클 이후부터는 전체적으로 흐려졌다.In the case of using the O2 plasma ALD process, the boundary between the single-layer graphene region and the multi-layer graphene region is faintly observed up to 60 cycles, and after 80 cycles, the boundary between the two regions becomes blurred and Al 2 O 3 is formed between the two regions. deposited on all and began to cover the entire area. When Al 2 O 3 is deposited by the ALD process using ozone as an oxidizing agent, a reaction is induced regardless of the number of graphene layers due to the high chemical activation of O3, and defects in the graphene layer and single-layer graphene boundaries are formed after 40 to 60 cycles. blurred overall.

도 4는 (a) O2 플라즈마 보조 ALD 공정으로 PE-ALD/TMA/O2 플라즈마/100℃/68 사이클/10 nm 증착 두께의 조건에서 120 사이클 동안 적층 공정을 진행하여 얻은 Al2O3 박막, (b) 오존 ALD 공정을 이용하는 경우 프리미엄 ALD/TMA/O3/100℃/100 사이클/10 nm 증착 두께의 조건에서 120 사이클 동안 적층 공정을 진행하여 얻은 Al2O3 박막의 표면 상태를 나타내는 주사 전자 현미경 이미지이다.4 is (a) an Al 2 O 3 thin film obtained by performing a deposition process for 120 cycles under conditions of PE-ALD/TMA/O2 plasma/100° C./68 cycles/10 nm deposition thickness in an O2 plasma-assisted ALD process, ( b) Scanning electron microscopy showing the surface state of an Al 2 O 3 thin film obtained by performing the lamination process for 120 cycles under conditions of premium ALD/TMA/O3/100°C/100 cycles/10 nm deposition thickness in case of using the ozone ALD process It is an image.

본 발명의 예시적인 구현예에 따르면, 금속 배선층(23)과 그래핀층(27)의 경계층(미도시)에는 그래핀층(27)으로부터 유래하는 탄소 및 금속 배선층(23)으로부터 유래하는 금속의 복합체, 예를 들면 탄소/구리 복합체 도금층이 형성될 수 있다. 이에 의하여 전기 전도성, 내화학성 및 내굴곡성이 크게 향상될 수 있다. 본 발명의 예시적인 구현예에 따르면, 제1 봉지재층(29) 및 제2 봉지재층(31)은 위에 예시된 금속 산화물과 금속 질화막의 복합체를 포함할 수 있다. 이에 의하여 전기 전도성, 내부식성, 내화학성 및 내굴곡성이 크게 향상될 수 있다. 본 발명의 예시적인 구현예에 따르면, 그래핀층(27), 제1 봉지재층(29), 및 제2 봉지재층(31)의 총 두께는 140 nm 이하, 구체적으로 40nm 내지 110nm, 더 구체적으로 70nm 이하, 예를 들면 40nm 내지 70nm의 박막으로 형성될 수 있다. 이에 의하여 종래의 가장 최신의 Thin-ENEPIG 표면 처리 공정에 의하여만 얻을 수 있는 Ni 도금층(7)/Pd 도금층(9)/Au 도금층(11) = 약 300 nm/약 50 nm/약 30 nm, 즉 총두께 약 380 nm의 표면 처리층을 총두께 약 70 nm 이하로 크게 감소시킬 수 있다.According to an exemplary embodiment of the present invention, a boundary layer (not shown) between the metal wiring layer 23 and the graphene layer 27 includes a composite of carbon derived from the graphene layer 27 and a metal derived from the metal wiring layer 23, For example, a carbon/copper composite plating layer may be formed. As a result, electrical conductivity, chemical resistance and bending resistance can be greatly improved. According to an exemplary embodiment of the present invention, the first encapsulation layer 29 and the second encapsulation layer 31 may include a composite of a metal oxide and a metal nitride film exemplified above. As a result, electrical conductivity, corrosion resistance, chemical resistance and bending resistance can be greatly improved. According to an exemplary embodiment of the present invention, the total thickness of the graphene layer 27, the first encapsulant layer 29, and the second encapsulant layer 31 is 140 nm or less, specifically 40 nm to 110 nm, more specifically 70 nm Hereinafter, for example, it may be formed into a thin film of 40 nm to 70 nm. As a result, Ni plating layer 7 / Pd plating layer 9 / Au plating layer 11 = about 300 nm / about 50 nm / about 30 nm, which can only be obtained by the conventional thin-ENEPIG surface treatment process, that is, A surface treatment layer having a total thickness of about 380 nm can be greatly reduced to a total thickness of about 70 nm or less.

이에 더하여, 본 발명의 예시적인 구현예에 따르면, 그래핀 기반의 고전도성, 상기한 복합체에 기인하는 고밀도 및 저결함 특성에 기인하는 내부식성 및 내화학성의 나노급 표면 처리 박막을 형성할 수 있다. 따라서 본 발명에 따른 기판, 예를 들면 인쇄 회로 기판의 표면 처리 방법을 이용하면, 전자부품의 소형화 고집적화 추세에 맞추어서 초미세 회로 구현에 적합하고 배선간 단락 발생을 효과적으로 방지 또는 억제할 있는 인쇄 회로 기판을 제공할 수 있다. 특히 50 ㎛ 이하의 미세 피치에서 브리지 및 논-웨트(non-wet) 등 수율 저하 및 신뢰성 문제를 효과적으로 방지 또는 억제할 수 있으며, 30 ㎛ 이하의 미세 피치를 갖는 플립칩 접합에 사용하여 전자부품 패키지의 신뢰성을 높일 수 있다.In addition, according to an exemplary embodiment of the present invention, it is possible to form a graphene-based high conductivity, corrosion-resistant and chemical-resistant nanoscale surface-treated thin film due to the high density and low defect characteristics due to the above composite. . Therefore, if the surface treatment method of a substrate, for example, a printed circuit board according to the present invention is used, it is suitable for implementing ultra-fine circuits in line with the trend of miniaturization and high integration of electronic components and can effectively prevent or suppress short circuits between wires. can provide. In particular, at a fine pitch of 50 ㎛ or less, yield degradation and reliability problems such as bridges and non-wet can be effectively prevented or suppressed, and it is used for flip chip bonding with a fine pitch of 30 ㎛ or less to provide electronic component packages. reliability can be increased.

이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.Although preferred embodiments have been shown and described above, the present invention is not limited to the specific embodiments described above, and ordinary knowledge in the art to which the present invention belongs without departing from the gist of the present invention claimed in the claims Of course, various modifications are possible by those who have it, and these modifications should not be individually understood from the technical spirit or prospect of the present invention.

Claims (13)

적층 구조체로서, 상기 적층 구조체는
기판(substrate);
상기 기판 위에 형성된 금속 배선층;
상기 금속 배선층 위에 형성된 그래핀층;
상기 그래핀층 위에 형성된 제1 봉지재층으로서, 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함하는 제1 봉지재층; 및
상기 제1 봉지재층 위에 형성된 제2 봉지재층으로서, 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함하는 제2 봉지재층을 포함하며,
상기 금속 배선층과 상기 그래핀층의 경계층에는 탄소 및 금속의 복합체가 형성되어 있는 적층 구조체.As a laminated structure, the laminated structure
substrate;
a metal wiring layer formed on the substrate;
a graphene layer formed on the metal wiring layer;
A first encapsulation layer formed on the graphene layer, the first encapsulation layer including at least one of metal oxide, metal nitride, and metal oxynitride; and
As a second encapsulant layer formed on the first encapsulant layer, it includes a second encapsulant layer containing at least one of metal oxide, metal nitride, and metal oxynitride,
A laminated structure in which a composite of carbon and metal is formed in a boundary layer between the metal wiring layer and the graphene layer. 제1항에 있어서, 상기 기판은 인쇄 회로 기판(PCB)용 기판인 것을 특징으로 하는 적층 구조체.The laminated structure according to claim 1, wherein the substrate is a substrate for a printed circuit board (PCB). 제1항에 있어서, 상기 그래핀층은 두께가 100 nm 이하인 저온 화학적 기상 증착(CVD)에 의하여 형성된 층인 것을 특징으로 하는 적층 구조체.The laminated structure of claim 1, wherein the graphene layer is a layer formed by low temperature chemical vapor deposition (CVD) having a thickness of 100 nm or less. 제1항에 있어서, 상기 금속 배선층은 Cu, Ti, Ag, Co, Ni, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh,Ta, W, Ge, V, Zr 또는 이들 중 2종 이상의 조합을 포함하는 적층 구조체.The method of claim 1, wherein the metal wiring layer is Cu, Ti, Ag, Co, Ni, Fe, Pt, Au, Al, Cr, Mg, Mn, Mo, Rh, Ta, W, Ge, V, Zr or any of these A laminated structure comprising a combination of two or more kinds. 제4항에 있어서, 상기 금속 배선층은 Cu를 포함하는 인쇄 회로 기판(PCB)의 배선층인 것을 특징으로 하는 적층 구조체.The laminated structure according to claim 4, wherein the metal wiring layer is a wiring layer of a printed circuit board (PCB) containing Cu. 제1항에 있어서, 상기 제1 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합을 포함하며, 두께가 100 nm 이하이며, 물리적 기상 증착(PVD) 공정에 의하여 형성된 것을 특징으로 하는 적층 구조체.The method of claim 1, wherein the first encapsulant layer is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx, SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium-zinc oxide ( GZO), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO), TaNx, or a combination of two or more thereof, having a thickness of 100 nm or less, and physical vapor deposition ( A laminated structure, characterized in that formed by a PVD) process. 제1항에 있어서, 상기 제2 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합을 포함하며, 두께가 100 nm 이하이며, 원자층 증착(ALD) 공정에 의하여 형성된 것을 특징으로 하는 적층 구조체.The method of claim 1, wherein the second encapsulant layer is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx, SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium-zinc oxide ( GZO), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO), TaNx, or a combination of two or more thereof, having a thickness of 100 nm or less, atomic layer deposition ( A laminated structure, characterized in that formed by an ALD) process. 제1항에 있어서, 상기 제1 및 제2 봉지재층은 금속 산화물과 금속 질화막의 복합체를 포함하는 것을 특징으로 하는 적층 구조체.The laminated structure according to claim 1, wherein the first and second encapsulant layers include a composite of a metal oxide and a metal nitride film. 제1항에 있어서, 상기 그래핀층, 상기 제1 봉지재층, 및 상기 제2 봉지재층의 총 두께는 두께가 140 nm 이하인 것을 특징으로 하는 적층 구조체.The laminated structure according to claim 1, wherein a total thickness of the graphene layer, the first encapsulant layer, and the second encapsulant layer is 140 nm or less. 제1항 내지 제9항 중 어느 한 항에 따른 적층 구조체를 포함하는 인쇄 회로 기판.A printed circuit board comprising the laminated structure according to any one of claims 1 to 9. 제10항에 따른 인쇄 회로 기판을 포함하는 전자 기기.An electronic device comprising a printed circuit board according to claim 10 . 기판의 표면 처리 방법으로서, 상기 기판의 표면 처리 방법은
상기 기판(substrate)을 제공하는 단계;
상기 기판 위에 금속 배선층을 형성하는 단계;
상기 금속 배선층 위에 350℃ 이하에서 실시되는 저온 화학적 기상 증착(CVD) 공정에 의하여 두께 100 nm 이하인 그래핀층을 형성하는 단계;
상기 그래핀층 위에 물리적 기상 증착(PVD) 공정 또는 화학적 기상 증착 공정(CVD)에 의하여 두께 100 nm 이하의 제1 봉지재층을 형성하는 단계로서, 상기 제1 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합으로부터 선택된 금속 산화물, 금속 질화물 및 금속 산화질화물 중 적어도 1종을 포함하는 단계; 및
상기 제1 봉지재층 위에 원자층 증착(ALD) 공정에 의하여 두께 100 nm 이하의 제2 봉지재층을 형성하는 단계로서, 상기 제2 봉지재층은 Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, 인듐-주석 옥사이드(ITO), 알루미늄-아연 옥사이드(AZO), 갈륨-아연 옥사이드(GZO), 플루오르-주석 옥사이드(FTO), 인듐-아연 옥사이드(IZO) 또는 니오브-티타늄 옥사이드(NTO), TaNx 또는 이들 중 2종 이상의 조합으로부터 선택된 금속 산화물, 금속 질화물, 및 금속 산화질화물 중 적어도 1종을 포함하는 단계를 포함하며,
상기 그래핀층을 형성하는 단계에서 상기 금속 배선층과 상기 그래핀층의 경계층에는 탄소 및 금속의 복합체가 형성되는, 기판의 표면 처리 방법.As a method for treating the surface of a substrate, the method for treating the surface of the substrate
providing the substrate;
forming a metal wiring layer on the substrate;
forming a graphene layer having a thickness of 100 nm or less on the metal wiring layer by a low-temperature chemical vapor deposition (CVD) process performed at 350° C. or less;
Forming a first encapsulant layer having a thickness of 100 nm or less by a physical vapor deposition (PVD) process or a chemical vapor deposition process (CVD) on the graphene layer, wherein the first encapsulant layer is Al2O3, TiO2, TiNx, SiO2, SiNx, SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium-zinc oxide (GZO), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO) ), TaNx, or a combination of two or more thereof, comprising at least one of a metal oxide, a metal nitride, and a metal oxynitride; and
Forming a second encapsulant layer having a thickness of 100 nm or less on the first encapsulant layer by an atomic layer deposition (ALD) process, wherein the second encapsulant layer is Al 2 O 3 , TiO 2 , TiNx, SiO 2 , SiNx , SiONx, indium-tin oxide (ITO), aluminum-zinc oxide (AZO), gallium-zinc oxide (GZO), fluorine-tin oxide (FTO), indium-zinc oxide (IZO) or niobium-titanium oxide (NTO) including at least one of a metal oxide, a metal nitride, and a metal oxynitride selected from , TaNx or a combination of two or more thereof,
In the step of forming the graphene layer, a composite of carbon and metal is formed in a boundary layer between the metal wiring layer and the graphene layer. 제12항에 있어서, 상기 원자층 증착(ALD) 공정은 O2 플라즈마 또는 오존을 산화제로서 사용하는 원자층 증착 공정인, 기판의 표면 처리 방법.The method of claim 12 , wherein the atomic layer deposition (ALD) process is an atomic layer deposition process using O2 plasma or ozone as an oxidizing agent.
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