KR102483237B1 - 기판 겹침 장치 및 기판 겹침 방법 - Google Patents

기판 겹침 장치 및 기판 겹침 방법 Download PDF

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Abstract

기판 겹침 장치로서, 일부가 접촉한 제1 기판 및 제2 기판의 접촉 영역을 일부에서부터 확장하여 제1 기판과 제2 기판을 서로 겹치는 기판 겹침 장치로서, 접촉 영역이 확장될 때, 적어도 제1 기판의 복수의 방향으로 생기는 변형량이 상이하고, 변형량의 차이에 의한 제1 기판 및 제2 기판의 사이의 위치 어긋남을 억제하는 억제부를 구비한다. 상기 기판 겹침 장치에 있어서, 억제부는 위치 어긋남의 양이 소정의 값 이하가 되도록 위치 어긋남을 억제해도 된다.

Description

기판 겹침 장치 및 기판 겹침 방법{SUBSTRATE STACKING DEVICE AND SUBSTRATE STACKING METHOD}
본 발명은 기판 겹침 장치 및 기판 겹침 방법에 관한 것이다.
기판을 적층하여, 적층 반도체 장치를 제조하는 기술이 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1: 일본 특허공개 2013-098186호 공보
겹치기 전에 기판을 위치 맞춤하더라도, 기판을 겹친 후에 관찰하면, 기판상의 회로가 서로 위치 어긋남 되어 있는 경우가 있다.
본 발명의 제1 양태에 있어서는, 제1 유지부에 유지된 제1 기판과 제2 유지부에 유지된 제2 기판이 접촉하는 접촉 영역을, 상기 제1 기판 및 상기 제2 기판의 일부에 형성한 후, 상기 제1 유지부에 의한 상기 제1 기판의 상기 유지를 해제함으로써, 접촉 영역을 일부에서부터 확장하여 제1 기판과 제2 기판을 서로 겹치는 기판 겹침 장치로서, 접촉 영역이 확장될 때, 적어도 제1 기판의 복수의 방향으로 생기는 변형량이 상이하고, 변형량의 차이에 의한 제1 기판 및 제2 기판의 사이의 위치 어긋남을 억제하는 억제부를 구비하는 기판 겹침 장치가 제공된다.
본 발명의 제2 양태에 있어서는, 제1 유지부에 유지된 제1 기판과 제2 유지부에 유지된 제2 기판이 접촉하는 접촉 영역을, 상기 제1 기판 및 상기 제2 기판의 일부에 형성한 후, 상기 제1 유지부에 의한 상기 제1 기판의 상기 유지를 해제함으로써, 접촉 영역을 일부에서부터 확장하여 제1 기판과 제2 기판을 서로 겹치는 기판 처리 방법으로서, 접촉 영역이 확장될 때, 적어도 제1 기판의 복수의 방향으로 생기는 변형량이 상이하고, 변형량의 차이에 의한 제1 기판 및 제2 기판의 사이의 위치 어긋남을 억제하는 억제 단계를 포함하는 기판 처리 방법이 제공된다.
상기의 발명의 개요는, 본 발명의 특징의 모두를 열거한 것은 아니다. 이들 특징 그룹의 서브 콤비네이션도 발명이 될 수 있다.
도 1은 기판 겹침 장치(100)의 모식도이다.
도 2는 기판(210)의 모식적 평면도이다.
도 3은 기판(210)을 겹치는 절차를 나타내는 흐름도이다.
도 4는 얼라이너(aligner, 300)의 모식적 단면도이다.
도 5는 얼라이너(300)의 모식적 단면도이다.
도 6은 얼라이너(300)의 모식적 단면도이다.
도 7은 얼라이너(300)의 모식적 단면도이다.
도 8은 얼라이너(300)의 모식적 단면도이다.
도 9는 기판(211, 213)의 겹침 과정을 나타내는 모식적 단면도이다.
도 10은 겹침 과정에 있는 기판(211, 213)의 모식도이다.
도 11은 겹침 과정에 있는 기판(211, 213)의 모식도이다.
도 12는 겹침 과정에 있는 기판(211, 213)의 모식도이다.
도 13은 적층 구조 기판(230)에 있어서의 위치 어긋남을 나타내는 도면이다.
도 14는 기판(210)에 있어서의 보정 방법을 나타내는 모식도이다.
도 15는 기판(210)에 있어서의 보정 방법을 나타내는 모식도이다.
도 16은 실리콘 단결정 기판(208)에 있어서의 보정 방법을 나타내는 모식도이다.
도 17은 실리콘 단결정 기판(209)에 있어서의 보정 방법을 나타내는 모식도이다.
도 18은 보정부(601)의 모식적 단면도이다.
도 19는 보정부(601)의 모식적 평면도이다.
도 20은 보정부(601)의 동작을 설명하는 모식도이다.
도 21은 보정부(601)에 의한 기판(211)의 보정을 설명하는 모식도이다.
도 22는 보정부(601)를 이용한 보정을 설명하는 모식도이다.
도 23은 보정부(601)의 동작을 설명하는 모식도이다.
도 24는 보정부(602)의 모식적 단면도이다.
도 25는 보정부(602)의 모식적 평면도이다.
도 26은 보정부(602)의 동작을 설명하는 모식도이다.
도 27은 보정부(603)의 모식적 단면도이다.
도 28은 보정부(603)의 동작을 설명하는 모식도이다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명한다. 하기의 실시 형태는 청구 범위에 따른 발명을 한정하는 것은 아니다. 실시 형태 중에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은 기판 겹침 장치(100)의 모식적 평면도이다. 기판 겹침 장치(100)는 케이스(110)와, 케이스(110)의 외측에 배치된 기판 카세트(120, 130) 및 제어부(150)와, 케이스(110)의 내부에 배치된 반송(搬送) 로봇(140), 얼라이너(300), 홀더 스토커(holder stocker, 400), 및 프리얼라이너(500)를 구비한다. 케이스(110)의 내부는 온도 관리되고 있으며, 예를 들면, 실온으로 유지된다.
일방의 기판 카세트(120)는 앞으로 겹쳐질 기판(210)을 수용한다. 타방의 기판 카세트(130)는 기판(210)을 겹쳐서 제작된 적층 구조 기판(230)을 수용한다. 기판 카세트(120, 130)는 케이스(110)에 대해서 개별로 착탈(着脫)할 수 있다.
기판 카세트(120)를 이용함으로써, 복수의 기판(210)을 일괄하여 기판 겹침 장치(100)에 반입할 수 있다. 또, 기판 카세트(130)를 이용함으로써, 복수의 적층 구조 기판(230)을 일괄하여 기판 겹침 장치(100)로부터 반출할 수 있다.
반송 로봇(140)은 케이스(110)의 내부에 있어서의 반송 기능을 담당한다. 반송 로봇(140)은 단독의 기판(210), 기판 홀더(220), 기판(210)을 유지한 기판 홀더(220), 기판(210)을 적층하여 형성한 적층 구조 기판(230) 등을 반송한다.
제어부(150)는 기판 겹침 장치(100)의 각 부를 서로 제휴시켜 통괄적으로 제어한다. 또, 제어부(150)는 외부로부터의 유저의 지시를 접수하여, 적층 구조 기판(230)을 제조하는 경우의 제조 조건을 설정한다. 또한, 제어부(150)는 기판 겹침 장치(100)의 동작 상태를 외부를 향해 표시하는 유저 인터페이스도 형성한다.
얼라이너(300)는, 각각이 기판(210)을 유지하고 대향하는 한 쌍의 스테이지를 가지고, 스테이지에 유지한 기판(210)을 서로 위치 맞춤한 후, 서로 접촉시켜 겹침으로써 적층 구조 기판(230)을 형성한다. 또, 후술하는 기판(210)의 보정이, 얼라이너(300)에 있어서 실행되는 경우도 있다.
또한, 기판 겹침 장치(100)의 내부에 있어서, 기판(210)은 기판 홀더(220)에 유지한 상태로 취급된다. 기판 홀더(220)는, 정전(靜電) 척(chuck) 등에 의해 기판(210)을 흡착하여 유지한다. 강도가 높은 기판 홀더(220)와 일체적으로 취급함으로써, 깨지기 쉬운 기판(210)의 손상을 방지하고, 기판 겹침 장치(100)의 동작을 고속화할 수 있다.
또한, 기판 홀더(220)는 알루미나 세라믹스 등의 경질(硬質) 재료에 의해 형성되고, 기판(210)의 면적과 대략 같은 넓이를 가지는 유지부와, 유지부의 외측에 배치된 가장자리부를 가진다. 또, 기판 홀더(220)는 기판 겹침 장치(100) 내에 복수 개 준비되고, 반입된 기판(210)을 1매씩 유지한다.
기판(210) 또는 적층 구조 기판(230)을 기판 겹침 장치(100)로부터 반출하는 경우, 기판 홀더(220)는 기판(210) 또는 적층 구조 기판(230)으로부터 분리된다. 따라서, 기판 홀더(220)는 기판 겹침 장치(100)의 내부에 머무르며, 반복 사용된다. 따라서, 기판 홀더(220)는 기판 겹침 장치(100)의 일부라고 생각할 수도 있다. 사용하고 있지 않은 기판 홀더(220)는, 홀더 스토커(400)에 수용하여 보관된다.
프리얼라이너(500)는 반송 로봇(140)과 협동하여, 반입된 기판(210)을 기판 홀더(220)에 유지시킨다. 또, 프리얼라이너(500)는 얼라이너(300)로부터 반출된 적층 구조 기판(230)을 기판 홀더(220)로부터 분리하는 경우에도 사용된다.
상기와 같은 기판 겹침 장치(100)에 있어서는, 소자, 회로, 단자 등이 형성된 기판(210) 외에, 미가공의 실리콘 웨이퍼, 화합물 반도체 웨이퍼, 유리 기판 등을 접합할 수도 있다. 접합은 회로 기판과 미가공 기판이어도, 미가공 기판끼리여도 된다. 접합되는 기판(210)은, 그 자체가, 이미 복수의 기판을 적층하여 형성된 적층 구조 기판(230)이어도 된다.
도 2는 기판 겹침 장치(100)에 있어서 겹쳐지는 기판(210)의 모식적 평면도이다. 기판(210)은 노치(214)와, 복수의 회로 영역(216) 및 복수의 얼라인먼트 마크(218)를 가진다.
노치(214)는 전체적으로 대략 원형의 기판(210)의 둘레 가장자리에 형성되어, 기판(210)에 있어서의 결정 방위를 나타내는 지표가 된다. 또, 기판(210)을 취급하는 경우는, 노치(214)의 위치를 검출함으로써, 기판(210)에 있어서의 회로 영역(216)의 배열 방향 등도 알 수 있다. 또한, 1매의 기판(210)에, 서로 상이한 회로를 포함하는 회로 영역(216)이 형성되어 있는 경우는, 노치(214)를 기준으로 하여, 회로 영역(216)을 구별할 수 있다.
회로 영역(216)은 기판(210)의 표면에, 기판(210)의 면방향으로 주기적으로 배치된다. 회로 영역(216)의 각각에는, 포토리소그래피(photolithography) 기술 등에 의해 형성된 반도체 장치, 배선, 보호막 등이 마련된다. 회로 영역(216)에는, 기판(210)을 다른 기판(210), 리드 프레임 등에 전기적으로 접속하는 경우에 접속 단자가 되는 패드(pad), 범프(bump) 등도 배치된다.
얼라인먼트 마크(218)는 기판(210)의 표면에 형성된 구조물의 일례이며, 회로 영역(216) 상호의 사이에 배치된 스크라이브 라인(scribe line, 212)에 겹쳐 배치된다. 얼라인먼트 마크(218)는 이 기판(210)을 적층 대상인 다른 기판(210)과 위치 맞춤하는 경우에 지표로서 이용된다.
도 3은 기판 겹침 장치(100)에 있어서 기판(210)을 적층하여 적층 구조 기판(230)을 제작하는 절차를 나타내는 흐름도이다. 기판 겹침 장치(100)에 있어서는, 우선, 프리얼라이너(500)에 있어서, 기판(211)을 기판 홀더(220)에 1매씩 유지 시킨다(스텝 S101).
기판(211)을 유지한 기판 홀더(노치(214))는, 기판(211)과 함께, 얼라이너(300)에 반입된다(스텝 S102). 그 다음에, 기판(211)에 대해서 겹쳐질 다른 기판(213)도, 기판 홀더(223)에 유지된 상태로, 얼라이너(300)에 반입된다.
도 4 내지 도 8은, 얼라이너(300)의 구조와 동작을 설명하는 도면이다. 우선, 얼라이너(300)의 구조에 대해 설명한다.
도 4는 기판(211, 213) 및 기판 홀더(221, 223)가 반입된 직후의 얼라이너(300)의 모습을 모식적으로 나타내는 단면도이다. 기판 겹침 장치(100)에 있어서의 얼라이너(300)는, 프레임(310), 상부 스테이지(322) 및 하부 스테이지(332)를 구비한다.
프레임(310)은 수평인 바닥면에 대해서 평행한 저판(底板, 312) 및 천판(天板, 316)과, 바닥판에 대해서 수직인 복수의 지주(支柱, 314)를 가진다. 저판(312), 지주(314) 및 천판(316)은, 얼라이너(300)의 다른 부재를 수용하는 직육면체의 프레임(310)을 형성한다.
상부 스테이지(322)는 천판(316)의 도면 중 하면에 하향으로 고정된다. 상부 스테이지(322)는 진공 척, 정전 척 등의 유지 기능을 가진다. 도시의 상태에 있어서, 상부 스테이지(322)에는, 이미, 기판(213)이 기판 홀더(223)와 함께 유지되어 있다.
천판(316)의 하면에는, 현미경(324) 및 활성화 장치(326)가 상부 스테이지(322)의 측방에 고정된다. 현미경(324)은 상부 스테이지(322)에 대향해서 배치된 하부 스테이지(332)에 유지된 기판(211)의 상면을 관찰할 수 있다. 활성화 장치(326)는 하부 스테이지(332)에 유지된 기판(211)의 상면을 청정화하는 플라스마를 발생시킨다. 플라스마에는, 예를 들면 산소 플라스마나 질소 플라스마를 이용된다. 또한, 이 활성화 장치(326 및 336)는 얼라이너(300)와 별개 장치로서 구비하고, 로봇에 의해 기판 및 기판 홀더를 얼라이너(300)로 반송하도록 해도 된다.
하부 스테이지(332)는 저판(312)의 상면에 배치된 X방향 구동부(331)에 포개진 Y방향 구동부(333)의 도면 중 상면에 탑재된다. 도시의 상태에 있어서, 하부 스테이지(332)에는, 이미, 기판(211)이 기판 홀더(221)와 함께 유지되어 있다. 기판 홀더(221)는 기판(211)을 계속 유지하고 있고, 기판(211)은 보정된 상태가 계속되고 있다.
X방향 구동부(331)는 저판(312)과 평행하게, 도면 중에 화살표 X로 나타내는 방향으로 이동한다. Y방향 구동부(333)는 X방향 구동부(331) 상에서, 저판(312)과 평행하게, 도면 중에 화살표 Y로 나타내는 방향으로 이동한다. 이들, X방향 구동부(331) 및 Y방향 구동부(333)의 동작을 조합함으로써, 하부 스테이지(332)는 저판(312)과 평행하게 이차원적으로 이동한다.
또, 하부 스테이지(332)는 저판(312)에 대해서 수직으로, 화살표 Z로 나타내는 방향으로 승강하는 승강 구동부(338)에 의해 지지된다. 이것에 의해, 하부 스테이지(332)는 Y방향 구동부(333)에 대해서 승강할 수 있다.
X방향 구동부(331), Y방향 구동부(333) 및 승강 구동부(338)에 의한 하부 스테이지(332)의 이동량은, 간섭계 등을 이용하여 정밀하게 계측된다. 또, X방향 구동부(331) 및 Y방향 구동부(333)는, 조동부(粗動部)와 미동부(微動部)의 2단 구성으로 해도 된다. 이것에 의해, 고정밀한 위치 맞춤과, 높은 스루풋(throughput)을 양립시켜, 하부 스테이지(332)에 탑재된 기판(211)의 이동을 정밀도 좋게 고속으로 접합할 수 있다.
Y방향 구동부(333)에는, 현미경(334) 및 활성화 장치(326)가, 각각 하부 스테이지(332)의 측방에 추가로 탑재된다. 현미경(334)은 상부 스테이지(322)에 유지된 하향 기판(213)의 하면을 관찰할 수 있다. 활성화 장치(336)는 상부 스테이지(322)에 유지된 기판(213)의 하면을 청정화하는 플라스마를 발생시킨다.
또한, 얼라이너(300)는 저판(312)에 대해서 수직인 회전축의 둘레로 하부 스테이지(332)를 회전시키는 회전 구동부, 및 하부 스테이지(332)를 요동시키는 요동 구동부를 추가로 구비해도 된다. 이것에 의해, 하부 스테이지(332)를 상부 스테이지(322)에 대해서 평행으로 함과 아울러, 하부 스테이지(332)에 유지된 기판(211)을 회전시켜, 기판(211)의 위치 맞춤 정밀도를 향상시킬 수 있다.
제어부(150)는, 미리, 현미경(324, 334)을 서로 교정해 둔다. 현미경(324, 334)은, 도 4에 함께 나타내는 것처럼, 현미경(324, 334)의 초점을 서로 맞춤으로써 교정된다. 이것에 의해, 얼라이너(300)에 있어서의 한 쌍의 현미경(324, 334)의 상대 위치가 측정된다.
이어서, 도 5에 나타내는 것처럼, 제어부(150)는 X방향 구동부(331) 및 Y방향 구동부(333)를 동작시켜, 현미경(324, 334)에 의해 기판(211, 213)의 각각에 마련된 얼라인먼트 마크(218)를 검출시킨다(도 3의 스텝 S103). 얼라인먼트 마크(218)는 현미경(324, 334)으로 기판(210)의 표면을 관찰함으로써 검출된다. 이렇게 하여, 상대 위치가 이미 알려진 현미경(324, 334)에 의해 기판(210)의 각각의 얼라인먼트 마크(218)를 검출함으로써, 기판(211, 213)의 상대 위치가 판명된다(스텝 S104). 따라서, 당해 상대 위치에 기초하여, 기판(211, 213)을 서로 위치 맞춤 할 수 있는 상태가 된다.
다음에, 도 6에 나타내는 것처럼, 제어부(150)는 한 쌍의 기판(211, 213)의 상대 위치를 기억한 채로, 한 쌍의 기판(211, 213)의 각각의 접합면을 화학적으로 활성화한다(도 3의 스텝 S105). 제어부(150)는, 우선, 하부 스테이지(332)의 위치를 초기 위치로 리셋한 후에 수평으로 이동시키고, 활성화 장치(326, 336)가 생성한 플라스마에 의해 기판(211, 213)의 표면을 주사시킨다. 이것에 의해, 기판(211, 213)의 각각의 표면이 청정화되어, 화학적인 활성이 높아진다. 이 때문에, 기판(211, 213)은 서로 접근한 것만으로 자율적으로 흡착하여 접합하는 상태가 된다.
또한, 상기의 예에서는, 하부 스테이지(332)에 유지된 기판(211)을 천판(316)에 지지된 활성화 장치(326)에서 발생시킨 플라스마 P에 드러나게 하여, 기판(211)의 표면을 청정화했다. 또, 상부 스테이지(322)에 유지된 기판(213)을, Y방향 구동부(333)에 탑재된 활성화 장치(336)에서 발생시킨 플라스마 P에 드러나게 하여, 기판(210)의 표면을 청정화했다.
또한, 활성화 장치(326, 336)는 현미경(324, 334)의 각각으로부터 멀어지는 방향으로 플라스마 P를 방사(放射)한다. 이것에 의해, 플라스마가 조사된 기판(211, 213)으로부터 발생한 파편이 현미경(324, 334)을 오염시키는 것이 방지된다.
또, 도시된 얼라이너(300)는, 기판(211, 213)을 활성화하는 활성화 장치(326, 336)를 구비하고 있지만, 얼라이너(300)와는 별개로 마련한 활성화 장치(326, 336)를 이용하여 미리 활성화한 기판(210)을 얼라이너(300)로 반입함으로써, 얼라이너(300)의 활성화 장치(326, 336)를 생략한 구조로 할 수도 있다.
또한, 기판(210)은 플라스마에 드러나게 하는 방법 외에, 불활성 가스를 이용한 스퍼터 에칭, 이온 빔 또는 고속 원자 빔 등에 의해 활성화할 수도 있다. 이온 빔이나 고속 원자 빔을 이용하는 경우는, 얼라이너(300)를 감압(減壓)하에 있어서 생성하는 것이 가능하다. 또 추가로, 자외선 조사, 오존 애셔(asher) 등에 의해 기판(210)을 활성화할 수도 있다. 또한, 예를 들면, 액체 또는 기체의 에천트(etchant)를 이용하여, 기판(210)의 표면을 화학적으로 청정화함으로써 활성화해도 된다.
다음에, 도 7에 나타내는 것처럼, 제어부(150)는 기판(211, 213)을 서로 위치 맞춤한다(도 3의 스텝 S106). 제어부(150)는, 우선, 처음에 검출한 현미경(324, 334)의 상대 위치와, 스텝 S103에 있어서 검출한 기판(211, 213)의 얼라인먼트 마크(218)의 위치에 기초하여, 기판(211, 213)의 얼라인먼트 마크(218)의 면방향의 위치가 일치하도록, 하부 스테이지(332)를 이동시킨다.
이어서, 도 8에 나타내는 것처럼, 제어부(150)는 승강 구동부(338)를 동작시켜서 하부 스테이지(332)를 상승시켜, 기판(211, 213)을 서로 접촉시킨다(스텝 S107). 이것에 의해, 기판(211, 213)의 일부가 접촉하여 접합한다.
또한, 기판(211, 213)의 표면은 활성화되어 있으므로, 일부가 접촉하면, 기판(211, 213)끼리의 분자간 힘에 의해, 인접하는 영역이 자율적으로 서로 흡착되어 접합된다. 따라서, 예를 들면, 상부 스테이지(322)에 있어서의 기판(213)의 유지를 개방함으로써, 기판(211, 213)의 접촉 영역 즉 기판(211, 213)이 접합된 영역은, 인접하는 영역으로 차례로 확대된다. 이것에 의해, 접합한 영역이 차례로 확장되어 가는 접합파(接合波)(본딩 웨이브, bonding wave)가 발생하여, 기판(211, 213)의 접합이 진행된다. 즉, 기판(211, 213)의 접촉 영역과 비접촉 영역의 경계가 비접촉 영역을 향해서 이동함으로써, 접합이 진행된다. 결국, 기판(211, 213)은 전면(全面)에 걸쳐서 접촉하고, 또한 접합된다(도 3의 스텝 S108). 이것에 의해, 기판(211, 213)은 적층 구조 기판(230)을 형성한다.
또한, 상기와 같이 기판(211, 213)의 접합 영역이 확대되어 가는 과정에서, 제어부(150)는 기판 홀더(223)에 의한 기판(213)의 유지를 해제해도 된다. 또, 상부 스테이지(322)에 의한 기판 홀더(223)의 유지를 해제해도 된다.
또한, 상부 스테이지(322)에 있어서 기판(213)을 개방하지 않고, 하부 스테이지(332)에 있어서 기판(211)을 개방함으로써, 기판(211, 213)의 접합을 진행시켜도 된다. 또한, 상부 스테이지(322) 및 하부 스테이지(332)의 쌍방에 있어서 기판(213, 211)을 유지한 채로, 상부 스테이지(322) 및 하부 스테이지(332)를 더욱 근접시킴으로써, 기판(211, 213)을 접합시켜도 된다.
이렇게 하여 형성된 적층 구조 기판(230)은, 반송 로봇(140)에 의해 얼라이너(300)로부터 반출되어(스텝 S109), 기판 카세트(130)에 수납된다. 또한, 기판 홀더(223)가 상측의 기판(213)의 유지를 개방했을 경우는, 당해 기판 홀더(223)가 상부 스테이지(322)에 계속 유지되어 있다.
적층 구조 기판(230)을 얼라이너(300)로부터 반출하는 단계에 있어서는, 하부 스테이지(332)에 유지된 기판 홀더(221)가, 기판(211)을 여전히 유지하고 있는 경우가 있다. 따라서, 그러한 경우는 적층 구조 기판(230)과 함께 기판 홀더(221)를 반출하고, 프리얼라이너(500)에 있어서 적층 구조 기판(230)과 기판 홀더(221)를 분리한 후에, 적층 구조 기판(230)을 기판 카세트(130)로 반송해도 된다.
도 9는 상기와 같은 얼라이너(300)에 의한 겹침 과정에 있어서의 기판(211, 213)의 상태를 나타내는 도면이다. 도 9에는, 도 3의 스텝 S107에 있어서, 기판(211, 213)이 접촉하기 시작한 시점의 상태가 나타내진다.
기판 홀더(222, 223)는 정전 척 등을 가져, 기판(211, 213)을, 각각 전체에서 흡착하여 유지한다. 따라서, 도면 중 하측에 나타내지는 기판 홀더(222)와 같이 유지면이 평탄한 경우, 기판(211)은 평탄하게 유지된다. 또, 도면 중 상측에 나타내지는 기판 홀더(223)와 같이, 유지면의 표면이 곡면(曲面), 예를 들면, 원통면, 구면, 포물면 등을 이루는 경우는, 흡착된 기판(213)도, 그러한 곡면을 이루도록 변형된다.
또한, 기판(211, 213) 중 적어도 일방을, 상기와 같이, 기판(211, 213)의 면방향에 대해 내측이 돌출하도록 변형시킨 상태로 접합함으로써, 기판(211, 213)의 접합이, 기판(211, 213)의 면방향에 대해 내측으로부터 외측을 향해 진행한다. 이것에 의해, 접합에 의해 형성된 적층 구조 기판(230)의 내부에 기포(보이드(void)) 등이 남는 것이 방지된다.
또, 기판(211, 213)을 겹침에 있어서, 기판(211, 213) 중 일방을 계속 유지하고, 타방을 개방하는 경우에는, 기판(211, 213)이 단체(單體)에서 예측되는 신장량의 불균일이 보다 큰 것, 보다 복잡한 것, 구조의 이방성(異方性)이 보다 높은 쪽을 계속 유지하고, 타방을 개방하여 겹치는 것이 바람직하다. 이것에 의해, 회로 영역(216)의 위치 어긋남의 보정이, 적층 구조 기판(230)에, 보다 반영되기 쉬워진다.
또한, 기판(211, 213)을 겹침에 있어서, 기판(211, 213)의 접합이 완료될 때까지, 얼라이너(300)에 의해 기판(211, 213)을 계속 유지해도 된다. 이 경우는, 기판(211, 213)을 유지하는 기판 홀더(221, 223) 또는 스테이지에 의한 기판(211, 213)의 위치 결정을 유지한 채로, 기판(211, 213)을 전면(全面)에 걸쳐서 꽉 누른다.
도 10 내지 도 12까지는, 도 9에 나타낸 기판(211, 213)의 겹침 과정에 있어서의 상태의 변화를 나타내는 도면이고, 도 9에 점선 Q로 나타낸 영역에 대응한다. 스텝 S108에 있어서 겹침이 진행하는 과정에 있어서, 기판(211, 213)이 서로 겹쳐진 접촉 영역과 기판(211, 213)이 서로 떨어져 있고 앞으로 겹쳐질 비접촉 영역과의 경계 K가, 기판(211, 213)의 중앙에서부터 둘레 가장자리부를 향해 이동한다.
이 때문에, 경계 K에 있어서는, 기판 홀더(223)에 의한 유지로부터 개방된 기판(213)에 불가피하게 신장 변형이 생긴다. 보다 구체적으로는, 경계 K에 있어서, 기판(213)의 두께 방향의 중앙의 면 A에 대해서, 기판(213)의 도면 중 하면측에 있어서는 기판(213)이 신장하고, 도면 중 상면측에 있어서는 기판(213)이 수축한다.
도 11은 도 10에 나타낸 상태로부터, 경계 K가, 기판(211, 213)의 둘레 가장자리부를 향해 이동한 상태를, 도 10과 같은 시점에서 나타낸다. 기판(211)에 대해서 접촉한 기판(213)은, 당초 접촉한 중앙부로부터, 당초는 하측의 기판(211)으로부터 떨어져 있던 둘레 가장자리부를 향해, 접촉 면적을 서서히 확대한다.
또, 도면 중에 점선으로 나타내는 것처럼, 기판(213)에 있어서, 기판(211)에 접합된 영역의 외단(外端)에 있어서는, 기판(213) 표면의 배율이, 기판(211)에 대해서 확대된 것처럼 변형한다. 이 때문에, 도면 중에 점선의 어긋남으로서 나타내는 것처럼, 기판 홀더(222)에 유지된 하측의 기판(211)과, 기판 홀더(223)로부터 개방된 상측의 기판(213)과의 사이에, 기판(213)의 신장량의 상위(相違)에 기인하는 위치 어긋남이 생긴다. 즉, 기판(211, 213)의 접촉 영역의 확대 방향에 따라 기판(213)의 변형량이 상이하고, 이 변형량의 차이에 의해, 기판(211, 213) 사이에 위치 어긋남이 생긴다. 접촉 영역의 확대 방향은, 접촉 영역의 경계의 접선(接線)에 수직인 방향, 접선 방향 및 경계를 따른 방향을 포함하고, 기판(211, 213)끼리가 중심에서부터 접촉했을 경우에는, 기판(211, 213)의 지름 방향 및 기판의 원주 방향을 포함한다.
도 12는 도 11에 나타낸 상태로부터, 기판(213)의 기판(211)에 대한 접합이 더 진행되어, 기판(211, 213)의 접합이 완료에 가까워진 상태를 나타낸다. 기판(211, 213)의 활성화된 면이 서로 접촉하면, 양자는 접합되어 일체화된다. 이 때문에, 접합의 계면에 있어서, 기판(211)과 기판(213)과의 사이에 생긴 위치 어긋남은, 접합에 의해 고정된다.
도 13은 상기와 같은 과정을 거쳐 기판(211, 213)을 겹침으로써 제작한 적층 구조 기판(230)에 있어서의 기판(211)의 기판(213)에 대한 위치 어긋남량을 나타내는 도면이다. 도면 중의 화살표는, 그 방향으로 위치 어긋남의 방향을, 그 길이로 위치 어긋남의 크기를 각각 나타낸다. 도시와 같이, 기판(211, 213)의 위치 어긋남은 적층 구조 기판(230)의 대략 전면에 걸쳐서 생겨 있고, 또한 적층 구조 기판(230)의 둘레 가장자리부에 가까워질수록, 위치 어긋남량은 커진다.
이 때문에, 기판(211, 213) 전체에 있어서, 위치 어긋남량은 변화하여 균일하게 안 된다. 따라서, 도 3에 나타낸 스텝 S106에 있어서 기판(211, 213) 전체의 위치 맞춤을 조정하더라도, 신장량의 불균일에 기인하는 기판(211, 213) 전체에서 위치 어긋남을 해소할 수 없다.
또한, 변형량에 불균일이 생기는 원인으로서, 기판에 강성(剛性) 분포가 생겨 있는 것 이외에, 이하의 것이 있다. 기판의 표면에 형성된 산화막층에 예를 들면 Cu와 같은 금속으로 이루어지는 접속부가 매립되어 있는 경우, 접합시에 두 개의 기판의 산화막 사이에 작용하는 분자간 힘과 접속부 사이에 작용하는 분자간 힘과의 사이에 차가 생기고, 이것에 의해, 본딩 웨이브의 진행 정도 즉 진행 속도나 진행량이 변화한다. 특히, 접속부의 표면이 산화막 표면보다도 아래에 위치하는 경우는 접속부 사이에서의 당기는 힘이 작아져, 본딩 웨이브의 진행이 느려진다.
이것을 방지하는 방법으로서, 도 10에서 나타낸 경계 K의 선상(線上)에 접속부를 배치함으로써 본딩 웨이브가 복수의 접속부를 통과하는 타이밍을 맞추는 것을 예시할 수 있다. 또, 전기적인 접속을 목적으로 하지 않는 더미의 접속부를 배치함으로써 본딩 웨이브의 진행 속도를 제어할 수도 있다. 또한, 기판에 강성의 분포가 있는 경우는, 그 강성 분포를 고려하여 접속부나 더미의 접속부를 배치해도 된다.
도 14는 기판(211)에 대해서 겹치는 경우에, 상기의 위치 어긋남의 보정을 목적으로 하여, 기판(211)으로부터 변경한 기판(501)의 레이아웃을 나타내는 모식도이다. 기판(501)에 있어서는, 같은 마스크를 이용한 노광을 반복하여 기판(501) 전체에 회로 영역(216)을 형성하는 경우에, 쇼트 맵(shot map)을 보정하여, 기판(211)과의 접촉 위치인 기판(501)의 중심에서부터 둘레 가장자리부를 향해서, 회로 영역(216)의 간격을 서서히 넓게 한다.
이것에 의해, 기판(501)을 기판(213)에 접합하는 경우에 생기는 위치 어긋남이, 기판(501) 자체의 레이아웃에 의해 보정되어, 적층 구조 기판(230) 전체에서, 회로의 위치 어긋남이 억제된다. 따라서, 기판(213)과 기판(501)을 적층하여 제조한 적층 구조 기판(230)을 다이싱한 후에 얻어지는 적층 반도체 장치의 수율을 향상시킬 수 있다.
도 15는 기판(211)에 대해서 겹치는 경우에, 상기의 위치 어긋남의 보정을 목적으로 하여, 기판(211)으로부터 변경한, 기판(502)의 레이아웃을 나타내는 모식도이다. 기판(502)에 있어서는, 같은 마스크를 이용한 노광을 반복하여 기판(502)에 회로 영역(216)을 형성하는 경우에, 기판(213)과의 접촉 위치인 기판(502)의 중심에서부터 둘레 가장자리부를 향해서, 즉, 본딩 웨이브의 진행 방향을 따라서, 기판(502)에 있어서의 구조물의 배율이 서서히 높아지도록, 노광 패턴을 광학적으로 제어하고 있다. 본딩 웨이브의 진행 방향은, 기판(502, 213)의 접촉 영역의 확대 방향 중 기판(502, 213)의 지름 방향을 따른 방향을 포함한다. 이 때문에, 기판(502)에 있어서는, 기판(502)의 둘레 가장자리부에 가까워질수록, 기판(502) 표면의 구조물의 배율이 높아진다.
이것에 의해, 기판(502)을 기판(213)에 접합하는 경우에 생기는 위치 어긋남이, 기판(502) 자체의 레이아웃에 의해 보정되어, 적층 구조 기판(230) 전체에서, 회로의 위치 어긋남이 억제된다. 따라서, 기판(213)과 기판(502)을 적층하여 제조한 적층 구조 기판(230)을 다이싱한 후에 얻어지는 적층 반도체 장치의 수율을 향상시킬 수 있다.
도 14 및 도 15에 나타내는 예에서는, 기판(501)의 0°방향 및 90°방향의 변형량에 비해서 45°방향의 변형량이 크기 때문에, 45°방향의 쇼트 간격을 조정했지만, 기판(501)의 변형량이 전(全)방위에 대해 같거나 또는 가까운 경우는, 전방위에 대해 쇼트 간격이나 쇼트 형상을 마찬가지로 조정할 수 있다. 또, 도 14 및 도 15에 있어서, 하나의 쇼트 내에 복수의 칩이 형성되어 있는 경우에는, 하나의 쇼트 내의 복수의 칩 사이의 간격이나 형상을, 기판(501) 또는 기판(502)의 중심에서부터 둘레 가장자리부를 향해서 변화하도록 조정해도 된다.
또, 예를 들면, 기판(502)에 있어서, 어느 방향의 변형량이 다른 방향의 변형량보다도 큰 경우에, 변형량의 상위를 보정하도록 변형시킨 상태로 기판을 노광하고, 노광 후에 변형을 해제함으로써 변형량의 상위를 보정해도 된다. 예를 들면, 노치(214)가 마련된 도면 중 상측을 0도라고 했을 경우에, 45도마다의 지름 방향의 변형량이 다른 방향의 변형량보다도 큰 것이 판명되었을 경우, 액츄에이터 등을 이용하여, 45도, 135도, 225도, 및 315도의 각 지름 방향으로 기판(502)을 수축시킨 상태로 노광하여 회로 영역(216)의 패턴을 전사한다.
여기서, 기판(502)을 수축시키는 경우는, 기판(502)이 평탄한 상태를 유지한 채로 수축함으로써, 노광에 의한 회로 영역(216)의 위치 어긋남이 생기는 것을 방지할 수 있다. 그러한 수축 방법으로서는, 예를 들면, 기판 홀더를 휘게 한 상태로 기판(502)을 수축시키고, 그 후, 기판 홀더를 휘게 한 상태를 해제하여 기판 홀더를 평탄하게 되돌림으로써, 결과적으로, 기판(502)을 평탄한 상태로 수축시킬 수 있다.
그 후, 액츄에이터에 의한 기판(502)의 변형을 해제함으로써 기판(502)의 수축을 제거함으로써, 기판(502)에 있어서의 특정의 지름 방향의 변형량을 보정할 수 있다. 또한, 노광에 있어서의 기판(502)의 변형량은, 기판(502)에 있어서 보정해야 할 보정량에 따라 결정된다.
또한, 기판(213)의 변형량이 큰 진행 방향에 대응하는 영역에 대한 보정을, 변형량이 작은 진행 방향에 대응하는 영역을 기준으로 해서 행했지만, 변형량이 큰 영역을 기준으로 하여 변형량이 작은 영역을 보정해도 된다. 또, 기준이 되는 변형량에 대한 차가 소정의 값 이상인 변형량을 가지는 영역에 생기는 위치 어긋남을 보정한다. 이 경우, 소정의 값은 위치 어긋남에 의해서 두 개의 기판의 접속부 사이에 전기적인 접속이 되지 않게 될 때의 값이며, 차가 소정의 값보다 작은 경우는 접속부끼리가 접속된다.
그런데, 기판(211, 213)에 있어서의 회로 영역(216)의 위치 어긋남의 원인이 되는 신장량의 불균일은, 기판(211, 213)의 지름 방향에 의존하는 변화와는 상이한 요인에 의해서도 생긴다. 도 16 및 도 17은, 실리콘 단결정 기판(208, 209)에 있어서의 결정 방위와 영률(Young's modulus)의 관계를 예시하는 도면이다.
도 16에 나타내는 것처럼, (100)면을 표면으로 하는 실리콘 단결정 기판(208)에 있어서는, 중심에 대한 노치(214)의 방향을 0°로 하는 X-Y좌표에 있어서, 0°방향 및 90°방향에 있어서 영률이 169GPa로 높고, 45°방향에 있어서는, 영률이 130GPa로 낮다. 이 때문에, 실리콘 단결정 기판(208)을 이용하여 제작한 기판(210)에 있어서는, 기판(210)의 원주 방향으로, 굽힘 강성의 불균일한 분포가 생긴다. 즉, 본딩 웨이브가 기판(210)의 중심에서부터 둘레 가장자리부를 향해서 진행했을 때의 진행 방향에 따라서, 기판(210)의 굽힘 강성이 다르다. 굽힘 강성은 기판(210)을 굽히는 힘에 대한 변형의 용이성을 나타내고 있으며, 탄성률이라고 해도 된다.
도 2에 나타내는 기판(210)에 있어서 굽힘 강성이 상이한 영역은, 도 10 내지 도 12까지를 참조하여 설명한 것처럼, 한 쌍의 기판(211, 213)을 겹쳐서 접합하는 과정에 있어서 생기는 변형의 크기가, 굽힘 강성에 따라 다르다. 이 때문에, 기판(211, 213)을 적층하여 제조한 적층 구조 기판(230)에 있어서는, 적층 구조 기판(230)의 원주 방향에 대해서 불균일한 회로 영역(216)의 위치 어긋남이 생긴다.
또, 도 17에 나타내는 것처럼, (110)면을 표면으로 하는 실리콘 단결정 기판(209)에 있어서는, 중심에 대한 노치(214)의 방향을 0°로 하는 X-Y좌표에 있어서, 45°방향의 영률이 가장 높고, 0°방향의 영률이 그것에 잇따른다. 또한, 90°방향에 있어서는, 실리콘 단결정 기판(209)의 영률이 가장 낮아진다. 이 때문에, 실리콘 단결정 기판(209)을 이용하여 제작한 기판(210)에 있어서는, 기판(210)의 원주 방향으로, 굽힘 강성이 불균일하면서 또한 복잡한 분포가 생긴다. 따라서, 도 16에 나타낸 실리콘 단결정 기판(208)과 마찬가지로, 기판(211, 213)을 적층하여 제조했을 경우에, 적층 구조 기판(230)에 있어서, 원주 방향으로 불균일한, 회로 영역(216)의 위치 어긋남이 생긴다.
이와 같이, 실리콘 단결정 기판(208, 209)을 이용하여 제작한 기판(211, 213)을 겹쳐서 적층 구조 기판(230)을 제조하는 경우는, 원주 방향으로 불균일한 신장량에 기인하는 회로 영역(216)의 위치 어긋남이 생긴다. 따라서, 기판(211, 213)을 겹쳐서 접합하기 전에, 기판(211, 213)의 불균일한 신장량에 기인하는 회로 영역(216)의 위치 어긋남을 보정한다.
도 16 및 도 17에서는, 노치(214)의 방향을 0°의 위치에 배치한 예를 나타냈지만, 노치(214)의 위치는 실리콘 단결정 기판(208, 209)의 결정 방위를 판별할 수 있도록 배치되어 있으면 되고, 결정 방위에 대해서 소정의 위치에 배치되어 있으면 된다. 또, 노치(214)를 기준으로 하여 X-Y좌표를 설정했지만, 실리콘 단결정 기판(208, 209)의 결정 방위 자체를 기준으로 하여 X-Y좌표를 설정해도 된다. 또, 도 16 및 도 17에서는, 실리콘 단결정 기판(208, 209)의 0°, 45°, 90°방향의 굽힘 강성을 나타냈지만, 예를 들면 결정 방위가 0°, 45°, 90°방향과 일치하지 않는 실리콘 단결정 기판을 이용하는 경우는, 결정 방위에 대한 굽힘 강성을 이용해도 된다.
또한, 상기와 같이, 신장량에 이방성을 가지는 기판(211, 213)을, 기판 홀더(221, 223) 또는 얼라이너(300)의 스테이지에 의해 기판(211, 213)을 유지한 상태로 기판(211, 213)을 겹치는 경우는, 기판(211, 213) 상호에서 결정 방위를 다르게 해도 된다. 예를 들면, 같은 결정 방위를 가지는 기판에, 45° 어긋난 배치로 회로 영역(216)을 형성하여 겹쳐도 된다. 이것에 의해, 기판(211, 213)의 강성의 이방성에 기인하는 회로 영역(216)의 어긋남은, 방향이 45° 회전할 뿐이고, 위치 어긋남으로서 나타나지 않는다. 또, 서로 상이한 결정 방위를 가지는 기판(211, 213)에 회로 영역을 형성하고, 겹쳐도 된다. 이와 같이, 결정 방위 등에 의존하는 다른 비선형 어긋남도, 조합에 따라서는, 결정 방위를 어긋나게 하는 것에 의해 보정할 수 있다.
기판(211, 213)의 신장량이 불균일하게 되는 다른 원인으로서, 기판(211, 213)의 두께의 고르지 않음이 있다. 기판(211, 213)에 있어서, 두께가 큰 영역은 굽힘 강성이 높고, 얇은 영역은 굽힘 강성이 낮다. 이 때문에, 보정하지 않고 기판(211, 213)을 겹쳤을 경우에는, 두께의 분포에 따른 신장량의 불균일에 기인하는 회로 영역(216)의 위치 어긋남이 생긴다.
또, 기판(211, 213)의 굽힘 강성에는, 기판(211, 213)상에 형성된 회로 영역의 구조도 영향을 준다. 기판(211, 213)에 있어서, 소자, 배선, 보호막 등이 퇴적된 회로 영역(216)은, 얼라인먼트 마크(218) 이외는 아무것도 형성되어 있지 않은 스크라이브 라인(212)과 비교하여 굽힘 강성이 높다. 스크라이브 라인(212)은 기판(211, 213)상에서 격자 모양으로 형성되어 있으므로, 스크라이브 라인(212)과 평행한 접은 자국이 생기는 굽힘에 대해서는 강성이 낮고, 스크라이브 라인(212)과 교차하는 접은 자국이 생기는 굽힘에 대해서는 강성이 높아진다.
이와 같이, 기판(211, 213)의 표면에 형성된 구조물에 의해서도, 겹치는 경우의 신장량의 불균일이 생긴다. 단, 환언하면, 기판(211, 213)상의 구조물의 레이아웃에 의해, 기판(211, 213)의 굽힘 강성의 불균일성을 보정할 수도 있다.
예를 들면, 기판(211, 213)의 빈 영역에, 더미의 패드, 범프 등의 접속부를 배치하여 굽힘 강성을 보강할 수 있다. 또, 하나의 칩 내에서의 범프나 회로 등의 구조물의 밀도나 배치를 조정함으로써 굽힘 강성의 불균일성을 보정할 수 있다. 예를 들면, 굽힘 강성이 높은 영역에 형성된 칩 내의 구조물의 밀도를 낮게 하고, 굽힘 강성이 낮은 영역에 형성된 칩 내의 구조물의 밀도를 높게 한다.
또, 다른 소자, 배선 등이 형성되어 있는 영역이어도, 보호막, 절연막 등을 형성하고, 그것들의 두께나 재료 등을 조정함으로써, 기판의 굽힘 강성을 보완할 수 있다. 또한, 스크라이브 라인(212)의 형상을, 직선에 의해 형성된 격자 이외의 형상으로 하고, 스크라이브 라인(212)에 의한 기판(211, 213)의 강성의 이방성을 완화해도 된다. 또, 예를 들면 도 16에 나타내는 실리콘 단결정 기판(208)에서는, 45°방향의 굽힘 강성이 낮은 것에 의해서, 겹쳐지는 기판에 대한 어긋남량 즉 변형량이 0°및 90°방향에 비해 큰 경우는, 도 14 및 도 15에 나타내는 것처럼, 쇼트나 칩의 간격 및 형상을 실리콘 단결정 기판(208)의 중심에서부터 둘레 가장자리부를 향해서 변화시킴으로써, 기판(211, 213)의 불균일한 신장량에 기인하는 회로 영역(216)의 위치 어긋남을 보정할 수 있다. 이것에 의해, 서로 겹쳐지는 한 쌍의 기판 사이의 위치 어긋남량을, 한 쌍의 기판의 회로가 서로 접합되는 소정의 범위 내에 넣을 수 있다.
또, 기판(211, 213)에 있어서는, 회로 영역(216) 등을 형성하는 과정이나 기판의 표면에 산화막을 형성하는 과정에서 생긴 응력에 유래하는 잔류 응력에 의해서도, 영역마다의 굽힘 강성이 상이한 경우가 있다. 또한, 회로 영역(216)을 형성하는 과정에서, 기판(211, 213)에는 휨 등의 변형이 생겨 있는 경우는, 변형에 따라서, 휨이 생겨 있는 영역마다 굽힘 강성의 불균일성이 생긴다. 상기와 같은 구조물에 의한 굽힘 강성의 균일화는, 이와 같은, 기판(211, 213) 자체의 상태에 의한 굽힘 강성의 불균일성의 보정에도 도움이 될 수 있다.
또한, 위치 어긋남을 보정하는 경우의 보정량은, 예를 들면, 기판 겹침 장치(100)를 이용하여, 제품과 같은 사양의 테스트 피스를 제작한 다음, 회로 영역(216)에 생긴 위치 어긋남량을 측정해도 된다. 이것에 의해 얻어진 측정치를 이용하여, 보정함으로써, 제품에 따른 보정을 효과적으로 실행할 수 있다.
또, 서로 겹쳐질 기판(211, 213)의 조합을 미리 정한 다음 기판(211, 213)을 서로 보정함으로써, 각 기판(211, 213)에 있어서의 신장량의 불균일을 상쇄시켜, 위치 어긋남의 보정량을 저감시킬 수 있는 경우가 있다. 반대로, 기판(211, 213)의 각각에 있어서 위치 어긋남을 보정해 둠으로써, 겹쳐지는 기판(211, 213)의 조합에 대한 제약을 없앨 수도 있다.
또, 기판(211, 213)의 각각의 강성 분포를 미리 검출 혹은 예측해 둠으로써, 기판(211, 213)을 서로 위치 맞춤을 행할 때, 기판 사이에서의 강성의 합계의 값이 동일해지도록, 혹은 강성의 합계의 값이 소정의 범위 내에 들어가도록, 기판끼리의 위치 맞춤을 행해도 된다. 이 경우, 서로 겹쳐지는 한 쌍의 기판의 일방의 기판의 결정 이방성 등에 기초한 강성 분포에 따라서, 타방의 기판의 쇼트, 칩, 및 회로 등의 구조물의 위치를 형성해도 된다.
또, 결정 방위가 동일 혹은 비슷한 기판끼리를 겹치는 경우는, 굽힘에 대한 강성 또는 탄성률이 동일 혹은 가까운 영역 즉 강성 또는 탄성률의 차가 소정의 임계치 이하인 영역끼리를 서로 대향시켜 겹침으로써, 강성 분포에 의한 변형량의 차가 기판 사이에 생기는 것이 억제된다. 여기서 소정의 임계치란, 강성의 차에 의해 두 개의 기판 사이에 생기는 위치 어긋남에 의해서 두 개의 기판의 접속부 사이에 전기적인 접속이 되지 않게 될 때의 값이며, 임계치보다 큰 경우는 접속부끼리가 접속되지 않는다. 이 경우, 한 쌍의 기판을 스테이지 혹은 기판 홀더에 유지한 상태로 부분적으로 접촉시킨 후, 한 쌍의 기판의 각각의 유지를 해제하는 것이 바람직하다.
또한, 일방의 기판이 회로 형성시나 산화막 형성시에 생긴 응력 등에 의해 비선형 배율 변형이 생겨 있는 경우는, 타방의 기판으로서, 본딩 웨이브의 과정에서 생기는 변형 상태가 일방의 기판에 정합하는, 즉, 변형된 결과, 타방의 기판의 회로의 위치가 일방의 기판의 회로의 위치에 정합하는 기판을 선택한다. 이와 같이, 초기 변형을 가지는 기판의 변형 상태에 대응하는 강성 분포를 가지는 기판을 선택함으로써, 기판 사이의 위치 어긋남을 억제할 수 있다. 이 경우, 상기한 일방의 기판을 스테이지 또는 기판 홀더에 고정시켜 두고, 타방의 기판의 유지를 해제함으로써 일방의 기판에 접합하는 것이 바람직하다.
또, 적어도 한 쌍의 기판(211, 213)의 주위의 기압을 조정하는 기압 조정부를 마련해도 된다. 기압 조정부는 한 쌍의 기판(211, 213)의 일방의 기판(211)의 변형의 분포에 따라 한 쌍의 기판(211, 213)에 존재하는 기체의 양을 조정함으로써, 한 쌍의 기판(211, 213) 중 적어도 일방의 변형량을 제어할 수 있다. 예를 들면 한 쌍의 기판(211, 213)의 주위를 감압하면, 한 쌍의 기판(211, 213) 사이에 존재하는 기체(氣體)로부터 받는 압력을 저감시킬 수 있다. 이것에 의해, 이 압력에 의한 기판(211)의 변형량을 작게 할 수 있다. 예를 들면 도 16에 나타내는 실리콘 단결정 기판(208)에 있어서, 45°방향의 굽힘 강성이 낮은 것에 의해서, 겹쳐지는 기판에 대한 어긋남량 즉 변형량이 0°및 90°방향에 비해 큰 경우, 45°방향의 영역의 주위를 감압함으로써, 0°및 90°방향의 영역과의 변형량의 차를 작게 할 수 있다.
또한, 한 쌍의 기판(211, 213) 중 적어도 일방의 활성화 정도를 조정함으로써, 당해 일방의 기판의 강성 분포에 기인하는 변형량의 불균일을 억제할 수 있다. 예를 들면, 도 16에 나타내는 실리콘 단결정 기판(208)에 있어서, 45°방향의 굽힘 강성이 낮은 것에 의해서 변형량이 0°및 90°방향에 비해 큰 경우, 45°방향의 영역의 활성화 정도를 올림으로써, 0°및 90°방향의 영역에 비해 타방의 기판으로의 흡착력이 향상된다. 이것에 의해, 45°방향의 영역의 변형량을 조정할 수 있다. 이 경우, 활성화 정도가 조정되는 일방의 기판을 스테이지 또는 기판 홀더로부터 개방하고, 타방의 기판을 스테이지 또는 기판 홀더에 유지해 두는 것이 바람직하다. 활성화 정도는, 플라스마의 조사 시간, 플라스마의 조사량, 활성화 후의 경과 시간 및 플라스마의 종류 등을 조정함으로써 조정된다. 즉, 조사 시간을 길게 하거나, 조사량을 많이 하거나, 또는 경과 시간을 짧게 함으로써, 활성화 정도를 올릴 수 있다.
또한, 상기와 같이 하여 기판(211, 213)의 각각에 있어서 하는 보정에 더하여, 기판(211, 213)을 겹치는 단계에 있어서도, 기판(211, 213)의 신장량의 불균일을 보정할 수 있다. 도 18은 얼라이너(300)에 있어서, 기판(211, 213)을 겹치는 단계에서 신장량의 불균일을 보정할 수 있는 보정부(601)의 모식도이다. 또한, 추가로, CMOS의 구성요소인 PMOS와 NMOS의 최적면(最適面) 방위를 고려한 HOT(Hybrid-Orientation Technology)의 패턴 배치를 고려한 최적인 접합해(解)를 이용해도 된다.
도 18은 얼라이너(300)에 있어서 기판(211, 213)을 보정하는 경우에 사용할 수 있는 보정부(601)의 모식도이다. 보정부(601)는 얼라이너(300)에 있어서, 하부 스테이지(332)에 조립된다.
보정부(601)는 베이스부(411), 복수의 액츄에이터(412) 및 흡착부(413)를 포함한다. 베이스부(411)는 액츄에이터(412)를 통해서 흡착부(413)를 지지한다. 액츄에이터(412)는 하부 스테이지(332)의 면방향으로 복수 배치되고, 제어부(150)의 제어하에, 외부로부터 펌프(415) 및 밸브(416)를 통해서 작동 유체를 개별로 공급받아, 개개에 상이한 작동량으로 신축한다.
흡착부(413)는 진공 척, 정전 척 등의 흡착 기구를 가져, 기판(211)을 유지한 기판 홀더(221)를 상면에 흡착한다. 이것에 의해, 기판(211), 기판 홀더(221) 및 흡착부(413)는 일체화된다.
또, 흡착부(413)는 링크를 통해서 복수의 액츄에이터(412)에 결합된다. 또, 흡착부(413)의 중앙은, 지주(414)에 의해 베이스부(411)에 결합된다. 보정부(601)에 있어서 액츄에이터(412)가 동작했을 경우, 액츄에이터(412)가 결합된 영역마다 하부 스테이지(332)의 두께 방향으로 변위(變位)한다.
도 19는 보정부(601)의 모식적 평면도로서, 보정부(601)에 있어서의 액츄에이터(412)의 레이아웃을 나타내는 도면이다. 보정부(601)에 있어서, 액츄에이터(412)는 지주(414)를 중심으로 하여 방사 모양으로 배치된다. 또, 액츄에이터(412)의 배열은, 지주(414)를 중심으로 하는 동심원 모양으로도 취할 수 있다. 액츄에이터(412)의 배치는 도 19에 나타내는 것으로 한정되지 않고, 예를 들면 격자 모양으로 배치해도 된다.
도 20은 보정부(601)의 동작을 설명하는 도면이다. 도시와 같이, 기판(211)을 유지한 기판 홀더(221)를 흡착부(413)에 흡착한 상태로, 밸브(416)를 개별로 개폐함으로써, 얼라이너(300)의 하부 스테이지(332)에 있어서, 기판(211)을 변형시킬 수 있다.
도 19에 나타낸 것처럼, 액츄에이터(412)는 동심원 모양, 즉, 하부 스테이지(332)의 원주 방향으로 배열되어 있다고 간주할 수 있다. 따라서, 도 19에 점선 M로 나타내는 것처럼, 원주마다의 액츄에이터(412)를 그룹으로 하여, 중심에 가까워질수록 신장량을 크게 함으로써, 도 20에 나타내는 것처럼 흡착부(413)의 표면에 있어서 중앙을 융기시켜, 구면, 포물면 등으로 변형시킬 수 있다. 이것에 의해, 흡착부(413)에 유지된 기판 홀더(221) 및 기판(211)도, 구면, 포물면 등으로 변형된다.
도 21은 보정부(601)에 의한 보정을 설명하는 모식도이다. 도 20에 있어서는, 도 9와 마찬가지로, 겹침 과정에 있는 기판(211, 213)의 일부가 나타내진다.
겹침 과정에 있어서, 기판(211)에 대해서 겹쳐지는 기판(213)은, 도 10~12를 참조하여 이미 설명한 것처럼, 이미 기판(211)에 겹쳐진 영역과, 기판(211)으로부터 떨어져 있고 앞으로 겹쳐질 영역과의 경계 K에 있어서, 기판(211)에 접합되는 도면 중 하면이 신장되는 변형을 일으킨다. 이것에 대해서, 보정부(601)가 동작한 상태에 있어서는, 기판(211)의 중앙측이 외주측보다도 돌출되어, 기판(211)은 전체적으로 구면 또는 포물면을 이룬다. 이 때문에, 도면 중에 점선으로 나타내는 것처럼, 기판(213)에 대해서 접합되는 기판(211)의 도면 중 상면은, 평탄한 상태와 비교하면 확장된다
이와 같이, 보정부(601)가 동작함으로써, 쌍방의 기판(211, 213)의 접합면이 신장하는 변형을 일으키므로, 기판(211, 213) 상호의 사이에서, 회로 영역(216)의 위치 어긋남이 보정된다. 또한, 보정부(601)에 있어서, 액츄에이터(412)는 각각 개별로 제어할 수 있다. 따라서, 보정해야 할 기판(211)의 신장량의 분포가 불균일한 경우도, 기판(211)의 영역마다 상이한 보정량으로 보정할 수 있다. 복수의 액츄에이터(412)의 구동량 즉 변위량은, 기판(211, 213) 중 적어도 일방의 면 내에서의 변형량의 차에 의해 생기는 기판(211, 213) 사이의 위치 어긋남량에 따라 설정된다. 이 때, 상기한 것처럼, 접합되는 두 개의 기판(211, 213)과 동등의 사용의 기판을 이용하여 시험적으로 접합했을 때의 위치 어긋남량의 결과를 이용해도 된다.
예를 들면 도 16에 나타내는 실리콘 단결정 기판(208)과 마찬가지로, 기판(213)에 있어서 45°방향의 굽힘 강성이 낮은 것에 의해서 어긋남량이 0°및 90°방향에 비해 큰 경우는, 기판(213)의 45°방향의 영역에 대응하는 기판 홀더(221)의 부분의 높이 위치가 0°및 90°방향의 영역에 대응하는 부분의 높이 위치보다도 상대적으로 높아지도록, 액츄에이터(412)를 제어한다. 이것에 의해, 기판(213)의 45°방향의 영역과 그것에 대응하는 기판(211)의 영역과의 사이의 공기층을 얇게 할 수 있어, 그 공기층으로부터 받는 저항을 낮게 할 수 있기 때문에, 실리콘 단결정 기판(208)의 강성 분포의 불균일 정도에 기인하는 면 내에서의 변형량의 차를 작게 할 수 있다.
또는, 기판(213)에 있어서 45°방향의 굽힘 강성이 낮음으로써 어긋남량이 0°및 90°방향에 비해 큰 경우, 기판(213)의 45°방향의 영역에 대응하는 기판 홀더(221)의 부분의 높이 위치를 0°및 90°방향의 영역에 대응하는 부분의 높이 위치보다도 상대적으로 낮게 함으로써, 기판(211)의 45°방향의 영역을 신장시킨다. 이 고저차(高低差)는, 기판(213)의 45°방향의 영역의 변형량에 따라 설정된다.
도 22는 신장량의 불균일한 분포에 기인하여 적층 구조 기판(230)에 생긴 회로 영역(216)의 위치 어긋남의 다른 분포를 나타내는 도면이다. 기판의 결정 방위, 스크라이브 라인에 있어서의 물성(物性)의 차이 등에 기인하는 위치 어긋남은, 도면 중에 점선 R로 나타내는 것처럼, 적층 구조 기판(230)에 있어서 평행하게 분포한다.
도 23은 상기와 같이, 위치 어긋남량의 분포에 이방성이 생겨 있는 경우의 보정을, 보정부(601)에 의해 실행하는 방법을 나타낸다. 도시와 같이, 특정의 방향으로 분포하는 위치 어긋남을 보정하는 경우는, 도 19에 점선 N으로 나타내는 것처럼, 일렬로 늘어선 액츄에이터(412)를 신장시키고, 보정부(601)의 흡착부(413)를 원통 모양으로 변형시킨다. 예를 들면, 이 위치 어긋남이 기판의 결정 방위에 기인하고 있고, 결정 방향이 도 22의 점선 R을 따라서 있는 경우, 점선 R에 직교하는 선에서 기판(211)을 만곡(灣曲)시킨다. 이것에 의해, 기판(211)에 겹쳐지는 기판의 본딩 웨이브의 진행 방향이 결정 방향을 따른다. 이것에 의해, 기판(211)에는, 흡착부(413)가 이루는 원통면의 원주 방향에 한해서 신장하는 변형을 일으킨다. 이것에 의해, 기판(211)에 있어서의 특정 방향의 위치 어긋남을 보정할 수 있다.
또한, 보정부(601)를 이용했을 경우는, 액츄에이터(412)에 공급하는 작동 유체의 양에 따라 보정량을 연속적으로 변화시킬 수 있다. 그렇지만, 보정 방법 및 보정량이 동등한 많은 수의 기판(211)을 겹치는 경우는, 보정량을 반영한 형상을 가지는 유지면에서 기판(211)을 유지하는 기판 홀더(221)를 준비함으로써, 보정부(601)를 가지고 있지 않은 단순한 얼라이너(300)에 의해, 위치 어긋남량을 보정하면서 기판(211)의 겹칠 수 있다. 또, 기판 홀더(221)에, 기판(211)의 신장량의 불균일성을 작게 하는 특성을 주어, 기판 홀더(221)에 기판(211)을 유지시킴으로써, 불균일한 신장량을 보정해도 된다.
예를 들면, 기판(211)의 굽힘 강성이 높은 부분에 대응하는 부분의 강성이 낮고, 기판(211)의 굽힘 강성이 낮은 부분에 대응하는 부분의 강성이 높은 기판 홀더(221)로 기판(211)을 유지함으로써, 기판(211)의 면 내에서의 굽힘 강성의 차를 소정의 범위 내로 할 수 있다. 이 소정의 범위는, 본딩 웨이브 중에 기판(211)에 변형이 생긴 상태로, 기판(211)의 적어도 강성이 낮은 영역의 회로와 기판(211)이 겹쳐지는 기판의 회로가 서로 접합 가능해지는 범위이다.
또, 상기의 예에서는, 하부 스테이지(332)에 보정부(601)를 마련하는 경우에 대해 설명했다. 그렇지만, 보정부(601)를 상부 스테이지(322)에 마련하고, 도면 중 상측의 기판(213)을 보정해도 된다. 또한, 하부 스테이지(332) 및 상부 스테이지(322)의 양방에 보정부(601)를 마련하고, 양방의 기판(211, 213)에서 보정을 실행해도 된다. 또 추가로, 이미 설명한 다른 보정 방법, 혹은 그곳에서 설명하는 다른 보정 방법을, 상기의 보정 방법과 병용해도 된다.
또한, 기판 홀더(221)가 아니고, 혹은 기판 홀더(221)에 더하여, 기판(211)을 유지하는 스테이지 등의 유지부에 있어서의 유지면을, 목표로 하는 보정량을 반영한 곡면으로 해도 된다. 또 추가로, 기판 홀더(221)를 이용하는 일 없이 기판(211)을 겹치는 경우도, 기판(211)을 유지하는 스테이지 등의 유지부에 있어서의 유지면을, 목표로 하는 보정량을 반영한 곡면으로 함으로써 기판(213)의 신장 모양의 불균일성을 억압할 수 있다.
또, 상기한 어느 방법을 대신하여, 혹은, 상기한 어느 방법에 더하여, 접합시의 변형량의 불균일에 기인하는 어긋남을, 기판(211)의 온도를 조절함으로써 보정해도 된다. 이 경우, 예를 들면 기판의 45도 방향의 부분의 변형량이 다른 부분에 비해 큰 경우, 이 부분을 가열함으로써 신장시키거나, 또는 45도 방향의 부분 이외의 부분을 냉각함으로써 수축시킨다.
도 24는 일방의 기판(211)의 변형량이 다른 진행 방향보다도 큰 진행 방향에 대응하는 영역의 기판(213)으로의 접촉의 진행을 제어하는 예의 하나로서, 다른 보정부(602)의 모식적 단면도이다. 보정부(602)는 얼라이너(300)의 상부 스테이지(322)에서 사용되는 기판 홀더(223)에 조립된다.
보정부(602)는 기판 홀더(223)에 마련되고, 기판 홀더(223)에 유지된 기판(213)을 향해 개구된 복수의 개구부(426)를 포함한다. 개구부(426)의 각각의 일단은, 상부 스테이지(322)를 통과하여, 밸브(424)를 통해서 압력원(壓力源)에 연통한다. 압력원(422)은 예를 들면, 압축된 건조 공기 등의 가압 유체이다. 밸브(424)는 제어부(150)의 제어하에 개별로 개폐된다. 밸브(424)가 열렸을 경우는, 대응하는 개구부(426)로부터 가압 유체가 분사된다.
도 25는 보정부(602)에 있어서의 개구부(426)의 레이아웃을 나타내는 도면이다. 개구부(426)는 기판 홀더(223)에 있어서 기판(213)을 유지하는 유지면 전체에 배치된다. 따라서, 밸브(424) 중 어느 것을 개방함으로써, 기판 홀더(223)의 유지면에 있어서의 임의의 위치에서, 가압 유체를 도면 중 하부를 향해 분사할 수 있다.
기판 홀더(223)는, 예를 들면 정전 척에 의해 기판(213)을 유지한다. 정전 척은 전력 공급을 차단함으로써 흡착력을 해소할 수 있지만, 잔류 전하 등에 의해 유지하고 있던 기판(213)이 개방될 때까지 타임 래그(time lag)가 생긴다. 이에, 정전 척으로의 급전을 차단한 직후에, 기판 홀더(223) 전체의 개구부(426)로부터 가압 유체를 분사하고, 기판(213)을 즉석에서 개방할 수 있다.
도 26은 보정부(602)의 보정 동작을 설명하는 모식도이다. 도 26에 있어서는, 도 9와 마찬가지로, 겹침 과정에 있는 기판(211, 213)의 일부가 나타내진다.
겹침 과정에 있어서, 기판(211)에 대해서 겹쳐지는 기판(213)은, 도 10~12를 참조하여 이미 설명한 것처럼, 이미 기판(211)에 겹쳐진 영역과, 기판(211)으로부터 떨어져 있고 앞으로 겹쳐질 영역과의 경계 K에 있어서, 기판(211)에 접합되는 도면 중 하면이 신장되는 변형을 일으킨다. 여기서, 기판(213)에 있어서 변형이 생겨 있는 경계 K 부근의 영역에, 보정부(602)에 의해, 도면 중 상방으로부터 가압 유체(427)를 분사하면, 기판(213)이 타방의 기판(211)을 향해 밀려서 변형량이 감소한다. 이것에 의해, 가압 유체를 내뿜은 지점에 있어서, 기판(213)의 신장량을 보다 작게 하는 보정을 할 수 있다.
이와 같이, 보정부(602)가 동작함으로써, 기판(213)에 있어서의 신장 변형을 억제할 수 있으므로, 기판(211, 213) 상호의 사이에서, 신장량의 불균일에 기인하는 회로 영역(216)의 위치 어긋남을 보정할 수 있다. 또한, 보정부(602)에 있어서, 개구부(426)는 개별로 가압 유체를 분사할 수 있다. 따라서, 보정해야 할 기판(213)의 신장량의 분포가 불균일한 경우도, 기판(213)의 영역마다 상이한 보정량으로 보정할 수 있다.
따라서, 보정부(602)를 구비한 얼라이너(300)에 있어서는, 기판(213)의 결정 방위, 구조물의 배치, 두께의 분포 등의 정보에 기초하여 강성의 불균일을 미리 조사하여, 예를 들면, 기판(213)에 있어서, 굽힘 강성이 낮은 영역 및 굽힘 강성이 높은 영역 중 어긋남량이 높은 쪽의 영역에 대해서 개구부(426)로부터 가압 유체를 내뿜어, 기판(213)의 신장량을 보정할 수 있다. 이것에 의해, 기판(211, 213)을 겹쳐서 제작한 적층 구조 기판(230)에 있어서의 회로 영역(216)의 위치 어긋남을 억제할 수 있다.
예를 들면, 기판(213)의 굽힘 강성이 높은 영역의 쪽이 어긋남량이 큰 경우, 도 21에 나타낸 보정부(602)의 볼록량 혹은 곡율(曲率)이, 기판(213)의 굽힘 강성이 낮은 영역에서의 어긋남량을 보정할 수 있도록 저(低)강성 영역을 기준으로 정해져 있는 경우에는, 고강성 영역에 가압 유체를 내뿜음으로써, 고강성 영역에 있어서의 어긋남량을 작게 할 수 있다.
또한, 상기의 예에서는, 상부 스테이지(322)에 보정부(602)를 마련하는 경우에 대해 설명했다. 그렇지만, 하부 스테이지(332)에 유지된 기판(211)이 변형하는 구조의 얼라이너(300)에서는, 보정부(602)를 하부 스테이지(332)에 마련하고, 도면 중 하측의 기판(211)의 신장량을 보정해도 된다. 또한, 하부 스테이지(332) 및 상부 스테이지(322)의 양방에 보정부(602)를 마련하고, 양방의 기판(211, 213)에서 보정을 실행해도 된다.
또 추가로, 이미 설명한 다른 보정 방법, 혹은, 앞으로 설명하는 다른 보정 방법을, 상기의 보정 방법과 병용해도 된다. 추가로, 또한, 보정부(602)를, 도 18에 나타낸 보정부(601)와 함께 얼라이너(300)에 조립하여 사용할 수도 있다.
도 27은 다른 보정부(603)의 모식적 단면도이다. 보정부(603)는 얼라이너(300)에서 사용되는 기판 홀더(221, 223)에 조립되어 있다.
보정부(603)는 스위치(434), 정전 척(436), 및 전압원(432)을 가진다. 정전 척(436)은 기판 홀더(221, 223)에 매설된다. 정전 척(436)의 각각은, 개별의 스위치(434)를 통해서, 공통의 전압원(432)에 결합된다. 이것에 의해, 정전 척(436)의 각각은, 제어부(150)의 제어하에 개폐되는 스위치(434)가 닫혔을 경우에, 기판 홀더(221, 223)의 표면에서 흡착력을 발생하여, 기판(211, 213)을 흡착한다.
보정부(603)에 있어서의 정전 척(436)은, 도 25에 나타낸 보정부(602)의 개구부(426)와 마찬가지로, 기판 홀더(221, 223)에 있어서 기판(213)을 유지하는 유지면 전체에 배치된다. 이것에 의해, 기판 홀더(221, 223)는 각각 복수의 흡착 영역을 가진다. 따라서, 스위치(434) 중 어느 것이 닫혔을 경우에, 대응하는 정전 척(436)이 흡착력을 발생하여, 기판 홀더(223)의 유지면에 있어서의 임의의 위치에서, 기판(211, 213)에 대해서 흡착력을 작용시킨다. 또한, 모든 스위치(434)를 닫았을 경우는, 모든 정전 척(436)이 흡착력을 발생하여, 기판(211, 213)을 기판 홀더(221, 223)에 강고하게 유지시킨다.
도 28은 보정부(603)의 보정 동작을 설명하는 도면이다. 도 28에 있어서는, 도 9와 마찬가지로, 겹침 과정에 있는 기판(211, 213)의 일부가 나타내진다.
겹침 과정에 있어서, 기판(211)에 대해서 겹쳐지는 기판(213)은, 도 10~12를 참조하여 이미 설명한 것처럼, 이미 기판(211)에 겹쳐진 영역과, 기판(211)으로부터 떨어져 있고 앞으로 겹쳐질 영역과의 경계 K에 있어서, 기판(211)에 접합되는 도면 중 하면이 신장되는 변형을 일으킨다. 여기서, 기판(213)에 있어서 변형이 생겨 있는 경계 K 부근의 영역에 있어서, 보정부(603)에 의해, 도면 중 상방으로부터 기판(213)에 대해서 흡착력을 작용시키면, 도면 중에 점선으로 나타내는, 보정을 하지 않았던 경우의 변형에 대해서, 보다 큰 변형이 기판(213)에 생긴다. 이것에 의해, 정전 척(436)을 동작시킨 지점에 있어서, 기판(213)의 신장량을 보다 크게 하는 보정을 할 수 있다.
기판의 강성 분포에 기인하는 어긋남량 즉 변형량이 큰 부분에 대해서 이 보정을 행한다. 예를 들면, 도 16에 나타내는 실리콘 단결정 기판(208)에 있어서, 45°방향의 굽힘 강성이 낮은 것에 의해서 어긋남량이 0°및 90°방향에 비해 큰 경우는, 기판 홀더(223)의 복수의 정전 척(436) 중 45°방향에 대응하는 정전 척(436)의 흡착력을 0°및 90°방향에 대응하는 정전 척(436)의 흡착력보다도 크게 한다.
또, 기판 홀더(223)로의 기판(213)의 흡착을 해제함으로써 한 쌍의 기판(211, 213)을 서로 겹치는 과정에 있어서, 하부 스테이지(332)에 있어서의 기판 홀더(221)에 의한 기판(211)의 유지를 부분적으로 해제하면, 당해 영역에 있어서는, 상측의 기판(213)에 따라, 하측의 기판(211)이 기판 홀더(221)로부터 떠오른다. 이것에 의해, 하측의 기판(211)에 있어서의 변형이 완화되어, 신장량을 보다 작게 하는 보정을 할 수 있다.
기판의 강성 분포에 기인하는 어긋남량 즉 변형량이 큰 부분에 대해서 이 보정을 행한다. 예를 들면, 도 16에 나타내는 실리콘 단결정 기판(208)에 있어서, 45°방향의 굽힘 강성이 낮은 것에 의해서 어긋남량이 0°및 90°방향에 비해 큰 경우는, 기판 홀더(221)의 복수의 정전 척(436) 중 45°방향에 대응하는 정전 척(436)을, 한 쌍의 기판(211, 213)의 접촉의 진행 정도에 맞춰 차례로 해제한다. 이와 같이, 하부 스테이지(332)에 유지되는 기판(211)에 대한 유지력을 기판(211)의 강성 분포에 따라 설정, 변경 및 제어함으로써, 기판 내에서의 강성 분포에 기인하는 변형량의 차를 작게 할 수 있다.
이와 같이, 보정부(603)가 동작함으로써, 기판(211, 213)에 있어서의 신장 변형을 촉진 또는 억제할 수 있다. 또, 기판 홀더(221, 223) 전체에 배치된 정전 척(436)은, 개별로 흡착력을 발생 또는 차단할 수 있다. 따라서, 기판(211, 213)에 있어서의 신장량의 불균일이 복잡하게 분포하고 있는 경우라도, 보정부(603)에 의해 보정할 수 있다.
또한, 상기의 예에서는, 하부 스테이지(332)가 유지하는 기판(211)에 대해서, 상부 스테이지(322)에 의한 기판(213)의 유지를 단번에 개방함으로써, 기판(213)의 자율적인 접합에 의해 기판(211, 213)을 겹쳤었다. 그렇지만, 정전 척(436)의 흡착력을, 상부 스테이지(322)의 면방향에 대해 기판의 중심부에서부터 외측을 향해 차례로 소거함으로써, 기판(213)의 자율적인 접합을 억제하여, 기판(211, 213)이 접합된 영역의 퍼짐 즉 접촉의 진행 정도를 제어해도 된다. 이것에 의해, 둘레 가장자리부에 가까워질수록 위치 어긋남이 누적되어, 위치 어긋남의 분포가 불균일하게 되는 것을 억제할 수 있다.
이와 같이, 상부 스테이지(322)에 유지되는 기판(211)에 대한 유지력을 기판(211)의 강성 분포에 따라 설정, 변경 및 제어함으로써, 기판 내에서의 강성 분포에 기인하는 변형량의 차를 작게 할 수 있다. 또, 상기의 예에서는, 정전 척에 의해 기판을 유지하는 예를 나타냈지만, 이것을 대신하여, 또는 이것에 더하여, 진공 척에 의해 기판을 유지해도 된다.
이 경우, 기판을 유지하는 유지면에 마련되는 핀의 밀도를 기판의 강성 분포에 따라 설정해도 된다. 예를 들면, 도 16에 나타내는 실리콘 단결정 기판(208)에 있어서, 45°방향의 굽힘 강성이 낮은 것에 의해서 어긋남량이 0°및 90°방향에 비해 큰 경우는, 45°방향에 대응하는 위치에 배치된 핀의 밀도를 0°및 90°방향에 대응하는 위치에 배치된 핀의 밀도보다도 작게 함으로써, 45°방향의 영역에 대한 흡착력을 작게 할 수 있다.
또, 상기의 방법에 있어서, 핀의 밀도를 조절하는 것에 대신하거나, 혹은, 핀의 밀도를 조절하는 것에 더하여, 기판(211)을 유지하는 경우의 흡착력을 조절해도 된다. 예를 들면, 기판(211)을 유지하는 유지면을 복수의 영역으로 분할하고, 기판의 변형량에 대응하여 영역마다 흡착력을 변화시켜도 된다. 이것에 의해, 예를 들면, 노치(214)의 방향을 0도라고 했을 경우에, 45도 방향의 부분의 변형량이 큰 경우, 그 부분에 대응하는 4지점의 영역의 흡인력을 다른 영역의 흡착력에 대해서 작게 한다. 이것에 의해, 변형량이 부분적으로 큰 것을 보정할 수 있다.
또한, 상부 스테이지(322)에 의한 기판(213)의 유지를 계속하고, 하부 스테이지(332)에 의한 기판(211)의 유지를 개방함으로써 기판(211, 213)을 겹치는 경우에도, 앞서 설명한 것과 마찬가지로 보정부(603)를 이용하여, 기판(211, 213)의 신장량을 보정할 수 있다.
또, 서로 겹쳐지는 기판 중 일방의 기판이, 예를 들면 도 17에 나타낸 것 같이 복잡한 결정 방위성을 가지는 실리콘 단결정 기판(209)이거나, 회로 형성시나 산화막 형성시 등에 큰 초기 스트레인(strain)이나 큰 휨 변형이 생긴 기판인 경우는, 이러한 기판을 하부 스테이지(332)에 고정하는 것이 바람직하다. 이것에 의해, 편차 보정의 제어를 간이화할 수 있다.
또, 이미 설명한 다른 보정 방법, 혹은, 앞으로 설명하는 다른 보정 방법을, 상기의 보정 방법과 병용해도 된다. 또한, 보정부(602)를, 도 18에 나타낸 보정부(601), 도 24에 나타낸 보정부(602)와 함께 얼라이너(300)에 조립하여 사용할 수도 있다.
이와 같이, 기판(211, 213)을 개별로 보정하는 것에 의해서도, 기판(211, 213)을 겹치는 단계에 보정하는 것에 의해서도, 기판(211, 213)에 있어서의 신장량의 불균일에 기인하는 회로 영역(216)의 위치 어긋남을 억제 혹은 방지할 수 있다. 이것에 의해, 적층 구조 기판(230)을, 수율 좋게 제조할 수 있다.
상기의 예에서는, 겹쳐지는 기판(211, 213)의 중앙을 처음에 접촉시켰지만, 복수의 지점에서 동시에 접촉하는 것을 피할 수 있으면, 가장자리부 등, 다른 지점에서부터 기판(211, 213)을 접촉시켜도 된다. 이 경우, 상기의 예와 마찬가지로, 서로 겹쳐지는 기판(211, 213) 중 일방의 기판을, 유지가 해제되는 타방의 기판의 변형 분포, 즉, 본딩 웨이브의 진행 방향이고 기판(211, 213)의 접촉 영역이 확장되는 방향에 따라서 상이한 변형량에 따라 미리 변형시켜 두거나, 타방의 기판의 본딩 웨이브의 진행을 제어하거나 한다. 이때, 스테이지 또는 기판 홀더로의 유지가 개방되는 기판의 결정 방향이나 스트레스 스트레인(stress strain)의 방향을 본딩 웨이브의 진행 방향을 따르게 하는 것이 바람직하다. 예를 들면 도 16에 나타내는 실리콘 단결정 기판(208)에 있어서, 0°방향을 본딩 웨이브의 진행 방향을 따르게 함으로써, 본딩 웨이브 중에 생기는 실리콘 단결정 기판(208)의 신장량이 균일하게 된다. 이것에 의해, 강성 분포에 기인하는 실리콘 단결정 기판(208) 내에서의 변형량의 차를 작게 할 수 있다.
또, 당초의 접촉 지점에서부터 겹침에 따라서 확장되는 경계 K의 형상을 선(線) 모양, 타원 모양 등, 다른 형상으로 해도 된다. 또, 상기한 예에서는, 기존의 기판(211, 213)을 보정하는 것처럼 설명했지만, 기판(211, 213)을 설계 및 제조하는 단계에 있어서, 굽힘 강성 등의 기계적인 사양에 불균일이 생기지 않도록 배려해도 된다.
상기의 예에서는, 실리콘 단결정 기판을 예를 들어서 설명했고, 본 실시예에서는 기판이 실리콘 단결정으로 이루어지는 예를 나타냈지만, 겹쳐지는 기판은, 실리콘 단결정 기판으로 한정되지 않는 것은 물론이다. 다른 기판으로서는, Ge를 첨가한 SiGe 기판, Ge 단결정 기판 등을 예시할 수 있다. 또, 본 발명은 III-V족 또는 II-VI족 등의 화합물 반도체 기판에도 적용할 수 있다.
또, 본 실시예에 있어서 「접합」이란, 본 실시예에 기재된 방법으로 적층된 두 개의 기판에 마련된 단자가 서로 접속되어 두 개의 기판(210) 사이에 전기적인 도통이 확보되었을 경우 혹은 두 개의 기판의 접합 강도가 소정의 강도 이상으로 되는 경우에는, 그들 상태를 가리키고, 또, 본 실시예에 기재된 방법으로 적층된 두 개의 기판을 그 후에 어닐 등의 처리를 행함으로써, 두 개의 기판이 최종적으로 전기적으로 접속되는 경우 혹은 두 개의 기판의 접합 강도가 소정의 강도 이상으로 되는 경우는, 두 개의 기판이 일시적으로 결합되어 있는 상태 즉 가(假)접합되어 있는 상태를 가리킨다. 가접합되어 있는 상태는, 겹쳐진 두 개의 기판을 분리하여 재이용할 수 있는 상태를 포함한다.
이상, 본 발명을 실시 형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더할 수 있는 것이 당업자에게 분명하다. 그 같은 변경 또는 개량을 더한 형태도 또한, 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구 범위의 기재로부터 분명하다.
청구 범위, 명세서, 및 도면 중에 있어서 나타낸 장치, 시스템, 프로그램, 및 방법에 있어서의 동작, 절차, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서」 등으로 명시하지 않고, 또, 전(前) 처리의 출력을 후 처리에서 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 청구 범위, 명세서 및 도면 중의 동작 플로우에 관해서, 편의상 「우선」, 「다음에」 등을 이용하여 설명했다고 하더라도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
100: 기판 겹침 장치, 110: 케이스,
120, 130: 기판 카세트, 140: 반송 로봇,
150: 제어부, 208, 209: 실리콘 단결정 기판,
210, 211, 213, 501, 502: 기판, 212: 스크라이브 라인,
214: 노치, 216: 회로 영역,
218: 얼라인먼트 마크, 220, 221, 222, 223: 기판 홀더,
426: 개구부, 230: 적층 구조 기판,
300: 얼라이너, 301: 바닥면,
310: 프레임, 312: 저판,
314: 지주, 316: 천판,
322: 상부 스테이지, 324, 334: 현미경,
326, 336: 활성화 장치, 331: X방향 구동부,
332: 하부 스테이지, 333: Y방향 구동부,
338: 승강 구동부, 400: 홀더 스토커,
411: 베이스부, 412: 액츄에이터,
413: 흡착부, 414: 지주,
415: 펌프, 416, 424: 밸브,
422: 압력원, 427: 가압 유체,
432: 전압원, 434: 스위치,
436: 정전 척, 500: 프리얼라이너,
601, 602, 603: 보정부.

Claims (25)

  1. 제1 유지부에 유지된 제1 기판과 제2 유지부에 유지된 제2 기판이 접촉하는 접촉 영역을, 상기 제1 기판 및 상기 제2 기판의 일부에 형성한 후, 상기 제1 유지부에 의한 상기 제1 기판의 상기 유지를 해제함으로써, 상기 접촉 영역을 상기 일부에서부터 확장하여 상기 제1 기판과 상기 제2 기판을 서로 겹치는 기판 겹침 장치로서,
    적어도 상기 제1 기판에 있어서, 상기 접촉 영역으로부터 상기 제1 기판의 외주를 향하는 복수의 방향으로 생기는 변형량이 상기 복수의 방향에 따라 상이하고,
    상기 변형량의 차이에 의한 상기 제1 기판 및 상기 제2 기판의 사이의 위치 어긋남을 억제하는 억제부를 구비하는 기판 겹침 장치.
  2. 청구항 1에 있어서,
    상기 억제부는, 상기 위치 어긋남의 양이 소정의 값 이하가 되도록 상기 위치 어긋남을 억제하는 기판 겹침 장치.
  3. 청구항 1에 있어서,
    상기 억제부는, 상기 제1 기판의 상기 위치 어긋남이 생기는 상기 방향에 따라 상기 제2 기판을 변형시키는 기판 겹침 장치.
  4. 청구항 3에 있어서,
    상기 억제부는, 상기 제2 유지부에 마련되고, 상기 제2 기판을 유지하는 유지면의 복수의 부분의 높이 위치를 조절하는 조절부를 가지는 기판 겹침 장치.
  5. 청구항 4에 있어서,
    상기 조절부는, 상기 유지면을 따라서 배치되고, 상기 제2 기판의 두께 방향으로 변위하는 복수의 액츄에이터를 가지고, 상기 복수의 액츄에이터는, 상기 위치 어긋남의 양에 따른 변위량으로 구동하는 기판 겹침 장치.
  6. 청구항 3에 있어서,
    상기 억제부는, 적어도 상기 제2 유지부에 마련되고, 각각이 상기 위치 어긋남의 양에 따른 높이 위치를 가지는 복수의 부분을 가지고 상기 제2 기판을 유지하는 유지면을 가지는 기판 겹침 장치.
  7. 청구항 6에 있어서,
    적어도 상기 제2 유지부는, 상기 제2 기판을 유지한 상태로 반송되는 기판 홀더이고, 상기 유지면은, 상기 기판 홀더의 상기 제2 기판을 유지하는 면인 기판 겹침 장치.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 억제부는, 상기 복수의 방향 중 제1 방향의 변형량보다 큰 변형량으로 변형하는 제2 방향에 대응하는 영역의 상기 제2 기판으로의 접촉의 진행을 제어하는 기판 겹침 장치.
  9. 청구항 8에 있어서,
    적어도 상기 제1 유지부는, 상기 제1 기판을 흡착하는 복수의 흡착 영역을 가지고,
    상기 억제부는, 상기 제1 기판 및 상기 제2 기판의 겹침시에, 상기 제1 기판 및 상기 제2 기판의 접촉의 진행 정도에 따라 상기 복수의 흡착 영역으로의 상기 제1 기판의 흡착을 상기 일부로부터 차례로 개방하는 기판 겹침 장치.
  10. 청구항 8에 있어서,
    상기 억제부는, 상기 제1 기판 및 상기 제2 기판이 일부에 있어서 접촉한 후에, 상기 제1 기판 및 상기 제2 기판이 접촉하고 있지 않은 영역에 있어서, 상기 제1 기판 및 상기 제2 기판 중 적어도 일방을 타방의 기판을 향해서 상기 위치 어긋남의 양에 따른 가압력으로 가압하는 가압부를 가지는 기판 겹침 장치.
  11. 청구항 10에 있어서,
    상기 가압부는, 상기 제1 기판 및 상기 제2 기판 중 적어도 일방의 일부를 향해 유체(流體)를 분사하는 분사부를 포함하는 기판 겹침 장치.
  12. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 억제부는, 상기 제1 기판 및 상기 제2 기판의 주위의 압력을 상기 제1 기판의 상기 변형량의 분포에 따라 조정하는 기압 조정부를 가지는 기판 겹침 장치.
  13. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 억제부는, 상기 제1 기판의 상기 변형량이 가장 작은 상기 방향에 있어서의 상기 변형량을 기준으로 하여 상기 위치 어긋남을 억제하는 기판 겹침 장치.
  14. 제1 유지부에 유지된 제1 기판과 제2 유지부에 유지된 제2 기판이 접촉하는 접촉 영역을, 상기 제1 기판 및 상기 제2 기판의 일부에 형성한 후, 상기 제1 유지부에 의한 상기 제1 기판의 상기 유지를 해제함으로써, 상기 접촉 영역을 상기 일부에서부터 확장하여 상기 제1 기판과 상기 제2 기판을 서로 겹치는 기판 처리 방법으로서,
    적어도 상기 제1 기판에 있어서, 상기 접촉 영역으로부터 상기 제1 기판의 외주를 향하는 복수의 방향으로 생기는 변형량이 상기 복수의 방향에 따라 상이하고,
    상기 변형량의 차이에 의한 상기 제1 기판 및 상기 제2 기판의 사이의 위치 어긋남을 억제하는 억제 단계를 포함하는 기판 처리 방법.
  15. 청구항 14에 있어서,
    상기 억제 단계는, 상기 위치 어긋남의 양이 소정의 값 이하가 되도록 상기 위치 어긋남을 억제하는 기판 처리 방법.
  16. 청구항 14에 있어서
    상기 억제 단계는, 상기 제1 기판의 상기 위치 어긋남이 생겨 있는 상기 방향에 대응시켜 상기 제2 기판을 변형시키는 기판 처리 방법.
  17. 청구항 14에 있어서,
    상기 억제 단계는, 적어도 상기 제2 기판에 있어서, 상기 제1 기판의 변형 후의 회로의 위치에 대응하는 위치에 회로를 형성하는 단계를 포함하는 기판 처리 방법.
  18. 청구항 17에 있어서,
    상기 억제 단계는, 상기 제1 기판의 상기 변형량에 따른 회로 사이의 간격으로 상기 회로를 반복하여 노광하는 단계를 포함하는 기판 처리 방법.
  19. 청구항 14 내지 청구항 18 중 어느 한 항에 있어서,
    상기 억제 단계는, 상기 제1 기판의 탄성률을 부분적으로 변화시키는 구조물을 적어도 상기 제1 기판에 형성하는 단계를 포함하는 기판 처리 방법.
  20. 청구항 19에 있어서,
    상기 구조물을 상기 제1 기판의 스크라이브 라인상에 형성하는 기판 처리 방법.
  21. 청구항 14 내지 청구항 18 중 어느 한 항에 있어서,
    상기 억제 단계는,
    서로 대응하는 상기 방향의 상기 변형량의 차가 소정의 값 이하인 상기 제1 기판 및 상기 제2 기판을 선택하는 단계와,
    상기 제1 기판 및 상기 제2 기판의 겹침시에, 제1 유지부로의 상기 제1 기판의 유지 및 제2 유지부로의 상기 제2 기판의 유지를 각각 개방하는 단계를 가지는 기판 처리 방법.
  22. 청구항 14 내지 청구항 18 중 어느 한 항에 있어서,
    상기 제1 기판 및 상기 제2 기판의 각각의 접합면을 활성화시키는 활성화 단계를 가지고,
    상기 억제 단계는, 상기 활성화 단계에 있어서, 상기 제1 기판의 상기 변형량에 따라 상기 제1 기판 및 상기 제2 기판 중 적어도 일방의 활성화 정도를 조정하는 기판 처리 방법.
  23. 청구항 14 내지 청구항 18 중 어느 한 항에 있어서,
    서로 겹쳐지는 두 개의 기판 중, 상기 두 개의 기판을 각각 유지하는 유지부에 유지되고 있지 않은 상태에서의 스트레인량 및 휨량 중 적어도 일방이 상대적으로 작은 쪽의 기판을 상기 제1 기판으로 하는 단계를 포함하는 기판 처리 방법.
  24. 청구항 14 내지 청구항 18 중 어느 한 항에 있어서,
    서로 겹쳐지는 두 개의 기판 중 상기 변형량의 차가 작은 쪽의 기판을 상기 제1 기판으로 하는 단계를 포함하는 기판 처리 방법.
  25. 제1 유지부에 유지된 제1 기판과 제2 유지부에 유지된 제2 기판이 접촉하는 접촉 영역을, 상기 제1 기판 및 상기 제2 기판의 일부에 형성한 후, 상기 제1 유지부에 의한 상기 제1 기판의 상기 유지를 해제함으로써, 상기 접촉 영역을 상기 일부에서부터 확장하여 상기 제1 기판과 상기 제2 기판을 서로 겹치는 기판 겹침 장치로서,
    상기 제1 기판은, 강성, 영률 또는 탄성률이 원주 방향으로 변화하는 기판, 면 방위가 (110)인 기판, 또는 면 방위가 (100)인 기판이며,
    상기 제1 기판의 원주 방향의 변형량의 차이에 의한 상기 제1 기판 및 상기 제2 기판의 사이의 위치 어긋남을 억제하는 억제부를 구비하는 기판 겹침 장치.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015108901A1 (de) * 2015-06-05 2016-12-08 Ev Group E. Thallner Gmbh Verfahren zum Ausrichten von Substraten vor dem Bonden
JP6594699B2 (ja) * 2015-08-18 2019-10-23 浜松ホトニクス株式会社 加工対象物切断方法及び加工対象物切断装置
KR102651753B1 (ko) * 2016-07-12 2024-03-28 가부시키가이샤 니콘 적층 기판 제조 방법, 적층 기판 제조 장치, 적층 기판 제조 시스템, 및 기판 처리 장치
JP2018010925A (ja) * 2016-07-12 2018-01-18 東京エレクトロン株式会社 接合装置
JP6727069B2 (ja) * 2016-08-09 2020-07-22 東京エレクトロン株式会社 接合装置および接合システム
EP3497712B1 (de) * 2016-08-12 2020-04-29 EV Group E. Thallner GmbH Verfahren und probenhalter zum gesteuerten bonden von substraten
TW201826333A (zh) * 2016-11-16 2018-07-16 日商尼康股份有限公司 保持構件、接合裝置、及接合方法
JP6671518B2 (ja) * 2017-02-02 2020-03-25 三菱電機株式会社 半導体製造方法および半導体製造装置
JP6895770B2 (ja) * 2017-03-02 2021-06-30 東京エレクトロン株式会社 接合装置および接合システム
TWI770110B (zh) * 2017-03-30 2022-07-11 日商日本碍子股份有限公司 暫時固定基板及電子元件的暫時固定方法
TW201909235A (zh) * 2017-05-29 2019-03-01 日商尼康股份有限公司 基板貼合方法、積層基板製造裝置及積層基板製造系統
KR102240536B1 (ko) * 2017-09-21 2021-04-15 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 장치 및 방법
CN111133556B (zh) * 2017-11-02 2024-02-02 株式会社尼康 层叠基板的制造方法、制造装置以及程序
KR20240017966A (ko) * 2017-11-28 2024-02-08 가부시키가이샤 니콘 적층 기판의 제조 방법 및 제조 장치
WO2019111664A1 (ja) * 2017-12-08 2019-06-13 株式会社村田製作所 弾性波装置
TWI818942B (zh) * 2018-01-17 2023-10-21 日商東京威力科創股份有限公司 接合裝置及接合方法
JP7001527B2 (ja) * 2018-04-04 2022-01-19 東京エレクトロン株式会社 接合装置および接合方法
TW201944458A (zh) * 2018-04-12 2019-11-16 日商尼康股份有限公司 位置對準方法及位置對準裝置
JP2022062290A (ja) * 2019-03-01 2022-04-20 株式会社ニコン 積層体形成装置および積層体形成方法
JP6861872B2 (ja) * 2020-05-01 2021-04-21 東京エレクトロン株式会社 接合装置および接合システム
KR20220008514A (ko) * 2020-07-14 2022-01-21 삼성전자주식회사 웨이퍼 본딩 장치 및 웨이퍼 본딩 방법
JP2022045156A (ja) 2020-09-08 2022-03-18 キオクシア株式会社 基板貼合装置、及び半導体装置の製造方法
TWI776665B (zh) * 2021-09-03 2022-09-01 天虹科技股份有限公司 鍵合對準機構及應用該鍵合對準機構的鍵合機台
JP2023044294A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 接合装置及び接合方法
WO2024002494A1 (de) * 2022-07-01 2024-01-04 Ev Group E. Thallner Gmbh Verfahren zum bonden eines ersten substrats mit einem zweiten substrat, vorrichtung zum bonden und anordnung aus erstem und zweitem substrat

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006259715A (ja) * 2005-02-21 2006-09-28 Fuji Photo Film Co Ltd 描画方法、描画装置、描画システムおよび補正方法
WO2013098529A1 (fr) 2011-12-29 2013-07-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une structure multicouche sur un support
WO2014191033A1 (de) * 2013-05-29 2014-12-04 Ev Group E. Thallner Gmbh Vorrichtung und verfahren zum bonden von substraten

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3586031B2 (ja) * 1996-03-27 2004-11-10 株式会社東芝 サセプタおよび熱処理装置および熱処理方法
KR100484962B1 (ko) * 1996-07-12 2005-04-25 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치
JP2003347522A (ja) 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2004119943A (ja) 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
TW200704146A (en) 2005-02-21 2007-01-16 Fuji Photo Film Co Ltd Plotting method, plotting device, plotting system and correction method
US7678713B2 (en) * 2005-08-04 2010-03-16 Texas Instruments Incorporated Energy beam treatment to improve packaging reliability
JP4720469B2 (ja) * 2005-12-08 2011-07-13 株式会社ニコン 貼り合わせ半導体装置製造用の露光方法
US7719121B2 (en) * 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
WO2010023935A1 (ja) * 2008-08-29 2010-03-04 株式会社ニコン 基板位置合わせ装置、基板位置合わせ方法および積層型半導体の製造方法
JP2010067713A (ja) 2008-09-09 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
FR2962594B1 (fr) * 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
JP2012156163A (ja) * 2011-01-21 2012-08-16 Toshiba Corp 半導体製造装置
JP5665599B2 (ja) 2011-02-24 2015-02-04 株式会社東芝 半導体装置および半導体装置の製造方法
JP5754261B2 (ja) 2011-06-23 2015-07-29 株式会社ニコン 基板貼り合わせ装置、基板貼り合わせ方法および積層半導体装置の製造方法
JP2013008921A (ja) * 2011-06-27 2013-01-10 Toshiba Corp 半導体製造装置及び製造方法
JP2013098186A (ja) 2011-10-27 2013-05-20 Mitsubishi Heavy Ind Ltd 常温接合装置
JP5626736B2 (ja) * 2012-03-15 2014-11-19 東京エレクトロン株式会社 接合装置、接合システム、接合方法、プログラム及びコンピュータ記憶媒体
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
US9082692B2 (en) * 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US8900885B1 (en) * 2013-05-28 2014-12-02 International Business Machines Corporation Wafer bonding misalignment reduction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006259715A (ja) * 2005-02-21 2006-09-28 Fuji Photo Film Co Ltd 描画方法、描画装置、描画システムおよび補正方法
WO2013098529A1 (fr) 2011-12-29 2013-07-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une structure multicouche sur un support
WO2014191033A1 (de) * 2013-05-29 2014-12-04 Ev Group E. Thallner Gmbh Vorrichtung und verfahren zum bonden von substraten

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