KR102471689B1 - 반도체 소자 패키지 - Google Patents
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Abstract
실시 예는, 캐비티를 포함하는 몸체; 상기 몸체의 내부에 배치되는 복수 개의 전극; 상기 몸체의 캐비티 내에 배치되는 반도체 소자; 및 상기 캐비티 상에 배치되는 투광부재를 포함하고, 상기 몸체는 서로 마주보는 제1측면과 제2측면, 서로 마주보는 제3측면과 제4측면을 포함하고, 상기 제1측면과 상기 제3측면이 이루는 제1코너 영역, 상기 제1측면과 상기 제4측면이 이루는 제2코너 영역, 상기 제2측면과 상기 제4측면이 이루는 제3코너 영역, 및 상기 제2측면과 상기 제3측면이 이루는 제4코너 영역을 포함하고, 상기 복수 개의 전극은 상기 반도체 소자가 배치되는 제1전극을 포함하고, 상기 제1전극은 서로 마주보는 제5측면과 제6측면, 상기 제5측면과 제6측면을 연결하는 제7측면, 상기 제5측면과 제7측면이 이루는 제5코너 영역, 및 상기 제6측면과 제7측면이 이루는 제6코너 영역을 포함하고, 상기 제5코너 영역은 상기 제2코너 영역과 상기 제3코너 영역 사이에 배치되고, 상기 제6코너 영역은 상기 제3코너 영역과 상기 제4코너 영역 사이에 배치되는 반도체 소자 패키지를 개시한다.
Description
실시 예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자 패키지에 대한 연구가 활발하나, 내부의 열을 외부로 효과적으로 방출하지 못하는 문제가 있다. 또한, 동일한 사이즈의 패키지 내에서 칩 사이즈에 제약이 있다.
일 실시 예는 열 방출 효율이 우수한 반도체 소자 패키지를 제공한다.
일 실시 예는 동일한 사이즈 내에서 칩 사이즈를 크게 제작할 수 있는 반도체 소자 패키지를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자 패키지는, 캐비티를 포함하는 몸체; 상기 몸체의 내부에 배치되는 복수 개의 전극; 상기 복수 개의 전극과 전기적으로 연결되는 반도체 소자; 및 상기 캐비티 상에 배치되는 투광부재를 포함하고, 상기 몸체는 서로 마주보는 제1측면과 제2측면, 서로 마주보는 제3측면과 제4측면, 상기 제1측면과 상기 제3측면이 이루는 제1코너 영역, 상기 제1측면과 상기 제4측면이 이루는 제2코너 영역, 상기 제2측면과 상기 제4측면이 이루는 제3코너 영역, 및 상기 제2측면과 상기 제3측면이 이루는 제4코너 영역을 포함하고, 상기 복수 개의 전극은 상기 반도체 소자가 배치되는 제1전극을 포함하고, 상기 제1전극은 서로 마주보는 제5측면과 제6측면, 상기 제5측면과 제6측면을 연결하는 제7측면, 상기 제5측면과 제7측면이 이루는 제5코너 영역, 및 상기 제6측면과 제7측면이 이루는 제6코너 영역을 포함하고, 상기 제5코너 영역은 상기 제2코너 영역과 상기 제3코너 영역 사이에 배치되고, 상기 제6코너 영역은 상기 제3코너 영역과 상기 제4코너 영역 사이에 배치된다.
상기 복수 개의 전극은 상기 제1전극의 외측에 배치되는 제2전극 내지 제6전극을 포함하고, 상기 제2전극 내지 제6전극은 서로 이격 배치될 수 있다.
상기 제2전극은 상기 제1코너 영역으로 연장되고 상기 제2전극은 상기 제1전극과 연결될 수 있다.
상기 제2전극에 배치되는 제너 다이오드를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 방열패드에 의해 열 방출 효율이 개선될 수 있다. 또한, 동일한 패키지 사이즈 내에서 칩 사이즈를 크게 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 사시도이고,
도 2는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 3은 전극 패턴층을 보여주는 도면이고,
도 4는 도 3의 제1변형예이고,
도 5는 도 3의 제2변형예이고,
도 6은 도 3의 제3변형예이고,
도 7은 연결 전극을 보여주는 도면이고,
도 8은 제1전극패드 및 제2전극패드를 보여주는 도면이고,
도 9는 전극 패턴층과 연결전극, 및 전극패드가 전기적으로 연결되는 구조를 보여주는 도면이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고,
도 11은 도 10의 변형예이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 3은 전극 패턴층을 보여주는 도면이고,
도 4는 도 3의 제1변형예이고,
도 5는 도 3의 제2변형예이고,
도 6은 도 3의 제3변형예이고,
도 7은 연결 전극을 보여주는 도면이고,
도 8은 제1전극패드 및 제2전극패드를 보여주는 도면이고,
도 9는 전극 패턴층과 연결전극, 및 전극패드가 전기적으로 연결되는 구조를 보여주는 도면이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고,
도 11은 도 10의 변형예이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 사시도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 단면도이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 반도체 소자 패키지는 캐비티(213a)를 포함하는 몸체(200), 몸체(200)의 캐비티(213a) 내에 배치되는 반도체 소자(100), 및 캐비티(213a) 상에 배치되는 투광부재(300)를 포함할 수 있다.
몸체(200)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(200)는 복수의 서브층(210, 220, 230, 240, 250)을 적층하여 형성할 수 있다. 복수의 서브층(210, 220, 230, 240, 250)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다. 예시적으로 복수의 서브층(210, 220, 230, 240, 250)은 세라믹 재질을 포함할 수 있으나 반드시 이에 한정하지 않는다. 복수의 서브층(210, 220, 230, 240, 250)은 접착제에 의해 서로 고정될 수 있다.
반도체 소자(100)는 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 소자(100)는 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
투광부재(300)는 캐비티(213a) 상에 배치될 수 있다. 투광부재(300)는 제4서브층(240)과 제5서브층(250) 사이의 단차 영역에 지지될 수 있다. 단차 영역과 투광부재(300) 사이에는 접착제(미도시)가 도포될 수 있다. 접착제는 UV 경화성 레진일 수 있으나 반드시 이에 한정하지 않는다.
투광부재(300)는 자외선 파장대의 광을 투과할 수 있는 재질이면 특별히 제한하지 않는다. 예시적으로 투과층은 쿼츠(Quartz)와 같이 자외선 파장 투과율이 높은 광학 재료를 포함할 수 있으나 이에 한정하는 것은 아니다.
제1서브층(210)의 하부에는 제1전극패드(262), 제2전극패드(263), 및 제1전극패드(262)와 제2전극패드(263) 사이에 배치되는 방열패드(261)가 배치될 수 있다.
도 3은 전극 패턴층을 보여주는 도면이고, 도 4는 도 3의 제1변형예이고, 제 5는 도 4의 제2변형예이고, 도 6은 도 3의 제3변형예이다.
도 3을 참조하면, 제2서브층(220)의 일면(220a)에는 복수 개의 전극(221, 222, 223, 224, 225, 226)이 배치될 수 있다. 제2서브층(220)은 AlN과 같은 절연성 재질을 포함할 수 있다.
몸체의 제2서브층(220)은 서로 마주보는 제1측면(S1)과 제2측면(S2), 서로 마주보는 제3측면(S3)과 제4측면(S4), 제1측면(S1)과 제3측면(S3)이 이루는 제1코너 영역(V1), 제1측면(S1)과 제4측면(S4)이 이루는 제2코너 영역(V2), 제2측면(S2)과 제4측면(S4)이 이루는 제3코너 영역(V3), 및 제2측면(S2)과 제3측면(S3)이 이루는 제4코너 영역(V4)를 포함할 수 있다.
복수 개의 전극(221, 222, 223, 224, 225, 226)은 반도체 소자(100)가 배치되는 제1전극(221)을 포함할 수 있다. 제1전극(221)은 서로 마주보는 제5측면(S5)과 제6측면(S6), 제5측면(S5)과 제6측면(S6)을 연결하는 제7측면(S7), 제5측면(S5)과 제7측면(S7)이 이루는 제5코너 영역(V5), 및 제6측면(S6)과 제7측면(S7)이 이루는 제6코너 영역(V6)을 포함할 수 있다.
제1전극(221)의 측면 중 어느 하나와 몸체의 측면이 이루는 제1각도(θ1)는 30도 내지 60도 일 수 있다. 즉, 실시 예에 따른 제1전극(221)은 몸체를 기준으로 소정 각도로 회전하여 배치될 수 있다. 이러한 구성에 의하면 제1전극(221)의 면적을 넓혀 동일 사이즈의 패키지에서 칩 실장 면적을 넓힐 수 있다. 따라서, 대면적 칩의 실장이 가능해질 수 있다. 또는 칩의 실장 개수를 늘릴 수 있다.
제1전극(221)은 사각 형상을 가질 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1전극(221)은 제1코너 영역(V1)으로 연장되는 제2전극(222)과 연결될 수 있다.
제너 다이오드(101)는 제2전극(222)에 배치될 수 있다. 제너 다이오드(101)는 제2전극(222)과 이웃하게 배치되는 제3전극(223)과 와이어(W1)에 의해 전기적으로 연결될 수 있다.
제2전극 내지 제6전극(222, 223, 224, 225, 226)은 제1전극(221)을 둘러싸도록 배치될 수 있다. 이때, 제2전극 내지 제6전극(222, 223, 224, 225, 226)은 서로 이격 배치될 수 있다. 제1전극(221)은 제2전극 내지 제6전극(222, 223, 224, 225, 226)보다 클 수 있다. 또한, 제4 내지 제6전극(226)은 제2, 및 제3전극(222, 223)보다 클 수 있다.
또한, 제2전극 내지 제6전극(222, 223, 224, 225, 226)은 제1전극(221)과 마주보는 면이 평행할 수 있다. 제2전극 내지 제6전극(222, 223, 224, 225, 226)과 제1전극(221) 사이의 제1간격(d11)은 50㎛ 내지 150㎛일 수 있다.
제1간격(d11)이 50㎛ 이상인 경우 전극 간의 절연성을 확보할 수 있으며, 150㎛ 이하인 경우 패키지의 사이즈를 줄일 수 있다.
구체적으로 제3전극(223)과 제4전극(224)은 제1측면(S1)에 인접 배치되고 서로 이격될 수 있다. 제4전극(224)과 제5전극(225)은 제4측면(S4)에 인접 배치되고 서로 이격될 수 있다. 제5전극(225)과 제6전극(226)은 제2측면(S2)에 인접 배치되고 서로 이격배치될 수 있다. 또한, 제6전극(226)과 제2전극(222)은 제3측면(S3)에 인접 배치되고 서로 이격될 수 있다.
제3전극(223)과 제4전극(224) 사이의 제1이격부(d1)의 폭과 제5전극(225)과 제6전극(226) 사이의 제2이격부(d2)의 폭은 제1전극(221)의 면적에 따라 달라질 수 있다. 즉, 제1전극(221)의 면적이 증가할수록 제1이격부 및 제2이격부(d1, d2)의 폭은 증가할 수 있다. 따라서, 제1전극(221)의 면적을 늘려 대면적의 칩이 실장 가능한 동시에 제3전극 내지 제6전극(223, 224, 225, 226)의 면적을 줄임으로써 패키지 사이즈를 유지할 수 있다.
이때, 제4전극(224)과 제5전극(225) 사이의 제1이격부(d1)는 제5코너 영역(V5)과 제4측면(S4) 사이에 배치되고, 제5전극(225)과 제6전극(226) 사이의 제2이격부(d2)는 제6코너 영역(V6)과 제2측면(S2) 사이에 배치될 수 있다. 또한, 제3이격부(d3)는 제2전극(222)과 제6전극(226) 사이에 배치될 수 있고, 제4이격부(d4)는 제7코너 영역(V7)과 제1측면(S1) 사이에 배치될 수 있다.
실시 예에 따르면, 제1전극(221)이 몸체를 기준으로 시계 방향 또는 반시계 방향으로 회전되어 배치되므로 제5코너 영역(V5)과 제6코너 영역(V6)과 접촉하지 않도록 제3전극 내지 제6전극(223, 224, 225, 226)의 이격부 폭이 커질 수 있다.
제1이격부 및 제2이격부(d1, d2)의 폭은 50㎛ 내지 250㎛일 수 있다. 제1이격부 및 제2이격부(d1, d2)의 폭이 50㎛보다 큰 경우 제1전극(221)의 면적을 넓힐 수 있어 대면적 칩의 실장이 가능해지고 250㎛보다 작은 경우 제3 내지 제6전극(223, 224, 225, 226)의 면적을 확보하여 와이어 실장이 가능해질 수 있다.
도 4를 참조하면, 제1전극(221)과 제2전극(222)은 분리될 수도 있다. 도 4는 제1전극(221)과 제2전극(222)이 분리된 것을 제외하고는 도 3의 구성이 모두 적용될 수 있다.
몸체는 제1측면(S1)과 제2측면(S2)의 중심을 통과하는 제1가상직선(L1)과 제3측면(S3)과 제4측면(S4)의 중심을 통과하는 제2가상직선(L2)에 의해 정의되는 제1분할영역 내지 제4분할영역(A1, A2, A3, A4)을 포함할 수 있다.
제1분할영역(A1)은 제1코너 영역(V1)을 포함하고, 제2분할영역(A2)은 제2코너 영역(V2)을 포함하고, 제3분할영역(A3)은 제3코너 영역(V3)을 포함하고, 제4분할영역(A4)은 제4코너 영역(V4)을 포함할 수 있다.
따라서, 제2전극(222) 및 제3전극(223)은 제1분할영역(A1)에 배치되고, 제4전극(224)은 제2분할영역(A2)에 배치되고, 제5전극(225)은 제3분할영역(A3)에 배치되고, 제6전극(226)은 제4분할영역(A4)에 배치될 수 있다.
제1전극(221)은 제1가상직선(L1)과 제2가상직선(L2)이 교차하는 지점을 포함할 수 있다. 또하느 제1전극(221)은 제1분할영역(A1) 내지 제4분할영역(A4)에 모두 배치될 수 있다.
제2전극 내지 제6전극(222, 223, 224, 225, 226)은 제1전극(221)을 둘러싸도록 배치될 수 있다. 이때, 제2전극 내지 제6전극(222, 223, 224, 225, 226)은 서로 이격 배치될 수 있다. 제1전극(221)은 제2전극 내지 제6전극(222, 223, 224, 225, 226)보다 클 수 있다. 또한, 제4 내지 제6전극(226)은 제2, 및 제3전극(222, 223)보다 클 수 있다.
실시 예에 따르면, 제1전극(221)의 면적을 조절하여 동일 사이즈의 패키지에서 칩 실장 면적을 넓힐 수 있다. 따라서, 대면적 칩의 실장이 가능해질 수 있다. 또는 칩의 실장 개수를 늘릴 수 있다.
도 5를 참조하면, 제1전극(221)의 면적이 커질수록 제3전극 내지 제6전극(223, 224, 225, 226)의 이격부 폭은 더 커질 수 있다. 즉, 제3전극 내지 제6전극(223, 224, 225, 226)의 면적은 줄어들 수 있다.
이와 반대로 도 6과 같이 제1전극의 면적이 작아지면 제3전극 내지 제6전극(223, 224, 225, 226)의 면적이 증가하여 서로 연결될 수도 있다.
제1전극(221)의 면적은 나머지 전극 면적의 50% 내지 150%일 수 있다. 나머지 전극 면적은 제2전극 내지 제6전극(222, 223, 224, 225, 226)의 면적을 합한 면적일 수 있다. 제1전극(221)의 면적이 50%보다 큰 경우 동일 패키지 내에서 대면적 칩을 실장할 수 있으며, 150%보다 작은 경우 제4전극 내지 제6전극(224, 225, 226)에 와이어를 형성할 수 있는 면적을 확보할 수 있다.
도 7은 연결 전극을 보여주는 도면이고, 도 8은 제1전극패드 및 제2전극패드를 보여주는 도면이고, 도 9는 전극 패턴층과 연결전극, 및 전극패드가 전기적으로 연결되는 구조를 보여주는 도면이다.
도 7을 참조하면, 제2서브층(220)의 하면(220b)에는 제1연결전극(212) 및 제2연결전극(211)이 배치될 수 있다. 즉, 제2서브층(220)은 상면(220a)에 복수 개의 전극이 배치되고, 하면(220b)에는 제1연결전극(212) 및 제2연결전극(211)이 배치될 수 있다.
제1연결전극(212) 및 제2연결전극(211)은 제1서브층(210)과 제2서브층(220)을 접착할 수 있다. 제1서브층(210)과 제2서브층(220)이 모두 AlN과 같은 절연성 재질로 이루어져 상대적으로 접착이 어려울 수 있다. 따라서, 실시 예는 제1연결전극(212) 및 제2연결전극(211)을 이용하여 제1서브층(210)과 제2서브층(220)을 연결하는 동시에 전기적 연결 통로 역할을 할 수 있다.
도 8을 참조하면, 제1서브층(210)의 하면에는 제1전극패드(262), 제2전극패드(263), 및 제1전극패드(262)와 제2전극패드(263) 사이에 배치되는 방열패드(261)가 배치될 수 있다. 방열패드(261)는 열 방출을 위해 상대적으로 제1전극패드(262) 및 제2전극패드(263)보다 클 수 있으나 반드시 이에 한정하지 않는다.
도 9를 참조하면, 제1연결전극(212)은 제1전극(221)과 제1전극패드(262)를 전기적으로 연결할 수 있다. 이때, 제1관통전극(미도시)은 제1전극(221)의 제1관통홀(221a)과, 제1연결전극(212)의 제2관통홀(212a)에 배치되어 제1전극패드(262)와 전기적으로 연결될 수 있다.
또한, 제2연결전극(211)은 제3전극 내지 제6전극(223, 224, 225, 226)과 제2전극패드(263)를 전기적으로 연결할 수 있다. 예시적으로 제2관통전극(미도시)은 제5전극(225)의 제3관통홀(225a)과, 제2연결전극(211)의 제4관통홀(211a)에 배치되어 제2전극패드(263)와 전기적으로 연결될 수 있다. 나머지 제3전극(223), 제5전극(225) 및 제6전극(226)도 동일한 방법으로 제2전극패드(263)와 연결될 수 있다. 즉, 제2연결전극(211)은 제3전극 내지 제6전극(223, 224, 225, 226)과 중첩되도록 배치될 수 있다.
또한, 제3관통전극(227)은 제1서브층(210), 제2서브층(220)을 방열패드(261)와 연결하여 방열 성능을 개선할 수 있다. 즉, 방열패드(261)는 직접 제1전극(221)과 연결되지 않고 제1서브층(210), 제2서브층(220)에 흐르는 열을 방출할 수 있다. 방열패드(261)와 제1전극(221)이 전기적으로 연결되면 방열패드가 극성을 갖게 되고 열 방출 관점 및 신뢰성 관점에서 불리할 수 있다.
제1전극 내지 제6전극(221, 222, 223, 224, 225, 226)과 제1전극패드(262), 방열패드(261), 및 제2전극패드(263)는 복수 개의 금속층이 적층된 구조일 수 있다. 예시적으로 W/Ni/Pd/Au 구조를 가질 수 있다. 이때, W의 두께는 5㎛ 내지 15㎛이고, Ni의 두께는 4㎛ 내지 6㎛이고, Pd의 두께는 0.05㎛ 내지 0.15㎛이고, Au의 두께는 0.4㎛ 내지 0.6㎛일 수 있으나 반드시 이에 한정하지 않는다. 제1연결전극(212)과 제2연결전극(211)은 제1서브층(210)과 제2서브층(220)을 접합하는 것이 주 목적 중 하나이므로 5㎛ 내지 15㎛의 두께를 갖는 W 단일층으로 형성될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고, 도 11은 도 10의 변형예이다.
도 10을 참조하면, 실시 예에 따른 반도체 소자(100)는 서브 마운트(22) 상에 플립칩과 같이 실장될 수 있다. 즉, 반도체 소자의 제1전극(152)과 제2전극(151)이 서브 마운트(22)의 제1패드(23a)와 제2패드(23b)에 플립칩 형태로 실장될 수 있다. 이때, 제1패드(23a)와 제2패드(23b)는 와이어(W)에 의해 몸체(10)에 각각 솔더링될 수 있다.
그러나, 반도체 소자를 실장하는 방법은 특별히 제한하지 않는다. 예시적으로 도 11과 같이 반도체 소자의 기판(110)을 서브 마운트(22)상에 배치하고 제1전극(152)과 제2전극(151)을 직접 몸체(10)에 솔더링할 수도 있다.
실시 예에 따른 반도체 소자는 기판(110), 제1 도전형 반도체층(120), 활성층(130), 및 제2 도전형 반도체층(140)을 포함할 수 있다. 각 반도체층은 자외선 파장대의 광을 방출할 수 있도록 알루미늄 조성을 가질 수 있다.
기판(110)은 도전성 기판 또는 절연성 기판을 포함한다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 필요에 따라 기판(110)은 제거될 수 있다.
제1 도전형 반도체층(120)과 기판(110) 사이에는 버퍼층(미도시)이 더 구비될 수 있다. 버퍼층은 기판(110) 상에 구비된 발광 구조물(160)과 기판(110)의 격자 부정합을 완화할 수 있다.
제1 도전형 반도체층(120)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(120)에 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(120)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(120)은 n형 반도체층일 수 있다.
활성층(130)은 제1 도전형 반도체층(120)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(140)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(130)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(130)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(130)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(140)은 활성층(130) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(140)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(140)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(140)은 p형 반도체층일 수 있다.
제1전극(152)는 제1 도전형 반도체층(120)과 전기적으로 연결될 수 있고, 제2전극(151)은 제2 도전형 반도체층(140)과 전기적으로 연결될 수 있다. 제1 및 제2전극(152, 151)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
실시 예에서는 수평형 발광소자의 구조로 설명하였으나, 반드시 이에 한정하지 않는다. 예시적으로 실시 예에 따른 발광소자는 수직형 또는 플립칩 구조일 수도 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (15)
- 캐비티를 포함하는 몸체;
상기 몸체의 내부에 배치되는 복수 개의 전극;
상기 복수 개의 전극과 전기적으로 연결되는 반도체 소자; 및
상기 캐비티 상에 배치되는 투광부재를 포함하고,
상기 복수 개의 전극은 상기 반도체 소자가 배치되는 제1전극 및 상기 제1전극의 외측에 배치되는 제2전극 내지 제6전극을 포함하고,
상기 몸체는 적어도 제1 서브층, 제2 서브층, 및 제3 서브층을 포함하고, 상기 제2 서브층은 상기 제1 서브층과 상기 제3 서브층 사이에 배치되고,
상기 제1 서브층의 하부에 배치되는 제1 전극패드, 제2 전극패드, 및 방열패드를 포함하고,
상기 복수 개의 전극은 상기 제2 서브층의 상부에 배치되고, 제1 연결전극 및 제2 연결전극은 상기 제2 서브층의 하부에 배치되고,
상기 제1 연결전극은 상기 제1 전극을 상기 제1 전극패드에 전기적으로 연결하고,
상기 제2 연결전극은 상기 제3 전극, 제4 전극, 제5 전극 또는 제6 전극을 상기 제2 전극패드에 전기적으로 연결하고,
상기 제2 서브층 상에 배치된 관통 전극 패드는 상기 제1 서브층 및 상기 제2 서브층을 상기 방열패드에 연결하는 반도체 소자 패키지.
- 삭제
- 제1항에 있어서,
상기 몸체는 서로 마주보는 제1측면과 제2측면, 서로 마주보는 제3측면과 제4측면, 상기 제1측면과 상기 제3측면이 이루는 제1코너 영역, 상기 제1측면과 상기 제4측면이 이루는 제2코너 영역, 상기 제2측면과 상기 제4측면이 이루는 제3코너 영역, 및 상기 제2측면과 상기 제3측면이 이루는 제4코너 영역을 포함하는 반도체 소자 패키지.
- 제1항에 있어서,
상기 제2전극에 배치되는 제너 다이오드를 포함하는 반도체 소자 패키지.
- 제4항에 있어서,
상기 제너 다이오드과 상기 제3전극과 전기적으로 연결하는 와이어를 포함하는 반도체 소자 패키지.
- 제3항에 있어서,
상기 몸체는 상기 제1측면과 상기 제2측면의 중심을 통과하는 제1가상직선과 상기 제3측면과 상기 제4측면의 중심을 통과하는 제2가상직선에 의해 정의되는 제1분할영역 내지 제4분할 영역을 포함하고,
상기 제1분할영역은 상기 제1코너 영역을 포함하고,
상기 제2분할영역은 상기 제2코너 영역을 포함하고,
상기 제3분할영역은 상기 제3코너 영역을 포함하고,
상기 제4분할영역은 상기 제4코너 영역을 포함하고,
상기 제2전극 및 제3전극은 상기 제1분할영역에 배치되고,
상기 제4전극은 상기 제2분할영역에 배치되고,
상기 제5전극은 상기 제3분할영역에 배치되고,
상기 제6전극은 상기 제4분할영역에 배치되는 반도체 소자 패키지.
- 제6항에 있어서,
상기 제1전극은 상기 제1가상직선과 제2가상직선의 교차점을 포함하는 반도체 소자 패키지.
- 제6항에 있어서,
상기 제4전극 내지 제6전극은 상기 제2전극보다 큰 반도체 소자 패키지.
- 제8항에 있어서,
상기 제1전극은 상기 제4전극 내지 제6전극보다 큰 반도체 소자 패키지.
- 제8항에 있어서,
상기 제1전극의 면적은 상기 제2전극 내지 제6전극의 면적을 합한 면적보다 큰 반도체 소자 패키지.
- 제1항에 있어서,
상기 방열패드는 상기 제1 전극패드와 상기 제2 전극패드 사이에 배치되는 반도체 소자 패키지.
- 제3항에 있어서,
상기 제1전극은 서로 마주보는 제5측면과 제6측면, 상기 제5측면과 제6측면을 연결하는 제7측면, 상기 제5측면과 제7측면이 이루는 제5코너 영역, 및 상기 제6측면과 제7측면이 이루는 제6코너 영역을 포함하고,
상기 제5코너 영역은 상기 제2코너 영역과 상기 제3코너 영역 사이에 배치되고,
상기 제6코너 영역은 상기 제3코너 영역과 상기 제4코너 영역 사이에 배치되고,
상기 제4전극과 상기 제5전극 사이의 이격부는 상기 제5코너 영역과 상기 제4측면 사이에 배치되고,
상기 제5전극과 상기 제6전극 사이의 이격부는 상기 제6코너 영역과 상기 제2측면 사이에 배치되는 반도체 소자 패키지.
- 제1항에 있어서,
상기 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
상기 활성층은 자외선 파장대의 광을 생성하는 반도체 소자 패키지.
- 제1항에 있어서,
상기 투광부재를 상기 몸체에 고정하는 UV 경화성 레진을 포함하는 반도체 소자 패키지.
- 제3항에 있어서,
상기 제2 내지 제6 전극은 서로 이격 배치되고,
상기 제2 전극은 상기 제1코너 영역으로 연장되어 상기 제1 전극과 연결되는 반도체 소자 패키지.
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