KR102468259B1 - 회로 소자 패키지, 그 제조방법 및 그 제조장치 - Google Patents

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Abstract

회로 소자 패키지, 그 제조방법 및 그 제조장치가 개시된다. 개시된 회로 소자 패키지는 인쇄회로기판 상에 실장된 적어도 하나의 회로 소자; 상기 적어도 하나의 회로 소자를 커버하는 절연층; 및 상기 절연층을 커버하는 차폐층;을 포함하며, 상기 차폐층은 상기 절연층의 측면을 커버하는 제1 차폐층과, 상기 절연층의 상면을 커버하며 상기 제1 차폐층과 전기적으로 접속되는 제2 차폐층을 포함하는 것을 특징으로 한다.

Description

회로 소자 패키지, 그 제조방법 및 그 제조장치{CIRCUIT ELEMENT PACKAGE, MANUFACTURING METHOD THEREOF, AND MANUFACTURING APPARATUS THEREOF}
본 발명은 회로 소자 패키지, 그 제조방법 및 그 제조장치에 관한 것으로, 특히 패키지에 포함된 반도체 칩이나 수동 소자 등을 외부 환경으로부터 보호함과 동시에 전자파를 차폐할 수 있는 전자파 차폐 부재를 구비하는 회로 소자 패키지, 그 제조방법 및 그 제조장치에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전자파 간섭 또는 전자파 내성 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
이를 위해 반도체 패키지에 적용된 종래의 전자파 차폐 구조는 프레스 가공된 금속재질의 쉴드 캔을 구비하며, 이 쉴드 캔으로 인쇄회로기판에 실장된 소자(예를 들어, 반도체 칩이나 수동 소자들)을 덮고 인쇄회로기판의 접지 단자와 납땜하여 쉴드 캔을 인쇄회로기판 상에 고정시킨다.
그런데 종래의 전자파 차폐 구조는 금속재의 쉴드 캔의 내측면이 소자와 단선되지 않도록 소자와 커버의 내측면 사이에 소정의 에어 갭을 두도록 소자의 상단으로부터 상방향으로 소정 거리 이격된다. 이와 같은 에어 갭으로 인해 전체적인 전자파 차폐 구조의 높이가 증가하는 문제가 있었다. 또한, 에어 갭으로 인해 발생하는 단열 효과는 소자에서 발생하는 열을 쉴드 캔 외부로 방출하는 데 장애가 되며, 이러한 장애를 극복하기 위해 쉴드 캔에 통기를 위한 열 방출구멍을 형성해야 한다. 하지만, 이러한 열 방출구멍은 전자파 차폐 성능을 저하시키는 요인이 되고 있다.
본 발명은 상기 문제점을 해소하기 위해, 패키지의 두께를 최소화하면서 전자파 차폐 특성이 우수한 회로 소자 패키지, 그 제조 방법 및 그 제조 장치를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위해, 본 발명은 인쇄회로기판 상에 실장된 적어도 하나의 회로 소자; 상기 적어도 하나의 회로 소자를 커버하는 절연층; 및 상기 절연층을 커버하는 차폐층;을 포함하며, 상기 차폐층은 상기 절연층의 측면을 커버하는 제1 차폐층과, 상기 절연층의 상면을 커버하며 상기 제1 차폐층과 전기적으로 접속되는 제2 차폐층을 포함하는 것을 특징으로 하는 회로 소자 패키지를 제공한다.
상기 제1 차폐층은 상기 절연층 보다 높은 점도를 가지는 전자파 차폐 소재로 이루어질 수 있다.
상기 절연층은 상기 인쇄회로기판과 상기 회로 소자 사이의 갭을 메우도록 유동성을 가지는 절연 소재로 이루어질 수 있다.
상기 제1 차폐층 및 상기 제2 차폐층은 에지 브리지를 통해 서로 전기적으로 접속될 수 있다.
상기 에지 브리지는 상기 제1 차폐층 상면 및 상기 제2 차폐층 상면에 적층될 수 있다.
상기 에지 브리지는 제1 차폐층 상면 및 상기 절연층 상면에 적층될 수 있다.
상기 제2 차폐층은 상기 절연층 상면 및 상기 에지 브리지 상면에 적층될 수 있다.
상기 회로 소자는 에폭시 언더필을 통해 상기 인쇄회로기판 상에 고정되며, 상기 차폐층 및 상기 절연층은 상기 에폭시 언더필에 의해 발생하는 가스를 배출하기 위한 가스 배출홀이 형성될 수 있다.
상기 제1 차폐층과 접지되도록 상기 인쇄회로기판 상에 형성되는 접지 패드; 및 상기 접지 패드 상면에 형성되어 상기 접지 패드와 전기적으로 연결되는 스커트부를 포함하며, 상기 제1 차폐층은 상기 스커트부의 상면에 형성될 수 있다.
상기 제2 차폐층은 차폐 필름일 수 있다.
상기 절연층은 상기 회로 소자가 노출되는 높이로 형성되고, 상기 제2 차폐층의 저면에 상기 노출된 회로 소자를 커버하는 절연성 접착층이 형성될 수 있다.
상기 절연층은 저면이 개방되고 내측에 공간이 형성된 절연 몰드로 이루어질 수 있다.
상기 절연 몰드는 외면에 상기 제2 차폐층이 코팅 형성될 수 있다.
상기 절연 몰드는 상면에 개구가 형성되며, 상기 제2 차폐층은 저면에 상기 개구에 대응하는 다른 절연층이 형성될 수 있다.
상기 절연층은 상기 제2 차폐층 저면에 부착되고, 상기 제1 차폐층 내측으로 에어 갭이 형성될 수 있다.
상기 제2 차폐층은 적어도 2개 변을 따라 다수의 관통구멍이 형성되고, 상기 다수의 관통구멍이 형성된 상기 제2 차폐층의 상면 주변부를 따라 형성되어, 상기 다수의 관통구멍으로 일부가 인입되어 상기 제1 및 제2 차폐층을 전기적으로 연결하는 연결층을 더 포함할 수 있다.
상기 회로 소자는 반도체 칩 및 수동 소자 중 적어도 어느 하나를 포함할 수 있다.
또한, 본 발명은 상기 목적을 달성하기 위해, 인쇄회로기판 상에 회로 소자를 실장하는 단계; 상기 회로 소자를 커버하도록 절연층을 형성하는 단계; 및 상기 절연층을 커버하는 차폐층을 형성하는 단계;를 포함하며, 상기 차폐층은 상기 절연층의 측면을 커버하는 제1 차폐층과, 상기 절연층의 상면을 커버하며 상기 제1 차폐층과 전기적으로 접속되는 제2 차폐층을 포함하는 것을 특징으로 하는 회로 소자 패키지 제조방법을 제공한다.
상기 절연층은 상기 제1 차폐층 형성 후, 상기 제1 차폐층 내측으로 주입될 수 있다.
상기 절연층은 상기 제1 차폐층 내측으로 주입 후 경화 처리될 수 있다.
상기 제1 차폐층은 폭보다 높이가 큰 종횡비를 가질 수 있다.
상기 제1 차폐층은 상부 및 하부가 동시에 형성될 수 있다.
상기 절연층 및 상기 차폐층은 요변성 소재 또는 상변형 소재로 이루어질 수 있다.
상기 절연층 및 상기 차폐층의 각 형성 단계 전에 상기 절연층 및 상기 차폐층 소재에 온도를 가변하거나 진동을 가하여 소재의 점도를 가변하는 단계를 더 포함할 수 있다.
상기 절연층 형성 단계는 저면이 개방되고 내측에 공간이 형성된 절연 몰드를 상기 인쇄회로기판에 안착할 수 있다.
상기 제2 차폐층은 상기 절연 몰드의 외면에 코팅 처리됨에 따라 형성될 수 있다.
상기 제1 차폐층 및 상기 제2 차폐층 형성 후, 상기 제1 및 제2 차폐층을 서로 전기적으로 접속시키는 에지 브리지를 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명은 상기 목적을 달성하기 위해, 회로 소자 패키지를 형성하기 위한 제조장치에 있어서, 절연층 또는 차폐층을 이루는 소재를 저장 및 토출하는 적어도 하나의 디스펜서; 상기 디스펜서를 X축, Y축 및 Z축으로 이동하는 구동부; 및 상기 디스펜서 및 상기 구동부를 제어하는 제어부;를 포함하며, 상기 디스펜서는 상기 저장된 소재의 점도를 가변하는 소재 점도 가변부;를 포함하는 것을 특징으로 하는 회로 소자 패키지 제조장치를 제공한다.
상기 디스펜서는, 상기 소재가 저장되는 저장 챔버; 및 상기 저장 챔버로부터 소재를 공급받아 토출하는 노즐;을 포함할 수 있다.
상기 소재 점도 가변부는, 상기 저장 챔버 내측에 배치되는 히터; 상기 저장 챔버 외측에 배치되는 쿨러; 및 상기 저장 챔버 내측에 배치되는 온도 센서를 포함하며, 상기 제어부는 상기 온도 센서로부터 검출된 소재의 온도를 정보를 수신하고, 상기 히터 및 상기 쿨러의 구동을 제어할 수 있다.
상기 소재 점도 가변부는 상기 저장 챔버 내측에 배치되어 상기 소재에 진동을 가하는 진동자를 포함하여
상기 제어부는 상기 소재의 요변성을 이용하여 상기 소재에 전단 응력을 인가함으로써 상기 소재의 점도를 인위적으로 제어할 수 있다.
상기 디스펜서는 상기 노즐을 회전 시키는 회전 구동부를 더 포함할 수 있다.
상기 노즐은, 상기 노즐의 측면에 배치되는 제1 토출부; 및 상기 노즐의 하단에 배치되며, 상기 제1 토출부와 연통되는 제2 토출부;를 포함하며, 상기 제1 토출부는 높이가 폭보다 큰 종횡비를 가질 수 있다.
상기 노즐은, 상기 노즐의 측면에 배치되는 상측 토출구; 및 상기 노즐의 측면에 배치되며, 상기 상측 토출구 하측에 배치되는 하측 토출구;를 포함할 수 있다.
상기 하측 토출구는 상기 노즐이 이동하는 방향으로 상기 상측 토출구보다 더 전방에 배치될 수 있다.
상기 노즐은 상기 노즐의 측면에 상하 방향으로 적어도 3이상 배치될 수 있다.
상기 노즐은 상기 노즐의 측면에 상하 방향으로 적어도 3이상 배치될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 회로 소자 패키지의 제조 공정을 순차적으로 나타내는 단면도이다.
도 3a는 반도체 칩만 차폐하는 경우 제1 차폐층과 반도체 칩의 BGA 간의 간격을 나타내는 단면도이다.
도 3b 및 도 3b는 반도체 칩과 인쇄회로기판 간의 견고한 결합을 위해 에폭시 수지를 이용하는 회로 소자 패기지의 일 예를 나타내는 사시도 및 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 회로 소자 패키지의 차폐층 및 절연층을 형성하기 위한 소재 공급 장치를 나타내는 개략 블록도이다.
도 4b는 본 발명의 제1 차폐층을 형성하기 위해 노즐이 이동하는 경로를 나타내는 평면도이다.
도 5는 도 4b에 도시된 노즐을 통해 제1 차폐층을 형성하기 위한 소재가 토출되는 토출구를 나타내는 도면이다.
도 6은 제1 차폐층을 높게 형성하기 위해 노즐을 동일한 경로를 따라 2회 이동시켜 제1 차폐층을 형성하는 과정을 나타내는 도면이다.
도 7은 노즐에 상하로 형성된 토출구를 나타내는 도면이다.
도 8은 노즐의 하단부가 대략 수평 방향으로 절곡된 예를 나타내는 도면이다.
도 9는 노즐을 통해 제2 차폐층을 형성하는 상태를 나타내는 도면이다.
도 10은 절연층을 제팅(jetting) 방식으로 형성하는 예를 나타내는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 12는 도 11에 도시된 본 발명의 다른 실시예에 따른 회로 소자 패키지의 제조 공정을 순차적으로 나타내는 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 18a 및 도 18b는 제2 차폐층의 다양한 예를 나타내는 평면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 20은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 21a 및 도 21b는 도 20에 도시된 절연 몰드의 상부 및 하부를 나타내는 사시도들이다.
도 22는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 24는 도 23에 도시된 절연 몰드를 나타내는 사시도이다.
도 25는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 26은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 27은 도 26에 도시된 본 발명의 또 다른 실시예에 따른 회로 소자 패키지의 제조 공정을 나타내는 도면이다.
도 28은 도 27에 표시된 'A'부분을 나타내는 확대도이다.
도 29는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지의 제조 공정을 나타내는 도면이다.
도 30은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지의 제조 공정을 나타내는 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
또한, 본 발명의 실시예들은 반도체 칩과 수동 소자들을 함께 차폐하는 회로 소자 패키지의 구조를 예로 들어 설명하지만, 이에 제한되지 않고 반도체 칩만 차폐하는 구조와 수동 소자들만을 차폐하는 구조 역시 물론 가능하다.
또한 본 발명의 실시예들에 따른 회로 소자 패키지는 스마트 폰, 디스플레이 장치, 웨어러블 디바이스(wearable device) 등에 적용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시예에 따른 회로 소자 패키지의 구조 및 그 제조벙법을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 1을 참조하면, 회로 소자 패키지(100)는 인쇄회로기판(110)과, 인쇄회로기판(110)에 실장된 반도체 칩(115) 및 수동 소자(117,119)를 포함할 수 있다. 인쇄회로기판(110)의 상면에는 반도체 칩(115) 및 수동 소자(117,119)가 각각 인쇄회로기판(110)과 전기적으로 접속되는 제1 접속 패드(111) 및 제2 접속패드(112)가 패터닝될 수 있다. 제1 및 제2 접속 패드(111)는 다수로 이루어질 수 있다. 제1 및 제2 접속 패드(111,112)는 반도체 칩(115) 및 수동 소자(117,119)의 접지 또는 신호 전달을 위해 형성될 수 있다.
인쇄회로기판(110)은 상면에 접지(GND) 패드(114)가 패터닝될 수 있다. 접지 패드(114)는 반도체 칩(115) 및 수동 소자(117,119)의 접지 또는 신호 전달을 위하여 형성될 수 있다. 접지 패드(114)는 제1 차폐층(120)에 접지될 수 있다.
반도체 칩(115)은 인쇄회로기판(110)의 제1 접속 패드(111)에 전기적으로 접속되는 복수의 접속 단자(116)를 포함할 수 있다. 복수의 접속 단자(116)는 예를 들면 솔더볼과 같은 BGA(ball grid array) 방식으로 형성될 수 있다.
수동 소자(117,119)(예를 들면, 저항, 캐패시터, 인덕터 등)는 인쇄회로기판(110)의 제2 접속 패드(112)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 수동 소자(117,119)는 인쇄회로기판(110)에 실장 시 그 높이가 반도체 칩(115)과 작거나 클 수 있으며, 반도체 칩(115) 및 수동 소자(117,119)는 절연층(130)에 의해 덮여 제1 차폐층(120)과 격리될 수 있다.
회로 소자 패키지(100)는 인쇄회로기판(110) 상에 제1 차폐층(120), 절연층(130), 제2 차폐층(140), 에지 브리지(edge bridge)(150)를 포함할 수 있다.
제1 및 제2 차폐층(120,140), 에지 브리지(150)는 전자파 장해(Electro-Magnetic Interference; EMI)를 방지할 수 있는 전자파 차폐 특성을 가지는 소재로 형성될 수 있다. 이에 따라 제1 및 제2 차폐층(120,140), 에지 브리지(150)는 반도체 소자(115) 및 수동 소자(117,119)에서 발생하는 전자파를 차폐하여 회로 소자 패키지(100)가 포함된 전자 장치에 실장된 다른 전자 부품에 줄 수 있는 EMI를 미연에 방지할 수 있다. 이에 따라 회로 소자 패키지(100)가 포함된 전자 장치에 전자파 잡음 또는 오동작 등과 같은 장해를 근본적으로 차단함으로써 제품의 신뢰성이 저하되는 것을 방지할 수 있다. 이와 같이 제1 및 제2 차폐층(120,140)은 회로 소자 패키지(100)의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 막을 수 있다.
제1 차폐층(120)은 차폐층의 측면을 이루며, 제2 차폐층(140)은 차폐층의 상면을 이룰 수 있다. 제1 및 제2 차폐층(120,140)은 절연층(130)을 커버할 수 있다.
제1 차폐층(120)은 접지 패드(114)와 연결될 수 있으며, 반도체 칩(115)과 수동 소자(117,119)를 둘러 싸도록 폐루프(closed loop) 형상으로 이루어질 수 있다. 예를 들면, 제1 차폐층(120)은 직사각형 형상으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
절연층(130)은 제1 및 제2 차폐층(120,140) 내측에 형성되며 반도체 칩(115) 및 수동 소자(117,119)를 덮을 수 있다. 절연층(130)은 반도체 칩(115) 및 수동 소자(117,119)를 제1 및 제2 차폐층(120,140)과 격리할 수 있다.
절연층(130)은 댐 형상으로 이루어진 제1 차폐층(120)에 의해 구획된 영역에 주입하여 반도체 칩(115) 및 수동 소자(117,119)의 외측에 밀착될 수 있도록 유동성을 가지는 재료로 이루어질 수 있다. 또한, 절연층(130)은 접속 패드(111,112) 중 최외곽에 배치된 접속 패드(112)와 접지 패드(114)를 서로 격리할 수 있다.
제1 차폐층(120)의 구획 영역에 주입된 절연층(130)은 상온 경화, 열 경화, UV 경화 등의 경화 처리를 통해 소정 형상으로 경화될 수 있다.
절연층(130)은 요변성(Thixotropy) 소재 또는 상변화(hot melt) 소재를 사용하여 형성할 수 있다. 제1 차폐층(120), 제2 차폐층(140) 및 에지 브리지(150) 역시 요변성 소재 또는 상변화 소재를 사용하여 형성할 수 있다.
요변성 소재는 합성미분 실리카, 벤토나이트(bentonite), 미립자 표면처리 탄산칼슘, 수소 첨가 피마자유, 금속 석검계, 알루미늄 스테아레이트(aluminum stearate), 폴리이미드 왁스(polyamide wax), 산화 폴리에틸렌계 및 아마인 중합유 중 적어도 하나를 포함할 수 있다. 예를 들어, 금속 석검계는 알루미늄 스테아레이트(Aluminum Stearate)를 포함할 수 있다.
상변화 소재는 폴리 우레탄(polyurethane), 폴리요소(polyurea), 폴리염화 비닐(polyvinyl chloride), 폴리스티렌(polystyrene), ABS 수지(acrylonitrile butadiene styrene), 폴리아미드(polyamide), 아크릴(acrylic) 및 PBTP(polybutylene terephthalate) 중 적어도 하나를 포함할 수 있다.
요변성 소재 또는 상변화 소재는 UV 경화 또는 열 경화를 통하여 경화될 수 있다. 요변성 소재 또는 상변화 소재를 디스펜서(미도시)를 통하여 주입시에는 유동성을 가진 상태로 주입하여 주입이 용이하도록 할 수 있고, 이를 UV 경화 또는 열 경화를 통하여 경화하여 공정 편의성을 도모할 수 있다. 요변성 소재는 금속 필러(Filler)가 포함된 폴리머 중합체일 수 있다.
또한, 본 발명의 일 실시예에 따른 절연층(130), 제1 및 제2 차폐층(120,140), 에지 브리지(150)는 3D 프린팅을 통하여 형성할 수 있다. 따라서, 고가의 장비에 대한 비용과 제조 공정에 소요되는 시간을 절감할 수 있다.
제2 차폐층(140)은 디스펜서로부터 토출되는 소재가 절연층(130)의 상면과 에지 브리지(150)의 상면을 커버하도록 도포됨에 따라 형성될 수 있다. 제2 차폐층(140) 역시 제1 차폐층(120)과 동일한 소재로 이루어질 수 있으며, 점도 역시 제1 차폐층(120)과 동일하게 설정될 수 있다.
에지 브리지(150)는 제1 차폐층(120)과 절연층(130)이 서로 접하는 경계 및 그 주변을 커버하도록 형성될 수 있다. 예를 들면, 에지 브리지(150)는 제1 차폐층(120)의 상면에 적층되고 절연층(130)의 주변부를 커버하도록 대략 90° 절곡되는 형상으로 이루어질 수 있다. 이와 같이 에지 브리지(150)는 제1 및 제2 차폐층(120,140)을 이어줌에 따라 접지 영역을 제1 차폐층(120)으로부터 제2 차폐층(140)까지 확장할 수 있다.
에지 브리지(150)는 제1 및 제2 차폐층(120,140)과 동일한 소재 즉, 전자파 차폐 특성을 가지는 소재로 이루어질 수 있다. 이에 따라 본 발명의 일 실시예에 따른 회로 소자 패키지(110)는 에지 브리지(150)를 구비함에 따라 제1 및 제2 차폐층(120,140)과 함께 반도체 칩(115) 및 수동 소자(117,119)로부터 발생하는 전자파 차폐를 더욱 효과적으로 수행할 수 있다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 회로 소자 패키지의 제조 공정을 순차적으로 나타내는 단면도이다.
도 2(a)를 참조하면, 인쇄회로기판(110)의 상면에 접속 패드(111,112) 및 접지 패드(114)를 패터닝한 후, 접속 패드(111,112)에 반도체 칩(115) 및 수동 소자(117,119)를 각각 전기적으로 접속하도록 접착한다.
도 2(b)를 참조하면, 인쇄회로기판(110)의 상면에 접지 패드(114)와 접속되도록 제1 차폐층(120)을 형성한다. 제1 차폐층(120)은 반도체 칩(115) 및 수동 소자(117,119)를 둘러싸도록 대략 폐루프 형태로 이루어질 수 있다. 이 경우, 제1 차폐층(120)은 반도체 칩(115) 및 수동 소자(117,119)의 높이보다 높게 형성되도록 고점도(high viscosity)인 유동성 소재로 이루어지는 것이 바람직하다.
도 2(c)를 참조하면, 대략 댐 형상으로 형성된 제1 차폐층(120)의 내측에 절연층(130)을 형성한다. 절연층(130)을 이루는 소재는 제1 차폐층(120)을 이루는 소재보다 높은 유동성을 가지도록 제1 차폐층(120)의 소재보다 저점도를 가질 수 있다. 절연층(130)을 이루는 소재(요변성 소재, 상변화 소재, 금속 필러를 포함한 폴리머 중합체 중 어느 하나)는 높은 유동성이 확보됨에 따라 제1 차폐층(120)에 의해 구획된 차폐 영역에 주입될 때, 반도체 칩(115) 및 수동 소자(117,119)와 인쇄회로기판(110)의 상면 사이를 메울 수 있다. 미리 설정된 높이로 주입된 유동성 소재는 상온 경화, UV 경화 또는 열 경화 공정을 통하여 경화한다.
도 2(d)를 참조하면, 제1 차폐층(120)의 상면 및 절연층(130)의 상면에 동시에 오버랩되도록 에지 브리지(150)를 형성한다. 이 경우, 에지 브리지(150)는 절연층(130)의 상면의 주변부에 한정되게 도포되므로 절연층(130)의 상면 중앙부에는 에지 브리지(150)의 두께로 인한 단차에 의해 다음 공정에서 형성되는 제2 차폐층(140)이 주입될 수 있는 공간(대략 요홈 형상)이 마련될 수 있다.
도 2(e)를 참조하면, 경화된 절연층(130)의 상면과 에지 브리지(150)의 상면에 제2 차폐층(140)을 형성한다. 이 경우, 접지 패드(114)와 연결된 제1 차폐층(120)이 에지 브리지(150)를 통해 제2 차폐층(140)과 전기적으로 연결됨에 따라, 접지 영역이 제2 차폐층(140)의 상면까지 확장될 수 있어 안정적인 접지 패스(path)를 마련할 수 있다.
본 실시예에 따르면, 회로 소자 패키지는 반도체 칩(115)과 수동 소자(117,119)를 함께 차폐하지 않고, 도 3a 내지 도 3c와 같이, 반도체 칩(115) 만을 차폐하는 구조로 이루어지는 것도 물론 가능하다.
도 3a는 반도체 칩만 차폐하는 경우 제1 차폐층과 반도체 칩의 BGA 간의 간격을 나타내는 단면도이다.
도 3a를 참조하면, 반도체 칩만 단독으로 차폐할 때 반도체 칩(115)의 저면에 형성된 전극인 BGA(Ball Grid Array)(116) 중 최외곽에 배치된 단자는 제1 차폐층(120)과 전기적으로 절연되어야 한다. 이를 위해 제1 차폐층(120)을 이루는 소재의 물성(표면장력, 점도, 밀도, 요변성 등)과 소재공급 변수의 제어 (공급압력, 이송속도, 소재 공급량, 반도체 칩 공급장치 갭, 인쇄회로기판 공급장치 갭 등)을 조절하여 노즐(216, 도 4a 참조)을 통해 공급된 소재가 반도체 칩(115)의 저면으로 주입되는 거리를 제어하여 BGA(116)와 접촉하지 않도록 처리하는 것이 필요하다. 즉, 반도체 칩(115)의 외곽 면으로부터 최외곽 BGA(116)까지의 거리를 L1이라하고, 반도체 칩(115)의 외곽 면으로부터 최외곽 BGA(116)측으로 향하는 제1 차폐층(120)을 이루는 소재의 언터필(underfill) 길이를 L2라 할 때, L1 > L2의 조건을 만족하는 것이 바람직하다.
도 3b 및 도 3b는 반도체 칩과 인쇄회로기판 간의 견고한 결합을 위해 에폭시 수지를 이용하는 회로 소자 패기지의 일 예를 나타내는 사시도 및 단면도이다.
도 3b 및 도 3c를 참조하면, 반도체 칩(115)과 인쇄회로기판(110) 간의 부착력을 증가시켜 제품의 신뢰성을 향상시키기 위해, 통상의 반도체 칩(115) 실장 방법 중 하나로 사용되고 있는 에폭시 언더필(epoxy underfill)(E)이 적용된 경우, 본 실시예의 차폐 구조를 변형하여 적용할 수 있다.
즉, 차폐층을 이루는 소재는 언더필 소재와 유사한 폴리머 기반으로 상온 경화 또는 언더필과 동시에 열 경화가 가능하다. 그러나 언더필 소재의 외곽을 차폐층을 이루는 소재가 완전히 둘러싸면 에폭시 언더필(E) 경화 시 에폭시 언더필(E)에 포함되어 있는 가스가 차폐 구조 내에 갇히게 된다. 이에 따라, 회로 소자 패키지는 온도 상승 시 신뢰성 문제를 일으킬 수 있으므로, 이를 방지하기 위해 반도체 칩(115)와 인쇄회로기판(110) 사이의 갭 부분에 대응하는 제1 차폐층(120)의 일부 위치에 소정 간격으로 가스 배출홀(125)을 형성하여 발생된 가스를 배출시킬 수 있다.
도 4a는 본 발명의 일 실시예에 따른 회로 소자 패키지의 차폐층 및 절연층을 형성하기 위한 소재 공급 장치를 나타내는 개략 블록도이다. 이 경우, 소재 공급 장치(200)는 3D 프린터일 수 있다.
이하에서 설명하는 소재 공급 장치(200)는 디스펜서(210)와 디스펜서(210)에 구비된 노즐(216)이 1개인 것을 예로 들어 설명하지만, 이에 제한되지 않고 디스펜서가 복수로 이루어질 수 있다. 특히 차폐층과 절연층을 형성하기 위한 디스펜서를 각각 구비할 수 있으며, 차폐층의 측면 및 상면을 형성하는 디스펜서 역시 각각 구비할 수 있고, 절연층의 측면 및 상면을 형성하는 디스펜서 역시 각각 구비할 수 있다.
도 4a를 참조하면, 소재 공급 장치(200)는 소재를 저장하고 토출하는 디스펜서(210)와, 디스펜서(210)를 X축, Y축 및 Z축 방향으로 이동시키기 위한 X축 구동부(231), Y축 구동부(232) 및 Z축 구동부(233)를 포함할 수 있다. 또한, 소재 공급 장치(200)는 디스펜서(210), X축 구동부(231), Y축 구동부(232) 및 Z축 구동부(233)를 제어하기 위한 제어부(250)를 포함할 수 있다.
디스펜서(210)는 소재가 저장되는 저장 챔버(211)와, 소재의 점도를 제어하기 위한 히터(212), 진동자(213), 쿨러(214) 및 온도센서(217)를 포함할 수 있다. 히터(212), 진동자(213) 및 온도센서(217)는 저장 챔버(211) 내측의 소정 위치에 배치될 수 있다. 쿨러(214)는 저장 챔버(211)의 외측에 전장 챔버(211)와 인접한 위치에 배치될 수 있다. 쿨러(214)는 저장 챔버(211)를 향해 냉각 공기를 송풍하는 냉각팬이거나, 냉각수가 흐르는 냉각 파이프일 수 있다. 또한, 디스펜서(210)는 저장 챔버(211)로부터 공급되는 소재를 외부로 토출하기 위한 노즐(216)을 포함할 수 있다.
본 실시예에서는 제1 및 제2 차폐층(120,140) 및 절연층(130)을 미리 설정된 두께 또는 균일한 두께로 조형하기 위해 저장 챔버(211)로부터 노즐(216)로 공급되는 소재의 양을 일정하게 유지할 수 있다. 이 경우 소재의 공급량은 소재의 밀도, 점도 및 표면장력에 영향을 받기 때문에 이러한 물성 값의 제어가 요구된다. 본 실시예에서는 이러한 소재의 물성 값을 제어하기 위해 제어부(250)가 히터(212) 및 쿨러(214)를 구동시켜 소재의 온도를 변화시키고, 온도센서(217)에 의해 검출되는 소재의 온도 값을 판단하여 소재를 원하는 점도로 가변 또는 유지할 수 있다.
또한, 소재의 요변성을 이용하여 소재에 전단 응력을 인가함으로써 소재의 점도를 인위적으로 제어할 수 있다. 실시간으로 소재의 전단 응력을 제어하기 위해서, 저장 챔버(211) 내에 배치된 진동자(213)의 주파수와 진폭을 조절하여 원하는 점도를 유지할 수 있다. 이와 같이 동일한 소재를 사용 시 필요에 따라 소재의 점도를 다르게 제어하여 조형 효율을 높일 수 있다. 예를 들어, 제1 차폐층(120) 조형 시, 높은 종횡비(r)로 형성되면서 동시에 조형 속도를 향상시키기 위해 소재는 높은 점도(약 200,000 cP)가 요구된다. 이와 달리 제1 차폐층(120)에 비해 대면적인 제2 차폐층(140)을 조형 시, 디스펜서(210)를 고속으로 이동시켜 소재를 주입하게 되는데 이때, 차폐층의 측면을 이루는 기 형성된 제1 차폐층(120)과 반도체 칩(115) 및 수동 소자(117,119)의 사이를 메우기 위해 소재는 높은 유동성을 가지는 저 점도(약 4,000 cP)가 유리하다.
따라서, 본 실시예에서는 차폐층의 상면을 이루는 제2 차폐층(140) 조형 시에는 진동자(214)를 통해 소재에 전단 응력을 인가하여 점도를 낮출 수 있다. 한편, 제2 차폐층 형성 시 저 점도 소재를 위해 다량의 용매를 혼합하는 경우, 금속 필러(filler)의 분산 안정성이 저하되고 경화 시 균일한 차폐성능을 얻기가 어렵기 때문에 소재의 요변성을 이용한 동일 소재 점도제어는 고속조형을 위해 필요한 요소기술이다.
이와 같이, 본 실시예에서는 저장 챔버(211)에 점도 별 다른 소재를 교체 충진하지 않고 소재의 온도 및 요변성을 제어함으로써 저장 챔버(211)에 저장된 동일한 소재의 점도를 가변시킬 수 있고, 소재의 공급량과 점도를 정밀하게 제어할 수 있다.
또한, 디스펜서(210)는 노즐(216)을 노즐(216)의 중심축을 기준으로 일 방향 및 역방향으로 회전시킬 수 있는 회전 구동부(219)와 연결된다. 회전 구동부(219)는 통상의 동력전달수단을 통해 노즐(216)로 회전력을 전달할 수 있다. 제어부(250)는 노즐(216)을 제1 차폐층(120)의 형성 경로(P, 도 4b 참조)를 따라 직선 방향으로 이동시키다가 제1 차폐층(120)의 형성 경로(P)의 코너부에서 회전 구동부(219)를 통해 대략 90°로 회전시킬 수 있다. 이에 따라 디스펜서(210)로부터 소재를 지속적으로 토출시킬 수 있다.
또한, 회전 구동부(219)는 통상의 동력전달수단을 통해 저장 챔버(211)를 회전시킬 수 있으며, 이 경우, 노즐(216)은 저장 챔버(211)의 하단에 고정 설치될 수 있다.
도 4b는 본 발명의 제1 차폐층을 형성하기 위해 노즐이 이동하는 경로를 나타내는 평면도이다.
도 4b를 참조하면, 제1 차폐층(120)의 형성 경로(P)는 차폐하고자 하는 반도체 칩(115) 및 수동 소자(117,119)를 둘러싸도록 폐루프를 이룰 수 있다. 이 경우 제1 차폐층(120)의 형성 경로(P)는 사각형상으로 이루어질 수 있다.
도 5는 도 4b에 도시된 노즐을 통해 제1 차폐층을 형성하기 위한 소재가 토출되는 토출구를 나타내는 도면이다.
도 5를 참조하면, 노즐(216)은 하부 측면에 소재가 토출되는 제1 토출구(218a)와 저면에 소재가 토출되는 제2 토출구(218b)가 형성된다. 제1 및 제2 토출구(218a,218b)는 서로 연통되어 있다.
이와 같이 제1 토출구(218a)는 노즐(216)의 중심축(C)을 기준으로 비대칭으로 형성된다. 또한, 제1 토출구(218a)는 높은 종횡비를 가지는 제1 차폐층(120)을 조형하기 위해 제1 차폐층(120)의 최종 단면과 유사한 직사각형 형상으로 이루어질 수 있다.
본 실시예에서 제1 토출구(218a)는 종횡비(r)를 증가시킬 수 있도록 제1 토출구(218a)의 높이(h)를 제1 토출구(218a)의 폭(w)으로 나눈 값을 나타내는 수치로 사용될 수 있다. 즉, 본 실시예에서 종횡비(r)는 다음과 같은 수학식 1로 나타낼 수 있다.
[수학식 1]
종횡비(r) = h /w
이러한 제1 토출구(218a)의 형상을 통해 제1 차폐층(120)은 두께가 얇고 높이가 높은 고 종횡비 구조가 가능하다.
한편, 노즐(216)은 미리 설정된 경로(P, 도 4b 참조)를 따라 이동하면서 제1 및 제2 토출구(218a,218b)를 통해 반도체 칩(115) 및/또는 수동 소자(118,119)에 인접한 지점(만약, 반도체 칩(115)만 차폐하는 경우, 반도체 칩(115)의 측벽)과 인쇄회로기판(110)의 상면에 동시에 토출하여 제1 차폐층(120)을 형성할 수 있다.
도 6은 제1 차폐층을 높게 형성하기 위해 노즐을 동일한 경로를 따라 2회 이동시켜 제1 차폐층을 형성하는 과정을 나타내는 도면이다.
도 6(a)를 참조하면, 노즐(216)을 제1 차폐층 형성 경로(P, 도 4b 참조)를 따라 이동시키면서, 제1 및 제2 토출구(218a,218b)를 통해 소재를 토출시킨다. 이에 따라, 제1 차폐층(120)의 하부(120')가 형성될 수 있다. 이 경우, 제1 토출구(218a)는 노즐(216) 이동방향의 반대 방향을 향하도록 배치될 수 있다.
도 6(b)를 참조하면, 제1 차폐층(120)의 하부(120')를 기반으로 제1 차폐층(120)의 상부(120'')를 형성하도록, 노즐(216)을 높이를 상향 조절한 후 제1 차폐층(120)의 상부를 따라 이동면서 제1 및 제2 토출구(218a,218b)를 통해 소재를 토출시킨다.
이 경우, 제1 토출구(218a)는 제1 차폐층(120)의 하부(210')를 향하도록 노즐(216) 이동방향에 대하여 직각방향으로 배치될 수 있다. 이에 따라, 제1 토출구(218a)로 토출되는 소재는 제1 차폐층(120)의 하부(120')의 상면에 형성되고, 제2 토출구(218b)로 토출되는 소재는 제1 차폐층(120)의 하부(120')의 외측면을 덮도록 형성된다. 이와 같이 제1 차폐층(120)의 상부(120'')를 형성하기 위한 소재의 토출량은 제1 차폐층(120)의 하부(120')를 형성하기 위한 토출량보다 더 많은 것이 바람직하다.
도 7은 노즐에 상하로 형성된 토출구를 나타내는 도면이다.
도 7을 참조하면, 노즐(316)은 토출구 상하로 2개(317,318) 형성될 수 있다. 상측 토출구(317) 및 하측 토출구(318)는 격벽(316c)에 의해 서로 격리된 제1 및 제2 소재공급통로(316a,316b)에 각각 연통된다. 상측 토출구(317) 및 하측 토출구(318)는 동일한 폭을 가지도록 형성될 수 있으며, 하측 토출구(318)가 상측 토출구(317) 보다 큰 폭을 갖도록 형성되는 것도 가능하다. 또한, 상측 토출구(317) 및 하측 토출구(318)는 동일한 높이를 가지도록 형성될 수 있으며, 상측 토출구(317) 및 하측 토출구(318)는 서로 다른 높이를 갖도록 형성되는 것도 물론 가능하다.
이와 같이, 노즐(316)이 상측 및 하측 토출구(317,318)를 가지는 경우 상측 및 하측 토출구(317,318)에서 동시에 또는 시차를 두고 소재가 토출될 수 있다. 예를 들면, 하측 토출구(318)는 상측 토출구(317) 보다 노즐의 이동 방향으로 더 전방에 배치될 수 있으며, 이 경우, 상측 토출구(317)에서 토출되는 소재는 하측 토출구(318)에서 먼저 토출된 소재의 상측에 형성되는 것이 바람직하다. 이를 위해 1 차폐층(120) 형성하는 시작 지점에서는 노즐(316)은 제1 차폐층(120)의 형성 경로를 따라 이동함과 동시에 하측 토출구(318)를 통해 소재를 토출하고, 하측 토출구(318)에서 소재를 토출하는 시점과 차이를 두고 상측 토출구(317)에서 소재를 토출하는 것이 바람직하다.
이와 같이 본 실시예에서는 노즐(316)이 미리 설정된 제1 차폐층(120)의 형성 경로(P, 도 4b 참조)를 따라 1회 이동하면서 상측 및 하측 토출구(317,318)에서 동시에 소재가 토출되어 높은 종횡비(r)를 가지는 제1 차폐층(120)을 형성할 수 있다.
본 실시예에서는 노즐(316)에 상하로 배치된 2개의 상측 및 하측 토출구(317,318)를 구비하였으나, 이에 제한되지 않고 상하 방향으로 3개 이상 구비하는 것도 물론 가능하다. 이 경우, 토출구를 나누는 개수는 조형된 제1 차폐층(120)이 그 높이를 유지할 수 있도록 소재의 토출 유량과 점도를 함께 고려하여 설정할 수 있다.
도 8은 노즐의 하단부가 대략 수평 방향으로 절곡된 예를 나타내는 도면이다.
도 8을 참조하면, 저장 챔버(411)의 하단에 형성된 노즐(416)은 하단부가 대략 수평 방향으로 절곡될 수 있다. 이 경우 노즐(416)의 절곡된 단부에 제1 토출구(417)가 형성되고, 제1 토출구(417)의 하측으로 제1 토출구(417)와 연통되는 제2 토출구(418)가 형성될 수 있다. 제1 토출구(417)는 전술한 노즐(216)의 제1 토출구(218a)와 같이 폭(w)과 높이(h)의 종횡비(r)가 높게 형성되는 것이 바람직하다.
도 9는 노즐을 통해 제2 차폐층을 형성하는 상태를 나타내는 도면이다.
도 9를 참조하면, 절연층(130)의 상면에 제2 차폐층(140) 조형 시 소재의 공급량을 늘리면서 일정한 두께의 조형막을 형성하기 위해 소재를 저 점도로 제어하여 사용할 수 있다. 노즐(516)은 하단이 편평한 형상으로 이루어질 수 있다. 또한 노즐(516)은 대략 나선 방향을 따라 절연층(130)의 상면 외곽으로부터 중심을 향해 이동할 수 있으며, 이에 따라 제2 차폐층(140)을 고속으로 형성할 수 있다.
도 10은 절연층을 제팅(jetting) 방식으로 형성하는 예를 나타내는 도면이다.
도 10을 참조하면, 다양한 높이의 수동 소자(117,119)의 표면을 등각(conformal)으로 코팅하기 위해서 저 점도의 절연 잉크로 이루어지는 소재를 사용할 수 있다. 이 경우, 노즐(616)은 필요한 영역(예를 들면, 댐 형상으로 이루어진 제1 차폐층(120)에 의해 구획된 차폐 영역)을 선택하여 제팅(jetting) 방식으로 절연 잉크를 토출하는 구조로 이루어질 수 있다.
절연 잉크는 절연층(130)의 표면을 등각으로 형성하도록 절연 잉크의 점도 및 표면장력, 습한 정도 등의 적절한 한정이 요구될 수 있다. 또한, 경화에 의한 두께 감소로 인해 수동 소자(117,119)의 표면(상단면)이 노출되지 않도록, 트랩(trap)된 용매에 의해 균열이 발생하지 않도록 무용제 타입을 사용할 수 있다. 아울러 제팅에 의해 주입된 절연층(130)의 신속한 경화가 가능하도록 UV 경화 또는 UV 및 열을 동시에 가하는 경화 공정을 수행할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 11을 참조하면, 회로 소자 패키지(100)는 인쇄회로기판(110a)과, 인쇄회로기판(110a)에 실장된 반도체 칩(115a) 및 수동 소자(117a,119a)를 포함할 수 있다. 인쇄회로기판(110a)의 상면에는 반도체 칩(115a) 및 수동 소자(117a,119a)가 각각 인쇄회로기판(110a)과 전기적으로 접속되는 제1 접속 패드(111a) 및 제2 접속패드(112a)가 패터닝될 수 있다. 제1 및 제2 접속 패드(111a,112a)는 다수로 이루어질 수 있다. 제1 및 제2 접속 패드(111a,112a)는 반도체 칩(115a) 및 수동 소자(118a,119a)의 접지 또는 신호 전달을 위해 형성될 수 있다.
인쇄회로기판(110a)은 상면에 접지 패드(114a)가 패터닝될 수 있다. 접지 패드(114a)는 반도체 칩(115a) 및 수동 소자(118a,119a)의 접지 또는 신호 전달을 위하여 형성될 수 있다. 접지 패드(114a)는 제1 차폐층(120a)에 접지될 수 있다.
반도체 칩(115a)은 인쇄회로기판(110a)의 제1 접속 패드(111a)에 전기적으로 접속되는 복수의 접속 단자(116a)를 포함할 수 있다. 복수의 접속 단자(116a)는 예를 들면 솔더볼과 같은 BGA(ball grid array) 방식으로 형성될 수 있다.
수동 소자(118a,119a)(예를 들면, 저항, 캐패시터, 인덕터 등)는 인쇄회로기판(110a)의 제2 접속 패드(112a)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 수동 소자(118a,119a)는 인쇄회로기판(110a)에 실장 시 그 높이가 반도체 칩(115a)과 작거나 클 수 있으며, 반도체 칩(115a) 및 수동 소자(118a,119a)는 절연층(130a)에 의해 덮여 제1 차폐층(120a)과 격리될 수 있다.
회로 소자 패키지(100a)는 인쇄회로기판(110a) 상에 제1 차폐층(120a), 절연층(130a), 제2 차폐층(140a), 에지 브리지(150a)를 포함할 수 있다.
제1 및 제2 차폐층(120a,140a)은 전자파 차폐 특성을 가지는 소재로 형성될 수 있으며, 이와 같이 제1 및 제2 차폐층(120a,140a)은 회로 소자 패키지(100a)의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 막을 수 있다.
제1 차폐층(120a) 및 제2 차폐층(140a)은 절연층(130)을 커버할 수 있다. 제1 차폐층(120a)은 접지 패드(114a)와 연결될 수 있다. 반도체 소자(115a)와 수동 소자(118a,119a)를 둘러싸도록 폐루프(closed loop) 형상으로 이루어질 수 있다.
절연층(130a)은 제1 및 제2 차폐층(120a,140a) 내측에 형성되며 반도체 칩(115a) 및 수동 소자(118a,119a)를 덮을 수 있다. 절연층(130a)은 반도체 칩(115a) 및 수동 소자(118a,119a)를 제1 및 제2 차폐층(120a,140a)과 격리할 수 있다.
절연층(130a)은 댐 형상으로 이루어진 제1 차폐층(120a)에 의해 구획된 영역에 주입하여 반도체 칩(115a) 및 수동 소자(118a,119a)의 외측에 밀착될 수 있도록 유동성을 가지는 재료로 이루어질 수 있다. 또한, 절연층(130a)은 접속 패드(111a,112a) 중 최외곽에 배치된 접속 패드(112a)와 접지 패드(114a)를 서로 격리할 수 있다. 제1 차폐층(120a)의 구획 영역에 주입된 절연층(130a)은 상온 경화, 열 경화, UV 경화 등의 경화 처리를 통해 소정 형상으로 경화될 수 있다. 절연층(130)은 요변성(Thixotropy) 소재 또는 상변화(hot melt) 소재를 사용하여 형성할 수 있다. 또한, 제1 차폐층(120a) 및 에지 브리지(150a) 역시 요변성 소재 또는 상변화 소재를 사용하여 형성할 수 있다.
제2 차폐층(150a)은 경화된 절연층(140a)의 상면에 적층 형성될 수 있다. 제2 차폐층(150a)은 소정 두께를 가지며 절연층(130a)의 상면에 부착될 수 있는 전자파 차폐 특성을 가지는 차폐 필름으로 이루어질 수 있다.
에지 브리지(150a)는 제1 차폐층(120a)과 제2 차폐층(140a)이 서로 접하는 경계 및 그 주변을 커버하도록 형성될 수 있다. 예를 들면, 에지 브리지(150a)는 제1 차폐층(120a)의 상면에 적층되고 제2 차폐층(140a)의 주변부를 커버하도록 대략 90°절곡되는 형상으로 이루어질 수 있다. 이와 같이 에지 브리지(150a)는 제1 및 제2 차폐층(120a,140a)을 이어줌에 따라 접지 영역을 제1 차폐층(120a)으로부터 제2 차폐층(140a)까지 확장할 수 있다.
도 12는 도 11에 도시된 본 발명의 다른 실시예에 따른 회로 소자 패키지의 제조 공정을 순차적으로 나타내는 단면도이다.
도 12(a)를 참조하면, 인쇄회로기판(110a)의 상면에 접속 패드(111a,112a) 및 접지 패드(114a)를 패터닝한 후, 접속 패드(111a,112a)에 반도체 칩(115a) 및 수동 소자(118a,119a)를 각각 전기적으로 접속하도록 접착한다.
도 12(b)를 참조하면, 인쇄회로기판(110a)의 상면에 접지 패드(114a)와 접속되도록 제1 차폐층(120a)을 형성한다. 제1 차폐층(120a)은 반도체 칩(115a) 및 수동 소자(118a,119a)를 둘러싸도록 대략 폐루프 형태로 이루어질 수 있다.
도 12(c)를 참조하면, 대략 댐 형상으로 형성된 제1 차폐층(120a)의 내측에 절연층(130a)을 형성한다. 절연층(130a)을 이루는 소재는 제1 차폐층(120a)을 이루는 소재보다 높은 유동성을 가지도록 제1 차폐층(120a)의 소재보다 저점도를 가질 수 있다. 절연층(130a)을 이루는 소재는 높은 유동성이 확보됨에 따라 제1 차폐층(120a)에 의해 구획된 차폐 영역에 주입될 때, 반도체 칩(115a) 및 수동 소자(118a,119a)와 인쇄회로기판(110a)의 상면 사이를 메울 수 있다. 미리 설정된 높이로 주입된 유동성 소재는 상온 경화, UV 경화 또는 열 경화 공정을 통하여 경화한다.
도 12(d)를 참조하면, 경화된 절연층(130a)의 상면에 제2 차폐층(140a)을 형성한다. 제2 차폐층(140a)은 소정 두께를 가지는 차폐 필름일 수 있으며, 대략 절연층(130a)의 상면과 동일한 넓이를 갖거나 절연층(130a)의 상면보다 다소 큰 면적을 가질 수 있다. 이때 제2 차폐층(140a)은 저면에 접착제가 도포되어 있어 절연층(130a)의 상면에 부착될 수 있다.
도 12(e)를 참조하면, 제1 차폐층(120a) 및 제2 차폐층(140a)의 상면에 동시에 오버랩되도록 에지 브리지(150a)를 형성한다. 에지 브리지(150a)는 제1 및 제2 차폐층(120a,140a) 간의 갭을 메워줄 수 있고, 제1 차폐층(120a)의 상면과 제2 차폐층(140a)의 주변부를 함께 전기적으로 연결해준다. 이에 따라, 접지 패드(114a)와 연결된 제1 차폐층(120)이 에지 브리지(150a)를 통해 제2 차폐층(140a)과 전기적으로 연결됨에 따라, 접지 영역이 제2 차폐층(140a)의 상면까지 확장될 수 있어 안정적인 접지 패스(path)를 마련할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 13을 참조하면, 회로 소자 패키지(100c)는 인쇄회로기판(110c) 상에 제1 및 제2 접속 패드(111c,112c)와 접지 패드(114c)가 패터닝될 수 있다.
반도체 칩(115c)은 인쇄회로기판(110c)의 제1 접속 패드(111c)에 전기적으로 접속되는 복수의 접속 단자(116c)를 포함할 수있다. 수동 소자(117c,119c)는 인쇄회로기판(110c)의 제2 접속 패드(112c)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115c) 및 수동 소자(117c,119c)는 절연층(130c)에 의해 덮여 제1 차폐층(120c)과 격리될 수 있다.
접지 패드(114c)의 상면에는 제1 차폐층(120c)의 높이를 높일 수 있도록 제1 차폐층(120c)을 지지하는 스커트부(121c)가 형성될 수 있다. 스커트부(121c)를 구비함에 따라, 제1 차폐층(120c)의 구조적 안정성을 확보할 수 있고, 제1 차폐층(120c)의 높이를 증가시켜 절연층(130)의 주입 공정을 용이하게 하고, 전체적인 차폐 구조의 두께 제어를 용이하게 할 수 있다. 이 경우, 스커트부(121c)는 제1 차폐층(120c)과 동일한 소재로 이루어질 수 있다.
스커트부(121c)의 상면에는 제1 차폐층(120c)이 형성되고, 제1 차폐층(120c)이 구획한 영역으로 절연층(130c)이 형성된다. 절연층(130c)은 소재 주입 후 경화 처리될 수 있다.
절연층(120c) 상면에는 제2 차폐층(140c)이 형성될 수 있다. 제2 차폐층(140c)은 절연층(130c)의 상면 전체와 제1 차폐층(120c)의 일부를 함께 커버할 수 있는 면적을 가질 수 있다.
제2 차폐층(140c)이 점유하지 않은 제1 차폐층(120c)의 상면 일부와 제2 차폐층(140c)의 상면의 주변부에는 에지 브리지(150c)가 형성될 수 있다. 에지 브리지(150c)는 제1 차폐층(120c)과 동일한 소재로 이루어질 수 있다. 접지 경로는 에지 브리지(150c)를 통해 제1 차폐층(120c)에 비해 면적이 넓은 제2 차폐층(140c)으로 확장되어 전기적인 안정성을 확보할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 14를 참조하면, 회로 소자 패키지(100d)는 인쇄회로기판(110d) 상에 제1 및 제2 접속 패드(111d,112d)와 접지 패드(114d)가 패터닝될 수 있다.
반도체 칩(115d)은 인쇄회로기판(110d)의 제1 접속 패드(111d)에 전기적으로 접속되는 복수의 접속 단자(116d)를 포함할 수 있다. 수동 소자(117d,119d)는 인쇄회로기판(110d)의 제2 접속 패드(112d)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115d) 및 수동 소자(117d,119d)는 절연층(130d)에 의해 덮여 제1 차폐층(120d)과 격리될 수 있다.
접지 패드(114d)의 상면에는 제1 차폐층(120d)이 형성되고, 제1 차폐층(120d)이 구획한 영역으로 절연층(130d)이 형성된다. 절연층(130d)은 소재 주입 후 경화 처리될 수 있다. 이 경우, 제1 차폐층(120d)의 높이가 낮은 경우, 절연층(130d)의 높이도 낮게 형성될 수 있으며, 이로 인해 높이가 높은 반도체 칩(115d) 또는 수동 소자(117d,119d)의 상단이 노출될 수 있다. 즉, 도 14와 같이 반도체 칩(115d)의 상부가 절연층(130d)의 상면으로부터 돌출되어 노출될 수 있다. 이 경우, 절연층(130d)으로부터 노출된 반도체 칩(115d)이 제2 차폐층(140d)과 절연 상태를 유지하도록 제2 차폐층(130d)의 하면에는 절연성 접착층(141d)이 형성될 수 있다. 이 경우 제2 차폐층(130d)는 차폐 필름으로 이루어질 수 있다.
이에 따라, 제1 차폐층(120d)의 낮은 높이로 인해 절연층(130d)의 높이가 제한되고 이로 인해 반도체 칩(115d)이나 수동 소자(117d,119d)가 절연층(130d) 외부로 노출되는 경우에도, 절연성 접착층(141d)에 의해 반도체 칩(115d)이나 수동 소자(117d,119d)가 제2 차폐층(140d)과 단락되는 것을 근본적으로 방지할 수 있다.
에지 브리지(150d)는 제1 차폐층(120d)의 상면과, 절연층(130d)의 상면 주변부와, 제2 차폐층(140d)의 상면의 주변부를 커버할 수 있다. 에지 브리지(150d)는 제1 차폐층(120d)과 동일한 소재로 이루어질 수 있다. 접지 경로는 에지 브리지(150d)를 통해 제1 차폐층(120d)에 비해 면적이 넓은 제2 차폐층(140d)으로 확장되어 전기적인 안정성을 확보할 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 15를 참조하면, 회로 소자 패키지(100e)는 인쇄회로기판(110e) 상에 제1 및 제2 접속 패드(111e,112e)와 접지 패드(114e)가 패터닝될 수 있다.
반도체 칩(115e)은 인쇄회로기판(110e)의 제1 접속 패드(111e)에 전기적으로 접속되는 복수의 접속 단자(116e)를 포함할 수있다. 수동 소자(117e,119e)는 인쇄회로기판(110e)의 제2 접속 패드(112e)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115e) 및 수동 소자(117e,119e)는 절연층(130e)에 의해 덮여 제1 차폐층(120d)과 격리될 수 있다.
회로 소자 패키지(100e)는 제1 차폐층(120e)을 형성하기 전에 절연층(130e)을 먼저 형성할 수 있다. 절연층(130e)을 먼저 형성하는 경우, 제1 차폐층(120e)은 절연층(130e)을 기반으로 하여 형성할 때, 절연층(130e)에 의지할 수 있어 제1 차폐층(120e) 단독으로 형성할 때 보다 더 높은 종횡비를 갖도록 형성할 수 있다.
절연층(130e)은 소정 높이로 형성되며, 대략 댐 형상으로 폐곡선을 이루도록 인쇄회로기판(110e) 상에 형성될 수 있다. 이 경우, 절연층(130e)은 상면을 형성하지 않고 절연층(130e) 내측으로 소정의 공간(S)을 형성할 수 있다.
제2 차폐층(140e)은 저면의 주변부가 절연층(130e)의 상면에 적층되며, 저면에는 절연 필름(141e)이 형성될 수 있다.이 경우, 공간(S)의 최소화하기 위해 절연층(130e)의 높이를 낮출 수 있으며, 이때 절연 필름(141e)은 반도체 칩(115e)의 상면에 접할 수 있다.
제1 차폐층(120e)은 절연층(130e)의 외측면을 감싸도록 형성될 수 있으며, 제1 차폐층(120e)의 상단은 제2 차폐층(140e)과 접속할 수 있도록 제2 차폐층(140e)의 상면 주변부를 커버하도록 형성될 수 있다. 이에 따라 접지 경로는 제1 차폐층(120e)의 상단부를 통해 제1 차폐층(120e) 보다 넓은 면적을 가지는 제2 차폐층(140e)으로 확장되어 전기적인 안정성을 확보할 수 있다.
이와 같이 절연층(130e)을 기반으로 하여 제1 차폐층(120e)을 형성하는 경우는, 제1 차폐층(120e)의 소재가 금속 필러가 대량 함유(70% 이하)됨에 따라 요변성 개선이 어려울 경우 적용할 수 있다. 이 경우, 절연층(130e)이 댐 형상으로 이루어짐에 따라, 절연 소재의 주입 고정을 생략할 수 있어 공정이 신속하게 처리될 수 있으며 재료 절감 효과를 얻을 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 16을 참조하면, 회로 소자 패키지(100g)는 인쇄회로기판(110g) 상에 제1 및 제2 접속 패드(111g,112g)와 접지 패드(114g)가 패터닝될 수 있다.
반도체 칩(115g)은 인쇄회로기판(110g)의 제1 접속 패드(111g)에 전기적으로 접속되는 복수의 접속 단자(116g)를 포함할 수있다. 수동 소자(117g)는 인쇄회로기판(110g)의 제2 접속 패드(112g)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115g) 및 수동 소자(117g)는 제1 차폐층(120g)의 내측으로 형성되는 소정의 공간(S)에 의해 제1 및 제2 차폐층(120g,140g)과 격리될 수 있다.
접지 패드(114g)의 상면에는 제1 차폐층(120g)이 형성될 수 있다. 제2 차폐층(140g)은 차폐 필름으로 이루어질 수 있으며, 저면에 절연 필름(141g)과 절연 필름(141g)을 둘러싸는 도전성 접착층(123g)이 형성될 수 있다. 접지 경로는 도전성 접착층(123g)을 통해 제1 차폐층(120g)에 비해 면적이 넓은 제2 차폐층(140g)으로 확장되어 전기적인 안정성을 확보할 수 있다.
절연 필름(141g)은 제2 차폐층(140g)이 접착층(123g)을 통해 제1 차폐층(120g)의 상면에 부착될 때, 반도체 칩(115g) 및 수동 소자(117g)의 상부를 커버할 수 있다. 이에 따라, 절연 필름(141g)은 제2 차폐층(140g)이 반도체 칩(115g) 및 수동 소자(117g)와 단락되는 것을 근본적으로 방지할 수 있다.
이 경우, 절연 필름(141g)을 제외한 별도의 절연층을 생략할 수 있으므로 공정이 신속하게 진행될 수 있으며 재료 절감 효과를 얻을 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이고, 도 18a 및 도 18b는 제2 차폐층의 다양한 예를 나타내는 평면도이다.
도 17을 참조하면, 회로 소자 패키지(100h)는 인쇄회로기판(110h) 상에 제1 및 제2 접속 패드(111h,112h)와 접지 패드(114h)가 패터닝될 수 있다.
반도체 칩(115h)은 인쇄회로기판(110h)의 제1 접속 패드(111h)에 전기적으로 접속되는 복수의 접속 단자(116h)를 포함할 수있다. 수동 소자(117h)는 인쇄회로기판(110h)의 제2 접속 패드(112h)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115h) 및 수동 소자(117h)는 제1 차폐층(120h)의 내측으로 형성되는 소정의 공간(S)에 의해 제1 및 제2 차폐층(120h,140h)과 격리될 수 있다.
접지 패드(114h)의 상면에는 제1 차폐층(120h)이 형성될 수 있다. 제2 차폐층(140h)은 차폐 필름으로 이루어질 수 있으며, 저면에 절연 필름(143h)이 형성될 수 있다. 절연 필름(143h)은 제2 차폐층(140h)이 연결층(150h)을 통해 제1 차폐층(120h)의 상면에 부착될 때, 반도체 칩(115h) 및 수동 소자(117h)의 상부를 커버할 수 있다. 이에 따라, 절연 필름(143h)은 제2 차폐층(140h)이 반도체 칩(115h) 및 수동 소자(117h)와 단락되는 것을 근본적으로 방지할 수 있다.
도 18a를 참조하면, 제2 차폐층(140h)은 양측 주변부를 따라 소정 간격으로 다수의 관통구멍(141h)이 형성될 수 있다. 제2 차폐층(140h)은 양측 주변부가 제1 차폐층(120h)의 상면에 안착될 수 있으며, 에지 브리지와 같이 전도성 차폐 소재로 이루어진 연결층(150h)이 상기 제2 차폐층(140h) 상면 주변부를 따라 형성될 수 있다. 이 경우, 연결층(150h)은 제1 차폐층(140h)에 도포 시 다수의 관통구멍(141h)으로 흘러 들어가 제1 및 제2 차폐층(120h,140h)을 상호 전기적으로 접속시킬 수 있다. 이에 따라, 접지 경로는 연결층(141h)을 통해 제1 차폐층(120h)에 비해 면적이 넓은 제2 차폐층(140h)으로 확장되어 전기적인 안정성을 확보할 수 있다.
도 18b를 참조하면, 제2 차폐층(140h')은 제2 차폐층(140h')의 4변을 따라 소정 간격으로 다수의 관통구멍(141h')이 형성되는 것도 물론 가능하다. 도면에 도시하지는 않았으나, 제2 차폐층이 4변 이상의 변을 가지는 경우 다수의 관통구멍은 각 변에 대응하도록 형성될 수도 있다.
도 19는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 19(a)를 참조하면, 저장 챔버(211a)와 노즐(216a)을 포함하는 디스펜서를 이용하여 인쇄회로기판(110f)에 실장된 반도체 칩(115f)과 수동 소자(117a,119f)를 둘러싸도록 인쇄회로기판(110f)의 상면에 댐 형상으로 제1 절연층(131f)을 형성할 수 있다. 제1 절연층(131f)은 소정 종횡비를 갖는 높이로 형성될 수 있다.
도 19(b)를 참조하면, 저장 챔버(211b)와 노즐(216b)을 포함하는 다른 디스펜서를 이용하여 제1 절연층(131f)의 내측으로 절연 소재를 주입하여 제2 절연층(133f)을 형성할 수 있다. 제1 절연층(131f)은 절연층의 측면을 이루며, 제2 절연층(133f)은 절연층의 상면을 이룰 수 있다.
제2 절연층(133f)의 소재는 제1 절연층(131f)의 소재 보다 낮은 점도를 가짐에 따라 제1 절연층(131f)에 비해 높은 유동성을 가질 수 있다. 이에 따라, 노즐(216b)로부터 제1 절연층(131f) 내측으로 주입되는 절연 소재는 반도체 칩(115f)및 수동 소자(117a,119f)와 인쇄회로기판(110f) 사이의 갭을 완전히 메울 수 있다. 제2 절연층(133f)은 주입이 완료되면 경화 처리되어 소정 경도를 갖는다.
도 19(c)를 참조하면, 저장 챔버(211c)와 노즐(216c)을 포함하는 또 다른 디스펜서를 이용하여 제1 절연층(131f)을 둘러싸도록 제1 차폐층(121f)을 형성한다. 이 경우, 제1 차폐층(121f)은 제1 절연층(131f)을 의지하여 형성되므로 제1 차폐층(121f) 단독으로 형성될 때 보다 그 높이를 더 높게 형성할 수 있다.
도 19(d)를 참조하면, 저장 챔버(211d)와 노즐(216d)을 포함하는 또 다른 디스펜서를 이용하여 제2 절연층(133f)의 상면에 제2 절연층(123f)을 도포할 수 있다. 이 경우, 제2 절연층(123f)은 제1 절연층(121f)과 전기적으로 연결되도록 도포될 수 있으며, 이에 따라 접지 경로를 접지 패드(미도시)와 접속된 제1 절연층(121f)으로부터 제2 절연층(123f)으로 확장함에 따라 전기적인 안전성을 확보할 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이고, 도 21a 및 도 21b는 도 20에 도시된 절연 몰드의 상부 및 하부를 나타내는 사시도들이다.
도 20을 참조하면, 회로 소자 패키지(100i)는 인쇄회로기판(110i) 상에 제1 및 제2 접속 패드(미도시)와 접지 패드(114g)가 패터닝될 수 있다.
반도체 칩(115i)은 인쇄회로기판(110i)의 제1 접속 패드에 전기적으로 접속되는 복수의 접속 단자(미도시)를 포함할 수있다. 수동 소자(117i)는 인쇄회로기판(110i)의 제2 접속 패드(미도시)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115i) 및 수동 소자(117i)는 제1 차폐층(120i)의 절연층(130i)에 의해 제1 및 제2 차폐층(120i,140i)과 격리될 수 있다.
도 20에서 도시되지 않은 제1 및 제2 접속패드, 접지 패드, 반도체 칩(115i)의 복수의 접속 단자는 도 1에 도시된 제1 및 제2 접속패드(111,112), 접지 패드(114), 복수의 접속단자(116)와 동일하게 이루어질 수 있다.
도 21a 및 도 21b를 참조하면, 회로 소자 패키지(100i)의 절연층(130i)은 디스펜서로 소재를 주입하여 형성하지 않고 저면이 개방된 박스 형상으로 이루어진 절연 몰드(130i)를 적용할 수 있다. 절연 몰드(130i)는 개방된 저면이 인쇄회로기판(110i)을 향하도록 인쇄회로기판(130i) 상에 안착될 수 있다. 이 경우, 반도체 칩(115i) 및 수동 소자(117i)는 절연 몰드(130i)의 내측 공간(S)에 위치할 수 있다.
다시 도 20을 참조하면, 제1 차폐층(120i)은 접지 패드(114i) 상면에 적층되며, 절연 몰드(130i)의 측면을 기반으로 하여 절연 몰드(130i)의 주변을 따라 형성될 수 있다. 이 경우, 제1 차폐층(120i)은 절연 몰드(130i)에 의지하여 형성되므로 제1 차폐층(121i) 단독으로 형성될 때 보다 그 높이를 더 높게 형성할 수 있다.
이 경우, 제1 차폐층(120i)은 상단부(121i)가 절연 몰드(130i)의 상면 주변부까지 형성될 수 있다. 이에 따라, 제1 차폐층(120i)의 상단부(121i)는 절연 몰드(130i)의 상면보다 높게 형성되어 댐 역할을 할 수 있다.
절연 몰드(130i)의 상면에는 제1 차폐층(120i)의 상단부(121i) 내측으로 제2 차폐층(140i)이 형성될 수 있다. 제2 차폐층(140i)은 디스펜서를 통해 주입되는 소재가 제1 차폐층(120i)의 상단부(121i) 내측으로 채워지는 방법으로 형성될 수 있다. 이 경우, 제2 차폐층(140i)은 제1 차폐층(120i)과 자연스럽게 접속된 상태로 형성되므로, 접지 경로를 제1 차폐층(120i)으로부터 제2 차폐층(140i)으로 확장하여 전기적인 안정성을 확보할 수 있다.
이와 같이, 회로 소자 패키지(100i)는 디스펜서를 통해 절연 소재를 주입하는 방법으로 절연층을 형성하지 않고, 미리 제작된 절연 몰드(130i)를 사용하므로 절연층을 디스펜서로 주입하고 경화하는 공정을 생략할 수 있어 제작 공수를 줄일 수 있으며 제작 시간을 현저히 단축할 수 있다.
도 22는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 22를 참조하면, 회로 소자 패키지(100j)는 인쇄회로기판(110j) 상에 제1 및 제2 접속 패드(미도시)와 접지 패드(114j)가 패터닝될 수 있다.
반도체 칩(115j)은 인쇄회로기판(110j)의 제1 접속 패드에 전기적으로 접속되는 복수의 접속 단자(미도시)를 포함할 수있다. 수동 소자(117j)는 인쇄회로기판(110j)의 제2 접속 패드(미도시)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115j) 및 수동 소자(117j)는 제1 차폐층(120j)의 절연층(130j)에 의해 제1 및 제2 차폐층(120j,140j)과 격리될 수 있다.
도 22에서 도시되지 않은 제1 및 제2 접속패드, 접지 패드, 반도체 칩(115j)의 복수의 접속 단자는 도 1에 도시된 제1 및 제2 접속패드(111,112), 접지 패드(114), 복수의 접속단자(116)와 동일하게 이루어질 수 있다.
회로 소자 패키지(100j)의 절연층(130j)은 전술한 회로 소자 패키지(100i)와 같이 저면이 개방된 박스 형상으로 이루어진 절연 몰드(130j)를 적용할 수 있다. 절연 몰드(130j)는 개방된 저면이 인쇄회로기판(110j)을 향하도록 인쇄회로기판(130j) 상에 안착될 수 있다. 이 경우, 반도체 칩(115j) 및 수동 소자(117j)는 절연 몰드(130j)의 내측 공간(S)에 위치할 수 있다.
절연 몰드(130j)의 상면에는 제2 차폐층(140j)이 형성될 수 있다. 이 경우 제2 차폐층(140j)은 차폐 필름일 수 있으며, 차폐 필름은 절연 몰드(130j)의 상면에 부착될 수 있도록 저면에 접착층(미도시)이 형성될 수 있다.
제1 차폐층(120j)은 접지 패드(114j) 상면에 적층되며, 절연 몰드(130j)의 측면을 기반으로 하여 절연 몰드(130j)의 주변을 따라 형성될 수 있다. 이 경우, 제1 차폐층(120j)은 절연 몰드(130j)에 의지하여 형성되므로 제1 차폐층(120j) 단독으로 형성될 때 보다 그 높이를 더 높게 형성할 수 있다. 제1 차폐층(120j)의 상단부(121j)는 제2 차폐층(140j)의 상면 주변부까지 형성될 수 있다. 이에 따라, 제2 차폐층(140j)은 제1 차폐층(120j)과 자연스럽게 접속되므로, 접지 경로를 제1 차폐층(120j)으로부터 제2 차폐층(140j)으로 확장하여 전기적인 안정성을 확보할 수 있다.
이와 같이, 회로 소자 패키지(100j)는 미리 제작된 절연 몰드(130j)를 사용하므로 절연층을 디스펜서로 주입하고 경화하는 공정을 생략할 수 있어 제작 공수를 줄일 수 있으며 제작 시간을 현저히 단축할 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이고, 도 24는 도 23에 도시된 절연 몰드를 나타내는 사시도이다.
도 23을 참조하면, 회로 소자 패키지(100k)는 인쇄회로기판(110k) 상에 제1 및 제2 접속 패드(미도시)와 접지 패드(114k)가 패터닝될 수 있다.
반도체 칩(115k)은 인쇄회로기판(110k)의 제1 접속 패드에 전기적으로 접속되는 복수의 접속 단자(미도시)를 포함할 수있다. 수동 소자(117k)는 인쇄회로기판(110k)의 제2 접속 패드(미도시)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115k) 및 수동 소자(117k)는 제1 차폐층(120k)의 절연층(130k)에 의해 제1 및 제2 차폐층(120k,140k)과 격리될 수 있다.
도 23에서 도시되지 않은 제1 및 제2 접속패드, 접지 패드, 반도체 칩(115k)의 복수의 접속 단자는 도 1에 도시된 제1 및 제2 접속패드(111,112), 접지 패드(114), 복수의 접속단자(116)와 동일하게 이루어질 수 있다.
도 24를 참조하면, 회로 소자 패키지(100k)의 절연층(130j)은 저면 및 상면이 개방된 대략 사각 프레임 형상으로 이루어진 절연 몰드(130k)를 적용할 수 있다.
다시 도 23을 참조하면, 절연 몰드(130k)는 개방된 저면이 인쇄회로기판(110k)을 향하도록 인쇄회로기판(130k) 상에 안착될 수 있다. 이 경우, 반도체 칩(115k) 및 수동 소자(117k)는 절연 몰드(130k)의 내측 공간에 위치할 수 있다.
절연 몰드(130k)의 상면 주변부에는 제2 차폐층(140k)이 안착될 수 있다. 이 경우 제2 차폐층(140k)의 저면 주변부에는 절연 몰드(130k)와의 결합력을 향상하도록 접착층(미도시)이 형성될 수 있다.
제2 차폐층(140k)은 차폐 필름일 수 있으며, 차폐 필름은 절연 몰드(130k)의 상면에 부착될 수 있도록 저면에 접착층(미도시)이 형성될 수 있다. 제2 차폐층(140k)은 절연 몰드(130k)의 상면에 형성된 개구(131k)를 폐쇄할 수 있다. 이 경우, 개구(131k)의 면적에 대응하거나 다소 작은 면적을 가지는 절연 필름(141k)이 제2 차폐층(140k)의 저면에 형성될 수 있다. 절연 필름(141k)은 반도체 칩(115k) 및 수동 소자(117k)의 상부를 커버할 수 있다. 이에 따라, 절연 필름(141k)은 제2 차폐층(140k)이 반도체 칩(115k) 및 수동 소자(117k)와 단락되는 것을 근본적으로 방지할 수 있다.
제1 차폐층(120k)은 접지 패드(114k) 상면에 적층되며, 절연 몰드(130k)의 측면을 기반으로 하여 절연 몰드(130k)의 주변을 따라 형성될 수 있다. 이 경우, 제1 차폐층(120k)은 절연 몰드(130j)에 의지하여 형성되므로 제1 차폐층(120k) 단독으로 형성될 때 보다 그 높이를 더 높게 형성할 수 있다. 제1 차폐층(120k)의 상단부(121k)는 제2 차폐층(140k)의 상면 주변부까지 형성될 수 있다. 이에 따라, 제2 차폐층(140k)은 제1 차폐층(120k)과 자연스럽게 접속되므로, 접지 경로를 제1 차폐층(120k)으로부터 제2 차폐층(140k)으로 확장하여 전기적인 안정성을 확보할 수 있다.
이와 같이, 회로 소자 패키지(100k)는 미리 제작된 절연 몰드(130k)를 사용하므로 절연층을 디스펜서로 주입하고 경화하는 공정을 생략할 수 있어 제작 공수를 줄일 수 있으며 제작 시간을 현저히 단축할 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이다.
도 25를 참조하면, 회로 소자 패키지(100l)는 인쇄회로기판(110l) 상에 제1 및 제2 접속 패드(미도시)와 접지 패드(114l)가 패터닝될 수 있다.
반도체 칩(115l)은 인쇄회로기판(110l)의 제1 접속 패드에 전기적으로 접속되는 복수의 접속 단자(미도시)를 포함할 수있다. 수동 소자(117l)는 인쇄회로기판(110l)의 제2 접속 패드(미도시)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115l) 및 수동 소자(117l)는 제1 차폐층(120l)의 절연층(130l)에 의해 제1 및 제2 차폐층(120l,140l)과 격리될 수 있다.
도 25에서 도시되지 않은 제1 및 제2 접속패드, 접지 패드, 반도체 칩(115l)의 복수의 접속 단자는 도 1에 도시된 제1 및 제2 접속패드(111,112), 접지 패드(114), 복수의 접속단자(116)와 동일하게 이루어질 수 있다.
회로 소자 패키지(100l)의 절연층(130l)은 전술한 회로 소자 패키지(100i)와 같이 저면이 개방된 박스 형상으로 이루어진 절연 몰드(130l)를 적용할 수 있다. 절연 몰드(130l)는 개방된 저면이 인쇄회로기판(110l)을 향하도록 인쇄회로기판(130l) 상에 안착될 수 있다. 이 경우, 반도체 칩(115l) 및 수동 소자(117l)는 절연 몰드(130l)의 내측 공간(S)에 위치할 수 있다.
절연 몰드(130l)는 외면 즉, 측면과 상면에 차폐 소재로 이루어진 제2 차폐층(140l)이 형성될 수 있다. 제2 차폐층(140l)은 절연 몰드(130l) 제작 시 절연 몰드(130l) 외면에 함께 코팅 처리될 수 있다.
제1 차폐층(120l)은 접지 패드(114l) 상면에 적층되며, 절연 몰드(130l)의 측면을 기반으로 하여 절연 몰드(130l)의 주변을 따라 형성될 수 있다. 이 경우, 제1 차폐층(120l)은 절연 모드(130l)의 높이보다 더 높지 않게 형성될 수 있다. 즉, 제1 차폐층(120l)의 높이가 대략 절연 몰드(130l)의 높이에 대응하는 정도로 형성될 수 있다.
제2 차폐층(140l)은 제1 차폐층(120l)과 자연스럽게 접속되므로, 접지 경로를 제1 차폐층(120l)으로부터 제2 차폐층(140l)으로 확장하여 전기적인 안정성을 확보할 수 있다.
이와 같이, 회로 소자 패키지(100l)는 미리 제작된 절연 몰드(130l)를 사용하며, 제2 차폐층(140l) 역시 절연 몰드(130l)의 외면에 미리 코팅 처리되므로 절연층 및 제2 차폐층을 디스펜서로 주입하고 경화하는 공정을 생략할 수 있어 제작 공수 및 제작 시간을 현저히 줄일 수 있다.
도 26은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지를 나타내는 단면도이고, 도 27은 도 26에 도시된 본 발명의 또 다른 실시예에 따른 회로 소자 패키지의 제조 과정을 나타내는 도면이고, 도 28은 도 27에 표시된 'A'부분을 나타내는 확대도이다.
도 26을 참조하면, 회로 소자 패키지(100n)는 인쇄회로기판(110n) 상에 제1 및 제2 접속 패드(미도시)와 접지 패드(114n)가 패터닝될 수 있다.
반도체 칩(115n)은 인쇄회로기판(110n)의 제1 접속 패드에 전기적으로 접속되는 복수의 접속 단자(미도시)를 포함할 수있다. 수동 소자(117n)는 인쇄회로기판(110n)의 제2 접속 패드(미도시)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115n) 및 수동 소자(117n)는 제1 차폐층(120n)의 절연층(130n)에 의해 제1 및 제2 차폐층(120n,140n)과 격리될 수 있다.
도 26에서 도시되지 않은 제1 및 제2 접속패드, 접지 패드, 반도체 칩(115n)의 복수의 접속 단자는 도 1에 도시된 제1 및 제2 접속패드(111,112), 접지 패드(114), 복수의 접속단자(116)와 동일하게 이루어질 수 있다.
회로 소자 패키지(100n)의 절연층(130n)은 제1 차폐층(120n)을 형성하기 전에 별도의 거푸집(190n)을 이용하여 형성될 수 있다.
도 27을 참조하여 회로 소자 패키지(100n)의 제조 공정을 설명한다.
도 27(a)를 참조하면, 인쇄회로기판(110n)의 상면에 접속 패드 및 접지 패드(114n)를 패터닝한 후, 접속 패드에 반도체 칩(115n) 및 수동 소자(117n)를 각각 전기적으로 접속하도록 접착한다.
도 27(b)를 참조하면, 거푸집(190n)을 접지 패드(114n) 상면에 안착하고, 거푸집(190n) 내로 절연 소재를 주입하여 절연층(130n)을 형성한다. 절연층(130n)은 거푸집(190n) 내로 주입된 후 경화 공정을 거쳐 소정 경도를 갖도록 경화될 수 있다.
도 27(c)를 참조하면, 절연층(130n)이 경화된 후, 거푸집(190n)을 절연층(130n)으로부터 분리한다. 이때, 거푸집(190n)이 절연층(130n)과 용이하게 분리되도록 거푸집(190n)은 도 28과 같이, 거푸집(190n)은 내측에 다수의 마이크로 돌기(193n)가 형성되는 초소수성 금속(super hydrophobic metal)으로 이루어질 수 있다.
다시 도 27(d)를 참조하면, 경화된 절연층(130n)의 상면에 제2 차폐층(140n)을 형성한다. 제2 차폐층(140n)은 소정 두께를 가지는 차폐 필름일 수 있으며, 대략 절연층(130n)의 상면과 동일한 넓이를 가질 수 있다. 이때 제2 차폐층(140n)은 저면에 접착제가 도포되어 있어 절연층(130n)의 상면에 부착될 수 있다.
도 27(e)를 참조하면, 제1 차폐층(120n)은 절연층(130n)에 의지하여 형성되므로 제1 차폐층(120n)의 상단부(121n)가 제2 차폐층(140n)의 상면 주변부까지 형성될 수 있다. 이에 따라, 제2 차폐층(140n)은 제1 차폐층(120n)과 자연스럽게 접속되므로, 접지 경로를 제1 차폐층(120n)으로부터 제2 차폐층(140n)으로 확장하여 전기적인 안정성을 확보할 수 있다.
도 29는 본 발명의 또 다른 실시예에 따른 회로 소자 패키지의 제조 공정을 나타내는 도면이다.
도 29를 참조하면, 회로 소자 패키지(100p)는 인쇄회로기판(110p) 상에 제1 및 제2 접속 패드(미도시)와 접지 패드(114n)가 패터닝될 수 있다.
반도체 칩(115p)은 인쇄회로기판(110p)의 제1 접속 패드에 전기적으로 접속되는 복수의 접속 단자(미도시)를 포함할 수있다. 수동 소자(117p)는 인쇄회로기판(110p)의 제2 접속 패드(미도시)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115p) 및 수동 소자(117p)는 제1 차폐층(120p)의 절연층(130p)에 의해 제1 및 제2 차폐층(120p,140p)과 격리될 수 있다.
도 29에서 도시되지 않은 제1 및 제2 접속패드, 접지 패드, 반도체 칩(115p)의 복수의 접속 단자는 도 1에 도시된 제1 및 제2 접속패드(111,112), 접지 패드(114), 복수의 접속단자(116)와 동일하게 이루어질 수 있다.
회로 소자 패키지(100p)의 제조 공정은 하기와 같다.
도 29(a)를 참조하면, 인쇄회로기판(110p)의 상면에 접속 패드 및 접지 패드(114p)를 패터닝한 후, 접속 패드에 반도체 칩(115p) 및 수동 소자(117p)를 각각 전기적으로 접속하도록 접착한다.
도 29(b)를 참조하면, 거푸집(190p)을 접지 패드(114p) 상면에 안착하고, 거푸집(190p) 내로 절연 소재를 주입하여 절연층(130p)을 형성한다. 절연층(130p)은 거푸집(190p) 내로 주입된 후 경화 공정을 거쳐 소정 경도를 갖도록 경화될 수 있다.
도 29(c)를 참조하면, 절연층(130p)이 경화된 후, 거푸집(190p)을 절연층(130p)으로부터 분리한다. 이때, 거푸집(190p)이 절연층(130p)과 용이하게 분리되도록 거푸집(190p)은 내측에 다수의 마이크로 돌기(193n, 도 28 참조)가 형성되는 초소수성 금속(super hydrophobic metal)으로 이루어질 수 있다.
도 29(d)를 참조하면, 절연층(130p)의 외곽을 따라 제1 차폐층(120p)을 형성할 수 있다. 이 경우, 제1 차폐층(120p)은 절연층(130p)에 의지하여 형성됨에 따라 높이를 높게 형성할 수 있다. 이에 따라 제1 차폐층(120p)의 상단부(121p)는 절연층(130p)의 상면보다 높게 형성될 수 있다.
도 27(e)를 참조하면, 제1 차폐층(120p)의 상단부(121p) 내측으로 형성되는 공간에 제2 차폐층(140p)을 이루는 소재를 주입한 후 경화시킨다. 이와 같이 절연층(130n) 상면에 형성되는 제2 차폐층(140p)은 제1 차폐층(120p)의 상단부(121p)와 전기적으로 접속된다. 이에 따라 접지 경로를 제1 차폐층(120n)으로부터 제2 차폐층(140n)으로 확장하여 전기적인 안정성을 확보할 수 있다.
도 30은 본 발명의 또 다른 실시예에 따른 회로 소자 패키지의 제조 공정을 나타내는 도면이다.
도 30을 참조하면, 회로 소자 패키지(100r)는 인쇄회로기판(110r) 상에 제1 및 제2 접속 패드(미도시)와 접지 패드(114r)가 패터닝될 수 있다.
반도체 칩(115r)은 인쇄회로기판(110r)의 제1 접속 패드에 전기적으로 접속되는 복수의 접속 단자(미도시)를 포함할 수있다. 수동 소자(117r)는 인쇄회로기판(110r)의 제2 접속 패드(미도시)에 전기적으로 접속되는 적어도 하나의 접속 단자(미도시)를 포함할 수 있다. 반도체 칩(115r) 및 수동 소자(117r)는 제1 차폐층(120r)의 절연층(130r)에 의해 제1 및 제2 차폐층(120r,140r)과 격리될 수 있다.
도 30에서 도시되지 않은 제1 및 제2 접속패드, 접지 패드, 반도체 칩(115r)의 복수의 접속 단자는 도 1에 도시된 제1 및 제2 접속패드(111,112), 접지 패드(114), 복수의 접속단자(116)와 동일하게 이루어질 수 있다.
회로 소자 패키지(100r)의 제조 공정은 하기와 같다.
도 30(a)를 참조하면, 인쇄회로기판(110r)의 상면에 접속 패드 및 접지 패드(114r)를 패터닝한 후, 접속 패드에 반도체 칩(115r) 및 수동 소자(117r)를 각각 전기적으로 접속하도록 접착한다. 또한, 거푸집(190r)을 접지 패드(114r)의 외측에 배치되도록 인쇄회로기판(110r)의 상면에 안착시킨다.
도 30(b)를 참조하면, 거푸집(190r)의 내면을 따라 제1 차폐층(120r)을 형성할 수 있으며, 이 경우, 제1 차폐층(120r)은 접지 패드(114r) 상면에 형성될 수 있다. 이와 같이 제1 차폐층(120r)은 거푸집(190r)에 의지하여 형성됨에 따라 높이를 높게 형성할 수 있다.
도 30(c)를 참조하면, 제1 차폐층(120r)이 경화된 후, 거푸집(190r)을 제1 차폐층(120r)으로부터 분리한다. 이때, 거푸집(190r)이 제1 차폐층(130r)과 용이하게 분리되도록 거푸집(190r)은 내측에 다수의 마이크로 돌기(193n, 도 28 참조)가 형성되는 초소수성 금속(super hydrophobic metal)으로 이루어질 수 있다.
도 30(d)를 참조하면, 제1 차폐층(120r) 내측에 형성된 공간으로 절연 소재를 주입하여 절연층(130r)을 경화한다. 이 경우, 절연층(130r)은 차후 절연층(130r) 상면에 형성될 제2 차폐층(140r)을 형성할 수 있도록, 제1 차폐층(120r)의 상단부(121r) 내측으로 소정 공간을 가질 수 있는 높이까지 주입하는 것이 바람직하다.
도 30(e)를 참조하면, 제1 차폐층(120r)의 상단부(121r) 내측으로 형성되는 공간에 제2 차폐층(140r)을 이루는 소재를 주입한 후 경화시킨다. 이와 같이 절연층(130r) 상면에 형성되는 제2 차폐층(140r)은 제1 차폐층(120r)의 상단부(121r)와 전기적으로 접속된다. 이에 따라 접지 경로를 제1 차폐층(120r)으로부터 제2 차폐층(140r)으로 확장하여 전기적인 안정성을 확보할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100: 회로 소자 패키지
110: 인쇄회로기판
120: 제1 차폐층
130: 절연층
140: 제2 차폐층
150: 에지 브리지(edge bridge)
200: 소재 공급 장치

Claims (37)

  1. 인쇄회로기판 상에 실장된 적어도 하나의 회로 소자;
    상기 적어도 하나의 회로 소자를 커버하는 절연층; 및
    상기 절연층을 커버하는 차폐층;을 포함하며,
    상기 차폐층은 상기 절연층의 측면을 커버하는 제1 차폐층과, 상기 절연층의 상면을 커버하며 상기 제1 차폐층과 전기적으로 접속되는 제2 차폐층을 포함하고,
    상기 제1 차폐층 및 상기 제2 차폐층은 에지 브리지를 통해 서로 전기적으로 접속되고,
    상기 제2 차폐층은 적어도 2개 변을 따라 다수의 관통구멍이 형성되고,
    상기 에지 브리지는 상기 다수의 관통구멍으로 일부가 인입되어 상기 제1 차폐층 및 상기 제2 차폐층을 전기적으로 연결하는 것을 특징으로 하는 회로 소자 패키지.
  2. 제1항에 있어서,
    상기 제1 차폐층은 상기 절연층 보다 높은 점도를 가지는 전자파 차폐 소재로 이루어지는 것을 특징으로 하는 회로 소자 패키지.
  3. 제2항에 있어서,
    상기 절연층은 상기 인쇄회로기판과 상기 회로 소자 사이의 갭을 메우도록 유동성을 가지는 절연 소재로 이루어지는 것을 특징으로 하는 회로 소자 패키지.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 에지 브리지는 상기 제1 차폐층 상면 및 상기 절연층 상면에 적층된 것을 특징으로 하는 회로 소자 패키지.
  7. 제6항에 있어서,
    상기 제2 차폐층은 상기 절연층 상면 및 상기 에지 브리지 상면에 적층된 것을 특징으로 하는 회로 소자 패키지.
  8. 제1항에 있어서,
    상기 회로 소자는 에폭시 언더필을 통해 상기 인쇄회로기판 상에 고정되며,
    상기 차폐층 및 상기 절연층은 상기 에폭시 언더필에 의해 발생하는 가스를 배출하기 위한 가스 배출홀이 형성된 것을 특징으로 하는 회로 소자 패키지.
  9. 제1항에 있어서,
    상기 제1 차폐층과 접지되도록 상기 인쇄회로기판 상에 형성되는 접지 패드; 및
    상기 접지 패드 상면에 형성되어 상기 접지 패드와 전기적으로 연결되는 스커트부를 포함하며,
    상기 제1 차폐층은 상기 스커트부의 상면에 형성된 것을 특징으로 하는 회로 소자 패키지.
  10. 제1항에 있어서,
    상기 제2 차폐층은 차폐 필름인 것을 특징으로 하는 회로 소자 패키지.
  11. 제1항에 있어서,
    상기 절연층은 상기 회로 소자가 노출되는 높이로 형성되고,
    상기 제2 차폐층의 저면에 상기 노출된 회로 소자를 커버하는 절연성 접착층이 형성된 것을 특징으로 하는 회로 소자 패키지.
  12. 제1항에 있어서,
    상기 절연층은 저면이 개방되고 내측에 공간이 형성된 절연 몰드인 것을 특징으로 하는 회로 소자 패키지.
  13. 제12항에 있어서,
    상기 절연 몰드는 외면에 상기 제2 차폐층이 코팅 형성된 것을 특징으로 하는 회로 소자 패키지.
  14. 제12항에 있어서,
    상기 절연 몰드는 상면에 개구가 형성되며,
    상기 제2 차폐층은 저면에 상기 개구에 대응하는 다른 절연층이 형성된 것을 특징으로 하는 회로 소자 패키지.
  15. 제1항에 있어서,
    상기 절연층은 상기 제2 차폐층 저면에 부착되고,
    상기 제1 차폐층 내측으로 에어 갭이 형성되는 것을 특징으로 하는 회로 소자 패키지.
  16. 삭제
  17. 제1항에 있어서,
    상기 회로 소자는 반도체 칩 및 수동 소자 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 회로 소자 패키지.
  18. 인쇄회로기판 상에 회로 소자를 실장하는 단계;
    상기 회로 소자 둘레를 따라 상기 회로 소자와 간격을 두고 거푸집을 형성하는 단계;
    상기 거푸집 내로 절연 소재를 주입 및 경화하여 상기 회로 소자를 커버하는 절연층을 형성하는 단계;
    상기 거푸집을 제거하는 단계; 및
    상기 절연층을 커버하는 차폐층을 형성하는 단계;를 포함하며,
    상기 차폐층은 상기 절연층의 측면을 커버하는 제1 차폐층과, 상기 절연층의 상면을 커버하며 상기 제1 차폐층과 전기적으로 접속되는 제2 차폐층을 포함하고,
    상기 제1 차폐층 및 상기 제2 차폐층 형성 후, 상기 제1 및 제2 차폐층을 서로 전기적으로 접속시키도록 상기 제1 차폐층 상면 및 상기 제2 차폐층 상면에 적층되는 에지 브리지를 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  19. 삭제
  20. 삭제
  21. 제18항에 있어서,
    상기 제1 차폐층은 폭보다 높이가 큰 종횡비를 가지는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  22. 제18항에 있어서,
    상기 제1 차폐층은 상부 및 하부가 동시에 형성되는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  23. 제18항에 있어서,
    상기 절연층 및 상기 차폐층은 요변성 소재 또는 상변형 소재로 이루어지는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  24. 제23항에 있어서,
    상기 절연층 및 상기 차폐층의 각 형성 단계 전에 상기 절연층 및 상기 차폐층 소재에 온도를 가변하거나 진동을 가하여 소재의 점도를 가변하는 단계를 더 포함하는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  25. 제18항에 있어서,
    상기 절연층 형성 단계는 저면이 개방되고 내측에 공간이 형성된 절연 몰드를 상기 인쇄회로기판에 안착하는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  26. 제25항에 있어서,
    상기 제2 차폐층은 상기 절연 몰드의 외면에 코팅 처리됨에 따라 형성되는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  27. 제18항에 있어서,
    상기 제1 차폐층 및 상기 제2 차폐층 형성 후,
    상기 제1 및 제2 차폐층을 서로 전기적으로 접속시키는 에지 브리지를 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로 소자 패키지 제조방법.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
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