KR102463349B1

KR102463349B1 - 표시장치

Info

Publication number: KR102463349B1
Application number: KR1020150191674A
Authority: KR
Inventors: 이설희; 이현행
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-12-31
Filing date: 2015-12-31
Publication date: 2022-11-03
Also published as: KR20170080298A

Abstract

본 발명의 실시예는 데이터 라인의 불량여부 테스트를 위해 마련된 리드 라인들의 유실을 방지하고, 라인결함을 방지할 수 있는 표시장치를 제공한다. 본 발명의 실시예에 따른 표시장치는 패널 패드들, 상기 패널 패드들의 일 측에 연결된 데이터 라인들, 및 상기 패널 패드들의 타 측에 연결된 제1 및 제2 리드 라인들을 구비한다. 상기 제1 및 제2 리드 라인들은 교번하여 배치되며, 상기 제1 리드 라인들은 상기 제2 리드 라인들과 서로 다른 층에 배치된다.

Description

표시장치{DISPLAY DEVICE}

본 발명의 실시예는 리드 라인들을 포함하는 표시장치에 관한 것이다.

정보화 사회로 시대가 발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(FPD: Flat Panel Display Device)의 중요성이 증대되고 있다. 평판 표시장치에는, 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마 표시장치(PDP: Plasma Display Panel Device), 유기발광 표시장치(OLED: Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동 표시장치(EPD: Electrophoretic Display Device)도 널리 이용되고 있다.

이 중, 박막 트랜지스터를 포함하는 액정표시장치 및 유기발광 표시장치는 해상도, 컬러 표시, 화질 등에서 우수하여 텔레비전, 노트북, 테블릿 컴퓨터, 또는 데스크 탑 컴퓨터의 표시장치로 널리 상용화되고 있다.

종래의 표시장치를 구성하는 표시패널은 영상이 표시되는 표시영역과 영상이 표시되지 않는 비표시영역을 포함한다. 표시영역에는 게이트 라인과 데이터 라인들이 교차하는 영역마다 화소들이 형성되어 있다. 비표시영역은 표시영역의 적어도 일측에 배치된다. 비표시영역은 패드영역을 포함한다. 패드영역에는 패널 패드들이 마련된다. 표시패널의 불량 여부를 검사하기 위해 표시패널의 바깥쪽 일 측에는 검사영역이 마련될 수 있다. 검사영역에는 데이터 라인들의 불량여부 검사하기 위한 검사 패드들 및 검사 패드들과 패널 패드들을 연결하는 리드 라인들이 마련된다. 이러한, 패널 패드들은 게이트 패드 또는 데이터 패드일 수 있다.

종래의 표시장치에서는 별도의 마스크를 이용하여, 패널 패드들이 노출되도록 패시베이션층 및 평탄화층을 구비한다. 그러나 이 경우 공정 비용이 상승하는 문제가 있다. 이를 해결하기 위하여, 종래의 표시장치에서는 베이스 기판 전면에 패시베이션층을 형성 한 후, 레이저를 이용하여 패드영역에 마련된 패시베이션층 일부를 제거함으로써 패널 패드들을 노출시키는 방법이 고안되었다.

그러나 리드 라인들 상에 별도의 보호막이 구비되지 않기 마련되기 때문에, 패시베이션층의 일부를 제거하는 공정에서 레이저에 의해 패시베이션층의 일부와 함께 리드 라인들 중 일부가 유실될 수 있다. 리드 라인들 중 일부가 유실되는 경우 검사 패드들과 패널 패드들 사이의 연결이 끊어지므로, 표시장치의 불량을 검사하기 어려운 문제가 있다. 또한, 리드 라인들 중 일부에는 별도의 보호막이 구비되지 않기 때문에, 이물에 의해 표시패널에 라인결함이 발생될 수 있다.

본 발명의 실시예는 데이터 라인의 불량여부 테스트를 위해 마련된 리드 라인들의 유실을 방지하고, 라인결함을 방지할 수 있는 표시장치를 제공한다.

본 발명의 실시예에 따른 표시장치는 패널 패드들, 상기 패널 패드들의 일 측에 연결된 데이터 라인들, 및 상기 패널 패드들의 타 측에 연결된 제1 및 제2 리드 라인들을 구비한다. 상기 제1 및 제2 리드 라인들은 교번하여 배치되며, 상기 제1 리드 라인들은 상기 제2 리드 라인들과 서로 다른 층에 배치된다.

본 발명의 실시예는 제1 및 제2 리드 라인들이 서로 교번하여 배치된다. 또한, 제1 리드 라인이 광차단층과 동일한 층에 구비되며, 제2 리드 라인이 게이트 라인과 동일한 층에 구비된다. 이에 따라, 제1 및 제2 리드 라인들 상에는 제1 및 제2 리드 라인들을 보호하는 패시베이션층 및 평탄화층이 마련될 수 있다. 그 결과, 본 발명의 실시예는 패널 패드들을 노출 시키기 위해 패시베이션층 및 평탄화층에 레이저를 조사하는 과정에서 레이저에 의해 제1 및 제2 리드라인들이 유실되는 것이 방지될 수 있다.

또한, 본 발명의 실시예는 패시베이션층 및 평탄화층이 제1 및 제2 리드 라인들을 보호하기 때문에, 어레이 모기판에 마련된 표시 패널들 각각을 절단하는 공정에서 발생되는 이물에 의한 라인결함을 방지할 수 있다.

위에서 언급된 본 발명의 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 복수의 표시패널들을 포함하는 어레이 모기판을 보여주는 일 예시도면.
도 2는 도 1의 서로 인접한 표시패널들을 상세히 보여주는 일 예시도면.
도 3은 도 2의 표시영역의 일측 단면을 설명하기 위한 단면도.
도 4는 도 2의 A 영역을 상세히 보여주는 평면도.
도 5는 도 4의 Ⅰ-Ⅰ'의 단면도.
도 6은 도 4의 Ⅱ-Ⅱ'의 단면도.
도 7은 도 4의 Ⅲ-Ⅲ'의 단면도.
도 8은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 평면도.

본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.

이하에서는 본 발명에 따른 표시장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

도 1은 복수의 표시 패널들을 포함하는 어레이 모기판을 보여주는 일 예시도면이다. 도 1을 참조하면, 표시장치의 제조비용을 절감하기 위해, 어레이 모기판(10)에 복수의 표시패널(100)들이 형성될 수 있다.

어레이 모기판(10)에 형성되는 복수의 표시패널(100)들의 개수가 많을수록 표시장치의 제조비용을 더 절감할 수 있다. 어레이 모기판(10)에 형성되는 표시패널(100)들의 개수를 늘리기 위해, 표시패널(100)들의 각각은 도 1과 같이 제1 방향(y축 방향)으로 그에 인접한 표시패널(100)들에 맞닿도록 형성될 수 있다. 즉, 어느 한 표시패널(100)의 상측 및 하측은 또 다른 표시패널(100)들에 맞닿을 수 있다. 구체적으로, 어느 한 표시패널(100)의 상측은 제1 방향(y축 방향)으로 인접한 또 다른 표시패널(100)의 하측과 맞닿으며, 표시패널(100)의 하측은 제1 방향(y축 방향)으로 인접한 또 다른 표시패널(100)의 상측과 맞닿을 수 있다.

표시패널(100)들 각각은 도 1과 같이 제2 방향(x축 방향)으로 그에 인접한 표시패널(100)들과 소정의 간격(s)만큼 떨어지도록 형성될 수 있다. 제2 방향(x축 방향)은 제1 방향(y축 방향)과 교차하는 방향일 수 있다. 즉, 어느 한 표시패널(100)의 좌측 및 우측은 또 다른 표시패널(100)들과 소정의 간격(s)만큼 떨어지도록 형성될 수 있다. 이 경우, 소정의 간격(s)에는 표시패널(100)들 각각에 마련된 박막 트랜지스터들과 화소들의 불량을 검사하기 위한 검사 패드들이 마련될 수 있다.

한편, 복수의 표시패널(100)들 각각이 도 1과 같이 제1 방향으로 그에 인접한 표시패널(100)들에 맞닿도록 형성되는 경우, 표시패널(100)에는 검사 패드들과 연결되는 패널 패드들이 마련될 수 있다. 검사 패드들과 패널 패드들은 리드 라인들 및 검사 라인들을 통해 서로 연결될 수 있다. 이러한 표시패널(100)의 패널 패드들, 리드 라인들, 및 검사 라인들에 대해서는 하기의 도면을 참조하여 상세하게 설명하기로 한다.

도 2는 도 1의 서로 인접한 표시 패널들을 상세히 보여주는 일 예시도면이다. 도 3은 도 2의 표시영역의 일측 단면을 설명하기 위한 단면도이다. 도 2에서는 설명의 편의를 위해 제1 방향(y축 방향)으로 인접한 3 개의 표시패널들(100a, 100b, 100c)만을 도시하였다. 구체적으로, 도 2에서는 제1 표시패널(100a)의 상측에 맞닿은 표시패널을 제2 표시패널(100b)으로 예시하였으며, 제1 표시패널(100a)의 하측에 맞닿은 표시패널을 제3 표시패널(100c)로 예시하였다.

도 2 및 도 3을 참조하면, 표시패널들(100a, 100b, 100c) 각각은 표시영역(DA), 및 비표시영역(NDA)을 포함한다. 표시영역(DA)에는 게이트 라인들(GL)과 데이터 라인들(DL)이 형성되며, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역들에는 화소(P)들이 형성될 수 있다. 도 2에서는 하나의 게이트 라인(GL)과 데이터 라인(DL)의 교차 영역에 마련되는 하나의 화소(P)를 도시하였으나, 상기 표시영역(DA)에는 복수 개의 게이트 라인들(GL) 및 복수 개의 데이터 라인들(DL)이 형성되어 있다. 또한, 복수 개의 게이트 라인들(GL)과 복수 개의 데이터 라인들(DL)의 교차 영역들에 복수 개의 화소(P)들이 마련될 수 있다. 이 경우, 화소(P)들 각각은 광을 출력하는 유기발광소자 및 상기 유기발광소자를 구동하기 위한 박막 트랜지스터를 포함할 수 있다.

구체적으로, 구체적으로, 표시패널(100)은 베이스 기판(110), 버퍼층(130), 광차단층(125), 박막 트랜지스터(T), 패시베이션층(PAS), 평탄화층(PAC), 유기발광소자(OLED), 봉지층(180), 및 상부 기판(190)을 포함한다.

베이스 기판(110)은 유리기판 또는 플랙서블한 플라스틱 필름(plastic film)일 수 있다. 예를 들어, 베이스 기판(110)은 TAC(triacetyl cellulose) 또는 DAC(diacetyl cellulose) 등과 같은 셀룰로오스 수지, 노르보르넨 유도체(Norbornene derivatives) 등의 COP(cyclo olefin polymer), COC(cyclo olefin copolymer), PMMA(poly(methylmethacrylate) 등의 아크릴 수지, PC(polycarbonate), PE(polyethylene) 또는 PP(polypropylene) 등의 폴리올레핀(polyolefin), PVA(polyvinyl alcohol), PES(poly ether sulfone), PEEK(polyetheretherketone), PEI(polyetherimide), PEN(polyethylenenaphthalate), PET(polyethyleneterephthalate) 등의 폴리에스테르(polyester), PI(polyimide), PSF(polysulfone), 또는 불소 수지(fluoride resin) 등을 포함하는 시트 또는 필름일 수 있으나, 이에 한정되지 않는다.

버퍼층(130)은 베이스 기판(110) 상에 마련된다. 버퍼층(130)은 제1 버퍼층(131) 및 제2 버퍼층(133)을 포함한다. 제1 버퍼층(131)은 베이스 기판(110) 전면에 마련된다. 제1 버퍼층(131)은 투습에 취약한 베이스 기판(110)으로부터 표시패널(100) 내부로 수분이 침투하는 것을 방지하는 기능을 한다. 예를 들어 제1 버퍼층(131)은 SiO2(silicon dioxide), 또는 SiON(silicon oxynitride)일 수 있으나, 반드시 이에 한정되는 것은 아니다.

제2 버퍼층(133)은 제1 버퍼층(131)상에 마련된다. 제2 버퍼층(133)은 베이스 기판(110)으로부터 금속 이온 등의 불순물이 확산되어 액티브층(ACT)에 침투하는 것을 방지한다. 또한, 제2 버퍼층(133)은 표시패널(100) 내부로 수분이 침투하여, 박막 트랜지스터들(T)의 특성을 저하시키는 것을 방지한다. 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층일 수 있으나, 반드시 이에 한정되는 것은 아니다.

광차단층(125)은 제1 버퍼층(131) 및 제2 버퍼층(133) 사이에 마련된다. 광차단층(125)은 액티브층(ACT) 아래에 마련된다. 광차단층(125)은 레이저 또는 외부로 유입되는 빛으로부터 액티브층(ACT)을 보호한다. 이러한, 광차단층(125)은 도 2에 도시된 리드 라인들(141, 142)들 중 제1 리드 라인(141)과 동일한 공정을 이용하여 동시에 마련될 수 있다. 광차단층(125)과 제1 리드 라인(141)은 동일한 층에 마련될 수 있다. 광차단층(125)과 제1 리드 라인(141)은 동일한 물질일 수 있다. 예를 들어, 광차단층(125)은 ITO와 같은 투명한 도전물질로 이루어질 수 있으나, 반드시 그에 한정되는 것은 아니며, 도전성 금속물질로 이루어질 수도 있다.

박막 트랜지스터(T)는 베이스 기판(110)의 상에 마련된다. 박막 트랜지스터(T)는 액티브층(ACT), 게이트 절연막(GI), 게이트 전극(GE), 층간 절연막(ILD), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.

액티브층(ACT)은 제2 버퍼층(133) 상에 마련된다. 액티브층(ACT)은 소스 전극(SE) 측에 위치한 일단 영역(A1), 드레인 전극(DE) 측에 위치한 타단 영역(A2), 및 일단 영역(A1)과 타단 영역(A2) 사이에 위치한 중심 영역(A3)을 포함할 수 있다. 중심 영역(A3)은 도펀트가 도핑되지 않은 반도체 물질로 이루어지고, 일단 영역(A1)과 타단 영역(A2)은 도펀트가 도핑된 반도체 물질로 이루어질 수 있다.

게이트 절연막(GI)은 액티브층(ACT) 상에 마련된다. 게이트 절연막(GI)은 액티브층(ACT)과 게이트 전극(GE)을 절연시키는 기능을 한다. 게이트 절연막(GI)은 액티브층(ACT)을 덮으며, 표시 영역(DA) 전면에 형성된다. 게이트 절연막(GI)은 무기막 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있으나, 이에 한정되지 않는다.

게이트 전극(GE)은 게이트 절연막(GI) 상에 마련된다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 액티브층(ACT)의 중심 영역(A3)과 중첩된다. 이러한 게이트 전극(GE)은 게이트 라인(GL)과 연결된다. 게이트 전극(GE)과 게이트 라인(GL)은 동일한 공정을 이용하여 동시에 마련될 수 있다. 게이트 전극(GE)과 게이트 라인(GL)은 동일한 층에 배치될 수 있다. 게이트 전극(GE)과 게이트 라인(GL)은 동일한 물질로 형성될 수 있다. 이 경우, 게이트 전극(GE) 및 게이트 라인(GL)은 도 2에 도시된 리드 라인들(141, 142) 중, 제2 리드 라인(142)과 동일한 공정을 이용하여 동시에 마련될 수 있다. 게이트 전극(GE), 게이트 라인(GL), 및 제2 리드 라인(142)은 동일한 층에 배치될 수 있다. 게이트 전극(GE), 게이트 라인(GL), 및 제2 리드 라인(142)은 동일한 물질일 수 있다. 게이트 전극(GE)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.

층간 절연막(ILD)은 게이트 전극(GE) 상에 마련된다. 층간 절연막(ILD)은 게이트 전극(GE)을 덮으며, 베이스 필름(110) 전면에 마련될 수 있다. 층간 절연막(ILD)은 게이트 절연막(GI)과 동일한 무기막 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있으나, 이에 한정되지 않는다.

소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(ILD)상에서 서로 이격되어 배치된다. 전술한 게이트 절연막(GI)과 층간 절연막(ILD)에는 액티브층(ACT)의 일단 영역(A1) 일부를 노출시키는 제1 콘택홀(CNT1) 및 액티브층(ACT)의 타단 영역(A2) 일부를 노출시키는 제2 콘택홀(CNT2)이 구비된다. 소스 전극(SE)은 제1 콘택홀(CNT1)을 통해서 액티브층(ACT)의 일단 영역(A1)과 연결되고, 드레인 전극(DE)은 제2 콘택홀(CNT2)을 통해서 액티브층(ACT)의 타단 영역(A2)에 연결된다.

소스 전극(SE) 및 드레인 전극(DE)은 데이터 라인(DL)과 연결된다. 소스 전극(SE) 및 드레인 전극(DE)과 데이터 라인(DL)은 동일한 공정을 이용하여 동시에 마련될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)과 데이터 라인(DL)은 동일한 층에 배치될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)과 데이터 라인(DL)은 동일한 물질로 형성될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 이러한 박막 트랜지스터(T)의 구성은 앞서 설명한 예에 한정되지 않고, 당업자가 용이하게 실시할 수 있는 공지된 구성으로 다양하게 변형 가능하다.

패시베이션층(PAS)은 베이스 기판(110) 상부 전면에 마련된다. 패시베이션층(PAS)은 박막 트랜지스터(T) 상에 마련된다. 패시베이션층(PAS)은 박막 트랜지스터(T)를 보호하는 기능을 한다. 이 경우, 패시베이션층(PAS)은 비표시 영역(NDA)의 리드 라인들(141, 142) 상에도 마련될 수 있다. 패시베이션층(PAS)은 무기막 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있으나, 이에 한정되지 않는다.

평탄화층(PAC)은 베이스 기판(110) 상부 전면에 마련된다. 평탄화층(PAC)은 패시베이션층(PAS) 상에 마련된다. 평탄화층(PAC)은 박막 트랜지스터(T)가 마련되어 있는 베이스 기판(110)의 상부를 평탄하게 해주는 역할을 한다. 이 경우, 패시베이션층(PAS)은 비표시 영역(NDA)의 리드 라인들(141, 142) 상에도 마련될 수 있다. 평탄화층(PAC)은 예를 들어, 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin)등으로 이루어질 수 있으나, 이에 한정되지 않는다. 표시 영역(DA)에 위치한 패시베이션층(PAS)과 평탄화층(PAC)에는 박막 트랜지스터(T)의 드레인 전극(DE)을 노출시키는 제3 콘택홀(CNT3)이 구비되어 있다. 제3 콘택홀(CNT3)을 통하여 드레인 전극(DE)과 애노드 전극(AND)이 연결된다.

유기발광소자(OLED)는 박막 트랜지스터(T) 상에 마련된다. 유기발광소자(OLED)는 애노드 전극(AND), 유기층(EL), 및 캐소드 전극(CAT)을 포함한다. 애노드 전극(AND)은 패시베이션층(PAS)과 평탄화층(PAC)에 마련된 제3 콘택홀(CNT3)을 통해 박막 트랜지스터(T)의 드레인 전극(DE)에 접속된다. 서로 인접한 애노드 전극(AND)들 사이에는 뱅크(B)가 마련되며, 이로 인해 서로 인접한 애노드 전극(AND)들은 전기적으로 절연될 수 있다. 뱅크(B)는 예를 들어, 폴리이미드계 수지(polyimides resin), 아크릴계 수지(acryl resin), 벤조사이클로뷰텐(BCB) 등과 같은 유기막으로 이루어질 수 있으나, 이에 한정되지 않는다.

유기층(EL)은 애노드 전극(AND)상에 마련된다. 유기층(EL)은 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer)을 포함할 수 있다. 나아가, 유기층(EL)에는 발광층의 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층이 더 포함될 수도 있다.

캐소드 전극(CAT)은 유기층(EL)과 뱅크(B) 상에 마련된다. 애노드 전극(AND)과 캐소드 전극(CAT)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.

도 3에서는 표시패널(100)이 전면(前面) 발광(top emission) 방식으로 구현된 것을 예시하였으나, 이에 한정되지 않으며, 배면(背面) 발광(bottom emission) 방식으로 구현될 수도 있다. 전면 발광 방식에서는 애노드 전극(AND)이 알루미늄, 알루미늄과 ITO의 적층 구조와 같은 반사율이 높은 금속물질로 형성되고, 캐소드 전극(CAT)이 ITO, IZO와 같은 투명한 금속물질로 형성되는 것이 바람직하다.

봉지층(180)은 박막 트랜지스터(T) 및 유기발광소자(OLED) 상에 마련된다. 봉지층(180)은 외부의 충격으로부터 박막 트랜지스터(T) 및 유기발광소자(OLED)를 보호하고, 표시패널(100)의 내부로 수분의 침투하는 것을 방지하는 기능을 한다.

상부기판(190)은 봉지층(180)상에 마련된다. 상부기판(190)은 표시패널(100)이 하부 발광(bottom emission) 방식으로 구현되는 경우 보호 필름(protection film)일 수 있으며, 상부 발광(top emission) 방식으로 구현되는 경우 폴리이미드(polyimide)와 같이 유연성이 있는 플라스틱 필름일 수 있다. 그러나 이에 한정되는 것은 아니며 상부기판(190)은 외부의 충격으로부터 박막 트랜지스터(T), 및 유기발광소자(OLED)를 보호하고, 수분의 침투를 방지하기 위한 금속층 일 수도 있다.

표시 패널(100)의 비표시영역(NDA)은 표시영역(DA)의 가장자리에 배치된다. 비표시영역(NDA)에는 게이트 구동부(120), 게이트 패드(GP)들, 패널 패드(DP)들, 검사 라인들(151~153), 및 리드 라인들(141, 142)들이 마련된다.

게이트 구동부(120)는 표시 영역(DA)의 일측 바깥쪽에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 그러나 이에 한정되지 않으며, 게이트 구동부(120)는 표시 영역(DA)의 양측 바깥쪽에 GIP 방식으로 형성될 수도 있고, 또는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시 패널(100)의 일 측면에 부착될 수도 있다.

게이트 패드(GP)들은 표시패널들(100a, 100b, 100c) 각각의 제1 측 가장자리에 마련될 수 있다. 여기서, 제1 측은 표시패널들(100a) 각각의 하측일 수 있다. 게이트 패드(GP)들은 게이트 제어 신호라인(GCL)들에 접속된다. 게이트 제어신호라인(GCL)들은 게이트 패드(GP)들과 게이트 구동부(120)를 연결한다.

패널 패드(DP)들은 게이트 패드(GP)들과 마찬가지로 표시패널들(100a, 100b, 100c) 각각의 제1 측 가장자리에 마련될 수 있다. 이 경우, 패널 패드(DP)들의 일측은 데이터 라인(DL)들에 접속되고, 패널 패드들(DP)의 타측은 리드 라인들(141, 142)에 접속될 수 있다. 이러한, 패널 패드(DP)들은 데이터 패드들일 수 있다.

리드 라인들(141, 142)은 패널 패드들(DP)과 검사 라인들(151~153)을 연결한다. 리드 라인들(141, 142)은 표시패널(100)의 패널 패드(DP)들과 검사 라인들(151~153) 중 적어도 어느 하나의 검사 라인(151) 사이에 마련될 수 있다. 리드 라인들(141, 142)은 2개의 표시패널들을 가로지르며 형성될 수 있다. 즉, 리드 라인들(141, 142)은 표시패널들 중 어느 하나의 표시패널의 제1 측으로부터 연장되어 상기 어느 하나의 표시패널에 인접한 또 다른 표시패널의 제2 측에 형성될 수 있다. 예를 들어, 리드 라인들(141, 142)은 제1 표시패널(100a)의 제1 측에 마련된 패널 패드(DP)들과 접속된다. 리드 라인들(141, 142)은 제1 표시패널(100a)의 제1 측과 인접한 제3 표시패널(100a)의 제2 측에 마련된 검사 라인들(151~153)과 접속된다. 이에 따라, 리드 라인들(141, 142)은 서로 인접한 제1 표시패널(100a)의 제1 측으로부터 연장되어 제3 표시패널(100c)의 제2 측에 형성될 수 있다. 즉, 리드 라인들(141, 142)은 서로 인접한 제1 표시패널(100a)의 제1 측 및 제3 표시패널(100c)의 제2 측을 가로지르며 형성될 수 있다.

리드 라인들(141, 142)은 제1 및 제2 리드 라인(141, 142)을 포함한다. 제1 및 제2 리드 라인(141, 142)은 서로 교번하여 배치된다. 예를 들어, 리드 라인들(141, 142)은 제1 리드 라인(141), 제2 리드 라인(142), 제1 리드 라인(141) 순으로 교번하여 배치될 수 있다. 제1 및 제2 리드 라인들(141, 142) 각각의 일측은 패널 패드(DP)들 각각과 접속된다. 제1 및 제2 리드 라인들(141, 142) 각각의 타측은 적어도 하나의 검사 라인(151)과 연결된다.

제1 리드 라인(141)은 표시영역(DA)의 박막 트랜지스터(T) 아래에 구비된 광차단층(125)과 동일한 층에 마련될 수 있다. 광차단층(125)은 게이트 전극(GE) 아래에 배치되며, 적어도 하나의 버퍼층(133)에 의해 게이트 전극(GE)과 절연된다. 제2 리드 라인(142)은 게이트 라인(GL)들과 동일한 층에 배치된다. 게이트 라인(GL)들은 데이터 라인(DL)들 아래에 배치된다. 게이트 라인(GL)들은 데이터 라인(DL)들과 교차되며, 게이트 절연막(GI)에 의해 상기 데이터 라인(DL)들과 절연된다. 이 경우, 제2 리드 라인(142)은 게이트 라인(GL)들과 동일한 층에 배치될 수 있다. 이러한, 제1 및 제2 리드라인들(141, 142) 상에는 패시베이션층(PAS) 및 평탄화층이 마련될 수 있다.

본 발명의 실시예는 패널 패드(DP)들과 연결된 제1 및 제2 리드 라인들(141, 142)이 서로 교번하여 배치되며, 제1 및 제2 리드 라인(141, 142)이 서로 다른 층에 배치된다. 또한, 제1 및 제2 리드라인들(141, 142) 상에는 패시베이션층(PAS) 및 평탄화층(PAC)이 마련된다. 그 결과, 본 발명의 실시예는 패시베이션층(PAS) 및 평탄화층(PAC)이 제1 및 제2 리드라인들(141, 142) 보호하기 때문에, 패널 패드(DP)들을 노출 시키기 위하여, 패시베이션층(PAS) 및 평탄화층(PAC)의 일부를 제거하는 공정에서 레이저에 의해 제1 및 제2 리드라인들(141, 142)이 유실되는 것을 방지할 수 있다.

또한, 본 발명의 실시예는 제1 및 제2 리드라인들(141, 142) 상에 구비된 패시베이션층(PAS) 및 평탄화층(PAC)이 보호막 역할을 하기 때문에, 어레이 모기판(10)에 마련된 표시 패널들 각각을 스크라이빙하는 과정에서 발생되는 이물에 의한 라인결함을 줄일 수 있다. 이러한 리드 라인들은 도 4 내지 도 7를 결부하여 후술하기로 한다.

검사 라인들(151~153)은 표시패널들(100a, 100b, 100c) 각각의 제1 측과 마주보는 제2 측 가장자리에 마련될 수 있다. 여기서, 제2 측은 표시패널들(100a) 각각의 상측일 수 있다. 검사 라인들(151~153)은 검사 패드(IP)들과 검사 라인들(151~153)에 인접한 표시패널(100)의 패널 패드(DP)들, 및 게이트 패드(GP)들을 연결한다. 예를 들어, 제1 표시패널(100a)의 제1 측에 마련된 패널 패드(DP)들 및 게이트 패드(GP)들은 제3 표시패널(100c)의 제2 측에 마련된 검사 라인들(151~153)과 연결될 수 있다. 또한, 제2 표시패널(100b)의 제1 측에 마련된 패널 패드(DP)들 및 게이트 패드(GP)들은 제1 표시패널(100a)의 제2 측에 마련된 검사 라인들(151~153)과 연결될 수 있다. 검사 패드(IP)들은 도 1과 같이 표시패널들(100a, 100b, 100c) 각각과 제2 방향으로 인접한 표시패널들 사이의 소정의 간격(s)에 마련될 수 있으나, 반드시 이에 한정되는 것은 아니다. 도 2에서는 설명의 편의를 위해 3개의 검사 라인들(151~153)만을 예시하였으나, 검사 라인들의 개수는 이에 한정되지 않는다.

본 발명의 설명에서는 패널 패드들이 데이터 패드인 경우를 일예로 하여 본 발명이 설명되었으나, 이에 한정되지 않는다. 예를 들어, 게이트 구동부(120)가 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시 패널(100)의 일 측면에 부착되는 경우에도 본 발명의 실시예가 적용될 수 있다. 이 경우, 본 발명의 실시에 따른 패널 패드들은 게이트 패드들일 수 있으며, 패널 패드들의 일 측은 게이트 라인들과 연결될 수 있다.

도 4는 본 발명의 일 실시예에 따른 도 2의 A 영역을 상세히 보여주는 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ'의 단면도이다. 도 6은 도 4의 Ⅱ-Ⅱ'의 단면도이다. 도 7은 도 4의 Ⅲ-Ⅲ'의 단면도이다. 따라서, 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략된다.

도 4 내지 도 7을 참조하면, 패널 패드(DP)들의 일측은 데이터 라인(DL)들에 접속되고, 패널 패드들(DP)의 타측은 리드 라인들(141, 142)에 접속될 수 있다. 이러한 패널 패드(DP)들과 리드 라인들(141, 142)은 표시패널(100)의 비표시영역(NDA)에 마련될 수 있다.

비표시 영역(NDA)에는 배치된 베이스 기판(110) 상에는 도 5와 같이 제1 버퍼층(131)이 마련된다. 제1 버퍼층(131) 상에는 제1 리드 라인(141)이 마련된다. 이 경우, 제1 리드 라인(141)은 도 3에 도시된 광차단층과 동일한 층에 마련될 수 있으며, 동일한 물질일 수 있다. 제1 리드 라인(141) 상에는 제2 버퍼층(133) 및 게이트 절연막(GI)이 순차적으로 마련된다. 게이트 절연막(GI) 상에는 제2 리드 라인(141)이 마련된다. 이 경우, 제2 리드 라인(141)은 도 2에 도시된 게이트 라인과 동일한 층에 마련될 수 있으며, 동일한 물질일 수 있다. 이러한, 제1 및 제2 리드라인(141, 142)들은 상기 제2 버퍼층(133)에 의해 절연될 수 있다.

상술한 바와 같이, 제1 및 제2 리드 라인들(141, 142) 각각은 서로 다른 층에 구비될 수 있으며, 교번하여 배치될 수 있다. 이러한, 제1 및 제2 리드 라인(141, 142) 상에는 층간 절연막(ILD), 패시베이션층(PAS) 및 평탄화층(PAC)이 순차적으로 마련될 수 있다. 이러한, 제1 및 제2 리드 라인(141, 142) 상에는 층간 절연막(ILD), 패시베이션층(PAS) 및 평탄화층(PAC)이 순차적으로 마련될 수 있다.

패널 패드(DP)들은 표시패널(100)의 비표시영역(NDA)에 마련될 수 있다. 패널 패드(DP)들은 도 6과 같이, 베이스 기판(110) 상에 마련된다. 베이스 기판(110) 상에는 버퍼층(130), 및 게이트 절연막(GI)이 순차적으로 마련된다. 이 경우, 제2 리드 라인(142)는 패널 패드(DP)의 타측에 연결될 수 있다. 예를 들어, 패널 패드(DP)들 각각은 제1 및 제2 패널 패드(DP1, DP2)들을 포함할 수 있다. 이 경우, 제1 패널 패드(DP1)는 게이트 라인과 동일한 층에 배치되며, 제2 리드 라인(142)과 연결될 수 있다. 제2 패널 패드(DP2)는 데이터 라인(DL)과 동일한 층에 배치되며, 데이터 라인(DL)과 연결될 수 있다.

제1 및 제2 패널 패드들(DP1, DP2)은 패드부 콘택홀(PCNT)을 통하여 접속될 수 있다. 이 경우, 제2 패널 패드(DP2)와 연결된 데이터 라인(DL)과 제1 패널 패드(DP1)와 연결된 제2 리드 라인(142)이 전기적으로 연결될 수 있다. 보호 전극(150)은 패널 패드(DP) 상에 마련될 수 있다. 보호 전극(150)은 패널 패드(DP)를 보호하는 기능을 한다. 본 발명의 실시예에서는 두 개의 층으로 구성된 패널 패드(DP)를 도시하였으나, 상기 패널 패드(DP)의 구성은 다양하게 변경 가능하다.

제1 리드 라인(141)은 도 4 및 도 7과 같이 패널 패드(DP)들의 타측에 연결될 수 있다. 이 경우, 베이스 기판(110) 상에 마련된 제1 리드 라인(141) 일부에는 패널 패드(DP)의 타측이 연결될 수 있다. 이 경우, 제1 리드 라인(141) 상에 마련된 제2 버퍼층(133), 게이트 절연막(GI), 및 층간 절연막(ILD)에는 제1 리드 라인(141)의 일부를 노출시키는 리드부 콘택홀(LCNT)이 마련된다. 패널 패드(DP)의 타측은 리드부 콘택홀(LCNT)을 통하여, 제1 리드 라인(141)과 전기적으로 연결된다.

본 발명의 실시예는 제1 및 제2 리드 라인들(141, 142)이 서로 교번하여 배치된다. 또한, 제1 리드 라인(141)이 광차단층(125)과 동일한 층에 구비되며, 제2 리드 라인(142)이 게이트 라인과 동일한 층에 구비된다. 이에 따라, 제1 및 제2 리드 라인들(141, 142) 상에는 제1 및 제2 리드 라인들(141, 142)을 보호하는 패시베이션층(PAS) 및 평탄화층(PAC)이 마련될 수 있다. 그 결과, 본 발명의 실시예는 패시베이션층(PAS) 및 평탄화층(PAC)이 제1 및 제2 리드 라인들(141, 142)을 보호하기 때문에, 패널 패드(DP)들을 노출 시키기 위해 패시베이션층(PAS) 및 평탄화층(PAC)에 레이저를 조사하는 과정에서 레이저에 의해 제1 및 제2 리드라인들(141, 142)이 유실되는 것이 방지될 수 있다.

또한, 본 발명의 실시예는 패시베이션층(PAS) 및 평탄화층(PAC)이 제1 및 제2 리드 라인들(141, 142)을 보호하기 때문에, 어레이 모기판(10)에 마련된 표시 패널들 각각을 절단하는 공정에서 발생되는 이물에 의한 라인결함을 줄일 수 있다.

도 8은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 보여주는 평면도이다. 도 8에서 X축은 게이트 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 유기 발광 표시 장치의 높이 방향을 나타낸다.

도 8을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(310), 연성필름(330), 회로보드(350), 타이밍 제어부(400)를 포함한다.

표시패널(100)은 표시영역(DA), 및 비표시영역(NDA)을 포함한다. 표시영역(DA)에는 게이트 라인들과 데이터 라인들이 형성되며, 게이트 라인들과 데이터 라인들의 교차 영역들에는 화소들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(120), 게이트 패드들, 패널 패드들, 검사 라인들, 및 리드 라인들들이 마련된다. 이러한, 표시 패널(100)은 도 1 내지 도 7를 참조하여 설명되었다.

소스 드라이브 IC(310)는 타이밍 제어부(400)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(310)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(310)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(330)에 실장될 수 있다.

표시패널(100)의 비표시영역(NDA)에는 데이터 패드들과 같은 패널 패드들이 마련된다. 연성필름(330)에는 패널 패드들과 소스 드라이브 IC(310)를 연결하는 배선들, 패널 패드들과 회로보드(350)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(330)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패널 패드들 상에 부착되며, 이로 인해 패널 패드들과 연성필름(330)의 배선들이 연결될 수 있다.

회로보드(350)는 연성필름(330)들에 부착될 수 있다. 회로보드(350)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(350)에는 타이밍 제어부(400)가 실장될 수 있다. 회로보드(350)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.

타이밍 제어부(400)는 외부의 시스템 보드(미도시)로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(400)는 타이밍 신호에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(330)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(400)는 게이트 제어신호를 게이트 구동부(120)에 공급하고, 소스 제어신호를 소스 드라이브 IC(310)들에 공급한다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시패널 110: 베이스 기판
120: 게이트 구동부 125: 광차단층
130: 버퍼층 141: 제1 리드 라인
142: 제2 리드 라인 150: 보호 전극
180: 봉지층 190: 상부기판
310: 소스 드라이브 IC 330: 연성필름
350: 회로보드 400: 타이밍 제어부
T: 박막 트랜지스터 OLED: 유기발광 다이오드
DL: 데이터 라인 DP: 패널 패드
GL: 게이트 라인 P: 화소

Claims

패널 패드들;
상기 패널 패드들의 일 측에 연결된 데이터 라인들;
상기 데이터 라인들과 절연되는 게이트 라인들;
상기 게이트 라인들 아래에 배치되며 적어도 하나의 버퍼층에 의해 상기 게이트 라인들과 절연되는 광차단층; 및
상기 패널 패드들의 타 측에 연결된 제1 및 제2 리드 라인들을 구비하고,
상기 제1 및 제2 리드 라인들은 교번하여 배치되며,
상기 제1 리드 라인들은 상기 제2 리드 라인들과 서로 다른 층에 배치되며,
상기 제1 리드 라인들은 상기 광차단층과 동일한 층에 배치되는 표시장치.
삭제
제 1 항에 있어서,
상기 제2 리드 라인들은 상기 게이트 라인들과 동일한 층에 배치되는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 리드 라인들 상에는 상기 제1 및 제2 리드 라인들을 보호하는 패시베이션층 및 평탄화층이 더 구비된 표시장치.
제 1 항에 있어서,
상기 제1 및 제2 리드 라인들은 상기 적어도 하나의 버퍼층에 의해 서로 절연된 표시장치.
제 1 항에 있어서,
상기 제1 리드 라인은 리드부 콘택홀을 통해서 상기 패널 패드들 중 어느 하나의 패널 패드와 접속된 표시장치.
제 1 항에 있어서,
상기 패널 패드들 상에 마련된 보호 전극을 더 구비하는 표시장치.