KR102459732B1 - Manufacturing method of semiconductor device with gate-all-around channel - Google Patents

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KR102459732B1 KR1020210062088A KR20210062088A KR102459732B1 KR 102459732 B1 KR102459732 B1 KR 102459732B1 KR 1020210062088 A KR1020210062088 A KR 1020210062088A KR 20210062088 A KR20210062088 A KR 20210062088A KR 102459732 B1 KR102459732 B1 KR 102459732B1
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Abstract

The present invention relates to a method of manufacturing a semiconductor device having a gate all-around channel. The method includes the steps of: forming a multiple nanosheet structure in which an optional sacrificial layer and a channel layer are alternately stacked on a substrate; forming a source/drain regrowth region by selectively etching the multiple nanosheet structure; removing a portion of the optional sacrificial layer according to a preset channel length; forming a source/drain layer on a region from which the source/drain regrowth region and the optional sacrificial layer are partially removed; and removing the remainder of the optional sacrificial layer.

Description

게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE WITH GATE-ALL-AROUND CHANNEL} Method of manufacturing a semiconductor device having a gate all-around channel

본 발명은 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 다중 나노쉬트 구조의 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device having a gate all-around channel, and more particularly, to a method of manufacturing a semiconductor device having a gate all-around channel having a multi-nanosheet structure.

인공지능, 스마트폰 등과 같은 기술의 발전은 반도체 소자의 정보 처리량 증가로 인해 고 집적화 및 낮은 소비 전력 특성이 요구된다. 반도체 소자의 집적화를 증가시키는 방안으로는 3차원 구조를 이용한 게이트 올 어라운드(gate-all-around, GAA) 채널 트랜지스터가 제안되고 있다.Advances in technologies such as artificial intelligence and smart phones require high integration and low power consumption due to the increase in information processing amount of semiconductor devices. As a method for increasing the integration of semiconductor devices, a gate-all-around (GAA) channel transistor using a three-dimensional structure has been proposed.

게이트 올 어라운드 채널 트랜지스터는 도 1a에 도시된 바와 같이, 고 유전율(high-k)을 갖는 유전체층과 게이트 전극으로 채널층을 감싸는 구조를 갖는다. 이러한 게이트 올 어라운드 채널 트랜지스터는 3차원 구조를 이용하여 소자의 집적화를 증가시키고, 독립적인 채널층을 형성함으로써 누설 전류(leakage current)를 방지한다. 또한, 게이트 누설 전류(gate leakage current)를 감소시키고, 게이트 필드(gate field)의 조절이 유리하며, 동작 전압을 감소시키는 장점이 있다.As shown in FIG. 1A , the gate all-around channel transistor has a structure in which a dielectric layer having a high dielectric constant (high-k) and a gate electrode surround the channel layer. The gate all-around channel transistor uses a three-dimensional structure to increase device integration and prevent leakage current by forming an independent channel layer. In addition, there are advantages of reducing a gate leakage current, controlling a gate field, and reducing an operating voltage.

최근에는 도 1b에 도시된 바와 같이, 게이트 올 어라운드 채널 트랜지스터의 채널층을 다중으로 형성하여 동일한 입력 전압에 대한 전류를 증가시키고, 채널 물질을 Si 대신 In(Ga)As으로 대체하여 낮은 구동 전압에서 구동이 가능하다. In(Ga)As은 도 1c에 도시된 바와 같이, Si 대비 약 10배 이상의 빠른 전자 이동도 특성을 갖는 것을 볼 수 있다.Recently, as shown in FIG. 1B, multiple channel layers of the gate all-around channel transistor are formed to increase the current for the same input voltage, and the channel material is replaced with In(Ga)As instead of Si to achieve a low driving voltage. drive is possible It can be seen that In(Ga)As has about 10 times faster electron mobility than Si as shown in FIG. 1c.

즉, In(Ga)As 채널층을 다중으로 갖는 다중 나노쉬트(multi-nanosheet) 구조의 게이트 올 어라운드 채널 트랜지스터는 높은 전류 밀도 및 낮은 소비 전력 특성을 만족하는 고집적, 고성능 소자로 개발되고 있다. That is, a gate all-around channel transistor having a multi-nanosheet structure having multiple In(Ga)As channel layers is being developed as a high-integration and high-performance device satisfying high current density and low power consumption.

본 발명의 일 실시예는 소스/드레인 층을 횡방향으로 과 성장시켜 채널층을 지지함으로써 채널층의 변형을 방지하고, 소스/드레인 층과 채널층 간의 접촉 저항을 감소시키며, 별도의 마스킹 공정 없이 채널 길이를 용이하게 조절할 수 있는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법을 제공하고자 한다.An embodiment of the present invention prevents deformation of the channel layer by supporting the channel layer by overgrowth of the source/drain layer in the lateral direction, reduces the contact resistance between the source/drain layer and the channel layer, and without a separate masking process An object of the present invention is to provide a method of manufacturing a semiconductor device having a gate all-around channel capable of easily adjusting the channel length.

실시예들 중에서, 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법은 기판 상에 선택적 희생층 및 채널층이 교번적으로 적층된 다중 나노쉬트 구조를 형성하는 단계; 상기 다중 나노쉬트 구조를 선택적으로 식각하여 소스/드레인 재성장 영역을 형성하는 단계; 미리 설정된 채널 길이에 따라 상기 선택적 희생층의 일부를 제거하는 단계; 상기 소스/드레인 재성장 영역 및 상기 선택적 희생층이 일부 제거된 영역 상에 소스/드레인 층을 형성하는 단계; 및 상기 선택적 희생층의 나머지를 제거하는 단계를 포함한다.In embodiments, a method of manufacturing a semiconductor device having a gate all-around channel may include: forming a multi-nanosheet structure in which selective sacrificial layers and channel layers are alternately stacked on a substrate; forming a source/drain regrowth region by selectively etching the multi-nanosheet structure; removing a portion of the selective sacrificial layer according to a preset channel length; forming a source/drain layer on the source/drain regrowth region and the region from which the selective sacrificial layer is partially removed; and removing the remainder of the optional sacrificial layer.

여기에서, 상기 선택적 희생층은 InP를 포함하고, 상기 채널층은 InxGa(1-x)As(0≤x≤1)를 포함한다.Here, the selective sacrificial layer includes InP, and the channel layer includes In x Ga (1-x) As (0≤x≤1).

여기에서, 상기 선택적 희생층은 H3PO4: HCl: CH3COOH =1:1:2의 식각 용액을 이용하여 제거된다.Here, the selective sacrificial layer is removed using an etching solution of H 3 PO 4 : HCl: CH 3 COOH = 1:1:2.

여기에서, 상기 다중 나노쉬트 구조는 상기 선택적 희생층 및 채널층 사이의 계면에 형성된 채널 보호용 희생층을 더 포함한다.Here, the multi-nanosheet structure further includes a sacrificial layer for protecting a channel formed at an interface between the selective sacrificial layer and the channel layer.

여기에서, 상기 채널 보호용 희생층은 InxAl(1-x)As(0≤x≤1)을 포함한다.Here, the sacrificial layer for protecting the channel includes In x Al (1-x) As (0≤x≤1).

여기에서, 상기 채널 보호용 희생층은 H3PO4: HCl: DI water = 1:1:1의 식각 용액을 이용하여 상기 선택적 희생층의 나머지와 동시에 제거된다.Here, the sacrificial layer for protecting the channel is removed simultaneously with the rest of the selective sacrificial layer using an etching solution of H 3 PO 4 : HCl: DI water = 1:1:1.

여기에서, 상기 채널 보호용 희생층은 상기 채널 보호용 희생층은 상기 선택적 희생층의 나머지가 제거된 이후에 H3PO4: HCl: DI water = 1:1:38의 식각 용액을 이용하여 제거된다.Here, the sacrificial layer for channel protection is removed using an etching solution of H 3 PO 4 : HCl: DI water = 1:1:38 after the remainder of the selective sacrificial layer is removed from the sacrificial layer for channel protection.

여기에서, 상기 소스/드레인 층은 InGaAs를 포함한다.Here, the source/drain layer includes InGaAs.

여기에서, 상기 소스/드레인 층을 형성하는 단계 이후에 상기 소스/드레인 층 상에 소스/드레인 전극을 형성하는 단계를 더 포함한다.Here, the method further includes forming source/drain electrodes on the source/drain layer after forming the source/drain layer.

여기에서, 상기 소스/드레인 재성장 영역을 형성하는 단계는 상기 다중 나노쉬트 구조 상에 소스/드레인 재성장 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 마스크로 상기 다중 나노쉬트 구조를 식각하는 단계를 포함한다.Here, the forming of the source/drain regrowth region may include: forming a mask pattern exposing the source/drain regrowth region on the multi-nanosheet structure; and etching the multi-nanosheet structure using the mask pattern as an etch mask.

여기에서, 상기 마스크 패턴은 SiO2 및 Al2O3 중 어느 하나를 포함한다.Here, the mask pattern includes any one of SiO 2 and Al 2 O 3 .

여기에서, 상기 소스/드레인 전극을 형성한 이후에 상기 마스크 패턴을 제거하는 단계를 더 포함한다.Here, the method further includes removing the mask pattern after forming the source/drain electrodes.

여기에서, 상기 선택적 희생층의 나머지를 제거하는 단계 이후에 상기 채널층을 둘러싸는 유전체층을 형성하는 단계; 및 상기 채널층 및 상기 유전체층을 감싸는 게이트 전극을 형성하는 단계를 더 포함한다.Here, after removing the remainder of the selective sacrificial layer, forming a dielectric layer surrounding the channel layer; and forming a gate electrode surrounding the channel layer and the dielectric layer.

여기에서, 상기 유전체층은 Al2O3, HfO 및 이들의 조합 중 적어도 어느 하나를 포함한다.Here, the dielectric layer includes at least one of Al 2 O 3 , HfO, and a combination thereof.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technology may have the following effects. However, this does not mean that a specific embodiment should include all of the following effects or only the following effects, so the scope of the disclosed technology should not be construed as being limited thereby.

본 발명의 일 실시예에 따른 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법은 소스/드레인 층을 횡방향으로 과 성장시켜 채널층을 지지함으로써 채널층의 변형을 방지하고, 소스/드레인 층과 채널층 간의 접촉 저항을 감소시킬 수 있다. The method of manufacturing a semiconductor device having a gate all-around channel according to an embodiment of the present invention prevents deformation of the channel layer by supporting the channel layer by overgrowth the source/drain layer in the lateral direction, and the source/drain layer and the channel It is possible to reduce the contact resistance between the layers.

또한, 본 발명의 일 실시예에 따른 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법은 채널층을 릴리즈(release)할 때 채널 길이를 조절함으로써 별도의 마스킹 공정 없이 채널 길이를 용이하게 조절할 수 있다. In addition, the method of manufacturing a semiconductor device having a gate all-around channel according to an embodiment of the present invention can easily adjust the channel length without a separate masking process by adjusting the channel length when the channel layer is released.

도 1a는 단일 나노쉬트(nanosheet) 채널 구조의 FET를 나타낸 모식도이다.
도 1b는 다중 나노쉬트(multi-nanosheet) 채널 구조의 FET를 나타낸 모식도이다.
도 1c는 Si 및 InGaAs의 전자 이동도를 설명하기 위해 도시한 그래프이다.
도 2는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법을 도시한 도면이다.
도 3은 다중 나노쉬트 채널 구조를 도시한 투과전자현미경 사진이다.
도 4 및 도 5는 도 2에 도시된 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법의 문제점을 설명하기 위해 도시한 도면이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법을 도시한 도면이다.1A is a schematic diagram showing an FET having a single nanosheet channel structure.
1B is a schematic diagram illustrating an FET having a multi-nanosheet channel structure.
1C is a graph illustrating electron mobility of Si and InGaAs.
2 is a diagram illustrating a method of manufacturing a semiconductor device having a gate all-around channel.
3 is a transmission electron micrograph showing a multi-nanosheet channel structure.
4 and 5 are diagrams for explaining a problem in the method of manufacturing the semiconductor device having the gate all-around channel shown in FIG. 2 .
6A to 6H are diagrams illustrating a method of manufacturing a semiconductor device having a gate all-around channel according to an embodiment of the present invention.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Since the description of the present invention is merely an embodiment for structural or functional description, the scope of the present invention should not be construed as being limited by the embodiment described in the text. That is, since the embodiment is capable of various changes and may have various forms, it should be understood that the scope of the present invention includes equivalents capable of realizing the technical idea. In addition, since the object or effect presented in the present invention does not mean that a specific embodiment should include all of them or only such effects, it should not be understood that the scope of the present invention is limited thereby.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. 어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.On the other hand, the meaning of the terms described in the present application should be understood as follows. When a component is referred to as being “connected” to another component, it may be directly connected to the other component, but it should be understood that other components may exist in between. On the other hand, when it is mentioned that a certain element is "directly connected" to another element, it should be understood that the other element does not exist in the middle. On the other hand, other expressions describing the relationship between elements, that is, "between" and "between" or "neighboring to" and "directly adjacent to", etc., should be interpreted similarly.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The singular expression is to be understood to include the plural expression unless the context clearly dictates otherwise, and terms such as "comprises" or "have" refer to the embodied feature, number, step, action, component, part or these It is intended to indicate that a combination exists, and it should be understood that it does not preclude the possibility of the existence or addition of one or more other features or numbers, steps, operations, components, parts, or combinations thereof.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs, unless otherwise defined. Terms defined in the dictionary should be interpreted as being consistent with the meaning of the context of the related art, and cannot be interpreted as having an ideal or excessively formal meaning unless explicitly defined in the present application.

도 2는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법을 도시한 도면이고, 도 3은 다중 나노쉬트 채널 구조를 도시한 투과전자현미경 사진이며, 도 4 및 도 5는 도 2에 도시된 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법의 문제점을 설명하기 위해 도시한 도면이다.FIG. 2 is a view showing a method of manufacturing a semiconductor device having a gate all-around channel, FIG. 3 is a transmission electron micrograph showing a multi-nanosheet channel structure, and FIGS. 4 and 5 are the gate all-around channels shown in FIG. It is a diagram illustrating a problem of a method of manufacturing a semiconductor device having an around channel.

도 2를 참조하면, 먼저 (a)에 도시된 바와 같이, 에피 웨이퍼(10)를 준비한다. 에피 웨이퍼(10)는 MOCVD(metal-organic chemical vapor deposition) 방법을 이용하여 형성할 수 있고, 기판(11), 버퍼층(13), 선택적 희생층(15), 채널 보호용 희생층(17) 및 채널층(19)을 포함할 수 있다. 여기에서, 기판(11)은 InP, 버퍼층(13)은 InAlAs, 선택적 희생층(15)은 InP, 채널 보호용 희생층(17)은 InAlAs, 채널층(19)은 InGaAs를 포함할 수 있다. Referring to FIG. 2 , first, as shown in (a), an epitaxial wafer 10 is prepared. The epitaxial wafer 10 may be formed using a metal-organic chemical vapor deposition (MOCVD) method, and may include a substrate 11 , a buffer layer 13 , a selective sacrificial layer 15 , a sacrificial layer 17 for channel protection, and a channel. layer 19 . Here, the substrate 11 may include InP, the buffer layer 13 may include InAlAs, the selective sacrificial layer 15 may include InP, the channel protection sacrificial layer 17 may include InAlAs, and the channel layer 19 may include InGaAs.

선택적 희생층(15) 및 채널층(19)은 순차적으로 적층되어 단일 나노쉬트의 구조를 형성하고, 원하는 채널층(19)의 개수에 따라 단일 나노쉬트를 다중으로 형성하여 다중 나노쉬트의 구조를 형성할 수 있다.The selective sacrificial layer 15 and the channel layer 19 are sequentially stacked to form a single nanosheet structure, and a single nanosheet is multiplied according to the desired number of channel layers 19 to form a multiple nanosheet structure. can be formed

이때, 채널 보호용 희생층(17)이 선택적 희생층(15) 및 채널층(19) 사이의 계면마다 형성되어 채널층(19)을 보호할 수 있다. 즉, 선택적 희생층(15), 채널 보호용 희생층(17) 및 채널층(19), 채널 보호용 희생층(17), 선택적 희생층(15)과 같은 순서로 적층되어 다중 나노쉬트 구조를 형성할 수 있다. In this case, the channel protection sacrificial layer 17 may be formed at each interface between the selective sacrificial layer 15 and the channel layer 19 to protect the channel layer 19 . That is, the selective sacrificial layer 15, the channel protection sacrificial layer 17 and the channel layer 19, the channel protection sacrificial layer 17, and the selective sacrificial layer 15 are stacked in the same order to form a multi-nanosheet structure. can

그 다음, (b)에 도시된 바와 같이, 에피 웨이퍼(10) 상에 마스크 패턴(20)을 형성한다. 여기에서, 마스크 패턴(20)은 SiO2, Al2O3 등의 절연막으로 형성할 수 있다. 이때, 마스크 패턴(20)은 미리 설정된 채널 길이를 고려하여 소스/드레인 재성장 예정 영역을 노출시키도록 패터닝될 수 있다. 즉, 마스크 패턴(20)에 의해 채널 길이를 조절할 수 있다. Then, as shown in (b), a mask pattern 20 is formed on the epitaxial wafer 10 . Here, the mask pattern 20 may be formed of an insulating film such as SiO 2 , Al 2 O 3 . In this case, the mask pattern 20 may be patterned to expose the source/drain regrowth planned region in consideration of a preset channel length. That is, the channel length can be adjusted by the mask pattern 20 .

그 다음, (c)에 도시된 바와 같이, 마스크 패턴(20)을 식각 마스크로 다중 나노쉬트를 식각하여 소스/드레인 재성장 영역(30)을 형성한다. Then, as shown in (c), the source/drain regrowth region 30 is formed by etching multiple nanosheets using the mask pattern 20 as an etch mask.

그 다음, (d)에 도시된 바와 같이, 소스/드레인 재성장 영역(30) 상에 소스/드레인 층(40)을 성장시킨다. 여기에서, 소스/드레인 층(40)은 n+ 타입의 In(Ga)As를 포함할 수 있다. 그리고, 소스/드레인 층(40) 상에 소스/드레인 전극(50)을 증착한 후, 마스크 패턴(20)을 제거한다. Then, as shown in (d), a source/drain layer 40 is grown on the source/drain regrowth region 30 . Here, the source/drain layer 40 may include n+ type In(Ga)As. Then, after depositing the source/drain electrodes 50 on the source/drain layer 40 , the mask pattern 20 is removed.

그 다음, (e)에 도시된 바와 같이, 습식 식각 공정을 이용하여 선택적 희생층(15)을 제거한다. 여기에서, 습식 식각 공정은 선택적 희생층(15)만 제거하기 위해 선택적 희생층(15)과 채널 보호용 희생층(17) 간의 식각 선택비가 약 85:1을 만족하도록 H3PO4: HCl: CH3COOH =1:1:2의 식각 용액을 이용하여 수행될 수 있다. Then, as shown in (e), the selective sacrificial layer 15 is removed using a wet etching process. Here, in the wet etching process, in order to remove only the selective sacrificial layer 15 , the etch selectivity between the selective sacrificial layer 15 and the channel protective sacrificial layer 17 satisfies about 85:1 H 3 PO 4 : HCl: CH 3 COOH = 1:1:2 etching solution may be used.

그 다음, (f)에 도시된 바와 같이, 채널 보호용 희생층(17)을 선택적으로 제거한다. 여기에서, 채널 보호용 희생층(17)은 H3PO4: HCl: DI water= 1:1:38의 식각 용액을 이용하여 제거될 수 있다. Then, as shown in (f), the sacrificial layer 17 for protecting the channel is selectively removed. Here, the sacrificial layer 17 for protecting the channel may be removed using an etching solution of H 3 PO 4 : HCl: DI water = 1:1:38.

그 다음, (g)에 도시된 바와 같이, 채널층(19)을 둘러싸는 유전체층(60)을 형성한다. 여기에서, 유전체층(60)은 고 유전율을 갖는 물질, 예를 들어 Al2O3, HfO 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. Then, as shown in (g), a dielectric layer 60 surrounding the channel layer 19 is formed. Here, the dielectric layer 60 may include at least one of a material having a high dielectric constant, for example, Al 2 O 3 , HfO, and a combination thereof.

그 다음, (h)에 도시된 바와 같이, 채널층(19) 및 유전체층(60)을 감싸는 게이트 전극(70)을 형성하여 게이트 올 어라운드 채널 트랜지스터를 완성할 수 있다. 여기에서, 게이트 전극(70)은 TiN을 포함할 수 있다. 즉, 게이트 올 어라운드 채널 트랜지스터는 도 3에 도시된 바와 같이, 다중의 채널층(19)을 갖는 다중 나노쉬트 구조로 형성될 수 있다.Next, as shown in (h), the gate electrode 70 surrounding the channel layer 19 and the dielectric layer 60 may be formed to complete the gate all-around channel transistor. Here, the gate electrode 70 may include TiN. That is, as shown in FIG. 3 , the gate all-around channel transistor may have a multi-nanosheet structure having multiple channel layers 19 .

그런데, 상기와 같은 제조 방법으로 다중 나노쉬트 구조를 형성할 경우 도 4에 도시된 바와 같이, 채널층(19)을 릴리즈(release)하기 위해 선택적 희생층(15)을 제거하는 공정에서 식각 용액의 표면 장력에 의해 채널층(19)이 서로 접하거나(A), 선택적 희생층(15)이 제거된 이후 채널층(19)이 중력에 의해 쳐지는(B) 등과 같이 외부 요인에 의해 채널층(19)이 변형되는 현상이 발생할 수 있다.However, when the multi-nanosheet structure is formed by the manufacturing method as described above, as shown in FIG. 4 , in the process of removing the selective sacrificial layer 15 in order to release the channel layer 19 , the etching solution The channel layer 19 is in contact with each other due to surface tension (A), or the channel layer 19 is sagged by gravity after the selective sacrificial layer 15 is removed (B) due to external factors such as 19) may be deformed.

또한, 도 5에 도시된 바와 같이, 채널 길이(Lc)를 마스크 패턴(20)으로 조절하기 때문에 채널 길이의 단축 방향 길이(Lc,1) 및 장축 방향 길이(Lc, 2) 각각에 대한 개별적인 마스킹(masking) 공정이 필요하다. 그리고, 채널층(19)의 양측 단면이 소스/드레인 층(40)에 접하는 구조이므로 채널층(19)의 두께에 의해 채널층(19)과 소스/드레인 층(40) 간의 접촉 저항이 결정된다. 즉, 채널층(19)의 두께가 얇아질수록 접촉 저항이 증가할 수 있다. In addition, as shown in FIG. 5 , since the channel length Lc is adjusted with the mask pattern 20, the length of the channel length in the short axis direction (L c,1 ) and the major axis direction length (L c, 2 ) for each A separate masking process is required. And, since both end surfaces of the channel layer 19 are in contact with the source/drain layer 40 , the contact resistance between the channel layer 19 and the source/drain layer 40 is determined by the thickness of the channel layer 19 . . That is, as the thickness of the channel layer 19 decreases, the contact resistance may increase.

도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법을 도시한 도면이다.6A to 6H are diagrams illustrating a method of manufacturing a semiconductor device having a gate all-around channel according to an embodiment of the present invention.

도 6a를 참조하면, 먼저 에피 웨이퍼(100)를 준비한다. 여기에서, 에피 웨이퍼(100)는 기판(110), 버퍼층(120), 선택적 희생층(130), 채널 보호용 희생층(140) 및 채널층(150)을 포함할 수 있다. 여기에서, 기판(110)은 반도체 소자를 제공하기 위한 무기 기판 또는 유기 기판을 포함하며, 경질 또는 유연 기판이 사용될 수 있다.Referring to FIG. 6A , an epitaxial wafer 100 is first prepared. Here, the epitaxial wafer 100 may include a substrate 110 , a buffer layer 120 , a selective sacrificial layer 130 , a channel protection sacrificial layer 140 , and a channel layer 150 . Here, the substrate 110 includes an inorganic substrate or an organic substrate for providing a semiconductor device, and a rigid or flexible substrate may be used.

예를 들어, 기판(110)은 Si, GaN, GaAs, SiC, AlN, BN, GaN, InP 등이 사용될 수 있으며, 절연기판으로 사파이어, 유리 및 Quartz 등이 사용될 수 있다. 본 발명의 일 실시예에서는 기판(110)이 InP(100) 기판인 경우를 예를 들어 설명한다. 그리고, 버퍼층(120)은 기판(110) 상에 형성되고, InAlAs을 포함할 수 있다. For example, Si, GaN, GaAs, SiC, AlN, BN, GaN, InP, etc. may be used for the substrate 110 , and sapphire, glass, and quartz may be used as the insulating substrate. In an embodiment of the present invention, a case in which the substrate 110 is an InP (100) substrate will be described as an example. In addition, the buffer layer 120 is formed on the substrate 110 and may include InAlAs.

선택적 희생층(130)은 버퍼층(120) 상에 형성되고, InP으로 형성될 수 있다. 채널 보호용 희생층(140)은 선택적 희생층(130) 상에 형성되고, 채널 보호용 희생층(140)은 채널층(150)의 에피 성장을 유도하면서, 선택적 희생층(130)과 채널층(150)을 이루는 구성 물질 간의 인터믹싱(intermixing) 현상을 억제시키는 물질로 형성될 수 있다. 또한, 채널 보호용 희생층(140)은 채널층(150)과 격자 정합이 이루는 물질을 사용할 수 있다. 예를 들어, 채널 보호용 희생층(140)은 InxAl(1-x)As(0≤x≤1)을 포함할 수 있다.The selective sacrificial layer 130 is formed on the buffer layer 120 and may be made of InP. The channel protection sacrificial layer 140 is formed on the selective sacrificial layer 130 , and the channel protection sacrificial layer 140 induces the epitaxial growth of the channel layer 150 , while the selective sacrificial layer 130 and the channel layer 150 . ) may be formed of a material that suppresses an intermixing phenomenon between constituent materials constituting it. In addition, the sacrificial layer 140 for protecting the channel may use a material that is lattice-matched to the channel layer 150 . For example, the sacrificial layer 140 for protecting the channel may include In x Al (1-x) As (0≤x≤1).

채널 보호용 희생층(140)은 선택적 희생층(130)의 제거 공정 시 채널층(150)이 공기 중에 노출되어 자연 산화막이 생성되는 현상을 방지하여 자연 산화막의 제거 공정이 필요 없고, 자연 산화막의 제거 공정에 의해 채널층(150)의 두께 손실이 발생하는 현상을 방지할 수 있다. The channel protection sacrificial layer 140 prevents the formation of a natural oxide film by exposing the channel layer 150 to the air during the selective sacrificial layer 130 removal process, thereby eliminating the need for a natural oxide film removal process and removing the natural oxide film. A phenomenon in which a thickness loss of the channel layer 150 occurs due to the process may be prevented.

채널층(150)은 채널 보호용 희생층(140) 상에 형성되고, InxGa(1-x)As(0≤x≤1)을 포함할 수 있다. 본 발명의 일 실시예는 선택적 희생층(130) 및 채널층(150)은 순차적으로 적층되어 단일 나노쉬트의 구조를 형성하고, 원하는 채널층(150)의 개수에 따라 단일 나노쉬트를 다중으로 형성하여 다중 나노쉬트의 구조로 형성할 수 있다. 즉, 다중 나노쉬트는 선택적 희생층(130) 및 채널층(150)이 교번적으로 적층된 구조를 갖는다. 여기에서, 본 발명의 일 실시예에 따른 다중 나노쉬트 구조는 선택적 희생층(130)과 채널층(150) 사이의 계면마다 형성된 채널 보호용 희생층(140)을 더 포함할 수 있다.The channel layer 150 is formed on the sacrificial layer 140 for protecting the channel, and may include In x Ga (1-x) As (0≤x≤1). According to an embodiment of the present invention, the selective sacrificial layer 130 and the channel layer 150 are sequentially stacked to form a single nanosheet structure, and a single nanosheet is formed multiple according to the desired number of channel layers 150 . Thus, it can be formed into a structure of multiple nanosheets. That is, the multi-nanosheet has a structure in which the selective sacrificial layer 130 and the channel layer 150 are alternately stacked. Here, the multi-nanosheet structure according to an embodiment of the present invention may further include a channel protection sacrificial layer 140 formed at each interface between the selective sacrificial layer 130 and the channel layer 150 .

즉, 다중 나노쉬트 구조는 선택적 희생층(130), 채널 보호용 희생층(140), 채널층(150), 채널 보호용 희생층(140), 선택적 희생층(130)과 같은 순서로 형성될 수 있다. 본 발명의 일 실시예는 채널층(150)을 3중으로 형성하는 경우를 예를 들어 설명하였으나, 본 발명의 일 실시예는 이에 한정되지 않고, 채널층(150)을 원하는 개수로 다중으로 형성할 수 있다. 여기에서, 선택적 희생층(130), 채널 보호용 희생층(140) 및 채널층(150)은 연속된 공정으로 MOCVD 방법에 의해 형성될 수 있다.That is, the multi-nanosheet structure may be formed in the same order as the selective sacrificial layer 130 , the channel protection sacrificial layer 140 , the channel layer 150 , the channel protection sacrificial layer 140 , and the selective sacrificial layer 130 . . An embodiment of the present invention has been described as an example in which the channel layer 150 is formed in triple, but the embodiment of the present invention is not limited thereto. can Here, the selective sacrificial layer 130 , the channel protection sacrificial layer 140 , and the channel layer 150 may be formed by a MOCVD method in a continuous process.

도 6b를 참조하면, 에피 웨이퍼(100) 상에 소스/드레인 재성장 예정 영역을 노출시키는 마스크 패턴(200)을 형성한다. 여기에서, 마스크 패턴(200)은 SiO2, Al2O3 등의 절연막을 포함한다. 그 다음, 마스크 패턴(200)을 식각 마스크로 다중 나노쉬트를 식각하여 소스/드레인 재성장 영역(300)을 형성한다. Referring to FIG. 6B , a mask pattern 200 exposing the source/drain re-growth region is formed on the epitaxial wafer 100 . Here, the mask pattern 200 includes an insulating layer such as SiO 2 , Al 2 O 3 . Then, the source/drain regrowth region 300 is formed by etching multiple nanosheets using the mask pattern 200 as an etch mask.

도 6c를 참조하면, 미리 설정된 채널 길이(Lc)에 대응하는 선택적 희생층(130)만 남도록 선택적 희생층(130)의 일부를 제거한다. 즉, 본 발명의 일 실시예는 선택적 희생층(130)의 제거 공정에 의해 채널 길이를 조절할 수 있다. 여기에서, 선택적 희생층(130)은 습식 식각 공정으로 제거될 수 있다. Referring to FIG. 6C , a portion of the selective sacrificial layer 130 is removed so that only the selective sacrificial layer 130 corresponding to the preset channel length Lc remains. That is, according to an embodiment of the present invention, the channel length may be adjusted by the process of removing the selective sacrificial layer 130 . Here, the selective sacrificial layer 130 may be removed by a wet etching process.

이때, 미리 설정된 채널 길이에 해당하는 선택적 희생층(130)만 남도록 습식 식각 공정의 공정 조건을 제어하여 제거할 수 있다. 예를 들어, 습식 식각 공정의 공정 시간을 조절하여 선택적 희생층(130)의 식각 깊이를 제어할 수 있다. 여기에서, 습식 식각 공정은 선택적 희생층(130)만 제거하기 위해 선택적 희생층(130)과 채널 보호용 희생층(140) 간의 식각 선택비가 약 85:1을 만족하도록 H3PO4: HCl: CH3COOH =1:1:2의 식각 용액을 이용하여 수행될 수 있다. In this case, the process conditions of the wet etching process may be controlled so that only the selective sacrificial layer 130 corresponding to the preset channel length remains. For example, the etching depth of the selective sacrificial layer 130 may be controlled by adjusting the process time of the wet etching process. Here, in the wet etching process, in order to remove only the selective sacrificial layer 130 , the etch selectivity between the selective sacrificial layer 130 and the channel protection sacrificial layer 140 satisfies about 85:1 H 3 PO 4 : HCl: CH 3 COOH = 1:1:2 etching solution may be used.

도 6d를 참조하면, 소스/드레인 재성장 영역(300) 상에 소스/드레인 층(400)을 성장시킨다. 여기에서, 소스/드레인 층(400)은 n+ 타입의 In(Ga)As로 형성할 수 있다. 이때, 소스/드레인 층(400)은 선택적 희생층(130)이 일부 제거된 영역 상에 횡방향 에피 성장(LEO; Lateral Epitaxial Overgrowth) 한다. Referring to FIG. 6D , a source/drain layer 400 is grown on the source/drain regrowth region 300 . Here, the source/drain layer 400 may be formed of n+ type In(Ga)As. In this case, the source/drain layer 400 is lateral epitaxial overgrowth (LEO) on the region where the selective sacrificial layer 130 is partially removed.

즉, 본 발명의 일 실시예에 따른 소스/드레인 층(400)은 채널층(150)의 양측 단부로부터 횡방향으로 과 성장하여 채널층(150)과 접촉 면적이 증가하고, 채널층(150)을 지지하는 지지대 역할을 수행할 수 있다. 이로 인해, 채널층(150)과 소스/드레인 층(400) 간의 접촉 저항이 감소되고, 선택적 희생층(130) 및 채널 보호용 희생층(140)이 제거될 때 채널층(150)이 변형되는 현상을 방지할 수 있다. That is, the source/drain layer 400 according to an embodiment of the present invention overgrowth from both ends of the channel layer 150 in the lateral direction to increase the contact area with the channel layer 150 , and the channel layer 150 . It can serve as a support to support the Due to this, the contact resistance between the channel layer 150 and the source/drain layer 400 is reduced, and the channel layer 150 is deformed when the selective sacrificial layer 130 and the channel protection sacrificial layer 140 are removed. can prevent

도 6e를 참조하면, 소스/드레인 층(400) 상에 소스/드레인 전극(500)을 형성한다. 그 다음, 마스크 패턴(200)을 제거한다. Referring to FIG. 6E , the source/drain electrode 500 is formed on the source/drain layer 400 . Then, the mask pattern 200 is removed.

도 6f를 참조하면, 선택적 희생층(130) 및 채널 보호용 희생층(140)을 제거한다. 여기에서, 선택적 희생층(130) 및 채널 보호용 희생층(140)은 습식 식각 공정으로 순차적으로 제거되거나, 동시에 제거될 수 있다. 예를 들어, 선택적 희생층(130)을 먼저 제거하고, 채널 보호용 희생층(140)을 제거할 수 있다. 이 경우 선택적 희생층(130)은 H3PO4: HCl: CH3COOH =1:1:2의 식각 용액을 이용하여 제거할 수 있고, 채널 보호용 희생층(140)은 H3PO4: HCl: DI water = 1:1:38의 식각 용액을 이용하여 제거할 수 있다.Referring to FIG. 6F , the selective sacrificial layer 130 and the channel protecting sacrificial layer 140 are removed. Here, the selective sacrificial layer 130 and the channel protection sacrificial layer 140 may be sequentially removed by a wet etching process or may be simultaneously removed. For example, the selective sacrificial layer 130 may be removed first, and then the sacrificial layer 140 for channel protection may be removed. In this case, the selective sacrificial layer 130 may be removed using an etching solution of H 3 PO 4 : HCl: CH 3 COOH = 1:1:2, and the sacrificial layer 140 for channel protection is H 3 PO 4 : HCl. : It can be removed using an etching solution of DI water = 1:1:38.

또한, 선택적 희생층(130) 및 채널 보호용 희생층(140)을 동시에 제거할 경우 H3PO4: HCl: DI water = 1:1:1의 식각 용액을 이용하여 제거할 수 있다. 이때, 채널층(150)은 소스/드레인 층(400)에 의해 지지되고 있으므로, 식각 용액이나 중력에 의해 변형되는 현상을 방지할 수 있다.In addition, when the selective sacrificial layer 130 and the channel protection sacrificial layer 140 are simultaneously removed, it may be removed using an etching solution of H 3 PO 4 : HCl: DI water = 1:1:1. In this case, since the channel layer 150 is supported by the source/drain layer 400 , it is possible to prevent deformation by the etching solution or gravity.

도 6g를 참조하면, 채널층(150)을 둘러싸는 유전체층(600)을 형성한다. 여기에서, 유전체층(600)은 고 유전율을 갖는 물질, 예를 들어 Al2O3, HfO 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. Referring to FIG. 6G , a dielectric layer 600 surrounding the channel layer 150 is formed. Here, the dielectric layer 600 may include a material having a high dielectric constant, for example, at least one of Al 2 O 3 , HfO, and a combination thereof.

도 6h를 참조하면, 채널층(150) 및 유전체층(600)을 감싸는 게이트 전극(700)을 형성하여 게이트 올 어라운드 채널 트랜지스터를 완성할 수 있다. 여기에서, 게이트 전극(700)은 TiN을 포함할 수 있다.Referring to FIG. 6H , the gate electrode 700 surrounding the channel layer 150 and the dielectric layer 600 may be formed to complete the gate all-around channel transistor. Here, the gate electrode 700 may include TiN.

여기에서, 본 발명의 일 실시예는 FET 구조를 예를 들어 설명하였으나, 본 발명의 일 실시예는 이에 한정되지 않고, 다중 채널층(150)을 갖는 다양한 반도체 소자에 적용될 수 있다. 예를 들어, Fin FET, Tunnel FET, Nanowire FET, NCFET, HEMT 등에 적용될 수 있다.Here, the exemplary embodiment of the present invention has been described with the FET structure as an example, but the exemplary embodiment of the present invention is not limited thereto, and may be applied to various semiconductor devices having the multi-channel layer 150 . For example, it can be applied to Fin FET, Tunnel FET, Nanowire FET, NCFET, HEMT, and the like.

상술한 바와 같이, 본 발명의 일 실시예에 따른 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법은 다중의 채널층(150)을 포함하는 다중 나노쉬트 구조에서 선택적 희생층(130)을 이용하여 채널 길이를 조절하므로 채널 길이를 조절하기 위해 마스크 패턴(200)을 개별적으로 패터닝하는 마스킹 공정이 불필요하다.As described above, in the method of manufacturing a semiconductor device having a gate all-around channel according to an embodiment of the present invention, a channel using a selective sacrificial layer 130 in a multi-nanosheet structure including a plurality of channel layers 150 is used. Since the length is adjusted, a masking process of individually patterning the mask pattern 200 to adjust the channel length is unnecessary.

또한, 소스/드레인 층(400)을 선택적 희생층(130)이 일부 제거된 영역 상에 과 성장시켜 채널층(150)의 양측 단부로부터 내측 방향으로 연장되도록 형성함으로써 채널층(150)과 접촉 면적을 증가시키고, 인접한 채널층(150) 사이를 지지한다.In addition, the source/drain layer 400 is overgrown on the region where the selective sacrificial layer 130 is partially removed to form a contact area with the channel layer 150 to extend inwardly from both ends of the channel layer 150 . to increase and support between adjacent channel layers 150 .

이로 인해, 소스/드레인 층(400)과 채널층(150) 간의 접촉 저항을 감소시키고, 채널층(150)을 릴리즈(release)하기 위해 선택적 희생층(130) 및 채널 보호용 희생층(140)을 제거하는 공정에서 식각 용액의 표면 장력에 의해 채널층(150)이 서로 붙거나, 중력에 의해 채널층(150)이 쳐지는 현상을 방지할 수 있다.For this reason, the selective sacrificial layer 130 and the channel protection sacrificial layer 140 are formed to reduce the contact resistance between the source/drain layer 400 and the channel layer 150 and release the channel layer 150 . In the removal process, it is possible to prevent the channel layer 150 from sticking to each other due to the surface tension of the etching solution or from sagging the channel layer 150 due to gravity.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention within the scope without departing from the spirit and scope of the present invention as set forth in the claims below. You will understand that it can be done.

100: 에피 웨이퍼
200: 마스크 패턴
300: 소스/드레인 재성장 영역
400: 소스/드레인 층
500: 소스/드레인 전극
600: 유전체층
700: 게이트 전극100: epi wafer
200: mask pattern
300: source/drain regrowth region
400: source/drain layer
500: source / drain electrode
600: dielectric layer
700: gate electrode

Claims (14)

기판 상에 선택적 희생층 및 채널층이 교번적으로 적층된 다중 나노쉬트 구조를 형성하는 단계;
상기 다중 나노쉬트 구조를 선택적으로 식각하여 소스/드레인 재성장 영역을 형성하는 단계;
미리 설정된 채널 길이에 따라 상기 선택적 희생층의 일부를 제거하는 단계;
상기 소스/드레인 재성장 영역 및 상기 선택적 희생층이 일부 제거된 영역 상에 소스/드레인 층을 형성하는 단계; 및
상기 선택적 희생층의 나머지를 제거하는 단계를 포함하며,
상기 다중 나노쉬트 구조는,
상기 선택적 희생층 및 채널층 사이의 계면에 형성된 채널 보호용 희생층을 더 포함하고,
상기 채널 보호용 희생층은 InxAl(1-x)As(0≤x≤1)을 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.forming a multi-nanosheet structure in which selective sacrificial layers and channel layers are alternately stacked on a substrate;
forming a source/drain regrowth region by selectively etching the multi-nanosheet structure;
removing a portion of the selective sacrificial layer according to a preset channel length;
forming a source/drain layer on the source/drain regrowth region and the region from which the selective sacrificial layer is partially removed; and
removing the remainder of the optional sacrificial layer;
The multi-nanosheet structure is
Further comprising a sacrificial layer for channel protection formed at the interface between the selective sacrificial layer and the channel layer,
The method of manufacturing a semiconductor device having a gate all-around channel, wherein the sacrificial layer for protecting the channel includes In x Al (1-x) As (0≤x≤1). 제1항에 있어서,
상기 선택적 희생층은 InP를 포함하고,
상기 채널층은 InxGa(1-x)As(0≤x≤1)를 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.According to claim 1,
The optional sacrificial layer includes InP,
The channel layer is a method of manufacturing a semiconductor device having a gate all-around channel including In x Ga (1-x) As (0≤x≤1). 제1항에 있어서,
상기 선택적 희생층은
H3PO4: HCl: CH3COOH =1:1:2의 식각 용액을 이용하여 제거되는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.According to claim 1,
The optional sacrificial layer is
A method of manufacturing a semiconductor device having a gate all-around channel that is removed using an etching solution of H 3 PO 4 : HCl: CH 3 COOH =1:1:2. 삭제delete 삭제delete 제1항에 있어서,
상기 채널 보호용 희생층은 H3PO4: HCl: DI water = 1:1:1의 식각 용액을 이용하여 상기 선택적 희생층의 나머지와 동시에 제거되는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.According to claim 1,
The method of manufacturing a semiconductor device having a gate all-around channel in which the channel protection sacrificial layer is simultaneously removed with the remainder of the selective sacrificial layer using an etching solution of H 3 PO 4 : HCl: DI water = 1:1:1. 제6항에 있어서,
상기 채널 보호용 희생층은 상기 선택적 희생층의 나머지가 제거된 이후에 H3PO4: HCl: DI water = 1:1:38의 식각 용액을 이용하여 제거되는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.7. The method of claim 6,
The sacrificial layer for protecting the channel is removed using an etching solution of H 3 PO 4 : HCl: DI water = 1:1:38 after the remainder of the selective sacrificial layer is removed. Fabrication of a semiconductor device having a gate all-around channel Way. 제1항에 있어서,
상기 소스/드레인 층은 InGaAs를 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.According to claim 1,
The method of manufacturing a semiconductor device having a gate all-around channel in which the source/drain layer includes InGaAs. 제1항에 있어서,
상기 소스/드레인 층을 형성하는 단계 이후에 상기 소스/드레인 층 상에 소스/드레인 전극을 형성하는 단계를 더 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.According to claim 1,
The method of manufacturing a semiconductor device having a gate all-around channel further comprising the step of forming a source/drain electrode on the source/drain layer after the step of forming the source/drain layer. 제9항에 있어서,
상기 소스/드레인 재성장 영역을 형성하는 단계는
상기 다중 나노쉬트 구조 상에 소스/드레인 재성장 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴을 식각 마스크로 상기 다중 나노쉬트 구조를 식각하는 단계를 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.10. The method of claim 9,
The step of forming the source/drain regrowth region includes:
forming a mask pattern exposing the source/drain re-growth region on the multi-nanosheet structure; and
and etching the multi-nanosheet structure using the mask pattern as an etch mask. 제10항에 있어서,
상기 마스크 패턴은 SiO2 및 Al2O3 중 어느 하나를 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.11. The method of claim 10,
The mask pattern is a method of manufacturing a semiconductor device having a gate all-around channel including any one of SiO 2 and Al 2 O 3 . 제10항에 있어서,
상기 소스/드레인 전극을 형성한 이후에 상기 마스크 패턴을 제거하는 단계를 더 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.11. The method of claim 10,
and removing the mask pattern after forming the source/drain electrodes. 제1항에 있어서,
상기 선택적 희생층의 나머지를 제거하는 단계 이후에
상기 채널층을 둘러싸는 유전체층을 형성하는 단계; 및
상기 채널층 및 상기 유전체층을 감싸는 게이트 전극을 형성하는 단계를 더 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.According to claim 1,
After removing the remainder of the optional sacrificial layer
forming a dielectric layer surrounding the channel layer; and
The method of manufacturing a semiconductor device having a gate all-around channel further comprising the step of forming a gate electrode surrounding the channel layer and the dielectric layer. 제13항에 있어서,
상기 유전체층은
Al2O3, HfO 및 이들의 조합 중 적어도 어느 하나를 포함하는 게이트 올 어라운드 채널을 갖는 반도체 소자의 제조 방법.14. The method of claim 13,
The dielectric layer is
A method of manufacturing a semiconductor device having a gate all-around channel including at least one of Al 2 O 3 , HfO, and a combination thereof.
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