KR102459561B1 - 집적 회로 디바이스 및 방법 - Google Patents

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Abstract

집적 회로(IC) 디바이스는 기판, 제 1 활성 영역, 제 1 및 제 2 도전성 패턴, 및 제 1 관통 비아 구조물을 포함한다. 기판은 대향되는 제 1 및 제 2 측들을 갖는다. 제 1 활성 영역은 기판의 제 1 측 위에 있다. 제 1 도전성 패턴은 제 1 활성 영역 위에 있고 이에 전기적으로 커플링된다. 제 1 관통 비아 구조물은 제 2 측으로부터 기판을 관통하여 제 1 활성 영역과 전기적으로 접촉하는 제 1 측으로 연장된다. 제 2 도전성 패턴은 기판의 제 2 측 아래에 있고, 제 1 관통 비아 구조물에 전기적으로 커플링된다.

Description

집적 회로 디바이스 및 방법 {INTEGRATED CIRCUIT DEVICE AND METHOD}
본 출원은 2020년 5월 15일 출원된 미국 가출원 번호 제63/025,519호에 대한 우선권을 주장하며, 이 미국 가출원은 그 전체가 본원에 참고로 포함된다.
집적 회로(IC) 디바이스는 IC 레이아웃 다이어그램으로 표현되는 다수의 반도체 디바이스들을 포함한다. IC 레이아웃 다이어그램은 계층적이며, 반도체 디바이스 설계 사양에 따라 하이 레벨 기능들(higher-level functions)을 수행하는 모듈들을 포함한다. 모듈들은 종종 셀들의 조합으로 구성되며, 각각의 셀은 특정 기능을 수행하도록 구성된 하나 이상의 반도체 구조물을 나타낸다. 미리 설계된 레이아웃 다이어그램들을 갖는 셀들은 때로는 표준 셀들이라고도 알려지고 있으며, 표준 셀 라이브러리들(이하, 단순성을 위해 "라이브러리들" 또는 "셀 라이브러리들")에 저장되며, 전자 설계 자동화(electronic design automation)(EDA) 툴들과 같은 다양한 툴들에 의해 액세스될 수 있어, IC들에 대한 설계물들을 생성, 최적화 및 검증할 수 있다.
본 개시 내용의 양태들은 첨부된 도면들과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 일부 실시예에 따른 IC 디바이스의 개략적인 단면도이고, 도 1b는 IC 디바이스의 개략적인 평면도이다.
도 2a는 일부 실시예에 따른 IC 디바이스의 개략적인 단면도이고, 도 2b는 IC 디바이스의 개략적인 평면도이고, 도 2c는 IC 디바이스의 개략적인 회로 다이어그램이다.
도 3a는 일부 실시예에 따른 IC 디바이스의 개략적인 단면도이고, 도 3b는 IC 디바이스의 개략적인 평면도이고, 도 3c는 IC 디바이스의 개략적인 회로 다이어그램이다.
도 4a는 일부 실시예에 따른 IC 디바이스의 개략적인 단면도이고, 도 4b는 IC 디바이스의 개략적인 평면도이며, 도 4c는 IC 디바이스의 개략적인 회로 다이어그램이다.
도 5a는 일부 실시예에 따른 IC 디바이스의 개략적인 단면도이고, 도 5b는 IC 디바이스의 개략적인 평면도이며, 도 5c는 IC 디바이스의 개략적인 회로 다이어그램이다.
도 6a 내지 도 6d는 일부 실시예에 따른 다양한 저항기들의 개략적인 회로 다이어그램들이다.
도 7a는 예시적인 회로의 개략적인 회로 다이어그램이고, 도 7b는 일부 실시예에 따라 그 회로에 포함될 저항기의 개략적인 회로 다이어그램이다.
도 7c 및 도 7d는 일부 실시예에 따른 저항기들이 포함될 예시적인 회로들의 개략적인 회로 다이어그램들이다.
도 8a는 일부 실시예에 따른 IC 디바이스의 개략적인 IC 레이아웃 다이어그램이고, 도 8b는 그 IC 디바이스의 일부의 개략적인 회로 다이어그램이다.
도 9a는 일부 실시예에 따른 IC 디바이스의 개략적인 IC 레이아웃 다이어그램이고, 도 9b는 그 IC 디바이스의 일부의 개략적인 회로 다이어그램이다.
도 10은 일부 실시예에 따른 방법의 플로우차트이다.
도 11은 일부 실시예에 따른 방법의 플로우차트이다.
도 12는 일부 실시예에 따른 EDA 시스템의 블럭 다이어그램이다.
도 13은 일부 실시예에 따른 IC 제조 시스템 및 이와 연관된 IC 제조 흐름의 블럭 다이어그램이다.
이하의 개시 내용은 제공된 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들, 재료들, 값들, 단계들, 동작들, 또는 배열체들 등이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열체들 등이 고려된다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
저항기들은, 예를 들어, 아날로그 애플리케이션 또는 동작 모드의 IC 디바이스들 내에 포함된다. 일부 실시예에서, IC 디바이스는 기판의 제 1 측 위의 활성 영역에 의해 적어도 부분적으로 구성된 저항기 구조물을 포함한다. 관통 비아 구조물(through via structure)은 기판의 반대편의 제 2 측으로부터 기판을 관통하여, 활성 영역과의 전기적 컨택 내로 연장된다. 기판의 제 1 측 위의 제 1 금속 층은 활성 영역에 전기적으로 커플링된다. 기판의 제 2 측 아래의 제 2 금속 층은 관통 비아 구조물에 전기적으로 커플링된다. 제 1 금속 층 및 제 2 금속 층은 저항기 구조물을 IC 디바이스의 다른 회로 요소들 또는 외부 회로부와 전기적으로 커플링한다. 적어도 하나의 실시예에서, 제조 공정에서 추가 마스크를 필요로 하지 않으면서 IC 디바이스 내의 하나 이상의 저항기를 포함하는 것이 가능하다. 대조적으로, 저항기가 고밀도 금속-인터(또는 절연체)-금속(metal-inter (or insulator)-metal)(MIM) 구조물의 형태로 IC 디바이스 내에 포함되는 다른 접근법들에서는 추가 마스크가 필요하다. 결과적으로, 일부 실시예에서, 제조 시간, 비용, 또는 복잡성이 다른 접근법에 비해 감소된다.
도 1a는 일부 실시예에 따른 IC 디바이스(100)의 개략적인 단면도이고, 도 1b는 IC 디바이스(100)의 개략적인 평면도이다. 보다 구체적으로, 도 1a는 도 1b의 라인 A-A’에 따라 절단한 단면도이다.
도 1a에 도시된 바와 같이, IC 디바이스(100)는 서로 대향하는 제 1 측(111) 및 제 2 측(112)을 갖는 기판(110)을 포함한다. 적어도 하나의 실시예에서, 제 1 측(111)은 "상부측" 또는 "전면측" 또는 "디바이스측"으로 지칭되는 반면, 제 2 측(112)은 "하부측" 또는 "후면측"으로 지칭된다. 일부 실시예에서, 기판(110)은 본원에서 기술되는 반도체 기판이다. 일부 실시예에서, N 타입 및 P 타입 도펀트들은 각각 N 웰들 및 P 웰들을 형성하기 위해 기판에 첨가된다. 일부 실시예에서, 격리 구조물들은 인접한 P 웰들과 N 웰들 사이에 형성된다. 단순화를 위해, N 웰들, P 웰들, 및 격리 구조물들과 같은 여러 피처들은 도 1a에서 생략되었다.
IC 디바이스(100)는 기판(110)의 제 1 측(111) 위의 적어도 하나의 활성 영역을 더 포함한다. 활성 영역들은 때때로 산화물 정의(oxide-definition)(OD) 영역들 또는 소스/드레인 영역들이라고 지칭하며, 도면에서 라벨 "S/D"로 개략적으로 도시된다. 도 1a의 예시적인 구성에서, 활성 영역들(122, 124, 126)은 기판(110)의 제 1 측(111) 위에 있다. 활성 영역들(122, 124, 126)은 도 1a 및 도 1b에 표시된 바와 같이 제 1 방향 또는 X 방향을 따라 배열된다. 활성 영역들(122, 124, 126)은 하나 이상의 회로 요소 또는 디바이스를 형성하기 위한 P 타입 도펀트 및/또는 N 타입 도펀트를 포함한다. 회로 요소의 예들은 트랜지스터 및 다이오드를 포함하지만 이에 제한되지는 않는다. 트랜지스터의 예들은 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistors)(MOSFET), 상보성 금속 산화물 반도체(complementary metal oxide semiconductor)(CMOS) 트랜지스터, P 채널 금속 산화물 반도체(P-channel metal-oxide semiconductors)(PMOS), N 채널 금속 산화물 반도체(N-channel metal-oxide semiconductors)(NMOS), 바이폴라 접합 트랜지스터(bipolar junction transistors)(BJT), 고전압 트랜지스터, 고주파수 트랜지스터, P 채널 및/또는 N 채널 전계 효과 트랜지스터(PFETs/NFETs 등), FinFETs, 및 소스/드레인이 융기된 평면 MOS 트랜지스터, 나노시트 FETs, 나노와이어 FETs 등을 포함하지만 이에 제한되지는 않는다. 하나 이상의 PMOS 디바이스를 형성하도록 구성된 활성 영역은 때때로 "PMOS 활성 영역"이라고 지칭되며, 하나 이상의 NMOS 디바이스를 형성하도록 구성된 활성 영역은 때때로 "NMOS 활성 영역"이라고 지칭된다. 도 1a와 관련하여 기술되는 예시적인 구성에서, 활성 영역들(122, 124, 126)은 NMOS 활성 영역들을 포함한다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다.
IC 디바이스(100)의 활성 영역들 중 적어도 하나는 저항기 구조물로서 구성된다. 예를 들어, 활성 영역(124)은 도 1a에 개략적으로 도시된 바와 같이 대향하는 상부 및 하부 단부들(125, 127)을 갖는 저항기 구조물(R)로서 구성된다. 저항기 구조물(R)의 상부 단부(125)는 활성 영역(124)의 제 1 표면(또는 상부 표면)(128)에 대응한다. 저항기 구조물(R)의 하부 단부(127)는 활성 영역(124)의 제 2 표면(또는 하부 표면)(129)에 대응한다. 적어도 하나의 실시예에서, 활성 영역(124)은, 저항기 구조물로서 구성되지는 않지만 본원에 기술된 바와 같이 대응하는 트랜지스터들을 형성하는 다른 활성 영역들(122, 126)과 동일한 구성을 갖는다. 활성 영역(124)을 저항기 구조물(R)로서 구성하는 것은 활성 영역(124)의 대향하는 제 1 및 제 2 표면들(128, 129)에 대한 전기적 접속물들이다.
IC 디바이스(100)는 기판(110)의 제 1 측(111) 상의 하나 이상의 활성 영역 위의 적어도 하나의 게이트 영역을 더 포함한다. 게이트 영역들은 도면에서 라벨 "G"로 개략적으로 도시되고 있다. 도 1a의 예시적인 구성에서, 게이트 영역들(132, 134, 136, 138)은 활성 영역들(122, 124, 126) 위에 있고, X 방향을 따라 배열된다. 도 1b에 도시된 바와 같이, 게이트 영역들(132, 134, 136, 138)은 제 2 방향, 즉 X 방향을 가로 지르는 Y 방향을 따라 연장된다. 게이트 영역들(132, 134, 136, 138)은 때때로 "폴리" 또는 "PO"로 지칭되는 폴리실리콘과 같은 도전성 재료를 포함한다. Y 방향은 때때로 폴리 방향이라고 지칭된다. 금속과 같은 게이트 영역들을 위한 다른 도전성 재료는 다양한 실시예들의 범위 내에 속한다. IC 디바이스(100)는 활성 영역과 대응하는 게이트 영역 사이의 게이트 유전체 또는 게이트 산화물을 더 포함한다. 단순화를 위해, 게이트 산화물들은 도 1a에서 생략되어 있다.
IC 디바이스(100)는 하나 이상의 게이트 영역 및 하나 이상의 활성 영역에 의해 구성된 적어도 하나의 트랜지스터를 더 포함한다. 예를 들어, 게이트 영역(134), 활성 영역(122)의 소스/드레인 영역, 및 활성 영역(124)의 다른 소스/드레인 영역은 함께 트랜지스터(M1)로서 구성된다. 다른 예에서, 게이트 영역(136), 활성 영역(124)의 소스/드레인 영역, 및 활성 영역(126)의 다른 소스/드레인 영역은 함께 트랜지스터(M2)로서 구성된다. 일부 실시예에서, 트랜지스터들(M1, M2)은 NMOS 트랜지스터들이다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다. 일부 실시예에서, 트랜지스터들(M1, M2)은 로직 동작 또는 신호 처리용으로 구성되지 않는 스페이서 트랜지스터들로 지칭된다. 하나 이상의 실시예에서, 스페이서 트랜지스터들의 목적은, 예를 들어, 설계 규칙을 충족시키거나 제조 가능성을 위해, 인접한 저항기 구조물들 사이의 거리 또는 저항기 구조물과 다른 회로 요소들 사이의 거리를 유지하는 것이다.
IC 디바이스(100)는 하나 이상의 대응하는 활성 영역 위에 있고 그리고 이와 전기적으로 접촉하는 하나 이상의 컨택 구조물을 더 포함한다. 컨택 구조물은 때때로 금속-제로-오버-산화물(metal-zero-over-oxide) 또는 금속 대 디바이스(metal-to-device) 구조물이라고 지칭되며, 도면에 라벨 "MD"로 개략적으로 도시되고 있다. MD 컨택 구조물은 활성 영역에 형성된 하나 이상의 디바이스로부터 IC의 다른 내부 회로부 또는 외부 회로부로의 전기적 접속물을 정의하기 위해 대응하는 활성 영역 위에 형성되는 도전성 재료를 포함한다. 도 1a의 예시적인 구성에서, 컨택 구조물들(142, 144, 146)은 대응하는 활성 영역들(122, 124, 126) 위에 있고 이와 전기적으로 접촉한다. 컨택 구조물들(142, 144, 146)은 대안적으로 X 방향으로 게이트 영역들(132, 134, 136, 138)과 함께 배열된다. 컨택 구조물들(142, 144, 146)의 예시적인 도전성 재료는 금속을 포함한다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다.
IC 디바이스(100)는, 하나 이상의 게이트 영역 또는 컨택 구조물 위에 있고 그리고 이와 전기적으로 접촉하는 하나 이상의 비아 구조물을 더 포함한다. 컨택 구조물 위에 있고 이와 전기적으로 접촉하는 비아 구조물은 때때로 비아 대 디바이스(via-to-device)라고 지칭되며, 도면에서 라벨 "VD"로 개략적으로 도시되고 있다. 게이트 영역 위에 있고 그리고 이와 전기적으로 접촉하는 비아 구조물은 때때로 비아 대 게이트(via-to-gate)라고 지칭되며, 도면에서 라벨 "VG"로 개략적으로 도시되고 있다. 도 1a의 예시적인 구성에서, VD 비아 구조물(150)은 컨택 구조물(144) 위에 있고 이와 전기적으로 접촉한다. 하나 이상의 다른 VD 비아 구조물들은 트랜지스터들(M1, M2)의 소스/드레인 영역들에 대한 전기적 접속물을 위해 대응하는 컨택 구조물들(142, 146) 위에 있고 그리고 이와 전기적으로 접촉한다. 단순화를 위해, 컨택 구조물들(142, 146)에 대응하는 VD 비아 구조물들은 도 1a 및 도 1b에서 생략되어 있다. 도 1b의 에 도시된 바와 같이, VG 비아 구조물들(152, 154, 156, 158)은 대응하는 게이트 영역들(132, 134, 136, 138) 위에 있고 이와 전기적으로 접촉한다. 적어도 하나의 실시예에서, VD 및 VG 비아 구조물들은 기판(110)의 제 1 측(111) 상의 활성 영역들(122, 124, 126) 위의 최하부의 비아 층, 또는 기판(110)의 제 1 측(111) 상의 활성 영역들(122, 124, 126)에 가장 가까운 비아 층인 비아 제로(via-zero)(V0) 층에 속한다. 컨택 구조물들(150, 152, 150, 152, 154)의 예시적인 재료는 금속을 포함한다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다.
IC 디바이스(100)는, 기판(110)을 관통하여, 저항기 구조물을 구성하는 활성 영역과 전기적으로 접촉하도록 연장되는 관통 비아 구조물을 더 포함한다. 관통 비아 구조물은 때때로 후면측 비아라고 지칭되고, 도면에서 라벨 "VB"로 개략적으로 도시되고 있다. 도 1a의 예시적인 구성에서, 관통 비아 구조물(160)은 기판 (110)의 두께 방향, 즉 Z 방향으로, 제 2 측(112)으로부터 기판(110)을 관통하여 제 1 측(111)으로 연장되어, 저항기 구조물(R)로서 구성되는 활성 영역(124)과 전기적으로 접촉한다. 적어도 하나의 실시예에서, 기판(110)의 제 1 측(111) 상의 관통 비아 구조물(160)의 제 1 표면(161)은 활성 영역(124)의 제 2 표면(129)과 직접 접촉하는 반면, 관통 비아 구조물(160)의 제 2 표면(162)은 본원에 기술된 바와 같은 금속 층과의 전기적 접촉을 위해 기판(110)의 제 2 측(112) 상에 노출된다. 관통 비아 구조물(160)의 예시적인 재료는 금속을 포함한다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다.
IC 디바이스(100)는 기판(110)의 제 1 측(111) 위의 금속-제로(M0) 층(170)을 더 포함한다. M0 층(170)은 기판(110)의 제 1 측(111) 상의 활성 영역들(122, 124, 126) 위의 최하부의 금속 층, 또는 기판(110)의 제 1 측(111) 상의 활성 영역들(122, 124, 126)에 가장 가까운 금속 층이다. IC 디바이스(100)는 M0 층(170)과 활성 영역들(122, 124, 126) 사이의 유전체 층을 더 포함한다. 적어도 하나의 실시예에서, IC 디바이스(100)는 IC 디바이스(100)의 회로 요소들 사이의 상호 접속물들을 형성하고/하거나 외부 회로부에 대한 전기적 접속물들을 형성하기 위해 M0 층(170) 위의 하나 이상의 추가 비아 층, 유전체 층 및 금속 층(도시되지 않음)을 포함한다. V0 층 및 그 위로부터의 비아 층들과 M0 층 및 그 위로부터의 금속 층들은 때때로 전면측 비아 층들 및 금속 층들이라고 지칭된다. 단순화를 위해, M0 층(170)보다 높은 유전체 층들뿐만 아니라 전면측 비아 및 금속 층들은 도 1a에서 생략되어 있다. 도 1b의 예시적인 구성에서, M0 층(170)은 M0 도전성 패턴들(171, 173)을 포함한다. M0 도전성 패턴(171)은 활성 영역(124) 위에 있고 그리고 비아 구조물(150) 및 컨택 구조물(144)을 통해 활성 영역(124)에 전기적으로 커플링된다. M0 도전성 패턴(173)은 게이트 영역들(132, 134, 136, 138) 위에 있고 그리고 대응하는 비아 구조물들(152, 154, 156, 158)을 통해 게이트 영역들(132, 134, 136, 138)에 전기적으로 커플링된다. 일부 실시예에서, 하나 이상의 비아 구조물(152, 154, 156, 158)은 생략되어, 본원에 설명된 바와 같이 대응하는 게이트 영역들(132, 134, 136, 138) 중 하나 이상이 플로팅 상태에 있게 된다. 적어도 하나의 실시예에서, M0 층(170)은 하나 이상의 대응하는 컨택 구조물(142, 146) 및 하나 이상의 대응하는 VD 비아 구조물(도시되지 않음)을 통해 하나 이상의 활성 영역(122, 126)에 전기적으로 커플링된 하나 이상의 추가 M0 도전성 패턴을 포함한다.
IC 디바이스(100)는 기판(110)의 제 2 측(112) 아래의 후면측-금속-제로(backside-metal-zero(BM0) 층(180)을 더 포함한다. BM0 층(180)은 기판(110)의 제 2 측(112) 상의 활성 영역들(122, 124, 126) 아래의 최상부의 금속 층, 또는 기판(110)의 제 2 측(112) 상의 활성 영역들(122, 124, 126)에 가장 가까운 금속 층이다. 적어도 하나의 실시예에서, BM0 층(180)은 기판(110)의 제 2 측(112)과 직접 접촉한다. 적어도 하나의 실시예에서, IC 디바이스(100)는 IC 디바이스(100)의 회로 요소들 사이의 상호 접속물들을 형성하고/하거나 외부 회로부에 대한 전기적 접속물들을 형성하기 위해 BM0 층(180) 아래의 하나 이상의 추가 비아 층, 유전체 층 및 금속 층(도시되지 않음)을 포함한다. BM0 층 및 그 아래로부터의 비아 층들 및 금속 층들은 때때로 후면측 비아 층들 및 금속 층들이라고 지칭된다. 단순화를 위해, BM0 층(180)보다 낮은 유전체 층들뿐만 아니라 후면측 비아 및 금속 층들은 도 1a에서 생략되어 있다. 적어도 하나의 실시예에서, BM0 층(180) 또는 BM0 층(180) 아래의 하나 이상의 다른 금속 층(도시되지 않음)은 IC 디바이스(100)의 회로 요소들에 하나 이상의 전력 공급 전압을 공급하기 위한 하나 이상의 전력 공급 전압 레일("전력 레일"이라고도 지칭되기도 함)을 포함한다. BM0 층(180)은 도 1a에 도시된 바와 같이 관통 비아 구조물(160) 아래에 있고 이와 전기적으로 커플링된 BM0 도전성 패턴(182)(도 1b에 도시됨)을 포함한다. 적어도 하나의 실시예에서, BM0 도전성 패턴(182)은 관통 비아 구조물(160)의 제 2 표면(162)과 직접 접촉한다.
도 1b에서, 단순화를 위해, 기판(110) 및 관통 비아 구조물(160)은 생략되어 있다. 적어도 하나의 실시예에서, 도 1b의 평면도는 IC 디바이스(100)가 제조되는 IC 레이아웃 다이어그램을 나타낸다. 기판(110)의 두께 방향(도 1a의 Z 방향)을 따라 제 1 측(111)에서 제 2 측(112)으로 보여지는 도 1b의 평면도에서, M0 도전성 패턴(171), 비아 구조물(150), 컨택 구조물(144), 활성 영역(124), 관통 비아 구조물(160)(도 1b에 도시되지 않음), 및 BM0 도전성 패턴(182)은 서로 중첩하고 있다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다.
본원에서 기술되는 바와 같이, 저항기 구조물(R)은 활성 영역(124)에 의해 적어도 부분적으로 구성된다. 저항기 구조물(R)의 상부 단부(125)는 활성 영역(124)의 제 1 표면(128)에 대응하고, 컨택 구조물(144), 비아 구조물(150), 및 M0 층(170) 내의 M0 도전성 패턴(171)을 관통하여, IC 디바이스(100)의 다른 회로 요소들, 또는 외부 회로부와 전기적으로 커플링된다. 적어도 하나의 실시예에서, 컨택 구조물(144)은 활성 영역(124)의 제 1 표면(128)과 직접 접촉한다. 저항기 구조물(R)의 하부 단부(127)은 활성 영역(124)의 제 2 표면(129)에 대응하고, 관통 비아 구조물(160) 및 BM0 층(180) 내의 BM0 도전성 패턴(182)을 관통하여, IC 디바이스(100)의 다른 회로 요소들, 또는 외부 회로부와 전기적으로 커플링된다. 적어도 하나의 실시예에서, 관통 비아 구조물(160)은 활성 영역(124)의 제 2 표면(129)과 직접 접촉한다. 저항기 구조물(R)에 대한 전기적 접속물들을 제공하기 위한 M0 층(170) 및 BM0 층(180)의 기술된 구성은 일 예이다. 적어도 하나의 실시예에서, M0 층(170) 위 또는 BM0 층(180) 아래의 하나 이상의 다른 금속 층은 저항기 구조물(R)에 대한 전기적 접속물들을 제공하도록 구성된다. 하나 이상의 실시예에서, 저항기 구조물(R)의 저항은 약 100 옴 내지 약 2000 옴이다.
일부 실시예에서, 저항기 구조물(R) 이외에도, IC 디바이스(100)는 전면측 상의 적어도 하나의 MIM 저항기를 더 포함한다. 적어도 하나의 MIM 저항기는 M0 층(170)보다 높은 두 금속 층들 사이에 샌드위치되는 5 μohm-cm보다 높은 저항률을 갖는 저항성 재료를 포함한다. 일부 실시예에서, 저항성 재료는 W, TiN, TaN, Co, Mn, Ru, Ta, TiW, Ta-Si-N, TiZrN, CoTix, Mo, AlC, TiGeN, Cr, CrAsC, TiAlC, 및 WNx로 구성되는 그룹으로부터 선택되는 적어도 하나의 재료를 포함한다.
본원에 기술된 바와 같이, 적어도 하나의 실시예에서, 제조 공정에서 추가 마스크를 필요로 하지 않으면서 IC 디바이스(100) 내의 저항기 구조물(R)을 포함하는 것이 가능하다. 그 이유는 추가 마스크없이, IC 디바이스(100)의 활성 영역(124) 및 다른 활성 영역들에 의해 적어도 부분적으로 구성된 저항기 구조물(R)을 형성할 수 있기 때문이다. 또한, 추가 마스크없이, IC 디바이스(100)의 컨택 구조물(144), 비아 구조물(150), M0 도전성 패턴(171), 관통 비아 구조물(160) 및 BM0 도전성 패턴(182) 중 하나 이상, 및 다른 컨택 구조물들, 비아 구조물들 및 금속 층들을 통해 저항기 구조물(R)에 대한 전기적 접속물들을 형성할 수 있다. 예를 들어, 적어도 하나의 실시예에서, BM0 층(180) 및/또는 BM0 층(180) 아래의 다른 금속 층들은 후면측 전력 공급 전압 레일들, 즉 기판(110)의 후면측 상의 전력 공급 전압 레일들을 포함한다. 추가적인 관통 비아 구조물들(도시되지 않음)이 또한 기판(110)을 관통하게 형성되어, 기판(110)의 후면측 전력 공급 전압 레일들로부터 전면측 또는 디바이스측 상의 디바이스들 또는 회로 요소들로 전력을 공급한다. 일부 실시예에서, 추가 마스크없이, 후면측 전력 공급 전압 레일들과 함께 BM0 도전성 패턴(182)을 형성하는 것이 가능하다. 추가 마스크없이, 관통 비아 구조물(160) 및 추가적인 관통 비아 구조물들을 형성하는 것이 또한 가능하다. 대조적으로, 저항기가 고밀도 금속-인터(또는 절연체)-금속(MIM) 구조물의 형태로 IC 디바이스 내에 포함되는 다른 접근법들에서는 절연체를 형성하는 데 추가적인 마스크가 필요하다. 결과적으로, 일부 실시예에서는 추가적인 마스크가 불필요하므로, 제조 시간, 비용, 또는 복잡성이 다른 접근법들에 비해 감소된다.
적어도 하나의 실시예에서, 저항기 구조물의 대향 측들 상의 인접한 트랜지스터들은 항상 OFF 상태에 있도록 전기적으로 커플링되거나, 또는 플로팅 게이트 영역들을 갖는다. 예를 들어, 도 1a에서 가장 잘 볼 수 있는 바와 같이, 트랜지스터들(M1, M2)은 저항기 구조물(R)의 대향 측들 상의 인접한 트랜지스터들이다. 하나 이상의 실시예에서, 트랜지스터들(M1, M2)의 게이트 영역들(134, 136)은 플로팅 상태에 있고, 즉, 게이트 영역들(134, 136)은 전력 레일, 신호 노드, 또는 다른 회로 요소들에 전기적으로 커플링되지 않는다. 일부 실시예에서, 트랜지스터들(M1, M2)은 항상 OFF 상태에 있도록, 즉 IC 디바이스(100)의 동작 동안 또는 IC 디바이스(100)에 전력이 공급될 때, 항상 턴오프되도록 전기적으로 커플링된다. 도 1a의 예시적인 구성에서, 트랜지스터들(M1, M2)은 NMOS 트랜지스터들이고, 트랜지스터들(M1, M2)의 대응하는 게이트 영역들(134, 136)을 접지 전압, 즉, VSS에 전기적으로 커플링함으로써 항상 OFF 상태에 있도록 전기적으로 커플링된다. 이는, 예를 들어, 도 1b에 도시된 바와 같이 수행되며, 여기서 게이트 영역들(134, 136)은 대응하는 비아 구조물들(154, 156)을 통해, VSS 전력 레일, 즉 접지 전압(VSS)을 갖는 전력 레일로서 구성되는 M0 도전성 패턴(173)에 전기적으로 커플링된다. 트랜지스터들(M1, M2)이 PMOS 트랜지스터들인 다른 구성들에서, 트랜지스터들(M1, M2)은 트랜지스터들(M1, M2)의 대응하는 게이트 영역들(134, 136)을 포지티브 전력 공급 전압, 즉 VDD를 갖는 전력 레일에 전기적으로 커플링함으로써 항상 OFF 상태에 있도록 전기적으로 커플링된다. 이는, 예를 들어, M0 도전성 패턴(173)을 VDD 전력 레일로서 구성함으로써 수행된다.
일부 실시예에서, 항상 OFF 상태로 커플링되거나 플로팅 게이트 영역들을 갖는 인접한 트랜지스터들은 저항기 구조물에 바로 인접한 트랜지스터들뿐만 아니라 저항기 구조물 근처에 있는 다른 트랜지스터들을 포함한다. 적어도 하나의 실시예에서, 인접한 트랜지스터들은 저항기 구조물의 양측 상의 하나 초과의 트랜지스터들을 포함한다. 예를 들어, 인접한 트랜지스터들은, 항상 OFF 상태로 커플링되거나 플로팅 게이트 영역들을 갖도록 트랜지스터들(M1, M2)과 유사한 방식으로 구성되는 게이트 영역들(132, 138)을 갖는 추가적인 트랜지스터들(번호가 지정되지 않음)을 포함한다.
일부 실시예에서, 저항기 구조물에 인접한 트랜지스터들을 플로팅 게이트 영역들을 갖도록 구성할지 또는 항상 OFF 상태로 커플링되도록 구성할지는 설계 고려 사항이다.
IC 디바이스(100)의 고속 동작이 고려 사항 또는 요구 사항이 아닌 적어도 하나의 실시예에서, 트랜지스터들(M1, M2)은, 예를 들어, 게이트 영역들(134, 136)을 VSS에 전기적으로 커플링함으로써 항상 OFF 상태가 되도록 전기적으로 커플링된다. 그 결과, 항상 OFF인 트랜지스터들(M1, M2)의 기생 캐패시턴스들은 증가한다. 하나 이상의 실시예에서, 증가된 기생 캐패시턴스들은 IC 디바이스(100)의 하나 이상의 애플리케이션 또는 동작 모드에서 유용한 디커플링 캐패시턴스(decoupling capacitances)를 제공한다. 그 결과, 적어도 하나의 실시예에서, 특별 구성된 디커플링 캐패시터 용으로 지정된 칩 또는 웨이퍼 면적을 줄이는 것이 가능하다.
IC 디바이스(100)의 고속 동작이 고려 사항 또는 요구 사항이 되는 적어도 하나의 실시예에서, 트랜지스터들(M1, M2)은 플로팅 게이트 영역들(134, 136)을 갖도록 구성된다. 결과적으로, 저항기 구조물(R) 주위의 기생 캐패시턴스들은 감소된다. 감소된 기생 캐패시턴스들은 저항기 구조물(R)을 통한 또는 그 부근에서의 신호 전송이 고속으로 수행되도록 한다. 이 구성은, 하나 이상의 실시예에서, IC 디바이스(100)의 아날로그 애플리케이션 또는 동작 모드에서 유용하다.
도 2a는 일부 실시예에 따른 IC 디바이스(200)의 개략적인 단면도이고, 도 2b는 IC 디바이스(200)의 개략적인 평면도이고, 도 2c는 IC 디바이스(200)의 개략적인 회로 다이어그램이다. 도 2a는 도 1a와 유사한 단면도이고, 도 2b는 도 1b와 유사한 평면도이다. 도 1a 및 도 1b의 대응하는 컴포넌트들과 유사한 도 2a 및 도 2b의 일부 컴포넌트들의 설명들은 단순화를 위해 생략되어 있다.
IC 디바이스(100)와의 차이점은 IC 디바이스(200)가 IC 디바이스(100)의 저항기 구조물(R)에 각각 대응하는 2 개의 저항기 구조물들(R1, R2)을 포함한다는 것이다. 도 2a 내지 도 2c에 도시된 바와 같이, IC 디바이스(200)는 저항기 구조물들(R1, R2)의 상부 단부들(번호가 지정되지 않음)을 전기적으로 직렬로 커플링하는 M0 도전성 패턴(271)을 갖는 M0 층(270)을 포함한다. IC 디바이스(200)는 저항기 구조물들(R1, R2)의 대응하는 하부 단부들(번호가 지정되지 않음)에 전기적으로 커플링된 BM0 도전성 패턴들(281, 282)을 갖는 BM0 층(280)을 더 포함한다. 도 2a 및 도 2b에 도시된 바와 같이, IC 디바이스(200)는 도 2c에 도시된 바와 같이 복수의 트랜지스터들(M21 내지 M28)에 대응하는 복수의 게이트 영역들(231 내지 238)을 더 포함한다. 적어도 하나의 실시예에서, 트랜지스터들(M21 내지 M28)은 스페이서 트랜지스터들이다. 트랜지스터들(M21 내지 M28)은 각각의 저항기 구조물들(R1, R2)의 대향 측들 상의 인접한 트랜지스터들, 및 저항기 구조물들(R1, R2) 사이의 트랜지스터들을 포함한다. 도 2c에 도시된 바와 같이, 트랜지스터들(M21 내지 M28)은, 예를 들어, 게이트 영역들(231 내지 238)을 VSS에 전기적으로 커플링함으로써 항상 OFF 상태가 되도록 전기적으로 커플링된다. 이는, 예를 들어, 도 2b에 표시된 바와 같이, 대응하는 VG 비아 구조물들을 통해 M0 층(270) 내의 M0 도전성 패턴(273)에 전기적으로 커플링된 게이트 영역들(231 내지 238)에 의해 수행된다. M0 도전성 패턴(273)은 VSS 전력 레일로서 구성된다. 저항기 구조물들(R1, R2) 사이의 기술된 수의 트랜지스터들은 일 예이다. 저항기 구조물들(R1, R2) 사이의 다른 수의 트랜지스터들은 다양한 실시예들의 범위 내에 속한다.
적어도 하나의 실시예에서, 본원에 기술된 하나 이상의 이점은 IC 디바이스(200)에서 달성될 수 있다. 예를 들어, 항상 OFF인 트랜지스터들(M21 내지 M28)은 특히 저항기 구조물들(R1, R2) 사이의 영역에서 디커플링 캐패시턴스들을 제공한다. 그 결과, 적어도 하나의 실시예에서, 특별 구성된 디커플링 캐패시터들 용으로 지정된 칩 또는 웨이퍼 면적을 줄이는 것이 가능하다.
도 3a는 일부 실시예에 따른 IC 디바이스(300)의 개략적인 단면도이고, 도 3b는 IC 디바이스(300)의 개략적인 평면도이고, 도 3c는 IC 디바이스(300)의 개략적인 회로 다이어그램이다. 도 3a는 도 2a와 유사한 단면도이고, 도 3b는 도 2b와 유사한 평면도이다. 도 1a 및 도 1b와 도 2a 및 도 2b의 대응하는 컴포넌트들과 유사한 도 3a 내지 도 3c의 일부 컴포넌트들의 설명들은 단순화를 위해 생략되어 있다.
IC 디바이스(200)와 유사하게, IC 디바이스(300)는 IC 디바이스(100)의 저항기 구조물(R)에 각각 대응하는 2 개의 저항기 구조물들(R1, R2)을 포함한다는 것이다. IC 디바이스(200)와의 차이점은, IC 디바이스(300)에서 저항기 구조물들(R1, R2)이 IC 디바이스(200)에서와 같이 금속 층(M0)에서가 아니라 후면측 금속 층(BM0)에서 전기적으로 직렬로 커플링된다는 것이다. 예를 들어, 도 3a 내지 도 3c에 도시된 바와 같이, IC 디바이스(300)는 저항기 구조물들(R1, R2)의 대응하는 상부 단부들(번호가 지정되지 않음)에 전기적으로 커플링되는 M0 도전성 패턴들(371, 372)을 갖는 M0 층(370)을 포함한다. IC 디바이스(300)는 저항기 구조물들(R1, R2)의 대응하는 하부 단부들(번호가 지정되지 않음)을 전기적으로 직렬로 커플링하는 BM0 도전성 패턴(382)을 갖는 BM0 층(380)을 더 포함한다. IC 디바이스(200)와 유사하게, 트랜지스터들(M21 내지 M28)은 모두 항상 OFF 상태가 되도록 전기적으로 커플링된다. 이는, 예를 들어, 도 3b에 표시된 바와 같이, 대응하는 VG 비아 구조물들을 통해 M0 층(370) 내의 M0 도전성 패턴(373)에 전기적으로 커플링된 게이트 영역들(231 내지 238)에 의해 수행된다. M0 도전성 패턴(373)은 VSS 전력 레일로서 구성된다. 적어도 하나의 실시예에서, 본원에서 IC 디바이스(200)와 관련하여 기술된 하나 이상의 이점은 IC 디바이스(300)에서 달성될 수 있다.
도 4a는 일부 실시예에 따른 IC 디바이스(400)의 개략적인 단면도이고, 도 4b는 IC 디바이스(400)의 개략적인 평면도이고, 도 4c는 IC 디바이스(400)의 개략적인 회로 다이어그램이다. 도 4a는 도 2a와 유사한 단면도이고, 도 4b는 도 2b와 유사한 평면도이다. 도 1a 및 도 1b와 도 2a 및 도 2b의 대응하는 컴포넌트들과 유사한 도 4a 내지 도 4c의 일부 컴포넌트들의 설명들은 단순화를 위해 생략되어 있다.
IC 디바이스(200)와의 차이점은, IC 디바이스(400)에서 트랜지스터들(M21 내지 M28)이 도 4c에 도시된 바와 같이 플로팅 게이트 영역들(231 내지 238)을 갖도록 구성된다는 것이다. 이는, 예를 들어, 도 4b에 표시된 바와 같이 수행되며, 여기서 VSS 전력 레일로서 구성된 M0 도전성 패턴(273)과 게이트 영역들(231 내지 238) 사이의 VG 비아 구조물들은 생략되어 있다. 일부 실시예에서, M0 도전성 패턴(273)은 또한 생략되어 있다. 적어도 하나의 실시예에서, 본원에 기술된 하나 이상의 이점은 IC 디바이스(400)에서 달성될 수 있다. 예를 들어, 플로팅 게이트 영역들(231 내지 238)을 갖는 트랜지스터들(M21 내지 M28)은 저항기 구조물들(R1, R2) 사이의 영역에서 기생 캐패시턴스를 감소시키거나 최소화한다. 그 결과, 하나 이상의 실시예에서 저항기 구조물들(R1, R2)을 통해 또는 그 부근에서 고속 신호 전송을 수행하는 것이 가능하다.
도 5a는 일부 실시예에 따른 IC 디바이스(500)의 개략적인 단면도이고, 도 5b는 IC 디바이스(500)의 개략적인 평면도이고, 도 5c는 IC 디바이스(500)의 개략적인 회로 다이어그램이다. 도 5a는 도 3a와 유사한 단면도이고, 도 5b는 도 3b와 유사한 평면도이다. 도 1a 및 도 1b와 도 3a 내지 도 3c의 대응하는 컴포넌트들과 유사한 도 5a 내지 도 5c의 일부 컴포넌트들의 설명들은 단순화를 위해 생략되어 있다.
IC 디바이스(300)와의 차이점은, IC 디바이스(500)에서 트랜지스터들(M21 내지 M28)이 도 5c에 도시된 바와 같이 플로팅 게이트 영역들(231 내지 238)을 갖도록 구성된다는 것이다. 이는, 예를 들어, 도 5b에 표시된 바와 같이 수행되며, 여기서 VSS 전력 레일로서 구성된 M0 도전성 패턴(373)과 게이트 영역들(231 내지 238) 사이의 VG 비아 구조물들은 생략되어 있다. 일부 실시예에서, M0 도전성 패턴(373)은 또한 생략되어 있다. 적어도 하나의 실시예에서, 본원에서 IC 디바이스(400)와 관련하여 기술된 하나 이상의 이점은 IC 디바이스(500)에서 달성될 수 있다.
도 6a 내지 도 6d는 일부 실시예에 따른 다양한 저항기들(600A 내지 600D)의 개략적인 회로 다이어그램들이다. 일부 실시예에서, 저항기들(600A 내지 600D) 중 하나 이상은 비 일시적 컴퓨터 판독 가능 매체에 저장된 셀 라이브러리에서의 저항기 셀들로서 구성된다. EDA 툴에 의한 배치 및 라우팅(place-and-route) 동작의 예에서, 저항기 셀들은 셀 라이브러리에서 액세스되어 IC 레이아웃 다이어그램에 배치되고, 그 후 도전성 패턴들 또는 인터커넥트들은, 원하는 저항을 달성하기 위해 배치된 저항기들을 서로 접속하고, 그리고 또한 배치된 저항기들을 IC 레이아웃 다이어그램의 다른 회로 요소들과도 접속하도록 라우팅된다. 저항기들(600A 내지 600D)의 각각은 하나 이상의 저항기 구조물 및 복수의 스페이서 트랜지스터들(이하 간략화를 위해 "트랜지스터들")을 포함한다. 하나 초과의 저항기 구조물들을 갖는 저항기(600B 내지 600D)에서, 저항기는 저항기 구조물들을 서로 접속하는 하나 이상의 내부 접속물(internal connections)을 더 포함한다. 각 저항기(600A 내지 600D)의 저항기 구조물들, 트랜지스터들, 및 내부 접속물들의 수와 배열체들은 예들이다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다. 도 6a 및 도 6b의 저항기들(600A, 600B)은 홀수 개의 저항기 구조물들을 갖는 저항기들의 예들이다. 도 6c 및 도 6d의 저항기들(600C, 600D)은 짝수 개의 저항기 구조물들을 갖는 저항기들의 예들이다.
도 6a의 예시적인 구성에서, 저항기(600A)는 저항기 구조물(R61) 및 트랜지스터들(M61, M62)을 포함한다. 적어도 하나의 실시예에서, 저항기 구조물(R61)은 저항기 구조물(R)에 대응하고, 트랜지스터들(M61, M62)은 IC 디바이스(100)의 트랜지스터들(M1, M2)에 대응한다. 저항기(600A)에서, 트랜지스터들(M61, M62)은 플로팅 게이트 영역들을 갖도록 구성된다. 그러나, 트랜지스터들(M61, M62)이 항상 OFF 상태가 되도록 전기적으로 커플링되는 다른 구성들은 다양한 실시예들의 범위 내에 속한다. 저항기 구조물(R61)은 전면측 비아 또는 금속 층 내의 상부 단부(621), 및 후면측 비아 또는 금속 층 내의 하부 단부(622)를 갖는다. 예를 들어, 상부 단부(621)는 M0 층 내에 있고 하부 단부(622)는 BM0 층 내에 있다. 상부 단부(621) 및 하부 단부(622)는 IC 레이아웃 다이어그램의 다른 회로 요소들로부터 저항기(600A)로 상호 접속물들을 라우팅하는 데 사용되는 자유 단부들 또는 노드들 또는 단자들이다.
도 6b의 예시적인 구성에서, 저항기(600B)는 3 개의 저항기 구조물들(R61, R62, R63), 트랜지스터들(M61 내지 M66), 및 내부 접속물들(671, 682)을 포함한다. 적어도 하나의 실시예에서, 저항기 구조물들(R61 내지 R63)의 각각은 저항기 구조물(R)에 대응하고, 트랜지스터들(M61 내지 M66)의 각각은 IC 디바이스(100)의 트랜지스터(M1, M2)에 대응한다. 저항기(600B)에서, 트랜지스터들(M61 내지 M66)은 플로팅 게이트 영역들을 갖도록 구성된다. 그러나, 트랜지스터들(M61 내지 M66)이 항상 OFF 상태가 되도록 전기적으로 커플링되는 다른 구성들은 다양한 실시예들의 범위 내에 속한다. 저항기 구조물들(R62, R63)은 전면측 비아 또는 금속 층 내의 대응하는 상부 단부들(623, 625), 및 후면측 비아 또는 금속 층 내의 대응하는 하부 단부들(624, 626)을 갖는다. 예를 들어, 상부 단부들(623, 625)은 M0 층 내에 있고, 하부 단부들(624, 626)은 BM0 층 내에 있다. 내부 접속물들(671)은 전면측 금속 층 내에 있으며, 저항기 구조물들(R61, R62)의 상부 단부들(621, 623)을 전기적으로 커플링한다. 내부 접속물(682)은 후면측 금속 층 내에 있고, 저항기 구조물들(R62, R63)의 하부 단부들(624, 626)을 전기적으로 커플링한다. 결과적으로, 저항기 구조물들(R61 내지 R63)은 전기적으로 직렬로 커플링된다. 예를 들어, 내부 접속물(671)은 M0 층 내에 있고, 내부 접속물(682)은 BM0 층 내에 있다. 저항기 구조물(R61)의 하부 단부(622) 및 저항기 구조물(R63)의 상부 단부(625)는 IC 레이아웃 다이어그램의 다른 회로 요소들로부터 저항기(600B)로 인터커넥트들을 라우팅하는 데 사용되는 자유 단부들이다. 일부 실시예에 따른 변형물(도시되지 않음)에서, 저항기 구조물들(R61, R62)의 하부 단부들(622, 624)은 BM0 층 내의 내부 상호 접속물에 의해 전기적으로 커플링되며, 저항기 구조물들(R62)의 상부 단부들(623, 625)은 M0 층 내의 다른 내부 상호 접속물에 의해 전기적으로 커플링되고, 저항기 구조물(R61)의 상부 단부(621) 및 저항기 구조물(R63)의 하부 단부(626)는 상호 접속물들을 라우팅하는 데 사용되는 자유 단부들이다.
도 6a 및 도 6b의 저항기들(600A, 600B) 및 홀수 개의 저항기 구조물들을 갖는 다른 저항기들의 피처는, 상호 접속물들을 위한 자유 단부들 중 하나가 전면측 상에 있는 반면 다른 자유 단부는 후면측 상에 있다는 것이다. 예를 들어, 저항기(600A)에서, 저항기 구조물(R61)의 상부 단부(621)는 전면측 상의 상호 접속물들을 위한 자유 단부이고 하부 단부(622)는 후면측 상의 상호 접속물들을 위한 자유 단부이다. 다른 예를 들어, 저항기(600B)에서, 저항기 구조물(R63)의 상부 단부(625)는 전면측 상의 상호 접속물들을 위한 자유 단부이고, 저항기 구조물(R61)의 하부 단부(622)는 후면측 상의 상호 접속물들을 위한 자유 단부이다.
도 6c의 예시적인 구성에서, 저항기(600C)는 저항기 구조물(R63) 및 내부 접속물(682)이 생략된 것을 제외하고는 저항기(600B)와 유사하다. 저항기(600C)는 내부 접속물(671)에 의해 전기적으로 직렬로 커플링된 2 개의 저항기 구조물들(R61, R62)을 포함한다. 저항기 구조물들(R61, R62)의 하부 단부들(622, 624)은 IC 레이아웃 다이어그램의 다른 회로 요소들로부터 저항기(600C)로 인터커넥트들을 라우팅하는 데 사용되는 자유 단부들이다.
도 6d의 예시적인 구성에서, 저항기 구조물들(R61, R62)이 후면측 금속 층, 예컨대, BM0 층 내의 내부 접속물(683)에 의해, 하부 단부들(622, 624)에 전기적으로 직렬로 커플링된다는 점을 제외하면, 저항기(600D)는 저항기(600C)와 유사하다. 저항기 구조물들(R61, R62)의 상부 단부들(621, 623)은 IC 레이아웃 다이어그램의 다른 회로 요소들로부터 저항기(600D)로 인터커넥트들을 라우팅하는 데 사용되는 자유 단부들이다.
도 6c 및 도 6d의 저항기들(600C, 600D) 및 짝수 개의 저항기 구조물들을 갖는 다른 저항기들의 피처는, 상호 접속물들을 위한 자유 단부들이 전면측 상에 모두 있거나 후면측 상에 모두 있다는 것이다. 예를 들어, 저항기(600C)에서, 저항기 구조물들(R61, R62)의 하부 단부들(622, 624)은 상호 접속물들을 위한 자유 단부들이고, 모두 후면측 상에 있다. 다른 예를 들어, 저항기(600D)에서, 저항기 구조물들(R61, R62)의 상부 단부들(621, 623)은 상호 접속물들을 위한 자유 단부들이고, 모두 전면측 상에 있다.
도 7a는 예시적인 회로(700A)의 개략적인 회로 다이어그램이다. 도 7b는 일부 실시예에 따라 회로(700A)에 포함될 저항기(700B)의 개략적인 회로 다이어그램이다.
도 7a에서, 회로(700A)는 차동 쌍의 트랜지스터들(Mn1, Mn2), 부하 저항기들(R71, R72), 및 트랜지스터(Ms) 형태의 전류 소스를 포함하는 차동 증폭기이다. 저항기들(R71, R72)의 각각은 VDD와 대응하는 트랜지스터들(Mn1 또는 Mn2)의 소스/드레인 영역 사이에 전기적으로 커플링된다. 일부 실시예에서, VDD는 IC 디바이스의 후면측 상에 제공되는 반면, 소스/드레인 영역들은 IC 디바이스의 전면측 상에 제공된다. 일부 실시예에 따라 하나 이상의 저항기에 의해 저항기들(R71, R72) 중 적어도 하나를 구현하기 위해, 전면측 및 후면측 모두에서 상호 접속물들을 위한 자유 단부들을 갖는 저항기가 선택된다. 저항기들 또는 저항기 셀들(600A 내지 600D) 중에서, 홀수 개의 저항 구조물들을 갖는 저항기, 예컨대, 저항기(600A) 또는 저항기(600B)가 이러한 고려 사항을 충족하고, 선택된다.
예를 들어, 회로(700A)의 저항기들(R71)은 도 7b의 저항기(700B)에 의해 구현된다. 저항기(700B)는 다수의 저항기들(701, ... 709, 710)을 포함한다. 저항기들(701, ... 709, 710)의 각각은 저항기(600A)에 대응한다. 예시적인 구성에서, 저항기(R71)는 50 옴의 저항을 갖는 반면, 저항기(600A)는 500 옴의 저항을 갖는다. 저항기(R71)에 대해 의도된 50 옴의 저항을 획득하기 위해, 저항기(600A)의 10 개의 인스턴스들, 즉 10 개의 저항기들(701, ... 709, 710)이 도 7b에 도시된 바와 같이 전기적으로 병렬로 커플링된다. 저항기들(701, ... 709, 710)은 전면측 인터커넥트(711) 및 후면측 인터커넥트(712)에 의해 전기적으로 병렬로 커플링된다. 전면측 인터커넥트(711)는 하나 이상의 전면측 금속 층 내의 하나 이상의 도전성 패턴을 포함하고, 회로(700A) 내의 VDD에 커플링된다. 후면측 인터커넥트(712)는 하나 이상의 후면측 금속 층 내의 하나 이상의 도전성 패턴을 포함하고, 회로(700A) 내의 트랜지스터(Mn1)의 소스/드레인 영역에 커플링된다.
도 7c는 예시적인 회로(700C)의 개략적인 회로 다이어그램이다. 일 예에서, 회로(700C)의 저항기는 저항기(600C)로부터 구성된다.
회로(700C)는 한 쌍의 커플링 캐패시터와 한 쌍의 50 옴 트레이스들을 통해 SSTL (Stub Series Terminated Logic) 수신기에 커플링된 저전력 고속 전류 조종 로직(Low Power High Speed Current Steering Logic)(LP-HCSL) 드라이버를 포함하는 차동 클럭 네트워크이다. 각각 100 옴의 4 개의 부하 저항기들이 50 옴 트레이스들의 단부들에서 PAD1, PAD2, VDD 및 VSS 사이에 커플링된다. 예를 들어, 저항기(R73)는 VDD와 PAD1 사이에 커플링된다. 일부 실시예에서, VDD, VSS, PAD1 및 PAD2는 모두 IC 디바이스의 후면측 상에 제공된다. 일부 실시예에 따라 하나 이상의 저항기에 의해 저항기(R73)를 구현하기 위해, 후면측 상의 상호 접속물들을 위한 양측 자유 단부들을 갖는 저항기 또는 저항기 셀이 선택된다. 저항기들 또는 저항기 셀들(600A 내지 600D) 중에서, 저항기(600C)는 이러한 고려 사항을 충족하고, 선택된다. 저항기(600C)는 일 예시적인 구성에서 각각 1000 옴의 저항을 갖는 2 개의 저항기 구조물들을 포함한다. 저항기(R73)에 대해 의도된 100 옴의 저항을 획득하기 위해, 저항기(600C)의 5 개의 인스턴스들이 전기적으로 커플링되므로, 저항기(600C)의 5 개의 인스턴스들의 10 개의 저항기 구조물들은 모두 전기적으로 병렬로 커플링되어 도 7b와 유사한 배열체를 생성한다.
도 7d는 예시적인 회로(700D)의 개략적인 회로 다이어그램이다. 일 예에서, 회로(700D)의 저항기는 저항기(600D)로부터 구성된다.
회로(700D)는 트랜지스터들(Q1 내지 Q4) 및 2 개의 전류 소스들(Q5-Q6)를 갖는 드라이버를 포함하는 저전압 차동 시그널링(low voltage differential signaling)(LVDS) 회로이고, 한 쌍의 전송 라인들(740)을 통해 LVDS 수신기에 커플링된다. 한 쌍의 트랜지스터들(R74, R75)은 트랜지스터들(Q1 내지 Q4)의 소스/드레인 영역들 사이에 커플링된다. 예를 들어, 저항기(R74)는 노드들(714, 742) 사이에 커플링된다. 노드(741)는 트랜지스터들(Q1, Q3)의 소스/드레인 영역들에 커플링된다. 노드(742)는 저항기(R75)를 통해 트랜지스터들(Q2, Q4)의 소스/드레인 영역들에 커플링된다. 일부 실시예에 따라 하나 이상의 저항기에 의해 저항기(R74)를 구현하기 위해, 소스/드레인 영역들이 배열되는 전면측 상의 상호 접속물들을 위한 양측 자유 단부들을 갖는 저항기 또는 저항기 셀이 선택된다. 저항기들 또는 저항기 셀들(600A 내지 600D) 중에서, 저항기(600D)는 이러한 고려 사항을 충족하고, 선택된다. 저항기(600D)는 일 예시적인 구성에서 각각 1000 옴의 저항을 갖는 2 개의 저항기 구조물들을 포함한다. 저항기(R74)에 대해 의도된, 예컨대, 4000 옴의 저항을 획득하기 위해, 저항기(600D)의 2 개의 인스턴스들이 전기적으로 직렬로 커플링되므로, 저항기(600D)의 2 개의 인스턴스들의 4 개의 저항기 구조물들은 모두 전기적으로 직렬로 커플링된다. 일부 실시예에서, 저항기(R74)를 구현하기 위해 저항기(600D)의 다수의 인스턴스들을 커플링하기 위한 인터커넥트들은 모두 전면측 상에 그리고 하나 이상의 전면측 금속 층 내에 있다.
회로(700A) 및 회로(700C)는 낮은 저항을 획득하기 위해 일부 실시예에 따른 저항기들을 사용하는 예들인 반면, 회로(700D)는 높은 저항을 얻기 위해 일부 실시예에 따른 저항기들을 사용하는 일 예이다. 일부 실시예에서, 높은 저항은 2k 내지 100k 옴의 범위이고, 낮은 저항은 그 범위 미만이다. 일반적으로, 낮은 저항의 저항기를 갖는 회로들은 종종 고속 동작을 수행하도록 구성되는 반면, 높은 저항의 저항기를 갖는 회로들은 종종 저속으로 수행하도록 구성된다. 적어도 하나의 실시예에서, 낮은 저항 및 고속 동작의 저항기를 갖는 회로의 경우, 낮은 저항의 저항기를 구현하기 위해 짝수 또는 홀수 개의 저항기 구조물들을 갖는 저항기 셀을 사용할지가 고려 사항이 된다. 그 이유는, 예를 들어, 도 7a 내지 도 7c과 관련하여 기술된 바와 같이, 다수의 저항기들을 전기적으로 병렬로 커플링함으로써 낮은 저항이 획득되기 때문이다. 다수의 저항기들의 병렬 커플링은 잠재적으로 회로가 의도한 속도보다 낮은 속도로 작동하도록 하는 기생 캐패시턴스를 증가시킨다. 적어도 도 7a 내지 도 7c와 관련하여 기술된 바와 같이, 정확한 측(들), 즉 전면측 및/또는 후면측 상의 인터커넥트들을 위한 자유 단부들을 제공하기 위해 짝수 또는 홀수 개의 저항기 구조물들을 갖는 저항기 셀을 선택함으로써, 저항기들을 전기적으로 병렬로 커플링하기 위한 인터커넥트들의 수 및/또는 사이즈를 감소시킬 수 있다. 결과적으로, 하나 이상의 실시예에서, 기생 캐패시턴스를 감소시키고/거나 의도된 고속으로 동작을 수행하는 것이 가능하다. 적어도 하나의 실시예에서, 짝수 또는 홀수 개의 저항기 구조물들을 갖는 저항기 셀을 사용할지는, 낮은 저항의 저항기들을 가지며 고속으로 동작하는 회로들에서보다 높은 저항의 저항기들을 가지고 낮은 속도로 동작하는 회로에서는, 덜 중요하다.
도 8a는 일부 실시예에 따른 IC 디바이스(800)의 개략적인 IC 레이아웃 다이어그램이고, 도 8b는 그 IC 디바이스(800)의 일부의 개략적인 회로 다이어그램이다.
도 8a에서, IC 디바이스(800)의 IC 레이아웃 다이어그램은, 셀 라이브러리로부터 검색되고 IC 레이아웃 다이어그램에 배치된 저항기 셀들(802, 804)을 포함한다. 저항기 셀들(802, 804)은 공통 에지(805)를 따라 서로 인접하도록 배치된다. 저항기 셀(802)의 개략적인 회로 다이어그램은 도 8b에 도시된다. 저항기 셀(802)의 상세한 설명이 여기에 제공된다. 이 예시적인 구성에서, 저항기 셀들(802, 804)은 동일하며, 저항기 셀(804)에 대한 상세한 설명은 생략되어 있다. 상이한 구성들을 갖는 저항기 셀들이 나란히 배치되는 다른 배열체들은 다양한 실시예들의 범위 내에 속한다.
도 8a의 IC 레이아웃 다이어그램에 도시된 바와 같이, IC 디바이스(800)는 Y 방향으로 연장되는 복수의 게이트 영역들을 포함한다. 단순화를 위해, 게이트 영역들은 도 8a에 도시되지 않는다. 대신, 게이트 영역들이 연장되는 게이트 트랙들(831 내지 836)이 도 8a에 도시되어 있다. 여기서 참조 번호들(831 내지 836)은 게이트 영역들을 지정하는 데 사용된다. 적어도 하나의 실시예에서, 게이트 영역들(831 내지 836) 중 하나 이상은 IC 디바이스(100)의 게이트 영역들(132, 134, 136, 138) 중 하나 이상에 대응한다.
IC 디바이스(800)는 X 방향을 따라 연장되는 복수의 활성 영역들(번호가 지정되지 않음)을 더 포함한다. 적어도 하나의 실시예에서, IC 디바이스(800)의 하나 이상의 활성 영역은 IC 디바이스(100)의 하나 이상의 활성 영역(122, 124, 126)에 대응한다.
IC 디바이스(800)는 하부 활성 영역들과 전기적 접촉을 만들기 위해 Y 방향을 따라 연장되는 복수의 MD 컨택 구조물들(841 내지 849)을 더 포함한다. MD 컨택 구조물들(841 내지 849) 및 게이트 영역들(831 내지 836)은 X 방향으로 교대로 배열된다. 이 예시적인 구성에서, 인접한 게이트 영역들 사이의 피치는 도 8a에서 컨택된 폴리 피치(contacted poly pitch)(CPP)로 지정된 바와 같이 인접한 MD 컨택 구조물들 사이의 피치와 동일하다. 적어도 하나의 실시예에서, MD 컨택 구조물들(841 내지 849) 중 하나 이상은 IC 디바이스(100)의 컨택 구조물들(142, 144, 146) 중 하나 이상에 대응한다.
IC 디바이스(800)는 IC 디바이스(800)의 다양한 컴포넌트들을 전기적으로 커플링하기 위한 복수의 비아 구조물들을 더 포함한다. 예를 들어, 비아 구조물들(VG1, VG2)은 게이트 영역들(833, 834)을 적어도 하나의 전면측 금속 층, 예를 들어, M0 층 내의 하나 이상의 대응하는 도전성 패턴에 전기적으로 커플링하도록 구성된다. 도 8a의 예시적인 구성에서, 비아 구조물들(VG1, VG2)은 게이트 영역들(833, 834)을 포지티브 전력 공급 전압(VDD)을 갖는 M0 도전성 패턴에 전기적으로 커플링한다. 적어도 하나의 실시예에서, 비아 구조물들(VG1, VG2) 중 하나 이상은 IC 디바이스(100)의 VG 비아 구조물들(152, 154, 156, 158) 중 하나 이상에 대응한다.
비아 구조물들(VDsd1, VDsd2, VDsd3)은 하나 이상의 하부 활성 영역의 다양한 소스/드레인 영역들을 적어도 하나의 전면측 금속 층, 예를 들어, M0 층 내의 하나 이상의 대응하는 도전성 패턴에 전기적으로 커플링하도록 구성된다. 도 8a의 예시적인 구성에서, 비아 구조물들(VDsd1, VDsd2, VDsd3)은 라벨 "VSS"와 함께 2 개의 화살표로 표시된 바와 같이 접지 전압(VSS)을 갖는 하나 이상의 M0 도전성 패턴에 대응하는 소스/드레인 영역들을 전기적으로 커플링한다. IC 디바이스(800)는 비아 구조물들(VDsd1, VDsd2, VDsd3)과 대응하는 소스/드레인 영역들 사이의 MD 컨택 구조물들을 포함한다. MD 컨택 구조물들은 단순화를 위해 도 8a에서 생략되어 있다.
비아 구조물들(VD1, VD2)은 본원에서 기술된 바와 같은 하나 이상의 활성 영역에 의해 구성되는 하부 저항기 구조물들을 적어도 하나의 전면측 금속 층, 예를 들어, M0 층 내의 하나 이상의 대응하는 도전성 패턴에 전기적으로 커플링하도록 구성된다. 적어도 하나의 실시예에서, 비아 구조물들(VD1, VD2) 중 하나 이상은 IC 디바이스(100)의 VD 비아 구조물(150)에 대응한다.
관통 비아 구조물들(VB1 내지 VB4)은 도 8a에서 공통 라벨 "VB"로 개략적으로 표시되고, 하나 이상의 상부 활성 영역을 적어도 하나의 후면측 금속 층, 예를 들어, BM0 층 내의 하나 이상의 대응하는 도전성 패턴에 전기적으로 커플링하도록 구성된다. BM0 층은 도 8a에서 라벨 "BM0"에 의해 개략적으로 표시된다. 적어도 하나의 실시예에서, 관통 비아 구조물들(VB1 내지 VB4) 중 하나 이상은 IC 디바이스(100)의 VB 관통 비아 구조물(160)에 대응한다.
IC 디바이스(800)의 IC 레이아웃 다이어그램은 M0 층 내에 도전성 패턴들이 배열되어 있지 않은 컷 M0 (cut-M0)(CM0) 영역들을 더 포함한다. 예를 들어, 저항기 셀(802)은 CM0_1, CM0_2 및 CM0_3으로 표시된 3 개의 CM0 영역들을 포함한다.
도 8b의 개략적인 회로 다이어그램에서, 저항기 셀(802)은 스페이서 트랜지스터들(mn1 내지 mn6), 및 BM0 층 내의 도전성 패턴(880)에 의해 전기적으로 직렬로 커플링된 저항기 구조물들(R81, R82)을 포함한다. 트랜지스터들(mn1 내지 mn6)은 게이트 영역들(831 내지 836)에 대응하는 게이트 영역들을 갖는다. 적어도 하나의 실시예에서, 스페이서 트랜지스터들(mn1 내지 mn6) 중 하나 이상은 도 1a 내지 도 6d와 관련하여 기술된 스페이서 트랜지스터들 중 하나 이상에 대응하고, 저항기 구조물들(R81, R82) 중 하나 이상은 도 1a 내지 도 6d와 관련하여 기술된 저항기 구조물들 중 하나 이상에 대응하고, 그리고 도전성 패턴(880)은 도 6a 내지 도 6d와 관련하여 기술된 하나 이상의 도전성 패턴 또는 내부 접속물에 대응한다. 도 8a와 관련하여 기술된 다양한 비아 구조물들이 또한 도 8b에 표시된다.
트랜지스터들(mn2 내지 mn5)은 저항기 구조물들(R81, R82) 사이에 배열된다. 저항기 구조물들(R81, R82)에 바로 인접한 트랜지스터들(mn2 및 mn5)은 플로팅 게이트 영역들(832, 835)을 갖도록 구성된다. 본원에서의 일부 수정례들에서 기술된 목적은 고속 동작을 위해 기생 캐패시턴스를 감소시키는 것이다.
저항기 구조물들(R81, R82)에 바로 인접하지 않은 트랜지스터들(mn3, mn4)은 디커플링 캐패시터들이 되도록 전기적으로 커플링된다. 스페이서 트랜지스터들이 NMOS 트랜지스터들인 도 8b의 예시적인 구성에서, 트랜지스터들(mn3, mn4)은, 대응하는 게이트 영역들(833, 834)을 비아 구조물들(VG1, VG2)을 통해 VDD에 전기적으로 커플링하고, 트랜지스터들(mn3, mn4)의 대응하는 소스/드레인 영역들을 비아 구조물들(VDsd1, VDsd2, VDsd3)을 통해 VSS에 전기적으로 커플링함으로써, 디커플링 캐패시터들이 되도록 전기적으로 커플링된다. 스페이서 트랜지스터가 PMOS 트랜지스터들인 일부 실시예에서, 트랜지스터들(mn3, mn4)은, 대응하는 게이트 영역들(833, 834)을 VSS에 전기적으로 커플링하고 대응하는 소스/드레인 영역들을 VDD에 전기적으로 커플링함으로써, 디커플링 캐패시터들이 되도록 전기적으로 커플링된다. 결과적으로, 적어도 하나의 실시예에서, 디커플링 캐패시터들이 되도록 전기적으로 커플링된 트랜지스터들(mn3, mn4)은 IC 디바이스(800)의 하나 이상의 애플리케이션 또는 동작 모드에서 유용한 디커플링 캐패시턴스들을 제공하며, 이는 차례로, 특별 구성된 디커플링 캐패시터들 용으로 지정된 칩 또는 웨이퍼 면적을 감소시킬 수 있게 한다. 추가적인 디커플링 캐패시턴스들이 필요하지 않은 적어도 하나의 실시예에서, 트랜지스터들(mn3, mn4)의 게이트 영역들(833, 834)은 접지되거나 플로팅 상태로 유지된다.
트랜지스터들(mn1, mn6)은 저항기 구조물들(R81, R82) 사이에 배열되지 않고, 저항기 구조물들(R81, R82)에 바로 인접하며, 대응하는 게이트 영역들(831, 836)을 VSS에 전기적으로 커플링함으로써 항상 OFF 상태에 있도록 전기적으로 커플링된다. 적어도 하나의 실시예에서, 트랜지스터들(mn1, mn6)의 게이트 영역들(831, 836)은 플로팅 상태로 유지된다.
도 8a 및 도 8b에서 인접한 저항기 구조물들(R81, R82) 사이의 4 개의 스페이서 트랜지스터들의 수는 일 예이다. 도 8a에 표시된 바와 같이, 이 예시적인 구성은 저항기 구조물들(R81, R82)을 다른 회로 요소들에 전기적으로 커플링하는 관통 비아 구조물들(VB1, VB2) 사이 또는 비아 구조물들(VD1, VD2) 사이에서 4CPP의 중심간 거리(center-to-center distance)를 생성한다. 일부 실시예에서, 저항기 구조물들을 커플링하기 위한 인접한 비아 구조물들 사이의 4CPP 이상의 거리는 하나 이상의 요구 사항을 완화시키고, 및/또는 제조 공정의 복잡성 또는 비용을 감소시킨다. 스페이서 트랜지스터들에 의해 점유되는 칩 또는 웨이퍼 면적은 적어도 하나의 실시예에서 동작 속도에 영향을 주지 않으면서 디커플링 캐패시턴스용으로 사용된다. 그러나, 저항기 구조물들을 커플링하기 위한 인접한 비아 구조물들 사이의 더 작은 거리는, 예를 들어, 도 9a 및 도 9b와 관련하여 기술된 바와 같이 여전히 다양한 실시예들의 범위 내에 속한다.
도 9a는 일부 실시예에 따른 IC 디바이스(900)의 개략적인 IC 레이아웃 다이어그램이고, 도 9b는 그 IC 디바이스(900)의 일부의 개략적인 회로 다이어그램이다.
도 9a에서, IC 디바이스(900)의 IC 레이아웃 다이어그램은, 셀 라이브러리로부터 검색되고 IC 레이아웃 다이어그램에 배치된 저항기 셀들(902, 904)을 포함한다. 저항기 셀들(902, 904)은 공통 에지(905)를 따라 서로 인접하도록 배치된다. 저항기 셀(902)의 개략적인 회로 다이어그램은 도 9b에 도시된다. 이 예시적인 구성에서, 저항기 셀들(902, 904)은 동일하다. 상이한 구성들을 갖는 저항기 셀들이 나란히 배치되는 다른 배열체들은 다양한 실시예들의 범위 내에 속한다.
저항기 구조물들(R81, R82) 사이에 4 개의 스페이서 트랜지스터들을 갖는 저항기 셀(802)과 비교하여, 도 9b의 저항기 셀(902)은 저항기 구조물들(R81, R82) 사이의 2 개의 스페이서 트랜지스터들(mn2, mn5)을 포함한다. 도 9a에 표시된 바와 같이, 이 예시적인 구성은 저항기 구조물들(R81, R82)을 다른 회로 요소들에 전기적으로 커플링하는 관통 비아 구조물들(VB1, VB2) 사이에서 2CPP의 중심간 거리를 생성한다. 일부 상황에서, 저항기 구조물들을 커플링하기 위한 인접한 비아 구조물들 사이의 거리가 감소하면, 제조 공정이 복잡해지지만, 칩이나 웨이퍼 상의 저항기들의 사이즈가 감소된다고 하는 점에서 유리하다. 도 9b의 예시적인 구성에서, 트랜지스터들(mn1, mn2, mn5, mn6)은 항상 OFF 상태에 있도록 전기적으로 커플링된다. 다른 구성들은 다양한 실시예들의 범위 내에 속한다. 예를 들어, 적어도 하나의 실시예에서, 트랜지스터들(mn1, mn2, mn5, mn6) 중 하나 이상은 플로팅 게이트 영역들을 갖도록 구성된다.
도 10은 일부 실시예에 따른 방법(1000)의 플로우차트이다. 적어도 하나의 실시예에서, 방법(1000)은 저항기 셀에 대한 레이아웃 다이어그램을 생성하는 것, 하나 이상의 저항기 셀을 포함하는 표준 셀 라이브러리를 구축하는 것, 또는 표준 셀 라이브러리로부터의 하나 이상의 저항기 셀을 사용하여 IC의 레이아웃 다이어그램을 생성하는 것 중 하나 이상에 대한 것이다.
일부 실시예에서, 방법(1000)의 하나 이상의 동작은 본 명세서에 기술된 하나 이상의 IC 디바이스를 형성하는 방법의 일부로서 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 자동 배치 및 라우팅(automated placement and routing)(APR) 방법의 일부로서 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 APR 시스템, 예를 들어, 도 12와 관련하여 기술된 EDA 시스템에 포함된 시스템에 의해 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 도 13과 관련하여 기술된 설계 하우스에서 수행되는 설계 절차의 일부로서 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 도 12와 관련하여 기술된 EDA 시스템의 프로세서와 같은 프로세서에 의해 실행된다. 일부 실시예에서, 본원에 기술된 방법(1000)의 하나 이상의 동작은 생략된다.
일부 실시예에서, 저항기 셀에 대한 레이아웃 다이어그램을 생성하고 및/또는 하나 이상의 저항기 셀을 포함하는 표준 셀 라이브러리를 구축하기 위한 공정은 동작들(1005, 1010, 1015, 1020) 중 하나 이상을 포함한다.
동작(1005)에서, 복수의 트랜지스터들을 구성하기 위해 복수의 활성 영역들 위에 복수의 게이트 영역들을 배열한다. 예를 들어, 도 1a 및 도 1b와 관련하여 기술된 바와 같이 트랜지스터들(M1, M2)을 구성하기 위해 활성 영역들(122, 124, 126) 위에 게이트 영역들(134, 136)을 배열한다. 추가 예들은 도 2a-도 2b, 도 3a-도 3b, 도 4a-도 4b, 및 도 5a-도 5b와 관련하여 기술된다.
동작(1010)에서, 복수의 활성 영역들 위에 제 1 금속 층을 배열하고, 복수의 활성 영역들 아래에 제 2 금속 층을 배열한다. 예를 들어, 도 1a 및 도 1b와 관련하여 기술된 바와 같이, 활성 영역들(122, 124, 126) 위에 M0 층(170)을 배열하고, 활성 영역들(122, 124, 126) 아래에 BM0 층(180)을 배열한다. 추가 예들은 도 2a-도 2b, 도 3a-도 3b, 도 4a-도 4b, 및 도 5a-도 5b와 관련하여 기술된다.
동작(1015)에서, 하나 이상의 활성 영역으로부터 적어도 하나의 저항기 구조물을 구성하고, 적어도 하나의 저항기 구조물은 제 1 금속 층 및 제 2 금속 층에 상응하게 전기적으로 커플링되는 대향 단부들을 갖는다. 예를 들어, 도 1a 및 도 1b와 관련하여 기술된 바와 같이, 저항기 구조물(R)은 활성 영역(124)으로부터 구성된다. 저항기 구조물(R)의 대향 단부들(125, 127)은 활성 영역(124)의 대향 표면들(128, 129)에 의해 정의되고, M0 층(170) 및 BM0 층(180)에 전기적으로 커플링되도록 구성된다. 전면측 상에서, M0 층(170) 내의 M0 도전성 패턴(171)으로부터 저항기 구조물(R)로의 전기적 접속물은 MD 컨택 구조물(144) 및 VD 비아 구조물(150)을 포함한다. 후면측 상에서, BM0 층(180) 내의 BM0 도전성 패턴(182)으로부터 저항기 구조물(R)로의 전기적 접속물은 VB 관통 비아 구조물(160)을 포함한다. 예를 들어, 도 2a-도 2b, 도 3a-도 3b, 도 4a-도 4b, 도 5a-도 5b, 도 6b-도 6d와 관련하여 기술된 바와 같이, 하나 이상의 저항기 구조물이 구성되고 및/또는 하나 이상의 내부 접속물이 결정된다.
동작(1020)에서, 하나 이상의 저항기 구조물을 갖는 생성된 레이아웃 다이어그램을 비 일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리 내에 저항기 셀로서 저장한다. 일부 실시예에서, 다양한 저항기 셀들이 도 6a 내지 도 6d와 관련하여 기술된 바와 같이, 생성되고 표준 셀 라이브러리 내에 저장된다.
일부 실시예에서, 표준 셀 라이브러리로부터의 하나 이상의 저항기 셀을 사용하여 IC 디바이스의 레이아웃 다이어그램을 생성하는 공정은 동작들(1025, 1030, 1035, 1040) 중 하나 이상을 포함한다.
동작(1025)에서, IC 디바이스에 구현될 저항기의 단자 단부들이 IC 디바이스의 전면측 또는 후면측 상에 있는지에 기반하여, 비 일시적 컴퓨터 판독 가능 매체 상의 셀 라이브러리로부터 저항기 셀을 선택한다. 예를 들어, 도 7a 및 도 7b와 관련하여 기술된 바와 같이, 구현될 저항기(R71)는 IC 디바이스의 후면측 상의 VDD에 전기적으로 커플링된 하나의 단자와 전면측 상의 소스/드레인 영역에 전기적으로 커플링된 다른 단자를 가지고 있기 때문에, 홀수 개의 저항기 구조물들을 갖는 저항기 셀, 예컨대, 600A가 라이브러리로부터 선택된다. 추가 예들은 도 7c 및 도 7d와 관련하여 기술된다.
동작(1030)에서, 구현될 저항기의 저항에 기반하여, 선택된 저항기 셀의 인스턴스들의 수 및/또는 선택된 저항기 셀의 인스턴스들 사이의 접속물들의 수를 결정한다. 예를 들어, 도 7a 및 도 7b와 관련하여 기술된 바와 같이, 구현될 저항기(R71)는 50 옴의 저항을 갖는 반면, 선택된 저항기 셀(600A)의 각 저항기 구조물은 500 옴의 저항을 가지기 때문에, 의도한 50 옴의 저항을 획득하기 위해 저항기 셀(600A)의 10 개의 인스턴스들을 전기적으로 병렬로 커플링하도록 결정된다. 추가 예들은 도 7c 및 도 7d와 관련하여 기술된다.
동작(1035)에서, 예를 들어, 도 7b와 관련하여 기술된 바와 같이, 선택된 저항기 셀의 인스턴스들 및/또는 접속물들의 결정된 수에 기반하여 배치 및 라우팅 동작을 수행한다. 추가 예들은 도 7c 및 도 7d와 관련하여 기술된다.
동작(1040)에서, 비 일시적 컴퓨터 판독 가능 매체 상에 생성된 IC 레이아웃 다이어그램을 저장한다.
동작(1045)에서, 생성된 IC 레이아웃 다이어그램에 기반하여, 예를 들어, 도 13과 관련하여 기술된 바와 같이, IC의 층에서 반도체 마스크 또는 컴포넌트 중 적어도 하나를 제조한다. 적어도 하나의 실시예에서, 동작(1045)는 생략된다.
적어도 하나의 실시예에서, 방법(1000)의 모든 동작들은 사용자 입력 또는 개입없이 자동으로 수행된다.
일부 실시예에서, 기술된 하나 이상의 셀, IC 디바이스들, 및 방법들은 평면 트랜지스터 기술, FINFET 기술, 나노시트 FET 기술, 또는 나노와이어 FET 기술 등을 포함하지만 이에 제한되지는 않는 다양한 타입의 트랜지스터 또는 디바이스 기술들에 적용 가능하다.
도 11은 일부 실시예에 따라, IC 디바이스를 제조하는 방법(1100)의 플로우차트이다. 적어도 하나의 실시예에서, IC 디바이스는 방법(1000)에 의해 생성된 IC 레이아웃 다이어그램에 기반하여 제조 방법(1100)에 따라 제조된다.
동작(1105)에서, 기판의 제 1 측 상에 활성 영역을 형성한다. 예를 들어, 도 1a와 관련하여 기술된 바와 같이, 활성 영역(124)은 기판(110)의 제 1 측(111) 위에 형성된다. 활성 영역(124)은 본원에 기술된 바와 같이 저항기 구조물(R)로서 구성된다.
일부 실시예에서, 기판은 반도체 재료(예컨대, 실리콘, 도핑된 실리콘, GaAs, 또는 다른 반도체 재료)이다. 일부 실시예에서, 기판은 P 도핑된 기판이다. 일부 실시예에서, 기판은 N 도핑된 기판이다. 일부 실시예에서, 기판은 IC가 제조되는 반도체 재료(예컨대, 다이아몬드, 사파이어, 알루미늄 산화물(Al2O3) 등)와는 다른 강성 결정질 재료이다. 일부 실시예에서, N 타입 및 P 타입 도펀트들은 각각 N 웰들 및 P 웰들을 형성하기 위해 기판에 첨가된다. 일부 실시예에서, 도펀트들은, 예를 들어, 이온 주입 툴에 의해 기판에 첨가된다. 일부 실시예에서, 격리 구조물들은 건식 또는 플라즈마 에칭 공정으로 기판 내에 트렌치들을 에칭한 다음, 유전체 재료, 예컨대, 실리콘 산화물 또는 스핀 온 글래스(spin on glass)로 트렌치들을 충전함으로써 인접한 P 웰들과 N 웰들 사이에 형성된다. 저항기 구조물(R)로서 구성된 활성 영역(124)을 포함하는 활성 영역들은, 예컨대, 이온 주입에 의해 P 웰들 및 N 웰들 위에 형성된다.
일부 실시예에서, 게이트 영역들은 활성 영역들 위에 형성되어, 회로 요소들 또는 트랜지스터들을 형성한다. 일부 실시예에서, 게이트 산화물이 활성 영역 위에 퇴적된 다음, 도전성 게이트 전극이 게이트 산화물 위에 퇴적되어 게이트 영역을 형성한다. 게이트 산화물의 예시적인 재료들은 HfO2, 또는 ZrO2, 등을 포함한다. 게이트 전극의 예시적인 재료들은 폴리실리콘, 또는 금속 등을 포함한다.
일부 실시예에서, 활성 영역들 및 게이트 영역들에 대한 컨택들이 형성된다. 예를 들어, 층간 유전체(ILD) 층은, 게이트 영역들을 형성한 후 기판 위에 퇴적된다. 그 후, 활성 영역들 및 게이트 영역들에 대응하는 부분들에서 ILD 층이 에칭되고, 에칭된 부분들은 금속과 같은 도전성 재료로 충전되어, 저항기 구조물(R)로서 구성된 활성 영역(124)에 전기적 접속물을 제공하는 컨택 구조물(144) 및 비아 구조물(150)을 포함하는, 하나 이상의 MD 컨택 구조물 및/또는 비아 구조물을 형성한다.
동작(1110)에서, 활성 영역 위의 제 1 금속 층 내에, 저항기 구조물로서 구성된 활성 영역에 전기적으로 커플링되는 제 1 도전성 패턴을 형성한다. 예를 들어, 도 1a 및 도 1b에 기술된 바와 같이, 활성 영역(124) 위의 M0 층(170) 내의 도전성 패턴(171)이 활성 영역(124)과 전기적으로 커플링되도록 형성된다.
일부 실시예에서, 전면측 금속화 공정이 수행된다. 예를 들어, M0 층은 MD 컨택 구조물들 및/또는 비아 구조물들 위에 퇴적되고, 이전 동작들에서 형성된 다양한 회로 요소들 또는 트랜지스터들에 대한 다양한 인터커넥트들을 정의하도록 패터닝된다. 도전성 패턴(171)은 M0 층 내에서 다른 인터커넥트들과 함께, 미리 형성된 컨택 구조물(144) 및 비아 구조물(150)을 통해 저항기 구조물(R)로서 구성된 활성 영역(124)에 커플링되도록 형성된다. 적어도 하나의 실시예에서, 기술된 전면측 금속화 공정은, 다수의 전면측 비아 층들에 의해 접속되는 다양한 전면측 금속 층들을 형성하여, 제조되는 IC 내의 다양한 접속물들 및/또는 IC 디바이스 외부의 다른 장비와의 외부 접속물들을 정의하기 위해, 다수의 횟수로 반복된다. 적어도 하나의 실시예에서, 도전성 패턴(171)은 M0 층과는 다른 전면측 금속 층 내에 형성된다.
동작(1115)에서, 제 2 측으로부터 기판을 관통하여, 저항기 구조물로서 구성된 활성 영역과 전기적으로 접촉하는 제 1 측으로 연장되는 관통 비아 구조물을 형성한다. 예를 들어, 도 1a와 관련하여 기술된 바와 같이, 제 2 측(112)으로부터 기판(110)을 관통하여, 저항기 구조물(R)로서 구성된 활성 영역(124)과 전기적으로 접촉하는 제 1 측(111)으로 연장되는 관통 비아 구조물(160)을 형성한다.
일부 실시예에서, 전면측 상에 대한 기술된 금속화 공정 후에, 기판은 거꾸로 뒤집혀 접착제를 통해 캐리어에 본딩되어 기판의 후면측을 노출시킨다. 기판의 후면측 상의 두께 부분은, 예를 들어, 에칭 또는 기계적 연삭 공정에 의해 제거된다. 후면측 비아 구조물들은, 예를 들어, 나중에 형성될 전력 레일들에 대한 전력 접속물들을 형성하기 위해 접지 기판을 관통하여 다양한 위치에 연장되도록 형성된다. 관통 비아 구조물(160)은 이 동작에서 다른 후면측 비아 구조물들과 함께 형성된다.
동작(1120)에서, 기판의 제 2 측 아래의 제 2 금속 층 내에, 관통 비아 구조물에 전기적으로 커플링되는 제 2 도전성 패턴을 형성한다. 예를 들어, 도 1a 및 도 1b와 관련하여 기술된 바와 같이, 기판(110)의 제 2 측(112) 아래의 BM0 층(180) 내에는, 관통 비아 구조물(160)과 전기적으로 커플링되도록 도전성 패턴(182)이 형성된다.
일부 실시예에서, 후면측 비아 구조물의 형성 후에, 후면측 금속화 공정이 수행된다. 예를 들어, BM0 층은 관통 비아 구조물(160) 및 다른 후면측 비아 구조물 위에 퇴적되고, 후면측 비아 구조물들에 대한 다양한 후면측 인터커넥트들을 정의하도록 패터닝된다. 예시적인 후면측 인터커넥트들은 하나 이상의 전력 공급 전압의 전력 레일을 포함한다. 도전성 패턴(182)은 관통 비아 구조물(160)에 커플링되도록 다른 후면측 인터커넥트들과 함께 BM0 층 내에 형성된다. 적어도 하나의 실시예에서, 기술된 후면측 금속화 공정은, 다수의 후면측 비아 층들에 의해 접속된 다양한 후면측 금속 층들을 형성하여, 예를 들어, 외부 회로부 또는 전력 소스에 대한 IC 디바이스의 접속물들을 정의하기 위해, 다수의 횟수로 반복된다. 적어도 하나의 실시예에서, BM0 도전성 패턴(182)은 BM0 층과는 다른 후면측 금속 층 내에 형성된다. 후면측 금속화 공정이 완료되면, 캐리어가 기판에서 제거되고, 후속 공정, 예컨대, 싱귤레이션 및/또는 패키징이 이어진다.
기술된 방법은 예시적인 동작들을 포함하지만, 반드시 도시된 순서대로 수행될 필요는 없다. 본 개시 내용의 실시예들의 사상 및 범위에 따라 단계들이 적절하게 추가, 대체, 순서 변경 및/또는 제거될 수 있다. 상이한 피처들 및/또는 상이한 실시예들을 결합하는 실시예들은 본 개시 내용의 범위 내에 속하며, 본 개시 내용을 검토한 후 본 기술 분야의 통상의 기술자에게 명백할 것이다.
일부 실시예에서, 위에서 논의된 적어도 하나의 방법(들)은 적어도 하나의 EDA 시스템에 의해 전체적으로 또는 부분적으로 수행된다. 일부 실시예에서, EDA 시스템은 아래에서 논의되는 IC 제조 시스템의 설계 하우스의 일부로서 사용 가능하다.
도 12는 일부 실시예에 따른 전자 설계 자동화(EDA) 시스템(1200)의 블럭 다이어그램이다.
일부 실시예에서, EDA 시스템(1200)은 APR 시스템을 포함한다. 레이아웃 다이어그램들을 설계하는 본원에 기술된 방법들은 하나 이상의 실시예에 따른 와이어 라우팅 배열체를 나타내며, 예를 들어, 일부 실시예에 따른 EDA 시스템(1200)을 사용하여 구현 가능하다.
일부 실시예에서, EDA 시스템(1200)은 하드웨어 프로세서(1202) 및 비 일시적 컴퓨터 판독 가능 저장 매체(1204)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(1204)는, 특히, 컴퓨터 프로그램 코드(1206), 즉, 실행 가능한 인스트럭션들의 세트로 인코딩되며, 즉, 이를 저장한다. 하드웨어 프로세서(1202)에 의한 인스트럭션들(1206)의 실행은 하나 이상의 실시예에 따라 본원에 기술된 방법들(이하, 언급된 공정들 및/또는 방법들)의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(1202)는 버스(1208)를 통해 컴퓨터 판독 가능 저장 매체(1204)에 전기적으로 커플링된다. 프로세서(1202)는 또한 버스(1208)에 의해 I/O 인터페이스(1210)에 전기적으로 커플링된다. 네트워크 인터페이스(1212)는 또한 버스(1208)를 통해 프로세서(1202)에 전기적으로 접속된다. 네트워크 인터페이스(1212)는 네트워크(1214)에 접속되며, 그에 따라 프로세서(1202) 및 컴퓨터 판독 가능 저장 매체(1204)는 네트워크(1214)를 통해 외부 요소에 접속할 수 있다. 프로세서(1202)는, 시스템(1200)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 데 사용될 있도록 하기 위해, 컴퓨터 판독 가능 저장 매체(1204)에 인코딩된 컴퓨터 프로그램 코드(1206)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1202)는 중앙 처리 유닛(central processing unit)(CPU), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(application specific integrated circuit)(ASIC), 및/또는 적합한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1204)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(1204)는 반도체 또는 솔리드 스테이트 메모리(semiconductor or solid- state memory), 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크, 및/또는 광 디스크를 포함한다. 광 디스크들을 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1204)는 컴팩트 디스크 판독 전용 메모리(compact disk-read only memory)(CD-ROM), 컴팩트 디스크 판독/기입(compact disk-read/write)(CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc)(DVD)를 포함한다.
하나 이상의 실시예에서, 저장 매체(1204)는 시스템(1200)(여기서 이러한 실행은 (적어도 부분적으로) EDA 툴을 나타냄)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 데 사용될 수 있도록 구성된 컴퓨터 프로그램 코드(1206)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1204)는 또한 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 가능하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(1204)는 본원에 개시된 바와 같은 표준 셀들을 포함하는 표준 셀들의 라이브러리(1207)를 저장한다.
EDA 시스템(1200)은 I/O 인터페이스(1210)를 포함한다. I/O 인터페이스(1210)는 외부 회로에 커플링된다. 하나 이상의 실시예에서, I/O 인터페이스(1210)는 정보 및 커맨드들을 프로세서(1202)에 통신하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치스크린, 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(1200)은 또한 프로세서(1202)에 커플링된 네트워크 인터페이스(1212)를 포함한다. 네트워크 인터페이스(1212)는 시스템(1200)이 하나 이상의 다른 컴퓨터 시스템이 접속되어 있는 네트워크(1214)와 통신할 수 있게 한다. 네트워크 인터페이스(1212)는 블루투스(BLUETOOTH), WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 이더넷(ETHERNET), USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 둘 이상의 시스템들(1200)에서 구현된다.
시스템(1200)은 I/O 인터페이스(1210)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1210)를 통해 수신된 정보는 하나 이상의 인스트럭션, 데이터, 설계 규칙들, 표준 셀들의 라이브러리들, 및/또는 프로세서(1202)에 의한 처리를 위한 다른 파라미터들을 포함한다. 정보는 버스(1208)를 통해 프로세서(1202)로 전송된다. EDA 시스템(1200)은 I/O 인터페이스(1210)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI))(1242)로서의 컴퓨터 판독 가능 매체(1204)에 저장된다.
일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 EDA 시스템(1200)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 표준 셀들을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO®와 같은 툴, 또는 다른 적합한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예에서, 공정들은 비 일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 기능으로서 실현된다. 비 일시적 컴퓨터 판독 가능 기록 매체의 예들은 외부/착탈식 및/또는 내부/내장 스토리지 또는 메모리 유닛, 예컨대, DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함하지만, 이에 제한되는 것은 아니다.
도 13은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(1300) 및 이와 연관된 IC 제조 흐름의 블럭 다이어그램이다. 일부 실시예에서, 레이아웃 다이어그램에 기반하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나는 제조 시스템(1300)을 사용하여 제조된다.
도 13에서, IC 제조 시스템(1300)은 설계, 개발, 및 제조 사이클에서 서로 상호 작용하는 설계 하우스(1320), 마스크 하우스(1330), 및 IC 제조업체/제조자("팹(fab)")(1350)와 같은 엔티티들, 및/또는 IC 디바이스(1360)의 제조와 관련된 서비스들을 포함한다. 시스템(1300)의 엔티티들은 통신 네트워크에 의해 접속된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공 및/또는 이들로부터 서비스를 수신한다. 일부 실시예에서, 설계 하우스(1320), 마스크 하우스(1330), 및 IC 팹(1350) 중 둘 이상은 단일 대기업에 의해 소유된다. 일부 실시예에서, 설계 하우스(1320), 마스크 하우스(1330), 및 IC 팹(1350) 중 둘 이상은 공통 시설 내에 공존하고, 공통 리소스들을 사용한다.
설계 하우스(또는 설계 팀)(1320)는 IC 설계 레이아웃 다이어그램(1322)을 생성한다. IC 설계 레이아웃 다이어그램(1322)은 IC 디바이스(1360)를 위해 설계된 다양한 기하학적 구조 패턴들을 포함한다. 기하학적 구조 패턴들은 제조될 IC 디바이스(1360)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 결합되어 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(1322)의 일부는 반도체 기판(예를 들어, 실리콘 웨이퍼) 내에 형성될 다양한 IC 피처들, 예를 들어, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속물의 금속 라인들 또는 비아들, 및 본딩 패드들을 위한 개구부들과, 반도체 기판 상에 배치된 다양한 재료 층들을 포함한다. 설계 하우스(1320)는 IC 설계 레이아웃 다이어그램(1322)을 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 하나 이상의 로직 설계, 물리적 설계, 또는 배치 및 라우팅 동작을 포함한다. IC 설계 레이아웃 다이어그램(1322)은 기하학적 구조 패턴들의 정보를 갖는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(1322)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1330)는 데이터 준비(1332) 및 마스크 제조(1344)를 포함한다. 마스크 하우스(1330)는 IC 설계 레이아웃 다이어그램(1322)을 사용하여, IC 설계 레이아웃 다이어그램(1322)에 따른 IC 디바이스(1360)의 다양한 층들을 제조하는 데 사용될 하나 이상의 마스크(1345)를 제조한다. 마스크 하우스(1330)는 IC 설계 레이아웃 다이어그램(1322)이 대표 데이터 파일(representative data file)("RDF")로 변환되는 마스크 데이터 준비(1332)를 수행한다. 마스크 데이터 준비(1332)는 RDF를 마스크 제조(1344)에 제공한다. 마스크 제조(1344)는 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(1345) 또는 반도체 웨이퍼(1353)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(1322)은 마스크 라이터의 특정 특성들 및/또는 IC 팹(1350)의 요구 사항을 준수하기 위해 마스크 데이터 준비(1332)에 의해 조작된다. 도 13에서, 마스크 데이터 준비(1332) 및 마스크 제조(1344)는 별도의 요소들로서 도시되어 있다. 일부 실시예에서, 마스크 데이터 준비(1332) 및 마스크 제조(1344)는 총칭하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1332)는, 리소그래피 강화 기법들을 사용하여 회절, 간섭, 다른 공정 영향 등으로부터 발생할 수 있는 것과 같은 이미지 에러들을 보상하는 광학 근접 보정(optical proximity correction)(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1322)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(1332)는 오프축 조명(off-axis illumination), 서브-해상도 지원 피처들(sub-resolution assist features), 위상 시프팅 마스크들, 다른 적합한 기법들 등, 또는 이들의 조합들과 같은 추가 해상도 강화 기법들(resolution enhancement techniques)(RET)을 포함한다. 일부 실시예에서, OPC를 역 이미징(inverse imaging) 문제로 취급하는 역 리소그래피 기술(inverse lithography technology)(ILT)이 또한 사용된다.
일부 실시예에서, 마스크 데이터 준비(1332)는, 충분한 마진들을 보장하여 반도체 제조 공정들 등에서의 가변성을 보상하는 특정 기하학적 구조 및/또는 접속 제한 사항들을 포함하는 마스크 생성 규칙들의 세트를 사용하여, OPC에서의 공정들을 겪은 IC 설계 레이아웃 다이어그램(1322)을 체킹하는 마스크 규칙 체커(mask rule checker)(MRC)를 포함한다. 일부 실시예에서, MRC는 마스크 제조(1344) 동안의 한계를 보상하기 위해 IC 설계 레이아웃 다이어그램(1322)을 수정하며, 이는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있다.
일부 실시예에서, 마스크 데이터 준비(1332)는 IC 디바이스(1360)를 제조하기 위해 IC 팹(1350)에 의해 구현될 공정을 시뮬레이션하는 리소그래피 공정 체킹(lithography process checking)(LPC)을 포함한다. LPC는 IC 설계 레이아웃 다이어그램(1322)에 기반하여 이러한 공정을 시뮬레이션하여 IC 디바이스(1360)와 같은 시뮬레이션된 제조 디바이스를 생성한다. LPC 시뮬레이션에서의 공정 파라미터들은 IC 제조 사이클의 다양한 공정들과 연관된 파라미터들, IC를 제조하는 데 사용되는 툴들과 연관된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus)("DOF"), 마스크 에러 강화 팩터(mask error enhancement factor)("MEEF"), 다른 적합한 팩터들 등 또는 이들의 조합들과 같은 다양한 팩터들을 고려한다. 일부 실시예에서, 시뮬레이션되는 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙들을 충족시키기에 충분한 형상을 갖지 않으면, OPC 및/또는 MRC는 IC 설계 레이아웃 다이어그램(1322)을 추가로 개선하기 위해 반복된다.
마스크 데이터 준비(1332)에 대한 전술한 설명은 명확성을 위해 단순화되었다는 것을 이해해야 한다. 일부 실시예에서, 데이터 준비(1332)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(1322)을 수정하기 위한 로직 연산(logic operation)(LOP)과 같은 추가 피처들을 포함한다. 또한, 데이터 준비(1332) 동안 IC 설계 레이아웃 다이어그램(1322)에 적용된 공정들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1332) 후 그리고 마스크 제조(1344) 동안, 수정된 IC 설계 레이아웃 다이어그램(1322)에 기반하여 마스크(845) 또는 마스크들(845)의 그룹이 제조된다. 일부 실시예에서, 마스크 제조(1344)는 IC 설계 레이아웃 다이어그램(1322)에 기반하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자 빔(e-빔(beam)) 또는 다수의 e-빔들의 메커니즘은 수정된 IC 설계 레이아웃 다이어그램(1322)에 기반하여 마스크(포토마스크 또는 레티클)(1345) 상에 패턴을 형성하는 데 사용된다. 마스크(1345)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(1345)는 이진 기술(binary technology)을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 감광성 재료 층(예컨대, 포토레지스트)을 노광시키는 데 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고, 투명 영역들을 통해 투과한다. 일 예에서, 마스크(1345)의 이진 마스크 버전은 투명 기판(예컨대, 용융 석영), 및 이진 마스크의 불투명 영역들에서 코팅된 불투명 재료(예컨대, 크롬)를 포함한다. 다른 예에서, 마스크(1345)는 위상 시프트 기술을 사용하여 형성된다. 마스크(1345)의 위상 시프트 마스크(phase shift mask)(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(1344)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(1353)에 다양한 도핑 영역들을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼(1353)에 다양한 에칭 영역들을 형성하기 위한 에칭 공정, 및/또는 다른 적합한 공정들에서 사용된다.
IC 팹(1350)은 다양한 상이한 IC 제품을 제조하기 위한 하나 이상의 제조 시설을 포함하는 IC 제조 사업장이다. 일부 실시예에서, IC 팹(1350)은 반도체 파운드리(semiconductor foundry)이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제조를 위한 제조 시설(프론트 엔드 오브 라인(front-end-of-line)(FEOL) 제조)일 수 있는 반면, 제 2 제조 시설은 IC 제품들의 상호 접속물 및 패키징을 위한 백 엔드 제조(백 엔드 오브 라인(back-end-of-line)(BEOL) 제조)를 제공할 수 있으며, 그리고 제 3 제조 시설은 파운드리 사업장을 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1350)은, IC 디바이스(1360)가 마스크(들), 예컨대, 마스크(1345)에 따라 제조되도록, 반도체 웨이퍼(1353)에 대한 다양한 제조 동작들을 실행하도록 구성된 제조 툴들(1352)을 포함한다. 다양한 실시예들에서, 제조 툴들(1352)은 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코터, 공정 챔버, 예컨대, CVD 챔버 또는 LPCVD 노, CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본원에서 논의된 바와 같이 하나 이상의 적합한 제조 공정을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1350)은 마스크 하우스(1330)에 의해 제조된 마스크(들)(1345)를 사용하여 IC 디바이스(1360)를 제조한다. 따라서, IC 팹(1350)은 IC 설계 레이아웃 다이어그램(1322)을 적어도 간접적으로 사용하여 IC 디바이스(1360)를 제조한다. 일부 실시예에서, 반도체 웨이퍼(1353)는 IC 디바이스(1360)를 형성하기 위해 마스크(들)(1345)를 사용하는 IC 팹(1350)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃 다이어그램(1322)에 적어도 간접적으로 기반하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1353)는 실리콘 기판 또는 그 위에 재료 층들이 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1353)는 (이후의 제조 단계들에서 형성되는) 다양한 도핑 영역들, 유전체 피처들, 다중 레벨 인터커넥트들 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예컨대, 도 13의 시스템(1300)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항들은, 예컨대, 2016년 2월 9일에 등록된 미국 특허 번호 제9,256,709호, 2015년 10월 1일에 공개된 미국 특허 공개 번호 제20150278429호, 2014년 2월 6일 공개된 미국 특허 공개 번호 제20140040838호, 및 2007년 8월 21일에 등록된 미국 특허 번호 제7,260,442호에서 찾을 수 있고, 이들 각각의 전체 내용은 본원에 참고로 포함된다.
일부 실시예에서, 집적 회로(IC) 디바이스는 기판, 제 1 활성 영역, 제 1 및 제 2 도전성 패턴, 및 제 1 관통 비아 구조물을 포함한다. 기판은 대향하는 제 1 및 제 2 측들을 갖는다. 제 1 활성 영역은 기판의 제 1 측 위에 있다. 제 1 도전성 패턴은 제 1 활성 영역 위에 있고 이에 전기적으로 커플링된다. 제 1 관통 비아 구조물은 제 2 측으로부터 기판을 관통하여 제 1 활성 영역과 전기적으로 접촉하는 제 1 측으로 연장된다. 제 2 도전성 패턴은 기판의 제 2 측 아래에 있고, 제 1 관통 비아 구조물에 전기적으로 커플링된다.
일부 실시예에서, 집적 회로(IC) 디바이스는 복수의 활성 영역들, 복수의 활성 영역들 위의 복수의 게이트 영역들, 복수의 활성 영역들 위의 제 1 금속 층, 복수의 활성 영역들 아래의 제 2 금속 층, 및 적어도 하나의 저항기 구조물을 포함한다. 복수의 게이트 영역들과 복수의 활성 영역들은 함께 복수의 트랜지스터들로서 구성된다. 적어도 하나의 저항기 구조물의 각각은 복수의 활성 영역들 사이의 활성 영역을 포함하고, 제 1 금속 층 및 제 2 금속 층에 상응하게 전기적으로 커플링되는 대향 단부들을 갖는다.
일부 실시예에서, 방법은 기판의 제 1 측 위에 활성 영역을 형성하는 단계를 포함한다. 기판은 제 1 측의 반대편의 제 2 측을 갖는다. 활성 영역 위의 제 1 금속 층 내에, 활성 영역에 전기적으로 커플링되는 제 1 도전성 패턴이 형성된다. 관통 비아 구조물은 제 2 측으로부터 기판을 관통하여, 활성 영역과 전기적으로 접촉하는 제 1 측으로 연장되도록 형성된다. 기판의 제 2 측 아래의 제 2 금속 층 내에, 관통 비아 구조물에 전기적으로 커플링되는 제 2 도전성 패턴이 형성된다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 집적 회로(IC) 디바이스에 있어서,
대향하는 제 1 측 및 제 2 측을 갖는 기판;
상기 기판의 제 1 측 위의 제 1 활성 영역;
상기 제 1 활성 영역 위에 있으며 상기 제 1 활성 영역에 전기적으로 커플링된 제 1 도전성 패턴;
상기 제 2 측으로부터 상기 기판을 관통하여, 상기 제 1 활성 영역과 전기적으로 접촉하는 상기 제 1 측으로 연장되는 제 1 관통 비아 구조물; 및
상기 기판의 제 2 측 아래에 있으며 상기 제 1 관통 비아 구조물에 전기적으로 커플링되는 제 2 도전성 패턴
을 포함하는, IC 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제 1 활성 영역은 저항기 구조물로서 구성되는 것인, IC 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제 2 도전성 패턴은 전력 공급 전압 레일을 포함하는 것인, IC 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제 1 도전성 패턴은 금속-제로 층 내에 있고,
상기 제 2 도전성 패턴은 후면측 금속-제로 층 내에 있는 것인, IC 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제 1 활성 영역 위에 있으며 상기 제 1 활성 영역과 전기적으로 접촉하는 컨택 구조물을 더 포함하고, 상기 컨택 구조물은 상기 제 1 도전성 패턴에 전기적으로 커플링되고,
상기 컨택 구조물 및 상기 제 1 관통 비아 구조물은 상기 제 1 활성 영역의 대응하는 대향 표면들과 직접 접촉하는 것인, IC 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제 1 활성 영역 위에 있으며 상기 제 1 활성 영역과 전기적으로 접촉하는 컨택 구조물; 및
상기 제 1 도전성 패턴과 상기 컨택 구조물 사이에 연장되며 상기 제 1 도전성 패턴을 상기 컨택 구조물에 전기적으로 커플링하는 비아 구조물
을 더 포함하고,
상기 제 1 측으로부터 상기 제 2 측으로의 상기 기판의 두께 방향에 따른 평면도에서, 상기 제 1 도전성 패턴, 상기 비아 구조물, 상기 컨택 구조물, 상기 제 1 활성 영역, 상기 제 1 관통 비아 구조물, 및 상기 제 2 도전성 패턴은 서로 중첩하는 것인, IC 디바이스.
실시예 7. 실시예 1에 있어서,
상기 기판의 제 1 측 위의 복수의 활성 영역들 ― 상기 복수의 활성 영역들은 상기 제 1 활성 영역을 포함함 ―; 및
상기 복수의 활성 영역들 위에 있는 복수의 게이트 영역들
을 더 포함하고,
상기 복수의 게이트 영역들과 상기 복수의 활성 영역들은 함께 복수의 트랜지스터들로서 구성되고,
상기 복수의 트랜지스터들은 상기 제 1 활성 영역의 대향 측들 상의 한 쌍의 제 1 인접 트랜지스터들을 포함하고,
상기 제 1 인접 트랜지스터들은
항상 OFF 상태에 있도록 전기적으로 커플링되거나, 또는
대응하는 게이트 영역들이 플로팅 상태가 되도록 하는 것인, IC 디바이스.
실시예 8. 실시예 7에 있어서,
상기 제 2 측으로부터 상기 기판을 관통하여, 상기 복수의 활성 영역들 중 제 2 활성 영역과 전기적으로 접촉하는 상기 제 1 측으로 연장되는 제 2 관통 비아 구조물을 더 포함하고,
상기 제 1 활성 영역과 상기 제 2 활성 영역은 상기 제 1 도전성 패턴 및 상기 제 2 도전성 패턴 중 적어도 하나를 통해 서로 전기적으로 커플링되고,
상기 복수의 트랜지스터들은 상기 제 2 활성 영역의 대향 측들 상의 한 쌍의 제 2 인접 트랜지스터들을 더 포함하고,
상기 제 1 인접 트랜지스터들 및 상기 제 2 인접 트랜지스터들은
항상 OFF 상태에 있도록 전기적으로 커플링되거나, 또는
대응하는 게이트 영역들이 플로팅 상태가 되도록 하는 것인, IC 디바이스.
실시예 9. 실시예 8에 있어서,
상기 복수의 트랜지스터들은 상기 한 쌍의 제 1 인접 트랜지스터들과 상기 한 쌍의 제 2 인접 트랜지스터들 사이의 적어도 하나의 제 3 트랜지스터를 더 포함하고,
상기 제 1 인접 트랜지스터들, 상기 제 2 인접 트랜지스터들, 및 상기 적어도 하나의 제 3 트랜지스터는
항상 OFF 상태에 있도록 전기적으로 커플링되거나, 또는
대응하는 게이트 영역들이 플로팅 상태가 되도록 하는 것인, IC 디바이스.
실시예 10. 실시예 1에 있어서,
상기 기판의 제 1 측 위의 복수의 활성 영역들 ― 상기 복수의 활성 영역들은 상기 제 1 활성 영역 및 제 2 활성 영역을 포함함 ―;
상기 복수의 활성 영역들 위의 복수의 게이트 영역들; 및
상기 제 2 측으로부터 상기 기판을 관통하여, 상기 제 2 활성 영역과 전기적으로 접촉하는 상기 제 1 측으로 연장되는 제 2 관통 비아 구조물
을 더 포함하고,
상기 제 1 활성 영역과 상기 제 2 활성 영역은 상기 제 1 도전성 패턴 또는 상기 제 2 도전성 패턴 중 적어도 하나를 통해 서로 전기적으로 커플링되며,
상기 복수의 게이트 영역들과 상기 복수의 활성 영역들은 함께 복수의 트랜지스터들로서 구성되고,
상기 복수의 트랜지스터들은
상기 제 1 활성 영역의 대향 측들 상의 한 쌍의 인접한 제 1 및 제 2 트랜지스터들 ― 상기 제 2 트랜지스터는 상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 있음 ―,
상기 제 2 활성 영역의 대향 측들 상의 한 쌍의 인접한 제 3 및 제 4 트랜지스터들 ― 상기 제 3 트랜지스터는 상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 있음 ―, 및
상기 제 2 트랜지스터와 상기 제 3 트랜지스터 사이의 적어도 하나의 제 5 트랜지스터를 포함하고,
상기 제 1 트랜지스터와 상기 제 4 트랜지스터는 항상 OFF 상태에 있도록 전기적으로 커플링되고,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 대응하는 게이트 영역들이 플로팅 상태가 되도록 하며,
상기 적어도 하나의 제 5 트랜지스터는 캐패시터에 전기적으로 커플링되는 것인, IC 디바이스.
실시예 11. 집적 회로(IC) 디바이스에 있어서,
복수의 활성 영역들;
상기 복수의 활성 영역들 위의 복수의 게이트 영역들 ― 상기 복수의 게이트 영역들과 상기 복수의 활성 영역들은 함께 복수의 트랜지스터들로서 구성됨 ―;
상기 복수의 활성 영역들 위의 제 1 금속 층;
상기 복수의 활성 영역들 아래의 제 2 금속 층; 및
적어도 하나의 저항기 구조물
을 포함하고,
각각의 저항기 구조물은 상기 복수의 활성 영역들 중의 활성 영역을 포함하고, 상기 제 1 금속 층 및 상기 제 2 금속 층에 상응하게 전기적으로 커플링된 대향 단부들을 갖는 것인, IC 디바이스.
실시예 12. 실시예 11에 있어서,
상기 복수의 트랜지스터들은 상기 적어도 하나의 저항기 구조물의 상기 활성 영역의 대향 측들 상의 한 쌍의 인접한 트랜지스터들을 포함하고,
상기 인접한 트랜지스터들은 상기 적어도 하나의 저항기 구조물의 상기 활성 영역 내의 소스/드레인 영역들을 가지며,
상기 인접한 트랜지스터들은
항상 OFF 상태에 있도록 전기적으로 커플링되거나, 또는
대응하는 게이트 영역들이 플로팅 상태가 되도록 하는 것인, IC 디바이스.
실시예 13. 실시예 11에 있어서,
상기 적어도 하나의 저항기 구조물은 복수의 저항기 구조물들을 포함하고,
상기 복수의 저항기 구조물들 중 인접한 저항기 구조물들은 상기 복수의 트랜지스터들 중 적어도 2 개의 트랜지스터들에 의해 이격되고,
상기 적어도 2 개의 트랜지스터들은
항상 OFF 상태에 있도록 전기적으로 커플링되거나, 또는
대응하는 게이트 영역들이 플로팅 상태가 되도록 하는 것인, IC 디바이스.
실시예 14. 실시예 11에 있어서,
상기 적어도 하나의 저항기 구조물은 저항기를 구성하기 위해 상기 제 1 금속 층 내의 제 1 도전성 패턴 및 상기 제 2 금속 층 내의 제 2 도전성 패턴에 의해 병렬로 전기적으로 커플링된 다수의 저항기 구조물들을 포함하는 것인, IC 디바이스.
실시예 15. 실시예 14에 있어서,
상기 제 2 금속 층 내의 상기 제 2 도전성 패턴은 전력 공급 전압 레일을 포함하는 것인, IC 디바이스.
실시예 16. 실시예 11에 있어서,
상기 적어도 하나의 저항기 구조물은 서로 전기적으로 커플링된 복수의 저항기들로서 구성된 복수의 저항기 구조물들을 포함하고,
상기 복수의 저항기 구조물들 중 홀수 개의 저항기 구조물들은 상기 복수의 저항기들 중 각각의 저항기를 구성하기 위해 상기 제 1 금속 층 내의 적어도 하나의 제 1 도전성 패턴 및 상기 제 2 금속 층 내의 적어도 하나의 제 2 도전성 패턴에 의해 직렬로 전기적으로 커플링되는 것인, IC 디바이스.
실시예 17. 실시예 11에 있어서,
상기 복수의 저항기 구조물들은 서로 전기적으로 커플링된 복수의 저항기들로서 구성되고,
상기 복수의 저항기 구조물들 중 짝수 개의 저항기 구조물들은 상기 복수의 저항기들 중 각각의 저항기를 구성하기 위해 상기 제 1 금속 층 내의 제 1 도전성 패턴 또는 상기 제 2 금속 층 내의 제 2 도전성 패턴에 의해 서로 전기적으로 커플링되는 것인, IC 디바이스.
실시예 18. 방법에 있어서,
기판의 제 1 측 위에 활성 영역을 형성하는 단계 ― 상기 기판은 상기 제 1 측의 반대편인 제 2 측을 가짐 ―;
상기 활성 영역 위의 제 1 금속 층 내에, 상기 활성 영역에 전기적으로 커플링된 제 1 도전성 패턴을 형성하는 단계;
상기 제 2 측으로부터 상기 기판을 관통하여, 상기 활성 영역과 전기적으로 접촉하는 상기 제 1 측으로 연장되는 관통 비아 구조물을 형성하는 단계; 및
상기 기판의 제 2 측 아래의 제 2 금속 층 내에, 상기 관통 비아 구조물에 전기적으로 커플링된 제 2 도전성 패턴을 형성하는 단계
를 포함하는, 방법.
실시예 19. 실시예 18에 있어서,
상기 제 1 금속 층은 금속-제로 층이고,
상기 제 2 금속 층은 후면측 금속-제로 층인 것인, 방법.
실시예 20. 실시예 18에 있어서,
상기 활성 영역 위에 있으며 상기 활성 영역과 전기적으로 접촉하는 컨택 구조물을 형성하는 단계; 및
상기 컨택 구조물 위에 비아 구조물을 형성하고, 상기 제 1 도전성 패턴을 상기 컨택 구조물에 전기적으로 커플링하는 단계
를 포함하며,
상기 컨택 구조물 및 상기 제 1 관통 비아 구조물은 상기 활성 영역의 대응하는 대향 측들과 직접 접촉하는 것인, 방법.

Claims (10)

  1. 집적 회로(IC) 디바이스에 있어서,
    대향하는 제 1 측 및 제 2 측을 갖는 기판;
    상기 기판의 제 1 측 위의 제 1 활성 영역;
    상기 제 1 활성 영역 위에 있으며 상기 제 1 활성 영역에 전기적으로 커플링된 제 1 도전성 패턴;
    상기 제 2 측으로부터 상기 기판을 관통하여, 상기 제 1 활성 영역과 전기적으로 접촉하는 상기 제 1 측으로 연장되는 제 1 관통 비아 구조물; 및
    상기 기판의 제 2 측 아래에 있으며 상기 제 1 관통 비아 구조물에 전기적으로 커플링되는 제 2 도전성 패턴
    을 포함하며,
    상기 제 1 관통 비아 구조물은 상기 제 1 활성 영역의 제 1 표면과 직접 접촉하는 것인, IC 디바이스.
  2. 청구항 1에 있어서,
    상기 제 1 활성 영역은 저항기 구조물로서 구성되는 것인, IC 디바이스.
  3. 청구항 1에 있어서,
    상기 제 2 도전성 패턴은 전력 공급 전압 레일을 포함하는 것인, IC 디바이스.
  4. 청구항 1에 있어서,
    상기 제 1 도전성 패턴은 금속-제로 층 내에 있고,
    상기 제 2 도전성 패턴은 후면측 금속-제로 층 내에 있는 것인, IC 디바이스.
  5. 청구항 1에 있어서,
    상기 제 1 활성 영역 위에 있으며 상기 제 1 활성 영역과 전기적으로 접촉하는 컨택 구조물을 더 포함하고, 상기 컨택 구조물은 상기 제 1 도전성 패턴에 전기적으로 커플링되고,
    상기 컨택 구조물은 상기 제 1 표면과 반대편에 있는 상기 제 1 활성 영역의 제 2 표면과 직접 접촉하는 것인, IC 디바이스.
  6. 청구항 1에 있어서,
    상기 제 1 활성 영역 위에 있으며 상기 제 1 활성 영역과 전기적으로 접촉하는 컨택 구조물; 및
    상기 제 1 도전성 패턴과 상기 컨택 구조물 사이에 연장되며 상기 제 1 도전성 패턴을 상기 컨택 구조물에 전기적으로 커플링하는 비아 구조물
    을 더 포함하고,
    상기 제 1 측으로부터 상기 제 2 측으로의 상기 기판의 두께 방향에 따른 평면도에서, 상기 제 1 도전성 패턴, 상기 비아 구조물, 상기 컨택 구조물, 상기 제 1 활성 영역, 상기 제 1 관통 비아 구조물, 및 상기 제 2 도전성 패턴은 서로 중첩하는 것인, IC 디바이스.
  7. 청구항 1에 있어서,
    상기 기판의 제 1 측 위의 복수의 활성 영역들 ― 상기 복수의 활성 영역들은 상기 제 1 활성 영역을 포함함 ―; 및
    상기 복수의 활성 영역들 위에 있는 복수의 게이트 영역들
    을 더 포함하고,
    상기 복수의 게이트 영역들과 상기 복수의 활성 영역들은 함께 복수의 트랜지스터들로서 구성되고,
    상기 복수의 트랜지스터들은 상기 제 1 활성 영역의 대향 측들 상의 한 쌍의 제 1 인접 트랜지스터들을 포함하고,
    상기 제 1 인접 트랜지스터들은
    항상 OFF 상태에 있도록 전기적으로 커플링되거나, 또는
    대응하는 게이트 영역들이 플로팅 상태가 되도록 하는 것인, IC 디바이스.
  8. 청구항 1에 있어서,
    상기 기판의 제 1 측 위의 복수의 활성 영역들 ― 상기 복수의 활성 영역들은 상기 제 1 활성 영역 및 제 2 활성 영역을 포함함 ―;
    상기 복수의 활성 영역들 위의 복수의 게이트 영역들; 및
    상기 제 2 측으로부터 상기 기판을 관통하여, 상기 제 2 활성 영역과 전기적으로 접촉하는 상기 제 1 측으로 연장되는 제 2 관통 비아 구조물
    을 더 포함하고,
    상기 제 1 활성 영역과 상기 제 2 활성 영역은 상기 제 1 도전성 패턴 및 상기 제 2 도전성 패턴 중 적어도 하나를 통해 서로 전기적으로 커플링되며,
    상기 복수의 게이트 영역들과 상기 복수의 활성 영역들은 함께 복수의 트랜지스터들로서 구성되고,
    상기 복수의 트랜지스터들은
    상기 제 1 활성 영역의 대향 측들 상의 한 쌍의 인접한 제 1 및 제 2 트랜지스터들 ― 상기 제 2 트랜지스터는 상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 있음 ―,
    상기 제 2 활성 영역의 대향 측들 상의 한 쌍의 인접한 제 3 및 제 4 트랜지스터들 ― 상기 제 3 트랜지스터는 상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 있음 ―, 및
    상기 제 2 트랜지스터와 상기 제 3 트랜지스터 사이의 적어도 하나의 제 5 트랜지스터를 포함하고,
    상기 제 1 트랜지스터와 상기 제 4 트랜지스터는 항상 OFF 상태에 있도록 전기적으로 커플링되고,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 대응하는 게이트 영역들이 플로팅 상태가 되도록 하며,
    상기 적어도 하나의 제 5 트랜지스터는 캐패시터에 전기적으로 커플링되는 것인, IC 디바이스.
  9. 집적 회로(IC) 디바이스에 있어서,
    서로 반대편에 있는 제 1 측 및 제 2 측을 갖는 기판;
    상기 기판의 제 1 측 위의 복수의 활성 영역들;
    상기 복수의 활성 영역들 위의 복수의 게이트 영역들 ― 상기 복수의 게이트 영역들과 상기 복수의 활성 영역들은 함께 복수의 트랜지스터들로서 구성됨 ―;
    상기 복수의 활성 영역들 위의 제 1 금속 층;
    상기 제 2 측으로부터 상기 기판을 관통하여, 상기 복수의 활성 영역들 중 적어도 하나와 전기적으로 접촉하는 상기 제 1 측으로 연장되는 적어도 하나의 제 1 관통 비아 구조물;
    상기 기판의 제 2 측 아래 및 상기 복수의 활성 영역들 아래의 제 2 금속 층; 및
    적어도 하나의 저항기 구조물
    을 포함하고,
    각각의 저항기 구조물은 상기 복수의 활성 영역들 중의 활성 영역을 포함하고, 상기 제 1 금속 층 및 상기 제 2 금속 층에 상응하게 전기적으로 커플링된 대향 단부들을 가지며,
    각각의 제 1 관통 비아 구조물은 각각의 저항기 구조물의 상기 활성 영역의 제 1 표면과 직접 접촉하는 것인, IC 디바이스.
  10. 방법에 있어서,
    기판의 제 1 측 위에 활성 영역을 형성하는 단계 ― 상기 기판은 상기 제 1 측의 반대편인 제 2 측을 가짐 ―;
    상기 활성 영역 위의 제 1 금속 층 내에, 상기 활성 영역에 전기적으로 커플링된 제 1 도전성 패턴을 형성하는 단계;
    상기 제 2 측으로부터 상기 기판을 관통하여, 상기 활성 영역과 전기적으로 접촉하는 상기 제 1 측으로 연장되는 관통 비아 구조물을 형성하는 단계; 및
    상기 기판의 제 2 측 아래의 제 2 금속 층 내에, 상기 관통 비아 구조물에 전기적으로 커플링된 제 2 도전성 패턴을 형성하는 단계
    를 포함하며,
    상기 관통 비아 구조물은 상기 활성 영역의 제 1 표면과 직접 접촉하는 것인, 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11423204B1 (en) 2021-04-14 2022-08-23 Taiwan Semiconductor Manufacturing Company Limited System and method for back side signal routing
US20230275084A1 (en) * 2022-02-28 2023-08-31 Samsung Electronics Co., Ltd. Pj junction device structure in semiconductor device with back side power delivery network (bspdn) structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521406A (en) * 1994-08-31 1996-05-28 Texas Instruments Incorporated Integrated circuit with improved thermal impedance
US6037822A (en) * 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
AU2002245163A1 (en) * 2000-10-20 2002-07-24 Photomedex Controlled dose delivery of ultraviolet light for treating skin disorders
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8299566B2 (en) 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US8247906B2 (en) 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8174124B2 (en) * 2010-04-08 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy pattern in wafer backside routing
US8816476B2 (en) 2011-04-27 2014-08-26 Alpha & Omega Semiconductor Corporation Through silicon via processing techniques for lateral double-diffused MOSFETS
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9698261B2 (en) 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
CN109643742A (zh) 2016-08-26 2019-04-16 英特尔公司 集成电路器件结构和双侧制造技术
US10164002B2 (en) 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and layout method
US10083963B2 (en) 2016-12-21 2018-09-25 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
US11410928B2 (en) 2018-06-07 2022-08-09 Intel Corporation Device layer interconnects
US11562953B2 (en) 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
US10607938B1 (en) 2018-10-26 2020-03-31 International Business Machines Corporation Power distribution networks for monolithic three-dimensional semiconductor integrated circuit devices

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