CN113314529A - 集成电路装置 - Google Patents

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Abstract

一种集成电路装置包括第一半导体类型的多个第一阱分接头单元，及不同于第一半导体类型的第二半导体类型的多个第二阱分接头单元。多个第一阱分接头单元配置在至少两个列中，至少两个列在第一方向上彼此相邻且在横向于第一方向的第二方向上延伸。多个第一阱分接头单元中的每一个具有在第一方向上的第一长度。多个第二阱分接头单元包括至少一个第二阱分接头单元，至少一个第二阱分接头单元在大于第一方向上的多个第一阱分接头单元中的每一个的第一长度的第二长度上，在至少两个列之间，在第一方向上延伸。

Description

集成电路装置
技术领域
本案是关于一种集成电路装置，特别是关于一种具有不同半导体类型的阱分接头单元的集成电路装置。
背景技术
集成电路(integrated circuit；IC)通常包括表示在IC布置图中的许多半导体装置。IC布置图为阶层式的，且包括根据半导体装置的设计规范执行较高阶功能的模块。模块通常由单元的组合构建，这些单元中每一个表示用以进行特定功能的一或多个半导体结构。具有预设计布置图的单元有时称为标准单元，这些单元储存在标准单元程序馆(在下文中为简单起见“程序馆”或“单元程序馆”)中且可通过诸如电子设计自动化(electronicdesign automation；EDA)工具的各种工具存取，以产生、最佳化且验证用于IC的设计。
发明内容
根据本案的一实施例，揭露一种集成电路装置包括第一半导体类型的多个第一阱分接头单元，及不同于第一半导体类型的第二半导体类型的多个第二阱分接头单元。多个第一阱分接头单元配置在至少两个列中，至少两个列在第一方向上彼此相邻且在横向于第一方向的第二方向上延伸。多个第一阱分接头单元中的每一个具有在第一方向上的第一长度。多个第二阱分接头单元包括至少一个第二阱分接头单元，至少一个第二阱分接头单元在大于第一方向上的多个第一阱分接头单元中的每一个的第一长度的第二长度上，在至少两个列之间，在第一方向上延伸。
附图说明
当与随附附图一起阅读时，根据以下详细描述更好地理解本揭示案的一实施例的态样。应注意，根据工业中的标准实践，各种特征未按比例描绘。实际上，出于论述的清晰性,可任意地增强或减少各种特征的尺寸。
图1A为根据一些实施例的IC布置图的示意图；
图1B为根据一些实施例的IC布置图的一部分的示意性放大视图；
图1C为与根据一些实施例的IC装置的示意性电路图组合的示意性横截面图；
图2为根据一些实施例的IC布置图的示意图；
图3A为根据一些实施例的IC布置图的示意图；
图3B为根据一些实施例的IC布置图的示意图；
图4A为根据一些实施例的IC布置图的示意图；
图4B为与根据一些实施例的IC装置的示意性电路图组合的示意性横截面图；
图5为根据一些实施例的产生IC布置图的方法的流程图；
图6为根据一些实施例的具有鳍特征的示例性晶体管的透视图；
图7为根据一些实施例的EDA***的方块图；
图8为根据一些实施例的IC制造***及与该IC制造***相关联的IC制造流程的方块图。
【符号说明】
A:单元高度
A1:高度
A2:高度
CPP:节距
d:间隔
2*DX:第一距离
2*DY:第二距离
L’,L:长度
LOD:长度
m:长度
Q1(PNP),Q2(NPN),Q2’(PNP),Q1’(NPN):(寄生)晶体管
W:高度
RNW,RPW:电阻器
RPsub,RNsub:电阻器
Y→Y1,Y’→Y1’:箭头
100:IC布置图
110-117:第一TAP单元
115:NTAP单元
115’:PTAP单元
118,119:列
120:第二TAP单元
121:第二TAP单元,PTAP单元
121’:NTAP单元
122:第一末端
123:第二末端
124:中间部分
130,132,134,136:第一阱区,N阱
134’,136’:P阱
130’:阱区
131,133,135,137,139:第二阱区,P阱
137’,139’:N阱
140:部分
141:阱区
142:OD区
143,144:栅极区
150,150’:IC装置
151,151’:基板
151:P型基板
151’:N型基板
152,153:P型主动区
152’,153’:N型主动区
155,156:N型主动区
155’,156’:P型主动区
154,154’,157,157’:栅极区
158,158’:隔离区
VDD:第一电源电压
VSS:第二电源电压
PMOS:P通道金氧半导体
NmOS:N通道金氧半导体
200:IC布置图
201-20n:部分
300A,300B:IC布置图
310:第一TAP单元
320,321:第二TAP单元
318,319,328,329:列
330,331:系列
332,333,334,335:第二TAP单元
400:IC布置图
500:方法
505,515:操作
600:电路元件
602:基板
604:鳍特征(或鳍)
606:栅极介电质
608:栅极电极
610:源极区
612:漏极区
700:EDA***
702:硬件处理器,处理器
704:(非暂时性)计算机可读储存媒体,储存媒体,记忆体
706:计算机程序码(指令)
707:程序馆,标准单元程序库(包括标准单元)
708:总线
710:I/O接口
712:网络接口
714:网络
742:使用者界面/UI
800:集成电路(IC)制造***
820:设计工厂
822:IC设计布置图
830:遮罩工厂
832:数据准备
844:遮罩制造
845:遮罩
850:IC制造商/制造者,(IC)制造
852:晶圆制造
853:半导体晶圆
860:IC装置
具体实施方式
以下揭示案提供用于实行所提供主题的不同特征的许多不同实施例或实例。以下描述组件、材料、值、步骤、操作、材料、配置等的特定实例以简化本揭示案的一实施例。当然，这些仅为实例且不欲为限制。设想其他组件、值、操作、材料、配置等。例如，以下描述中的第二特征上方或第二特征上的第一特征的形成可包括其中第一特征及第二特征是直接接触地形成的实施例，且可亦包括其中额外特征可形成在第一特征与第二特征之间，使得第一特征及第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是用于简单性及清晰性的目的且实质上并不规定所论述的各种实施例及/或组态之间的关系。
此外，为便于描述可在本文中使用诸如“在……下方”、“在……以下”、“下”、“在……以上”、“上”等的空间相对术语，以描述如附图中所例示的一个元件或特征与另一元件(多个)或特征(多个)的关系。除附图中所描绘的定向之外，空间相对术语意欲涵盖使用或操作中的装置的不同定向。设备可以其他方式定向(旋转90度或以其他定向)且同样可据此解释本文使用的空间相对描述符。
本文中称为“TAP单元”的阱分接头单元(well tap cell)为标准单元，该标准单元限定掺杂阱中的区，其中掺杂阱耦接至偏压，诸如电源电压。TAP单元包括在IC布置图中以改良根据IC布置图制造的IC的闩锁抗扰力。
在按比例缩小半导体装置的当前趋势的情况下，用于制造IC的IC布置图中的TAP单元的安置引发一或多个考虑，包括但不限于归因于降低的微影术临界尺寸(criticaldimension；CD)的制程瓶颈，及混合通道效应。为解决这些考虑中的一或多个，在根据一些实施例的IC布置图中，第一半导体类型(例如，N型或P型)的第一TAP单元以行及列安置，且不同的第二半导体类型(例如，P型或N型)的第二TAP单元跨于第一TAP单元的多个列以伸长组态或带状形状安置。因此，在至少一个实施例中，有可能达成一或多个效应，包括但不限于，制程约束的放松、闩锁抗扰力的增加、由TAP单元占据或阻挡的区域的减少，及除TAP单元之外的标准单元可安置的区域的增加。
图1A为根据一些实施例的IC装置的IC布置图100的示意图。IC布置图100包含第一半导体类型的多个第一TAP单元110-117，及不同于第一半导体类型的第二半导体类型的多个第二TAP单元120、121。第一TAP单元110-117布置在至少两个列118、119中。例如，第一TAP单元110、112、114、116布置在列118中，且第一TAP单元111、113、115、117布置在列119中。列118、119在例如X方向的第一方向上彼此相邻，且在横向于第一方向的例如Y方向的第二方向上延伸。第二TAP单元120、121中的至少一个在大于X方向上的第一TAP单元110-117中的每一个的长度L’的长度L上，在列118、119之间，在X方向上延伸。第二TAP单元120、121中的至少一个在沿着页的Y方向上重叠列118、119中的至少一个中的至少一个第一TAP单元。
在图1A中的示例性组态中，第二TAP单元120在X方向上伸长，且具有大于其在Y方向上的高度的在X方向上的长度L。第二TAP单元120在Y方向上重叠第一TAP单元110-117。例如，第二TAP单元120在X方向上自其第一末端122连续地延伸至第二末端123。第二TAP单元120的第一末端122在Y方向上重叠列118中的第一TAP单元110、112、114、116。第二TAP单元120的第二末端123在Y方向上重叠列119中的第一TAP单元111、113、115、117。第二TAP单元120的中间部分124在第一末端122与第二末端123之间，且在Y方向上不重叠第一TAP单元110-117中的任一个。第二TAP单元121具有类似于以上关于第二TAP单元120所描述的彼组态的伸长组态。第二TAP单元120、121在Y方向上彼此相邻，且在第二TAP单元120、121之间不存在第二半导体类型的其他TAP单元。第二TAP单元120、121之间夹层第一TAP单元的多个行和列，亦即，两个列118、119，及分别由第一TAP单元110及111、第一TAP单元112及113、第一TAP单元114及115，及第一TAP单元116及117形成的四个行。
以上关于图1A所描述的组态为实例，且其他组态在各种实施例的范畴内。例如，一些实施例包括列118、119中的每一个中的不同数目的第一TAP单元及/或夹层在相邻第二TAP单元120、121的每一对之间的第一TAP单元的不同数目的行。在至少一个实施例中，第二TAP单元120、121中的至少一个具有不同于以上关于图1A所描述的彼组态的组态。例如，第二TAP单元120的第一末端122或第二末端123中的至少一个在Y方向上不重叠对应的列118或119。对于另一实例，第二TAP单元120、121具有在X方向上的不同长度。在另一实例中，第二TAP单元120、121中的至少一个并非如关于图1A所描述的在X方向上连续地延伸的单个第二TAP单元，而相反包含如本文关于图3B所描述的离散第二TAP单元系列。
IC布置图100进一步包含第一半导体类型的第一阱区130、132、134、136，及第二半导体类型的多个第二阱区131、133、135、137、139。第一阱区130、132、134、136及第二阱区131、133、135、137、139在X方向上延伸，且在Y方向上交替地配置。第一TAP单元110-117中的每一个在第一阱区130、132、134、136中的对应的一个中，且第二TAP单元120、121中的每一个在第二阱区131、133、135、137、139中的对应的一个中。例如，第一TAP单元110及111在第一TAP单元130中，第一TAP单元112及113在第一TAP单元132中，第一TAP单元114及115在第一TAP单元134中，且第一TAP单元116及117在第一TAP单元136中，而第二TAP单元120在第二阱区131中，且第二TAP单元121在第二阱区139中。
在图1A中的示例性组态中，第一半导体类型为N型且第二半导体类型为P型。换言之，第一阱区130、132、134、136为N型阱区(在下文中“N阱”，第二阱区131、133、135、137、139为P型阱区(在下文中“P阱”)，第一TAP单元110-117为N型TAP单元(在下文中“NTAP单元”)，且第二TAP单元120、121为P型TAP单元(在下文中“PTAP单元”)。N阱为包括N型掺杂剂的区，而P阱为包括P型掺杂剂的区。在附图中，N阱标记为“NW”，P阱标记为“PW”，N型掺杂剂标记为“N+”且P型掺杂剂标记为“P+”。
NTAP单元为N阱中的一个区域，但具有相较于N阱自身的N型掺杂剂的较高浓度。例如，NTAP单元110具有相较于NTAP单元110经形成的N阱130的N型掺杂剂的较高浓度。PTAP单元为P阱中的一个区域，但具有相较于P阱自身的P型掺杂剂的较高浓度。例如，PTAP单元120具有相较于PTAP单元120经形成的P阱131的P型掺杂剂的较高浓度。
在N阱中，具有P型掺杂剂的P型主动区配置在未由NTAP单元占据或阻挡的区域中以形成一或多个电路元件。在P阱中，具有N型掺杂剂的N型主动区配置在未由PTAP单元占据或阻挡的区域中以形成一或多个电路元件。电路元件的实例包括但不限于晶体管及二极管。晶体管的实例包括但不限于金氧半导体场效晶体管(metal oxide semiconductorfield effect transistor；MOSFET)、互补金氧半导体(complementary metal oxidesemiconductor；CMOS)晶体管、双极接面晶体管(bipolar junction transistors；BJT)、高压晶体管、高频晶体管、P通道及/或N通道场效晶体管(P-channel and/or N-channelfield effect transistor；PFET/NFET)等)、FinFET、具有升高源极/漏极的平面MOS晶体管等等。例如，在N阱130、132、134、136中，P型主动区(在图1A中未示出，但在本文中关于图1C描述)配置在未由NTAP单元110-117占据或阻挡的区域中，以限定用于形成PMOS晶体管的P通道金氧半导体(PMOS)区。在P阱133、135、137中，N型主动区(在图1A中未示出，但在本文关于图1C描述)配置在未由PTAP单元120、121占据或阻挡的区域中，以限定用于形成NMOS晶体管的N通道金氧半导体(NMOS)区。具有预设计布置图的单元经自单元程序库读取，且安置在IC布置图100中，使得单元的NMOS晶体管配置在NMOS区中，而单元的PMOS晶体管配置在PMOS区中。NTAP单元、PTAP单元、N型主动区及P型主动区有时共同称为氧化定义(oxide-definition；OD)区，且以标记“OD”示意性地例示于图1B中。
IC布置图100进一步包含栅极区(在图1A中未示出，但在本文中关于图1B描述)，这些栅极区包括导电材料，诸如，多晶硅，且以标记“多(Poly)”示意性地例示于图1B中。诸如金属的用于栅极区的其他导电材料在各种实施例的范畴内。栅极区跨于OD区在Y方向上延伸，或伸长。Y方向在本文中亦称为多方向。在一些实施例中，各OD区具有配置在其中的一或多个鳍特征。此类鳍特征在X方向上延伸，或伸长，且在Y方向上彼此间隔开。X方向在本文中亦称为鳍方向。鳍特征的实例关于图6加以描述。
在至少一个实施例中，第一TAP单元110-117中的每一个中的鳍特征的数目及第二TAP单元120、121中的每一个中的鳍特征的数目满足以下关系：
F2/F1 ≥ (DY/DX)*(L/A) (1)
其中F1为第一TAP单元110-117中的每一个中的鳍特征的数目，F2为在X方向上伸长的第二TAP单元120、121中的每一个中的鳍特征的数目，DX为相邻列118、119中的第一TAP单元的面对侧之间的在X方向上的第一距离2*DX的一半，DY为第二TAP单元120、121的面对侧之间的在Y方向上的第二距离2*DY的一半，L为在X方向上的第二TAP单元120或121的长度，且A为在Y方向上的单元高度，且为第一阱区(例如，132)的高度A1及相邻第二阱区(例如，135)的高度A2之和。
在图1A中的示例性组态中，F1为每个NTAP单元中的鳍特征的数目FNTAP，且F2为每个PTAP单元中的鳍特征的数目FPTAP，且关系(1)变成
FPTAP/FNTAP≥(DY/DX)*(L/A) (1’)
通过组配NTAP单元及PTAP单元以具有不同组态且满足关系(1)或(1’)，与另一方法相比，在一些实施例中有可能匹配或改良闩锁(latch-up；LUP)抗扰力指标。特定而言，对应于IC布置图100的IC装置的LUP抗扰力指标通过以下关系决定
V＝Jbody*L*(A/2)*(2DY/A)*(Rc/FPTAP) (2)
其中V为通过电压降表示的LUP抗扰力指标，该电压降通过IC装置中的泄漏电流Jbody引起，且Rc为单位电阻。电压降V愈低，IC装置的LUP抗扰力愈好。
在NTAP单元及PTAP单元是彼此类似地且与NTAP单元110-117类似地组配的另一方法中，根据另一方法的IC装置的LUP抗扰力指标V’通过以下关系决定
V’＝Jbody*2DX*(A/2)*(Rc/FNTAP) (3)
与另一方法相比，为匹配或改良LUP抗扰力指标，将满足以下关系：
V≤V’ (4)
基于关系(2)、(3)及(4)，获得关系(1’)及(1)。
在一些实施例中，IC布置图100满足以下中的至少一个：DY自0.5μm至1000μm，DX自0.05μm至100μm，L自0.1μm至5000μm，或A自0.025μm至0.300μm。单元高度A的0.025μm至0.300μm的范围对应于示例性半导体制造制程中的一或多个考虑及/或约束。在单元高度A的0.025μm至0.300μm的范围处，若DX低于0.05μm至100μm的范围且/或若DY低于0.5μm至1000μm的范围，则存在TAP单元的晶片区域的过量增加与用于IC布置图100的其他功能单元的剩余晶片区域的相关联减少。在单元高度A的0.025μm至0.300μm的范围处，若DX超过0.05μm至100μm的范围且/或若DY超过0.5μm至1000μm的范围，则存在闩锁的升高的风险。用于伸长TAP单元(例如，120或121)的长度L的0.1μm至5000μm的范围基于关系(1)或(1’)得自用于A、DX及/或DY的各别范围(多个)。
图1B为用于描述一实例以决定TAP单元中的鳍特征的数目的根据一些实施例的IC布置图100的部分140的示意性放大视图。部分140包括阱区141、OD区142，及多个栅极区143、144。阱区141在X方向上延伸，且将OD区142包围或封闭在其中。OD区142包括在X方向上延伸的一或多个鳍特征(未示出)。OD区142具有在X方向上的长度LOD，及在Y方向上的高度W。栅极区143、144跨于OD区142在Y方向上延伸，且在X方向上以节距CPP配置。
OD区142中的鳍特征的数目F通过以下关系决定
F＝(LOD/CPP)*W*Fn (5)
其中Fn为在Y方向上的每单位高度鳍特征的数目。在至少一个实施例中，CPP及W为对于所有TAP单元相同的。
在一实例中，部分140对应于含有例如图1A中的第一TAP单元110的第一TAP单元的区。特定而言，阱区141对应于第一阱区130，OD区142对应于第一TAP单元110，LOD对应于第一TAP单元110的长度L’，W对应于在Y方向上的第一TAP单元110的高度，且F对应于为第一TAP单元110中的鳍特征的数目的F1或FNTAP。因此，每个第一TAP单元中的鳍特征的数目可自关系(5)决定。
在另一实例中，部分140对应于含有例如图1A中的第二TAP单元120的第二TAP单元的区。特定而言，阱区141对应于第二阱区131，OD区142对应于第二TAP单元120、LOD对应于第二TAP单元120的长度L，W对应于在Y方向上的第二TAP单元120的高度，且F对应于为第二TAP单元120中的鳍特征的数目的F2或FPTAP。因此，每个第二TAP单元中的鳍特征的数目亦可自关系(5)决定。
图1C为根据一些实施例的IC装置150的示意性横截面图。IC装置150对应于通过图1A中的箭头Y→Y1指示的IC布置图100的一部分。图1C中的横截面图亦与IC装置150的示意性电路图组合。
IC装置150包含基板151，关于图1A及图1B所描述的TAP单元、阱区、主动区、栅极区、鳍特征形成于该基板上。例如，IC装置150在基板151上包含N阱134、P阱137、N阱136，及P阱139。P型主动区152、153，及NTAP单元115形成在N阱134中。栅极区154形成在P型主动区152、153上方，且与P型主动区152、153一起限定PMOS。N型主动区155、156形成在P阱137中。栅极区157形成在N型主动区155、156上方，且与N型主动区155、156一起限定NMOS。PTAP单元121形成在P阱139中。IC装置150进一步包含相邻P阱与N阱之间的多个隔离区158。PMOS的P型主动区152耦接至第一电源电压，例如，VDD。NMOS的N型主动区156耦接至第二电源电压，例如，VSS，该第二电源电压在至少一个实施例中为接地。基板151为P型基板。
图1C中的IC装置150的示意性电路图示出寄生晶体管Q1及Q2。寄生晶体管Q1为通过P型主动区152、N阱134，及P型基板151形成的PNP晶体管。寄生晶体管Q2为通过N阱134、P阱137，及N型主动区156形成的NPN晶体管。在缺乏NTAP单元115及/或PTAP单元121的情况下，存在IC装置150的P型基板151、P阱及N阱中的一或多个中的泄漏电流足以使寄生晶体管Q1及Q2两者打开，且创造自VDD、穿过打开的寄生晶体管Q1及Q2，至VSS的电流路径的问题。VDD与VSS之间的此电流路径为不利地影响IC装置150的效能的闩锁情形。
耦接至VDD的NTAP单元115及耦接至VSS的PTAP单元121的提供降低闩锁情形的可能性且改良IC装置150的LUP抗扰力。在图1A中的IC装置150的示意性电路图中，电阻器RNW表示由NTAP单元115代表的NTAP单元与寄生晶体管Q1的基底之间的TAP单元电阻，而电阻器RPsub表示由PTAP单元121代表的PTAP单元与寄生晶体管Q2的基底之间的TAP单元电阻。电阻器RNW及RPsub的电阻愈低，寄生晶体管Q1及Q2分别打开的可能性愈低，IC装置150的LUP抗扰力愈好。电阻器RNW的电阻取决于NTAP单元的组态及/或配置。电阻器RPsub的电阻取决于PTAP单元的组态及/或配置。例如，参考图1A，当相邻伸长第二TAP单元120、121之间的距离2*DY增加时，电阻器RPsub的电阻增加；然而，当伸长第二TAP单元120、121的鳍特征的长度L或数目增加时，电阻器RPsub的电阻减少。通过如本文所描述地组配且/或配置NTAP单元及/或PTAP单元，有可能在至少一个实施例中改良IC装置150的LUP抗扰力。
如本文所描述，用于TAP单元安置的一些其他方法遭受一些潜在问题。例如，在第一方法中，TAP单元经安置在跨于P阱与N阱之间的边界的半单元高度配置中。此半单元高度配置面临制造困难，尤其在低于100nm的CD处。相反，如关于图1A至图1B所描述，一些实施例中的TAP单元完全包围在各别阱区内，因此避免与半单元高度配置相关联的制造困难。对于另一实例，在所描述第一方法中且在不同的第二方法中，存在关于归因于紧密配置的NTAP单元与PTAP单元之间的布植不连续性的混合通道效应的问题。混合通道效应的此类问题通过本文所描述的一或多个实施例排除。在一些实施例中，有可能达成一或多个效应，包括但不限于尤其在高级制造制程节点处放松制程约束、改良闩锁抗扰力、减少由TAP单元占据或阻挡的区域，及增加可安置除TAP单元之外的标准单元的区域。在一些更进一步实施例中，在无高级制造制程节点处的制程约束的情况下，有可能改良闩锁抗扰力且/或减少由TAP单元占据或阻挡的区域。在一实例中，由TAP单元占据或阻挡的区域在至少一个实施例减少至在其他方法中观察的彼区域的约85％，而不牺牲LUP抗扰力。
图2为根据一些实施例的IC布置图200的示意图。IC布置图200包含多个部分201、201、…20n，该多个部分在X方向及Y方向上以规则间隔配置。TAP单元以类似方式安置在部分201、201、…20n中的每一个中。例如，在部分201、201、…20n中的每一个中，TAP单元在至少一个实施例中如关于图1A所描述地安置。如关于图3A、图3B，及图4A所描述的其他TAP单元安置在各种实施例的范畴内。因此，TAP单元是以规则间隔且以重复图案安置在IC布置图200上，以确保IC布置图200上的预定LUP抗扰力。在一些实施例中，关于图1A所描述的一或多个优点或效应可在IC布置图200中达成。
图3A为根据一些实施例的IC布置图300A的示意图。在至少一个实施例中，IC布置图300A对应于图2中的部分201、201、…20n中的任何一个。类似于IC布置图100，IC布置图300A包含在310处代表性地指示的多个第一TAP单元，及多个第二TAP单元320、321。第一TAP单元310对应于IC布置图100的第一TAP单元110-117，但配置在多于两个列中，例如，配置在四个列318、319、328、329中。第二TAP单元320、321对应于第二TAP单元120、121，且跨于第一TAP单元310的四个列318、319、328、329在X方向上延伸。在一些实施例中，关于图1A所描述的组态、修改、优点或效应可在IC布置图300A中达成。
图3B为根据一些实施例的IC布置图300B的示意图。在至少一个实施例中，IC布置图300B对应于图2中的部分201、201、…20n中的任何一个。类似于IC布置图300A，IC布置图300B包含多个第一TAP单元310，该多个第一TAP单元配置在四个列318、319、328、329中。然而，代替IC布置图300A中的连续第二TAP单元320、321中的每一个，IC布置图300B包括在332、333、334、335处代表性地指示的离散第二TAP单元的系列330、331。第二TAP单元332、333、334、335以间隔d沿着X方向配置成一排。用于决定系列中的鳍特征的数目的系列330、331中的每一个的长度L为系列中的每个第二TAP单元332、333、334、335的长度m的总数。在例如系列331的系列中的每一个中，系列331的第一末端处的第一末端TAP单元332在Y方向上重叠例如列318的列中的一个中的第一TAP单元。系列331的第二末端处的第二末端TAP单元335在Y方向上重叠另一列329中的第一TAP单元。系列331进一步包含系列331的第一末端与第二末端之间的至少一个中间TAP单元334，且不重叠列318、319、328、329中的第一TAP单元之中的第一TAP单元。在一些实施例中，关于图1A所描述的组态、修改、优点或效应可在IC布置图300B中达成。
图4A为根据一些实施例的IC布置图400的示意图。除IC布置图400中的P型区、阱或TAP单元对应于IC布置图100中的N型区、阱或TAP单元之外，且反之亦然，图4A中的IC布置图400类似于图1A中的IC布置图100。图4A中的元件通过与图1A中的对应元件相同的元件符号指示，但具有添加至图4A的单撇符号。例如，图4A中的阱区130’对应于图1A中的阱区130。在至少一个实施例中，对应于IC布置图400的IC装置形成于N型基板上，如关于图4B所描述。
图4B为根据一些实施例的IC装置150’的示意性横截面图。IC装置150’对应于通过图4A中的箭头Y’Y1’指示的IC布置图400的一部分。图4B中的横截面图亦与IC装置150’的示意性电路图组合。除IC装置150’中的P型基板、区、阱、TAP单元对应于IC装置150中的N型基板、区、阱、TAP单元之外，且反之亦然，图4B中的IC装置150’类似于图1C中的IC装置150。图4B中的元件通过与图1C中的对应元件相同的元件符号指示，但具有添加至图4B的单撇符号。例如，图4B中的基板151’对应于图1C中的基板151。此外，图4B中的NMOS、PMOS、Q1’(NPN)、Q2’(PNP)、RPW及RNsub分别对应于图1C中的PMOS、NMOS、Q1(PNP)、Q2(NPN)、RNW及RPsub。
在一些实施例中，关于图1A中的IC布置图100及/或图1C中的IC装置150所描述的组态、操作、修改、优点或效应可在图4A中的IC布置图400及/或图4B中的IC装置150’中达成。一些实施例包括类似于IC布置图300A或300B的IC布置图，但具有分别自P型基板、阱、区或TAP单元至N型基板、阱、区或TAP单元，及反之亦然的类似改变。
图5为根据一些实施例的用于IC布置图中的TAP单元安置的方法500的流程图。在至少一个实施例中，方法500通过如本文所描述的处理器整体地或部分地执行，以产生对应于IC布置图100、200、300A、300B及400中的至少一个的IC布置图。
在操作505处，将多个第一TAP单元安置在IC布置图中，使得第一TAP单元配置在两个相邻列中。例如，如关于图1A所描述，将多个第一TAP单元110-117安置在IC布置图100中，使得第一TAP单元110-117配置在两个相邻列118、119中。两个相邻列118、119在例如X方向的第一方向上彼此相邻，且在横向于第一方向的例如Y方向的第二方向上延伸。第一TAP单元110-117具有第一半导体类型，例如，如图1A中的N型，或如图4A中的P型。
在操作515处，将不同于第一半导体类型的第二半导体类型的两个第二TAP单元安置在IC布置图中。两个第二TAP单元中的每一个在大于第一TAP单元中的每一个的第一长度的第二长度上，在第一TAP单元的两个相邻列之间连续地延伸。例如，如关于图1A所描述，将两个第二TAP单元120、121安置在IC布置图100中。两个第二TAP单元120、121中的每一个在大于第一TAP单元110-117中的每一个的长度L’的长度L上，在第一TAP单元110-117的两个相邻列118、119之间连续地延伸。第一TAP单元110-117的两个相邻列118、119在Y方向上位于两个第二TAP单元120、121之间。第二TAP单元120、121具有第二半导体类型，例如，如图1A中的P型，或如图4A中的N型。
在至少一个实施例中，操作505及515例如在一地方并行地发生，且路由IC制造流程的操作。在一或多个实施例中，第一TAP单元及/或第二TAP单元为储存在一或多个单元程序馆中且自一或多个单元程序馆读取的标准单元。在一些实施例中，操作505及515经执行来以规则间隔且以重复图案将TAP单元安置在IC布置图上，如关于图2所描述。
所描述方法包括示例性操作，但这些示例性操作未必需要以所示的顺序执行。根据本揭示案的实施例的精神及范畴，操作可在适当时经添加、替换、改变顺序，且/或消除。组合不同特征及/或不同实施例的实施例在本揭示案的范畴内且将在审查本揭示案的一实施例之后对于此项技术中的普通技术人员而言为显而易见的。
图6为根据一些实施例的具有鳍特征的示例性电路元件600的透视图。在图6中的示例性组态中，电路元件600为鳍式场效晶体管(fin field-effect transistor；FINFET)。FINFET 600包含基板602、在Z方向上自基板602延伸的至少一个鳍特征(或鳍)604、沿着鳍604的表面的栅极介电质606，及栅极介电质606上方的栅极电极608。源极区610及漏极区612设置在鳍604的相对侧上的基板602上方。鳍604、源极区610及漏极区612属主动区(或OD区)，该主动区在一或多个实施例中对应于关于图1A至图4B所描述的任何主动区。在至少一个实施例中，栅极电极608对应于关于图1A至图4B所描述的任何栅极区。主动区中的鳍特征的所描述组态为一实例。其他组态在各种实施例的范畴内。
在一些实施例中，以上所论述的方法中的一些或全部通过IC布置图产生***执行。在一些实施例中，IC布置图产生***可用作以下所论述的IC制造***的设计工厂的部分。
图7为根据一些实施例的EDA***700的方块图。
在一些实施例中，EDA***700包括自动化安置及路由(automated placement androuting；APR)***。根据一或多个实施例，设计布置图且表示导线路由配置的本文所描述的方法为可例如使用根据一些实施例的EDA***700实行的。
在一些实施例中，EDA***700为通用计算装置，该通用计算装置包括硬件处理器702及非暂时性计算机可读储存媒体704。除其他方面之外，储存媒体704是以计算机程序码706编码，亦即，储存计算机程序码706，该计算机程序码亦即可执行指令的集合。通过硬件处理器702的指令706的执行表示(至少部分地)EDA工具，该EDA工具实行本文根据一或多个实施例所描述的例如方法(在下文中，所述制程及/或方法)的一部分或全部。
处理器702通过总线708电气地耦接至计算机可读储存媒体704。处理器702亦通过总线708电气地耦接至I/O接口710。网络接口712亦通过总线708电气地连接处理器702。网络接口712连接至网络714，使得处理器702及计算机可读储存媒体704能够通过网络714连接至外部元件。处理器702用以执行编码在计算机可读储存媒体704中的计算机程序码706，以便使EDA***700执行所述制程及/或方法的一部分或全部。在一或多个实施例中，处理器702为中央处理单元(central processing unit；CPU)、多处理器、分散式处理***、特定应用集成电路(application specific integrated circuit；ASIC)，及/或合适的处理单元。
在一或多个实施例中，计算机可读储存媒体704为电子的、磁性的、光学的、电磁的、红外的，及/或半导体***(或设备或装置)。例如，计算机可读储存媒体704包括半导体或固态记忆体、磁带、可移计算机磁片、随机存取记忆体(random access memory；RAM)、只读记忆体(read-only memory；ROM)、刚性磁盘，及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体704包括光盘只读记忆体(compact disk-read only memory；CD-ROM)、光盘-读/写(compact disk-read/write；CD-R/W)，及/或数字视频光盘(digitalvideo disc；DVD)。
在一或多个实施例中，储存媒体704储存计算机程序码706，该计算机程序码用以使EDA***700(其中此执行表示(至少部分地)EDA工具)执行所述制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体704亦储存信息，该信息促进执行所述制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体704储存包括如本文所揭示的HPC单元的标准单元的程序馆707。
EDA***700包括I/O接口710。I/O接口710耦接至外部电路。在一或多个实施例中，I/O接口710包括用于将信息及命令通讯至处理器702的键盘、小键盘、鼠标、轨迹球、轨迹板、触控屏幕，及/或游标定向键。
EDA***700亦包括网络接口712，该网络接口耦接至处理器702。网络接口712允许EDA***700与网络714通讯，一或多个其他计算机***连接至该网络。网络接口712包括无线网络接口诸如BLUETOOTH、WIFI、WIMAX、GPRS，或WCDMA；或有线网络接口诸如ETHERNET、USB，或IEEE-1364。在一或多个实施例中，所述制程及/或方法的一部分或全部实行于二或更多个EDA***700中。
EDA***700用以通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元的程序馆，及/或用于通过处理器702过程的其他参数中的一或多个。信息通过总线708传递至处理器702。EDA***700用以通过I/O接口710接收与UI有关的信息。信息作为使用者界面(user interface；UI)742储存在计算机可读媒体704中。
在一些实施例中，所述制程及/或方法的一部分或全部经实行为用于通过处理器执行的独立软件应用程序。在一些实施例中，所述制程及/或方法的一部分或全部经实行为软件应用程序，该软件应用程序为额外软件应用程序的一部分。在一些实施例中，所述制程及/或方法的一部分或全部经实行为至软件应用程序的外挂程序。在一些实施例中，所述制程及/或方法中的至少一个经实行为软件应用程序，该软件应用程序为EDA工具的一部分。在一些实施例中，所述制程及/或方法的一部分或全部经实行为由EDA***700使用的软件应用程序。在一些实施例中，包括标准单元的布置图是使用诸如可得自CADENCE DESIGNSYSTEMS，Inc.的
Figure BDA0002790638690000181
的工具或另一合适的布置产生工具产生。
在一些实施例中，制程经实现为储存在非暂时性计算机可读记录媒体中的程序的函数。非暂时性计算机可读记录媒体的实例包括但不限于外部/可移及/或内部/内建储存器或记忆体单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM的半导体记忆体、RAM、记忆卡等中的一或多个。
图8为根据一些实施例的集成电路(IC)制造***800及与该IC制造***相关联的IC制造流程的方块图。在一些实施例中，基于布置图，(A)一或多个半导体遮罩或(B)半导体集成电路的层中的至少一个组件中的至少一个是使用制造***800制造。
在图8中，IC制造***800包括诸如设计工厂820、遮罩工厂830，及IC制造商/制造者(“制造”)850的实体，这些实体在与制造IC装置860有关的设计、开发，及制造周期及/或服务中彼此相互作用。***800中的实体通过通讯网中连接。在一些实施例中，通讯网络为单个网络。在一些实施例中，通讯网络为各种不同网络，诸如内部网络及网际网络。通讯网络包括有线及/或无线通讯通道。每个实体与其他实体中的一或多个相互作用且向其他实体中的一或多个提供服务且/或接收来自其他实体中的一或多个的服务。在一些实施例中，设计工厂820、遮罩工厂830，及IC制造850中的二或更多个由单个较大公司拥有。在一些实施例中，设计工厂820、遮罩工厂830，及IC制造850中的二或更多个共存于共用设施中且使用共用资源。
设计工厂(或设计小组)820产生IC设计布置图822。IC设计布置图822包括设计来用于IC装置860的各种几何图案。几何图案对应于组成将要制造的IC装置860的各种组件的金属、氧化物，或半导体层的图案。各种层组合以形成各种IC特征。例如，IC设计布置图822的一部分包括各种IC特征，诸如主动区、栅极电极、源极及漏极、中间层互连的金属接线或通孔，及用于粘结将要形成于半导体基板(诸如硅晶圆)及设置在半导体基板上的各种材料层中的衬垫的开口。设计工厂820实行适当的设计程序以形成IC设计布置图822。设计程序包括逻辑设计、实体设计或安置及路由中的一或多个。IC设计布置图822呈现在具有几何图案的信息的一或多个数据文件中。例如，IC设计布置图822是用GDSII文件格式或DFII文件格式表达。
遮罩工厂830包括数据准备832及遮罩制造844。遮罩工厂830使用IC设计布置图822来制造将使用于根据IC设计布置图822制造IC装置860的各种层的一或多个遮罩845。遮罩工厂830执行遮罩数据准备832，其中IC设计布置图822经转换成代表性数据文件(“RDF”)。遮罩数据准备832将RDF提供至遮罩制造844。遮罩制造844包括遮罩写入器。遮罩写入器将RDF转换成诸如遮罩(标线片)845或半导体晶圆853的基板上的影像。设计布置图822由遮罩数据准备832操纵以符合遮罩写入器的特性及/或IC制造850的要求。在图8中，遮罩数据准备832及遮罩制造844经例示为分离元件。在一些实施例中，遮罩数据准备832及遮罩制造844可共同称为遮罩数据准备。
在一些实施例中，遮罩数据准备832包括光学接近度校正(optical proximitycorrection；OPC)，该光学接近度校正使用微影术增强技术来补偿诸如可起因于绕射、干涉、其他制程效应等的彼等的影像误差。OPC调整IC设计布置图822。在一些实施例中，遮罩数据准备832包括进一步解析度增强技术(resolution enhancement technique；RET)，诸如离轴照明、次级解析度辅助特征、移相遮罩、其他合适的技术，及类似者或其组合。在一些实施例中，亦使用逆微影术技术(inverse lithography technology；ILT)，该逆微影术技术将OPC视为逆成像问题。
在一些实施例中，遮罩数据准备832包括遮罩规则核对器(mask rule checker；MRC)，该遮罩规则核对器核对已在具有遮罩创造规则的集合的OPC中经历制程的IC设计布置图822，这些遮罩创造规则含有一定的几何及/或连接性限制以确保充分的边限，以解决半导体制造制程中的可变性等等。在一些实施例中，MRC修改IC设计布置图822以在遮罩制造844期间补偿限制，此举可取消由OPC执行的修改的部分以便满足遮罩创造规则。
在一些实施例中，遮罩数据准备832包括微影术制程核对(lithography processchecking；LPC)，该微影术制程核对模拟将由IC制造850实行来制造IC装置860的处理。LPC基于IC设计布置图822来模拟此处理以创造模拟制造的装置，诸如IC装置860。LPC模拟中的处理参数可包括与IC制造周期的各种制程相关联的参数、与使用于制造IC的工具相关联的参数，及/或制造制程的其他态样。LPC考虑各种因素，诸如空中影像对比度、焦点深度(“depth of focus；DOF”)、遮罩误差增进因子(“mask error enhancement factor；MEEF”)、其他合适的因素，及类似者或其组合。在一些实施例中，在模拟制造的装置已通过LPC创造之后，若模拟的装置在形状上并非足够接近以满足设计规则，则OPC及/或MRC经重复以进一步细化IC设计布置图822。
应理解，已出于清晰性的目的而简化遮罩数据准备832的以上描述。在一些实施例中，数据准备832包括诸如用以根据制造规则修改IC设计布置图822的逻辑操作(logicoperation；LOP)的额外特征。另外，在数据准备832期间施加至IC设计布置图822的制程可以各种不同顺序执行。
在遮罩数据准备832之后且在遮罩制造844期间，基于修改后的IC设计布置图822制造遮罩845或一组遮罩845。在一些实施例中，遮罩制造844包括基于IC设计布置图822来执行一或多个微影暴露。在一些实施例中，一电子束(电子束)或多个电子束的机构用来基于修改后的IC设计布置图822形成遮罩(光罩或标线片)845上的图案。遮罩845可以各种技术加以形成。在一些实施例中，遮罩845是使用二元技术形成。在一些实施例中，遮罩图案包括不透明区及透明区。诸如紫外线(ultraviolet；UV)射束的辐射束由不透明区阻挡且穿过透明区透射，该辐射束用来暴露已涂布在晶圆上的影像敏感材料层(例如，光阻剂)。在一个实例中，遮罩845的二元遮罩版本包括透明基板(例如，熔融石英)及涂布在二元遮罩的不透明区中的不透明材料(例如，铬)。在另一实例中，遮罩845是使用相移技术形成。在遮罩845的相移遮罩(phase shift mask；PSM)版本中，形成在相移遮罩上的图案中的各种特征用以具有适当的相差以增强解析度及成像品质。在各种实例中，相移遮罩可为减弱PSM或交替PSM。由遮罩制造844产生的遮罩(多个)使用在各种制程中。例如，此遮罩(多个)使用在用以形成半导体晶圆853中的各种掺杂区的离子植入制程中，使用在用以形成半导体晶圆853中的各种蚀刻区的蚀刻制程中，且/或使用在其他合适的制程中。
IC制造850包括晶圆制造852。IC制造850为IC制造业务，该IC制造业务包括用于各种不同IC产品的制造的一或多个制造设施。在一些实施例中，IC制造850为半导体铸造厂。例如，可存在用于多个IC产品之前端制造(前端制程线(front-end-of-line；FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后端制造(后端制程线(back-end-of-line；BEOL)制造)，且第三制造设施可提供用于铸造厂业务的其他服务。
IC制造850使用由遮罩工厂830制造的遮罩(多个)845来制造IC装置860。因而，IC制造850至少间接地使用IC设计布置图822来制造IC装置860。在一些实施例中，半导体晶圆853通过IC制造850、使用遮罩(多个)845制造以形成IC装置860。在一些实施例中，IC制造包括至少间接地基于IC设计布置图822来执行一或多个微影暴露。半导体晶圆853包括具有形成在上面的材料层的硅基板或其他适当基板。半导体晶圆853进一步包括各种掺杂区、介电特征、多级互连件，及类似者(在后续制造步骤中形成)中的一或多个。
关于集成电路(IC)制造***(例如，图8的***800)及与该制造***相关联的IC制造流程的细节见于例如2016年2月9日授予的美国专利第9,256,709号、2015年10月1公布的美国预授予公开第20150278429号、2014年2月6日公布的美国预授予公开第20140040838号，及2007年8月21日授予的美国专利第7,260,442号中，其中每一专利的整体由此以引用方式并入本文。
在一些实施例中，集成电路(IC)装置包含第一半导体类型的多个第一分接头单元，及不同于第一半导体类型的第二半导体类型的多个第二分接头单元。多个第一分接头单元配置在至少两个列中，至少两个列在第一方向上彼此相邻且在横向于第一方向的第二方向上延伸。多个第一分接头单元中的每一个具有在第一方向上的第一长度。多个第二分接头单元包含至少一个第二分接头单元，该至少一个第二分接头单元在大于第一方向上的多个第一分接头单元中的每一个的第一长度的第二长度上，在至少两个列之间，在第一方向上延伸。
在一些实施例中，集成电路装置进一步包含基板。第一阱分接头单元及第二阱分接头单元配置在基板上。其中基板具有第二半导体类型。
在一些实施例中，其中第二阱分接头单元进一步包含至少另一第二阱分接头单元，至少另一第二阱分接头单元在大于第一方向上的第一阱分接头单元中的每一个的第一长度的第二长度上，在至少两个列之间，在第一方向上延伸，且第一阱分接头单元在第二方向上配置在至少一个第二阱分接头单元与至少另一第二阱分接头单元之间。
在一些实施例中，集成电路装置进一步包含第一半导体类型的多个第一阱区，第一阱分接头单元中的每一个在第一阱区中的一对应的一个中。IC装置进一步包含第二半导体类型的多个第二阱区，第二阱分接头单元中的每一个在第二阱区中的一对应的一个中，第一阱区及第二阱区在第一方向上延伸且在第二方向上交替地配置；以及多个鳍特征，鳍特征在第一方向上延伸。其中F2/F1≥(DY/DX)*(L/A)。F1为第一阱分接头单元中的每一个中的鳍特征的一数目。F2为至少一个第二阱分接头单元及至少另一第二阱分接头单元中的每一个中的鳍特征的一数目。DX为至少两个列的面对侧之间的在第一方向上的一第一距离的一半。DY为至少一个第二阱分接头单元及至少另一第二阱分接头单元的面对侧之间的在第二方向上的一第二距离的一半。L为至少一个第二阱分接头单元或至少另一第二阱分接头单元在第一方向上的第二长度。A为在第二方向上的一单元高度，且为第一阱区之中的一第一阱区的一高度及第二阱区之中的一相邻第二阱区的一高度的一和。
在一些实施例中，IC装置满足以下中的至少一个：DY为自0.5μm至1000μm、DX为自0.05μm至100μm、L为自0.1μm至5000μm或A为自0.025μm至0.300μm。
在一些实施例中，IC装置进一步包含多个栅极区，栅极区在第二方向上延伸。其中F1及F2中的每一个通过下式限定(LOD/CPP)*W*Fn。LOD为一对应第一阱分接头单元的第一长度，或至少一个第二阱分接头单元或至少另一第二阱分接头单元的第二长度。CPP为第一方向上的相邻栅极区之间的一节距。W为在第二方向上的对应第一阱分接头单元、至少一个第二阱分接头单元，或至少另一第二阱分接头单元的高度。Fn为在第二方向上的每单位高度鳍特征的一数目。
在一些实施例中，IC装置进一步包含第一半导体类型的多个第一阱区，第一阱分接头单元中的每一个在第一阱区中的一对应的一个中。亦包含第二半导体类型的多个第二阱区，第二阱分接头单元中的每一个在第二阱区中的一对应的一个中；以及基板，第一阱区、第二阱区、第一阱分接头单元及第二阱分接头单元配置在基板上。其中第一半导体类型为N型，第二半导体类型为P型，且基板为P型基板，或第一半导体类型为P型，第二半导体类型为N型，且基板为N型基板。
在一些实施例中，其中至少一个第二阱分接头单元在第二方向上重叠至少两个列中的至少一个中的至少一个第一阱分接头单元。
在一些实施例中，其中至少一个第二阱分接头单元在第二方向上重叠至少两个列中的全部中的第一阱分接头单元中的全部。
在一些实施例中，其中至少一个第二阱分接头单元包括一单个第二阱分接头单元，单个第二阱分接头单元在第一方向上、在其第一末端与第二末端之间连续地延伸。单个第二阱分接头单元的第一末端在第二方向上重叠至少两个列中的一个中的第一阱分接头单元，且单个第二阱分接头单元的第二末端在第二方向上重叠至少两个列中的另一个中的第一阱分接头单元。
在一些实施例中，其中至少一个第二阱分接头单元包括沿着第一方向配置的一第二阱分接头单元系列。第二阱分接头单元系列包括一第一末端阱分接头单元，第一末端阱分接头单元在系列第二阱分接头单元的一第一末端处且在第二方向上重叠至少两个列中的一个中的第一阱分接头单元，一第二末端阱分接头单元，第二末端阱分接头单元在系列第二阱分接头单元的一第二末端处且在第二方向上重叠至少两个列中的另一个中的第一阱分接头单元，及一中间阱分接头单元，中间阱分接头单元在系列第二阱分接头单元的第一末端与第二末端之间且不重叠至少两个列中的第一阱分接头单元之中的第一阱分接头单元。
在一些实施例中，其中至少两个列包括多于两个列，且多于两个列中的第一阱分接头单元在第二方向上重叠至少一个第二阱分接头单元。
在一些实施例中，方法包含：在集成电路(IC)布置图中将第一半导体类型的多个第一阱分接头单元安置在两个相邻列中。方法进一步包含：在IC布置图中，安置不同于第一半导体类型的第二半导体类型的两个第二阱分接头单元。两个相邻列在第一方向上彼此相邻，在横向于第一方向的第二方向上延伸，且在第二方向上位于两个第二阱分接头单元之间。多个第一阱分接头单元中的每一个具有在第一方向上的第一长度。两个第二阱分接头单元中的每一个在大于第一方向上的多个第一阱分接头单元中的每一个的第一长度的第二长度上，在两个相邻列之间，在第一方向上连续地延伸。安置多个第一阱分接头单元或安置两个第二阱分接头单元中的至少一个通过处理器执行。
在一些实施例中，其中无第二半导体类型的其他阱分接头单元在IC布置图中安置在两个第二阱分接头单元之间。
在一些实施例中，其中两个第二阱分接头单元中的每一个具有一第一末端，第一末端在第二方向上重叠两个相邻列中的一个中的第一阱分接头单元，及一第二末端，第二末端在第二方向上重叠至少两个列中的另一个中的第一阱分接头单元。
在一些实施例中，其中IC布置图包括第一半导体类型的多个第一阱区及第二半导体类型的多个第二阱区，第一阱区及第二阱区在第一方向上延伸且在第二方向上交替地配置。在安置第一阱分接头单元中，第一阱分接头单元中的每一个安置在第一阱区之中的一对应第一阱区中。在安置第二阱分接头单元中，两个第二阱分接头单元中的每一个安置在第二阱区之中的一对应第二阱区中。
在一些实施例中，其中IC布置图进一步包括多个鳍特征，鳍特征在第一方向上延伸，且F2/F1≥(DY/DX)*(L/A)。其中F1为第一阱分接头单元中的每一个中的鳍特征的一数目，F2为两个第二阱分接头单元中的每一个中的鳍特征的一数目。DX为两个相邻列的面对侧之间的在第一方向上的一第一距离的一半。DY为两个第二阱分接头单元的面对侧之间的在第二方向上的一第二距离的一半。L为在第一方向上的两个第二阱分接头单元中的每一个的第二长度。A为在第二方向上的一单元高度，且为第一阱区之中的一第一阱区的一高度及第二阱区之中的一相邻第二阱区的一高度的一和。
在一些实施例中，其中安置第一阱分接头单元及安置两个第二阱分接头单元是在IC布置图的一区域上、在第一方向及第二方向上以规则间隔执行。
在一些实施例中，***包含处理器，该处理器用以通过以行及列安置第一半导体类型的多个第一阱分接头单元，及安置不同于第一半导体类型的第二半导体类型的多个第二阱分接头单元来执行集成电路(IC)布置图中的阱分接头单元安置。行在第一方向上延伸，且列在横向于第一方向的第二方向上延伸。多个第二阱分接头单元中的每一个在第一方向上伸长且在第二方向上重叠多个第一阱分接头单元之中的多个第一阱分接头单元。
在一些实施例中，其中处理器用以执行安置第二阱分接头单元，使得在第二阱分接头单元之中，在第二方向上彼此相邻的每一对第二阱分接头单元在其间夹入第一阱分接头单元的多个行及列。
先前内容概括若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的一实施例的态样。熟悉此项技术者应了解，这些熟悉此项技术者可容易地使用本揭示案的一实施例作为基础，以用于设计或修改用于执行相同目的及/或达成本文引入的实施例的相同优点的其他制程及结构。熟悉此项技术者亦应意识到这些等效构造不脱离本揭示案的一实施例的精神及范畴，且这些熟悉此项技术者可在不脱离本揭示案的精神及范畴的情况下在本文中做出各种变化、置换，及变更。

Claims (1)

1.一种集成电路装置，其特征在于，包含：
一第一半导体类型的多个第一阱分接头单元；以及
一第二半导体类型的多个第二阱分接头单元，该第二半导体类型不同于该第一半导体类型，
其中所述多个第一阱分接头单元配置在至少两个列中，该至少两个列在一第一方向上彼此相邻且在横向于该第一方向的一第二方向上延伸，
所述多个第一阱分接头单元中的每一个具有在该第一方向上的一第一长度，且
所述多个第二阱分接头单元包含至少一个第二阱分接头单元，该至少一个第二阱分接头单元在大于该第一方向上的所述多个第一阱分接头单元中的每一个的该第一长度的一第二长度上，在该至少两个列之间，在该第一方向上延伸。
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