TWI836152B - 電晶體結構 - Google Patents
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Abstract
電晶體結構包含一閘極、一間隔層、一通道區、一第一凹槽、以及一第一導電區。該閘極位於一矽表面上方。該間隔層位於該矽表面上方且至少覆蓋該閘極的一側壁。該通道區位於該矽表面下方。該第一導電區至少部分地形成於該第一凹槽內，其中該電晶體結構旁的一相鄰電晶體結構的導電區是至少部分地形成於該第一凹槽內。
Description
本發明是有關於一種電晶體結構，尤指一種具有低漏電流的電晶體結構。
在現有技術中，目前最常使用的一種電晶體是形成於一平面矽晶圓中的金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor,(MOSFET))，其中該電晶體具有形成在一矽表面上的閘極，且該閘極與該矽表面被一介電質材料分開。另外，該電晶體的汲極與源極是形成於該矽表面下的基底中。而隨著該電晶體的尺寸日益微縮，該電晶體可以利用鰭式結構電晶體(例如鰭式場效應電晶體(FinFET)、三閘極電晶體(tri-gate FET)或雙柵(double-gate)電晶體等等)來實現以使該電晶體的尺寸可從22奈米繼續微縮至7奈米，或是繼續微縮至比7奈米更小的尺寸。然而，該鰭式結構電晶體的大多數技術是通過產生高開啟電流(ON current)來強調該電晶體的電流驅動能力以展現該電晶體的高性能，而不是強調該電晶體具有低漏電流的能力以展現該電晶體的低關閉電流(OFF current)。但對於深奈米矽技術而言，利用將該鰭式結構電晶體做為一低漏電流與低功耗的元件的重要性與日俱增，特別是當該鰭式結構電晶體是應用在記憶體電路(例如靜態隨機存取記憶體(static random access memories,SRAMs)，
動態隨機存取記憶體(dynamic random access memories,DRAMs)，可擕式積體電路(integrated circuit,IC)或可穿戴式積體電路等)中的開關元件時。
例如，最普遍用於動態隨機存取記憶體的記憶單元具有一存取電晶體(access transistor)和一儲存電容(storage capacitor)。而現有技術利用一平面電晶體或該鰭式結構電晶體作為該存取電晶體時，該存取電晶體在關閉狀態(OFF state)時會遭受高漏電流的問題(例如每一記憶單元超過1皮安培)，其中因為該高漏電流的問題會使該動態隨機存取記憶體內所儲存的信號快速洩漏，導致該動態隨機存取記憶體需要非常短的刷新時間(refresh time)以恢復所儲存的信號(否則所儲存的信號便會遺失)，所以該高漏電流的問題是無法被接受的。另外，在該存取電晶體的關閉狀態時會具有多種已知的漏電流來源，例如(a)閘極至通道的漏電流(Gate-to-Channel leakage)、(b)閘極誘導汲極的漏電流(Gate-Induced Drain Leakage,GIDL)、(c)汲極引入勢壘降低(Drain-induced barrier lowering,DIBL)的漏電流、(d)次閾值通道的漏電流(Sub-threshold channel leakage)、(e)由矽材料中p-n結引起的源/汲極側壁或區域的漏電流等。為了使每一元件的關閉電流滿足接近飛安培(femto-ampere)的水準，該每一元件內部分的電晶體尺寸的參數必須被放寬至無法接受的地步，而違背了電晶體的微縮理論，其中該電晶體的微縮理論為了要實現摩爾定律(Moore’s Law)的經濟所以要求縮小電晶體尺寸以減少記憶單元的尺寸。在一誇大的例子中，對10奈米的製程技術而言，閘極的長度需要大於100奈米以降低該關閉電流滿足每一記憶單元1飛安培的需求，然而這是很不實際的。因此，如何提供具有低漏電流的電晶體是該動態隨機存取記憶體的設計者的一項重要議題。
本發明的一實施例公開一種電晶體結構。該電晶體結構包含一閘極、一間隔層、一通道區、一第一凹槽、以及一第一導電區。該閘極是位於一矽表面上方。該間隔層是位於該矽表面上方且至少覆蓋該閘極的一側壁。該通道區是位於該矽表面下方。該第一導電區至少部分地形成於該第一凹槽內，其中該電晶體結構旁的一相鄰電晶體結構的該導電區是至少部分地形成於該第一凹槽內。
在本發明的另一實施例中，該電晶體結構另包含一第二凹槽以及一第二導電區。該第二導電區至少部分地形成於該第二凹槽內。該第一導電區具有沿著一第一延伸方向的一第一摻雜濃度分佈，以及該第二導電區具有沿著一第二延伸方向的一第二摻雜濃度分佈，其中該第一延伸方向和該第二延伸方向平行於該矽表面的法線方向，以及該第一摻雜濃度分佈和該第二摻雜濃度分佈不對稱。
在本發明的另一實施例中，該電晶體結構另包含一第一絕緣層，其中該第一絕緣層形成於該第一凹槽內且位於該第一導電區下方。該第一導電區包含一第一上方部分、一第二上方部分、和一下方部分，該第一上方部分和該第二上方部分接觸該間隔層，以及該下方部分接觸該通道區且位於該第一絕緣層之上層之上。另外，該電晶體結構另包含一第二絕緣層。該第二絕緣層覆蓋該第一導電區。另外，該電晶體結構另包含一接觸區。該接觸區至少部分地形成於該第一凹槽內，其中該第一導電區的該第二上方部分接觸該接觸區，以及該第二絕緣層將該第一導電區的該第一上方部分和該下方部分與該接觸區分
開。
在本發明的另一實施例中，該相鄰電晶體結構的該導電區與該第一導電區電性隔離。另外，在本發明的另一實施例中，該通道區的至少一部分是位於該閘極和該間隔層下方，以及該通道區的長度不小於該閘極的長度與該間隔層的長度的總和。另外，在本發明的另一實施例中，一高應力的介電層形成於該第一導電區、該間隔層、和該閘極之上。
本發明的另一實施例公開一種電晶體結構。該電晶體結構包含一閘極、一間隔層、一通道區、以及一第一導電區。該閘極是位於一矽表面上方。該間隔層覆蓋該閘極的一側壁。該通道區的至少一部分是位於該閘極和該間隔層下方。該第一導電區形成於該間隔層和一側面絕緣層之間，其中該第一導電區的一側壁的部分被該側面絕緣層覆蓋
在本發明的另一實施例中，該第一導電區是部分地形成於一第一凹槽內，以及該側面絕緣層部分地形成於該第一凹槽內。一底部絕緣層形成於該第一凹槽內，且該第一導電區是位於該底部絕緣層之上。該第一導電區包含一第一上方部分、一第二上方部分、和一下方部分，該第一上方部分和該第二上方部分接觸該間隔層，以及該下方部分接觸該通道區且位於該底部絕緣層之上。另外，該電晶體結構另包含一接觸區。該一接觸區是至少部分地形成於該第一凹槽內，其中該第一導電區的該第二上方部分接觸該接觸區，以及該側面絕緣層將該第一導電區的該第一上方部分和該下方部分與該接觸區分開。另外，在本發明的另一實施例中，該第一導電區包含矽，碳化矽，或鍺化矽。
在本發明的另一實施例中，該電晶體結構另包含一第二導電區、另一側面絕緣層、以及另一接觸區。該第二導電區部分地形成於一第二凹槽內。該另一側面絕緣層是部分地形成於該第二凹槽內。該另一接觸區是部分地形成於該第二凹槽內，其中該第二導電區包含一第一上方部分、一第二上方部分、和一下方部分，該第二導電區的該下方部分接觸該通道區，該第二導電區的該第二上方部分接觸該另一接觸區，以及該另一側面絕緣層將該第二導電區的該第一上方部分和該下方部分與該另一接觸區分開。
在本發明的另一實施例中，該電晶體結構另包含另一間隔層。該另一間隔層覆蓋該閘極的另一側壁，其中該通道區的長度不小於該閘極的長度、該間隔層的長度、與該另一間隔層的長度的總和。另外，該間隔層和該另一間隔層是再生成的間隔層。另外，在本發明的另一實施例中，該電晶體結構另包含位於該間隔層下方的一輕摻雜汲極區。
本發明的另一實施例公開一種電晶體結構。該電晶體結構包含一閘極、一間隔層、一通道區、一第一導電區、以及一第二導電區。該閘極是位於一矽表面上方。該間隔層是位於該矽表面上方且覆蓋該閘極的一側壁。該通道區的至少一部分是位於該閘極和該間隔層的下方。該電晶體結構是一非對稱電晶體結構。
在本發明的另一實施例中，該第一導電區沿著一第一延伸方向的一第一摻雜濃度分佈不同於該第二導電區沿著一第二延伸方向的一第二摻雜濃度
分佈。該閘極和該第一導電區之間的結構不同於該閘極和該第二導電區之間的結構。一輕摻雜汲極區形成於該閘極和該第一導電區之間。在本發明的另一實施例中，該第一導電區包含在該矽表面下方的一第一下方部分，該第二導電區包含在該矽表面下方的一第二下方部分，以及該第一下方部分的厚度不同於該第二下方部分的厚度。相鄰於該第一導電區的該通道區的一端的寬度不同於相鄰於該第二導電區的該通道區的另一端的寬度。該第一導電區的材料不同於該第二導電區的材料。
本發明的另一實施例公開一種電晶體結構。該電晶體結構包含一閘極、一間隔層、一通道區、一第一導電區、以及一第二導電區。該閘極是位於一矽表面上方。該間隔層是位於該矽表面上方且覆蓋該閘極的一側壁。該間隔層位於該矽表面上方且覆蓋該閘極的一側壁該通道區的至少一部分是位於該閘極和該間隔層的下方。該第一導電區電耦接於該通道區的一端以及該第二導電區電耦接於該通道區的另一端。該電晶體結構的開啟電流是取決於該第一導電區的參數，該通道區的參數，該電晶體結構的非對稱參數，以及存在覆蓋該第一導電區的側壁的第二絕緣層的至少其中之一。
在本發明的另一實施例中，該電晶體結構的關閉電流是取決於該第一導電區的參數，該通道區的參數，該電晶體結構的非對稱參數，以及存在於該第一導電區下方的第一絕緣層的至少其中之一。
本發明公開了一種電晶體結構。該電晶體結構包含一閘極、一間隔層、一通道區、一第一導電區、以及一第二導電區，其中該間隔層將該第一導
電區以及該第二導電區與該閘極分開，與該閘極也被該間隔層分開。另外，該第一導電區形成於一第一凹槽的側壁之上，以及該第二導電區形成於一第二凹槽的側壁上，其中該第一導電區和該第二導電區中每一導電區的側壁的部分被一絕緣層覆蓋，以及另一額外的絕緣層可以選擇性地形成於該第一凹槽的底表面上，以及該第二凹槽的底表面也是如此。因此，相較於現有技術所提供的鰭式結構電晶體，本發明所提供的該電晶體結構可減少漏電流且可通過該電晶體的參數調整該電晶體的開啟/關閉電流。
100、1600、1601、1602、1603:電晶體結構
101:閘極
103:間隔層
1031:第一部分
1032:第二部分
105:通道區
107:第一導電區
1071、1091:下方部分
1072、1092:第一上方部分
1073、1093:第二上方部分
109:第二導電區
110:淺溝槽絕緣結構
111:介電層
112:基底
113:矽表面
115:覆蓋結構
117:第一凹槽
119、127:第一絕緣層
121、129:第二絕緣層
123、131:接觸區
125:第二凹槽
133:導電區
135:輕摻雜汲極區
1231、1311:隔離材料
200-218:步驟
301:第一介電層
303:多晶矽層
305:第一氧化層
307:第一氮化層
401:薄氧化層
403:第二氮化層
405:第二氧化層
501:部分
1003:第二介電層
1303:間隙
1304:絕緣層
G:閘極結構
S0-S3:源極
D0-D3:汲極
第1A圖是本發明的第一實施例所公開的一種電晶體結構的示意圖。
第1B圖是本發明的另一實施例所公開的一種電晶體結構的示意圖。
第2圖是本發明的第二實施例所公開的一種電晶體結構的製造方法的流程圖。
第3圖是說明在矽表面上形成第一介電層、多晶矽層、第一氧化層、以及第一氮化層的示意圖。
第4圖是說明形成介電層、閘極、以及覆蓋結構的示意圖。
第5圖是說明在介電層、閘極、以及覆蓋結構旁形成間隔層的示意圖。
第6A圖是說明利用間隔層作為各向異性蝕刻技術的光罩形成第一凹槽和第二凹槽的示意圖。
第6B圖是根據本發明另一實施例說明回蝕刻間隔層以暴露矽表面的部分的示意圖。
第7圖是說明在第一凹槽和第二凹槽內形成第一絕緣層的示意圖。
第8圖是說明回蝕刻第一絕緣層的示意圖。
第9圖是說明在第一絕緣層之上形成第一導電區和第二導電區的示意圖。
第10A圖是根據本發明另一實施例說明移除間隔層的示意圖。
第10B圖是根據本發明另一實施例說明在間隔層、覆蓋結構、第一導電區、以及第二導電區上形成第二介電層的示意圖。
第11圖是說明形成並回蝕刻第二絕緣層的示意圖。
第12A圖是說明電晶體結構的最終結構的示意圖。
第12B圖是根據第6B圖所示的實施例說明電晶體結構的最終結構的示意圖。
第13圖是根據本發明另一實施例說明第一導電區和第二導電區分別完整地形成在第一凹槽和第二凹槽中的示意圖。
第14圖是根據本發明另一實施例說明移除間隔層的第二氧化層的示意圖。
第15圖是根據本發明另一實施例說明再生成第三氧化層的示意圖。
第16圖是根據本發明另一實施例說明電晶體結構的四種實施例的示意圖。
第17圖是本發明的另一實施例所公開的一種電晶體結構的示意圖。
請參照第1A圖。第1A圖是本發明的一第一實施例所公開的一種電晶體結構100的示意圖。如第1A圖所示，電晶體結構100包含一閘極101、一間隔層103、一通道區105、一第一導電區107、以及一第二導電區109。另外，一淺溝槽絕緣(shallow trench isolation,STI)結構110形成於電晶體結構100旁，其中有關淺溝槽絕緣結構110的結構為本發明領域具有熟習技藝者所熟知，在此不再贅述。閘極101形成於一介電層111之上，其中介電層111形成於基底112的矽表面113
之上。另外，一覆蓋結構115可以形成於閘極101之上。間隔層103形成於矽表面113之上且包含一第一部分1031和一第二部分1032，其中第一部分1031覆蓋閘極101的左側壁，以及第二部分1032覆蓋閘極101的右側壁。另外，在本發明的一實施例中，間隔層103具有三層結構，其中該三層結構分別為一薄氧化層、一氮化層、以及一氧化層。但本發明不受限於間隔層103具有該三層結構。也就是說，間隔層103可以是單層或多層的介電層，以及該多層的介電層可以包括氮化物、氧化物、氮氧化物、或其他介電質材料。通道區105形成於閘極101和間隔層103以下，以及通道區105對齊間隔層103。因為間隔層103的緣故，所以通道區105的長度大於閘極101的長度。但在本發明的另一實施例中，通道區105不完全位於閘極101和間隔層103下。也就是說，通道區105的至少一部分會位於閘極101和間隔層103下。另外，通道區105的長度可根據間隔層103的長度以及閘極101的長度調整。另外，可在通道區105中形成一摻雜。另外，在本發明的另一實施例中，可以在閘極101和第一導電區107之間與/或閘極101和第二導電區109之間形成輕摻雜區。
第一導電區107形成且接觸一第一凹槽117的側壁，且第一導電區107包含一下方部分1071和一上方部分(包含一第一上方部分1072、和一第二上方部分1073)，其中下方部分1071耦接通道區105，以及第一上方部分1072和第二上方部分1073耦接間隔層103的第一部分1031。另外，第二上方部分1073的頂部(top surface)可以高於或低於閘極101的頂部，以及如第1A圖所示，下方部分1071的厚度(例如下方部分1071的頂部至底部的距離，其中下方部分1071的頂部對齊矽表面113)大於通道區105的厚度(例如通道區105的頂部至底部的距離)。另外，在本發明的另一實施例中，第一導電區107的高度大於閘極101沿著矽表面113的長
度，或大於閘極101沿著矽表面113的長度和間隔層103沿著矽表面113的長度的總和。另外，第一導電區107可以包含具有矽的材料例如矽(Si)、碳化矽(SiC)、或鍺化矽(SiGe)。
一第一絕緣層119形成於第一凹槽117之內且覆蓋第一凹槽117的底表面，其中第一絕緣層119形成於下方部分1071之下。一第二絕緣層121形成於第一導電區107旁且覆蓋下方部分1071的側壁和第一上方部分1072的側壁。另外，第一絕緣層119的材料和/或第二絕緣層121的材料可以是氧化物、氮化物、或其他絕緣材料。在本發明的一實施例中，第一絕緣層119和/或第二絕緣層121可以通過熱氧化而形成。另外，在本發明的另一實施例中，第一絕緣層119和第二絕緣層121是通過原子層沉積法(Atomic-Layer-Deposition,ALD)或化學氣相沉積法(chemical vapor deposition,CVD)形成。
另外，一導電區133也部分地形成於第一凹槽117內，其中導電區133是包含在電晶體結構100旁邊的一相鄰電晶體結構內，以及導電區133可通過第二絕緣層121或其他隔開方法和第一導電區107隔開或電性隔離。在本發明的另一實施例中，導電區133和第一導電區107形成並連接在一起，從而在第一凹槽117內形成“衣領(collar)”形狀的導電區，以及電晶體結構100旁邊的該相鄰電晶體結構可以是一偽結構(dummy structure)或其他電晶體。
另外，第一導電區107通過第二上方部分1073耦接一接觸區123，其中接觸區123是用於電晶體結構100未來互連之用。由於第二絕緣層121的緣故，所以第二絕緣層121將第一導電區107的下方部分1071和第一上方部分1072與接
觸區123分開。另外，接觸區123可以包含重摻雜的多晶矽或包含金屬的材料。在這種情況下，導電區133是與第一導電區107實體上地分開，以及導電區133是通過接觸區123電耦接第一導電區107。
第一導電區107有沿著第一導電區107的一第一延伸方向的一第一摻雜濃度分佈，其中該第一延伸方向是由下方部分1071向上延伸至第二上方部分1073。也就是說，該第一延伸方向平行於(或實質上平行於)矽表面113的法線方向。特別的是，該第一摻雜濃度分佈包含下方部分1071的摻雜濃度、第一上方部分1072的摻雜濃度、和第二上方部分1073的摻雜濃度。在本發明的一實施例中，第一上方部分1072的摻雜濃度和/或第二上方部分1073的摻雜濃度高於下方部分1071的摻雜濃度。然而，本發明不受限於第一上方部分1072的摻雜濃度和/或第二上方部分1073的摻雜濃度高於下方部分1071的摻雜濃度，也就是說，該第一摻雜濃度分佈可以是其他摻雜濃度分佈，例如輕摻雜、正常摻雜、和重摻雜的任何順序的組合。
另外，可以通過調整第一導電區107的第一摻雜濃度分佈以控制第一導電區107的阻值。也就是說，例如當電晶體結構100的開啟電流由第一導電區107流至通道區105時，該開啟電流的值也取決於第一導電區107的第一摻雜濃度分佈。另外，可以通過控制第一導電區107的阻值減少或改變第一導電區107的電壓降。另外，如第1A圖所示，通道區105的長度大於閘極101的長度，以及第一絕緣層119也減少了第一導電區107和基底112之間的接觸區。基於上述理由，電晶體結構100的漏電流可以被降低。另外，在本發明的另一實施例中，可另外通過第一導電區107的高度、寬度、或長度控制第一導電區107的阻值第一導電
區107。另外，在本發明的另一實施例中，當電晶體結構100的漏電流非電晶體結構100的操作目的關鍵因素時，第一絕緣層119可以被省略。
與第一導電區107類似，電晶體結構100的第二導電區109形成且接觸一第二凹槽125的側壁，且第二導電區109包含一下方部分1091和一上方部分(包含一第一上方部分1092、和一第二上方部分1093)，其中第二導電區109有沿著第二導電區109的一第二延伸方的一第二摻雜濃度分佈，且該第二延伸方向是由下方部分1091向上延伸至第二上方部分1093。另外，第一導電區107的第一摻雜濃度分佈和第二導電區109的第二摻雜濃度分佈是對稱的。然而，在本發明的另一實施例中，該第一摻雜濃度分佈和該第二摻雜濃度可被刻意地製造成非對稱的。
另外，一第一絕緣層127形成於第二導電區109下，一第二絕緣層129形成於第二導電區109旁，以及第二導電區109耦接一接觸區131。第二導電區109、第一絕緣層127、第二絕緣層129、以及接觸區131的結構與特徵可以參照上述有關第一導電區107、第一絕緣層119、第二絕緣層121、以及接觸區123的結構與特徵的說明，在此不再贅述。
請參照第1B圖。第1B圖的實施例類似於第1A圖的實施例，但第1B圖的實施例和第1A圖的實施例之間的差別在於該相鄰電晶體結構的導電區133是通過第二絕緣層121和一隔離材料1231與第一導電區107實體上的隔離和電性隔離。另外，第一導電區107的頂部和導電區133的頂部可對齊間隔層103的頂部，所以第一導電區107(或導電區133)可以獨立地電耦合到其他導線。同樣地，另一相鄰電晶體結構的另一導電區也是通過第二絕緣層129和另一隔離材料
1311與第二導電區109實體上的隔離和電性隔離，所以第二導電區109也可以獨立地電耦合到另一導線。
請參照第2-11圖。第2圖是本發明的一第二實施例所公開的一種電晶體結構100的製造方法的流程圖。第2圖的製造方法將利用第3-11圖說明，其中第3-11圖也繪示出了電晶體結構100旁的該相鄰電晶體結構(或相鄰偽結構)，但為了簡化第3-11圖，其結構並未標示於第3-11圖。該製造方法的詳細步驟如下：步驟200：開始；步驟201：在矽表面113上形成一第一介電層301、一多晶矽層303、一第一氧化層305、以及一第一氮化層307；步驟202：通過蝕刻一閘極樣式外的區域以形成介電層111、閘極101、以及覆蓋結構115；步驟204：在介電層111、閘極101、以及覆蓋結構115旁形成間隔層103；步驟206：利用間隔層103作為各向異性蝕刻技術(anisotropic etching technique)的光罩以形成第一凹槽117和第二凹槽125；步驟208：分別於第一凹槽117和第二凹槽125內形成第一絕緣層119、127；步驟210：回蝕刻第一絕緣層119、127；步驟212：分別在第一絕緣層119、127上形成第一導電區107和第二導電區109；
步驟214：形成並回蝕刻第二絕緣層121、129；步驟216：通過填充第一凹槽117和第二凹槽125以分別形成接觸區123、131；步驟218：結束。
首先，利用本發明領域具有熟習技藝者所熟知的製程步驟，可在基底112內先形成淺溝槽絕緣結構110(如第1A圖所示)，其中淺溝槽絕緣結構110的頂部低於矽表面113約25至30奈米，以及淺溝槽絕緣結構110的底表面可以深入基底112約300至1000奈米。另外，如第3圖所示，在步驟201中，於矽表面113上形成第一介電層301，其中第一介電層301可以是熱生長氧化物、氧化物和複合絕緣材料、或其他高介電常數(high-k)的材料。接著，在第一介電層301上沈積多晶矽層303(包含摻雜多晶矽、多晶矽加矽化物材料、金屬、或其他閘極材料)，以及依序在多晶矽層303上沈積第一氧化層305和第一氮化層307。
在步驟202中，如第4圖所示，通過光罩蝕刻法步驟(lithography masking step)定義對應介電層111、閘極101、以及覆蓋結構115的該閘極樣式，以及利用該各向異性蝕刻技術蝕刻該閘極樣式外的區域，其中介電層111包含第一介電層301、閘極101包含多晶矽層303、以及覆蓋結構115包含第一氧化層305和第一氮化層307。
在步驟204中，依序形成一薄氧化層401、第二氮化層403、以及第二氧化層405，其中薄氧化層401耦接介電層111、閘極101、以及覆蓋結構115，第
二氮化層403耦接薄氧化層401，以及第二氧化層405耦接第二氮化層403。接著，如第5圖所示，利用該各向異性蝕刻技術形成間隔層103(包含第一部分1031和第二部分1032)。另外，間隔層103不受限於三層的結構，也就是說，間隔層103可以包含兩層結構或是其他多層結構。
在步驟206中，如第6A圖所示，通過蝕刻技術(例如該各向異性蝕刻技術)利用間隔層103作為光罩以形成第一凹槽117和第二凹槽125，以及第一凹槽117和第二凹槽125的側壁對齊間隔層103，其中第一凹槽117和第二凹槽125中每一凹槽的深度可以是10奈米，或是介於10奈米至30奈米之間。另外，在本發明的另一實施例中，可再蝕刻第二氧化層405以及第二氮化層403的一部分以暴露矽表面113的一部分501(如第6B圖所示)，其中部分501是位於第一凹槽117和第二凹槽125的側壁的頂部，導致第一凹槽117和第二凹槽125的側壁不對齊間隔層103。在該製造方法的後續步驟中，第7-9、10A、10B、11、12A圖是基於第6A圖的結構而說明，以及第12B圖是基於第6B圖的結構說明。
在步驟208中，如第7圖所示，第一絕緣層119形成於第一凹槽117中且覆蓋第一凹槽117的側壁與底部。同樣地，第一絕緣層127形成於第二凹槽125中且覆蓋第二凹槽125的側壁與底部。另外，第一絕緣層119、127可以是熱生長氧化物、沈積氧化物、沈積複合絕緣材料、或其他高介電常數的材料。
在步驟210中，如第8圖所示，回蝕刻第一絕緣層119、127的部分以使第一絕緣層119、127的頂部低於矽表面113，所以通道區105的側壁被暴露。
在步驟212中，如第9圖所示，第一導電區107形成並接觸第一凹槽117的側壁，以及設置於第一絕緣層119之上。同樣地，第二導電區109形成並接觸第二凹槽125的側壁，以及設置於第一絕緣層127之上。在本發明的一實施例中，第一導電區107和第二導電區109是通過一沈積方法(例如該原子層沉積法或該化學氣相沉積法)形成。然而，在本發明的另一實施例中，第一導電區107和第二導電區109是通過一選擇性外延增長方法(selective-epitaxy-growth,SEG)增長而成。特別的是，該選擇性外延增長方法可以將通道區105的左側壁作為一矽生長種子(silicon-growth seeding)以在第一凹槽117的側壁上的部分增長一單晶(single-crystalline)矽層做為第一導電區107的下方部分1071，接著以下方部分1071為基礎，繼續利用該選擇性外延增長方法增長其剩餘的第一導電區107(例如第一上方部分1072和第二上方部分1073)。在利用該選擇性外延增長方法的期間，第一導電區107的第一摻雜濃度分佈可被控制。同樣地，該選擇性外延增長方法可以將通道區105的右側壁作為該矽生長種子，以在第二凹槽125的側壁上的部分增長該單晶矽層做為第二導電區109。
另外，下方部分1071、第一上方部分1072、和第二上方部分1073中的每一部分可以通過不同的機制(例如使用不同的摻雜濃度或使用其他非矽的材料如鍺或碳原子的混合物等)沈積(或增長)而成，以使第一導電區107具有該第一摻雜濃度分佈。同樣地，下方部分1091、第一上方部分1092、和第二上方部分1093中的每一部分也可以通過該不同的機制沈積(或增長)而成，以使第二導電區109具有該第二摻雜濃度分佈。另外，在本發明的另一實施例中，可以利用鐳射退火(laser-annealing)技術(或是快速熱退火技術(rapid thermal annealing)或其他退火技術)來處理第一導電區107和第二導電區109以增加第一導電區107和第二導
電區109的品質與穩定性。另外，如何設計第一導電區107的形狀和第二導電區109的形狀取決於第一導電區107和第二導電區109所期望的阻值與電壓/電場分佈影響，其中第一導電區107的形狀/阻值或第二導電區109的形狀/阻值可以有效地控制電晶體結構100的開啟/關閉電流。
另外，在本發明的另一實施例中，第一導電區107和第二導電區109可以包含具有矽的材料(例如矽、碳化矽、或鍺化矽)以產生應力以改善通道區105的遷移率。另外，如第10A圖所示，當第一導電區107和第二導電區109包含碳化矽時，間隔層103可被移除以改善該應力。但在本發明的另一實施例中，如第10B圖所示，可以在間隔層103、覆蓋結構115、及/或第一導電區107和第二導電區109上形成一第二介電層1003(例如氮化矽)。
在步驟214中，如第11圖所示，形成第二絕緣層121、129並進行回蝕刻以使第二絕緣層121覆蓋第一導電區107的下方部分1071與第一上方部分1072，以及使第二絕緣層129覆蓋第二導電區109的下方部分1091與第一上方部分1092。另外，第二絕緣層121、129可以是熱生長氧化物、氧化物和複合絕緣材料、或其他高介電常數的材料。如第11圖所示，第一導電區107的第二上方部分1073並未被第二絕緣層121覆蓋，以及第二導電區109的第二上方部分1093並未被第二絕緣層129覆蓋。
在步驟216中，通過填充n+多晶矽材料、p+多晶矽材料、金屬、或其他導電材料於第一凹槽117和第二凹槽125中以分別形成接觸區123、131，其中在本發明的一實施例中，接觸區123、131的頂部對齊覆蓋結構115的頂部。因此，
第12A圖示出了電晶體結構100的最終結構。然而，在本發明的另一實施例中，接觸區123、131的頂部可以高於覆蓋結構115的頂部。另外，第12B圖則為對應第6B圖的實施例中電晶體結構100的最終結構。如第12B圖所示，因為間隔層103被回蝕刻以暴露矽表面113的部分501，所以矽表面113的部分501也可以被用作該矽生長種子，以在矽表面113的部分501上方垂直地增長第一導電區107與第二導電區109。
在本發明的另一實施例中，第一絕緣層119、127的形成非必要，也就是說，步驟208可以被省略。另外，如第13圖所示，在本發明的另一實施例中，第一導電區107中位於矽表面113以下的部分可以完整地形成於第一凹槽117內，以及第二導電區109中位於矽表面113以下的部分可以完整地形成於第二凹槽125內。也就是說，第二絕緣層121、129可以被省略。另外，第一導電區107的第一摻雜濃度分佈和第二導電區109的第二摻雜濃度分佈可被上述所提到的方式控制。
另外，如第14圖所示，在本發明的另一實施例中，間隔層103的第二氧化層405可被移除以露出一間隙1303，以及一第三氧化層或絕緣層1304(如第15圖所示)可在間隙1303中形成或再生成以增加第一導電區107與間隔層103之間的介面品質以及第二導電區109與間隔層103之間的介面品質。另外，第14、15圖所示的間隔層的再生成不受限於第13圖所示的實施例的結構，以及該再生成也可以用於第12A或12B圖所示的實施例。另外，在本發明的另一實施例中，用於進行先閘極(gate-first)製程的多晶矽層303(對應閘極101)可以替換為用於進行後閘極(gate-last)製程且具有適當功函數(從4.0電子伏特至5.2電子伏特)的其他材料
或p+摻雜的多晶矽。
另外，在本發明的另一實施例中，第一導電區107的第一摻雜濃度分佈與第二導電區109的第二摻雜濃度分佈可以刻意地製造成非對稱以增加電晶體結構100的開啟電流。例如，請參照第16圖，其中第16圖顯示出四種實施例的電晶體結構1600、1601、1602、1603，以及電晶體結構1600、1601、1602、1603分別對應一參考實施例、一實施例1、一實施例2以及一實施例3。另外，電晶體結構1600、1601、1602、1603中的每一電晶體結構包含一閘極結構G、電晶體結構1600包含一源極S0和一汲極D0、電晶體結構1601包含一源極S1和一汲極D1、電晶體結構1602包含一源極S2和一汲極D2、以及電晶體結構1603包含一源極S3和一汲極D3，其中源極S0-S3分別是電晶體結構1600、1601、1602、1603的第一導電區，以及汲極D0-D3分別是電晶體結構1600、1601、1602、1603的第二導電區。為了簡化圖示，第16圖僅繪示出了電晶體結構1600、1601、1602、1603的閘極結構G、源極S0-S3、和汲極D0-D3。另外，源極S0-S3和汲極D0-D3分別以不同的標記繪示以代表不同的摻雜濃度，其中設計該不同的摻雜濃度是取決於該開啟電流和/或該關閉電流的需求(或應用)之間的權衡。特別的是，如該參考實施例與實施例1-3所示，源極S0的摻雜濃度分佈與汲極D0的摻雜濃度分佈相同，以及源極S3的摻雜濃度分佈與汲極D3的摻雜濃度分佈相同。然而，源極S0(汲極D0)的摻雜濃度分佈與源極S3(汲極D3)的摻雜濃度分佈不同。例如，源極S0的摻雜濃度分佈由下而上地包括輕摻雜、正常摻雜、以及重摻雜；而源極S3的摻雜濃度分佈僅包括重摻雜。另一方面，源極S1的摻雜濃度分佈(例如，由下而上地包括輕摻雜、正常摻雜、以及重摻雜)與汲極D1的摻雜濃度分佈(例如，由下而上地僅包括重摻雜)不同，以及源極S2的摻雜濃度分佈(例如，由下而上地僅包括
重摻雜)與汲極D2的摻雜濃度分佈(例如，由下而上地包括輕摻雜、正常摻雜、以及重摻雜)不同。實施例1、2的開啟電流會高於該參考實施例的開啟電流。一般而言，相較於該參考實施例，具有非對稱摻雜濃度分佈的實施例(也就是實施例1、2)會具有較高的開啟電流。另外，雖然在部分情況下該非對稱的摻雜濃度分佈可能導致該關閉電流稍微地增加，但可以選擇所需的非對稱摻雜濃度分佈以產生所需的開啟電流和可接受的對應關閉電流。
如前所述，因為第一導電區107及/或第二導電區109可包含矽，碳化矽，或鍺化矽，所以第一導電區107的材料可不同於第二導電區109的材料。因此，具有第一導電區107的材料不同於第二導電區109的材料的特徵的電晶體為一非對稱電晶體。
另外，在本發明的另一實施例中，如第17圖所示，在完成間隔層103之前，可通過一些擴散源(沒有離子注入(implantation)的危害)或植入物(implants，需隨後通過熱退火(thermal annealing)或鐳射退火(laser annealing)去除離子注入的危害)在矽表面113的下方以及第一導電區107(例如該汲極)和閘極101之間形成一輕摻雜汲極(Lightly-Doped-Drain,LDD)區135。如第17圖所示，輕摻雜汲極區135是形成在基底112的矽表面113的下方或是一鰭式結構的下方，以及位於閘極101之及/或間隔層103的下方。在此情況下，沒有輕摻雜汲極形成在閘極101和第二導電區109(例如該源極)之間。另外，在本發明的另一實施例中，是在閘極101和該源極之間形成一輕摻雜汲極區，而不是在閘極101和該汲極之間形成該輕摻雜汲極。因此，此時閘極101和該源極之間的結構不同於閘極101和該汲極之間的結構，也就是說包含閘極101和該源極之間的結構不同於閘極
101和該汲極之間的結構的特徵的電晶體結構是一非對稱電晶體結構。
另外，第一導電區107的下方部分1071的厚度(也就是從矽表面113至下方部分1071的底部的距離)可不同於第二導電區109的下方部分1091的厚度，所以通道區105的一端的寬度可不同於通道區105的另一端的寬度，也就是說包含第一導電區107的下方部分1071的厚度不同於第二導電區109的下方部分1091的厚度以及通道區105的一端的寬度不同於通道區105的另一端的寬度的特徵的電晶體結構也是一非對稱電晶體結構。
請再參考第1A圖。通道區105、第一導電區107和第二導電區109是利用自我對準技術(self-alignment technique)形成。因此，電晶體結構100將可更準確地控制、具有更小的形成因素(form-factor)、且佔據更少的晶圓平面面積。另外，因為電晶體結構100的製造方法的步驟可以避免使用離子注入技術(ion-implantation technique)形成第一導電區107(或第二導電區109)與基底112之間的p-n接面，所以該離子注入技術在該p-n接面中引起的損害可被減少。另外，該p-n接面的位置、第一導電區107的下方部分1071的厚度(或第二導電區109的下方部分1091的厚度)以及該第一摻雜濃度分佈和該第二摻雜濃度分佈都更好控制。
另外，本發明所提供的電晶體結構，其開啟/關閉電流是取決於第一導電區107的參數(例如該第一摻雜濃度分佈，材料，第一導電區107的下方部分1071的厚度，以及第一導電區107的第二上方部分1073的厚度)，第二導電區109的參數，通道區105的參數(例如通道區105的長度)，該電晶體結構的非對稱參數
(例如上述非對稱的結構)，及/或存在該第一絕緣層/第二絕緣層等。因此，可通過上述參數的至少其中之一調整該電晶體結構的開啟/關閉電流。
綜上所述，本發明提供的該電晶體結構包含該閘極、該間隔層、該通道區、該第一導電區、以及該第二導電區，其中該第一導電區與該閘極被該間隔層分開，以及該第二導電區與該閘極也被該間隔層分開。另外，該第一導電區形成且接觸該第一凹槽的側壁，以及該第二導電區形成且接觸該第二凹槽的側壁，其中該第一導電區和該第二導電區中每一導電區的側壁的部分被一絕緣層覆蓋，以及另一絕緣層可形成於該第一凹槽的底表面，以及該第二凹槽的底表面也是如此。因此，相較於現有技術所提供的鰭式結構電晶體，本發明所提供的電晶體結構可減少漏電流且可通過該電晶體的參數調整該電晶體的開啟/關閉電流。
以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:電晶體結構
101:閘極
103:間隔層
1031:第一部分
1032:第二部分
105:通道區
107:第一導電區
1071、1091:下方部分
1072、1092:第一上方部分
1073、1093:第二上方部分
109:第二導電區
110:淺溝槽絕緣結構
111:介電層
112:基底
113:矽表面
115:覆蓋結構
117:第一凹槽
119、127:第一絕緣層
121、129:第二絕緣層
123、131:接觸區
125:第二凹槽
133:導電區
Claims (9)
- 一種電晶體結構，包含：一閘極，位於一矽表面上方；一間隔層，位於該矽表面上方，其中該間隔層至少覆蓋該閘極的一側壁；一通道區，位於該閘極下方；一第一凹槽，位於該矽表面下方；以及一第一導電區，至少部分地形成於該第一凹槽內，該第一導電區的其餘部分形成於該第一凹槽外，該第一導電區的該其餘部分電連接該通道區，且該第一導電區被一絕緣層覆蓋；其中位於該電晶體結構旁的一相鄰電晶體結構的一導電區是至少部分地形成於該第一凹槽內，該絕緣層也覆蓋該相鄰電晶體結構的該導電區，以及於該第一凹槽內該絕緣層之間直接填充從該絕緣層的一第一側壁直接沿伸到該絕緣層的一第二側壁的一半導體材料或一導電材料。
- 如請求項1所述的電晶體結構，另包含：一第二凹槽，位於該矽表面下方；以及一第二導電區，至少部分地形成於該第二凹槽內，該第二導電區的其餘部分形成於該第二凹槽外，且該第二導電區的該其餘部分電連接該通道區。
- 如請求項2所述的電晶體結構，其中該第一導電區具有沿著一第一延伸方向的一第一摻雜濃度分佈，以及該第二導電區具有沿著一第二延伸方向的一第二摻雜濃度分佈，其中該第一延伸方向和該第二延伸方向平 行於該矽表面的法線方向，以及該第一摻雜濃度分佈和該第二摻雜濃度分佈不對稱。
- 如請求項1所述的電晶體結構，另包含：一第一絕緣層，形成於該第一凹槽內且位於該第一導電區下方。
- 如請求項4所述的電晶體結構，其中該第一導電區包含一第一上方部分、一第二上方部分、和一下方部分，該第一上方部分和該第二上方部分接觸該間隔層，以及該下方部分接觸該通道區且位於該第一絕緣層之上。
- 如請求項1所述的電晶體結構，另包含：一接觸區，至少部分地形成於該第一凹槽內，其中該第一導電區的該第二上方部分接觸該接觸區，以及該絕緣層將該第一導電區的該第一上方部分和該下方部分與該接觸區分開。
- 如請求項1所述的電晶體結構，其中該相鄰電晶體結構的該導電區與該第一導電區電性隔離。
- 如請求項1所述的電晶體結構，其中該通道區的至少一部分是位於該閘極和該間隔層下方，以及該通道區的長度不小於該閘極的長度與該間隔層的長度的總和。
- 如請求項1所述的電晶體結構，其中一高應力的介電層形成於該第一導電區、該間隔層、和該閘極之上。
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| TW109135910A TWI836152B (zh) | 2020-10-16 | 2020-10-16 | 電晶體結構 |
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| TW202218112A TW202218112A (zh) | 2022-05-01 |
| TWI836152B true TWI836152B (zh) | 2024-03-21 |
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ID=82558578
Family Applications (1)
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| TW109135910A TWI836152B (zh) | 2020-10-16 | 2020-10-16 | 電晶體結構 |
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Citations (5)
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| TW200501412A (en) * | 2003-06-27 | 2005-01-01 | Intel Corp | PMOS transistor strain optimization with raised junction regions |
| US20050145952A1 (en) * | 2003-12-31 | 2005-07-07 | Fernando Gonzalez | Transistor having vertical junction edge and method of manufacturing the same |
| US20100081244A1 (en) * | 2008-09-30 | 2010-04-01 | Vassilios Papageorgiou | Transistor device comprising an asymmetric embedded semiconductor alloy |
| CN111223934A (zh) * | 2018-11-26 | 2020-06-02 | 钰创科技股份有限公司 | 晶体管结构与其工艺方法 |
| CN111696987A (zh) * | 2019-03-15 | 2020-09-22 | 钰创科技股份有限公司 | 动态随机存取存储单元与其相关的工艺 |
-
2020
- 2020-10-16 TW TW109135910A patent/TWI836152B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200501412A (en) * | 2003-06-27 | 2005-01-01 | Intel Corp | PMOS transistor strain optimization with raised junction regions |
| US20050145952A1 (en) * | 2003-12-31 | 2005-07-07 | Fernando Gonzalez | Transistor having vertical junction edge and method of manufacturing the same |
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| CN111223934A (zh) * | 2018-11-26 | 2020-06-02 | 钰创科技股份有限公司 | 晶体管结构与其工艺方法 |
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