KR102450023B1

KR102450023B1 - Chalcogenide nanowire memory device and manufacturing method thereof

Info

Publication number: KR102450023B1
Application number: KR1020200179832A
Authority: KR
Inventors: 박성진; 여동훈; 조만호
Original assignee: 한국세라믹기술원
Priority date: 2020-12-21
Filing date: 2020-12-21
Publication date: 2022-09-30
Also published as: KR20220089321A

Abstract

본 발명은 칼코지나이드 나노선을 이용하여 안정된 바이폴라 스위칭 특성을 지니면서도 미소화·미세화가 가능한 칼코지나이드 나노선 메모리 소자를 개시한다. 본 발명에 의한 상기 칼코지나이드 나노선 메모리 소자는 하나 이상의 칼코지나이드 나노선으로 구성된 나노선층과, 상기 나노선층의 양단에 각각 전기적으로 접촉되고 외부로부터 전압을 인가받아 상기 나노선층에 전계를 인가하는 한쌍의 금속전극을 포함하고, 상기 나노선층은 상기 전계에 의하여 비정질 구조와 결정질 구조 간의 상전이가 발생됨이 없이 내부에 보이드, 힐록, 원자의 이동, 상기 나노선의 조성 변화 등의 일렉트로마이그레이션을 발생시키고 상기 일렉트로마이그레이션에 의하여 상기 전압의 변화에 따라 바이폴라 스위칭 거동의 저항을 갖는다. 본 발명에서 바람직한 상기 칼코지나이드 조성으로서는 GeTe 또는 GeSbTe 칼코겐 화합물이다.The present invention discloses a chalcogenide nanowire memory device capable of miniaturization and miniaturization while having stable bipolar switching characteristics using chalcogenide nanowires. The chalcogenide nanowire memory device according to the present invention includes a nanowire layer composed of one or more chalcogenide nanowires, respectively, in electrical contact with both ends of the nanowire layer, and receives a voltage from the outside to apply a voltage to the nanowire layer. The nanowire layer includes a pair of metal electrodes applying an electric field, and the nanowire layer does not generate a phase transition between the amorphous structure and the crystalline structure by the electric field. It causes migration and has resistance of bipolar switching behavior according to the change of the voltage by the electromigration. In the present invention, the preferred composition of the chalcogenide is GeTe or a GeSbTe chalcogen compound.

Description

칼코지나이드 나노선 메모리 소자 및 그의 제조방법 {CHALCOGENIDE NANOWIRE MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}CHALCOGENIDE NANOWIRE MEMORY DEVICE AND MANUFACTURING METHOD THEREOF

본 발명은 칼코지나이드 나노선 메모리 소자에 관한 것으로, 특히 칼코지나이드 나노선을 이용하여 안정된 스위칭 특성을 지니면서도 미소화·미세화가 가능한 메모리 소자에 관한 것이다.The present invention relates to a chalcogenide nanowire memory device, and more particularly, to a memory device capable of miniaturization and miniaturization while having stable switching characteristics using a chalcogenide nanowire.

또한, 본 발명은 상기 칼코지나이드 나노선 메모리 소자의 제조방법에 관한 것이다.In addition, the present invention relates to a method of manufacturing the chalcogenide nanowire memory device.

최근 휴대용 이동기기와 같이 기기의 소형화에 따라 이에 사용되는 메모리 소자에 대한 요구조건이 크게 높아지고 있다. Recently, with the miniaturization of devices such as portable mobile devices, the requirements for memory devices used therein are significantly increasing.

예컨대, 휘발성 메모리를 이동기기의 메모리로 사용하는 경우, 이동기기가 대기상태에 있을 때에는 메모리에 기억된 정보를 유지하기 위하여 지속적인 리프레쉬(refresh)가 필요하고, 이러한 리프레쉬는 결국 이동기기의 전력소모로 이어져서 배터리의 수명을 단축시키고 열을 발생시켜 다른 소자의 수명까지도 단축시키는 문제가 발생하므로 적합치않다.For example, when a volatile memory is used as a memory of a mobile device, continuous refresh is required to maintain information stored in the memory when the mobile device is in a standby state, and such refresh is ultimately due to power consumption of the mobile device. This is unsuitable because it shortens the lifespan of the battery and generates heat to shorten the lifespan of other devices as well.

반면에, 비휘발성 메모리는 대기상태에서도 리프레쉬를 필요로 하지 않으므로, 메모리에 전력을 공급할 필요가 없어 전력 소모를 줄일 수 있다는 장점이 있다. 이러한 비휘발성 메모리로는 일반적으로 NAND 플래시 메모리, 그리고 상변화 메모리(Phase change RAM: PRAM) 및 자기저항 메모리(Magnetic RAM: MRAM) 등의 저항성 메모리(Resistive RAM: RRAM) 등이 있으며, 현재는 주로 NAND 플래시 메모리가 사용되고 특히 적층기술을 적용한 3차원 수직구조의 VNAND 메모리가 기술을 주도하고있다.On the other hand, since the nonvolatile memory does not require refresh even in the standby state, there is no need to supply power to the memory, thereby reducing power consumption. The non-volatile memory generally includes a NAND flash memory, and a resistive memory (RRAM) such as a phase change RAM (PRAM) and a magnetic resistance memory (MRAM). NAND flash memory is used, and in particular, VNAND memory with a three-dimensional vertical structure to which stacking technology is applied is leading the technology.

하지만, 최근들어 적층 단수가 높아지고 소자의 스케일이 점차 작아짐에 따라 기술적 난이도가 높아져서 최근에는 NAND 플래시 메모리를 대체하기위한 상변화 메모리(PRAM)이나 자기저항 메모리(MRAM)에 대한 개발이 진행되고있다. However, in recent years, as the number of stacking stages increases and the scale of the device becomes smaller, the technical difficulty increases.

특히, 상변화 메모리(PRAM)는 소재의 결정-비정질 간의 상전이에 따른 저항특성 변화를 이용하는 메커니즘이므로, 소자의 미소화·미세화에 따른 소재의 상전이 거동의 제어가 필수적이다. 이러한 PRAM의 대표적인 상변화 소재로는 칼코지나이드 물질로서 칼코겐 물질인 S, Se, Te 등을 포함한 화합물이 있고, 특히 GeTe 및 Ge₂Sb₂Te₅가 PRAM에 유망하다.In particular, since the phase change memory (PRAM) is a mechanism that uses a change in resistance characteristics due to the phase transition between crystalline and amorphous materials, it is essential to control the phase transition behavior of the material according to the miniaturization and miniaturization of the device. As a typical phase change material of such PRAM, there is a compound including S, Se, Te, etc., which are chalcogen materials as a chalcogenide material. In particular, GeTe and Ge ₂ Sb ₂ Te ₅ are promising for PRAM.

도 1은 이러한 소재의 결정-비정질 간의 상전이에 따른 상변화 메모리(PRAM)의 동작 메커니즘을 개략적으로 설명하는 모식도로서, 맨 위의 그래프는 메모리 소재에 인가되는 전압(Voltage)의 변화를, 중간의 개략 구조도(Structure)는 인가된 전압에 따라 상전이되는 소재 구조의 각 모식도를, 그리고 아래의 그래프는 소재 구조의 상전이에 따른 저항값(Resistance)의 변화를 서로 연동시켜 나타낸다.1 is a schematic diagram schematically illustrating the operating mechanism of a phase change memory (PRAM) according to a phase transition between crystalline and amorphous materials of such materials. The top graph shows the change in voltage applied to the memory material, and the The schematic structure diagram shows each schematic diagram of the material structure that undergoes a phase change according to an applied voltage, and the graph below shows the change in resistance according to the phase transition of the material structure by interlocking it with each other.

도 1을 참조하면, 먼저 소재에 전압을 인가하면(Set) 소재는 결정질상으로 상전이되어 저저항 상태를 유지하고, 다시 전압을 인가하면(Reset) 소재는 비정질상으로 상전이되어 고저항 상태를 유지하게 된다. 따라서, 이러한 PRAM의 거동은 인가되는 전압을 일방향 극성으로 하고 단지 전압의 크기만을 변화시킴으로써 메모리 소재를 ON 또는 OFF로 스위칭시키는 이른바 유니폴라(unipolar) 메모리이다.Referring to Figure 1, when a voltage is first applied to the material (Set), the material phase changes to the crystalline phase to maintain a low resistance state, and when a voltage is applied again (Reset), the material phase transitions to the amorphous phase to maintain a high resistance state. do. Accordingly, the behavior of the PRAM is a so-called unipolar memory, in which the applied voltage has a unidirectional polarity and the memory material is switched ON or OFF by only changing the magnitude of the voltage.

일반적으로, 이러한 PRAM의 작동에 있어서, Set을 시키기위해서는 낮은 전압과 긴 펄스폭의 전기신호를 인가하고, Reset을 시키기위해서는 높은 전압과 짧은 펄스폭의 전기신호를 인가한다. 이러한 Set/Reset에서의 결정-비정질 간의 상전이는 인가 전압에 따라 생성되는 소재 내부의 주울 열(Joule heating)에 의해 발생된다. In general, in the operation of the PRAM, a low voltage and long pulse width electric signal is applied to set, and a high voltage and short pulse width electric signal is applied to reset. The phase transition between crystalline and amorphous in this set/reset is generated by Joule heating inside the material generated according to an applied voltage.

특히, 이러한 열적 특성에 따른 소재 구조의 상전이 거동을 이용하는 상변화 메모리(PRAM)의 메커니즘은 최근 요구되는 소자의 미소화·미세화 추세에 실제 적용하기가 어렵다. 왜냐면, 크기가 미소화·미세화됨에 따라, 메모리 소재 내부에서 셀과 인접 셀 간의 열전달 과정이 변수로 되는데, 특히 칼코지나이드 소재인 경우에는 소재 내부에서 일어나는 핵 생성 및 핵 성장이 상기 열전달 과정에 상당한 영향을 미쳐 소재의 상전이 거동을 변동시키고 이는 곧 메모리 특성 및 성능의 의도치않은 변화를 야기하기때문이다.In particular, the mechanism of a phase change memory (PRAM) using a phase transition behavior of a material structure according to such thermal characteristics is difficult to actually apply to the recent trend of miniaturization and miniaturization of devices. Because, as the size is miniaturized and miniaturized, the heat transfer process between cells and adjacent cells within the memory material becomes a variable. This is because it affects the phase transition behavior of the material and causes unintended changes in memory characteristics and performance.

1. 미국특허공개 제2004/0180507호(2004. 9.16 공개)1. US Patent Publication No. 2004/0180507 (published on September 16, 2004) 2. Rosenthal 등, "Real Structure and Thermoelectric Properties of GeTe-Rich Germanium Antimony Tellurides". Chem. Mater. 2011, 23, 4349-4356.2. Rosenthal et al., “Real Structure and Thermoelectric Properties of GeTe-Rich Germanium Antimony Telluries”. Chem. Mater. 2011, 23, 4349-4356.

따라서, 본 발명은 칼코지나이드 나노선들을 포함하여 안정된 스위칭 특성을 지니면서도 미소화·미세화가 가능한 칼코지나이드 나노선 메모리 소자 및 그의 제조방법을 제공하기위한 것이다.Accordingly, an object of the present invention is to provide a chalcogenide nanowire memory device capable of miniaturization and miniaturization while having stable switching characteristics, including chalcogenide nanowires, and a method for manufacturing the same.

위 과제를 해결하기 위한 본 발명의 일 측면에 의한 칼코지나이드 나노선 메모리 소자는, 하나 이상의 칼코지나이드 나노선으로 구성된 나노선층과, 상기 나노선층의 양단에 각각 전기적으로 접촉되고 외부로부터 전압을 인가받아 상기 나노선층에 전계를 인가하는 한쌍의 금속전극을 포함하고, 상기 나노선층은 상기 전계에 의하여 비정질 구조와 결정질 구조 간의 상전이가 발생됨이 없이 내부에 일렉트로마이그레이션을 발생시키고 상기 일렉트로마이그레이션에 의하여 상기 전압의 변화에 따라 바이폴라 스위칭 거동의 저항을 갖는다.A chalcogenide nanowire memory device according to an aspect of the present invention for solving the above problems, a nanowire layer composed of one or more chalcogenide nanowires, and both ends of the nanowire layer are electrically contacted, respectively, from the outside and a pair of metal electrodes receiving a voltage to apply an electric field to the nanowire layer, wherein the nanowire layer generates electromigration inside without a phase transition between the amorphous structure and the crystalline structure by the electric field, and It has resistance of bipolar switching behavior according to the change of the voltage due to migration.

또한, 선택적으로, 상기 일렉트로마이그레이션은 보이드, 힐록, 원자의 이동 및 상기 나노선의 조성 변화 중의 하나 이상일 수 있다.In addition, optionally, the electromigration may be at least one of voids, hillocks, movement of atoms, and change in composition of the nanowire.

또한, 선택적으로, 상기 칼코지나이드는 황(S), 셀레늄(Se) 및 텔루리움(Te) 중에서 선택된 하나의 원소와, 게르마늄(Ge), 안티몬(Sb), 인듐(In), 비소(As), 주석(Sn), 인(P), 은(Ag), 산소(O), 아연(Zn) 및 비스무트(Bi) 중에서 선택된 하나 이상의 원소가 결합된 칼코겐 화합물일 수 있다.In addition, optionally, the chalcogenide is sulfur (S), selenium (Se), and one element selected from tellurium (Te), germanium (Ge), antimony (Sb), indium (In), arsenic (As) ), tin (Sn), phosphorus (P), silver (Ag), oxygen (O), zinc (Zn) and at least one element selected from bismuth (Bi) may be a combined chalcogen compound.

또한, 선택적으로, 상기 칼코지나이드는 텔루리움(Te) 및 게르마늄(Ge)의 이원소로 이루어진 GeTe 칼코겐 화합물일 수 있다. 또한, 이때, 상기 GeTe 칼코겐 화합물에서 상기 텔루리움(Te) 및 게르마늄(Ge)의 함량범위는 at% 기준으로 Ge : Te = 0.9~1.1 : 1.1~0.9 범위일 수 있다.In addition, optionally, the chalcogenide may be a GeTe chalcogen compound consisting of a binary element of tellurium (Te) and germanium (Ge). In addition, in this case, the content range of the tellurium (Te) and germanium (Ge) in the GeTe chalcogen compound may be in the range of Ge: Te = 0.9 to 1.1: 1.1 to 0.9 based on at%.

또한, 선택적으로, 상기 칼코지나이드는 텔루리움(Te), 게르마늄(Ge) 및 안티몬(Sb)의 삼원소로 이루어진 GeSbTe 칼코겐 화합물일 수 있다. 또한, 이때, 상기 GeSbTe 칼코겐 화합물에서 상기 텔루리움(Te), 게르마늄(Ge) 및 안티몬(Sb)의 함량범위는 at% 기준으로 Ge : Sb : Te = 1.9~2.1 : 1.9~2.1 : 4.8~5.2 범위일 수 있다.In addition, optionally, the chalcogenide may be a GeSbTe chalcogen compound consisting of three elements of tellurium (Te), germanium (Ge) and antimony (Sb). In addition, in this case, the content range of the tellurium (Te), germanium (Ge) and antimony (Sb) in the GeSbTe chalcogen compound is based on at% Ge: Sb: Te = 1.9 to 2.1: 1.9 to 2.1: 4.8 to It can be in the range of 5.2.

또한, 선택적으로, 상기 칼코지나이드 나노선 메모리 소자는 기판과 상기 기판 상부에 형성된 옥사이드층을 더 포함하고, 상기 나노선층 및 금속전극은 상기 옥사이드층 상에 배치될 수 있다. 또한, 이때, 상기 옥사이드층은 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 실리콘(Si), 알루미늄(Al), 이트륨(Y), 하프늄(Hf) 및 마그네슘(Mg)으로 이루어진 군에서 선택된 하나 이상의 산화물 또는 질화물 또는 상기 산화물 및 질화물의 조합으로 구성될 수 있다.In addition, optionally, the chalcogenide nanowire memory device may further include a substrate and an oxide layer formed on the substrate, and the nanowire layer and the metal electrode may be disposed on the oxide layer. In addition, at this time, the oxide layer is titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), silicon (Si), aluminum (Al), yttrium (Y), hafnium (Hf) and magnesium ( Mg) may be composed of one or more oxides or nitrides selected from the group consisting of, or a combination of the oxides and nitrides.

또한, 선택적으로, 상기 칼코지나이드 나노선 메모리 소자는 상기 나노선층 및 금속전극의 상부를 덮는 캡핑 옥사이드층을 더 포함할 수 있다. 또한, 이때, 상기 캡핑 옥사이드층은 SiO₂, Al₂O₃, HfO₂, Y₂O₃ 및 V₂O₅ 중에서 선택된 하나 이상으로 구성될 수 있다.In addition, optionally, the chalcogenide nanowire memory device may further include a capping oxide layer covering the upper portions of the nanowire layer and the metal electrode. In addition, in this case, the capping oxide layer may be composed of at least one selected from SiO ₂ , Al ₂ O ₃ , HfO ₂ , Y ₂ O ₃ and V ₂ O ₅ .

또한, 선택적으로, 상기 칼코지나이드 나노선은 길이가 10㎛ 이상의 범위이고 직경이 80~160㎚ 범위일 수 있다. 또는, 상기 칼코지나이드 나노선은 길이가 10㎛ 이상의 범위이고 직경이 120~220㎛ 범위일 수 있다.In addition, optionally, the chalcogenide nanowires may have a length in the range of 10 μm or more and a diameter in the range of 80 to 160 nm. Alternatively, the chalcogenide nanowire may have a length of 10 μm or more and a diameter of 120 to 220 μm.

또한, 선택적으로, 상기 칼코지나이드 나노선은 상기 칼코지나이드 나노선의 길이가 변화됨에 따라 상기 일렉트로마이그레이션의 정도와 상기 저항의 바이폴라 스위칭이 변동될 수 있다.In addition, optionally, in the chalcogenide nanowire, the degree of electromigration and bipolar switching of the resistor may be changed as the length of the chalcogenide nanowire is changed.

또한, 선택적으로, 상기 금속전극은 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄 실리사이드(TiSi), 탄탈륨 실리사이드(TaSi), 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐-티타늄(TiW), 금(Au) 및 텅스텐-금(Ti/Au)으로 이루어진 군에서 선택된 하나 이상으로 구성될 수 있다.In addition, optionally, the metal electrode is titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), titanium silicide (TiSi), tantalum silicide (TaSi), aluminum (Al), aluminum-copper alloy (Al-Cu), aluminum-copper-silicon alloy (Al-Cu-Si), tungsten silicide (WSi), copper (Cu), tungsten-titanium (TiW), gold (Au) and tungsten-gold (Ti/Au) ) may be composed of one or more selected from the group consisting of.

또한, 본 발명의 다른 일 측면에 의한 칼코지나이드 나노선 메모리 소자의 제조방법은 다음의 (i)~(v) 단계들을 포함한다:In addition, the method of manufacturing a chalcogenide nanowire memory device according to another aspect of the present invention includes the following steps (i) to (v):

(i) 기판 상에 옥사이드층을 형성하는 단계; (i) forming an oxide layer on the substrate;

(ii) 칼코지나이드 원료와 상기 기판을 반응로 내에서 서로 이격되도록 배치하고, 상기 칼코지나이드 원료를 소스 온도로 가열하여 증기상으로 휘발시키고 상기 기판을 성장 온도로 가열하여 칼코지나이드 증기를 상기 옥사이드층 상에 흡착시키는 단계;(ii) the chalcogenide raw material and the substrate are arranged to be spaced apart from each other in the reaction furnace, the chalcogenide raw material is heated to a source temperature to volatilize into a vapor phase, and the substrate is heated to a growth temperature to generate chalcogenide vapor adsorbing on the oxide layer;

(iii) 상기 칼코지나이드 증기를 지속하여 캐리어 가스를 통해 공급하여 상기 옥사이드층 상에서 칼코지나이드의 과포화 및 석출 반응이 연속하여 반복되게함으로써 하나 이상의 칼코지나이드 나노선을 일차원적으로 성장시켜 칼코지나이드 나노선층을 형성하는 단계;(iii) one-dimensionally growing one or more chalcogenide nanowires by continuously supplying the chalcogenide vapor through a carrier gas so that supersaturation and precipitation reactions of chalcogenide on the oxide layer are continuously repeated forming a naked nanowire layer;

(iv) 상기 칼코지나이드 나노선층의 양단과 각각 전기적으로 접촉하도록 한쌍의 금속전극을 형성하는 단계; 그리고,(iv) forming a pair of metal electrodes to be in electrical contact with both ends of the chalcogenide nanowire layer, respectively; and,

(v) 상기 나노선층 및 양단의 금속전극의 상부에 캡핑 옥사이드층을 형성하는 단계. (v) forming a capping oxide layer on the nanowire layer and the metal electrodes at both ends.

또한, 선택적으로, 상기 칼코지나이드는 GeTe 칼코겐 화합물이고 상기 소스 온도는 350~450℃ 범위일 수 있고, 또한 상기 성장 온도는 290~310℃ 범위일 수 있다. Also, optionally, the chalcogenide is a GeTe chalcogen compound and the source temperature may be in the range of 350 ~ 450 ℃, the growth temperature may also be in the range of 290 ~ 310 ℃.

또한, 선택적으로, 상기 칼코지나이드는 GeSbTe 칼코겐 화합물이고 상기 소스 온도는 350~450℃ 범위일 수 있고, 또한 상기 성장 온도는 340~360℃ 범위일 수 있다.In addition, optionally, the chalcogenide is a GeSbTe chalcogen compound and the source temperature may be in the range of 350 ~ 450 ℃, the growth temperature may also be in the range of 340 ~ 360 ℃.

본 발명에 따른 칼코지나이드 나노선 메모리 소자는 그 크기가 미소 또는 미세한 나노 사이즈로서 그의 바이폴라 스위칭 거동특성을 가지며 스위칭 거동이 안정된 격자구조를 유지하면서도 제어가능한 내부 일렉트로마이그레이션 기구에 의하여 작동하므로, 안정된 스위칭 특성을 지니면서도 미소화·미세화가 가능한 메모리 소자로서 매우 적합하다.The chalcogenide nanowire memory device according to the present invention has a micro or fine nano size, has bipolar switching behavior characteristics, and operates by a controllable internal electromigration mechanism while maintaining a lattice structure with stable switching behavior, so stable switching It is very suitable as a memory device capable of miniaturization and miniaturization while having characteristics.

도 1은 이러한 소재의 결정-비정질 간의 상전이에 따른 상변화 메모리(PRAM)의 동작 메커니즘을 개략적으로 설명하는 모식도로서, 맨 위의 그래프는 메모리 소재에 인가되는 전압(Voltage)의 변화를, 중간의 개략 구조도(Structure)는 인가된 전압에 따라 상전이되는 소재 구조의 각 모식도를, 그리고 아래의 그래프는 소재 구조의 상전이에 따른 저항값(Resistance)의 변화를 서로 연동시켜 나타낸다.
도 2는 본 발명의 일 구현예에 따른 칼코지나이드 나노선 메모리 소자의 개략 구조도이다.
도 3은 도 2에 도시한 본 발명의 일 구현예에 따른 칼코지나이드 나노선 메모리 소자의 제조방법을 단계별로 개략적으로 설명하는 도면이다.
도 4는 본 발명의 일 실시예에서 제조된 GT 나노선의 미세구조에 대한 사진들로서, (a)는 SEM 사진, (b)는 TEM 사진, 그리고 (c)는 좌측은 HRTEM(High Resolution TEM) 사진이고 우측은 상기 HRTEM 사진에서의 우측상단 사각형 부분에 대한 EDS 분석 사진이다.
도 5는 본 발명의 다른 일 실시예에서 제조된 GST 나노선의 미세구조에 대한 사진들로서, 도 4와 마찬가지로, (d)는 SEM 사진, (e)는 TEM 사진, 그리고 (f)는 좌측은 HRTEM(High Resolution TEM) 사진이고 우측은 상기 HRTEM 사진에서의 우측상단 사각형 부분에 대한 EDS 분석 사진이다.
도 6은 본 발명의 일 실시예에서 제조된 나노선의 외부전압인가에 대한 메모리 스위칭 특성을 보이며, (a)는 GT 나노선의 경우이고, (b)는 GST 나노선의 경우이다.
도 7은 본 발명의 일 실시예에 따라 도 6의 나노선들의 반복 주기(Number of cycling)별 저항(Resistance) 변화의 SET/RESET 메모리 거동(endurance characteristic)을 나타내며(SET: 4V/500ns, RESET: -4V/500ns), 위의 그래프는 GT 나노선의 것을, 아래의 그래프는 GST 나노선의 것을 각각 나타낸다.
도 8은 본 발명의 일 실시예에 따라 도 6의 나노선들의 라만 스펙트럼 분석 결과를 나타내며, (a)는 GT 나노선의 경우이고, (b)는 GST 나노선의 경우이다.
도 9는 본 발명의 일 실시예에 따라 도 6의 GT 나노선의 미세구조 사진으로서, (a)는 메모리 작동 이전의 상태를 보이는 SEM 사진이고, (b)~(e)는 메모리 작동 이후의 상태를 보이는 것으로서, (b)는 힐록(hillock)과 보이드(void)가 발생한 SEM 사진, (c)는 (b)의 보이드 부위를 확대한 단면 TEM 사진, (d)~(e)는 힐록 부위를 확대한 단면 TEM 사진이다.
도 10은 본 발명의 다른 일 실시예에 따라 도 6의 GST 나노선의 미세구조 사진으로서, (f)는 메모리 작동 이전의 상태를 보이는 SEM 사진이고, (g)~(j)는 메모리 작동 이후의 상태를 보이는 것으로서, (g)는 힐록(hillock)과 보이드(void)가 발생한 SEM 사진, (h)는 (g)의 보이드 부위를 확대한 단면 TEM 사진, (i)~(j)는 힐록 부위를 확대한 단면 TEM 사진이다.1 is a schematic diagram schematically illustrating the operating mechanism of a phase change memory (PRAM) according to a phase transition between crystalline and amorphous materials of such materials. The top graph shows the change in voltage applied to the memory material, and the The schematic structure diagram shows each schematic diagram of the material structure that undergoes a phase change according to an applied voltage, and the graph below shows the change in resistance according to the phase transition of the material structure by interlocking it with each other.
2 is a schematic structural diagram of a chalcogenide nanowire memory device according to an embodiment of the present invention.
FIG. 3 is a view schematically explaining step by step a method of manufacturing a chalcogenide nanowire memory device according to an embodiment of the present invention shown in FIG. 2 .
4 is a photograph of the microstructure of the GT nanowire prepared in an embodiment of the present invention, (a) is a SEM photograph, (b) is a TEM photograph, and (c) is a high resolution TEM (HRTEM) photograph on the left. and the right side is an EDS analysis picture of the upper right square part in the HRTEM picture.
5 is a photograph of the microstructure of a GST nanowire prepared in another embodiment of the present invention. Like FIG. 4, (d) is an SEM photograph, (e) is a TEM photograph, and (f) is a HRTEM photograph on the left. (High Resolution TEM) picture and the right side is an EDS analysis picture of the upper right square part in the HRTEM picture.
6 shows the memory switching characteristics of the nanowire manufactured according to an embodiment of the present invention with respect to the application of an external voltage, (a) is a case of a GT nanowire, and (b) is a case of a GST nanowire.
Figure 7 shows the SET / RESET memory behavior (endurance characteristic) of the resistance change for each repetition period (Number of cycling) of the nanowires of Figure 6 according to an embodiment of the present invention (SET: 4V / 500ns, RESET : -4V/500ns), the upper graph shows the GT nanowire, and the lower graph shows the GST nanowire.
8 shows the Raman spectrum analysis result of the nanowires of FIG. 6 according to an embodiment of the present invention, wherein (a) is a case of a GT nanowire, and (b) is a case of a GST nanowire.
9 is a microstructure photograph of the GT nanowire of FIG. 6 according to an embodiment of the present invention, (a) is an SEM photograph showing a state before memory operation, (b) ~ (e) is a state after memory operation (b) is an SEM picture of hillock and voids, (c) is a cross-sectional TEM picture of the void area in (b) enlarged, (d)~(e) is a hillock area This is an enlarged cross-sectional TEM image.
10 is a microstructure photograph of the GST nanowire of FIG. 6 according to another embodiment of the present invention, (f) is an SEM photograph showing the state before the memory operation, (g) ~ (j) after the memory operation It shows the condition, (g) is an SEM photograph with hillock and voids, (h) is a cross-sectional TEM photograph of the void area in (g) enlarged, (i)~(j) is a hillock area is an enlarged cross-sectional TEM image.

전술했듯이, 종래 열적 특성에 따른 소재 구조의 상전이 거동을 이용하는 칼코지나이드 상변화 메모리(PRAM) 소자의 메커니즘은 크기가 미소화·미세화되면 구동전압 인가시 소재 내부에서 주울 열(Joule heating)의 열전달 메커니즘을 제어하기가 어려워 소재의 상전이 거동을 제어하기가 어렵고 메모리 특성의 설계가 어렵다는 문제를 갖는다.As described above, the mechanism of the chalcogenide phase change memory (PRAM) device using the phase transition behavior of the material structure according to the conventional thermal characteristics is the heat transfer of Joule heating inside the material when the driving voltage is applied when the size is miniaturized or miniaturized. There are problems in that it is difficult to control the mechanism, so it is difficult to control the phase transition behavior of the material, and it is difficult to design the memory characteristics.

이에, 본 발명자들은 칼코겐 화합물 소재를 직경이 대략 수백 나노미터 내지 수백 마이크로미터 범위의 나노선(nanowire)의 형태로 제조하면, 나노선 형태의 특성상 소재의 열전도도가 원래의 것보다 크게 저하됨에 따라 완전히 다른 메모리 작동 메커니즘을 구현할 수 있음을 알아냈다. Accordingly, the inventors of the present inventors have found that when the chalcogen compound material is manufactured in the form of a nanowire having a diameter of about several hundred nanometers to several hundred micrometers, the thermal conductivity of the material is greatly reduced than the original due to the nature of the nanowire form. We found that we could implement completely different memory operation mechanisms by following

즉, 일반적으로 나노선 구조 형태에서 소재는 박막 또는 벌크 형태와 비교하여 체적대비 표면적의 비율이 크게 증가하므로, 나노선 표면에서의 포논(phonon) 충돌회수와 그에 따른 산란도가 크게 증가하여 열전달 저항을 배가시키고 이에 따라 소재의 열전도도는 크게 낮아진다. That is, in general, in the nanowire structure form, the ratio of the surface area to the volume is greatly increased compared to the thin film or bulk form of the material. , and the thermal conductivity of the material is greatly lowered accordingly.

따라서, 본 발명에 따른 칼코지나이드 나노선(Chalcogenide nanowire) 소재의 경우, 위와 같이 낮은 열전도도 특성으로 인하여, 상기 나노선 소재의 양단에 외부 전압을 인가시 나노선 소재 내부에서 발생한 주울 열은 소재 전체에 걸쳐 충분히 전달되지못하게 되어 인가 전압의 변화에 따라 소재 구조의 상전이가 발생하지않고, 대신에 불균일한 열전달에 기인한 보이드(void) 및/또는 힐록(hillock) 등의 일렉트로마이그레이션(electromigration)이 발생하고 이에 따라 저항 거동이 변동된다.Therefore, in the case of the chalcogenide nanowire material according to the present invention, due to the low thermal conductivity characteristics as described above, when an external voltage is applied to both ends of the nanowire material, Joule heat generated inside the nanowire material is a silver material Because it is not sufficiently transmitted throughout the material, a phase transition of the material structure does not occur according to a change in applied voltage. Instead, electromigration such as voids and/or hillocks due to uneven heat transfer occurs. occurs, and the resistance behavior changes accordingly.

따라서, 본 발명에 따른 칼코지나이드 나노선 메모리 소자는 종래와는 달리 인가 전압의 변화에 따라 소재 구조의 상전이가 아닌 소재 내부의 일렉트로마이그레이션 현상을 이용하여 저항 거동을 변동시켜 스위칭하는 메커니즘을 갖는다. 특히, 본 발명에 따른 칼코지나이드 나노선 메모리 소자는 나노선 형태로서 격자구조의 상전이가 일어나지않고 안정된 격자구조 상태에서 스위칭 거동을 보이므로, 효과적으로 미소화·미세화가 가능하다. 하술하겠지만, 본 발명에 따른 칼코지나이드 나노선 메모리 소자는 내부 발생하는 일렉트로마이그레이션으로 인해 인가 전압의 극성변화에 따라 저저항 및 고저항의 ON/OFF 스위칭 특성을 보이는 이른바 바이폴라(bipolar) 메모리 특성을 갖는다.Therefore, unlike the prior art, the chalcogenide nanowire memory device according to the present invention has a switching mechanism by changing the resistance behavior by using the electromigration phenomenon inside the material rather than the phase transition of the material structure according to the change of the applied voltage. In particular, the chalcogenide nanowire memory device according to the present invention is in the form of a nanowire, and since the phase transition of the lattice structure does not occur and shows a switching behavior in a stable lattice structure state, miniaturization and miniaturization are possible effectively. As will be described below, the chalcogenide nanowire memory device according to the present invention has a so-called bipolar memory characteristic that shows ON/OFF switching characteristics of low resistance and high resistance according to the polarity change of the applied voltage due to the internal electromigration. have

위와 같은 본 발명에 따른 칼코지나이드 나노선 메모리 소자의 작동 메커니즘 및 특성은 이하 구현예와 실시예를 통하여 더 상세히 설명된다.The operating mechanism and characteristics of the chalcogenide nanowire memory device according to the present invention as described above will be described in more detail through the following embodiments and examples.

도 2는 본 발명의 일 구현예에 따른 칼코지나이드 나노선 메모리 소자의 개략 구조도이다.2 is a schematic structural diagram of a chalcogenide nanowire memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 구현예에 따른 칼코지나이드 나노선 메모리 소자(10)는 기본적으로 기판(11) 상에 칼코겐 화합물 조성으로 된 하나 이상의 칼코지나이드 나노선으로 구성된 칼코지나이드 나노선 층(14)이 형성되고, 상기 나노선층(14)의 양단 부위와 전기적으로 접촉하도록 한 쌍의 금속 전극(16)이 형성된 구조로 구성된다.Referring to FIG. 2 , the chalcogenide nanowire memory device 10 according to the present embodiment is basically a chalcogenide nanowire composed of one or more chalcogenide nanowires having a chalcogen compound composition on a substrate 11 . The layer 14 is formed, and it has a structure in which a pair of metal electrodes 16 are formed so as to be in electrical contact with both ends of the nanowire layer 14 .

또한, 본 구현예에서, 상기 칼코겐 화합물은, 황(S), 셀레늄(Se) 및 텔루리움(Te) 중에서 선택된 하나에 게르마늄(Ge) 또는 안티몬(Sb)이 첨가된 화합물, 또는 이와 함께 인듐(In), 비소(As), 주석(Sn), 인(P), 은(Ag), 산소(O), 아연(Zn) 및 비스무트(Bi) 중에서 선택된 하나 이상이 결합된, 이원소, 삼원소, 오원소 또는 그 이상의 원소로 구성된 화합물일 수 있다. 본 발명에서 바람직하게는 상기 칼코겐 화합물은 텔루리움(Te) 및 게르마늄(Ge)의 이원소로 이루어진 GeTe 칼코겐 화합물 또는 텔루리움(Te), 게르마늄(Ge) 및 안티몬(Sb)의 삼원소로 이루어진 GeSbTe 칼코겐 화합물이다. 또한, 본 발명의 일 실시예에서, 바람직하게는 상기 GeTe 칼코겐 화합물은 각 성분의 함량범위(at%)가 Ge : Te = 0.9~1.1 : 1.1~0.9이고, 가장 바람직하게는 GeTe이다. 또한, 본 발명의 바람직한 다른 일 실시예에서, 상기 GeSbTe 칼코겐 화합물은 각 성분의 함량범위(at%)가 Ge : Sb : Te = 1.9~2.1 : 1.9~2.1 : 4.8~5.2이고, 가장 바람직하게는 Ge₂Sb₂Te₅이다.In addition, in this embodiment, the chalcogen compound is a compound in which germanium (Ge) or antimony (Sb) is added to one selected from sulfur (S), selenium (Se) and tellurium (Te), or indium together with it (In), arsenic (As), tin (Sn), phosphorus (P), silver (Ag), oxygen (O), zinc (Zn), and at least one selected from bismuth (Bi) is bonded, binary, ternary It may be a compound composed of elements, five elements or more. In the present invention, preferably, the chalcogen compound is a GeTe chalcogen compound composed of two elements of tellurium (Te) and germanium (Ge) or GeSbTe composed of three elements of tellurium (Te), germanium (Ge) and antimony (Sb). It is a chalcogen compound. In addition, in one embodiment of the present invention, preferably, the GeTe chalcogen compound has a content range (at%) of each component Ge: Te = 0.9 to 1.1: 1.1 to 0.9, and most preferably GeTe. In addition, in another preferred embodiment of the present invention, the GeSbTe chalcogen compound has a content range (at%) of each component Ge: Sb: Te = 1.9 to 2.1: 1.9 to 2.1: 4.8 to 5.2, most preferably is Ge ₂ Sb ₂ Te ₅ .

본 구현예에서, 칼코지나이드 나노선층(3)은 사진식각법에 따른 공지된 하향식 제법 또는 기상-액상-고상법(Vapor-Liquid-Solid: VLS) 등의 공지된 상향식 제법에 의하여 합성가능하다. 특히, 본 발명에서는 상기 VLS법에 의해 칼코지나이드 나노선층(3)을 합성함이 바람직하다. 이러한 VLS법은 일반적으로 예컨대 화학기상증착(CVD) 등으로 칼코겐 화합물 원료 소스를 가열하여 증기상으로 휘발시켜 기판(11) 상에 흡착시킨 후, 지속하여 캐리어 가스를 통해 상기 칼코겐 화합물 증기를 기판(11)에 공급함으로써 기판(11) 상에서 칼코겐 화합물의 과포화와 석출이 연속하여 반복되게 하여 칼코지나이드 나노선들을 일차원적으로 성장시킨다. 일 실시예에서, 상기 칼코겐 화합물 조성이 GeTe인 경우 상기 원료 소스의 가열온도는 대략 350~450℃ 범위이고 상기 성장온도는 대략 290~310℃ 범위, 바람직하게는 300℃이며, 상기 칼코겐 화합물 조성이 GeSbTe인 경우 상기 원료 소스의 가열온도는 대략 350~450℃ 범위이고 상기 성장온도는 대략 340~360℃ 범위, 바람직하게는 350℃이다.In this embodiment, the chalcogenide nanowire layer 3 can be synthesized by a known bottom-up method such as a known top-down method according to photolithography or a vapor-liquid-solid (VLS) method. do. In particular, in the present invention, it is preferable to synthesize the chalcogenide nanowire layer 3 by the VLS method. This VLS method is generally, for example, chemical vapor deposition (CVD), etc., heating the source of the chalcogenide compound by heating and volatilizing it in a vapor phase, adsorbing it on the substrate 11, and then continuously adding the chalcogenide vapor through a carrier gas. By supplying to the substrate 11, supersaturation and precipitation of the chalcogen compound on the substrate 11 are continuously repeated, thereby one-dimensionally growing chalcogenide nanowires. In one embodiment, when the chalcogen compound composition is GeTe, the heating temperature of the raw material source is in the range of about 350 to 450 ℃ and the growth temperature is in the range of about 290 to 310 ℃, preferably 300 ℃, the chalcogen compound When the composition is GeSbTe, the heating temperature of the raw material source is in the range of about 350 to 450 °C, and the growth temperature is in the range of about 340 to 360 °C, preferably 350 °C.

또한, 상기 칼코지나이드 나노선(14)은 일 실시예에서 길이가 대략 1㎛ 이상, 바람직하게는 10㎛ 이상의 범위이고 직경이 대략 70~240㎚ 범위일 수 있으나, 본 발명은 이들 범위에 한정되지않고 임의로 설계변경될 수 있다. 예컨대, 후술하겠지만, 본 발명에서 상기 칼코지나이드 나노선들의 길이를 늘리거나 줄임에 따라 나노선들(14)의 열전도도를 조절할 수 있고 이에 따라 인가전압에 대한 저항값의 거동과 스위칭 특성을 변화시킬 수 있다. 상기 칼코지나이드 나노선(14)은, 일 예로서 길이가 대략 1~5㎛ 범위이고 직경이 대략 70~200㎚ 범위일 수 있고, 다른 일 예로서 길이가 대략 10㎛ 이상의 범위이고 직경이 대략 80~220㎚ 범위일 수도 있다.In addition, the chalcogenide nanowire 14 may have a length of about 1 μm or more, preferably 10 μm or more, and a diameter of about 70 to 240 nm, in one embodiment, but the present invention is limited to these ranges The design can be changed arbitrarily. For example, as will be described later, in the present invention, by increasing or decreasing the length of the chalcogenide nanowires, the thermal conductivity of the nanowires 14 can be adjusted, and accordingly, the behavior of the resistance value with respect to the applied voltage and the switching characteristics are changed. can do it The chalcogenide nanowire 14, as an example, may have a length of approximately 1 to 5 μm and a diameter in a range of approximately 70 to 200 nm, and as another example, a length of approximately 10 μm or more and a diameter of approximately It may be in the range of 80-220 nm.

또한, 상기 기판(11)은 예컨대 Si, SiO₂, Poly-Si, Ge, SiGe, Strained Ge, Strained SiGe, SOI(Silicon on Insulator) 또는 GOI(SiGe on Insulator) 등의 조성을 포함할 수 있으나 이에 한정되지않고 공지된 모든 기판용 조성으로 될 수 있다.In addition, the substrate 11 may include, for example, a composition such as Si, SiO ₂ , Poly-Si, Ge, SiGe, Strained Ge, Strained SiGe, Silicon on Insulator (SOI), or SiGe on Insulator (GOI), but is limited thereto. and may be of any known composition for a substrate.

또한, 상기 금속 전극(16)은 예컨대 티타늄(Ti), 질소 원소를 함유하는 도전성 재료, 탄소 원소를 함유하는 도전성 재료, 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄 실리사이드(TiSi), 탄탈륨 실리사이드(TaSi), 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐티타늄(TiW), 금(Au) 및 텅스텐-금(Ti/Au)으로 이루어진 군에서 선택된 하나 이상으로 될 수 있다.In addition, the metal electrode 16 is, for example, titanium (Ti), a conductive material containing a nitrogen element, a conductive material containing a carbon element, tungsten (W), molybdenum (Mo), tantalum (Ta), titanium silicide (TiSi) ), tantalum silicide (TaSi), aluminum (Al), aluminum-copper alloy (Al-Cu), aluminum-copper-silicon alloy (Al-Cu-Si), tungsten silicide (WSi), copper (Cu), tungsten titanium (TiW), gold (Au), and tungsten-gold (Ti/Au) may be at least one selected from the group consisting of.

또한, 바람직한 일 실시예에서, 임의로 상기 기판(11)의 상부, 즉 기판(11)과 칼코지나이드 나노선층(14) 및 금속전극(16) 사이에는 절연을 위하여 옥사이드층(12)이 더 형성될 수 있고, 이의 조성은 예컨대 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 실리콘(Si), 알루미늄(Al), 이트륨(Y), 하프늄(Hf) 및 마그네슘(Mg)으로 이루어진 군에서 선택된 하나 이상의 산화물 또는 질화물 또는 상기 산화물 및 질화물의 조합으로 될 수 있다. 일 실시예에서, 상기 옥사이드층(12)의 두께는 대략 30~300㎚ 범위일 수 있다.In addition, in a preferred embodiment, optionally, an oxide layer 12 is further provided on the upper portion of the substrate 11 , that is, between the substrate 11 and the chalcogenide nanowire layer 14 and the metal electrode 16 for insulation. can be formed, the composition of which is, for example, titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), silicon (Si), aluminum (Al), yttrium (Y), hafnium (Hf) and magnesium It may be one or more oxides or nitrides selected from the group consisting of (Mg) or a combination of the oxides and nitrides. In one embodiment, the thickness of the oxide layer 12 may be in the range of approximately 30 to 300 nm.

또한, 바람직한 일 실시예에서, 상기 나노선층(14) 및 양단의 전극(16)의 상부는 나노선층(14)의 산화와 메모리 거동시 발생하는 물리적 터짐 현상을 방지하기위하여 캡핑 옥사이드층(18)이 더 형성될 수 있고, 이의 조성으로는 예컨대 SiO₂, Al₂O₃, HfO₂, Y₂O₃ 및 V₂O₅ 중에서 하나 이상 선택될 수 있다. 일 실시예에서, 상기 캡핑 옥사이드층(18)의 두께는 대략 10~30㎚ 범위일 수 있다. In addition, in a preferred embodiment, the upper portion of the nanowire layer 14 and the electrodes 16 at both ends is a capping oxide layer ( 18) may be further formed, and the composition thereof may be, for example, at least one selected from SiO ₂ , Al ₂ O ₃ , HfO ₂ , Y ₂ O ₃ and V ₂ O ₅ . In one embodiment, the thickness of the capping oxide layer 18 may be in the range of approximately 10-30 nm.

도 3은 도 2에 도시한 본 발명의 일 구현예에 따른 칼코지나이드 나노선 메모리 소자의 제조방법을 설명한다. 도 3을 참조하면, 도 2의 칼코지나이드 나노선 메모리 소자는 하기 단계들 STEP 1~4로써 제조될 수 있다:3 illustrates a method of manufacturing a chalcogenide nanowire memory device according to an embodiment of the present invention shown in FIG. 2 . Referring to FIG. 3 , the chalcogenide nanowire memory device of FIG. 2 may be manufactured by the following steps STEP 1-4:

(STEP 1) 기판(11) 상에 옥사이드층(12)을 형성하는 단계; (STEP 1) forming an oxide layer 12 on the substrate 11;

(STEP 2) 화학기상증착(CVD) 등으로 칼코겐 화합물 원료를 가열하여 증기상으로 휘발시켜 상기 옥사이드층(12) 상에 흡착시킨 후, 지속하여 캐리어 가스를 통해 상기 칼코겐 화합물 증기를 상기 옥사이드층(12)에 공급하여 상기 옥사이드층(12) 상에서 칼코겐 화합물의 과포화 및 석출이 연속하여 반복되게함으로써 칼코지나이드 나노선들을 일차원적으로 성장시켜 칼코지나이드 나노선층(14)을 형성하는 단계;(STEP 2) After heating the raw material of the chalcogenide compound by chemical vapor deposition (CVD), etc. to volatilize it in a vapor phase and adsorb it on the oxide layer 12, continuously the chalcogen compound vapor through the carrier gas to the oxide By supplying to the layer 12 so that supersaturation and precipitation of the chalcogen compound are continuously repeated on the oxide layer 12, the chalcogenide nanowires are grown one-dimensionally to form the chalcogenide nanowire layer 14 step;

(STEP 3) 상기 칼코지나이드 나노선층(14)의 양단과 전기적으로 접촉하도록 일 쌍의 금속전극(16)을 형성하는 단계; 및(STEP 3) forming a pair of metal electrodes 16 to be in electrical contact with both ends of the chalcogenide nanowire layer 14; and

(STEP 4) 상기 나노선층(14) 및 양단의 전극(16)의 상부에 캡핑 옥사이드층(18)을 형성하는 단계. (STEP 4) forming a capping oxide layer 18 on the nanowire layer 14 and the electrodes 16 at both ends.

위와 같은 본 발명의 바람직한 실시예들을 아래에서 더 상세히 설명한다. 다만, 본 발명이 하술하는 실시예들은 본 발명의 전반적인 이해를 돕기 위하여 제공되는 것이며, 본 발명은 하기 실시예들로만 한정되는 것은 아니다.Preferred embodiments of the present invention as described above will be described in more detail below. However, the following examples of the present invention are provided to help the overall understanding of the present invention, and the present invention is not limited only to the following examples.

실시예Example

먼저, 금(Au) 5㎚ 두께를 실리콘(Si) 기판상에 스퍼터 증착 장치를 통해 증착하였다. 칼코지나이드 나노선을 합성할 칼코겐 화합물 조성은 각각 GeTe과 Ge₂Sb₂Te₅였다. 그리고, 상기 칼코겐 화합물 조성 원료분말을 화학기상증착기의 반응챔버 내에 장입하고 상기 Si 기판을 하류측에 배치시켰다. 공정을 진행하기에 앞서 챔버 내에 잔류하고 있는 산소와 불순물을 제거하기 위해 로터리 펌프를 이용하여 초기 진공도를 15mTorr까지 배기시켰다, 설정한 진공도에 도달하면, 캐리어로서 Ar 가스를 50sccm, H₂ 가스를 10sccm의 유량으로 20분간 흘려주었다. 이후, 진공도가 2.4Torr에 도달하면 분당 20℃의 승온속도로 GeTe(이하 "GT") 및 Ge₂Sb₂Te₅(이하 "GST") 원료분말의 소스영역은 400℃, GT 나노선 성장영역과 GST 나노선 성장영역은 각각 300℃와 350℃까지 가열한 후, 동일 온도에서 5시간 유지시켰다. 이로써, 승화된 원료조성 증기가 Ar 및 H₂ 가스에 의해 이동해서 홀더 위에 올려진 상기 Si 기판상에 흡착되었다. 그리고, 5시간 동안의 형성 시간 동안 이러한 과정을 반복하여 상기 Si 기판상에 GT 및 GST 나노선들을 각각 성장시켜 칼코지나이드 나노선층을 형성시켰다. 이로써 성장된 나노선의 길이는 대략 10㎛ 이상 범위였고 직경은 대략 80~220㎚ 범위였다.First, gold (Au) 5 nm thick was deposited on a silicon (Si) substrate through a sputter deposition apparatus. The composition of the chalcogen compound to synthesize the chalcogenide nanowire was GeTe and Ge ₂ Sb ₂ Te ₅ , respectively. Then, the chalcogen compound composition raw material powder was charged into the reaction chamber of the chemical vapor deposition machine, and the Si substrate was arranged on the downstream side. Before proceeding with the process, the initial vacuum level was evacuated up to 15 mTorr by using a rotary pump to remove oxygen and impurities remaining in the chamber. When the preset vacuum level is reached, 50 sccm of Ar gas and 10 sccm of H ₂ gas as a carrier was flowed for 20 minutes at a flow rate of Then, when the vacuum degree reaches 2.4 Torr, the source region of the GeTe (hereinafter “GT”) and Ge ₂ Sb ₂ Te ₅ (hereinafter “GST”) raw material powder is 400° C., and the GT nanowire growth region is heated at a rate of 20° C. per minute. and GST nanowire growth regions were heated to 300°C and 350°C, respectively, and then maintained at the same temperature for 5 hours. Thereby, the sublimated raw material composition vapor was moved by Ar and H ₂ gas and adsorbed on the Si substrate mounted on the holder. Then, by repeating this process during the formation time for 5 hours to grow GT and GST nanowires on the Si substrate, respectively, a chalcogenide nanowire layer was formed. The length of the grown nanowire was in the range of about 10 μm or more, and the diameter was in the range of about 80 to 220 nm.

이렇게 형성된 칼코지나이드 나노선들의 모폴로지 분석을 위하여 SEM 및 TEM과 EDS 분석을 행하였으며, 형성된 상기 칼코지나이드 나노선층의 양단에는 Ti/Au 금속전극쌍을 형성하였다. For the morphology analysis of the chalcogenide nanowires thus formed, SEM, TEM, and EDS analysis were performed, and Ti/Au metal electrode pairs were formed at both ends of the formed chalcogenide nanowire layer.

그리고, 상기 칼코지나이드 나노선의 열전도도 특성은 ~1㎛ 사이즈 스팟부위에 대한 633㎚ 파장의 레이저 여기를 이용한 라만 스펙트럼 분석(Nanofinder^®30 micro-Raman spectrometer)을 25~178℃ 범위의 온도로 수행하고 유한차분 시간영역법(finite difference time-domain)을 통하여 측정 및 산출하였다. 이렇게 측정된 GT 나노선의 열전도도는 1.44W/mk였고, GST 나노선의 열전도도는 1.13W/mk였다. 이들 열전도도값은 일반적인 GT 박막이나 GST 박막의 열전도도값보다 최대 10배 정도나 낮은 값이다.In addition, the thermal conductivity characteristics of the chalcogenide nanowires were performed at a temperature in the range of 25 to 178° C. by Raman spectral analysis (Nanofinder ^® 30 micro-Raman spectrometer) using laser excitation of a wavelength of 633 nm for a ~1 μm-sized spot region. and measured and calculated using the finite difference time-domain method. The measured thermal conductivity of the GT nanowire was 1.44 W/mk, and the thermal conductivity of the GST nanowire was 1.13 W/mk. These thermal conductivity values are up to 10 times lower than the thermal conductivity values of general GT thin films or GST thin films.

도 4는 본 발명의 일 실시예에서 제조된 GT 나노선의 미세구조에 대한 사진들로서, (a)는 SEM 사진, (b)는 TEM 사진, 그리고 (c)는 좌측은 HRTEM(High Resolution TEM) 사진이고 우측은 상기 HRTEM 사진에서의 우측상단 사각형 부분에 대한 EDS 분석 사진이다. 4 is a photograph of the microstructure of the GT nanowire prepared in an embodiment of the present invention, (a) is a SEM photograph, (b) is a TEM photograph, and (c) is a high resolution TEM (HRTEM) photograph on the left. and the right side is an EDS analysis picture of the upper right square part in the HRTEM picture.

또한, 도 5는 본 발명의 다른 일 실시예에서 제조된 GST 나노선의 미세구조에 대한 사진들로서, 도 4와 마찬가지로, (d)는 SEM 사진, (e)는 TEM 사진, 그리고 (f)는 좌측은 HRTEM(High Resolution TEM) 사진이고 우측은 상기 HRTEM 사진에서의 우측상단 사각형 부분에 대한 EDS 분석 사진이다.In addition, Figure 5 is a photograph of the microstructure of the GST nanowire prepared in another embodiment of the present invention, similar to Figure 4, (d) is a SEM photograph, (e) is a TEM photograph, and (f) is the left is a HRTEM (High Resolution TEM) photograph, and the right is an EDS analysis photograph of the upper right quadrangle in the HRTEM photograph.

도 4를 참조하면, GT 나노선의 직경은 대략 80~160㎚ 범위이고 길이는 대략 10㎛ 이상이며, 원소 Ge 및 Te가 나노선 내에 균일하게 분포되어있음이 확인된다. 특히, 도 4의 (c)를 보면, EDS 정량분석 결과로부터 Ge와 Te는 1:1의 원자비로 존재하며 단결정 GT 나노선이 [110] 방향으로 크게 성장하였음을 알 수 있다.Referring to FIG. 4 , it is confirmed that the diameter of the GT nanowire is in the range of about 80 to 160 nm and the length is about 10 μm or more, and the elements Ge and Te are uniformly distributed in the nanowire. In particular, referring to (c) of FIG. 4 , it can be seen from the EDS quantitative analysis results that Ge and Te are present in an atomic ratio of 1:1, and the single crystal GT nanowires have grown significantly in the [110] direction.

또한, 도 5를 참조하면, GST 나노선의 직경은 대략 120~220㎚ 범위이고 길이는 대략 10㎛ 이상이며, 원소 Ge, Sb 및 Te가 나노선 내에 균일하게 분포되어있음이 확인된다. 그리고, 도 5의 (c)를 보면, EDS 정량분석 결과로부터 Ge, Sb 및 Te는 2:2:5의 원자비로 존재하며 GST 나노선이 [110] 방향으로 성장하였음을 알 수 있다. 또한, 두 인접격자평면들 간의 측정된 거리는 대략 0.212㎚로서 이는 0.424㎚의 격자상수를 갖는다고 보고된 Ge₂Sb₂Te₅ 조성물의 조밀육방격자(hexagonal close packed lattice) 구조의 (110) 격자면에 정확하게 대응함이 확인된다.In addition, referring to FIG. 5 , it is confirmed that the diameter of the GST nanowire is in the range of about 120 to 220 nm and the length is about 10 μm or more, and the elements Ge, Sb, and Te are uniformly distributed in the nanowire. And, referring to (c) of FIG. 5 , it can be seen from the EDS quantitative analysis result that Ge, Sb, and Te are present in an atomic ratio of 2:2:5, and the GST nanowires grow in the [110] direction. In addition, the measured distance between the two adjacent lattice planes is approximately 0.212 nm, which is a (110) lattice plane of the Ge ₂ Sb ₂ Te ₅ composition reported to have a lattice constant of 0.424 nm. It is confirmed that it accurately corresponds to

도 6은 본 발명의 일 실시예에서 제조된 나노선의 외부전압인가에 대한 메모리 스위칭 특성을 보이며, (a)는 GT 나노선의 경우이고, (b)는 GST 나노선의 경우이다. 6 shows the memory switching characteristics of the nanowire manufactured according to an embodiment of the present invention with respect to the application of an external voltage, (a) is a case of a GT nanowire, and (b) is a case of a GST nanowire.

또한, 도 7은 본 발명의 일 실시예에 따라 도 6의 나노선들의 반복 주기별 SET/RESET 메모리 거동(endurance characteristic)을 나타내며(SET: 4V/500ns, RESET: -4V/500ns), 위의 그래프는 GT 나노선의 것을, 아래의 그래프는 GST 나노선의 것을 각각 나타낸다.In addition, Figure 7 shows the SET / RESET memory behavior (endurance characteristic) for each repetition period of the nanowires of Figure 6 according to an embodiment of the present invention (SET: 4V / 500ns, RESET: -4V / 500ns), the above The graph shows that of the GT nanowire, and the graph below shows that of the GST nanowire, respectively.

또한, 도 8은 본 발명의 일 실시예에 따라 도 6의 나노선들의 라만 스펙트럼 분석 결과를 나타내며, (a)는 GT 나노선의 경우이고, (b)는 GST 나노선의 경우이다. Also, FIG. 8 shows the Raman spectrum analysis result of the nanowires of FIG. 6 according to an embodiment of the present invention, wherein (a) is a case of a GT nanowire, and (b) is a case of a GST nanowire.

도 6의 (a)~(b)는 본 실시예들의 나노선들에 펄스전압(0~4V, 20~500ns)을 인가함에 따른 저항의 변화를 보이는 것으로, 초기 저항값(GT 나노선: ~5kΩ, GST 나노선: ~70kΩ)으로 유지되던 저항이 인가전압이 대략 ~2.5V에서 초기 저항값 대비 약 50~180배 크기로 급격히 크게 증가하여 포화됨이 관찰된다(GT 나노선: ~250kΩ, GST 나노선: ~1.2MΩ). 그리고, 다시 인가되는 펄스전압을 스위핑하여 4V에서 -4V로 초기상태로 변화시키면, 상기 포화되었던 저항값이 급격히 상기 초기 저항값으로 떨어짐이 관찰된다. 따라서, 이들 GT 나노선과 GST 나노선의 메모리 거동은 바이폴라(bipoloar) 스위칭 특성을 보인다. 또한, 이러한 바이폴라 특성은 도 7에 보인 GT 및 GST 나노선들 저항값의 주기별 SET/RESET 스위칭 거동으로부터도 확인된다. 6 (a) to (b) show the change in resistance as a pulse voltage (0 to 4V, 20 to 500ns) is applied to the nanowires of the present embodiments, and the initial resistance value (GT nanowire: ~5kΩ) , GST nanowire: ~70kΩ), it is observed that the applied voltage rapidly increases to about 50~180 times the size of the initial resistance at approximately ~2.5V and becomes saturated (GT nanowire: ~250kΩ, GST) Nanowire: ~1.2 MΩ). Then, when the pulse voltage applied again is changed from 4V to -4V to the initial state by sweeping, it is observed that the saturated resistance value rapidly drops to the initial resistance value. Therefore, the memory behavior of these GT nanowires and GST nanowires shows bipolar switching characteristics. In addition, this bipolar characteristic is also confirmed from the SET/RESET switching behavior for each period of the resistance values of the GT and GST nanowires shown in FIG. 7 .

특히, 앞서 측정된, GT 박막 및 GST 박막의 열전도도보다 최대 10배 정도로 낮은 수준인 GT 나노선의 열전도도(대략 1.44W/mk)와 GST 나노선의 열전도도(대략 1.13W/mk)를 고려할 때, 나노선들의 긴 RESET 시간은 짧은 작동시간동안에 나노선 내부에 비정질 구조 - 결정질 구조 간의 상전이를 가능케할만큼 충분한 주울 열이 발생하지않음을 가리킨다.In particular, considering the thermal conductivity of the GT nanowire (approximately 1.44 W/mk) and the thermal conductivity of the GST nanowire (approximately 1.13 W/mk), which are up to 10 times lower than the thermal conductivity of the GT thin film and the GST thin film, measured previously. , the long RESET time of the nanowires indicates that sufficient Joule heat is not generated to enable a phase transition between the amorphous structure and the crystalline structure inside the nanowire during the short operation time.

이는 도 8에 보인 GT 및 GST 나노선들의 라만 스펙트럼에 의해 명확히 확인되는데, 일반적으로 라만 스펙트럼 분석에서 포논(phonon) 진동 특성은 측정대상물질의 결정구조와 결정성을 반영한다. 즉, 도 8을 보면, 상기 나노선들의 SET 상태와 REESET 상태 간에 피크 크기의 변화가 없고 단지 SET/RESET 간의 주파수 이동만이 관찰되며, 모든 피크는 2차 SET에 의해 1차(최초) SET 피크 위치로 복귀한다. 이는 모든 GT 나노선 및 GST 나노선에서 SET/RESET 과정 간에 비정질-결정질 구조간 상전이가 없다는 것을 명백히 나타내며, 본 발명에 따른 GT 나노선 및 GST 나노선에서의 메모리 스위칭 거동특성은 비정질-결정질 구조간 상전이에 기반하는 것이 아님을 의미한다. 본 발명에 따른 칼코지나이드 나노선의 메모리 스위칭 거동은 아래 도 9~10에서 고찰되듯이 그의 낮은 열전도 특성으로 인한 내부 보이드(void) 및/또는 힐록(hillock)의 일렉트로마이그레이션(electromigration)에 기반하여 작동한다.This is clearly confirmed by the Raman spectra of the GT and GST nanowires shown in FIG. 8. In general, in Raman spectral analysis, phonon vibration characteristics reflect the crystal structure and crystallinity of the material to be measured. That is, referring to FIG. 8 , there is no change in the peak size between the SET state and the REESET state of the nanowires, only a frequency shift between SET/RESET is observed, and all peaks are primary (first) SET peaks by secondary SET. return to position This clearly indicates that there is no phase transition between amorphous-crystalline structures between the SET/RESET processes in all GT nanowires and GST nanowires, and the memory switching behavior characteristics in GT nanowires and GST nanowires according to the present invention are the amorphous-crystalline structures. This means that it is not based on a phase transition. The memory switching behavior of the chalcogenide nanowire according to the present invention operates based on the electromigration of internal voids and/or hillocks due to its low thermal conductivity properties as discussed in FIGS. 9 to 10 below. do.

도 9는 본 발명의 일 실시예에 따라 도 6의 GT 나노선의 미세구조 사진으로서, (a)는 메모리 작동 이전의 상태를 보이는 SEM 사진이고, (b)~(e)는 메모리 작동 이후의 상태를 보이는 것으로서, (b)는 힐록(hillock)과 보이드(void)가 발생한 SEM 사진, (c)는 (b)의 보이드 부위를 확대한 단면 TEM 사진, (d)~(e)는 힐록 부위를 확대한 단면 TEM 사진이다.9 is a microstructure photograph of the GT nanowire of FIG. 6 according to an embodiment of the present invention, (a) is an SEM photograph showing a state before memory operation, (b) ~ (e) is a state after memory operation (b) is an SEM picture of hillock and voids, (c) is a cross-sectional TEM picture of the void area in (b) enlarged, (d)~(e) is a hillock area This is an enlarged cross-sectional TEM image.

또한, 도 10은 본 발명의 다른 일 실시예에 따라 도 6의 GST 나노선의 미세구조 사진으로서, (f)는 메모리 작동 이전의 상태를 보이는 SEM 사진이고, (g)~(j)는 메모리 작동 이후의 상태를 보이는 것으로서, (g)는 힐록(hillock)과 보이드(void)가 발생한 SEM 사진, (h)는 (g)의 보이드 부위를 확대한 단면 TEM 사진, (i)~(j)는 힐록 부위를 확대한 단면 TEM 사진이다.10 is a microstructure photograph of the GST nanowire of FIG. 6 according to another embodiment of the present invention, (f) is an SEM photograph showing a state before memory operation, (g) ~ (j) are memory operation As it shows the subsequent state, (g) is an SEM photograph with hillocks and voids, (h) is a cross-sectional TEM photograph with an enlarged void area in (g), (i) to (j) are This is a cross-sectional TEM image of the hillock region enlarged.

본 발명에 따른 칼코지나이드 나노선의 경우, 고유한 낮은 열전도도 특성으로 인하여 전압 인가시 나노선 내부에서 발생한 주울 열은 전체에 걸쳐 충분하고 균일하게 전달되지못하게 되어 구조적 상전이가 발생하지않고, 대신에 불균일한 열전달에 기인한 보이드(void) 및/또는 힐록(hillock) 등의 일렉트로마이그레이션(electromigration)이 국부적으로 발생한다. In the case of the chalcogenide nanowire according to the present invention, due to the inherent low thermal conductivity characteristic, Joule heat generated inside the nanowire when a voltage is applied cannot be sufficiently and uniformly transferred throughout, so that a structural phase transition does not occur, instead Electromigration such as voids and/or hillocks due to non-uniform heat transfer occurs locally.

예컨대, GT 나노선이나 GST 나노선은 열전도도가 박막형태 대비 최대 10배 정도나 매우 낮은 수준이므로, 작동 전압인가시 나노선 양단에 전압인가를 위해 접촉되어있는 한쌍의 금속전극은 상대적으로 열전도도가 매우 커서 일종의 히트싱크(heat sink)로서 기능하므로 나노선 내부에서 상기 금속전극들과의 접촉 부위로 갈수록 열전달이 잘되는 반면, 중앙부위로 갈수록 열전달이 어려워진다. 이러한 중앙부위에서의 열축적과 불균일한 열분포는 인가펄스전압이 반복됨에 따라 급격히 증가되어 급기야는 용융온도 아래에서도 원자들간의 결합력이 약해지고 가해진 전계에 의해 파괴되어 전계에 따른 어느 한 방향으로 충전입자들의 이동(migration)을 야기하며, 이에 따라 도 9의 (b)~(e)와 도 10의 (g)~(j)에 보이듯이, 국부영역에서 보이드 및/또는 힐록이 발생한다. 또한, 이러한 격자내에서의 이동은 나노선 내부에 스트레스를 발생시키며 이는 도 8의 (a)~(b)에 보이듯이 라만 스펙트럼 분석 결과에서 라만 주파수의 반치전폭(fwhm) 정도의 변화는 아닌 정도의 이동으로 나타난다. For example, since the thermal conductivity of GT nanowire or GST nanowire is up to 10 times lower than that of the thin film, a pair of metal electrodes in contact with both ends of the nanowire for voltage application when an operating voltage is applied have relatively thermal conductivity. is so large that it functions as a kind of heat sink, so that heat transfer is better from the inside of the nanowire toward the contact portion with the metal electrodes, whereas heat transfer becomes difficult toward the center portion. The heat accumulation and non-uniform distribution of heat in the central region are rapidly increased as the applied pulse voltage is repeated. Finally, even under the melting temperature, the bonding force between atoms is weakened and destroyed by the applied electric field, and the charged particles move in one direction according to the electric field (migration), and accordingly, voids and/or hillocks are generated in the local area, as shown in FIGS. 9(b)-(e) and 10(g)-(j). In addition, this movement in the lattice generates stress inside the nanowire, which is not a change in the full width at half maximum (fwhm) of the Raman frequency in the Raman spectrum analysis result as shown in FIGS. appears as a movement of

따라서, 본 실시예들에서, GT 나노선이나 GST 나노선은 열전도도가 매우 낮은 수준이므로, 작동전압 인가시 비정질-결정질 구조간 상전이에 충분할만큼의 주울 열이 나노선의 중앙부위에서 양단부위로 전달될 수 없다. 대신에, 전술한대로 낮은 열전도도로 인해 나노선 내부에 국부적으로 발생하는 보이드 및/또는 힐록으로 인해 내부 전기전도가 방해되고 일렉트로마이그레이션으로 격리된 원자들의 이온화로 인한 조성변화가 발생되어 저항이 증가되며, 또한 RESET 과정후에도 나노선 내부에는 여전히 보이드와 힐록 그리고 이들의 계면이 존재하여 열전도도가 낮게 유지된다. 또한, 일렉트로마이그레이션 동안 원자 이동에 의해 전류의 통로가 영향받게된다. 따라서, 이들 요인으로 인하여 본 발명에 따른 칼코지나이드 나노선들의 저항은 바이폴라 스위칭 특성을 갖는다고 사료된다.Therefore, in the present embodiments, since the GT nanowire or the GST nanowire has a very low level of thermal conductivity, Joule heat sufficient for the phase transition between the amorphous-crystalline structure when an operating voltage is applied can be transferred from the central portion of the nanowire to both ends. none. Instead, as described above, due to the low thermal conductivity, internal electrical conduction is disturbed due to voids and/or hillocks locally generated inside the nanowire, and composition change due to ionization of atoms isolated by electromigration occurs, thereby increasing resistance, In addition, even after the RESET process, voids, hillocks, and their interfaces still exist inside the nanowire, so that the thermal conductivity is maintained low. Also, during electromigration, the path of electric current is affected by the movement of atoms. Therefore, it is considered that the resistance of the chalcogenide nanowires according to the present invention has a bipolar switching characteristic due to these factors.

또한, 본 발명의 나노선 내부에 발생하는 일렉트로마이그레이션은 나노선의 열전도도에 비례하므로, 이를 이용하여 본 발명의 다른 일 실시예에 있어서 제조되는 칼코지나이드 나노선의 길이를 조절함으로써 내부 발생하는 일렉트로마이그레이션의 정도(예컨대, 상기 나노선의 길이를 늘리면, 발생하는 일렉트로마이그레이션 효과는 커진다)와 이로써 저항의 바이폴라 스위칭 특성을 조절할 수도 있다.In addition, since the electromigration occurring inside the nanowire of the present invention is proportional to the thermal conductivity of the nanowire, the electromigration generated internally by adjusting the length of the chalcogenide nanowire manufactured in another embodiment of the present invention using this is used. (eg, when the length of the nanowire is increased, the electromigration effect is increased) and thus the bipolar switching characteristic of the resistor can be adjusted.

위와 같이 본 발명에 따른 칼코지나이드 나노선 메모리 소자는 체적대비 표면적의 비율이 매우 큰 나노선 구조로서 나노선 고유의 매우 낮은 열전도 특성으로 인하여 격자구조의 상전이가 발생하지않으면서 내부 발생하는 일렉트로마이그레이션에 기반한 바이폴라 스위칭 거동을 갖는다. As described above, the chalcogenide nanowire memory device according to the present invention has a nanowire structure with a very large ratio of surface area to volume, and electromigration occurs internally without a phase transition of the lattice structure due to the very low thermal conductivity characteristic of the nanowire. It has a bipolar switching behavior based on

이러한 본 발명에 따른 칼코지나이드 나노선 메모리 소자는 그 크기가 미소 또는 미세한 나노 사이즈로서 그의 SET/RESET 스위칭이 안정된 격자구조를 유지하면서도 제어가능한 내부 일렉트로마이그레이션 기구로써 작동하므로, 안정된 스위칭 특성을 지니면서도 미소화·미세화가 가능한 메모리 소자로서 매우 적합하다.The chalcogenide nanowire memory device according to the present invention has a micro or nano size, and its SET/RESET switching operates as a controllable internal electromigration mechanism while maintaining a stable lattice structure. It is very suitable as a memory element capable of miniaturization and miniaturization.

이상, 상술된 본 발명의 구현예 및 실시예에 있어서, 원료분말의 평균입도, 분포 및 비표면적, 순도, 불순물 함량 등의 특성과, 소스 가열온도 및 나노선 성장온도, 캐리어 가스의 종류 및 순도 등의 여러 조건에 따라 통상적인 오차범위 내에서 다소 변동이 있을 수 있음은 해당 분야에서 통상의 지식을 가진 자에게는 지극히 당연하다. In the embodiments and examples of the present invention described above, the characteristics such as the average particle size, distribution and specific surface area, purity, and impurity content of the raw material powder, the source heating temperature and the nanowire growth temperature, the type and purity of the carrier gas It is very natural for those of ordinary skill in the art that there may be some variation within the normal error range depending on various conditions such as.

아울러 본 발명의 바람직한 구현예 및 실시예는 예시의 목적을 위해 개시된 것이며, 해당 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이고, 이러한 수정, 변경, 부가 등은 특허청구범위에 속하는 것으로 보아야 한다. In addition, preferred embodiments and examples of the present invention are disclosed for the purpose of illustration, and any person skilled in the art may make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications , changes, additions, etc. shall be regarded as belonging to the claims.

10: 칼코지나이드 나노선 메모리 소자
11: 기판
12: 옥사이드층
14: 칼코지나이드 나노선층
16: 금속 전극
18: 캡핑 옥사이드층10: chalcogenide nanowire memory device
11: Substrate
12: oxide layer
14: chalcogenide nanowire layer
16: metal electrode
18: capping oxide layer

Claims

하나 이상의 칼코지나이드 나노선으로 구성된 칼코지나이드 나노선층과;
상기 칼코지나이드 나노선층의 양단에 각각 전기적으로 접촉되고, 외부로부터 전압을 인가받아 상기 칼코지나이드 나노선층에 전계를 인가하는 한쌍의 금속전극을 포함하고,
상기 칼코지나이드 나노선층은, 상기 전계에 의하여 비정질 구조와 결정질 구조 간의 상전이가 발생됨이 없이, 인가되는 상기 전압의 변화에 따라 내부에 발생하는 일렉트로마이그레이션에 기인하여 내부에 생성되는 보이드(void) 및 힐록(hillock) 중의 하나 이상의 증감에 의하여 바이폴라 스위칭 거동의 저항을 갖는 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.a chalcogenide nanowire layer composed of one or more chalcogenide nanowires;
Including a pair of metal electrodes electrically contacting both ends of the chalcogenide nanowire layer, respectively, and applying an electric field to the chalcogenide nanowire layer by receiving a voltage from the outside,
In the chalcogenide nanowire layer, there is no phase transition between the amorphous structure and the crystalline structure by the electric field; and a chalcogenide nanowire memory device, characterized in that it has a resistance of bipolar switching behavior by increasing or decreasing at least one of hillock.

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제1항에 있어서,
상기 칼코지나이드는 황(S), 셀레늄(Se) 및 텔루리움(Te) 중에서 선택된 하나의 원소와, 게르마늄(Ge), 안티몬(Sb), 인듐(In), 비소(As), 주석(Sn), 인(P), 은(Ag), 산소(O), 아연(Zn) 및 비스무트(Bi) 중에서 선택된 하나 이상의 원소가 결합된 칼코겐 화합물인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.According to claim 1,
The chalcogenide is sulfur (S), selenium (Se), and one element selected from tellurium (Te), germanium (Ge), antimony (Sb), indium (In), arsenic (As), tin (Sn) ), phosphorus (P), silver (Ag), oxygen (O), zinc (Zn) and at least one element selected from bismuth (Bi) is a chalcogenide nanowire memory device, characterized in that the combined chalcogen compound.

제1항에 있어서,
상기 칼코지나이드는 텔루리움(Te) 및 게르마늄(Ge)의 이원소로 이루어진 GeTe 칼코겐 화합물인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.According to claim 1,
The chalcogenide is a chalcogenide nanowire memory device, characterized in that the GeTe chalcogen compound consisting of a binary element of tellurium (Te) and germanium (Ge).

제4항에 있어서,
상기 GeTe 칼코겐 화합물에서 상기 텔루리움(Te) 및 게르마늄(Ge)의 함량범위는 at% 기준으로 Ge : Te = 0.9~1.1 : 1.1~0.9 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.5. The method of claim 4,
The content range of the tellurium (Te) and germanium (Ge) in the GeTe chalcogen compound is based on at% Ge: Te = 0.9 ~ 1.1: chalcogenide nanowire memory device, characterized in that the range of 1.1 ~ 0.9.

제1항에 있어서,
상기 칼코지나이드는 텔루리움(Te), 게르마늄(Ge) 및 안티몬(Sb)의 삼원소로 이루어진 GeSbTe 칼코겐 화합물인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.According to claim 1,
The chalcogenide is a chalcogenide nanowire memory device, characterized in that the GeSbTe chalcogen compound consisting of three elements of tellurium (Te), germanium (Ge) and antimony (Sb).

제6항에 있어서,
상기 GeSbTe 칼코겐 화합물에서 상기 텔루리움(Te), 게르마늄(Ge) 및 안티몬(Sb)의 함량범위는 at% 기준으로 Ge : Sb : Te = 1.9~2.1 : 1.9~2.1 : 4.8~5.2 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.7. The method of claim 6,
The content range of the tellurium (Te), germanium (Ge) and antimony (Sb) in the GeSbTe chalcogen compound is at% based on Ge: Sb: Te = 1.9 to 2.1: 1.9 to 2.1: 4.8 to 5.2. Chalcogenide nanowire memory device, characterized in that.

제1항에 있어서,
기판과 상기 기판 상부에 형성된 옥사이드층을 더 포함하고, 상기 칼코지나이드 나노선층 및 금속전극은 상기 옥사이드층 상에 배치되는 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.According to claim 1,
A chalcogenide nanowire memory device, further comprising a substrate and an oxide layer formed on the substrate, wherein the chalcogenide nanowire layer and the metal electrode are disposed on the oxide layer.

제8항에 있어서,
상기 옥사이드층은 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 실리콘(Si), 알루미늄(Al), 이트륨(Y), 하프늄(Hf) 및 마그네슘(Mg)으로 이루어진 군에서 선택된 하나 이상의 산화물 또는 질화물 또는 상기 산화물 및 질화물의 조합으로 구성된 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.9. The method of claim 8,
The oxide layer is made of titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), silicon (Si), aluminum (Al), yttrium (Y), hafnium (Hf) and magnesium (Mg). A chalcogenide nanowire memory device comprising one or more oxides or nitrides selected from the group, or a combination of the oxides and nitrides.

제1항 또는 제8항에 있어서,
상기 칼코지나이드 나노선층 및 금속전극의 상부를 덮는 캡핑 옥사이드층을 더 포함하는 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.9. The method of claim 1 or 8,
Chalcogenide nanowire memory device, characterized in that it further comprises a capping oxide layer covering the upper portion of the chalcogenide nanowire layer and the metal electrode.

제10항에 있어서,
상기 캡핑 옥사이드층은 SiO₂, Al₂O₃, HfO₂, Y₂O₃ 및 V₂O₅ 중에서 선택된 하나 이상으로 구성된 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.11. The method of claim 10,
The capping oxide layer is SiO ₂ , Al ₂ O ₃ , HfO ₂ , Y ₂ O ₃ and V ₂ O ₅ Chalcogenide nanowire memory device, characterized in that consisting of at least one selected from the group consisting of.

제4항 또는 제5항에 있어서,
상기 칼코지나이드 나노선은 길이가 10㎛ 이상의 범위이고 직경이 80~160㎚ 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.6. The method according to claim 4 or 5,
The chalcogenide nanowire is a chalcogenide nanowire memory device, characterized in that the length is in the range of 10㎛ or more and the diameter is in the range of 80 ~ 160㎚.

제6항 또는 제7항에 있어서,
상기 칼코지나이드 나노선은 길이가 10㎛ 이상의 범위이고 직경이 120~220㎛ 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.8. The method of claim 6 or 7,
The chalcogenide nanowire is a chalcogenide nanowire memory device, characterized in that the length is in the range of 10㎛ or more and the diameter is in the range of 120 ~ 220㎛.

제1항에 있어서,
상기 칼코지나이드 나노선은 상기 칼코지나이드 나노선의 길이가 변화됨에 따라 상기 일렉트로마이그레이션의 정도와 상기 저항의 바이폴라 스위칭이 변동되는 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.According to claim 1,
The chalcogenide nanowire is a chalcogenide nanowire memory device, characterized in that the degree of electromigration and the bipolar switching of the resistance is changed as the length of the chalcogenide nanowire is changed.

제1항에 있어서,
상기 금속전극은 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄 실리사이드(TiSi), 탄탈륨 실리사이드(TaSi), 알루미늄(Al), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 실리사이드(WSi), 구리(Cu), 텅스텐-티타늄(TiW), 금(Au) 및 텅스텐-금(Ti/Au)으로 이루어진 군에서 선택된 하나 이상으로 구성된 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자.According to claim 1,
The metal electrode is titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), titanium silicide (TiSi), tantalum silicide (TaSi), aluminum (Al), aluminum-copper alloy (Al-Cu) , from the group consisting of aluminum-copper-silicon alloy (Al-Cu-Si), tungsten silicide (WSi), copper (Cu), tungsten-titanium (TiW), gold (Au) and tungsten-gold (Ti/Au). Chalcogenide nanowire memory device, characterized in that consisting of one or more selected.

기판 상에 옥사이드층을 형성하는 단계와;
칼코지나이드 원료와 상기 기판을 반응로 내에서 서로 이격되도록 배치하고, 상기 칼코지나이드 원료를 소스 온도로 가열하여 증기상으로 휘발시키고 상기 기판을 성장 온도로 가열하여 칼코지나이드 증기를 상기 옥사이드층 상에 흡착시키는 단계와;
상기 칼코지나이드 증기를 지속하여 캐리어 가스를 통해 공급하여 상기 옥사이드층 상에서 칼코지나이드의 과포화 및 석출 반응이 연속하여 반복되게함으로써 하나 이상의 칼코지나이드 나노선을 일차원적으로 성장시켜 칼코지나이드 나노선층을 형성하는 단계와;
상기 칼코지나이드 나노선층의 양단과 각각 전기적으로 접촉하도록 한쌍의 금속전극을 형성하는 단계와;
상기 칼코지나이드 나노선층 및 양단의 금속전극의 상부에 캡핑 옥사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자의 제조방법. forming an oxide layer on the substrate;
The chalcogenide raw material and the substrate are arranged to be spaced apart from each other in the reactor, the chalcogenide raw material is heated to a source temperature to volatilize into a vapor phase, and the substrate is heated to a growth temperature to generate the chalcogenide vapor to the oxide layer. adsorbing onto the phase;
By continuously supplying the chalcogenide vapor through a carrier gas to continuously repeat supersaturation and precipitation reactions of chalcogenide on the oxide layer, one or more chalcogenide nanowires are grown one-dimensionally to grow chalcogenide nanowires forming a layer;
forming a pair of metal electrodes to be in electrical contact with both ends of the chalcogenide nanowire layer, respectively;
Method of manufacturing a chalcogenide nanowire memory device comprising the step of forming a capping oxide layer on the upper portion of the chalcogenide nanowire layer and both ends of the metal electrode.

제16항에 있어서,
상기 칼코지나이드는 GeTe 칼코겐 화합물이고 상기 소스 온도는 350~450℃ 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자의 제조방법. 17. The method of claim 16,
The chalcogenide is a GeTe chalcogen compound, and the source temperature is a method of manufacturing a chalcogenide nanowire memory device, characterized in that in the range of 350 ~ 450 ℃.

제16항에 있어서,
상기 칼코지나이드는 GeTe 칼코겐 화합물이고 상기 성장 온도는 290~310℃ 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자의 제조방법. 17. The method of claim 16,
The chalcogenide is a GeTe chalcogen compound, and the growth temperature is a method of manufacturing a chalcogenide nanowire memory device, characterized in that in the range of 290 ~ 310 ℃.

제16항에 있어서,
상기 칼코지나이드는 GeSbTe 칼코겐 화합물이고 상기 소스 온도는 350~450℃ 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자의 제조방법. 17. The method of claim 16,
The chalcogenide is a GeSbTe chalcogen compound and the source temperature is a method of manufacturing a chalcogenide nanowire memory device, characterized in that in the range of 350 ~ 450 ℃.

제16항에 있어서,
상기 칼코지나이드는 GeSbTe 칼코겐 화합물이고 상기 성장 온도는 340~360℃ 범위인 것을 특징으로 하는 칼코지나이드 나노선 메모리 소자의 제조방법. 17. The method of claim 16,
The chalcogenide is a GeSbTe chalcogen compound and the growth temperature is a method of manufacturing a chalcogenide nanowire memory device, characterized in that in the range of 340 ~ 360 ℃.