KR20140078156A - Phase Change Random Access Memory and method of manufacturing the same - Google Patents

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KR20140078156A
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Abstract

The present invention relates to a phase change memory element and a method for manufacturing the same to optionally grow a nanowire in a desired region using a self-assembly technology and a nanowire technology, thereby eliminating the image degradation of an overlay vernier key and skipping a separate key open process for exposing an overlay vernier key region. Also, the present invention prevents element characteristic degradation caused by damage during an etching process of a new material such as GST, thereby improving the overall reliability of the phase change memory element.

Description

상변화 메모리 소자 및 그 제조방법{Phase Change Random Access Memory and method of manufacturing the same}[0001] The present invention relates to a phase change memory device and a method of manufacturing the same,

본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 키 오픈 공정을 스킵할 수 있는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.The present invention relates to a phase-change memory device and a manufacturing method thereof, and more particularly, to a phase-change memory device capable of skipping a key-opening process and a manufacturing method thereof.

데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 일반적으로 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다.Semiconductor memory devices used for storing data can generally be divided into a volatile memory device and a nonvolatile memory device.

먼저, 디램(DRAM)이나 에스램(SRAM)으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터가 손실되는 단점이 있다. 또한, 상기 디램은 주기적인 리프레쉬 동작이 필요하며 높은 저하 저장능력이 요구되므로, 캐패시턴스를 보다 증가시키기 노력이 필요하다.First, a volatile memory device represented by a DRAM or an SRAM has a disadvantage in that stored data is lost due to interruption of power supply although data input / output operations are fast. In addition, since the DRAM needs a periodic refresh operation and a high degradation storage capacity, it is necessary to increase the capacitance.

한편, 이이피롬(Electrically Erasable Programmable Read Only Memory)을 기반으로 하는 낸드(NAND) 또는 노아(NOR) 타입의 플래쉬 메모리로 대표되는 비휘발성 메모리 소자는 전원 공급이 중단되더라도 데이터가 그대로 유지되는 특성이 있다. 그러나, 이러한 비휘발성 메모리 소자에 데이터를 기입 및 소거하는 원리는 게이트 절연막을 통하여 전하를 터널링시키는 방법을 사용하는데, 이때 전원전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여 플래쉬 기억 소자들은 기입 및 소거에 필요한 전압을 형성하기 위한 승압 회로가 요구되는 바, 디자인 룰이 증가되는 취약점을 가지고 있다.On the other hand, a nonvolatile memory device such as a NAND or NOR type flash memory based on an electrically erasable programmable read-only memory has a characteristic in which data is retained even if power supply is interrupted . However, the principle of writing and erasing data in such a nonvolatile memory device uses a method of tunneling charges through a gate insulating film, which requires a higher operating voltage than the power supply voltage. As a result, a flash memory device is required to have a boosting circuit for forming a voltage necessary for writing and erasing, which has a weak point of increasing the design rule.

따라서, 정보 통신 분야가 급속히 발달함에 따라 초고속 동작이 가능하고 대용량의 메모리 저장 능력을 가지는 차세대 반도체 메모리 소자에 대한 수요가 점차 증가하고 있다.Therefore, as the information communication field rapidly develops, there is an increasing demand for a next-generation semiconductor memory device capable of high-speed operation and having a large memory storage capacity.

차세대 반도체 메모리 소자는 디램등의 휘발성 메모리 소자와 플래쉬 메모리등의 비휘발성 메모리 소자의 장점을 취하여 개발된 것으로서, FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), PCRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), NFGM(Nano Floating Gate Memory), STT-RAM(Spin Transfer Torque Random Access Memory) 또는 PoRAM(Polymer Random Access Memory)등으로 대표된다.The next generation semiconductor memory devices are developed by taking advantage of the advantages of volatile memory devices such as DRAM and nonvolatile memory devices such as flash memories. Ferroelectric RAM, MRAM (Magnetic RAM), PCRAM (Phase Change Random Access Memory), RRAM (Resistive Random Access Memory), Nano Floating Gate Memory (NFGM), Spin Transfer Torque Random Access Memory (STT-RAM), or Polymer Random Access Memory (PoRAM).

그러나, 이러한 차세대 반도체 메모리 소자들에 있어서도, GST등과 같은 신물질 사용으로 인해 여러 가지 문제점들이 발생하고 있다.However, in such a next-generation semiconductor memory device, various problems arise due to the use of new materials such as GST.

예를 들면, 오버레이 리딩(overlay reading)을 불가피하게 만들어 별도의 키 오픈(key open) 공정이 추가되어야 하는 번거로움이 있다.For example, overlay reading is inevitable and a separate key opening process must be added.

즉, 오버레이(Overlay)는 적층 구조의 반도체 소자를 제조함에 있어서, 이전 공정에서 형성시킨 레이어(layer)와 현 공정을 통해 형성하는 레이어간의 정렬상태를 나타내는 지수로서, 이러한 오버레이는 반도체 소자의 고집적화 추세에서 매우 중요한 사항이 되고 있다. 따라서, 통상의 반도체 제조공정에서는 전 공정에서 형성시킨 레이어와 현 공정을 통해 형성시키는 레이어간의 정렬 상태를 파악 및 보정하기 위해 웨이퍼의 스크라이브 레인(scribe lane) 영역에 오버레이 버니어 키(overlay vernier key)를 형성하여 두 레이어간의 오버레이를 측정하고 있다. 그리고, 이러한 오버레이 버니어 키는 반도체 기판 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성시키는 일종의 패턴으로써 소자형성 영역의 패턴을 형성하는 과정에서 이와 동시에 형성된다.That is, the overlay is an index indicating an alignment state between a layer formed in a previous process and a layer formed in a current process in manufacturing a semiconductor device having a stacked structure, Is becoming a very important issue. Therefore, in an ordinary semiconductor manufacturing process, an overlay vernier key is applied to a scribe lane region of a wafer in order to grasp and correct an alignment state between a layer formed in the previous process and a layer formed through the present process And the overlay between the two layers is measured. The overlay vernier key is a kind of pattern that is formed to align an exposure mask at an accurate position when a predetermined pattern is formed on a semiconductor substrate, and is formed at the same time in a process of forming a pattern of an element formation region.

그러나, 상변화 메모리 소자의 상변화 물질막을 형성하기 위해 반도체 기판 전면 상부에 전체적으로 GST(12)를 증착하게 되면, 도 1에 도시된 것과 같이 오버레이 버니어 키(10) 이외의 주변영역까지 모두 GST(12)로 뒤덮이게 된다(참조부호 "A). However, when the GST 12 is deposited entirely on the front surface of the semiconductor substrate to form a phase change material film of the phase change memory device, the GST 12 is deposited on the peripheral region other than the overlay vernier key 10 as shown in FIG. 12) ("A ").

이처럼 오버레이 버니어(10)가 GST(12)에 의해 가려지게 되면 오버레이 리딩이 불가능해지거나 이미지 열화가 초래되므로 오버레이 버니어 키 영역을 노출시키기 위한 별도의 키 오픈 공정이 추가될 수 밖에 없다. 그리고, 이러한 공정 추가로 인해 전체적인 제조 단가가 상승하여 결과적으로 가격 경쟁력이 저하되는 문제점이 있다.If the overlay vernier 10 is covered by the GST 12, the overlay reading becomes impossible or the image deterioration is caused. Therefore, a separate key opening process for exposing the overlay vernier key region is added. Further, the addition of such a process increases the overall manufacturing cost, which results in a decrease in price competitiveness.

또한, 이러한 키 오픈 공정시, 종래에 사용되지 않았던 GST등의 신물질을 식각하면서 발생되는 데미지로 인해 소자 특성이 열화되는등 GST를 반도체 기판 전면 상부에 증착함으로 인해 여러 가지 심각한 문제점들이 야기된다. In addition, during the key-opening process, various serious problems are caused by depositing the GST on the front surface of the semiconductor substrate, such as deterioration of the device characteristics due to damage generated while etching new materials such as GST that have not been used conventionally.

본 발명의 실시예는 오버레이 버니어 키 영역을 노출시키기 위해 실시되는 별도의 키 오픈 공정을 스킵할 수 있는 상변화 메모리 소자 및 그 제조방법을 제공한다. An embodiment of the present invention provides a phase change memory device capable of skipping a separate key opening process for exposing an overlay vernier key region and a method of manufacturing the same.

본 발명의 실시예는 오버레이 버니어 키의 이미지 열화를 야기하지 않는 상변화 메모리 소자 및 그 제조방법을 제공한다. Embodiments of the present invention provide a phase change memory device that does not cause image degradation of an overlay vernier key and a method of manufacturing the same.

본 발명의 실시예는 신물질 식각으로 인한 소자 특성 열화를 방지할 수 있는 상변화 메모리 소자 및 그 제조방법을 제공한다. Embodiments of the present invention provide a phase-change memory device capable of preventing deterioration of device characteristics due to new material etching and a method of manufacturing the same.

본 발명의 실시예에 따른 상변화 메모리 소자는, 반도체 기판 상부에 형성되어 있으며, 하부전극 콘택이 형성되어질 콘택홀을 구비한 제1층간절연막; 상기 콘택홀 내부가 일부 채워지도록 형성된 하부전극 콘택; 상기 하부전극 콘택 상부에 증착되어 있는 금속막; 상기 금속막이 형성되어 있는 콘택홀 내부에 형성된 측벽 스페이서; 상기 콘택홀 내부에 측벽 스페이서가 형성되어 있는 상기 반도체 기판을 금속층 및 금속개질층에 반응할 수 있는 유기 솔루션에 디핑시켜, 상기 콘택홀 내부 최상층인 금속막 표면에 형성시킨 자기 조립막; 상기 자기 조립막이 형성되어 있는 콘택홀 내부에 원하는 영역에만 선택적으로 나노 와이어를 성장시키기 위한 촉매로서 기능하는 표면적인 아미기로 전환된 나노 파티클을 투입하여 성장시킨 나노 와이어; 및 상기 나노 와이어 상부에 형성되어 있는 도전막 패턴을 포함할 수 있다.According to an aspect of the present invention, there is provided a phase change memory device including: a first interlayer insulating film formed on a semiconductor substrate and having a contact hole through which a lower electrode contact is formed; A lower electrode contact formed to partially fill the inside of the contact hole; A metal film deposited on the lower electrode contact; A sidewall spacer formed in the contact hole in which the metal film is formed; A self-assembled film formed by dipping the semiconductor substrate having a sidewall spacer in the contact hole in an organic solution capable of reacting with the metal layer and the metal modification layer, and forming the metal layer on the surface of the metal film as the uppermost layer in the contact hole; A nanowire grown by injecting nanoparticles converted into a surface amide group functioning as a catalyst for selectively growing a nanowire only in a desired region in a contact hole where the self-assembled film is formed; And a conductive film pattern formed on the nanowire.

본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 반도체 기판 상부에 하부전극 콘택이 형성되어질 콘택홀을 구비한 제1층간절연막을 형성하는 단계와; 상기 콘택홀 내부가 일부 채워지도록 하부전극 콘택을 형성하는 단계와; 상기 하부전극 콘택 상부에 금속막을 증착하는 단계와; 상기 결과물에 제2층간절연막을 증착하여 상기 콘택홀 내부에 측벽 스페이서를 형성하는 단계와; 상기 콘택홀 내부에 측벽 스페이서가 형성되어 있는 상기 반도체 기판을 금속층 및 금속개질층에 반응할 수 있는 유기 솔루션에 디핑시켜, 상기 콘택홀 내부 최상층에 형성되어 있는 금속막 표면에 자기 조립막을 형성시키는 단계와; 상기 자기 조립막이 형성되어 있는 결과물에, 원하는 영역에만 선택적으로 나노 와이어를 성장시키기 위한 촉매로서 기능하는 표면적인 아미기로 전환된 나노 파티클을 투입하여, 상기 콘택홀 내부에 나노 와이어를 성장시키는 단계와; 상기 나노 와이어가 형성되어 있는 반도체 기판 전면 상부에 제3층간절연막을 증착한 뒤, 평탄화 공정을 실시하여 상기 나노 와이어 상부의 나노 파티클을 제거하는 단계와; 상기 나노 와이어의 상부 표면이 노출되어 있는 반도체 기판 전면 상부에 도전막을 증착한 뒤, 식각 공정을 실시하여 상기 나노 와이어 상부에 도전막 패턴을 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of fabricating a phase change memory device, including: forming a first interlayer insulating film having a contact hole on a semiconductor substrate to form a lower electrode contact; Forming a lower electrode contact so that the inside of the contact hole is partially filled; Depositing a metal film on top of the bottom electrode contact; Depositing a second interlayer insulating film on the resultant to form a sidewall spacer in the contact hole; Forming a self-assembled film on the surface of the metal film formed on the uppermost layer in the contact hole by dipping the semiconductor substrate in which the sidewall spacer is formed in the contact hole into an organic solution capable of reacting with the metal layer and the metal modification layer, Wow; Growing nanowires in the contact holes by injecting nanoparticles converted into surface amide groups which function as a catalyst for selectively growing nanowires only in a desired region on the resultant product in which the self-assembled film is formed; Depositing a third interlayer insulating film on the front surface of the semiconductor substrate on which the nanowires are formed, performing a planarization process to remove nanoparticles on the nanowires; Depositing a conductive film on an upper surface of the semiconductor substrate on which the upper surface of the nanowire is exposed, and performing an etching process to form a conductive film pattern on the nanowire.

본 기술은 셀프 어셈블리 기술과 나노 와이어 기술을 이용하여 원하는 영역에만 촉매 반응을 통한 나노 와이어를 선택적으로 성장시킴으로써, 오버레이 버니어 키의 이미지 열화를 야기하지 않음은 물론 오버레이 버니어 키 영역을 노출시키기 위한 별도의 키 오픈 공정을 스킵할 수 있게 된다. The technology selectively grows nanowires through catalysis only in desired areas using self-assembly and nanowire technology, thereby not causing image degradation of the overlay vernier key, but also providing a separate key for exposing the overlay vernier key area The open process can be skipped.

또한, 키 오픈 공정시, GST등의 신물질을 식각하는 과정에서 발생되는 데미지로 인한 소자 특성 열화를 방지하여 결과적으로 전체 상변화 메모리 소자의 신뢰성을 향상시킬 수 있게 된다. In addition, it is possible to prevent deterioration of device characteristics due to damage occurring during a process of etching a new material such as GST during a key opening process, thereby improving the reliability of the entire phase change memory device.

도 1은 종래 기술에 따른 오버레이 버니어 키의 모식도를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 일부 구조를 나타낸다.
도 3a 내지 도 3m은 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 제조방법을 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 오버레이 버니어 키의 모식도를 나타낸다.1 shows a schematic diagram of an overlay vernier key according to the prior art.
2 illustrates a partial structure of a phase change memory device according to a preferred embodiment of the present invention.
3A through 3M illustrate a method of manufacturing a phase change memory device according to a preferred embodiment of the present invention.
4 is a schematic diagram of an overlay vernier key according to a preferred embodiment of the present invention.

이하, 하기의 도면들을 참조하여 본 발명의 실시예에 따른 상변화 메모리 소자 및 그 제조방법에 대해 상세히 설명하고자 한다.Hereinafter, a phase change memory device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the following drawings.

도 2에는 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 일부 단면 구조가 도시되어 있다.FIG. 2 illustrates a partial cross-sectional structure of a phase change memory device according to a preferred embodiment of the present invention.

도 2를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음)에 콘택홀(102)을 구비한 제1층간절연막(100)이 형성되어 있다. 그리고, 상기 콘택홀(102) 내부에 SEG(104), Ti/TiN의 이중막 구조로 이루어진 BEC(106a), Au막(108)이 차례로 증착되어 있다. Referring to FIG. 2, a first interlayer insulating film 100 having a contact hole 102 is formed in a semiconductor substrate (not shown) on which a conventional access element is formed. A SEG 104, a BEC 106a made of a Ti / TiN bilayer structure, and an Au film 108 are sequentially deposited in the contact hole 102.

그리고, 상기 Au막(108) 표면에 자기 조립 공정(셀프 어셈블리 공정)에 의해 형성된 자기 조립막(112)이 형성되어 있다. A self-assembled film 112 formed by a self-assembly process (self-assembly process) is formed on the surface of the Au film 108.

그리고, 상기 자기 조립막(112) 상부에는 원하는 영역에만 선택적으로 나노 와이어를 형성시키기 위한 촉매로서 기능하는 Au 나노 파티클(도시되지 않음)에 의해 성장된 GST 나노 와이어(116)가 형성되어 있다(나노 와이어 기술). GST nanowires 116 grown by Au nanoparticles (not shown) functioning as a catalyst for selectively forming nanowires in a desired region are formed on the self-assembled film 112 Wire technology).

그리고, 상기 GST 나노 와이어(116) 상부에 Cr막(120) 및 Ti/TiN/W막(122)으로 이루어진 도전막 패턴(126)이 형성되어 있다. A conductive film pattern 126 made of a Cr film 120 and a Ti / TiN / W film 122 is formed on the GST nanowire 116.

이처럼, 본 발명에서는 셀프 어셈블리 기술과 나노 와이어 기술을 이용하여 원하는 영역에만 촉매 반응을 통한 나노 와이어를 선택적으로 성장시킴으로써, 오버레이 버니어 키 이외의 주변영역으로까지 GST막이 덮이게 되는 종래의 문제점을 해소할 수 있게 된다. 그 결과, 오버레이 버니어 키의 이미지 열화를 야기하지 않음은 물론 오버레이 버니어 키 영역을 노출시키기 위한 별도의 키 오픈 공정을 스킵할 수 있게 되어 제조 단가를 보다 감소시킬 수 있게 된다. As described above, in the present invention, by selectively growing the nanowire through a catalytic reaction only in a desired region by using the self-assembly technique and the nanowire technology, the conventional problem of covering the GST film to the peripheral region other than the overlay vernier key is solved . As a result, it is possible not to cause image deterioration of the overlay vernier key, but also to skip the separate key opening process for exposing the overlay vernier key region, thereby further reducing the manufacturing cost.

또한, 키 오픈 공정시, GST등의 신물질을 식각하는 과정에서 발생되는 데미지로 인한 소자 특성 열화를 방지하여 결과적으로 전체 상변화 메모리 소자의 신뢰성을 향상시킬 수 있게 된다.In addition, it is possible to prevent deterioration of device characteristics due to damage occurring during a process of etching a new material such as GST during a key opening process, thereby improving the reliability of the entire phase change memory device.

그러면, 하기의 도면들을 참조하여 상기 도 2에 도시되어 있는 상변화 메모리 소자의 제조과정을 보다 구체적으로 살펴보기로 하자.Hereinafter, the manufacturing process of the phase change memory device shown in FIG. 2 will be described in more detail with reference to the drawings.

도 3a 내지 도 3m에는 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 제조과정이 차례로 도시되어 있다.FIGS. 3A through 3M sequentially illustrate the manufacturing process of the phase change memory device according to the preferred embodiment of the present invention.

먼저, 도 3a를 참조하면, 통상의 억세스 소자가 형성되어 있는 반도체 기판(도시되지 않음)에 콘택홀(102)을 구비한 제1층간절연막(100)을 형성한다. 여기서, 상기 콘택홀(102)은 통상의 사진식각공정을 통해 형성할 수 있으며, 상기 제1층간절연막(102)은 통상의 산화막(oxide) 계열의 물질막 또는 질화막(nitride) 계열의 절연물질로 형성할 수 있다.First, referring to FIG. 3A, a first interlayer insulating film 100 having a contact hole 102 is formed in a semiconductor substrate (not shown) on which a conventional access element is formed. Here, the contact hole 102 may be formed through a conventional photolithography process, and the first interlayer insulating film 102 may be formed using an oxide-based material layer or a nitride-based insulating material .

그리고, 상기 콘택홀(102) 내부에 SEG(Selective Epitaxial Growth:104)를 형성한다. 이때, 상기 SEG(104)는 상기 콘택홀(102) 내부에 전체적으로 증착하는 것이 아니라, 후속의 공정을 통해 형성되어질 다수 물질막들의 증착 공간을 감안하여(증착될 공간이 남겨지도록) 소정 두께로 증착한다. 바람직하게는, 상기 콘택홀(102)의 약 절반 두께로 SEG(104)를 형성한다.Then, an SEG (Selective Epitaxial Growth) 104 is formed in the contact hole 102. At this time, the SEG 104 is not deposited entirely in the contact hole 102, but is deposited in a predetermined thickness in consideration of a deposition space of a plurality of material films to be formed through a subsequent process (leaving a space to be deposited) do. Preferably, the SEG 104 is formed to about half the thickness of the contact hole 102.

도 3b를 참조하면, 상기 콘택홀(102) 내부에 SEG(104)가 소정 두께로 형성되어 있는 반도체 기판 전면 상부에 하부전극콘택 형성을 위한 도전막을 증착한다. 이때, 상기 도전막은 통상의 도전막 증착공정을 실시하여 형성할 수 있으며, 하부전극콘택 특성 향상을 위하여 예컨대 Ti/TiN의 이중막 구조로 형성할 수 있다.Referring to FIG. 3B, a conductive layer for forming a lower electrode contact is deposited on a front surface of a semiconductor substrate having a predetermined thickness of SEG 104 formed in the contact hole 102. At this time, the conductive film may be formed by a conventional conductive film deposition process. For example, the conductive film may be formed of a Ti / TiN double film structure to improve the lower electrode contact characteristics.

그 결과, 상기 콘택홀(102) 내부의 SEG(104) 상부 표면 및 상기 콘택홀(102) 주변의 제1층간절연막(100) 상부에 Ti/TiN막(106a, 106b)이 전체적으로 증착된다. 이때, 상기 콘택홀(102) 내부에 형성된 Ti/TiN막(106a)은 제1층간절연막(100) 상부에 형성된 Ti/TiN막(106b)과 동일한 물질이기는 하나, 상변화 메모리 소자에서 하부전극과 상변화 물질막간의 콘택역할을 수행하므로, 보다 구체적으로 BEC(Bottom Electrode Contact:106a)이라 명명한다.As a result, the Ti / TiN films 106a and 106b are entirely deposited on the upper surface of the SEG 104 in the contact hole 102 and the first interlayer insulating film 100 in the periphery of the contact hole 102. At this time, the Ti / TiN film 106a formed in the contact hole 102 is the same material as the Ti / TiN film 106b formed on the first interlayer insulating film 100, (BEC) 106a because it acts as a contact between phase change material films.

도 3c를 참조하면, 상기 콘택홀(102) 내부에 BEC(106a)가 형성되어 있는 반도체 기판 전면 상부에 금속막으로서, 예컨대 Au막(108)를 증착한다. 그 결과, 상기 콘택홀(102) 내부에는 SEG(104), BEC(106a) 및 Au막(108)이 차례로 적층되며, 상기 콘택홀(102) 주변의 제1층간절연막(100) 상부에는 Ti/TiN막(106b) 및 Au막(108)이 차례로 적층된다.Referring to FIG. 3C, an Au film 108, for example, is deposited as a metal film on the front surface of the semiconductor substrate where the BEC 106a is formed in the contact hole 102. As a result, a SEG 104, a BEC 106a and an Au film 108 are sequentially stacked in the contact hole 102, and a Ti / Au film is formed on the first interlayer insulating film 100 around the contact hole 102, A TiN film 106b and an Au film 108 are sequentially stacked.

도 3d를 참조하면, 상기 콘택홀(102) 내부 및 제1층간절연막(100) 상부에 Au막(108)가 형성되어 있는 반도체 기판 전면 상부에 제2층간절연막(110)을 증착한다. 이때, 상기 제2층간절연막(110)은 상기 제1층간절연막(100)과 동일하게, 통상의 산화막 또는 질화막 계열의 절연 물질로 형성할 수 있다.Referring to FIG. 3D, a second interlayer insulating film 110 is deposited on the entire surface of the semiconductor substrate where the Au film 108 is formed in the contact hole 102 and on the first interlayer insulating film 100. At this time, the second interlayer insulating layer 110 may be formed of an insulating material such as a normal oxide layer or a nitride layer, similar to the first interlayer insulating layer 100.

그 결과, 상기 Au막(108)가 형성되어 있는 제1층간절연막(100) 상부에 소정 두께의 제2층간절연막(110)이 증착됨과 동시에 상기 콘택홀(102) 내부에 제2층간절연막(110)과 동일 물질로 이루어진 측벽 스페이서(110a)가 형성된다. 그리고, 상기 측벽 스페이서(110a)가 형성됨으로 인해, 최초 원통형이었던 상기 콘택홀(102)의 구조는 상부 면적에 비해 하부 면적이 보다 협소한 깔때기 형태를 가지는 콘택홀(102a) 구조로 변화된다.As a result, a second interlayer insulating film 110 of a predetermined thickness is deposited on the first interlayer insulating film 100 on which the Au film 108 is formed, and a second interlayer insulating film 110 And a sidewall spacer 110a made of the same material as the sidewall spacer 110a. In addition, since the sidewall spacer 110a is formed, the structure of the contact hole 102, which was the first cylindrical shape, changes into a contact hole 102a structure having a funnel shape with a lower area smaller than that of the upper area.

도 3e를 참조하면, 상기 측벽 스페이서(110a)가 형성되어 있는 콘택홀(102a) 내부의 Au막(108) 표면에 자기 조립 공정(Self-Assembled process)을 이용하여 자기 조립막(Self-Assembled Monolayer:112)을 형성한다. 상기 자기 조립막(112)은 자기 조립공정을 통해 형성할 수 있는데, 이러한 자기 조립공정을 구체적으로 설명하면 다음과 같다.Referring to FIG. 3E, on the surface of the Au film 108 in the contact hole 102a in which the sidewall spacer 110a is formed, a self-assembled monolayer : 112). The self-assembled film 112 may be formed through a self-assembly process. The self-assembly process will be described in detail as follows.

먼저, 상기 콘택홀(102a) 내부에 측벽 스페이서(110a)가 형성되어 있는 상기 반도체 기판을 금속층 및 금속개질층에 반응할 수 있는 유기 솔루션에 디핑(dipping)한다. 여기서, 상기 유기 솔루션은 설파이드기(sulfide group), 아민기(amine group) 또는 카르복실기(carboxyl group)등 모든 화학기를 포함하는 유기 솔루션일 수 있다.First, the semiconductor substrate having the sidewall spacer 110a formed in the contact hole 102a is dipped into an organic solution capable of reacting with the metal layer and the metal modification layer. Here, the organic solution may be an organic solution containing all chemical groups such as a sulfide group, an amine group, or a carboxyl group.

이처럼, 반도체 기판을 상기와 같은 유기 솔루션에 디핑하게 되면, 상기 콘택홀(102a) 내부 최상층에 형성되어 있는 금속층인 Au(108)와 반응하여 Au막(108) 표면에 자기 조립막(112)이 형성된다.When the semiconductor substrate is dipped into the organic solution as described above, a self-assembling film 112 is formed on the surface of the Au film 108 by reacting with Au 108, which is a metal layer formed on the uppermost layer in the contact hole 102a. .

도 3f를 참조하면, 상기 자기 조립막(112)이 형성되어 있는 콘택홀(102a) 내부에 표면적인 아미기로 전환된(modify) Au 나노 파티클(Nano-Particle:114)을 투입한다. 상기 Au 나노 파티클(114)은 원하는 영역에만 선택적으로 나노 와이어를 형성시키기 위한 촉매로서, 상기 Au 나노 파티클(114)은 자기 조립막(112)과 결합하게 된다. 이때, 상기 Au 나노 파티클(114)은 전환된 유기물질에 의해 입체 효과(steric effect)를 가지게 되어 각각의 콘택홀(102) 내부에 1개의 Au 나노 파티클(114)만이 결합하게 된다.Referring to FIG. 3F, an Au nanoparticle 114 having a surface-modified amyl group is introduced into the contact hole 102a in which the self-assembled monolayer 112 is formed. The Au nanoparticle 114 is a catalyst for selectively forming a nanowire only in a desired region, and the Au nanoparticle 114 is bonded to the self-assembled film 112. At this time, the Au nanoparticle 114 has a steric effect due to the converted organic material, so that only one Au nanoparticle 114 is bonded to each contact hole 102.

도 3g를 참조하면, 상기 콘택홀(102a) 내부에 나노 와이어 기술을 이용하여 GST 나노 와이어(Nano-Wire:116)를 성장시킨다. 이때, 상기 나노 와이어는 성장시키는 물질에 따라 상기와 같은 GST 나노 와이어(116) 또는 레지스터(resistor) 특성을 가지는 레지스터 나노 와이어일 수 있다.Referring to FIG. 3G, a GST nanowire 116 is grown using the nanowire technique in the contact hole 102a. At this time, the nanowire may be a GST nanowire 116 or a resistor nanowire having a resistor characteristic according to a material to be grown.

먼저, GST 나노 와이어(116) 성장에 이용되는 GST 물질로서는, 게르마늄(Ge), 안티몬(Sb) 및 텔루늄(Te)으로 구성된 칼코겐 화합물(GST) 및 이들의 합금으로 구성되는 군에서 선택되는 물질일 수 있다. 보다 구체적으로, Ge, Se, Te, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 및 이들의 혼합물 또는 합금일 수 있다. First, the GST material used to grow the GST nanowire 116 is selected from the group consisting of a chalcogen compound (GST) composed of germanium (Ge), antimony (Sb) and tellurium (Te) Lt; / RTI > More specifically, it may be Ge, Se, Te, Sb, Bi, Pb, Sn, As, S, Si, P, O, N and mixtures or alloys thereof.

따라서, 상변화가 가능한 GST 나노 와이어(116)는 예컨대, Sb2Te4 나노 와이어 또는 Sb2Te3/GeTE 헤테로 나노 와이어를 포함할 수 있으며, 레지스터 특성을 가지는 레지스터 나노 와이어는 NiO 나노 와이어, Fe-O 나노 와이어 또는 TiO2 나노 와이어를 포함할 수 있다.Thus, the phase changeable GST nanowire 116 may comprise, for example, a Sb 2 Te 4 nanowire or a Sb 2 Te 3 / GeTE heteronano wire, and the resistor nanowire having a resistor characteristic may be a NiO nanowire, a Fe -O nanowires or TiO 2 nanowires.

이처럼, 상기 콘택홀(102a) 내부에 형성되는 나노 와이어는 상변화가 가능한 상기 GST 나노 와이어(116) 또는 레지스터 특성을 가지는 나노 와이어가 형성될 수 있는데, 이러한 나노 와이어들은 VLS(Vapor Liquid Solid), CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 전기 방전법(arc-discharge method)등과 같이 나노 와이어를 성장시킬 수 있는 모든 공정을 이용하여 성장시킬 수 있다. As described above, the nanowire formed in the contact hole 102a may be formed of a GST nanowire 116 or a nanowire having a resistive characteristic capable of a phase change. The nanowire may be a Vapor Liquid Solid (VLS) Such as CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), and arc discharge method, which are capable of growing nanowires.

그리고, 상기 나노 와이어는 나노 파티클의 크기, 반응 챔버내 온도, 소오스(source) 물질의 유량(flow rate)에 따라 그 크기를 원하는 대로 자유롭게 조절할 수 있다.The nanowire can freely adjust its size according to the size of the nanoparticles, the temperature in the reaction chamber, and the flow rate of the source material.

도 3h를 참조하면, 상기 GST 나노 와이어(116)가 형성되어 있는 반도체 기판 전면 상부에 제3층간절연막(118)을 증착한다. 이때, 상기 제3층간절연막(118)은 상기 제1층간절연막(100) 또는 제2층간절연막(110)과 동일하게, 통상의 산화막 또는 질화막 계열의 절연 물질로 형성할 수 있다.Referring to FIG. 3H, a third interlayer insulating film 118 is deposited on the entire surface of the semiconductor substrate on which the GST nanowires 116 are formed. The third interlayer insulating layer 118 may be formed of an insulating material such as a normal oxide layer or a nitride layer, similar to the first interlayer insulating layer 100 or the second interlayer insulating layer 110.

그리고, 상기 제3층간절연막(118)에 의해 상기 GST 나노 와이어(116)가 형성되어 있는 깔때기 구조의 콘택홀(102a) 내부가 완전히 채워지게 된다. The inside of the contact hole 102a having the funnel structure in which the GST nanowire 116 is formed is completely filled with the third interlayer insulating film 118.

도 3i를 참조하면, 상기 제3층간절연막(118)이 형성되어 있는 반도체 기판에 대하여 평탄화 공정을 실시한다. 예컨대, 상기 평탄화 공정은 통상의 CMP 공정일 수 있다.Referring to FIG. 3I, the semiconductor substrate on which the third interlayer insulating film 118 is formed is subjected to a planarization process. For example, the planarization process may be a conventional CMP process.

이처럼, 상기 반도체 기판에 대하여 평탄화 공정을 실시한 결과, 도 3i에 도시된 것과 같이, 상기 콘택홀(102a) 내부에 성장된 GST 나노 와이어(116)의 상부 표면이 노출된다. As a result of performing the planarization process on the semiconductor substrate, the upper surface of the GST nanowire 116 grown inside the contact hole 102a is exposed, as shown in FIG. 3I.

이때, 상기 도 3g에 도시되어 있는 상기 GST 나노 와이어(116) 상부의 Au 나노 파티클(114)은 상기 평탄화 공정시 제3층간절연막(118)이 식각되는 과정에서 함께 제거되어진다.At this time, the Au nanoparticles 114 on the GST nanowire 116 shown in FIG. 3G are removed together with the third interlayer insulating film 118 during the planarization process.

한편, 상기 평탄화 공정은 상기 GST 나노 와이어(116) 상부의 Au 나노 파티클(114)을 제거하기 위해 실시하는 공정이다. 따라서, 상기에서는 제3층간절연막(118) 전체를 제거하는 실시예를 제시하고 있으나, 상황에 따라서는 제3층간절연막(118)의 전체가 아닌 일부만을, 또는 상기 제2층간절연막(110)의 전체 또는 일부를, 또는 제1층간절연막(100)의 일부를 제거하는 방법도 실시가능할 것이다. Meanwhile, the planarization process is performed to remove Au nanoparticles 114 on the GST nanowires 116. However, depending on the situation, only a part of the third interlayer insulating film 118 may be removed entirely, or only a portion of the second interlayer insulating film 118 may be removed. A method of removing all or part of the first interlayer insulating film 100, or a part of the first interlayer insulating film 100 may be performed.

도 3j를 참조하면, 상기 GST 나노 와이어(116)의 상부 표면이 노출되어 있는 반도체 기판 전면 상부에 Cr막(120)을 증착한다. Referring to FIG. 3J, the Cr film 120 is deposited on the front surface of the semiconductor substrate on which the upper surface of the GST nanowire 116 is exposed.

도 3k를 참조하면, 상기 Cr막(120) 상부에 Ti/TiN/W막(122)을 증착한다. Referring to FIG. 3K, a Ti / TiN / W film 122 is deposited on the Cr film 120.

도 3l를 참조하면, 상기 Ti/TiN/W막(122) 상부에 감광막을 증착한 뒤, 패터닝하여 상기 콘택홀(120a) 상부, 즉 상기 GST 나노 와이어(116) 상부에 마스크 패턴(124)을 형성한다.Referring to FIG. 31, a photoresist film is deposited on the Ti / TiN / W film 122 and then patterned to form a mask pattern 124 on the contact hole 120a, that is, on the GST nanowire 116 .

도 3m를 참조하면, 상기 마스크 패턴(124)이 형성되어 있는 반도체 기판에 대하여 상기 제2층간절연막(110)이 노출될때까지 식각공정을 실시한다. 그 결과, 상기 마스크 패턴(124)으로 인해 상기 GST 나노 와이어(116) 상부에 Cr막(120) 및 Ti/TiN/W막(122)으로 이루어진 도전막 패턴(126)이 형성된다.Referring to FIG. 3M, an etching process is performed on the semiconductor substrate on which the mask pattern 124 is formed until the second interlayer insulating film 110 is exposed. As a result, the conductive pattern 126 composed of the Cr film 120 and the Ti / TiN / W film 122 is formed on the GST nanowire 116 due to the mask pattern 124.

상기한 바와 같이, 본 발명에서는 셀프 어셈블리 기술과 나노 와이어 기술을 이용하여 원하는 영역에만 촉매 반응을 통한 나노 와이어를 선택적으로 성장시킴으로써, 오버레이 버니어 키 이외의 주변영역으로까지 GST막이 덮이게 되는 종래의 문제점을 해소할 수 있게 된다. As described above, in the present invention, by selectively growing nanowires through a catalytic reaction only in a desired region by using self-assembly technology and nanowire technology, the conventional problem that the GST film is covered to the peripheral region other than the overlay vernier key Can be solved.

그 결과, 오버레이 버니어 키 영역을 노출시키기 위한 별도의 키 오픈 공정을 스킵할 수 있게 되는데, 하기 도 4에는 본 발명의 바람직한 실시예에 따른 오버레이 버니어 키의 모식도가 도시되어 있다. As a result, a separate key opening process for exposing the overlay vernier key area can be skipped. FIG. 4 is a schematic view of the overlay vernier key according to the preferred embodiment of the present invention.

도 4를 참조하면, 상변화 메모리 소자의 상변화 물질막인 GST막이 GST 나노 와이어(116) 형태로 원하는 영역(오버레이 버니어 키 영역)에만 형성되어 있어 종래의 문제점들을 해소할 수 있게 된다. Referring to FIG. 4, a GST film, which is a phase change material film of a phase change memory device, is formed only in a desired region (overlay vernier key region) in the form of a GST nanowire 116, thereby solving the conventional problems.

즉, 종래에는 상변화 메모리 소자의 상변화 물질막을 형성하기 위해 반도체 기판 전면 상부에 전체적으로 GST를 증착함으로 인해 오버레이 버니어 키 이외의 주변영역까지 모두 GST로 뒤덮이게 되어 오버레이 리딩이 불가능해지거나 이미지 열화가 초래되는 문제점이 있었다. 따라서, 이러한 문제점을 해소하기 위하여 오버레이 버니어 키 영역을 노출시키기 위한 별도의 키 오픈 공정을 추가하였으나, 오히려 키 오픈 공정이 추가됨으로 인해 전체적인 제조 단가가 상승함은 물론 GST등의 신물질을 식각하는 과정에서 발생된 데미지로 인해 소자 특성이 열화되는 문제점이 야기되었다. That is, conventionally, in order to form a phase change material layer of a phase change memory element, GST is deposited on the entire surface of the semiconductor substrate, so that the GST covers all the peripheral regions other than the overlay vernier key so that overlay reading becomes impossible or image deterioration There was a problem that was caused. In order to solve this problem, a separate key opening process for exposing the overlay vernier key region has been added. However, since the key opening process has been added, not only the overall manufacturing cost has been increased but also the process of etching new materials such as GST Resulting in deterioration of the device characteristics due to the generated damage.

그러나, 본 발명에서는 셀프 어셈블리 기술과 나노 와이어 기술을 이용하여 오버레이 버니어 키 영역에만 GST 나노 와이어(116)를 선택적으로 성장시킴으로써, 오버레이 버니어 키 이외의 주변영역에는 GST막이 덮이지 않도록 한다(참조부호 "B"). However, in the present invention, the GST nanowire 116 is selectively grown only in the overlay vernier key region using the self-assembly technique and the nanowire technique, so that the GST film is not covered in the peripheral region other than the overlay vernier key (refer to " B ").

그 결과, 오버레이 리딩이 불가능해지거나 이미지 열화가 초래되지 않으므로 오버레이 버니어 키 영역을 노출시키기 위한 별도의 키 오픈 공정을 스킵할 수 있게 되어, 제조 단가를 보다 감소시킬 수 있게 된다.As a result, since the overlay reading is not possible or the image deterioration is not caused, it is possible to skip the separate key opening process for exposing the overlay vernier key region, so that the manufacturing cost can be further reduced.

또한, 키 오픈 공정시 GST등의 신물질을 식각하는 과정에서 발생되는 데미지로 인한 소자 특성 열화를 방지하여 결과적으로 전체 상변화 메모리 소자의 신뢰성을 보다 향상시킬 수 있게 된다.In addition, it is possible to prevent the deterioration of device characteristics due to the damage generated in the process of etching new materials such as GST during the key opening process, and as a result, the reliability of the entire phase change memory device can be further improved.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예를 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It can be understood that It is therefore to be understood that the above-described embodiments are illustrative and non-restrictive in every respect.

100: 제1층간절연막 102: 콘택홀
104: SEG 106: BEC
108: Au막 110: 제2층간절연막
112: 자기 조립막 114: Au 나노 파티클
116: GST 나노 와이어 118: 제3층간절연막
120: Cr막 122: Ti/TiN/W막
124: 마스크 패턴 126: 도전막 패턴 100: first interlayer insulating film 102: contact hole
104: SEG 106: BEC
108: Au film 110: Second interlayer insulating film
112: self-assembled film 114: Au nanoparticle
116: GST nanowire 118: Third interlayer insulating film
120: Cr film 122: Ti / TiN / W film
124: mask pattern 126: conductive film pattern

Claims (20)

반도체 기판 상부에 형성되어 있으며, 하부전극 콘택이 형성되어질 콘택홀을 구비한 제1층간절연막;
상기 콘택홀 내부가 일부 채워지도록 형성된 하부전극 콘택;
상기 하부전극 콘택 상부에 증착되어 있는 금속막;
상기 금속막이 형성되어 있는 콘택홀 내부에 형성된 측벽 스페이서;
상기 콘택홀 내부에 측벽 스페이서가 형성되어 있는 상기 반도체 기판을 금속층 및 금속개질층에 반응할 수 있는 유기 솔루션에 디핑시켜, 상기 콘택홀 내부 최상층인 금속막 표면에 형성시킨 자기 조립막;
상기 자기 조립막이 형성되어 있는 콘택홀 내부에 원하는 영역에만 선택적으로 나노 와이어를 성장시키기 위한 촉매로서 기능하는 표면적인 아미기로 전환된 나노 파티클을 투입하여 성장시킨 나노 와이어; 및
상기 나노 와이어 상부에 형성되어 있는 도전막 패턴을 포함하는 상변화 메모리 소자.A first interlayer insulating film formed on the semiconductor substrate and having a contact hole through which a lower electrode contact is to be formed;
A lower electrode contact formed to partially fill the inside of the contact hole;
A metal film deposited on the lower electrode contact;
A sidewall spacer formed in the contact hole in which the metal film is formed;
A self-assembled film formed by dipping the semiconductor substrate having sidewall spacers formed in the contact holes into an organic solution capable of reacting with the metal layer and the metal modification layer, and forming the metal layer on the top surface of the metal film;
A nanowire grown by injecting nanoparticles converted into a surface amide group functioning as a catalyst for selectively growing a nanowire only in a desired region in a contact hole where the self-assembled film is formed; And
And a conductive film pattern formed on the nanowire. 제 1항에 있어서, 상기 하부전극 콘택은 Ti/TiN으로 이루어진 이중막 구조의 도전막인 상변화 메모리 소자.The phase-change memory device according to claim 1, wherein the lower electrode contact is a double-layered conductive film made of Ti / TiN. 제 1항에 있어서, 상기 하부전극 콘택 상부에 증착되는 금속막은 Au막인 상변화 메모리 소자. The phase change memory device according to claim 1, wherein the metal film deposited on the lower electrode contact is an Au film. 제 1항에 있어서, 상기 나노 파티클은 상기 금속막과 유사 성질을 가지는 Au 나노 파티클인 상변화 메모리 소자. The phase-change memory device of claim 1, wherein the nanoparticles are Au nanoparticles having similar properties to the metal film. 제 1항에 있어서, 상기 나노 와이어는 GST 나노 와이어 또는 레지스터 나노 와이어인 상변화 메모리 소자.The phase change memory device of claim 1, wherein the nanowire is a GST nanowire or a resistor nanowire. 제 5항에 있어서, 상기 GST 나노 와이어 Sb2Te4 나노 와이어 또는 Sb2Te3/GeTE 헤테로 나노 와이어인 상변화 메모리 소자.The phase change memory device of claim 5, wherein the GST nanowire is a Sb 2 Te 4 nanowire or a Sb 2 Te 3 / GeTE heteronowire. 제 5항에 있어서, 상기 레지스터 나노 와이어는 NiO 나노 와이어, Fe-O 나노 와이어 또는 TiO2 나노 와이어인 상변화 메모리 소자.The method of claim 5, wherein the resistor nanowire is a nanowire NiO, Fe-O nanowires or TiO 2 nano-wires of the phase change memory element. 제 1항에 있어서, 상기 하부전극 콘택 하부에 SEG막이 더 형성되어 있는 상변화 메모리 소자.The phase-change memory device of claim 1, further comprising a SEG film under the lower electrode contact. 반도체 기판 상부에 하부전극 콘택이 형성되어질 콘택홀을 구비한 제1층간절연막을 형성하는 단계와;
상기 콘택홀 내부가 일부 채워지도록 하부전극 콘택을 형성하는 단계와;
상기 하부전극 콘택 상부에 금속막을 증착하는 단계와;
상기 결과물에 제2층간절연막을 증착하여 상기 콘택홀 내부에 측벽 스페이서를 형성하는 단계와;
상기 콘택홀 내부에 측벽 스페이서가 형성되어 있는 상기 반도체 기판을 금속층 및 금속개질층에 반응할 수 있는 유기 솔루션에 디핑시켜, 상기 콘택홀 내부 최상층에 형성되어 있는 금속막 표면에 자기 조립막을 형성시키는 단계와;
상기 자기 조립막이 형성되어 있는 결과물에, 원하는 영역에만 선택적으로 나노 와이어를 성장시키기 위한 촉매로서 기능하는 표면적인 아미기로 전환된 나노 파티클을 투입하여, 상기 콘택홀 내부에 나노 와이어를 성장시키는 단계와;
상기 나노 와이어가 형성되어 있는 반도체 기판 전면 상부에 제3층간절연막을 증착한 뒤, 평탄화 공정을 실시하여 상기 나노 와이어 상부의 나노 파티클을 제거하는 단계와;
상기 나노 와이어의 상부 표면이 노출되어 있는 반도체 기판 전면 상부에 도전막을 증착한 뒤, 식각 공정을 실시하여 상기 나노 와이어 상부에 도전막 패턴을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.Forming a first interlayer insulating film having a contact hole on a semiconductor substrate on which a lower electrode contact is to be formed;
Forming a lower electrode contact so that the inside of the contact hole is partially filled;
Depositing a metal film on top of the bottom electrode contact;
Depositing a second interlayer insulating film on the resultant to form a sidewall spacer in the contact hole;
Forming a self-assembled film on the surface of the metal film formed on the uppermost layer in the contact hole by dipping the semiconductor substrate in which the sidewall spacer is formed in the contact hole into an organic solution capable of reacting with the metal layer and the metal modification layer, Wow;
Growing nanowires in the contact holes by injecting nanoparticles converted into surface amide groups which function as a catalyst for selectively growing nanowires only in a desired region on the resultant product in which the self-assembled film is formed;
Depositing a third interlayer insulating film on the front surface of the semiconductor substrate on which the nanowires are formed, performing a planarization process to remove nanoparticles on the nanowires;
And depositing a conductive film on an upper surface of the semiconductor substrate on which the upper surface of the nanowire is exposed, and performing an etching process to form a conductive film pattern on the nanowire. 제 9항에 있어서, 상기 하부전극 콘택은 Ti/TiN의 이중막 구조로 형성하는 상변화 메모리 소자의 제조방법.10. The method of claim 9, wherein the lower electrode contact is formed of a Ti / TiN bilayer structure. 제 9항에 있어서, 상기 하부전극 콘택 상부에 증착되는 금속막은 Au막인 상변화 메모리 소자의 제조방법. 10. The method of claim 9, wherein the metal film deposited on the lower electrode contact is an Au film. 제 9항에 있어서, 상기 유기 솔루션은 설파이드기(sulfide group), 아민기(amine group) 또는 카르복실기(carboxyl group)등 모든 화학기를 포함하는 유기 솔루션인 상변화 메모리 소자의 제조방법.10. The method of claim 9, wherein the organic solution is an organic solution comprising all chemical groups such as a sulfide group, an amine group, or a carboxyl group. 제 9항에 있어서, 상기 나노 파티클은 상기 금속막과 동일 성질을 가지는 Au 나노 파티클인 상변화 메모리 소자의 제조방법.10. The method of claim 9, wherein the nanoparticles are Au nanoparticles having the same properties as the metal film. 제 9항에 있어서, 상기 나노 와이어는 성장시키는 물질에 따라 GST 나노 와이어 또는 레지스터 나노 와이어인 상변화 메모리 소자의 제조방법.10. The method of claim 9, wherein the nanowire is a GST nanowire or a resistor nanowire according to a material to be grown. 제 14항에 있어서, 상기 GST 나노 와이어 성장에 이용되는 GST 물질로서는, 게르마늄(Ge), 안티몬(Sb) 및 텔루늄(Te)으로 구성된 칼코겐 화합물(GST) 및 이들의 합금으로 구성되는 군에서 선택되는 물질로서, Ge, Se, Te, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 및 이들의 혼합물 또는 합금인 상변화 메모리 소자의 제조방법. 15. The method of claim 14, wherein the GST material used for growing the GST nanowire is selected from the group consisting of a chalcogen compound (GST) composed of germanium (Ge), antimony (Sb) and tellurium (Te) A method of manufacturing a phase change memory device, wherein the material to be selected is Ge, Se, Te, Sb, Bi, Pb, Sn, As, S, Si, P, O, N and mixtures or alloys thereof. 제 15항에 있어서, 상기 GST 나노 와이어 Sb2Te4 나노 와이어 또는 Sb2Te3/GeTE 헤테로 나노 와이어인 상변화 메모리 소자의 제조방법. 16. The method of claim 15, wherein the GST nanowire is a Sb 2 Te 4 nanowire or a Sb 2 Te 3 / GeTE heteronowire. 제 14항에 있어서, 상기 레지스터 나노 와이어는 NiO 나노 와이어, Fe-O 나노 와이어 또는 TiO2 나노 와이어인 상변화 메모리 소자의 제조방법.15. The method of claim 14, wherein the production of the resistor nanowire is a nanowire NiO, Fe-O nanowires or TiO 2 nano-wires of the phase change memory element. 제 14항에 있어서, 상기 나노 와이어는 VLS(Vapor Liquid Solid), CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 전기 방전법등으로 성장시키는 상변화 메모리 소자의 제조방법. 15. The method of claim 14, wherein the nanowire is grown using Vapor Liquid Solid (VLS), Chemical Vapor Deposition (CVD), Physical Vapor Deposition (PVD), or electric discharge. 제 14항에 있어서, 상기 나노 와이어는 나노 파티클의 크기, 반응 챔버내 온도, 소오스(source) 물질의 유량(flow rate)에 따라 그 크기를 원하는 조절할 수 있는 상변화 메모리 소자의 제조방법. 15. The method of claim 14, wherein the nanowire is capable of controlling the size of the nanowire according to a size of nanoparticles, a temperature in a reaction chamber, and a flow rate of a source material. 제 9항에 있어서, 상기 나노 상기 하부전극 콘택을 형성하기 전에, 상기 하부전극 콘택 하부에 상기 콘택홀 내부가 일부 채워지도록 SEG를 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.10. The method of claim 9, further comprising forming a SEG such that a portion of the contact hole is partially filled in the lower portion of the lower electrode contact before forming the nano-sized lower electrode contact.
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KR20220089321A (en) * 2020-12-21 2022-06-28 한국세라믹기술원 Chalcogenide nanowire memory device and manufacturing method thereof

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