KR102442622B1 - 반도체 소자 패키지 - Google Patents

반도체 소자 패키지 Download PDF

Info

Publication number
KR102442622B1
KR102442622B1 KR1020170098520A KR20170098520A KR102442622B1 KR 102442622 B1 KR102442622 B1 KR 102442622B1 KR 1020170098520 A KR1020170098520 A KR 1020170098520A KR 20170098520 A KR20170098520 A KR 20170098520A KR 102442622 B1 KR102442622 B1 KR 102442622B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
buffer layer
chip
trench
semiconductor
Prior art date
Application number
KR1020170098520A
Other languages
English (en)
Other versions
KR20190014713A (ko
Inventor
유재경
박진우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170098520A priority Critical patent/KR102442622B1/ko
Priority to US15/832,266 priority patent/US10510724B2/en
Publication of KR20190014713A publication Critical patent/KR20190014713A/ko
Application granted granted Critical
Publication of KR102442622B1 publication Critical patent/KR102442622B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)

Abstract

반도체 소자 패키지가 제공된다. 이 반도체 소자 패키지는 제 1 방향과 수직한 상면을 갖는 버퍼층, 상기 제1 방향으로 상기 버퍼층 상에 한 층씩 쌓여있는 복수의 반도체 칩, 및 상기 복수의 반도체 칩의 측벽들을 둘러싸는 칩 밀봉재를 포함하고, 상기 복수의 반도체 칩은 상기 버퍼층으로부터 가장 먼 상단 반도체 칩 및 상기 상단 반도체 칩을 제외한 나머지 복수의 중간 반도체 칩을 포함하고, 각각의 상기 복수의 중간 반도체 칩은 각각의 상기 복수의 중간 반도체 칩을 관통하는 실리콘 관통 전극(Through Silicon Via, TSV)들을 포함하고, 상기 상단 반도체 칩은 상기 상단 반도체 칩 상부의 둘레(periphery)의 적어도 일부에 형성되며 상기 칩 밀봉재에 의해 덮이는 트렌치를 포함할 수 있다. 상기 반도체 소자 패키지는 개선된 신뢰성을 가질 수 있다.

Description

반도체 소자 패키지{Semiconductor device package}
본 발명의 기술적 사상은 반도체 소자 패키지에 관한 것이다. 보다 구체적으로는 복수의 반도체 칩을 포함하는 반도체 소자 패키지에 관한 것이다.
반도체 소자 패키지를 구성하는 각각의 구성 요소들간의 열팽창 계수(coefficient of thermal expansion:CTE) 차이로 인하여 반도체 패키지의 휨(warpage)이 발생할 수 있다. 반도체 패키지 제조 공정 시 또는 제조된 반도체 패키지의 테스트 시 발생할 수 있는 이러한 휨으로 인해 반도체 소자 패키지의 신뢰성이 낮아질 수 있다. 따라서 반도체 소자 패키지의 신뢰성을 향상시킬 필요가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체소자 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 패키지는 제 1 방향과 수직한 상면을 갖는 버퍼층, 상기 제1 방향으로 상기 버퍼층 상에 한 층씩 쌓여있는 복수의 반도체 칩, 및 상기 복수의 반도체 칩의 측벽들을 둘러싸는 칩 밀봉재를 포함하고, 상기 복수의 반도체 칩은 상기 버퍼층으로부터 가장 먼 상단 반도체 칩 및 상기 상단 반도체 칩을 제외한 나머지 복수의 중간 반도체 칩을 포함하고, 각각의 상기 복수의 중간 반도체 칩은 각각의 상기 복수의 중간 반도체 칩을 관통하는 실리콘 관통 전극(Through Silicon Via, TSV)들을 포함하고, 상기 상단 반도체 칩은 상기 상단 반도체 칩 상부의 둘레(periphery)의 적어도 일부에 형성되며 상기 칩 밀봉재에 의해 덮이는 트렌치를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 패키지는 제1 방향과 수직한 상면을 갖는 버퍼층, 상기 버퍼층 상에 상기 제1 방향으로 한 층씩 쌓여있는 복수의 중간 반도체 칩, 및 상기 복수의 중간 반도체 칩 중 상기 버퍼층으로부터 가장 멀리 위치하는 중간 반도체 칩 상에 위치하는 상단 반도체 칩을 포함하는 복수의 반도체 칩, 및 측벽부 및 돌출부를 포함하는 칩 밀봉재를 포함하고, 상기 측벽부는 상기 제1 방향으로 연장되며 상기 복수의 중간 반도체 칩의 측벽들을 둘러싸고, 상기 돌출부는 상기 측벽부의 상단 상에 위치하며, 상기 상단 반도체 칩의 바깥 쪽으로부터 상기 상단 반도체 칩의 안쪽을 향하는 방향으로 돌출될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 패키지는 제 1 방향과 수직한 상면을 갖는 버퍼층, 상기 버퍼층 상에 상기 제1 방향으로 한 층씩 쌓여있는 복수의 중간 반도체 칩, 상기 복수의 중간 반도체 칩의 상단 상에 위치하는 상단 반도체 칩, 및 상기 복수의 중간 반도체 칩의 측벽들을 둘러싸는 칩 밀봉재를 포함하고, 상기 상단 반도체 칩 상부의 상기 버퍼층 상면과 평행한 제2 방향 최대 폭은 상기 상단 반도체 칩 하부의 상기 제2 방향 최대 폭보다 작을 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자 패키지는 반도체 칩 상부와 밀봉재 사이에 증가된 접착 면적을 가질 수 있다. 증가된 접착 면적으로 인해 반도체 칩 상부와 밀봉재 사이 접착이 강화될 수 있다. 또한 트렌치와 칩 밀봉재의 형상과 크기를 조절함으로써 반도체 소자 패키지의 휨이 조절될 수 있다. 따라서 반도체 소자 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 패키지에 포함되는 상단 반도체 칩의 확대 사시도이다.
도 3a 내지 도 3g는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 패키지들을 나타낸 단면도들이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 패키지들에 포함되는 상단 반도체 칩들을 나타낸 확대 사시도들이다.
도 5a 내지 도 5i은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 패키지(100)는 버퍼층(110), 복수의 반도체 칩(120), 복수의 칩 접착층(170), 및 칩 밀봉재(180)를 포함할 수 있다.
버퍼층(110)은 제1 방향(X)과 수직한 상면(110U)을 가질 수 있다. 버퍼층의 상면(110U)은 제2 방향(Y) 및 제3 방향(Z)과 평행할 수 있다. 버퍼층(110)은 버퍼층 바디부(114), 버퍼층 TSV(Through Silicon Via, 실리콘 관통 전극)(115), 버퍼층 절연층(113), 버퍼층 하부 패드(112), 버퍼층 접속 부재(111), 및 버퍼층 상부 패드(116)를 포함할 수 있다.
버퍼층(110)은 액티브 웨이퍼 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서 액티브 웨이퍼란, 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 기판을 말한다. 버퍼층(110)이 액티브 웨이퍼를 기반으로 형성되는 경우, 버퍼층(110)은 메모리 소자 또는 로직 소자로 기능할 수 있다.
버퍼층(110)이 인터포저 기판을 기반으로 형성된 경우, 버퍼층 바디부(114)는 실리콘, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 버퍼층(110)이 액티브 웨이퍼를 기반으로 형성된 경우, 버퍼층 바디부(114)는 반도체 기판(미도시), 집적 회로층(미도시), 층간 절연층(미도시), 다층의 배선층(미도시), 및 금속간 절연층(미도시)을 포함할 수 있다. 여기서, 반도체 기판은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 포함할 수 있다. 또한, 반도체 기판이 단결정 웨이퍼에 한하는 것은 아니며, 반도체 기판은 에피택셜(epitaxial) 층, 폴리시드(polished) 웨이퍼, 열처리된(annealed) 웨이퍼, 또는 SOI(silicon on insulator)일 수 있다.
버퍼층 TSV(115)가 버퍼층 바디부(114)를 관통할 수 있다. 버퍼층 TSV(115)는 예를 들어 배리어층(미도시) 및 배선층(미도시)을 포함할 수 있다. 배리어층(미도시)은 예를 들어 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN), 및 질화탄탈륨(TaN) 중 적어도 하나 이상을 포함할 수 있다. 배선층(미도시)은 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중 적어도 하나 이상을 포함할 수 있다. 한편, 버퍼층 TSV(115) 및 버퍼층 바디부(114) 사이에 스페이서층(미도시)이 개재될 수 있다. 스페이서층(미도시)은 버퍼층 바디부(114) 내의 회로 소자들과 버퍼층 TSV(115)가 직접 접촉하는 것을 막을 수 있다.
버퍼층 절연층(113)이 버퍼층 바디부(114)의 하면에 위치할 수 있다. 버퍼층 절연층(113)은 예를 들어 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 유기 고분자 물질 중 하나 이상을 포함할 수 있다.
버퍼층 하부 패드(112)가 버퍼층 바디부(114)의 하면에 위치할 수 있다. 버퍼층 하부 패드(112)는 버퍼층 절연층(113)을 관통하여 버퍼층 TSV(115)에 전기적으로 연결될 수 있다. 도면상 버퍼층 하부 패드(112)가 버퍼층 TSV(115)와 바로 연결되어 있는 것으로 도시되어 있으나, 버퍼층 하부 패드(112)는 버퍼층 바디부(114) 내의 배선층(미도시)을 통해 버퍼층 TSV(115)에 연결될 수 있다. 버퍼층 하부 패드(112)는 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 또는 텅스텐(W)과 같은 도전성 물질을 포함할 수 있다.
버퍼층 접속 부재(111)는 버퍼층 하부 패드(112) 아래에 위치할 수 있다. 버퍼층 접속 부재(111)는 예를 들어 솔더(solder) 범프, 금(Au) 범프, 구리 필라(Cu pillar) 범프일 수 있다. 솔더 범프는 예를 들어 납-주석(Pb-Sn) 또는 주석-구리-은(Sn-Cu-Ag)을 포함할 수 있다. 버퍼층 접속 부재(111)는 예컨대 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 납(Pb), 금(Au), 납-주석 솔더(Pb-Sn solder) 등과 같은 도전성 물질을 포함할 수 있다. 버퍼층 접속 부재(111)는 예를 들어 범프와 버퍼층 하부 패드(112) 사이에 형성된 언더 범프 금속(under bump metal,이하 UBM)(미도시)을 포함할 수 있다. 상기 UBM(미도시)은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, UBM(미도시)은 접합층(미도시) 및 확산 방지층(미도시)을 포함할 수 있다. 상기 UBM(미도시)이 다중층으로 형성되는 경우 예를 들어 크롬/크롬-구리/구리(Cr/Cr-Cu/Cu), 티타늄/텅스텐/구리(Ti/W/Cu), 티타늄/구리(Ti/Cu), 또는 티타늄/텅스텐/금 (Ti/W/Au)을 포함할 수 있다.
버퍼층 상부 패드(116)는 버퍼층 바디부(114)의 상면에 위치할 수 있다. 버퍼층 상부 패드(116)는 버퍼층 TSV(115)에 전기적으로 연결될 수 있다. 도면상 버퍼층 상부 패드(116)가 버퍼층 TSV(115)와 바로 연결되어 있는 것으로 도시되어 있으나, 버퍼층 상부 패드(116)는 버퍼층 바디부(114) 내의 배선층(미도시)을 통해 버퍼층 TSV(115)에 연결될 수 있다. 버퍼층 하부 패드(112)와 유사하게, 버퍼층 상부 패드(116)는 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 또는 텅스텐(W)과 같은 도전성 물질을 포함할 수 있다.
복수의 반도체 칩(120)이 버퍼층(110) 상에 제1 방향(X)으로 한 층씩 쌓여있을 수 있다. 복수의 반도체 칩(120) 및 버퍼층(110)은 서로 전기적으로 연결될 수 있다. 버퍼층(110) 상에 복수의 반도체 칩(120)이 일렬로 쌓여있을 수 있다. 도 1과 달리, 일부 실시예에 따르면, 버퍼층(110) 상에 복수의 반도체 칩(120)이 둘 이상의 열로 쌓여 있을 수 있다. 복수의 반도체 칩(120)은 복수의 반도체 칩(120) 중 버퍼층(110)으로부터 가장 먼 상단 반도체 칩(150) 및 나머지 복수의 중간 반도체 칩(134)을 포함할 수 있다. 도 1에서 복수의 반도체 칩(120)은 제1 중간 반도체 칩(131), 제2 중간 반도체 칩(132), 제3 중간 반도체 칩(133) 및 상단 반도체 칩(150)을 포함하여 총 4개의 반도체 칩을 포함하는 것으로 도시되었으나, 반도체 칩의 개수는 이에 한정되지 않는다. 예를 들어, 복수의 반도체 칩(120)은 8개, 또는 12개의 반도체 칩을 포함할 수 있다. 복수의 반도체 칩(120)이 8개의 반도체 칩을 포함하는 경우, 1개의 상단 반도체 칩(150)과 7개의 중간 반도체 칩(134)을 포함한다.
각각의 반도체 칩은 메모리 반도체 칩 또는 로직 반도체 칩일 수 있다. 예를 들어, 제1 중간 반도체 칩(131)은 로직 반도체 칩이고, 제2 중간 반도체 칩(132), 제3 중간 반도체 칩(133), 및 상단 반도체 칩(150)은 메모리 반도체 칩일 수 있다. 로직 반도체 칩은 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC)일 수 있다. 메모리 반도체 칩은 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 또는 알램(RRAM)일 수 있다.
각각의 복수의 중간 반도체 칩(134)은 버퍼층(110)과 유사하게 중간 반도체 칩 바디부(144), 중간 반도체 칩 TSV(145), 중간 반도체 칩 절연층(143), 중간 반도체 칩 하부 패드(142), 중간 반도체 칩 접속 부재(141) 및 중간 반도체 칩 상부 패드(146)를 포함할 수 있다.
중간 반도체 칩 바디부(144)는 인터포저 기판이 아닌 액티브 웨이퍼를 기반으로 형성될 수 있다. 중간 반도체 칩 바디부(144)는 예를 들어 실리콘(Si) 또는 저마늄(Ge)과 같은 반도체 물질을 포함할 수 있다. 중간 반도체 칩 TSV(145)가 중간 반도체 칩 바디부(144)를 관통할 수 있다. 중간 반도체 칩 절연층(143)이 중간 반도체 칩 바디부(144)의 하면에 위치할 수 있다. 중간 반도체 칩 하부 패드(142)는 중간 반도체 칩 바디부(144)의 하면에 위치할 수 있다. 중간 반도체 칩 하부 패드(142)는 중간 반도체 칩 절연층(143)을 관통하여 중간 반도체 칩 TSV(145)에 전기적으로 연결될 수 있다. 중간 반도체 칩 접속 부재(141)는 중간 반도체 칩 하부 패드(142) 아래에 위치할 수 있다. 중간 반도체 칩 접속 부재(141)는 버퍼층 상부 패드(116) 또는 다른 복수의 중간 반도체 칩(134) 중 하나의 중간 반도체 칩 상부 패드(146)과 전기적으로 연결될 수 있다. 예를 들어 제2 중간 반도체 칩(132)의 중간 반도체 칩 접속 부재(141)는 제1 중간 반도체 칩(131)의 중간 반도체 칩 상부 패드(146)와 전기적으로 연결될 수 있다. 중간 반도체 칩 상부 패드(146)는 중간 반도체 칩 바디부(144)의 상면에 위치할 수 있다. 중간 반도체 칩 상부 패드(146)는 중간 반도체 칩 TSV(145)에 전기적으로 연결될 수 있다. 중간 반도체 칩 TSV(145), 중간 반도체 칩 절연층(143), 중간 반도체 칩 하부 패드(142), 중간 반도체 칩 접속 부재(141), 중간 반도체 칩 상부 패드(146)의 구조 및 구성 물질에 대한 설명은 각각 버퍼층 TSV(115), 버퍼층 절연층(113), 버퍼층 하부 패드(112), 버퍼층 접속 부재(111), 버퍼층 상부 패드(116)의 구조 및 구성 물질에 대한 설명과 동일하므로 생략한다.
상단 반도체 칩(150)은 중간 반도체 칩(134)과 유사한 구조를 가지므로 차이점을 중심으로 설명한다. 상단 반도체 칩(150)은 상단 반도체 칩 TSV 및 상단 반도체 칩 상부 패드를 포함하지 않을 수 있다. 즉, 상단 반도체 칩(150)은 상단 반도체 칩 바디부(154), 상단 반도체 칩 절연층(153), 상단 반도체 칩 하부 패드(152) 및 상단 반도체 칩 접속 부재(151)를 포함할 수 있다. 상단 반도체 칩 접속 부재(151)는 복수의 중간 반도체 칩(134) 중 최상단에 위치하는 중간 반도체 칩의 중간 반도체 칩 상부 패드(146)와 전기적으로 연결될 수 있다. 예를 들어, 상단 반도체 칩 접속 부재(151)는 제3 중간 반도체 칩(133)의 중간 반도체 칩 상부 패드(146)와 전기적으로 연결될 수 있다. 상단 반도체 칩(150)의 제1 방향(X) 두께(T3)는 복수의 중간 반도체 칩(134) 각각의 제1방향 두께들 중 적어도 하나와 상이할 수 있다.
상단 반도체 칩 상부(157)의 둘레(periphery)의 적어도 일부에 트렌치(160)가 형성될 수 있다. 트렌치(160)는 트렌치 저면(161)과 트렌치 측면(162)을 가질 수 있다. 트렌치(160)의 제2 방향(Y) 최대 폭(W1)은 트렌치(160)의 제1 방향(X) 최소 깊이(D1)보다 클 수 있다. 트렌치(160)의 제2 방향(Y) 최대 폭(W1)이 트렌치(160)의 제1 방향(X) 최소 깊이(D1)보다 큰 경우, 상단 반도체 칩 바디부(154) 내에 회로가 형성될 공간이 확보되는 한편, 상단 반도체 칩(150)과 칩 밀봉재(180)의 접촉면적을 늘릴 수 있다. 트렌치(160)의 제1 방향(X) 최소 깊이(D1)는 버퍼층(110)으로부터 상단 반도체 칩(150)의 하면까지 제1 방향(X) 거리(D2)보다 작을 수 있다. 상단 반도체 칩(150)의 하면으로부터 트렌치(160)의 하단까지 제1 방향(X) 최소 거리(D5)는 상기 버퍼층(110)으로부터 상단 반도체 칩(150)의 하면까지 제1 방향(X) 거리(D2)보다 작을 수 있다. 여기서, 상단 반도체 칩(150)의 하면은 상단 반도체 칩(150)의 상단 반도체 칩 절연층(153)의 하면을 가리키는 것으로 이해될 수 있다. 즉, 버퍼층(110)으로부터 상단 반도체 칩(150)의 하면까지 제1 방향(X) 거리(D2)는 버퍼층(110) 상면(110U)으로부터 상단 반도체 칩 절연층(153) 하면까지의 최소 거리를 의미할 수 있다. 또한, 상단 반도체 칩(150)의 하면으로부터 트렌치(160)의 하단까지 제1 방향(X) 최소 거리(D5)는 상단 반도체 칩 절연층(153) 하면으로부터 트렌치(160)의 하단까지 제1 방향(X) 최소 거리를 의미할 수 있다.
상단 반도체 칩(150)은 상단 반도체 칩 상부(157)와 상단 반도체 칩 하부(158)를 가질 수 있다. 상단 반도체 칩 상부(157)의 제2 방향(Y) 최대 폭(W2)은 상단 반도체 칩 하부(158)의 제2 방향(Y) 최대 폭(W3)보다 작을 수 있다. 상단 반도체 칩 상부(157)와 상단 반도체 칩 하부(158)의 경계는 트렌치 저면(161)과 동일한 높이에 위치할 수 있다. 즉, 상단 반도체 칩 상부(157)의 제1 방향(X) 최소 두께(T1)는 트렌치(160)의 제1 방향(X) 최소 깊이(D1)와 동일할 수 있다. 상단 반도체 칩 상부(157)의 제2 방향(Y) 최대 폭(W2)과 상단 반도체 칩 하부(158)의 제2 방향(Y) 최대 폭(W3)의 차이는 상단 반도체 칩 상부(157)의 제1 방향(X) 최소 두께(T1)보다 클 수 있다. 상단 반도체 칩 상부(157)의 제1 방향(X) 최소 두께(T1)는 버퍼층(110)으로부터 상단 반도체 칩(150)의 하면까지 제1 방향(X) 거리(D2)보다 작을 수 있다. 상단 반도체 칩 하부(158)의 제1 방향(X) 최소 두께(T2)는 버퍼층(110)으로부터 상단 반도체 칩(150)의 하면까지 제1 방향(X) 거리(D2)보다 작을 수 있다.
복수의 칩 접착층(170) 각각이 버퍼층(110)과 복수의 반도체 칩(120) 사이 및 복수의 반도체 칩(120) 사이에 위치할 수 있다. 즉, 복수의 칩 접착층(170)은 버퍼층(110)과 제1 중간 반도체 칩(131) 사이, 제1 중간 반도체 칩(131)과 제2 중간 반도체 칩(132) 사이, 제2 중간 반도체 칩(132)과 제3 중간 반도체 칩(133) 사이, 및 제3 중간 반도체 칩(133)과 상단 반도체 칩(150) 사이에 한 층씩 위치할 수 있다. 일부 실시예에서, 복수의 칩 접착층(170) 각각은 폴리머 수지를 포함하는 비도전 접착제(Non Conductive Adhesive)를 포함할 수 있다. 다른 실시예에서, 복수의 칩 접착층(170) 각각은 도전성 입자와 폴리머 수지를 포함하는 이방성 도전 접착제(Anisotropic Conductive Adhesive) 또는 등방성 도전 접착제(Isotropic Conductive Adhesive)일 수 있다. 이방성 도전 접착제, 등방성 도전 접착제 및 비도전 접착제는 각각 필름 또는 페이스트 타입일 수 있다. 도전성 입자는 예를 들어, 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 등을 포함할 수 있다. 폴리머 수지는 예를 들어 열경화성 수지, 열 가소성 수지, 또는 UV 경화성(UV curable) 수지 등을 포함할 수 있다. 상기 복수의 칩 접착층(170) 각각은 예를 들어 에폭시 수지, 우레탄 수지, 또는 아크릴 수지를 포함할 수 있다.
칩 밀봉재(180)가 버퍼층 상면(110U) 및 복수의 반도체 칩(120)의 측벽들을 둘러쌀 수 있다. 즉, 칩 밀봉재(180)가 버퍼층 상면(110U), 복수의 중간 반도체 칩(134)의 측벽들, 및 상단 반도체 칩(150)의 측벽을 둘러쌀 수 있다. 칩 밀봉재(180)는 상단 반도체 칩 상부(157)의 측벽 및 상단 반도체 칩 하부(158)의 측벽을 둘러쌀 수 있다. 칩 밀봉재(180)는 상단 반도체 칩 상부(157)의 외주에 형성된 트렌치(160)를 덮을 수 있다. 즉, 칩 밀봉재(180)는 트렌치 측면(162) 및 트렌치 저면(161)을 덮을 수 있다. 칩 밀봉재(180)는 상단 반도체 칩(150)의 상면을 덮지 않을 수 있다. 칩 밀봉재(180)는 열경화성 수지, 열가소성 수지, 또는 UV 경화성 수지 등을 포함할 수 있다. 칩 밀봉재(180)는 예를 들어 EMC(Epoxy Mold Compound)와 같은 에폭시 수지, 또는 실리콘(silicone) 수지를 포함할 수 있다.
칩 밀봉재(180)는 측벽부(181) 및 측벽부(181)의 상단 상에 위치하는 돌출부(182)를 포함할 수 있다. 측벽부(181)는 제1 방향(X)으로 연장되며 복수의 반도체 칩(120)의 측벽들 및 복수의 칩 접착층(170)의 측벽들을 둘러쌀 수 있다. 돌출부(182)는 상단 반도체 칩(150)의 바깥 쪽으로부터 상단 반도체 칩(150)의 안쪽을 향하는 방향으로 돌출될 수 있다. 돌출부(182)는 상단 반도체 칩(150)의 둘레 일부 또는 전체를 감쌀 수 있다. 돌출부(182)는 트렌치(160)를 덮고 상단 반도체 칩(150)의 상면을 덮지 않을 수 있다. 즉, 돌출부(182)는 트렌치 저면(161) 및 트렌치 측면(162)을 덮을 수 있다. 돌출부(182)의 상면과 상단 반도체 칩(150)의 상면은 동일 평면 상(coplanar)일 수 있다. 측벽부(181)와 돌출부(182)의 경계는 트렌치 저면(161)과 동일한 높이에 위치할 수 있다. 즉, 돌출부(182)의 제1 방향(X) 최소 길이(L1)는 트렌치(160)의 제1 방향(X) 최소 깊이(D1)와 동일할 수 있다. 측벽부(181)와 돌출부(182)의 경계는 상단 반도체 칩 하부(158)와 상단 반도체 칩 상부(157)의 경계와 동일한 높이에 위치할 수 있다. 즉, 돌출부(182)의 제1 방향(X) 최소 길이(L1)는 상단 반도체 칩 상부(157)의 두께(T1)와 동일할 수 있다. 돌출부(182)의 제2 방향(Y) 최대 길이(L2)는 돌출부(182)의 제1 방향(X) 최소 길이(L1)보다 클 수 있다. 돌출부(182)의 제2 방향(Y) 최대 길이(L2)가 돌출부(182)의 제1 방향(X) 최소 길이(L1)보다 큰 경우, 상단 반도체 칩 바디부(154) 내에 회로가 형성될 공간이 확보되는 한편, 상단 반도체 칩(150)과 칩 밀봉재(180)의 접촉면적이 증가될 수 있다. 돌출부(182)의 제1 방향(X) 최소 길이(L1)는 측벽부(181)의 제1 방향(X) 길이(L3)보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 상단 반도체 칩 상부(157)의 외주에 트렌치(160)가 형성됨으로써 상단 반도체 칩(150)과 칩 밀봉재(180) 사이의 접촉면적이 증가될 수 있다. 즉, 돌출부(182)가 트렌치 저면(161) 및 트렌치 측면(162)을 덮게 되므로, 트렌치(160)가 형성되지 않은 경우보다 상단 반도체 칩(150)과 칩 밀봉재(180) 사이의 접촉면적이 증가된다. 증가된 접촉 면적으로 인해 상단 반도체 칩(150)과 칩 밀봉재(180)의 접착이 강화될 수 있다. 따라서, 반도체 소자 패키지(100)의 휨이 발생하더라도 상단 반도체 칩(150)과 칩 밀봉재(180) 사이에 갭이 형성되는 것을 방지할 수 있다. 또한, 칩 밀봉재(180)와 상단 반도체 칩(150) 사이의 접착이 끊어지면서 칩 밀봉재(180) 또는 상단 반도체 칩(150)에 크랙이 발생하는 것이 방지될 수 있다. 그 결과 반도체 소자 패키지(100)의 신뢰성이 개선될 수 있다.
도 1에 도시되지 않았으나, 본 발명의 일 실시예에 따른 반도체 소자 패키지는 버퍼층(110) 아래에 위치하는 기판(미도시)을 더 포함할 수 있다. 상기 기판(미도시) 또한 액티브 웨이퍼 또는 인터포저 기판을 기반으로 형성될 수 있다. 또한 반도체 소자 패키지는 상기 기판(미도시)의 상면, 버퍼층(110)의 측벽, 및 칩 밀봉재(180)의 측벽을 덮는 외부 밀봉재(미도시)를 더 포함할 수 있다. 외부 밀봉재(미도시)는 예를 들어 열경화성 수지, 열가소성 수지, 또는 UV 경화성 수지 등을 포함할 수 있다. 외부 밀봉재(미도시)는 칩 밀봉재(180)와 동일한 물질 또는 상이한 물질로 이루어질 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 패키지에 포함되는 상단 반도체 칩의 확대 사시도이다.
도 2를 참조하면, 트렌치(160)가 상단 반도체 칩 상부(157)의 둘레 전체를 따라 형성될 수 있다. 즉, 상기 제1 방향(X)과 수직한 모든 방향에서, 상단 반도체 칩 상부(157)의 최대 폭은 상단 반도체 칩 하부(158)의 최대 폭보다 작을 수 있다. 예를 들어, 상단 반도체 칩 상부(157)의 제1 방향(X)과 수직한 제3 방향(Z) 최대 폭(W4) 또한 상단 반도체 칩 하부(158)의 제3 방향(Z) 최대 폭(W5)보다 작을 수 있다. 이 경우, 돌출부(182)(도 1 참조)는 상단 반도체 칩 상부(157)의 둘레 전체를 감싸도록 형성될 수 있다. 도 4a에서 상단 반도체 칩 상부(157)의 제2 방향(Y) 최대 폭(W2)이 트렌치(160)의 제2 방향(Y) 최대 폭(W1)보다 작게 도시되었으나, 상단 반도체 칩 상부(157)의 제2 방향(Y) 최대 폭(W1)은 트렌치(160)의 제2 방향(Y) 최대 폭(W1)보다 클 수 있다.
도 3a 내지 도 3g는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 패키지들을 나타낸 단면도들이다. 도 3a 내지 도 3g에 도시된 반도체 소자 패키지들(300a~300g)은 도 1의 반도체 소자 패키지(100)와 트렌치(160)의 형상 및 칩 밀봉재(180)의 돌출부(182)의 형상에 차이가 있다. 이하에서는 이러한 차이점들이 설명된다.
도 3a을 참조하면, 돌출부(182)는 갈고리 형상 또는 역 L형(inverted L shape)일 수 있다. 즉, 돌출부(182) 중 측벽부(181)와 가까운 부분은 제1 방향(X) 최소 길이(L1A)를 갖고, 돌출부(182) 중 측벽부(181)와 먼 부분은 제1 방향(X) 최대 길이(L4A)를 가질 수 있다. 트렌치(160)의 관점에서 살펴보면, 트렌치(160)의 제1 방향(X) 깊이는 일정하지 않을 수 있다. 트렌치(160) 중 상단 반도체 칩(150)의 중심과 가까운 부분은 최대 깊이(D3A)를 갖고, 트렌치(160) 중 상단 반도체 칩(150)의 중심과 먼 부분은 최소 깊이(D1A)를 가질 수 있다.
도 3b를 참조하면, 돌출부(182)는 요철 형상을 가질 수 있다. 돌출부(182)는 제1 방향(X) 최대 길이(L4B)를 갖는 부분들과 제2 방향(Y) 최소 길이(L1B)를 갖는 부분들을 포함할 수 있다. 트렌치(160)의 관점에서 살펴보면, 트렌치(160)는 최대 깊이(D3B)를 갖는 부분들과 최소 깊이(D1B)를 갖는 부분들을 포함할 수 있다.
도 3c 및 도 3d을 참조하면, 트렌치 저면(161)은 제1 방향(X)과 실질적으로 수직하지 않을 수 있다. 예를 들어, 도 3c와 같이 트렌치 저면(161)은 제1 방향(X)과 수직이 아닌 각도를 가질 수 있다. 도 3d과 같이 트렌치 저면(161)의 일부는 제1 방향(X)과 실질적으로 수직하고, 트렌치 저면(161)의 다른 일부는 제1 방향(X)과 실질적으로 수직하지 않을 수 있다. 도 3c 및 도 3d에서, 트렌치(160)들은 상단 반도체 칩(150) 중심과 가장 가까운 위치에서 제1 방향(X) 최대 깊이(D3C)를 가지고, 상단 반도체 칩(150) 중심과 가장 먼 위치에서 제1 방향(X) 최소 깊이(D1C)를 가질 수 있다. 돌출부(182)들의 관점에서 살펴보면, 돌출부(182)들은 측벽부(181)와 가장 먼 위치에서 제1 방향(X) 최대 길이(L4C)를 갖고, 측벽부(181)와 가장 가까운 위치에서 제1 방향(X) 최소 길이(L1C)를 가질 수 있다.
도 3e 및 도 3f을 참조하면, 트렌치 측면(162)은 제1 방향(X)과 실질적으로 평행하지 않을 수 있다. 즉, 트렌치(160)의 제2 방향(Y) 폭은 제1 방향(X) 위치에 따라 변할 수 있다. 예를 들어, 도 3e과 같이 트렌치(160)는 트렌치(160)의 하단에서 제2 방향(Y) 최소 폭(W6E)을 갖고, 트렌치(160)의 상단에서 제2 방향(Y) 최대 폭(W1E)을 가질 수 있다. 돌출부(182)의 관점에서 살펴보면, 돌출부(182)는 돌출부(182)의 하단에서 제2 방향(Y) 최소 길이(L5E)를 갖고, 돌출부(182)의 상단에서 제2 방향(Y) 최대 길이(L2E)를 가질 수 있다. 반면, 도 3f과 같이 트렌치(160)는 트렌치(160)의 상단에서 제2 방향(Y) 최소 폭(W6F)을 갖고, 트렌치(160)의 하단에서 제2 방향(Y) 최대 폭(W1F)을 가질 수 있다. 돌출부(182)의 관점에서 살펴보면, 돌출부(182)는 돌출부(182)의 상단에서 제2 방향(Y) 최소 길이(L5F)를 갖고, 돌출부(182)의 하단에서 제2 방향(Y) 최대 길이(L2F)를 가질 수 있다.
도 3g를 참조하면, 트렌치(160)는 트렌치 저면(161) 및 트렌치 측면(162) 대신 하나의 경사면만을 포함할 수 있다. 상기 경사면은 제1 방향(X)과 실질적으로 수직하지 않을 수 있다. 이 경우, 트렌치(160)의 깊이는 제2 방향(Y) 위치에 따라 변화하며, 트렌치(160)의 폭은 제1 방향(X) 위치에 따라 변화할 수 있다. 트렌치(160)는 상단 반도체 칩(150)의 중심으로부터 가장 먼 제2 방향(Y) 위치에서 제1 방향(X) 최대 깊이(D3G)를 가지고, 트렌치(160)의 상단에서 제2 방향(Y) 최대 폭(W1G)을 가질 수 있다. 이 실시예에서, 트렌치(160)의 제1 방향(X) 최소 깊이 및 제2 방향(Y) 최소 폭은 정의 될 수 없다. 돌출부(182)의 관점에서 살펴보면, 측벽부(181)로부터 먼 위치일수록 돌출부(182)의 제1 방향(X) 길이가 짧아질 수 있다. 따라서 돌출부(182)는 측벽부(181)로부터 가장 가까운 위치에서 제1 방향(X) 최대 길이(L4G)를 가질 수 있다. 또한, 돌출부(182)는 돌출부(182)의 상단에서 제2 방향(Y) 최대 길이(L2G)를 가질 수 있으며, 돌출부(182)의 하단에서 제2 방향(Y) 최소 길이(L5G)를 가질 수 있다. 이 실시예에서, 돌출부(182)의 제1 방향(X) 최소 길이는 정의될 수 없다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 패키지들에 포함되는 상단 반도체 칩들을 나타낸 확대 사시도들이다. 도 4a 내지 도 4c는 도 2에 도시된 트렌치 형상의 다양한 변형 예들을 나타낸다. 이하에서는 도 2와의 차이점이 설명된다.
도 4a을 참조하면, 상단 반도체 칩 상부(157)의 제1 방향(X)과 수직한 단면이 둥근 직사각형 형상이 되도록 트렌치(160)가 형성될 수 있다. 즉, 일부 실시예에서, 트렌치 측면(162)은 평면뿐만 아니라 곡면을 포함할 수 있다. 일부 실시예에서, 도 4a와 달리, 상단 반도체 칩 상부(157)의 제1 방향(X)과 수직한 단면이 원형이 되도록 트렌치 측면(162)은 곡면으로 이루어질 수 있다. 일부 실시예에서, 도 4a와 달리, 트렌치 저면(161)은 곡면을 포함할 수 있다.
도 4b 및 도 4c를 참조하면, 트렌치(160)는 상단 반도체 칩 상부(157)의 둘레 일부에만 형성될 수 있다. 예를 들어, 도 4b을 참조하면, 트렌치(160)는 상단 반도체 칩 하부(158)의 네 꼭지점(158V) 중 적어도 하나 상에 형성될 수 있다. 이 경우, 돌출부(182)(도 1 참조)는 상단 반도체 칩 하부(158)의 네 꼭지점(158V) 중 적어도 하나 상에 형성될 수 있다. 도 4c를 참조하면, 트렌치(160)는 상단 반도체 칩 하부(158)의 네 변(158S) 중 하나 이상 상에 형성될 수 있다. 이 경우, 돌출부(182)(도 1 참조)는 상단 반도체 칩 하부(158)의 네 변(158S) 중 하나 이상 상에 형성될 수 있다.
이상에서 도 3a 내지 도 4c를 참조하여 트렌치(160)의 형상 및 돌출부(182)의 형상의 다양한 변형 실시예들을 기술하였으나, 본 발명의 트렌치(160)의 형상 및 돌출부(182)의 형상이 기술된 내용에 한정되는 것은 아니다. 트렌치(160) 및 돌출부(182)의 형상과 크기를 조절함으로써 상단 반도체 칩(150)과 칩 밀봉재(180)의 결합이 강화되고, 반도체 소자 패키지들(300a~300g)의 휨이 감소될 수 있다. 그 결과 반도체 소자 패키지들(300a~300g)의 신뢰성이 개선될 수 있다.
도 5a 내지 도 5i은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 5a을 참조하면, 버퍼층 TSV(115), 버퍼층 절연층(113), 버퍼층 하부 패드(112), 버퍼층 접속 부재(111) 및 버퍼층 바디부(114)를 포함하는 버퍼층(110)을 준비한다. 버퍼층 하부 패드(112)는 예를 들어 스퍼터 공정에 의해 형성될 수 있다. 버퍼층 접속 부재(111)는 스퍼터 공정, 도금 공정(plating), 또는 접착 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층 하부 패드(112) 상에 UBM(미도시)을 스퍼터 공정을 사용하여 형성하고, UBM(미도시) 상에 솔더 볼 또는 솔더 페이스트를 위치시킨 후, 리플로우 공정을 통해 버퍼층 접속 부재(111)가 형성될 수 있다. 다른 예를 들면, UBM(미도시) 상에 금(Au), 또는 구리(Cu)와 같은 범프 재료를 도금하여 형성할 수 있다.
도 5b를 참조하면, 버퍼층(110)이 캐리어 접착층(520)을 통해 캐리어(510)에 부착될 수 있다. 버퍼층 하부 패드(112) 및 버퍼층 접속 부재(111)가 형성된 면이 캐리어(510)를 향하도록 버퍼층(110)이 캐리어(510)에 부착될 수 있다. 캐리어(510)는 예를 들어 유리, 플라스틱, 세라믹, 또는 실리콘 또는 저마늄과 같은 반도체 등을 포함할 수 있다. 캐리어 접착층(520)은 예를 들어 열경화성 수지, 열가소성 수지, 또는 UV 경화성 수지 등을 포함할 수 있다. 캐리어 접착층(520)은 예를 들어 에폭시 수지, 우레탄 수지, 또는 아크릴 수지를 포함할 수 있다.
도 5c를 참조하면, 버퍼층 TSV(115)가 노출되도록 버퍼층(110)을 연마한다. 이후, 버퍼층 TSV(115)와 전기적으로 연결되는 버퍼층 상부 패드(116)를 형성한다. 버퍼층 상부 패드(116)는 예를 들어 스퍼터 공정 또는 도금 공정에 의해 형성될 수 있다.
도 5d을 참조하면, 버퍼층(110) 상에 복수의 반도체 칩(120)과 복수의 칩 접착층(170)이 형성된다. 복수의 반도체 칩(120)과 복수의 칩 접착층(170)은 하나의 반도체 칩 스택(530)을 형성할 수 있다. 하나의 버퍼층(110) 상에 복수의 반도체 칩 스택(530)이 형성될 수 있다. 예를 들어, 도 5d과 같이 하나의 캐리어(510) 상에 2개의 반도체 칩 스택(530)이 형성될 수 있다. 그러나, 일부 실시예에서, 하나의 버퍼층(110) 상에 형성된 반도체 칩 스택(530)의 수는 2보다 훨씬 클 수 있다. 중간 반도체 칩들(131, 132, 133)과 달리 상단 반도체 칩(150)은 박층화(thinning)되지 않아 중간 반도체 칩들(131, 132, 133)보다 두꺼울 수 있다. 예를 들어, 상기 상단 반도체 칩(150)의 두께(T3)는 약 100μm 내지 약 1000μm일 수 있고, 상기 중간 반도체 칩의 두께(T4)는 약 10μm 내지 약 100μm일 수 있다.
도 5e을 참조하면, 상단 반도체 칩 상부(157)의 둘레에 예비 트렌치(163)가 형성된다. 예비 트렌치(163)는 예를 들어 레이저 커팅 또는 쏘우(saw) 커팅 등을 이용하여 형성될 수 있다. 예비 트렌치(163)는 상단 반도체 칩 상부(157)의 둘레 전체를 따라 형성되거나, 상단 반도체 칩 상부(157)의 둘레 일부만을 따라 형성될 수도 있다. 예비 트렌치(163)의 형상은 도 5e에 도시된 형상에 한정되지 않는다. 상단 반도체 칩 하부(158)의 제1 방향(X) 최대 폭(W3)은 약 1000μm 내지 약 10000μm일 수 있다. 상단 반도체 칩(150)의 하면으로부터 예비 트렌치(163)의 하단까지 제1 방향(X) 거리(D4)는 약 10μm 내지 약 100μm일 수 있다. 예비 트렌치(163)의 제2 방향(Y) 최대 폭(W7)은 약 10μm 내지 약 2000μm일 수 있다.
도 5f을 참조하면, 칩 밀봉재(180)가 버퍼층의 상면(110U), 복수의 칩 접착층(170)의 측벽들, 중간 반도체 칩들(131, 132, 133)의 측벽들, 상단 반도체 칩(150)의 측벽, 상단 반도체 칩(150)의 상면, 및 예비 트렌치(163)를 덮도록 형성될 수 있다.
도 5g를 참조하면, 칩 밀봉재(180)의 상부를 연마한다. 칩 밀봉재(180)의 상부가 연마되어 상단 반도체 칩(150)의 상면이 노출될 수 있다. 칩 밀봉재(180) 및 상단 반도체 칩(150)이 더 연마되고, 완성된 트렌치(160)의 제1 방향(X) 최소 깊이(D1)는 예비 트렌치(163)의 제1 방향(X) 최소 깊이(D6)(도 5e 참조) 보다 작을 수 있다.
도 5h을 참조하면, 캐리어 접착층(520)(도 5g 참조) 및 캐리어(510)(도 5g 참조)를 버퍼층(110)으로부터 분리하여 패키지 어레이(540)를 형성한다. 캐리어 접착층(520)(도 5g 참조)은 캐리어(510)(도 5g 참조)와 함께 제거되거나 개별적으로 제거될 수 있다. 이후, 패키지 어레이(540)에 전기적 불량이 있는지 여부를 테스트할 수 있다.
도 5i을 참조하면, 패키지 어레이(540)(도 5h 참조)를 절단함으로써 본 발명의 일 실시예에 따른 반도체 소자 패키지들을 완성한다. 패키지 어레이(540)의 절단에는 레이저 커팅 또는 쏘우(saw) 커팅이 사용될 수 있다. 패키지 어레이(540)를 절단하는 동안 패키지 어레이(540)를 지지하기 위해 상단 반도체 칩(150)이 위치하는 패키지 어레이(540)의 일 면에 접착층(미도시)을 부착할 수 있다. 접착층(미도시)은 절단이 끝난 후에 패키지 어레이(540)의 일면으로부터 제거될 수 있다. 복수의 반도체 칩 스택(530) 사이를 절단하여 하나의 반도체 칩 스택(530)을 포함하는 반도체 소자 패키지들(100)로 분리될 수 있다. 이로써 본 발명의 일 실시예에 따른 반도체 소자 패키지(100)가 완성될 수 있다. 경우에 따라서는, 도 5i와 달리, 하나의 반도체 소자 패키지에 복수의 반도체 칩 스택(530)이 포함되도록 절단될 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300a-300g: 반도체 소자 패키지, 110: 버퍼층, 110U: 버퍼층 상면, 111: 버퍼층 접속 부재, 112: 버퍼층 하부 패드, 113: 버퍼층 절연층, 114: 버퍼층 바디부, 115: 버퍼층 TSV, 116: 버퍼층 상부 패드, 120: 복수의 반도체 칩 131: 제1 중간 반도체 칩, 132: 제2 중간 반도체 칩, 133: 제3 중간 반도체 칩, 134: 복수의 중간 반도체 칩, 141: 중간 반도체 칩 접속 부재, 142: 중간 반도체 칩 하부 패드, 143: 중간 반도체 칩 절연층, 144: 중간 반도체 칩 바디부, 145: 중간 반도체 칩 TSV, 146: 중간 반도체 칩 상부 패드, 150: 상단 반도체 칩, 151: 상단 반도체 칩 접속 부재, 152: 상단 반도체 칩 하부 패드, 153: 상단 반도체 칩 절연층, 154: 상단 반도체 칩 바디부, 157: 상단 반도체 칩 상부, 158: 상단 반도체 칩 하부, 158V: 상단 반도체 칩 하부 꼭지점, 158S: 상단 반도체 칩 하부 변 160: 트렌치, 161: 트렌치 저면, 162: 트렌치 측면, 163: 예비 트렌치, 170: 칩 접착층, 180: 칩 밀봉재, 181: 측벽부, 182: 돌출부, 510: 캐리어, 520: 캐리어 접착층, 530: 반도체 칩 스택, 540: 패키지 어레이, X: 제1 방향, Y: 제 2 방향, Z: 제3 방향

Claims (10)

  1. 제 1 방향과 수직한 상면을 갖는 버퍼층;
    상기 제1 방향으로 상기 버퍼층 상에 한 층씩 쌓여있는 복수의 반도체 칩; 및
    상기 복수의 반도체 칩의 측벽들을 둘러싸는 칩 밀봉재;를 포함하고,
    상기 복수의 반도체 칩은 상기 버퍼층으로부터 가장 먼 상단 반도체 칩 및 상기 상단 반도체 칩을 제외한 나머지 복수의 중간 반도체 칩을 포함하고,
    각각의 상기 복수의 중간 반도체 칩은 각각의 상기 복수의 중간 반도체 칩을 관통하는 실리콘 관통 전극(Through Silicon Via, TSV)들을 포함하고,
    상기 상단 반도체 칩은 상기 상단 반도체 칩 상부의 둘레(periphery)의 적어도 일부에 형성되며 상기 칩 밀봉재에 의해 덮이는 트렌치를 포함하고,
    상기 트렌치의 상기 제1 방향 깊이는 일정하지 않고,
    상기 칩 밀봉재는 측벽부 및 돌출부를 포함하고,
    상기 측벽부는 상기 제1 방향으로 연장되며 상기 복수의 반도체 칩의 측벽들을 둘러싸고,
    상기 돌출부는 상기 측벽부의 상단 상에 위치하며, 상기 트렌치를 덮고,
    상기 돌출부는 갈고리 형상 또는 요철 형상을 가지는 것을 특징으로 하는 반도체 소자 패키지.
  2. 제1 항에 있어서,
    상기 상단 반도체 칩의 상기 제1 방향 두께는 각각의 상기 복수의 중간 반도체 칩의 상기 제1 방향 두께들 중 적어도 하나와 상이한 것을 특징으로 하는 반도체 소자 패키지.
  3. 제1 항에 있어서,
    상기 칩 밀봉재는 상기 상단 반도체 칩의 상면의 일부를 덮지 않는 것을 특징으로 하는 반도체 소자 패키지.
  4. 제1 항에 있어서,
    상기 복수의 반도체 칩 사이에 한 층씩 위치되는 복수의 칩 접착층을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  5. 제1 항에 있어서,
    상기 트렌치의 상기 제1 방향 최소 깊이는 상기 버퍼층으로부터 상기 상단 반도체 칩의 하면까지 상기 제1 방향 거리보다 작은 것을 특징으로 하는 반도체 소자 패키지.
  6. 제1 항에 있어서,
    상기 상단 반도체 칩의 하면으로부터 상기 트렌치의 하단까지 상기 제1 방향 최소 거리는 상기 버퍼층으로부터 상기 상단 반도체 칩의 하면까지 상기 제1 방향 거리보다 작은 것을 특징으로 하는 반도체 소자 패키지.
  7. 제1 항에 있어서,
    상기 트렌치의 상기 버퍼층 상면과 평행한 제2 방향 최대 폭은 상기 트렌치의 상기 제1 방향 최소 깊이보다 큰 것을 특징으로 하는 반도체 소자 패키지.
  8. 제1 항에 있어서,
    상기 트렌치는 상기 상단 반도체 칩 상부의 둘레 전체를 따라 형성된 것을 특징으로 하는 반도체 소자 패키지.
  9. 제1 방향과 수직한 상면을 갖는 버퍼층;
    상기 버퍼층 상에 상기 제1 방향으로 한 층씩 쌓여있는 복수의 중간 반도체 칩, 및 상기 복수의 중간 반도체 칩 중 버퍼층으로부터 가장 멀리 위치하는 중간 반도체 칩 상에 위치하는 상단 반도체 칩을 포함하는 복수의 반도체 칩; 및
    측벽부 및 돌출부를 포함하는 칩 밀봉재;를 포함하고,
    상기 측벽부는 상기 제1 방향으로 연장되며 상기 복수의 중간 반도체 칩의 측벽들을 둘러싸고,
    상기 돌출부는 상기 측벽부의 상단 상에 위치하며, 상기 상단 반도체 칩의 바깥 쪽으로부터 상기 상단 반도체 칩의 안쪽을 향하는 방향으로 돌출되고,
    상기 돌출부는 갈고리 형상 또는 요철 형상을 가지는 것을 특징으로 하는 반도체 소자 패키지.
  10. 삭제
KR1020170098520A 2017-08-03 2017-08-03 반도체 소자 패키지 KR102442622B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170098520A KR102442622B1 (ko) 2017-08-03 2017-08-03 반도체 소자 패키지
US15/832,266 US10510724B2 (en) 2017-08-03 2017-12-05 Semiconductor device package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170098520A KR102442622B1 (ko) 2017-08-03 2017-08-03 반도체 소자 패키지

Publications (2)

Publication Number Publication Date
KR20190014713A KR20190014713A (ko) 2019-02-13
KR102442622B1 true KR102442622B1 (ko) 2022-09-13

Family

ID=65229936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170098520A KR102442622B1 (ko) 2017-08-03 2017-08-03 반도체 소자 패키지

Country Status (2)

Country Link
US (1) US10510724B2 (ko)
KR (1) KR102442622B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11152333B2 (en) * 2018-10-19 2021-10-19 Micron Technology, Inc. Semiconductor device packages with enhanced heat management and related systems
KR20220008093A (ko) * 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11605570B2 (en) * 2020-09-10 2023-03-14 Rockwell Collins, Inc. Reconstituted wafer including integrated circuit die mechanically interlocked with mold material
CN112992956B (zh) * 2021-05-17 2022-02-01 甬矽电子(宁波)股份有限公司 芯片封装结构、芯片封装方法和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130344658A1 (en) * 2012-06-22 2013-12-26 Elpida Memory, Inc. Method for manufacturing semiconductor device
US20140091458A1 (en) * 2012-10-01 2014-04-03 Nxp B.V. Encapsulated wafer-level chip scale (wlscp) pedestal packaging

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US6127245A (en) 1997-02-04 2000-10-03 Micron Technology, Inc. Grinding technique for integrated circuits
US5904497A (en) * 1997-08-22 1999-05-18 Micron Technology, Inc. Method and apparatus for semiconductor assembly which includes testing of chips and replacement of bad chips prior to final assembly
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6245598B1 (en) * 1999-05-06 2001-06-12 Vanguard International Semiconductor Corporation Method for wire bonding a chip to a substrate with recessed bond pads and devices formed
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US20020096754A1 (en) * 2001-01-24 2002-07-25 Chen Wen Chuan Stacked structure of integrated circuits
JP4123027B2 (ja) * 2003-03-31 2008-07-23 セイコーエプソン株式会社 半導体装置の製造方法
KR100865387B1 (ko) 2004-09-15 2008-10-24 가부시키가이샤 코나미 데지타루 엔타테인멘토 게임 성적 평가 방법, 게임 성적 평가 장치 및 게임 성적 평가 프로그램을 기록한 컴퓨터로 읽을 수 있는 매체
JP4544143B2 (ja) * 2005-06-17 2010-09-15 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板及び電子機器
US7939916B2 (en) * 2007-01-25 2011-05-10 Analog Devices, Inc. Wafer level CSP packaging concept
US8143719B2 (en) * 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
US7838424B2 (en) * 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
KR101472900B1 (ko) 2007-12-06 2014-12-15 페어차일드코리아반도체 주식회사 몰디드 리드리스 패키지 및 그 제조방법
JP4696227B2 (ja) 2007-12-28 2011-06-08 スパンション エルエルシー 半導体装置の製造方法
JP2010103244A (ja) * 2008-10-22 2010-05-06 Sony Corp 半導体装置及びその製造方法
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101932665B1 (ko) * 2011-10-10 2018-12-27 삼성전자 주식회사 반도체 패키지
US8772929B2 (en) 2011-11-16 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package for three dimensional integrated circuit
US9620430B2 (en) 2012-01-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Sawing underfill in packaging processes
US20160329304A1 (en) * 2013-05-07 2016-11-10 Ps4 Luxco S.A.R.L. Semiconductor device and method of manufacturing semiconductor device
KR102036919B1 (ko) 2013-08-29 2019-11-26 에스케이하이닉스 주식회사 적층 패키지 및 제조 방법
CN104051368A (zh) 2014-07-01 2014-09-17 苏州晶方半导体科技股份有限公司 指纹识别芯片封装结构和封装方法
US9349670B2 (en) * 2014-08-04 2016-05-24 Micron Technology, Inc. Semiconductor die assemblies with heat sink and associated systems and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130344658A1 (en) * 2012-06-22 2013-12-26 Elpida Memory, Inc. Method for manufacturing semiconductor device
US20140091458A1 (en) * 2012-10-01 2014-04-03 Nxp B.V. Encapsulated wafer-level chip scale (wlscp) pedestal packaging

Also Published As

Publication number Publication date
KR20190014713A (ko) 2019-02-13
US10510724B2 (en) 2019-12-17
US20190043831A1 (en) 2019-02-07

Similar Documents

Publication Publication Date Title
KR102442622B1 (ko) 반도체 소자 패키지
US7462930B2 (en) Stack chip and stack chip package having the same
US10403603B2 (en) Semiconductor package and fabrication method thereof
KR101818507B1 (ko) 반도체 패키지
CN110911427B (zh) 半导体封装件及其制造方法
KR101429344B1 (ko) 반도체 패키지 및 그 제조 방법
US20080036067A1 (en) Package structure with leadframe on offset chip-stacked structure
TWI695492B (zh) 半導體裝置及其製造方法
US11437310B2 (en) Connection structure and method of forming the same
KR102562315B1 (ko) 반도체 패키지
US20180005912A1 (en) Wafer level chip scale package structure and manufacturing method thereof
US11362062B2 (en) Semiconductor package
KR20160009425A (ko) 관통전극을 갖는 반도체소자 및 그 제조방법
US10748885B2 (en) Semiconductor device and method for manufacturing semiconductor device
KR102540961B1 (ko) 반도체 칩, 및 이를 가지는 반도체 패키지
KR20160030704A (ko) 반도체 패키지
US10804218B2 (en) Semiconductor package
US11810837B2 (en) Semiconductor packages
US12021055B2 (en) Semiconductor package and method for manufacturing semiconductor package
US20220384378A1 (en) Semiconductor package and method for manufacturing semiconductor package
US20240014087A1 (en) Semiconductor package and method of manufacturing the same
KR102550141B1 (ko) 반도체 패키지
US20240088005A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20230060115A1 (en) Semiconductor package
KR20230111902A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant