KR102436556B1 - 표시장치 - Google Patents

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Abstract

본 발명은 더미 스테이지 회로부의 노드를 자체적으로 마련된 신호로 방전하여 네로우 베젤의 표시장치를 구현하는 것이다. 이를 위해, 본 발명은 표시패널 및 내장형 게이트 구동부를 갖는 표시장치를 제공한다. 내장형 게이트 구동부는 적어도 하나의 스테이지 회로부에 넥스트신호를 제공하는 넥스트신호 생성부를 포함한다. 넥스트신호 생성부는 적어도 하나의 클록신호, 고전위전원 및 저전위전원을 기반으로 넥스트신호를 생성한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 게이트신호(또는 스캔신호)를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 게이트신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
게이트신호를 출력하는 게이트 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 내장형으로 구분된다.
내장형 게이트 구동부는 종속적으로 연결된 시프트 레지스터들을 기반으로 게이트신호를 순차적으로 출력한다. 이 때문에, 내장형 게이트 구동부는 시프트 레지스터들의 내부에 존재하는 Q노드를 방전시키기 위해 다음 단의 신호가 필요하다.
그런데 마지막에 위치하는 시프트 레지스터(들)의 경우 다음 단이 없으므로 외부로부터 별도의 신호를 전달받아야 한다. 그 결과, 종래에 제안된 내장형 게이트 구동부는 표시패널의 비표시영역에 신호라인을 더 형성하고 이를 통해 외부신호를 전달하는 방식을 사용하였다.
그러나 종래에 제안된 방식은 표시패널의 대형화 또는 클록신호의 증가 등과 같이 비표시영역에 신호라인들을 더 추가 형성해야 할 경우 베젤의 크기(bezel size) 증가로 이어지게 되는바 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 더미 스테이지 회로부의 노드를 자체적으로 마련된 신호로 방전하여 네로우 베젤의 표시장치를 구현하는 것이다.
상술한 과제 해결 수단으로 본 발명은 표시패널 및 내장형 게이트 구동부를 갖는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 내장형 게이트 구동부는 표시패널에 게이트신호를 공급하기 위해 종속적으로 연결된 스테이지 회로부들을 갖는 시프트 레지스터들과 스테이지 회로부들 중 적어도 하나의 스테이지 회로부에 넥스트신호를 제공하는 넥스트신호 생성부를 포함한다. 넥스트신호 생성부는 적어도 하나의 클록신호, 고전위전원 및 저전위전원을 기반으로 넥스트신호를 생성한다.
넥스트신호 생성부는 적어도 하나의 스테이지 회로부에 인접하여 배치될 수 있다.
넥스트신호 생성부는 스테이지 회로부들과 함께 표시패널의 비표시영역에 배치될 수 있다.
넥스트신호 생성부는 스테이지 회로부들 중 표시패널의 표시영역에 게이트신호를 미출력하는 더미 스테이지 회로부에 넥스트신호를 제공할 수 있다.
넥스트신호 생성부는 반대되는 위상을 갖는 두 개의 클록신호에 대응하여 로직하이의 넥스트신호를 출력하는 제1 및 제2트랜지스터와, 제1 및 제2트랜지스터로부터 출력되는 로직하이의 넥스트신호를 로직로우의 넥스트신호로 리셋하는 제3트랜지스터를 포함할 수 있다.
제1 및 제2트랜지스터는 표시패널의 영상을 비표시하는 블랭크 구간 동안 동시에 턴온되는 구간을 갖고, 제3트랜지스터는 블랭크 구간 동안 제1 및 제2트랜지스터가 턴오프된 이후 턴온되는 구간을 가질 수 있다.
넥스트신호 생성부는 M개(M은 1 이상 정수)의 더미 스테이지 회로부에 하나의 넥스트신호를 공통으로 공급하도록 복수로 배치될 수 있다.
넥스트신호 생성부는 4개의 더미 스테이지 회로부당 하나씩 배치될 수 있다.
넥스트신호 생성부는 제1그룹의 더미 스테이지 회로부에 제1넥스트신호를 공통으로 공급하는 제1넥스트신호 생성부와, 제1그룹의 후단에 위치하는 제2그룹의 더미 스테이지 회로부에 제2넥스트신호를 공통으로 공급하는 제2넥스트신호 생성부를 포함할 수 있다.
본 발명은 별도의 신호라인들을 더 추가하지 않고도 내장형 게이트 구동부의 내부에서 자체적으로 마련된 넥스트신호를 기반으로 더미 스테이지 회로부의 노드를 방전하여 네로우 베젤의 표시장치를 구현할 수 있는 효과가 있다. 또한, 본 발명은 외부 회로에서 넥스트신호를 생성하지 않고 내장형 게이트 구동부의 자체적으로 넥스트신호를 마련하므로 외부회로의 핀(pin) 개수 절감에 따른 비용 절감(CI) 효과를 기대할 수 있다.
도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 표시패널의 배치된 스테이지 회로부들의 제1예시도.
도 4는 표시패널의 배치된 스테이지 회로부들의 제2예시도.
도 5는 실험예에 따른 내장형 게이트 구동부의 문제점을 설명하기 위한 스테이지 회로부들의 배치도.
도 6은 도 5에 도시된 스테이지 회로부들의 동작 특성을 설명하기 위한 파형도.
도 7은 본 발명의 제1실시예에 따른 스테이지 회로부들의 개념을 설명하기 위한 배치 예시도.
도 8은 스테이지 회로부의 개략적인 회로 구성도.
도 9는 본 발명의 제2실시예에 따른 스테이지 회로부들의 개념을 설명하기 위한 배치 예시도.
도 10은 본 발명의 제3실시예에 따른 스테이지 회로부들의 상세 회로 구성도.
도 11은 본 발명의 제3실시예에 따른 스테이지 회로부들의 동작 특성을 설명하기 위한 파형도.
도 12는 실험예에 따른 스테이지 회로부들의 시뮬레이션 결과도.
도 13은 본 발명의 제3실시예에 따른 스테이지 회로부들의 시뮬레이션 결과도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.
도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 내장형 게이트 구동부(130, 140L, 140R)가 포함된다.
표시패널(100)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(100)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(LNA, RNA)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등으로 구현될 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 제1게이트 라인(GL1)과 제1데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 게이트신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.
표시패널(100)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(100)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.
타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 내장형 게이트 구동부(130, 140L, 140R)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속될 수 있으나 이에 한정되지 않는다.
내장형 게이트 구동부(130, 140L, 140R)는 레벨 시프터(130) 및 시프트 레지스터(140L, 140R)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다. 레벨 시프터(130)는 타이밍 제어부(11)의 제어하에 클럭신호라인, 스타트신호라인, 고전위전원라인 및 저전위전원라인 등을 통해 공급되는 신호 및 전원의 레벨을 시프팅한 후 시프트 레지스터(140L, 140R)에 공급한다.
시프트 레지스터(140L, 140R)는 게이트인패널(Gate In Panel; 이하 GIP) 방식으로 표시패널(100)에 내장되어 형성된다. 시프트 레지스터(140L, 140R)는 표시패널(100)의 비표시영역(LNA, RNA)에 박막 트랜지스터 형태로 형성된 스테이지 회로부들을 포함한다. 스테이지 회로부들은 표시패널(100)의 좌측 비표시영역(LNA)과 우측 비표시영역(RNA)에 구분되어 형성된다. 스테이지 회로부들은 제1스테이지 회로부부터 제N(N은 10이상 정수)스테이지 회로부까지 다수 존재한다.
앞서 설명한 내장형 게이트 구동부는 산화물이나 아몰포스 실리콘 박막 트랜지스터 등으로 시프트 레지스터(140L, 140R)를 구현한다. 산화물 박막 트랜지스터는 전류의 이동 특성이 우수하여 아몰포스 실리콘 박막 트랜지스터 대비 회로의 크기를 축소 설계할 수 있는 장점이 있다. 반면, 아몰포스 실리콘 박막 트랜지스터는 시간이 지나도 문턱전압을 일정하게 유지할 수 있어 산화물 박막 트랜지스터 대비 스트레스 바이어스에 따른 문턱전압의 회복 특성이 좋은 장점이 있다.
도 3은 표시패널의 배치된 스테이지 회로부들의 제1예시도이고, 도 4는 표시패널의 배치된 스테이지 회로부들의 제2예시도이다.
도 3에 도시된 바와 같이, 시프트 레지스터(140L, 140R)는 레벨 시프터로부터 공급된 신호 및 전원(예: clk, vst 등)에 대응하여 게이트신호를 시프트하고 출력하는 스테이지 회로부들(GIPL1, GIPR1, GIPL2, GIPR2)로 구성된다.
도 3에 도시된 방식은 표시장치를 대면적 및 고해상도 구현시 게이트라인의 라인 로드(line load)에 의한 신호 지연을 줄이기 위해 시프트 레지스터를 표시영역(AA)의 양측에 배치한 구조이다.
표시패널(110)의 제1게이트 라인(GL1)에는 제1좌측 스테이지 회로부(GIPL1)와 제1우측 스테이지 회로부(GIPR1)가 마주보며 배치된다. 제1게이트 라인(GL1)은 좌측 비표시영역(LNA)에 배치된 제1좌측 스테이지 회로부(GIPL1)와 우측 비표시영역(RNA)에 배치된 제1우측 스테이지 회로부(GIPR1)의 동작에 의해 마련된 게이트신호를 전달한다.
표시패널(110)의 제2게이트 라인(GL2)에는 제2좌측 스테이지 회로부(GIPL2)와 제2우측 스테이지 회로부(GIPR2)가 마주보며 배치된다. 제2게이트 라인(GL2)은 좌측 비표시영역(LNA)에 배치된 제2좌측 스테이지 회로부(GIPL2)와 우측 비표시영역(RNA)에 배치된 제2우측 스테이지 회로부(GIPR2)의 동작에 의해 마련된 게이트신호를 전달한다.
도 4에 도시된 바와 같이, 시프트 레지스터(140L, 140R)는 레벨 시프터로부터 공급된 신호 및 전원(예: clk, vst 등)에 대응하여 게이트신호를 시프트하고 출력하는 스테이지 회로부들(GIPL1, GIPL2)로 구성된다.
도 4에 도시된 방식은 도 3에 도시된 방식 대비 게이트신호의 출력 특성은 다소 감소하지만 네로우 베젤 구현시 회로가 차지하는 면적을 줄이기 위해 시프트 레지스터를 표시영역(AA)의 일측(좌측 또는 우측)에만 배치한 구조이다.
표시패널(110)의 제1게이트 라인(GL1)에는 제1좌측 스테이지 회로부(GIPL1)가 배치된다. 제1게이트 라인(GL1)은 좌측 비표시영역(LNA)에 배치된 제1좌측 스테이지 회로부(GIPL1)의 동작에 의해 마련된 게이트신호를 전달한다.
표시패널(110)의 제2게이트 라인(GL2)에는 제2좌측 스테이지 회로부(GIPL2)가 배치된다. 제2게이트 라인(GL2)은 좌측 비표시영역(LNA)에 배치된 제2좌측 스테이지 회로부(GIPL2)의 동작에 의해 마련된 게이트신호를 전달한다.
도 3 및 도 4에서는 설명을 단순화하기 위해, 스테이지 회로부들이 제1게이트 라인(GL1)과 제2게이트 라인(GL2)에만 배치된 것을 도시 및 설명하였다. 그러나 스테이지 회로부들은 마지막 게이트 라인까지 배치된다.
한편, 앞서 설명한 바와 같이 구성된 내장형 게이트 구동부는 종속적으로 연결된 스테이지 회로부들을 갖는다. 스테이지 회로부들의 종속적인 접속 구조는 앞선 스테이지 회로부의 게이트신호가 출력된 이후 다음 스테이지 회로부의 게이트신호가 출력되도록 상단의 출력단이 하단의 입력단에 접속되는 형태를 이룬다.
이와 같은 접속 구조를 갖는 스테이지 회로부들은 내부에 구성된 시프트 레지스터들이 순차적(또는 단계적)으로 동작하게 됨에 따라 게이트신호를 순차적으로 출력하게 된다.
또한, 내장형 게이트 구동부는 시프트 레지스터들의 내부에 존재하는 Q노드를 방전시켜야만 게이트하이전압의 게이트신호가 게이트로우전압의 게이트신호로 떨어지는 등의 동작이 이어지므로 이를 구현하기 위해 다음 단의 신호가 필요하다.
그런데 마지막에 위치하는 시프트 레지스터(들)의 경우 다음 단이 없으므로 외부로부터 별도의 신호를 전달받아야 한다. 그 결과, 종래 및 하기의 실험예에 제안된 내장형 게이트 구동부는 표시패널의 비표시영역에 신호라인을 더 형성하고 이를 통해 넥스트신호(또는 방전신호)를 전달하는 방식을 사용한다.
이하, 앞서 설명한 문제에 대한 이해를 돕기 위해 실험예를 참조하여 설명을 덧붙이면 다음과 같다. 다만, 이하에서는 1080 * 1920의 표시패널을 구동하기 위해 10상의 클록신호를 기반으로 동작하는 내장형 게이트 구동부를 일례로 한다.
도 5는 실험예에 따른 내장형 게이트 구동부의 문제점을 설명하기 위한 스테이지 회로부들의 배치도이고, 도 6은 도 5에 도시된 스테이지 회로부들의 동작 특성을 설명하기 위한 파형도이다.
도 5에 도시된 바와 같이, 내장형 게이트 구동부는 제1스테이지 회로부(GIP0001)부터 제1080스테이지 회로부(GIP1080)까지 종속적인 접속관계를 가지며 배치된다. 제1스테이지 회로부(GIP0001) 내지 제1080스테이지 회로부(GIP1080)는 제1게이트신호(Vgout0001)부터 제1080게이트신호(Vgout1080)까지 순차적으로 출력한다.
제1071스테이지 회로부(GIP1071)는 제1079스테이지 회로부(GIP1079)로부터 출력된 제1079게이트신호(Vgout1079)를 전달받도록 접속되어 있으므로 이를 기반으로 자신의 Q노드를 방전시킬 수 있다.
제1072스테이지 회로부(GIP1072)는 제1080스테이지 회로부(GIP1080)로부터 출력된 제1080게이트신호(Vgout1080)를 전달받도록 접속되어 있으므로 이를 기반으로 자신의 Q노드를 방전시킬 수 있다.
그러나 제1072스테이지 회로부(GIP1072)의 후단부터는 스테이지 회로부가 존재하지 않기 때문에 표시패널의 비표시영역에 넥스트신호라인(VNEXT)을 다수 형성한다. 그리고 넥스트신호라인(VNEXT)을 통해 전달된 넥스트신호(또는 방전신호)를 기반으로 제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)의 Q노드가 방전되도록 구성한다.
제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)은 표시패널의 표시영역(AA)을 구동하기 위한 게이트신호를 출력하는 스테이지 회로부가 아닌 더미 스테이지 회로부에 해당한다. 이러한 더미 스테이지 회로부는 스테이지 회로부와 마찬가지로 비표시영역(NA)에 배치되지만 앞서 배치된 스테이지 회로부들의 Q노드를 방전할 수 있는 신호를 제공하는 등 스테이지 회로부와는 다른 다양한 역할을 수행한다.
도 6에 도시된 바와 같이, 제N스테이지 회로부의 경우, 자신보다 여덟 라인 앞에 존재하는 제N+8스테이지 회로부로부터 출력된 제N+8게이트신호(Vgout[n+8])를 받아야만 Q노드(Q node[n])가 정상적으로 방전된다.
그러나 종래 및 상기의 실험예에 제안된 방식은 표시패널의 대형화 또는 클록신호의 증가 등과 같이 비표시영역에 신호라인들을 더 추가 형성해야 할 경우 베젤의 크기(bezel size) 증가로 이어지게 된다. 또한, 종래 및 상기의 실험예에 제안된 방식은 외부 회로에서 넥스트신호를 생성해야 하므로 해당 회로의 핀(pin) 개수 증가로 이어지게 된다.
이하, 앞서 설명한 문제 해결을 위한 실시예를 설명하되, 1080 * 1920의 표시패널을 구동하기 위해 10상의 클록신호를 기반으로 동작하는 내장형 게이트 구동부를 일례로 한다.
그러나 이하에서 설명되는 실시예는 게이트라인의 라인 로드(line load)가 큰 표시패널을 구동하기 위한 내장형 게이트 구동부나 8상 이상의 클록신호를 기반으로 동작하는 내장형 게이트 구동부에 적용 가능하다.
도 7은 본 발명의 제1실시예에 따른 스테이지 회로부들의 개념을 설명하기 위한 배치 예시도이고, 도 8은 스테이지 회로부의 개략적인 회로 구성도이며, 도 9는 본 발명의 제2실시예에 따른 스테이지 회로부들의 개념을 설명하기 위한 배치 예시도이다.
도 7에 도시된 바와 같이, 내장형 게이트 구동부는 제1스테이지 회로부(GIP0001)부터 제1080스테이지 회로부(GIP1080)까지 종속적인 접속관계를 가지며 배치된다. 제1스테이지 회로부(GIP0001) 내지 제1080스테이지 회로부(GIP1080)는 제1게이트신호(Vgout0001)부터 제1080게이트신호(Vgout1080)까지 순차적으로 출력한다.
제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)은 표시패널의 표시영역(AA)을 구동하기 위한 게이트신호를 출력하는 스테이지 회로부가 아닌 더미 스테이지 회로부에 해당한다. 이러한 더미 스테이지 회로부는 스테이지 회로부와 마찬가지로 비표시영역(NA)에 배치되지만 앞서 배치된 스테이지 회로부들의 Q노드를 방전할 수 있는 신호를 제공하는 등 스테이지 회로부와는 다른 다양한 역할을 수행한다.
도 8에 도시된 바와 같이, 각 스테이지 회로부에는 출력 회로(TPU, TPD), Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)가 포함된다. 출력 회로(TPU, TPD)는 게이트신호(Vgout)를 출력하는 회로이고, Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 출력 회로(TPU, TPD)를 동작시키는 회로이다.
출력 회로(TPU, TPD)에는 풀업 트랜지스터(TPU)와 풀다운 트랜지스터(TPD)가 포함된다. Q노드(Q)가 충전 상태가 되면, 풀업 트랜지스터(TPU)는 로직 하이의 게이트신호(또는 게이트하이전압)를 출력한다. QB노드(QB)가 충전 상태가 되면, 풀다운 트랜지스터(TPD)는 로직 로우의 게이트신호(또는 게이트로우전압)를 출력한다.
출력 회로(TPU, TPD)는 클록신호라인(CLK) 및 저전위전원라인(VSS)을 통해 전달된 신호 및 전원을 기반으로 동작한다. Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 고전위전원라인(VDD), 스타트신호라인(VST)(또는 전단의 출력신호) 및 넥스트신호라인(VNEXT)을 통해 전달된 신호 및 전원을 기반으로 동작한다.
Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)의 충전 상태와 방전 상태는 번갈아 가며 일어난다. Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 트랜지스터를 기반으로 다양한 형태로 구성될 수 있는바 이는 개략적으로 블록으로 도시한다.
도 7 및 도 9에 도시된 바와 같이, 제1071스테이지 회로부(GIP1071)는 제1079스테이지 회로부(GIP1079)로부터 출력된 제1079게이트신호(Vgout1079)를 전달받도록 접속되어 있으므로 이를 기반으로 자신의 Q노드를 방전시킬 수 있다.
제1072스테이지 회로부(GIP1072)는 제1080스테이지 회로부(GIP1080)로부터 출력된 제1080게이트신호(Vgout1080)를 전달받도록 접속되어 있으므로 이를 기반으로 자신의 Q노드를 방전시킬 수 있다.
그러나 제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)은 표시패널의 비표시영역에 별도로 형성된 넥스트신호 생성부(145)의 동작에 대응하여 각 회로부들의 Q노드가 방전된다.
넥스트신호 생성부(145)는 적어도 하나의 클록신호라인(CLK), 고전위전원라인(VDD) 및 저전위전원라인(VSS)을 통해 전달된 신호 및 전원을 기반으로 동작한다. 넥스트신호 생성부(145)는 제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)과 같이 후단으로부터 신호를 받을 수 없는 스테이지 회로부의 Q노드를 방전시킬 수 있는 넥스트신호(또는 방전신호)를 제공한다.
넥스트신호 생성부(145)는 표시패널의 비표시영역(NA)에 형성된다. 넥스트신호 생성부(145)는 넥스트신호가 필요한 스테이지 회로부(들)의 외측 비표시영역에 배치되거나 내측 비표시영역에 배치된다.
넥스트신호 생성부(145)는 넥스트신호가 필요한 스테이지 회로부(들)의 내부에 포함될 수 있다. 또한, 넥스트신호 생성부(145)는 도 7과 같이 하나의 회로 블록으로 통합 구성될 수 있다. 도 7과 같은 경우, 넥스트신호 생성부(145)는 제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)에 공급할 넥스트신호를 생성 및 출력한다.
넥스트신호 생성부(145)는 상호 반대되는 위상을 갖는 두 개의 클록신호에 대응하여 로직하이의 넥스트신호를 출력하는 제1 및 제2트랜지스터와, 제1 및 제2트랜지스터로부터 출력되는 로직하이의 넥스트신호를 로직로우의 넥스트신호로 리셋하는 제3트랜지스터를 포함한다.
제1 및 제2트랜지스터는 제1구간 동안 동시에 턴온되는 구간을 갖고, 제3트랜지스터는 제1구간 동안 제1 및 제2트랜지스터가 턴오프된 이후 턴온되는 구간(또는 즉시 턴온되는 구간)을 갖는다. 제1구간은 표시패널의 영상을 비표시하는 블랭크 구간에 해당한다.
또한, 넥스트신호 생성부(145)는 도 8과 같이 두 개 또는 M개(M은 2 이상 정수)의 회로 블록(145a, 145b)으로 분리 구성될 수 있다. 도 8과 같이 두 개 또는 M개(M은 2 이상 정수)로 분리된 회로 블록(145a, 145b)은 회로의 구성은 동일하나 다른 클록신호를 공급받고 이에 대응하여 동작한다.
도 8과 같은 경우, 제1넥스트신호 생성부(145a)는 제1, 제3 및 제6클록신호라인(CLK1, CLK3, CLK6)을 통해 전달된 제1, 제3 및 제6클록신호에 대응하여 제1073 내지 제1076스테이지 회로부들(GIP1073 ~ GIP1076)에 공급할 넥스트신호를 생성 및 출력한다. 그리고 제2넥스트신호 생성부(145b)는 제2, 제4 및 제7클록신호라인(CLK2, CLK4, CLK7)을 통해 전달된 제2, 제4 및 제7클록신호에 대응하여 제1077 내지 제1080스테이지 회로부들(GIP1077 ~ GIP1080)에 공급할 넥스트신호를 생성 및 출력한다.
도 9에 도시된 바와 같이, 내장형 게이트 구동부가 10상의 클록신호를 기반으로 동작하는 경우, 제1 및 제2넥스트신호 생성부(145a, 145b)는 4개의 더미 스테이지 회로부당 하나씩 배치된다. 따라서, 넥스트신호 생성부는 M개(M은 1 이상 정수)의 더미 스테이지 회로부에 하나의 넥스트신호를 공통으로 공급하도록 복수로 배치된다.
이하, 제1 및 제2넥스트신호 생성부(145a, 145b)가 분리된 것을 일례로 이에 대한 상세 회로 구성을 설명하면 다음과 같다.
도 10은 본 발명의 제3실시예에 따른 스테이지 회로부들의 상세 회로 구성도이며, 도 11은 본 발명의 제3실시예에 따른 스테이지 회로부들의 동작 특성을 설명하기 위한 파형도이다.
도 10에 도시된 바와 같이, 내장형 게이트 구동부는 제1스테이지 회로부(GIP0001)부터 제1080스테이지 회로부(GIP1080)까지 종속적인 접속관계를 가지며 배치된다. 제1스테이지 회로부(GIP0001) 내지 제1080스테이지 회로부(GIP1080)는 제1게이트신호(Vgout0001)부터 제1080게이트신호(Vgout1080)까지 순차적으로 출력한다.
제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)은 표시패널의 표시영역(AA)을 구동하기 위한 게이트신호를 출력하는 스테이지 회로부가 아닌 더미 스테이지 회로부에 해당한다. 이러한 더미 스테이지 회로부는 스테이지 회로부와 마찬가지로 비표시영역(NA)에 배치되지만 앞서 배치된 스테이지 회로부들의 Q노드를 방전할 수 있는 신호를 제공하는 등 스테이지 회로부와는 다른 다양한 역할을 수행한다.
제1071스테이지 회로부(GIP1071)는 제1079스테이지 회로부(GIP1079)로부터 출력된 제1079게이트신호(Vgout1079)를 전달받도록 접속되어 있으므로 이를 기반으로 자신의 Q노드를 방전시킬 수 있다.
제1072스테이지 회로부(GIP1072)는 제1080스테이지 회로부(GIP1080)로부터 출력된 제1080게이트신호(Vgout1080)를 전달받도록 접속되어 있으므로 이를 기반으로 자신의 Q노드를 방전시킬 수 있다.
그러나 제1073 내지 제1080스테이지 회로부들(GIP1073 ~ GIP1080)은 표시패널의 비표시영역에 별도로 형성된 넥스트신호 생성부(145)의 동작에 대응하여 각 회로부들의 Q노드가 방전된다.
도 10 및 도 11에 도시된 바와 같이, 제1넥스트신호 생성부(145a)는 제1, 제3 및 제6클록신호라인(CLK1, CLK3, CLK6)을 통해 전달된 제1, 제3 및 제6클록신호에 대응하여 제1073 내지 제1076스테이지 회로부들(GIP1073 ~ GIP1076)에 공급할 제1넥스트신호를 생성 및 출력한다. 제1073 내지 제1076스테이지 회로부들(GIP1073 ~ GIP1076)은 제1그룹의 더미 스테이지 회로부로 정의될 수 있다.
제1넥스트신호 생성부(145a)에는 제1 내지 제3트랜지스터(T1 ~ T3)가 포함된다. 제1넥스트신호 생성부(145a)의 출력단자(VNEXT1)는 제1073 내지 제1076스테이지 회로부들(GIP1073 ~ GIP1076)의 넥스트신호라인에 공통으로 연결된다.
제1트랜지스터(T1)는 제1클록신호라인(CLK1)에 게이트전극이 연결되고 고전원전원라인(VDD)에 제1전극이 연결된다. 제2트랜지스터(T2)는 제6클록신호라인(CLK6)에 게이트전극이 연결되고 제1트랜지스터(T1)의 제2전극에 제1전극이 연결되고 제1넥스트신호 생성부(145a)의 출력단자(VNEXT1)에 제2전극이 연결된다. 제3트랜지스터(T3)는 제3클록신호라인(CLK3)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 제1넥스트신호 생성부(145a)의 출력단자(VNEXT1)에 제2전극이 연결된다.
제1073 내지 제1076스테이지 회로부들(GIP1073 ~ GIP1076)의 Q노드는 제1넥스트신호 생성부(145a)로부터 출력된 제1넥스트신호에 대응하여 동시에 방전된다. 제1073 내지 제1076스테이지 회로부들(GIP1073 ~ GIP1076)의 Q노드는 블랭크 구간(Blank 구간) 동안 로직하이의 제1넥스트신호에 대응하여 동시에 방전된다.
제2넥스트신호 생성부(145b)는 제2, 제4 및 제7클록신호라인(CLK2, CLK4, CLK7)을 통해 전달된 제2, 제4 및 제7클록신호에 대응하여 제1077 내지 제1080스테이지 회로부들(GIP1077 ~ GIP1080)에 공급할 제2넥스트신호를 생성 및 출력한다. 제1077 내지 제1080스테이지 회로부들(GIP1077 ~ GIP1080)은 제1그룹의 더미 스테이지 회로부의 후단에 위치하는 제2그룹의 더미 스테이지 회로부로 정의될 수 있다.
제2넥스트신호 생성부(145b)에는 제4 내지 제6트랜지스터(T4 ~ T6)가 포함된다. 제2넥스트신호 생성부(145b)의 출력단자(VNEXT2)는 제1077 내지 제1080스테이지 회로부들(GIP1077 ~ GIP1080)의 넥스트신호라인에 공통으로 연결된다.
제4트랜지스터(T4)는 제2클록신호라인(CLK2)에 게이트전극이 연결되고 고전원전원라인(VDD)에 제1전극이 연결된다. 제5트랜지스터(T5)는 제5클록신호라인(CLK5)에 게이트전극이 연결되고 제4트랜지스터(T4)의 제2전극에 제1전극이 연결되고 제2넥스트신호 생성부(145b)의 출력단자(VNEXT2)에 제2전극이 연결된다. 제6트랜지스터(T6)는 제4클록신호라인(CLK4)에 게이트전극이 연결되고 저전위전원라인(VSS)에 제1전극이 연결되고 제2넥스트신호 생성부(145b)의 출력단자(VNEXT2)에 제2전극이 연결된다.
제1077 내지 제1080스테이지 회로부들(GIP1077 ~ GIP1080)의 Q노드는 제2넥스트신호 생성부(145b)로부터 출력된 제2넥스트신호에 대응하여 동시에 방전된다. 제1077 내지 제1080스테이지 회로부들(GIP1077 ~ GIP1080)의 Q노드는 블랭크 구간(Blank 구간) 동안 로직하이의 제2넥스트신호에 대응하여 동시에 방전된다.
도 10 및 도 11에 도시된 바와 같이, 제1 및 제2넥스트신호 생성부(145a, 145b)는 상호 반대되는 위상을 갖는 두 개의 클록신호(예컨대, 제1클록신호와 제6클록신호 또는 제2클록신호와 제7클록신호)와 한 개의 리셋용 클록신호(예컨대, 제3클록신호 또는 제4클록신호)를 기반으로 넥스트신호를 생성한다.
제1클록신호와 제6클록신호는 표시패널의 영상표시 구간(Display 구간) 동안 동시에 로직하이 되지 않도록 상호 반대되는 위상을 가져야 한다. 그래야만, 영상표시구간(Display 구간) 동안 넥스트신호에 로직하이의 전압이 인가되지 않는다.
그러나 제1클록신호와 제6클록신호는 표시패널의 블랭크 구간(Blank 구간) 동안 동시에 로직하이가 되는 위상을 가져야 한다. 그래야만, 블랭크 구간(Blank 구간) 동안 제1넥스트신호 생성부(145a)의 출력단자(VNEXT1)가 고전위전원에 의해 충전된 로직하이의 제1넥스트신호를 출력하게 된다.
그러므로 제1 및 제2트랜지스터(T1, T2)의 게이트전극은 표시패널의 영상표시 구간(Display 구간) 동안 상호 반대되는 위상을 가지며 블랭크 구간(Blank 구간) 동안 동일한 위상을 갖는 클록신호들(동일한 시간에 로직하이가 되는 클록신호들)을 전달하는 클록신호라인들에 연결된다.
이와 달리, 제3트랜지스터(T3)의 게이트전극은 블랭크 구간(Blank 구간) 동안 동안 동일한 위상을 갖는 클록신호들이 로직로우로 떨어지는 것과 반대로 로직하이로 올라가는 클록신호를 전달하는 클록신호라인에 연결된다.
이와 같은 동작 특성은 제1넥스트신호 생성부(145a)뿐만 아니라 제2넥스트신호 생성부(145b)도 마찬가지이다. 다만, 제2넥스트신호 생성부(145b)는 제1넥스트신호보다 소정 시간 지연된 후 출력되어야 하는바 제1넥스트신호 생성부(145a)에서 사용된 클록신호보다 늦게 로직하이 또는 로직로우를 형성하는 클록신호들을 기반으로 동작한다.
그러므로 제1넥스트신호 생성부(145a) 및 제2넥스트신호 생성부(145b)를 동작시키는 클록신호들은 도 11에 도시된 형태 또는 이와 유사한 형태를 취하면 되는바 클록신호들의 순서를 정하는 숫자에 한정되지 않는다.
그리고 제3실시예에서는 두 개의 넥스트신호 생성부를 기준으로 설명하였으나, 이는 클록신호의 개수나 표시패널의 크기 등에 따라 하나 또는 그 이상으로 늘어날 수 있다. 즉, 넥스트신호 생성부는 하나의 내장형 게이트 구동부 당 적어도 하나를 포함할 수 있다.
한편, 클록신호들의 위상(로직상태)을 표시패널의 영상표시 구간(Display 구간)과 블랭크 구간(Blank 구간)으로 구분하여 생성하기 위해서는 블랭크 구간(Blank 구간) 동안만 클록신호의 타이밍을 변경해야 한다. 이때, 클록신호의 타이밍 변경은 타이밍 제어부에 의해 이루어질 수 있으나 이에 한정되지 않는다.
이하, 실험예와 본 발명의 제3실시예에 따른 스테이지 회로부들을 이용한 시뮬레이션 결과에 대해 설명한다.
도 12는 실험예에 따른 스테이지 회로부들의 시뮬레이션 결과도이고, 도 13은 본 발명의 제3실시예에 따른 스테이지 회로부들의 시뮬레이션 결과도이다.
도 12는 실험예에 따른 스테이지 회로부들에 넥스트신호를 인가하지 않은 경우를 보여주는 시뮬레이션 결과도이다.
도 12의 (a)와 같이, 스테이지 회로부들에 넥스트신호를 인가하지 않으면 Q 노드(Q node)가 로직하이에서 로직로우로 떨어지지 않는 비정상적인 출력을 보인다. 그 결과 도 12의 (b)와 같이, 스테이지 회로부들의 출력단에 비정상적으로 많은 출력을 보인다. 이와 같이 비정상 출력을 보이는 이유는 Q 노드의 방전이 일어나야 할 구간 또는 시기에 방전이 일어나지 않기 때문이다.
도 13은 본 발명의 제3실시예에 따른 스테이지 회로부들에 넥스트신호를 인가하지 않은 경우를 보여주는 시뮬레이션 결과도이다.
도 13의 (a)와 같이, 스테이지 회로부들에 제1 및 제2넥스트신호가 인가되므로 Q 노드(Q node)가 로직하이에서 로직로우로 떨어지는 정상적인 출력을 보인다. 그 결과 도 13의 (b)와 같이, 스테이지 회로부들의 출력단에 정상적인 출력을 보인다. 이와 같이 정상 출력을 보이는 이유는 제1 및 제2넥스트신호 생성부의 동작에 의해 Q 노드의 방전이 일어나야 할 구간 또는 시기에 적절한 방전이 일어나기 때문이다.
이상 본 발명은 별도의 신호라인들을 더 추가하지 않고도 내장형 게이트 구동부의 내부에서 자체적으로 마련된 넥스트신호를 기반으로 더미 스테이지 회로부의 노드를 방전하여 네로우 베젤의 표시장치를 구현할 수 있는 효과가 있다. 또한, 본 발명은 외부 회로에서 넥스트신호를 생성하지 않고 내장형 게이트 구동부의 자체적으로 넥스트신호를 마련하므로 외부회로의 핀(pin) 개수 절감에 따른 비용 절감(CI) 효과를 기대할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140L, 140R: 내장형 게이트 구동부
145: 넥스트신호 생성부 T1 ~ T6: 제1 내지 제6트랜지스터
VDD: 고전위전원라인 VSS: 저전위전원라인
CLK: 클록신호라인 VNEXT1, VNEXT2: 출력단자
AA: 표시영역 LNA, RNA, NA: 비표시영역

Claims (10)

  1. 영상을 표시하는 표시패널; 및
    상기 표시패널에 게이트신호를 공급하기 위해 종속적으로 연결된 스테이지 회로부들을 갖는 시프트 레지스터들과 상기 스테이지 회로부들 중 적어도 하나의 스테이지 회로부에 넥스트신호를 제공하는 넥스트신호 생성부를 포함하는 내장형 게이트 구동부를 포함하고,
    상기 넥스트신호 생성부는 적어도 하나의 클록신호, 고전위전원 및 저전위전원을 기반으로 상기 넥스트신호를 생성하고,
    상기 넥스트신호 생성부는
    두 개의 클록신호에 대응하여 로직하이의 넥스트신호를 출력하는 제1 및 제2트랜지스터와,
    상기 제1 및 제2트랜지스터로부터 출력되는 로직하이의 넥스트신호를 로직로우의 넥스트신호로 리셋하는 제3트랜지스터를 포함하고,
    상기 두 개의 클록신호는 영상을 표시하는 영상표시 구간 동안 상호 반대되는 위상을 갖고, 영상을 비표시하는 블랭크 구간 동안 동위상을 갖는 표시장치.
  2. 제1항에 있어서,
    상기 넥스트신호 생성부는
    상기 적어도 하나의 스테이지 회로부에 인접하여 배치된 표시장치.
  3. 제1항에 있어서,
    상기 넥스트신호 생성부는
    상기 스테이지 회로부들과 함께 상기 표시패널의 비표시영역에 배치된 표시장치.
  4. 제1항에 있어서,
    상기 넥스트신호 생성부는
    상기 스테이지 회로부들 중 상기 표시패널의 표시영역에 게이트신호를 미출력하는 더미 스테이지 회로부에 상기 넥스트신호를 제공하는 표시장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 및 제2트랜지스터는 상기 표시패널의 영상을 비표시하는 블랭크 구간 동안 동시에 턴온되는 구간을 갖고,
    상기 제3트랜지스터는 상기 블랭크 구간 동안 상기 제1 및 제2트랜지스터가 턴오프된 이후 턴온되는 구간을 갖는 표시장치.
  7. 제1항에 있어서,
    상기 제1트랜지스터는 제1클록신호라인에 게이트전극이 연결되고 고전원전원라인에 제1전극이 연결되며,
    상기 제2트랜지스터는 제6클록신호라인에 게이트전극이 연결되고 상기 제1트랜지스터의 제2전극에 제1전극이 연결되고 상기 넥스트신호 생성부의 출력단자에 제2전극이 연결되며,
    상기 제3트랜지스터는 제3클록신호라인에 게이트전극이 연결되고 저전위전원라인에 제1전극이 연결되고 상기 넥스트신호 생성부의 출력단자에 제2전극이 연결된 표시장치.
  8. 제1항에 있어서,
    상기 넥스트신호 생성부는
    M개(M은 1 이상 정수)의 더미 스테이지 회로부에 하나의 넥스트신호를 공통으로 공급하도록 복수로 배치된 표시장치.
  9. 제8항에 있어서,
    상기 넥스트신호 생성부는
    4개의 더미 스테이지 회로부당 하나씩 배치된 표시장치.
  10. 제1항에 있어서,
    상기 넥스트신호 생성부는
    제1그룹의 더미 스테이지 회로부에 제1넥스트신호를 공통으로 공급하는 제1넥스트신호 생성부와,
    상기 제1그룹의 후단에 위치하는 제2그룹의 더미 스테이지 회로부에 제2넥스트신호를 공통으로 공급하는 제2넥스트신호 생성부를 포함하는 표시장치.
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