KR102435395B1 - Sampling switch for high dynamic input range and method for operating the same - Google Patents
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Abstract
Description
본원은 높은 동적 입력 범위를 위한 샘플링 스위치 및 그의 구동 방법에 관한 것이다. 예를 들면, 본원은 음의 전원 전압을 충전하는 대칭 회로를 통해 음의 전원 전압부터 양의 전원 전압까지의 폭넓은 입력 범위에 대하여 동작 가능한 대칭형 부트스트랩(Symmetric Bootstrapped Switch) 스위치 및 그의 구동 방법에 관한 것이다.The present application relates to a sampling switch for a high dynamic input range and a method of driving the same. For example, the present application relates to a symmetric bootstrap switch switch capable of operating over a wide input range from a negative supply voltage to a positive supply voltage through a symmetric circuit for charging a negative supply voltage, and a method for driving the same. it's about
샘플링 스위치는 아날로그-디지털 컨버터(analog-digital converter, ADC)에서 샘플-앤-홀드(Sample & Hold) 동작을 수행하는 중요한 부분을 차지한다. 특히, 최근 들어 소형화된 고속 기기들이 등장하면서 그에 발맞출 수 있는 저전력 아날로그-디지털 컨버터가 주목 받게 되었다.The sampling switch occupies an important part of performing a Sample & Hold operation in an analog-digital converter (ADC). In particular, as miniaturized and high-speed devices have recently appeared, low-power analog-to-digital converters that can keep pace with them have received attention.
한편, 갈수록 아날로그-디지털 컨버터의 전원(공급) 전압이 낮아지면서 클럭(Clock)의 High 전압으로는 MOS 스위치를 온(On) 시키는데 필요한 게이트-소스 간 전압차를 충분히 제공하지 못하는 문제가 발생할 수 있다.On the other hand, as the power (supply) voltage of the analog-to-digital converter gradually decreases, a problem may occur that the high voltage of the clock may not sufficiently provide the voltage difference between the gate and the source necessary to turn on the MOS switch. .
이와 관련하여, 도 1은 종래의 부트스트랩 스위치(Bootstrapped switch)를 나타낸 도면이다. 도 1을 참조하면, 종래의 부트스트랩 스위치(Bootstrapped switch)는 홀드(hold) 모드일 때, 커패시터에 소정의 전압을 충전하고, 샘플(sample) 모드일 때 MOS 스위치의 게이트에 커패시터에 충전된 전압을 기초로 입력 전압보다 큰 전압을 공급하여 스위치의 온(On) 동작이 보다 원활히 수행되도록 동작한다.In this regard, FIG. 1 is a diagram illustrating a conventional bootstrap switch. Referring to FIG. 1 , in a conventional bootstrap switch, a predetermined voltage is charged to a capacitor when in a hold mode, and a voltage charged to a capacitor at the gate of a MOS switch when in a sample mode. By supplying a voltage greater than the input voltage based on
그러나, 종래의 부트스트랩 스위치(Bootstrapped switch)에서는 홀드(hold) 모드에서 MOS 스위치를 오프(Off)하기 위해 MOS 스위치의 게이트에 0V 전압을 공급하기 때문에 문턱 전압값(threshold voltage) 대비 더 낮은 음의 입력 전압이 인가될 경우에는 오프(Off)동작을 원활히 수행하지 못할 수 있어 입력 범위(input range)가 제한된다는 문제가 있다.However, in the conventional bootstrap switch, 0V voltage is supplied to the gate of the MOS switch to turn off the MOS switch in the hold mode, so a lower negative voltage compared to the threshold voltage value When an input voltage is applied, an off operation may not be smoothly performed, so there is a problem in that an input range is limited.
본원의 배경이 되는 기술은 한국등록특허공보 제10-1994800호에 개시되어 있다.The background technology of the present application is disclosed in Korean Patent Publication No. 10-1994800.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 음의 전원 전압을 충전하는 커패시터를 탑재하여 제한적인 입력 범위를 갖는 종래의 부트스트랩 스위치와 달리 음의 전원 전압에서 양의 전원 전압까지의 높은 동적 입력 범위(High Dynamic Input Range)를 갖는 샘플링 스위치를 제공하려는 것을 목적으로 한다.The present application is intended to solve the problems of the prior art described above, and unlike the conventional bootstrap switch having a limited input range by mounting a capacitor for charging a negative power supply voltage, a high voltage from a negative supply voltage to a positive supply voltage is provided. An object of the present invention is to provide a sampling switch having a high dynamic input range.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problems to be achieved by the embodiments of the present application are not limited to the technical problems as described above, and other technical problems may exist.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치는, 홀드 모드에서 양의 전원 전압을 충전하도록 구비되는 제1커패시터를 포함하는 양전압 충전부, 샘플 모드에서 음의 전원 전압을 충전하도록 구비되는 제2커패시터를 포함하는 음전압 충전부 및 상기 샘플 모드에서 상기 제1커패시터에 충전된 상기 양의 전원 전압에 의해 온(On)되어 입력 신호를 샘플링하고, 상기 홀드 모드에서 상기 제2커패시터에 충전된 상기 음의 전원 전압에 의해 오프(Off)되어 상기 입력 신호를 홀딩하는 메인 스위치를 포함할 수 있다.As a technical means for achieving the above technical problem, a sampling switch for a high dynamic input range according to an embodiment of the present application is a positive voltage charging unit including a first capacitor provided to charge a positive power supply voltage in a hold mode , a negative voltage charging unit including a second capacitor provided to charge a negative power voltage in the sample mode, and the positive power voltage charged in the first capacitor in the sample mode to be turned on to sample the input signal and a main switch that is turned off by the negative power voltage charged in the second capacitor in the hold mode to hold the input signal.
또한, 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치는, 하이(High) 또는 로우(Low) 상태로 교번하여 전환되는 클럭 발생 회로를 포함할 수 있다.In addition, the sampling switch for a high dynamic input range according to an exemplary embodiment of the present disclosure may include a clock generation circuit that is alternately switched to a high or low state.
또한, 상기 샘플링 스위치는 상기 클럭 발생 회로에 동기화되어 구동할 수 있다.In addition, the sampling switch may be driven in synchronization with the clock generation circuit.
또한, 상기 샘플 모드는 상기 로우(Low) 상태의 클럭에 대응하고, 상기 홀드 모드는 상기 하이(High) 상태의 클럭에 대응할 수 있다.Also, the sample mode may correspond to the low-state clock, and the hold mode may correspond to the high-state clock.
또한, 상기 전원 전압은 VDD로 표시되고, 상기 양전압 충전부는, VDD/2 노드에 연결된 소스, 상기 제1커패시터의 탑 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 PMOS 트랜지스터인 제1스위치, 상기 제1커패시터의 탑 노드에 연결된 소스, 상기 메인 스위치의 게이트에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 PMOS 트랜지스터인 제2스위치, -VDD/2 노드에 연결된 소스, 상기 제1커패시터의 바텀 노드에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 NMOS 트랜지스터인 제3스위치 및 상기 제1커패시터의 바텀 노드에 연결된 소스, 상기 메인 스위치의 소스와 연결되고 상기 입력 신호가 인가되는 노드인 입력 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 NMOS 트랜지스터인 제4스위치를 포함할 수 있다.In addition, the power supply voltage is represented by V DD , and the positive voltage charging unit is a PMOS transistor having a source connected to a V DD /2 node, a drain connected to the top node of the first capacitor, and a gate connected to the gate of the main switch A first switch, a source connected to the top node of the first capacitor, a drain connected to the gate of the main switch, and a second switch that is a PMOS transistor having a gate connected to the clock generation circuit, a source connected to a -V DD /2 node , a third switch which is an NMOS transistor having a drain connected to the bottom node of the first capacitor and a gate connected to the clock generation circuit, a source connected to the bottom node of the first capacitor, and a source connected to the main switch and the input signal and a fourth switch which is an NMOS transistor having a drain connected to an input node, which is a node to which is applied, and a gate connected to the gate of the main switch.
또한, 상기 음전압 충전부는, 상기 제2커패시터의 탑 노드에 연결된 소스, 상기 메인 스위치의 게이트에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 NMOS 트랜지스터인 제5스위치, -VDD/2 노드에 연결된 소스, 상기 제2커패시터의 탑 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 NMOS 트랜지스터인 제6스위치, 상기 제2커패시터의 바텀 노드에 연결된 소스, 상기 메인 스위치의 소스와 연결되고 상기 입력 신호가 인가되는 노드인 입력 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 PMOS 트랜지스터인 제7스위치 및 VDD/2 노드에 연결된 소스, 상기 제2커패시터의 바텀 노드에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 PMOS 트랜지스터인 제8스위치를 포함할 수 있다.In addition, the negative voltage charging unit may include a fifth switch that is an NMOS transistor having a source connected to the top node of the second capacitor, a drain connected to the gate of the main switch, and a gate connected to the clock generation circuit, -V DD /2 node A sixth switch that is an NMOS transistor having a source connected to the second capacitor, a drain connected to the top node of the second capacitor, and a gate connected to the gate of the main switch, a source connected to the bottom node of the second capacitor, and a source connected to the main switch and a seventh switch which is a PMOS transistor having a drain connected to an input node that is a node to which the input signal is applied and a gate connected to the gate of the main switch, and a source connected to a V DD /2 node, and a bottom node of the second capacitor and an eighth switch which is a PMOS transistor having a drain and a gate connected to the clock generation circuit.
또한, 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치는, 상기 VDD/2 노드 및 상기 제1스위치 사이에 상기 VDD/2 노드에 연결된 소스, 상기 제1스위치의 소스에 연결된 드레인 및 상기 클럭 발생 회로와 역방향으로 연결되는 게이트를 포함하는 PMOS 트랜지스터인 제1추가 스위치 및 상기 -VDD/2 노드 및 상기 제6스위치 사이에 상기 -VDD/2 노드에 연결된 소스, 상기 제6스위치의 소스에 연결된 드레인 및 상기 클럭 발생 회로와 역방향으로 연결되는 게이트를 포함하는 NMOS 트랜지스터인 제2추가 스위치를 포함할 수 있다.In addition, the sampling switch for a high dynamic input range according to an embodiment of the present application includes a source connected to the
또한, 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치는, 상기 제1스위치의 채널에 연결되어 하이(High) 상태에서 2*VDD를 인가하고, 로우(Low) 상태에서 VDD/2를 인가하는 제1클럭 발생 회로 및 상기 제6스위치의 채널에 연결되어 하이(High) 상태에서 -VDD/2를 인가하고, 로우(Low) 상태에서 -2*VDD를 인가하는 제2클럭 발생 회로를 포함할 수 있다.In addition, the sampling switch for a high dynamic input range according to an embodiment of the present application is connected to the channel of the first switch to apply 2*V DD in a high state, and V DD in a low state The first clock generator circuit for applying /2 and the sixth switch are connected to the channel of the sixth switch to apply -V DD /2 in a high state and -2*V DD to apply -2*V DD in a low state. It may include a two-clock generation circuit.
또한, 상기 제1스위치의 채널이 상기 제1커패시터의 탑 노드와 연결되고, 상기 제6스위치의 채널이 상기 제2커패시터의 탑 노드와 연결될 수 있다.Also, a channel of the first switch may be connected to a top node of the first capacitor, and a channel of the sixth switch may be connected to a top node of the second capacitor.
한편, 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 구동 방법은, (a) 샘플 모드에서 상기 음전압 충전부가 상기 제2커패시터에 상기 음의 전원 전압을 충전하고, 상기 제1커패시터에 충전된 상기 양의 전원 전압에 의해 상기 메인 스위치가 온(On)되어 입력 신호를 샘플링하는 단계 및 (b) 홀드 모드에서 상기 양전압 충전부가 상기 제1커패시터에 상기 양의 전원 전압을 충전하고, 상기 제2커패시터에 충전된 상기 음의 전원 전압에 의해 상기 메인 스위치가 오프(Off)되어 상기 입력 신호를 홀딩하는 단계를 포함할 수 있다.Meanwhile, in the method of driving a sampling switch for a high dynamic input range according to an embodiment of the present application, (a) the negative voltage charging unit charges the second capacitor with the negative power supply voltage in the sample mode, and the first sampling an input signal by turning on the main switch by the positive power supply voltage charged in a capacitor; and (b) charging the positive power supply voltage to the first capacitor by the positive voltage charging unit in the hold mode and turning off the main switch by the negative power voltage charged in the second capacitor to hold the input signal.
한편, 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치를 포함하는 아날로그-디지털 컨버터는, 상기 샘플링 스위치 및 상기 샘플링 스위치에 의해 샘플링된 입력 신호에 대응하는 디지털 신호를 출력하기 위한 비교기를 포함할 수 있다.Meanwhile, the analog-to-digital converter including a sampling switch for a high dynamic input range according to an embodiment of the present application includes a comparator for outputting a digital signal corresponding to the sampling switch and the input signal sampled by the sampling switch. may include
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.The above-described problem solving means are merely exemplary, and should not be construed as limiting the present application. In addition to the exemplary embodiments described above, additional embodiments may exist in the drawings and detailed description.
전술한 본원의 과제 해결 수단에 의하면, 음의 전원 전압을 충전하는 커패시터를 탑재하여 제한적인 입력 범위를 갖는 종래의 부트스트랩 스위치와 달리 음의 전원 전압에서 양의 전원 전압까지의 높은 동적 입력 범위(High Dynamic Input Range)를 갖는 샘플링 스위치를 제공할 수 있다.According to the above-described problem solving means of the present application, a high dynamic input range (from a negative power supply voltage to a positive power supply voltage ( A sampling switch with a High Dynamic Input Range) can be provided.
전술한 본원의 과제 해결 수단에 의하면, 종래의 부트스트랩 스위치를 대칭시킨 구조를 통해 전원 전압 범위, 클럭의 로우(Low) 및 하이(High) 상태 전환을 위한 Bias 전압의 범위를 VDD로 유지하면서도, 입력 범위는 2*VDD로 확장시킬 수 있다.According to the above-described problem solving means of the present application, the power supply voltage range and the range of the bias voltage for switching the low and high states of the clock are maintained at V DD through a structure in which the conventional bootstrap switch is symmetrical. , the input range can be extended to 2*V DD .
전술한 본원의 과제 해결 수단에 의하면, 음의 전원 전압(-VDD)과 양의 전원 전압(VDD) 사이의 입력을 샘플링하는 과정에서 발생 가능한 body leakage 문제를 해결할 수 있다.According to the above-described problem solving means of the present application, it is possible to solve a body leakage problem that may occur in the process of sampling an input between the negative power supply voltage (-V DD ) and the positive power supply voltage (V DD ).
다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다.However, the effects obtainable herein are not limited to the above-described effects, and other effects may exist.
도 1은 종래의 부트스트랩 스위치(Bootstrapped switch)를 나타낸 도면이다.
도 2는 양전압 충전부, 음전압 충전부 및 메인 스위치를 포함하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.
도 3은 제1추가 스위치 및 제2추가 스위치를 포함하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.
도 4는 도 3에 도시된 샘플링 스위치의 제1커패시터와 제2커패시터에 시간의 흐름에 따라 충전되는 전압을 나타낸 그래프이다.
도 5는 제1클럭 발생 회로 및 제2클럭 발생 회로를 포함하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.
도 6은 제1스위치 및 제6스위치의 채널이 각각 제1커패시터와 제2커패시터의 탑 노드에 연결된 구조를 갖는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.
도 7은 도 6에 도시된 샘플링 스위치의 제1커패시터와 제2커패시터에 시간의 흐름에 따라 충전되는 전압을 나타낸 그래프이다.
도 8a 내지 도 8e는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 입출력 파형의 개형을 설명하기 위한 도면이다.
도 9는 소정의 입력 파형에 대응하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치와 종래의 부트스트랩 스위치(Bootstrapped switch)의 출력 파형을 비교하여 나타낸 도면이다.
도 10은 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 구동 방법에 대한 동작 흐름도이다.1 is a diagram illustrating a conventional bootstrap switch.
2 is a circuit diagram of a sampling switch for a high dynamic input range according to an embodiment of the present disclosure including a positive voltage charging unit, a negative voltage charging unit, and a main switch.
3 is a circuit diagram of a sampling switch for high dynamic input range according to an embodiment of the present disclosure including a first additional switch and a second additional switch.
FIG. 4 is a graph illustrating voltages charged over time in a first capacitor and a second capacitor of the sampling switch shown in FIG. 3 .
5 is a circuit diagram of a sampling switch for a high dynamic input range according to an embodiment of the present disclosure including a first clock generation circuit and a second clock generation circuit.
6 is a circuit diagram of a sampling switch for a high dynamic input range according to an embodiment of the present application in which the channels of the first switch and the sixth switch are connected to the top node of the first capacitor and the second capacitor, respectively.
FIG. 7 is a graph illustrating voltages charged over time in a first capacitor and a second capacitor of the sampling switch shown in FIG. 6 .
8A to 8E are diagrams for explaining the reformation of input/output waveforms of a sampling switch for a high dynamic input range according to an embodiment of the present application.
9 is a diagram illustrating a comparison of output waveforms of a sampling switch for a high dynamic input range according to an embodiment of the present application and a conventional bootstrap switch corresponding to a predetermined input waveform.
10 is a flowchart illustrating a method of driving a sampling switch for a high dynamic input range according to an embodiment of the present disclosure.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present application will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art to which the present application pertains can easily implement them. However, the present application may be implemented in several different forms and is not limited to the embodiments described herein. And in order to clearly explain the present application in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결" 또는 "간접적으로 연결"되어 있는 경우도 포함한다. Throughout this specification, when a part is said to be “connected” to another part, it is not only “directly connected” but also “electrically connected” or “indirectly connected” with another element interposed therebetween. "Including cases where
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout this specification, when it is said that a member is positioned "on", "on", "on", "under", "under", or "under" another member, this means that a member is located on the other member. It includes not only the case where they are in contact, but also the case where another member exists between two members.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout this specification, when a part "includes" a component, it means that other components may be further included, rather than excluding other components, unless otherwise stated.
본원은 높은 동적 입력 범위를 위한 샘플링 스위치 및 그의 구동 방법에 관한 것이다. 예를 들면, 본원은 음의 전원 전압을 충전하는 대칭 회로를 통해 음의 전원 전압부터 양의 전원 전압까지의 폭넓은 입력 범위에 대하여 동작 가능한 대칭형 부트스트랩(Symmetric Bootstrapped Switch) 스위치 및 그의 구동 방법에 관한 것이다.The present application relates to a sampling switch for a high dynamic input range and a method of driving the same. For example, the present application relates to a symmetric bootstrap switch switch capable of operating over a wide input range from a negative supply voltage to a positive supply voltage through a symmetric circuit for charging a negative supply voltage, and a method for driving the same. it's about
이하에서는, 먼저 상술한 도 1에 도시된 종래의 부트스트랩 스위치에 의할 때 발생하는 입력 범위에 대한 제한에 대하여 설명하고, 도 2 내지 도 7을 참조하여 본원에서 개시하는 높은 동적 입력 범위를 위한 샘플링 스위치(10)의 기능 및 동작에 대하여 상세히 서술하도록 한다.Hereinafter, the limitation on the input range generated by the conventional bootstrap switch shown in FIG. 1 will be described below, and for the high dynamic input range disclosed herein with reference to FIGS. 2 to 7 . The function and operation of the
구체적으로, 도 1에 도시된 종래의 부트스트랩 스위치는 샘플 모드에서 M2, M6가 켜지고, M1, M3, M4, M5가 꺼지게 되며, 이로 인해 C1 커패시터의 바텀 노드의 전압은 Vin과 같아지고, C1에 VDD가 충전되어 있는 상태이므로 C1 커패시터의 탑 노드의 전압은 Vin+VDD가 된다. 따라서, M0의 게이트-소스 전압차가 Vin과 무관하게 VDD로 유지되어 출력(Vout)이 입력 신호(Vin)를 샘플링하게 된다.Specifically, in the conventional bootstrap switch shown in FIG. 1 , in the sample mode, M 2 , M 6 is turned on, and M 1 , M 3 , M 4 , and M 5 are turned off, which results in the voltage of the bottom node of the C 1 capacitor. is equal to V in , and since V DD is charged in C 1 , the voltage at the top node of the C 1 capacitor becomes V in +V DD . Accordingly, the gate-source voltage difference of M 0 is maintained at V DD regardless of V in , so that the output V out samples the input signal V in .
반대로, 홀드 모드에서 도 1에 도시된 종래의 부트스트랩 스위치는 M2는 꺼지고 M5가 켜지게 된다. 또한, M3, M4가 켜지면서 X 노드가 접지(ground)가 되어 M1이 켜지고 M6가 꺼지게 된다. 따라서, C1 커패시터의 바텀 노드는 접지가 되고, 탑 노드의 전압은 VDD가 되어 C1 커패시터에 VDD가 충전된다. 또한, X 노드가 접지이므로 M0의 게이트-소스 전압차가 Vin에 관계없이 음수가 되어서 꺼지므로 이전의 값을 홀딩하게 된다.Conversely, in the hold mode, in the conventional bootstrap switch shown in FIG. 1 , M 2 is turned off and M 5 is turned on. In addition, as M 3 and M 4 are turned on, the X node becomes ground, so that M 1 is turned on and M 6 is turned off. Accordingly, the bottom node of the C 1 capacitor is grounded, and the voltage of the top node becomes V DD , so that the C 1 capacitor is charged with V DD . Also, since the X node is the ground, the gate-source voltage difference of M 0 becomes negative regardless of V in and turns off, so the previous value is held.
그러나, 홀드 모드에서 입력 신호(Vin)가 음의 값인 경우, X 노드가 접지일지라도 M0의 게이트-소스 전압차가 문턱값(Vth) 이상의 값이 될 수 있어 이전의 값을 홀딩하지 못하고 원하지 않는 값을 샘플링하게 될 수 있는 문제가 있다.However, in the hold mode, when the input signal (V in ) has a negative value, the gate-source voltage difference of M 0 may be greater than the threshold value (V th ) even if the X node is grounded. There is a problem that can lead to sampling values that do not exist.
도 2는 양전압 충전부, 음전압 충전부 및 메인 스위치를 포함하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.2 is a circuit diagram of a sampling switch for a high dynamic input range according to an embodiment of the present disclosure including a positive voltage charging unit, a negative voltage charging unit, and a main switch.
도 2를 참조하면, 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치(10)(이하, '샘플링 스위치(10)'라 한다.)는 양전압 충전부(110), 음전압 충전부(120) 및 메인 스위치(130)를 포함한다. 또한, 도 2를 참조하면, 메인 스위치(130)는 M0로 표시될 수 있다.2, the sampling switch 10 (hereinafter, referred to as 'sampling switch 10') for a high dynamic input range according to an embodiment of the present application is a positive
양전압 충전부(110)는 홀드(Hold) 모드에서 양의 전원 전압(VDD)을 충전하도록 구비되는 제1커패시터(C1)를 포함할 수 있다. 한편, 본원의 실시예에 관한 설명에서 전원 전압은 VDD로 표시될 수 있다.The positive
음전압 충전부(120)는 샘플(Sample) 모드에서 음의 전원 전압(-VDD)을 충전하도록 구비되는 제2커패시터(C2)를 포함할 수 있다.The negative
메인 스위치(130)는 샘플 모드에서 제1커패시터(C1)에 충전된 양의 전원 전압(VDD)에 의해 온(On)되어 입력 신호(Vin)를 샘플링할 수 있다. 또한, 메인 스위치(130)는 홀드 모드에서 제2커패시터(C2)에 충전된 음의 전원 전압(-VDD)에 의해 오프(Off)되어 입력 신호(Vin)를 홀딩할 수 있다.The
한편, 홀드 모드 및 샘플 모드와 관련하여, 샘플링 스위치(10)는 하이(High) 또는 로우(Low) 상태로 교번하여 전환되는 클럭 발생 회로(CK)를 포함할 수 있다. 이와 관련하여, 샘플링 스위치(10)는 클럭 발생 회로(CK)에 동기화되어 구동하며, 샘플 모드는 로우(Low) 상태의 클럭에 대응하고, 홀드 모드는 하이(High) 상태의 클럭에 대응하는 것일 수 있다.Meanwhile, in relation to the hold mode and the sample mode, the
다만, 클럭 발생 회로(CK)의 하이-로우 상태와 샘플링 스위치(10)의 샘플 모드-홀드 모드 사이의 조합은 본원의 구현예에 따라 전술한 설명과 반대로 구현될 수 있다. 예를 들어, 본원의 다른 실시예에 따르면, 클럭 발생 회로(CK)가 하이(High) 상태일 때 샘플링 스위치(10)가 샘플 모드로 동작하고, 클럭 발생 회로(CK)가 로우(Low) 상태일 때 샘플링 스위치(10)가 홀드 모드로 동작할 수 있으며, 이러한 본원의 다른 실시예는 도 2, 도 3, 도 5 및 도 6의 및 를 서로 맞바꾼 형태의 회로로 이해될 수 있다.However, the combination between the high-low state of the clock generation circuit CK and the sample mode-hold mode of the
도 1 및 도 2를 상호 비교하면, 종래의 부트스트랩 스위치(도 1) 대비 본원의 일 실시예에 따른 샘플링 스위치(도 2)는 종래의 부트스트랩 스위치의 메인 스위치가 홀드 모드에서 음의 입력 전압에 의해 온(On)되어 홀딩 동작이 아닌 샘플링 동작이 원치 않게 발생하는 문제를 해결하기 위하여, 제1커패시터(C1) 측 회로(즉, 양전압 충전부(110))를 대칭시켜 음의 전원 전압(-VDD)을 충전하는 제2커패시터(C2)를 회로 내에 추가로 포함하는 것을 확인할 수 있다.Comparing FIGS. 1 and 2 with each other, compared to the conventional bootstrap switch ( FIG. 1 ), the sampling switch ( FIG. 2 ) according to an exemplary embodiment of the present invention shows that the main switch of the conventional bootstrap switch has a negative input voltage in the hold mode. In order to solve the problem that the sampling operation, not the holding operation, occurs undesirably by being turned on by the It can be seen that the second capacitor (C 2 ) for charging (-V DD ) is additionally included in the circuit.
구체적으로, 도 2를 참조하면, 양전압 충전부(110)는 VDD/2 노드에 연결된 소스(Source), 제1커패시터(C1)의 탑 노드에 연결된 드레인(Drain) 및 메인 스위치(130)의 게이트(Gate)에 연결된 게이트(Gate)를 갖는 PMOS 트랜지스터인 제1스위치(M1)를 포함할 수 있다.Specifically, referring to FIG. 2 , the positive
또한, 양전압 충전부(110)는 제1커패시터(C1)의 탑 노드에 연결된 소스, 메인 스위치(130)의 게이트에 연결된 드레인 및 클럭 발생 회로(CK)에 연결된 게이트를 갖는 PMOS 트랜지스터인 제2스위치(M2)를 포함할 수 있다.In addition, the positive
또한, 양전압 충전부(110)는 -VDD/2 노드에 연결된 소스, 제1커패시터(C1)의 바텀 노드에 연결된 드레인 및 클럭 발생 회로(CK)에 연결된 게이트를 갖는 NMOS 트랜지스터인 제3스위치(M3)를 포함할 수 있다.In addition, the positive
또한, 양전압 충전부(110)는 제1커패시터(C1)의 바텀 노드에 연결된 소스, 메인 스위치(130)의 소스와 연결되고 입력 신호(Vin)가 인가되는 노드인 입력 노드에 연결된 드레인 및 메인 스위치(130)의 게이트에 연결된 게이트를 갖는 NMOS 트랜지스터인 제4스위치(M4)를 포함할 수 있다.In addition, the positive
또한, 도 2를 참조하면, 음전압 충전부(120)는 제2커패시터(C2)의 탑 노드에 연결된 소스, 메인 스위치(130)의 게이트에 연결된 드레인 및 클럭 발생 회로(CK)에 연결된 게이트를 갖는 NMOS 트랜지스터인 제5스위치(M5)를 포함할 수 있다.In addition, referring to FIG. 2 , the negative
또한, 음전압 충전부(120)는 -VDD/2 노드에 연결된 소스, 제2커패시터(C2)의 탑 노드에 연결된 드레인 및 메인 스위치(130)의 게이트에 연결된 게이트를 갖는 NMOS 트랜지스터인 제6스위치(M6)를 포함할 수 있다.In addition, the negative
또한, 음전압 충전부(120)는 제2커패시터(C2)의 바텀 노드에 연결된 소스, 메인 스위치(130)의 소스와 연결되고 입력 신호(Vin)가 인가되는 노드인 입력 노드에 연결된 드레인 및 메인 스위치(130)의 게이트에 연결된 게이트를 갖는 PMOS 트랜지스터인 제7스위치(M7)를 포함할 수 있다.In addition, the negative
또한, 음전압 충전부(120)는 VDD/2 노드에 연결된 소스, 제2커패시터(C2)의 바텀 노드에 연결된 드레인 및 클럭 발생 회로(CK)에 연결된 게이트를 갖는 PMOS 트랜지스터인 제8스위치(M8)를 포함할 수 있다.In addition, the negative
종합하면, 본원에서 개시하는 샘플링 스위치(10)는 홀드 모드에서 제1커패시터(C1)에 양의 전원 전압(VDD)을 충전하고, 이렇게 충전된 제1커패시터(C1)의 양의 전원 전압(VDD)은 샘플 모드에서 메인 스위치(130)의 게이트-소스에 가해져서 메인 스위치(130)를 온(On) 시키고, 반대로 샘플 모드에서 제2커패시터(C2)에 음의 전원 전압(-VDD)을 충전하고, 이렇게 충전된 제2커패시터(C2)의 음의 전원 전압(-VDD)은 홀드 모드에서 메인 스위치(130)의 게이트-소스에 가해져서 메인 스위치(130)를 오프(Off) 시킬 수 있다.In summary, the
달리 말해, 샘플링 스위치(10)는 양의 전원 전압(VDD)을 충전하는 제1커패시터(C1)와 음의 전원 전압(-VDD)을 충전하는 제2커패시터(C2)를 이용하여 두 커패시터의 탑 플레이트(탑 노드)가 입력 전압에서 각 커패시터에 충전된 전압만큼 부스팅(Boosting)되고, 부스팅된 전압이 클럭 발생 회로에 동기화 되어 메인 스위치(130)의 게이트 전압 측으로 공급됨으로써 입력 신호(Vin)의 크기와 관계없이 메인 스위치(130)의 게이트-소스 전압이 온(On) 일때는 양의 전원 전압(VDD)이고, 오프(Off)일 때는 음의 전원 전압(-VDD)이 가해지도록 동작할 수 있다.In other words, the
한편, 본원에서 개시하는 샘플링 스위치(10)는 아날로그-디지털 컨버터(Analog-to-Digital Converter, ADC)에 탑재된 모듈일 수 있다. 이와 관련하여, 본원에서 개시하는 높은 동적 입력 범위를 위한 샘플링 스위치를 포함하는 아날로그-디지털 컨버터(ADC)는 전술한 샘플링 스위치(10) 및 샘플링 스위치(10)에 의해 샘플링된 입력 신호에 대응하는 디지털 신호를 출력하기 위한 비교기를 포함할 수 있다. 예시적으로, 아날로그-디지털 컨버터(ADC)는 축차 비교형 ADC(SAR ADC)일 수 있으나, 이에만 한정되는 것은 아니고, 본원에서 개시하는 샘플링 스위치(10)는 Flash ADC 등 기 개발된 종래의 아날로그-디지털 컨버터뿐만 아니라, 향후 새롭되 개발되는 여러 ADC 회로 유형에 폭넓게 적용될 수 있다. 한편, 본원에서 개시하는 샘플링 스위치(10)는 입력 범위를 음의 전원 전압(-VDD)로부터 양의 전원 전압(VDD)까지 확장함으로써 상대적으로 전원 전압이 작아지는 추세인 저전력 ADC의 앞단에 보다 적합한 샘플링 회로로 동작할 수 있다.Meanwhile, the
다른 예로, 본원에서 개시하는 샘플링 스위치(10)는 Switched-capacitor filter에 탑재된 모듈일 수 있다.As another example, the
도 3은 제1추가 스위치 및 제2추가 스위치를 포함하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.3 is a circuit diagram of a sampling switch for high dynamic input range according to an embodiment of the present disclosure including a first additional switch and a second additional switch.
도 3을 참조하면, 양전압 충전부(110)는 VDD/2 노드 및 제1스위치(M1) 사이에, VDD/2 노드에 연결된 소스, 제1스위치(M1)의 소스에 연결된 드레인 및 클럭 발생 회로(CK)와 역방향으로 연결되는 게이트를 포함하는 PMOS 트랜지스터인 제1추가 스위치(M1')를 포함할 수 있다.Referring to FIG. 3 , the positive
또한, 도 3을 참조하면, 음전압 충전부(120)는 -VDD/2 노드 및 제6스위치(M6) 사이에, -VDD/2 노드에 연결된 소스, 제6스위치(M6)의 소스에 연결된 드레인 및 클럭 발생 회로(CK)와 역방향으로 연결되는 게이트를 포함하는 NMOS 트랜지스터인 제2추가 스위치(M6')를 포함할 수 있다.Also, referring to FIG. 3 , the negative
이와 관련하여, 도 2에 도시된 구조를 가지는 샘플링 스위치(10)는 샘플 모드에서, 큰 음의 입력(예를 들면, -VDD에 근접한 낮은 전압)이 인가될 때 제1커패시터(C1)의 탑 노드의 전압이 0V에 가까운 낮은 전압이 걸릴 수 있으므로 꺼져 있어야 하는 제1스위치(M1)가 켜지게 되는 문제가 발생할 수 있다.In this regard, the
이를 고려하여, 도 3에 도시된 샘플링 스위치(10)는 제1추가 스위치(M1') 및 제2추가 스위치(M6')를 회로 내에 추가로 배치하여 제1커패시터(C1)의 탑 노드의 전압이 낮을 때에도 제1스위치(M1)가 꺼지도록 하여 정상적인 샘플링 동작이 이루어지도록 할 수 있다. 제1스위치(M1)를 없애고 제1추가 스위치(M1')로 대체한다면 양의 전원 전압(VDD)에 가까운 입력 신호(Vin)에서 제1커패시터(C1)의 탑 노드의 전압이 2*VDD의 값에 가까워져 제1추가 스위치(M1')가 켜지는 문제가 발생할 수 있으므로 제1스위치(M1) 및 제1추가 스위치(M1')는 나란히 배치하여 상호 보완적인 역할을 수행하도록 설계할 수 있다.In consideration of this, the
또한, 제1추가 스위치(M1')는 제1커패시터(C1)의 탑 노드의 전압이 2*VDD까지 높아질 때, 제1스위치(M1) 및 제1추가 스위치(M1')의 드레인-소스에 가해지는 스트레스(Stress)를 완화하는 효과도 있으며, 마찬가지로, 제2추가 스위치(M6')는 제6스위치(M6)와 나란히 배치될 수 있다.In addition, the first additional switch (M 1 ' ) when the voltage of the top node of the first capacitor (C 1 ) increases to 2*V DD , the first switch (M 1 ) and the first additional switch (M 1 ' ) There is also an effect of alleviating the stress applied to the drain-source, and similarly, the second additional switch M 6 ′ may be disposed in parallel with the sixth switch M 6 .
본원의 일 실시예에 따르면, 클럭이 로우(Low) 상태인 샘플 모드에서 제1추가 스위치(M1') 및 제3스위치(M3)는 꺼지고, 제2추가 스위치(M6') 및 제8스위치(M8)는 켜지게 된다. 또한, 샘플 모드에서 제2스위치(M2)는 켜지고 제5스위치(M5)는 꺼지게 되는데 이로 인해 X 노드(즉, 메인 스위치(130)의 게이트 노드)의 전압이 높아져서 제4스위치(M4) 및 제6스위치(M6)가 켜지고, 제1스위치(M1) 및 제7스위치(M7)는 샘플 모드에서 꺼지게 된다. 이로 인해 샘플 모드에서 제1커패시터(C1)의 바텀 노드의 전압은 입력 신호(Vin)와 같아지게 되고 제1커패시터(C1)에 양의 전원 전압(VDD)이 충전되어 있으므로 제1커패시터(C1)의 탑 노드의 전압은 Vin+VDD가 된다.According to an embodiment of the present application, in the sample mode in which the clock is low (Low) state, the first additional switch (M 1 ′ ) and the third switch (M 3 ) are turned off, the second additional switch (M 6 ′ ) and the second 8 switch (M 8 ) is turned on. In addition, in the sample mode, the second switch (M 2 ) is turned on and the fifth switch (M 5 ) is turned off. Due to this, the voltage of the X node (ie, the gate node of the main switch 130 ) increases, so that the fourth switch (M 4 ) ) and the sixth switch (M 6 ) are turned on, and the first switch (M 1 ) and the seventh switch (M 7 ) are turned off in the sample mode. Due to this, in the sample mode, the voltage of the bottom node of the first capacitor C 1 becomes equal to the input signal V in , and since the positive power voltage V DD is charged in the first capacitor C 1 , the first The voltage at the top node of the capacitor C 1 becomes V in +V DD .
따라서, 메인 스위치(130)의 게이트-소스 전압차가 입력 신호(Vin)와 무관하게 양의 전원 전압(VDD)이 되어서 출력(Vout)이 입력 신호(Vin)를 샘플링하게 된다. 이 때, 제2커패시터(C2)의 탑 노드는 -VDD/2, 바텀 노드는 VDD/2에 연결되어 제2커패시터(C2)는 샘플 모드 동안 음의 전원 전압(-VDD)을 충전하게 된다.Accordingly, the gate-source voltage difference of the
또한, 클럭이 하이(High)인 홀드 모드에서 제2추가 스위치(M6') 및 제8스위치(M8)는 꺼지고, 제1추가 스위치(M1') 및 제3스위치(M3)는 켜진다. 또한, 제5스위치(M5)는 켜지고, 제2스위치(M2)는 꺼지게 되는데 이로 인해 X 노드의 전압이 낮아져 제4스위치(M4) 및 제6스위치(M6)가 꺼지고, 제1스위치(M1) 및 제7스위치(M7)는 홀드 모드에서 켜지게 된다. 또한, 이로 인해 홀드 모드에서 제2커패시터(C2)의 바텀 노드의 전압은 입력 신호(Vin)와 같아지게 되고, 제2커패시터(C2)에 음의 전원 전압(-VDD)이 충전되어 있으므로, 제2커패시터(C2)의 탑 노드의 전압은 Vin-VDD가 된다.In addition, in the hold mode in which the clock is high, the second additional switch M 6 ′ and the eighth switch M 8 are turned off, and the first additional switch M 1 ′ and the third switch M 3 are turns on In addition, the fifth switch (M 5 ) is turned on, the second switch (M 2 ) is turned off due to this lowering the voltage of the X node, the fourth switch (M 4 ) and the sixth switch (M 6 ) are turned off, the first The switch M 1 and the seventh switch M 7 are turned on in the hold mode. In addition, due to this, in the hold mode, the voltage of the bottom node of the second capacitor C 2 becomes equal to the input signal V in , and the negative power voltage (-V DD ) is charged to the second capacitor C 2 . Therefore, the voltage of the top node of the second capacitor (C 2 ) becomes V in -V DD .
따라서, 메인 스위치(130)의 게이트-소스 전압차가 입력 신호(Vin)에 관계없이 -VDD가 되어서 출력(Vout)이 입력 신호(Vin)를 홀딩하게 된다. 이 때, 제1커패시터(C1)의 탑 노드는 VDD/2, 바텀 노드는 -VDD/2에 연결되어 제1커패시터(C1)는 홀드 모드 동안 양의 전원 전압(VDD)을 충전하게 된다.Accordingly, the gate-source voltage difference of the
또한, 본원에서 개시하는 샘플링 스위치(10)는 종래의 부트스트랩 스위치가 양의 입력 범위에서만 잘 동작하는 것과 달리 양의 입력 범위 및 음의 입력 범위를 포함하는 전체 입력 범위(Full-scale input range)에 대하여 잘 동작하도록 동작점을 전체적으로 낮추기 위해 제1커패시터(C1) 또는 제2커패시터(C2)를 0V 및 VDD를 이용하여 충전하는 것이 아니라, -VDD/2와 VDD/2로 충전하도록 설계된 것일 수 있다.In addition, the
마찬가지로, 클럭 발생 회로(CK)는, 하이(High) 상태와 로우(Low) 상태가 커패시터를 충전하기 위한 전압에 맞추어 하이(High) 상태는 VDD/2의 전압값에 대응하고, 로우(Low) 상태는 -VDD/2의 전압값에 대응하도록 동작하도록 설계될 수 있다.Similarly, in the clock generation circuit CK, the high state and the low state correspond to the voltage for charging the capacitor, and the high state corresponds to the voltage value of V DD /2, and the low state corresponds to the voltage value of V DD /2. ) state can be designed to operate to correspond to a voltage value of -V DD /2.
도 4는 도 3에 도시된 샘플링 스위치의 제1커패시터와 제2커패시터에 시간의 흐름에 따라 충전되는 전압을 나타낸 그래프이다.FIG. 4 is a graph illustrating voltages charged over time in a first capacitor and a second capacitor of the sampling switch shown in FIG. 3 .
도 4를 참조하면, 도 3을 통해 설명한 본원의 일 실시예에 따른 샘플링 스위치(10)는 제1커패시터(C1) 및 제2커패시터(C2)에 충전된 전압이 제1스위치(M1) 및 제6스위치(M6)에서 발생하는 Body leakage에 의해 양의 전원 전압(VDD) 또는 음의 전원 전압(-VDD)을 지속적으로 유지하지 못하는 현상이 나타날 수 있다. 이와 관련하여 이하에서는 Body leakage를 개선하기 위한 body bias를 고려한 회로 구조를 설명하도록 한다.Referring to FIG. 4 , the
도 5는 제1클럭 발생 회로 및 제2클럭 발생 회로를 포함하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.5 is a circuit diagram of a sampling switch for a high dynamic input range according to an embodiment of the present disclosure including a first clock generation circuit and a second clock generation circuit.
도 5를 참조하면, 본원의 일 실시예에 따른 샘플링 스위치(10)는 제1스위치(M1)의 채널에 연결되어 하이(High) 상태에서 2*VDD를 인가하고, 로우(Low) 상태에서 VDD/2를 인가하는 제1클럭 발생 회로(CK)를 포함할 수 있다.Referring to FIG. 5 , the
또한, 도 5를 참조하면, 본원의 일 실시예에 따른 샘플링 스위치(10)는 제6스위치(M6)의 채널에 연결되어 하이(High) 상태에서 -VDD/2를 인가하고, 로우(Low) 상태에서 -2*VDD를 인가하는 제2클럭 발생 회로(CK)를 포함할 수 있다.In addition, referring to FIG. 5 , the
이와 관련하여, 제1클럭 발생 회로(CK) 및 제2클럭 발생 회로(CK)는 전술한 제1스위치(M1) 및 제6스위치(M6)의 Body leakage를 개선하면서도 홀드 모드에서 트랜지스터(스위치)의 문턱값(Vth)에 영향을 미치지 않도록 하이(High) 상태 및 로우(Low) 상태의 전압 값이 상술한 값들로 결정된 것일 수 있다.In this regard, the first clock generation circuit CK and the second clock generation circuit CK improve the body leakage of the above-described first switch M 1 and the sixth switch M 6 while improving the body leakage of the transistor ( In order not to affect the threshold value V th of the switch), voltage values of a high state and a low state may be determined as the above-described values.
도 6은 제1스위치 및 제6스위치의 채널이 각각 제1커패시터와 제2커패시터의 탑 노드에 연결된 구조를 갖는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 회로도이다.6 is a circuit diagram of a sampling switch for a high dynamic input range according to an embodiment of the present application in which the channels of the first switch and the sixth switch are connected to the top node of the first capacitor and the second capacitor, respectively.
도 6을 참조하면, 본원의 일 실시예에 따른 샘플링 스위치(10)는 제1스위치(M1)의 채널이 제1커패시터(C1)의 탑 노드와 연결되고, 제6스위치(M6)의 채널이 제2커패시터(C2)의 탑 노드와 연결될 수 있다. 이와 관련하여, 도 6에 도시된 샘플링 스위치(10)는 도 5에 도시된 본원의 샘플링 스위치(10) 대비 제1커패시터(C1) 또는 제2커패시터(C2)의 탑 플레이트의 전압을 이용하여 추가적인 클럭 발생 회로를 사용하지 않고도 Body leakage를 개선할 수 있다는 이점이 있다.Referring to FIG. 6 , in the
도 7은 도 6에 도시된 샘플링 스위치의 제1커패시터와 제2커패시터에 시간의 흐름에 따라 충전되는 전압을 나타낸 그래프이다.FIG. 7 is a graph illustrating voltages charged over time in a first capacitor and a second capacitor of the sampling switch shown in FIG. 6 .
도 7를 참조하면, 커패시터의 탑 플레이트 전압을 이용한 Body leakage의 개선을 통해 제1커패시터(C1) 및 제2커패시터(C2)에 충전된 전압이 도 4에 도시된 그래프와 다르게 양의 전원 전압(VDD) 또는 음의 전원 전압(-VDD)을 지속적으로 유지하는 것을 확인할 수 있다.Referring to FIG. 7 , through improvement of body leakage using the top plate voltage of the capacitor, the voltage charged in the first capacitor ( C 1 ) and the second capacitor ( C 2 ) is positive power differently from the graph shown in FIG. 4 . It can be seen that the voltage (V DD ) or the negative power supply voltage (-V DD ) is continuously maintained.
도 8a 내지 도 8e는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 입출력 파형의 개형을 설명하기 위한 도면이다.8A to 8E are diagrams for explaining the reformation of input/output waveforms of a sampling switch for a high dynamic input range according to an embodiment of the present application.
구체적으로, 도 8a는 입력 신호(Vin)의 개형을 나타내고, 도 8b는 클럭 발생 회로(CK)에 의해 인가되는 전압의 개형을 나타내고, 도 8c는 회로 내의 메인 스위치(130)의 게이트-소스 전압인 VGS을 나타내고, 도 8d는 VGS의 개형을 나타내고, 도 8e는 입력 신호(Vin) 및 샘플링 스위치(10)에 의한 샘플 앤 홀드 동작을 통해 입력 신호(Vin)로부터 도출되는 출력 신호(Vout)의 개형을 중첩하여 나타낸 것이다.Specifically, FIG. 8A shows the shape of the input signal V in , FIG. 8B shows the shape of the voltage applied by the clock generation circuit CK, and FIG. 8C shows the gate-source of the
도 8a 내지 도 8d를 참조하면, 본원에서 개시하는 샘플링 스위치(10)에 의할 때 음의 전원 전압(-VDD)에서 양의 전원 전압(VDD)까지의 전체 입력 전압 범위에서 메인 스위치(130)의 게이트-소스에 양의 전원 전압(VDD) 또는 음의 전원 전압(-VDD)이 일정하게 인가되는 것을 확인할 수 있다. 8A to 8D , when the
또한, 도 8e를 참조하면, 본원에서 개시하는 샘플링 스위치(10)에 의할 때 클럭 발생 회로와 동기화되어 메인 스위치(130)가 온(On)되면, 입력 신호(Vin)를 샘플링하고, 메인 스위치(130)가 오프(Off)되면, 입력 신호(Vin)를 홀딩하는 동작이 입력 신호(Vin)의 부호 내지 크기와 무관하게 원활하게 수행되는 것을 확인할 수 있다.In addition, referring to FIG. 8E , when the
도 9는 소정의 입력 파형에 대응하는 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치와 종래의 부트스트랩 스위치(Bootstrapped switch)의 출력 파형을 비교하여 나타낸 도면이다.9 is a diagram illustrating a comparison of output waveforms of a sampling switch for a high dynamic input range according to an embodiment of the present application and a conventional bootstrap switch corresponding to a predetermined input waveform.
도 9의 (a)는 주파수가 5 MHz이고, 진폭이 0.8 V인 입력 신호(Vin)의 파형을 나타내고, 도 9의 (b)는 샘플링 주파수가 100 MHz 일 때 종래의 부트스트랩(Bootstrapped) 스위치에 의한 출력 신호의 파형을 나타내고, 도 9의 (c)는 동일한 샘플링 주파수에서 본원에서 개시하는 샘플링 스위치(10)인 symmetric Bootstrapped switch의 출력 신호의 파형을 나타낸 것이다. Figure 9 (a) shows the waveform of the input signal (V in ) having a frequency of 5 MHz and an amplitude of 0.8 V, and Figure 9 (b) is a conventional bootstrap when the sampling frequency is 100 MHz. The waveform of the output signal by the switch is shown, and FIG. 9(c) shows the waveform of the output signal of the symmetric bootstrap switch, which is the
도 9를 참조하면, 종래의 부트스트랩(Bootstrapped) 스위치는 메인 스위치의 문턱값(threshold voltage)의 크기 보다 작은 음의 입력전압에 대해 홀딩 동작을 제대로 수행하지 못하고 홀드 모드임에도 입력 신호(Vin)를 샘플링하는 반면, 본원에서 개시하는 샘플링 스위치(10)는 음의 입력 전압 전체에 대하여 정상적으로 홀딩 동작을 수행할 수 있음을 확인할 수 있다.9, the conventional bootstrap switch does not properly perform a holding operation for a negative input voltage smaller than the threshold voltage of the main switch, and even in the hold mode, the input signal (V in ) On the other hand, it can be seen that the
이하에서는 상기에 자세히 설명된 내용을 기반으로, 본원의 동작 흐름을 간단히 살펴보기로 한다.Hereinafter, based on the details described above, the operation flow of the present application will be briefly reviewed.
도 10은 본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 구동 방법에 대한 동작 흐름도이다.10 is a flowchart illustrating a method of driving a sampling switch for a high dynamic input range according to an embodiment of the present disclosure.
도 10에 도시된 높은 동적 입력 범위를 위한 샘플링 스위치의 구동 방법은 앞서 설명된 샘플링 스위치(10)에 의하여 수행될 수 있다. 따라서, 이하 생략된 내용이라고 하더라도 샘플링 스위치(10)에 대하여 설명된 내용은 도 10에 대한 설명에도 동일하게 적용될 수 있다.The method of driving the sampling switch for a high dynamic input range shown in FIG. 10 may be performed by the
도 10을 참조하면, 단계 S11에서 메인 스위치(130)는 제1커패시터(C1)에 충전된 양의 전원 전압(VDD)에 의해 온(On)되어 입력 신호(Vin)를 샘플링할 수 있다.Referring to FIG. 10 , in step S11 , the
또한, 단계 S12에서 음전압 충전부(120)는 제2커패시터(C2)에 음의 전원 전압(-VDD)을 충전할 수 있다.Also, in step S12 , the negative
참고로, 단계 S11 및 단계 S12는 샘플링 스위치(10)가 샘플 모드(Sample mode)인 상태에서 수행되는 프로세스일 수 있다.For reference, steps S11 and S12 may be processes performed in a state in which the
다음으로, 단계 S21에서 양전압 충전부(110)는 제1커패시터(C1)에 양의 전원 전압(VDD)을 충전할 수 있다.Next, in step S21 , the positive
또한, 단계 S22에서 메인 스위치(130)는 제2커패시터(C2)에 충전된 음의 전원 전압(-VDD)에 의해 오프(Off)되어 입력 신호를 홀딩할 수 있다.In addition, in step S22 , the
참고로, 단계 S21 및 단계 S22는 샘플링 스위치(10)가 홀드 모드(Hold mode)인 상태에서 수행되는 프로세스일 수 있다.For reference, steps S21 and S22 may be processes performed in a state in which the
상술한 설명에서, 단계 S11 내지 S22는 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.In the above description, steps S11 to S22 may be further divided into additional steps or combined into fewer steps, according to an embodiment of the present application. In addition, some steps may be omitted if necessary, and the order between the steps may be changed.
본원의 일 실시예에 따른 높은 동적 입력 범위를 위한 샘플링 스위치의 구동 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method of driving a sampling switch for a high dynamic input range according to an embodiment of the present application may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the present invention, or may be known and available to those skilled in the art of computer software. Examples of the computer-readable recording medium include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic such as floppy disks. - includes magneto-optical media, and hardware devices specially configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those generated by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.
또한, 전술한 높은 동적 입력 범위를 위한 샘플링 스위치의 구동 방법은 기록 매체에 저장되는 컴퓨터에 의해 실행되는 컴퓨터 프로그램 또는 애플리케이션의 형태로도 구현될 수 있다.In addition, the above-described method of driving a sampling switch for a high dynamic input range may be implemented in the form of a computer program or application executed by a computer stored in a recording medium.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The foregoing description of the present application is for illustration, and those of ordinary skill in the art to which the present application pertains will understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present application. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. For example, each component described as a single type may be implemented in a dispersed form, and likewise components described as distributed may be implemented in a combined form.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present application is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present application.
10: 높은 동적 입력 범위를 위한 샘플링 스위치
110: 양전압 충전부
120: 음전압 충전부
130: 메인 스위치10: Sampling switch for high dynamic input range
110: positive voltage charging unit
120: negative voltage charging unit
130: main switch
Claims (9)
홀드 모드에서 양의 전원 전압을 충전하도록 구비되는 제1커패시터를 포함하는 양전압 충전부;
샘플 모드에서 음의 전원 전압을 충전하도록 구비되는 제2커패시터를 포함하는 음전압 충전부; 및
상기 샘플 모드에서 상기 제1커패시터에 충전된 상기 양의 전원 전압에 의해 온(On)되어 입력 신호를 샘플링하고, 상기 홀드 모드에서 상기 제2커패시터에 충전된 상기 음의 전원 전압에 의해 오프(Off)되어 상기 입력 신호를 홀딩하는 메인 스위치,
를 포함하는, 샘플링 스위치.A sampling switch for high dynamic input range, comprising:
a positive voltage charging unit including a first capacitor configured to charge a positive power voltage in a hold mode;
a negative voltage charging unit including a second capacitor configured to charge a negative power voltage in the sample mode; and
In the sample mode, it is turned on by the positive power voltage charged in the first capacitor to sample an input signal, and in the hold mode, it is turned off by the negative power voltage charged in the second capacitor. ) to hold the input signal, the main switch,
Including, sampling switch.
하이(High) 또는 로우(Low) 상태로 교번하여 전환되는 클럭 발생 회로,
를 더 포함하고,
상기 샘플링 스위치는 상기 클럭 발생 회로에 동기화되어 구동하되,
상기 샘플 모드는 상기 로우(Low) 상태의 클럭에 대응하고, 상기 홀드 모드는 상기 하이(High) 상태의 클럭에 대응하는 것인, 샘플링 스위치.According to claim 1,
A clock generator circuit that alternately switches to a High or Low state;
further comprising,
The sampling switch is driven in synchronization with the clock generation circuit,
wherein the sample mode corresponds to the low-state clock, and the hold mode corresponds to the high-state clock.
상기 양의 전원 전압은 VDD이고, 상기 음의 전원 전압은 -VDD이되,
상기 양전압 충전부는,
상기 양의 전원 전압의 절반에 해당하는 전압값에 대응하는 VDD/2 노드에 연결된 소스, 상기 제1커패시터의 탑 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 PMOS 트랜지스터인 제1스위치;
상기 제1커패시터의 탑 노드에 연결된 소스, 상기 메인 스위치의 게이트에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 PMOS 트랜지스터인 제2스위치;
상기 음의 전원 전압의 절반에 해당하는 전압값에 대응하는 -VDD/2 노드에 연결된 소스, 상기 제1커패시터의 바텀 노드에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 NMOS 트랜지스터인 제3스위치; 및
상기 제1커패시터의 바텀 노드에 연결된 소스, 상기 메인 스위치의 소스와 연결되고 상기 입력 신호가 인가되는 노드인 입력 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 NMOS 트랜지스터인 제4스위치,
를 포함하는 것인, 샘플링 스위치..3. The method of claim 2,
The positive power supply voltage is V DD , and the negative power supply voltage is -V DD ,
The positive voltage charging unit,
A first PMOS transistor having a source connected to a V DD /2 node corresponding to a voltage value corresponding to half of the positive power supply voltage, a drain connected to the top node of the first capacitor, and a gate connected to the gate of the main switch switch;
a second switch which is a PMOS transistor having a source connected to the top node of the first capacitor, a drain connected to a gate of the main switch, and a gate connected to the clock generating circuit;
A third NMOS transistor having a source connected to a -V DD /2 node corresponding to a voltage value corresponding to half of the negative power supply voltage, a drain connected to the bottom node of the first capacitor, and a gate connected to the clock generation circuit switch; and
A fourth switch which is an NMOS transistor having a source connected to the bottom node of the first capacitor, a drain connected to an input node connected to the source of the main switch and to which the input signal is applied, and a gate connected to the gate of the main switch;
A sampling switch comprising a..
상기 음전압 충전부는,
상기 제2커패시터의 탑 노드에 연결된 소스, 상기 메인 스위치의 게이트에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 NMOS 트랜지스터인 제5스위치;
-VDD/2 노드에 연결된 소스, 상기 제2커패시터의 탑 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 NMOS 트랜지스터인 제6스위치;
상기 제2커패시터의 바텀 노드에 연결된 소스, 상기 메인 스위치의 소스와 연결되고 상기 입력 신호가 인가되는 노드인 입력 노드에 연결된 드레인 및 상기 메인 스위치의 게이트에 연결된 게이트를 갖는 PMOS 트랜지스터인 제7스위치; 및
VDD/2 노드에 연결된 소스, 상기 제2커패시터의 바텀 노드에 연결된 드레인 및 상기 클럭 발생 회로에 연결된 게이트를 갖는 PMOS 트랜지스터인 제8스위치,
를 포함하는 것인, 샘플링 스위치.4. The method of claim 3,
The negative voltage charging unit,
a fifth switch which is an NMOS transistor having a source connected to the top node of the second capacitor, a drain connected to a gate of the main switch, and a gate connected to the clock generation circuit;
a sixth switch that is an NMOS transistor having a source connected to a -V DD /2 node, a drain connected to the top node of the second capacitor, and a gate connected to the gate of the main switch;
a seventh switch which is a PMOS transistor having a source connected to a bottom node of the second capacitor, a drain connected to an input node connected to a source of the main switch and to which the input signal is applied, and a gate connected to a gate of the main switch; and
an eighth switch which is a PMOS transistor having a source connected to a V DD /2 node, a drain connected to the bottom node of the second capacitor, and a gate connected to the clock generation circuit;
A sampling switch comprising a.
상기 VDD/2 노드 및 상기 제1스위치 사이에 상기 VDD/2 노드에 연결된 소스, 상기 제1스위치의 소스에 연결된 드레인 및 상기 클럭 발생 회로와 역방향으로 연결되는 게이트를 포함하는 PMOS 트랜지스터인 제1추가 스위치; 및
상기 -VDD/2 노드 및 상기 제6스위치 사이에 상기 -VDD/2 노드에 연결된 소스, 상기 제6스위치의 소스에 연결된 드레인 및 상기 클럭 발생 회로와 역방향으로 연결되는 게이트를 포함하는 NMOS 트랜지스터인 제2추가 스위치,
를 더 포함하는 것인, 샘플링 스위치.5. The method of claim 4,
A first PMOS transistor comprising a source connected to the V DD /2 node between the V DD / 2 node and the first switch, a drain connected to the source of the first switch, and a gate connected in a reverse direction to the clock generation circuit. 1 additional switch; and
An NMOS transistor comprising a source connected to the -V DD /2 node between the -V DD / 2 node and the sixth switch, a drain connected to the source of the sixth switch, and a gate connected in a reverse direction to the clock generation circuit a second additional switch, which is
Which will further include, the sampling switch.
상기 제1스위치의 채널에 연결되어 하이(High) 상태에서 2*VDD를 인가하고, 로우(Low) 상태에서 VDD/2를 인가하는 제1클럭 발생 회로; 및
상기 제6스위치의 채널에 연결되어 하이(High) 상태에서 -VDD/2를 인가하고, 로우(Low) 상태에서 -2*VDD를 인가하는 제2클럭 발생 회로,
를 더 포함하는 것인, 샘플링 스위치.5. The method of claim 4,
a first clock generation circuit connected to the channel of the first switch to apply 2*V DD in a high state and V DD /2 in a low state; and
a second clock generation circuit connected to the channel of the sixth switch to apply -V DD /2 in a high state and -2*V DD in a low state;
Which will further include, the sampling switch.
상기 제1스위치의 채널이 상기 제1커패시터의 탑 노드와 연결되고,
상기 제6스위치의 채널이 상기 제2커패시터의 탑 노드와 연결되는 것을 특징으로 하는, 샘플링 스위치.5. The method of claim 4,
a channel of the first switch is connected to a top node of the first capacitor,
Sampling switch, characterized in that the channel of the sixth switch is connected to the top node of the second capacitor.
상기 샘플링 스위치는,
양의 전원 전압을 충전하도록 구비되는 제1커패시터를 포함하는 양전압 충전부, 음의 전원 전압을 충전하도록 구비되는 제2커패시터를 포함하는 음전압 충전부 및 메인 스위치를 포함하고,
(a) 샘플 모드에서 상기 음전압 충전부가 상기 제2커패시터에 상기 음의 전원 전압을 충전하고, 상기 제1커패시터에 충전된 상기 양의 전원 전압에 의해 상기 메인 스위치가 온(On)되어 입력 신호를 샘플링하는 단계; 및
(b) 홀드 모드에서 상기 양전압 충전부가 상기 제1커패시터에 상기 양의 전원 전압을 충전하고, 상기 제2커패시터에 충전된 상기 음의 전원 전압에 의해 상기 메인 스위치가 오프(Off)되어 상기 입력 신호를 홀딩하는 단계,
를 포함하는, 구동 방법.A method of driving a sampling switch for a high dynamic input range, comprising:
The sampling switch is
A positive voltage charging unit including a first capacitor provided to charge a positive power supply voltage, a negative voltage charging unit including a second capacitor provided to charge a negative power supply voltage, and a main switch,
(a) In the sample mode, the negative voltage charging unit charges the negative power voltage to the second capacitor, and the main switch is turned on by the positive power voltage charged to the first capacitor to turn on an input signal sampling; and
(b) in the hold mode, the positive voltage charging unit charges the positive power voltage to the first capacitor, and the main switch is turned off by the negative power voltage charged in the second capacitor to turn off the input holding the signal,
Including, a driving method.
제1항 내지 제7항 중 어느 한 항에 따른 샘플링 스위치;
상기 샘플링 스위치에 의해 샘플링된 입력 신호에 대응하는 디지털 신호를 출력하기 위한 비교기,
를 포함하는, 아날로그-디지털 컨버터.An analog-to-digital converter comprising a sampling switch for high dynamic input range, comprising:
A sampling switch according to any one of claims 1 to 7;
a comparator for outputting a digital signal corresponding to the input signal sampled by the sampling switch;
Including, analog-to-digital converter.
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KR20190060755A (en) * | 2016-10-11 | 2019-06-03 | 마이크로칩 테크놀로지 인코포레이티드 | High-Voltage Bootstrap Sampling Circuit |
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2021
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