KR101746064B1

KR101746064B1 - Successive approximation register analog to digital converter

Info

Publication number: KR101746064B1
Application number: KR1020160078990A
Authority: KR
Inventors: 장영찬; 손지수
Original assignee: 금오공과대학교 산학협력단
Priority date: 2016-06-24
Filing date: 2016-06-24
Publication date: 2017-06-12

Abstract

본 발명은 축차 근사형 AD 변환기를 개시하며, 비교기에 인가되는 출력 전압으로 인한 비교기의 성능 저하를 개선하기 위하여, 복수의 커패시터를 포함하는 커패시터 어레이 및 복수의 스위치부를 포함하는 스위치 어레이를 포함하고, 외부에서 입력되는 제1 아날로그 입력 전압, 일정한 크기로 입력되는 제2 아날로그 입력 전압, 출력 범위를 설정하는 제1 및 제2 기준 전압 및 공통 전압 중 하나 이상을 제1 제어 신호, 제2 제어 신호 및 샘플 신호에 대응하여 상기 커패시터 어레이에 인가함으로써 제1 및 제2 출력 전압을 출력하는 커패시터형 DA 변환기; 비교기; 축차 근사형 로직부; 및 상기 제3 제어 신호를 수신하여 상기 제1 제어 신호를 생성하며, 상기 제1 및 제2 출력 전압의 레벨이 소정의 범위 내인 경우, 상기 제1 및 제2 출력 전압을 부스팅하는 상기 제1 제어 신호를 출력하는 부스팅 로직부; 를 포함한다. The present invention discloses a quadrature approximation type AD converter and includes a switch array including a capacitor array including a plurality of capacitors and a plurality of switch sections in order to improve the performance degradation of the comparator due to the output voltage applied to the comparator, A first control signal, a second control signal, and a second control signal, at least one of a first analog input voltage input from outside, a second analog input voltage input at a constant magnitude, first and second reference voltages for setting an output range, A capacitor type DA converter for outputting first and second output voltages by applying the analog signal to the capacitor array corresponding to the sample signal; A comparator; A sequential approximation logic portion; And a second control signal for boosting the first and second output voltages when the level of the first and second output voltages is within a predetermined range, A boosting logic unit for outputting a signal; .

Description

축차 근사형 AD 변환기{SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER}SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER [0002]

본 발명은 축차 근사형 AD 변환기에 관한 것으로서, 보다 상세하게는 내부 DA 변환기의 출력 전압을 부스팅하는 축차 근사형 AD 변환기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D-type approximate AD converter, and more particularly, to a D-type approximate AD converter for boosting an output voltage of an internal DA converter.

AD 변환기(Analog to Digital Converter)는 아날로그 입력 전압을 수신하여 이를 디지털 신호로 변환한다. 이러한 AD 변환기 중, 축차 근사형 AD 변환기(Successive Approximation Register Analog to Digital Converter)는 AD 변환시 하나의 비교기를 반복적으로 사용하는 구조를 갖는다. 축차 근사형 AD 변환기는 S/H 회로(Sample and Hold circuit) 및 MDAC(Multiplying Digital to Analog Converter)와 같은 아날로그 회로를 갖지 않기 때문에 간단한 구조를 갖는다. 따라서, 다른 AD 변환기와 비교하여 면적 및 전력 소모가 적다. 또한, 축차 근사형 AD 변환기는 전압 소모가 적어 저전압 회로에 적용하는 것이 용이한 장점이 있다.The AD converter (Analog to Digital Converter) receives the analog input voltage and converts it to a digital signal. Of these AD converters, the Successive Approximation Register Analog to Digital Converter (AD converter) has a structure in which one comparator is used repeatedly during AD conversion. The approximate AD converters have a simple structure because they do not have analog circuits such as S / H circuit (Sample and Hold circuit) and MDAC (Multiplying Digital to Analog Converter). Therefore, it has less area and power consumption than other AD converters. In addition, the approximation type AD converter has an advantage that it is easy to apply to a low voltage circuit because the voltage consumption is small.

축차 근사형 AD 변환기는 센서들의 출력 신호를 수신하여 디지털 신호로 변환할 수 있다. 일반적인 센서들은 단일 전압(Single Voltage)의 출력을 갖는다. 따라서, 센서의 출력 신호를 디지털 신호로 변환하는 축차 근사형 AD 변환기는 단일 입력(Single-ended input)의 구조를 가져야 한다.The approximate AD converters can receive the output signals of the sensors and convert them into digital signals. Typical sensors have a single voltage output. Therefore, the approximation type A / D converter for converting the output signal of the sensor into a digital signal must have a structure of a single-ended input.

그러나 축차 근사형 AD 변환기가 단일 입력으로 아날로그 입력 전압을 수신하는 경우 AD 변환기 내부의 DA 변환기 출력의 공통 모드 전압이 아날로그 입력 전압 레벨의 범위에 따라 달라지는 특성을 갖게 된다. 그리고 축차 근사형 AD 변환기에서 사용되는 비교기가 N형 일 때, 일정한 값보다 낮은 레벨의 공통 모드 전압이 입력되는 경우나 비교기가 P형 일 때, 일정한 값보다 높은 레벨의 공통 모드 전압이 입력되는 경우 비교기의 성능 저하가 발생한다. However, when the analog-to-digital converter receives analog input voltage as a single input, the common-mode voltage of the DA converter output inside the AD converter will vary depending on the range of the analog input voltage level. In the case where the comparator used in the approximation type A / D converter is N type, a common mode voltage lower than a certain value is input, or a common mode voltage higher than a certain value is input when the comparator is P type A performance degradation of the comparator occurs.

특히, N형 비교기의 경우, 비교기가 NMOS 트랜지스터를 통하여 비교할 전압을 입력받는다. 이 때, 비교기에 입력되는 DA 변환기의 출력 전압이 가지는 공통 모드 전압의 범위가 일정한 레벨 이하인 경우, 비교기의 비교 성능이 감속하게 된다. N형 비교기는 낮은 레벨의 입력 공통 모드 전압에서는 비교기의 포화 영역(Saturation region)에 동작점이 형성되지 못하므로 비교기의 전압이득을 확보하기 힘들다. 이러한 비교기의 성능 저하는 축차 근사형 AD 변환기의 성능 저하를 야기한다.In particular, in the case of an N-type comparator, the comparator receives a voltage to be compared via the NMOS transistor. At this time, when the range of the common mode voltage of the output voltage of the DA converter input to the comparator is equal to or lower than a predetermined level, the comparison performance of the comparator is decelerated. In the N-type comparator, the operation point is not formed in the saturation region of the comparator at the low-level input common mode voltage, so that it is difficult to obtain the voltage gain of the comparator. The performance degradation of these comparators causes performance degradation of the approximate AD converters.

종래에는 상기한 문제점을 해결하기 위하여 축차 근사형 AD 변환기가 단일 입력의 아날로그 입력 전압을 입력 받을 때, N형과 P형의 비교기를 사용하여 레일투레일(Rail-to-Rail)의 입력 범위를 가지는 비교기를 사용하였다. 그러나, 레일투레일 비교기를 사용하는 경우, 비교기의 두 입력단 사이에 발생하는 오프셋에 취약한 문제점이 있다.Conventionally, in order to solve the above problem, when the analog-to-digital converter of the approximation type receives a single-input analog input voltage, the input range of the rail-to- Were used. However, when a rail-to-rail comparator is used, there is a problem in that it is vulnerable to an offset occurring between two input terminals of the comparator.

따라서, 단일 입력 구조의 축차 근사형 AD 변환기에 있어서, 비교기의 구조를 변경하지 않으면서 아날로그 입력 전압의 레벨에 상관없이 비교기의 성능을 개선할 수 있는 축차 근사형 AD 변환기가 요구된다.Therefore, in the case of a single-input-stage, approximate-shift-type AD converter, a conversion approximation type AD converter capable of improving the performance of a comparator irrespective of the level of the analog input voltage without changing the structure of the comparator is required.

본 발명이 해결하고자 하는 과제는 축차 근사형 AD 변환기의 비교기의 구조를 변경하지 않으면서 비교기의 성능을 개선하는 것에 있다.SUMMARY OF THE INVENTION A problem to be solved by the present invention is to improve the performance of a comparator without changing the structure of a comparator of a successive approximation type AD converter.

본 발명이 해결하고자 하는 다른 과제는 축차 근사형 AD 변환기에 입력되는 아날로그 입력 전압의 레벨에 따른 비교기의 성능 저하를 완화하는 것에 있다.Another problem to be solved by the present invention is to mitigate performance degradation of the comparator according to the level of the analog input voltage input to the analog-to-digital converter.

상기한 과제를 해결하기 위하여 본 발명에 따른 축차 근사형 AD 변환기는 복수의 커패시터를 포함하는 커패시터 어레이 및 복수의 스위치부를 포함하는 스위치 어레이를 포함하고, 외부에서 입력되는 제1 아날로그 입력 전압, 일정한 크기로 입력되는 제2 아날로그 입력 전압, 출력 범위를 설정하는 제1 및 제2 기준 전압 및 공통 전압 중 하나 이상을 제1 제어 신호, 제2 제어 신호 및 샘플 신호에 대응하여 상기 커패시터 어레이에 인가함으로써 제1 및 제2 출력 전압을 출력하는 커패시터형 DA 변환기; 상기 제1 및 제2 출력 전압을 비교하여 비교 결과에 대한 비교 신호를 출력하는 비교기; 상기 비교신호에 대응하여 상기 커패시터 어레이에 인가되는 전압을 제어하기 위한 상기 제2 제어 신호 및 제3 제어 신호를 출력하고, 상기 제1 아날로그 입력 전압에 대한 DA 변환이 완료되면 디지털 출력 신호를 출력하는 축차 근사형 로직부; 및 상기 제3 제어 신호를 수신하여 상기 제1 제어 신호를 생성하며, 상기 제1 및 제2 출력 전압의 레벨이 소정의 범위 내인 경우, 상기 제1 및 제2 출력 전압을 부스팅하는 상기 제1 제어 신호를 출력하는 부스팅 로직부; 를 포함한다.According to an aspect of the present invention, there is provided a digital-to-analog converter having a capacitor array including a plurality of capacitors and a switch array including a plurality of switch units. The switch array includes a first analog input voltage, By applying at least one of a first analog input voltage, a second analog input voltage, and a first and second reference voltages and a common voltage for setting an output range to the capacitor array corresponding to the first control signal, the second control signal, 1 and a second output voltage; A comparator for comparing the first and second output voltages and outputting a comparison signal indicating a comparison result; And outputs the second control signal and the third control signal for controlling the voltage applied to the capacitor array corresponding to the comparison signal and outputs a digital output signal when the DA conversion for the first analog input voltage is completed A sequential approximation logic portion; And a second control signal for boosting the first and second output voltages when the level of the first and second output voltages is within a predetermined range, A boosting logic unit for outputting a signal; .

본 발명은 아날로그 입력 전압의 레벨에 따른 축차 근사형 AD 변환기의 비교기 성능 저하를 완화시킬 수 있다.The present invention can alleviate the performance degradation of the comparator of the approximation type AD converter according to the level of the analog input voltage.

또한, 본 발명은 축차 근사형 AD 변환기의 비교기의 구조를 변경하지 않으면서 비교기의 성능을 개선하여 축차 근사형 AD 변환기의 제작 비용을 절감하는 효과가 있다.Further, the present invention improves the performance of the comparator without changing the structure of the comparator of the approximation type AD converter, thereby reducing the production cost of the approximation type AD converter.

도 1은 본 발명의 축차 근사형 AD 변환기의 일 실시예를 나타내는 블록도이다.
도 2는 도 1의 축차 근사형 AD 변환기에 입력되는 제1 및 제2 아날로그 입력 전압 레벨의 범위를 나타내는 파형도이다.
도 3은 도 1의 축차 근사형 AD 변환기에 포함되는 커패시터형 DA 변환기를 상세하게 나타낸 회로도이다.
도 4는 도 1의 축차 근사형 AD 변환기에 포함되는 축차 근사형 로직부를 상세하게 나타낸 회로도이다
도 5는 도 1의 축차 근사형 AD 변환기에 사용되는 제어 신호에 따른 축차 근사형 로직부의 동작 상태를 나타내는 타이밍도이다.
도 6은 도 1의 축차 근사형 AD 변환기에 포함되는 부스팅 로직부를 상세하게 나타낸 회로도이다.
도 7은 도 1의 축차 근사형 AD 변환기에 포함되는 커패시터형 DA 변환기의 일부를 나타낸 회로도이다.
도면 8 내지 10은 제1 및 제2 출력 전압의 공통 모드 전압이 제1 기준 전압과 제2 기준 전압의 중간 값 이하로 출력되는 경우, 신호의 변환과정에 따라 커패시터 어레이에 인가되는 전압을 표현한 회로도이다.
도 11은 본 발명의 실시예에 대한 이해를 돕기 위하여 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 공통 모드 전압이 제1 전원 전압과 제2 전원 전압(1/2 VDD)보다 낮은 레벨로 수렴하지만 부스팅이 이루어 지지 않았을 경우를 표현한 회로도이다.
도 12는 도 1의 축차 근사형 AD 변환기에 포함되는 커패시터형 DA 변환기의 출력 파형을 나타낸 회로도이다.Fig. 1 is a block diagram showing an embodiment of the approximation type AD converter of the present invention.
Fig. 2 is a waveform diagram showing a range of first and second analog input voltage levels input to the approximation-type AD converter of Fig. 1. Fig.
Fig. 3 is a circuit diagram showing in detail a capacitor type DA converter included in the approximate-shift-type AD converter of Fig.
FIG. 4 is a circuit diagram showing in detail a sequence approximation logic unit included in the approximate-shift-type AD converter of FIG. 1
Fig. 5 is a timing chart showing the operation state of the approximate-sequence logic unit according to the control signal used in the approximate-shift-type AD converter of Fig. 1. Fig.
6 is a circuit diagram showing in detail the boosting logic included in the approximate-shift-type AD converter of FIG.
Fig. 7 is a circuit diagram showing a part of a capacitor type DA converter included in the approximation type AD converter of Fig. 1; Fig.
8 to 10 are circuit diagrams illustrating voltages applied to the capacitor arrays in accordance with a signal conversion process when the common mode voltages of the first and second output voltages are outputted below the intermediate value between the first reference voltage and the second reference voltage to be.
11 is a graph showing the relationship between the first and second output voltages VDAC + and VDAC- in the case where the common mode voltage of the first output voltage VDAC + and the second output voltage VDAC- It is a circuit diagram expressing the case where the convergence to the lower level is not performed but the boosting is not performed.
Fig. 12 is a circuit diagram showing an output waveform of a capacitor type DA converter included in the successive approximation type AD converter of Fig. 1; Fig.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the terminology used herein is for the purpose of description and should not be interpreted as limiting the scope of the present invention.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.The embodiments described in the present specification and the configurations shown in the drawings are preferred embodiments of the present invention and are not intended to represent all of the technical ideas of the present invention and thus various equivalents and modifications Can be.

도 1은 본 발명의 축차 근사형 AD 변환기의 일 실시예를 나타내는 블록도이다. 본 발명의 축차 근사형 AD 변환기는 10bit의 디지털 출력 신호를 생성하기 위한 축차 근사형 AD 변환기의 경우를 예로 든 것이다. 이하, 축차 근사형 AD 변환기의 구성과 기능은 10bit의 디지털 출력 신호 생성을 위한 구성과 기능을 예로 들어 설명한다.Fig. 1 is a block diagram showing an embodiment of the approximation type AD converter of the present invention. The approximate-shift-type AD converter of the present invention is an example of a case of a shift-approximation type AD converter for generating a 10-bit digital output signal. Hereinafter, the configuration and function of the approximate-shift-type AD converter will be described by taking a configuration and a function for 10-bit digital output signal generation as an example.

도 1을 참조하면, 본 발명에 따른 축차 근사형 AD 변환기는 커패시터형 DA 변환기(100), 비교기(200), 축차 근사형 로직부(300) 및 부스팅 로직부(400)를 포함한다.Referring to FIG. 1, the approximate AD converter according to the present invention includes a capacitor type DA converter 100, a comparator 200, a approximation logic unit 300, and a boosting logic unit 400.

커패시터형 DA 변환기(100)는 복수의 커패시터를 포함하는 커패시터 어레이 및 복수의 스위치부를 포함하는 스위치 어레이(130)를 포함하고, 외부에서 입력되는 제1 아날로그 입력 전압(Vip), 일정한 크기로 입력되는 제2 아날로그 입력 전압(Vin), 제1 기준 전압(VREF+), 제2 기준 전압(VREF-) 및 공통 전압(VCM) 중 하나 이상을 제1 제어 신호, 제2 제어 신호 및 샘플 신호(Sample)에 대응하여 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)을 출력한다. The capacitor type DA converter 100 includes a capacitor array including a plurality of capacitors and a switch array 130 including a plurality of switch units. The capacitor type DA converter 100 includes a first analog input voltage Vip input from the outside, A first control signal, a second control signal, and a sample signal (Sample) are supplied to at least one of the second analog input voltage Vin, the first reference voltage VREF +, the second reference voltage VREF- and the common voltage VCM, And outputs the first output voltage VDAC + and the second output voltage VDAC-.

커패시터형 DA 변환기(100)는 제1 아날로그 입력 전압(Vip) 및 제2 아날로그 입력 전압(Vin)과 제1 기준 전압(VREF+) 및 제2 기준 전압(VREF-)을 수신하고, 후술할 축차 근사형 로직부(300)로부터 제1 제어 신호를 수신하며, 부스팅 로직부(400)로부터 제2 제어 신호를 수신한다. 커패시터형 DA 변환기(100)는 수신된 전압들과 제어 신호들에 대응하여 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)을 출력하여 비교기(200)에 제공할 수 있다.The capacitor-type DA converter 100 receives the first analog input voltage Vip and the second analog input voltage Vin, the first reference voltage VREF + and the second reference voltage VREF-, Type logic unit 300 and receives a second control signal from the boosting logic unit 400. [ The capacitor type DA converter 100 may output the first output voltage VDAC + and the second output voltage VDAC- in response to the received voltages and control signals to the comparator 200.

이 때, 제1 기준 전압(VREF+)은 제1 전원 전압(VDD)과 같은 레벨의 전압을 가질 수 있고, 제2 기준 전압(VREF-)은 제2 전원 전압(VSS)과 같은 레벨의 전압을 가질 수 있다. 여기서 제1 기준 전압(VREF+)은 제2 기준 전압(VREF-) 보다 높은 레벨의 전압이다. 또한, 1/2 VDD는 제1 기준 전압(VREF+)과 제2 기준 전압(VREF-)의 중간 값을 의미할 수 있다. 예를 들어, 제1 기준 전압(VREF+)이 10V 이고 제2 기준 전압(VREF-)이 0V 인 경우, 1/2 VDD 는 5V를 의미할 수 있다. 각 기준 전압이 의미하는 전압 레벨은 축차 근사형 AD 변환기를 사용하는 환경에 따라 달리 설정될 수 있다.At this time, the first reference voltage VREF + may have the same level as the first power source voltage VDD and the second reference voltage VREF- may have the same level as the second power source voltage VSS Lt; / RTI > Here, the first reference voltage VREF + is a voltage higher than the second reference voltage VREF-. Further, 1/2 VDD may mean an intermediate value between the first reference voltage VREF + and the second reference voltage VREF-. For example, when the first reference voltage VREF + is 10V and the second reference voltage VREF- is 0V, 1/2 VDD may mean 5V. The voltage level, which each reference voltage means, can be set differently depending on the environment using the approximate AD converters.

이하 본 발명의 실시예에 따른 도면 및 수식에서 제1 기준 전압(VREF+)은 제1 전원 전압(VDD)로 구성되고, 제2 기준 전압(VREF-)은 제2 전원 전압(VSS)로 구성되는 것을 예로 들어 설명한다. Hereinafter, the first reference voltage VREF + and the second reference voltage VREF + are configured as a first power source voltage VDD and a second power source voltage VSS, respectively, according to an embodiment of the present invention. As an example.

축차 근사형 AD 변환기는 단일 전압(Single Voltage)의 출력을 갖기 위하여 단일 입력(Single-ended input)의 구조를 가질 수 있는데, 축차 근사형 AD 변환기에 입력되는 제1 아날로그 입력 전압(Vip)은 제2 내지 제1 기준 전압(VREF- 내지 VREF+)의 범위 내의 전압 레벨을 가질 수 있고, 제2 아날로그 입력 전압(Vin)은 제1 기준 전압(VREF+)과 제2 기준 전압(VREF-)의 중간 값(1/2 VDD)을 가질 수 있다.The analog-to-digital converter (ADC) has a structure of a single-ended input to have a single voltage output. The first analog input voltage Vip input to the analog-to- 2 to the first reference voltage VREF- to VREF +, and the second analog input voltage Vin may have a voltage level between the first reference voltage VREF + and the second reference voltage VREF- (1/2 VDD).

제1 제어 신호는 하기할 부스팅 로직부(400)가 생성하는 제어 신호를 의미하며, 제1 제어 신호는 부스팅 로직부(400)가 축차 근사형 로직부(300)에서 제공 받은 제3 제어 신호에 대응하여 생성되고, 커패시터형 DA 변환기(100)에 제공된다. 제2 제어 신호는 축차 근사형 로직부(300)가 생성하여 커패시터형 DA 변환기(100)에 제공하는 신호이다. 제1 내지 제3 제어 신호는 모두 디지털 신호이고, 하기할 스위치 어레이(130)에 포함되는 스위치 들의 턴 온과 턴 오프를 제어하기 위한 신호이다.The first control signal is a control signal generated by the boosting logic unit 400 to be generated and the first control signal is generated by the boosting logic unit 400 in response to the third control signal provided from the approximation logic unit 300 And is provided to the capacitor type DA converter 100. [ The second control signal is a signal generated by the approximation logic unit 300 and provided to the capacitor type DA converter 100. The first to third control signals are all digital signals, and are signals for controlling the turn-on and turn-off of the switches included in the switch array 130 to be performed.

그리고, 샘플 신호(Sample)는 축차 근사형 AD 변환기가 제1 아날로그 입력 전압(Vip) 및 제2 아날로그 입력 전압(Vin)을 입력 받고 AD 변환하는 과정에서 로우로 천이 되어 샘플링 및 변환과정이 진행중임을 알리는 신호이다.In addition, the sample signal (Sample) indicates that the approximation type AD converter receives the first analog input voltage (Vip) and the second analog input voltage (Vin) It is a signal.

도 2는 도 1의 축차 근사형 AD 변환기에 입력되는 제1 및 제2 아날로그 입력 전압 레벨의 범위를 나타내는 파형도이다. 상기한 제1 아날로그 입력 전압(Vip)과 제2 아날로그 입력 전압(Vin)의 전압 레벨의 범위는 도 2를 참조하여 설명될 수 있다. Fig. 2 is a waveform diagram showing a range of first and second analog input voltage levels input to the approximation-type AD converter of Fig. 1. Fig. The range of the voltage levels of the first analog input voltage Vip and the second analog input voltage Vin may be described with reference to FIG.

도 3은 도 1의 축차 근사형 AD 변환기에 포함되는 커패시터형 DA 변환기(100)를 상세하게 나타낸 회로도이다.FIG. 3 is a circuit diagram showing in detail the capacitor type DA converter 100 included in the approximate-shift-type AD converter of FIG.

도 3을 참조하면, 커패시터형 DA 변환기(100)는 커패시터 어레이 및 스위치 어레이(130)를 포함할 수 있다. Referring to FIG. 3, the capacitor type DA converter 100 may include a capacitor array and a switch array 130.

보다 상세하게, 커패시터형 DA 변환기(100)의 커패시터 어레이는 제1 출력 전압(VDAC+)을 생성하는 상부 커패시터 어레이(110)와 제2 출력 전압(VDAC-)을 생성하는 하부 커패시터 어레이(120)를 포함한다.More specifically, the capacitor array of the capacitor-type DA converter 100 includes an upper capacitor array 110 that generates a first output voltage VDAC + and a lower capacitor array 120 that generates a second output voltage VDAC- .

상부 커패시터 어레이(110)가 포함하는 커패시터들 각각은 제 1 출력 전압(VDAC+)과 연결되는 상판(top plate)과 제1 아날로그 입력 전압(Vip), 제1 기준 전압(VREF+), 제2 기준 전압(VREF-) 및 공통 전압(VCM)과 연결되는 하판(bottom plate)으로 구성될 수 있다. 또한, 하부 커패시터 어레이(120)가 포함하는 커패시터들 각각은 제 2 출력 전압(VDAC-)과 연결되는 상판(top plate)과 제2 아날로그 입력 전압(Vin), 제1 기준 전압(VREF+), 제2 기준 전압(VREF-) 및 공통 전압(VCM)과 연결되는 하판(bottom plate)으로 구성될 수 있다.Each of the capacitors included in the upper capacitor array 110 includes a top plate connected to the first output voltage VDAC + and a first reference voltage Vip, a first reference voltage VREF + (VREF-) and a bottom plate connected to the common voltage (VCM). Each of the capacitors included in the lower capacitor array 120 includes a top plate connected to the second output voltage VDAC-, a second analog input voltage Vin, a first reference voltage VREF + A reference voltage VREF- and a bottom plate connected to the common voltage VCM.

그리고, 상부 커패시터 어레이(110) 및 하부 커패시터 어레이(120)는 각각 디지털 출력 신호(Digital_Output)의 MSB(Most Significant Bit)의 값을 결정하는 MSB 커패시터부터 상기 디지털 출력 신호의 LSB(Least Significant Bit)의 값을 결정하는 LSB 커패시터까지 순서에 따라 병렬로 배열되는 복수의 커패시터를 포함한다. The upper capacitor array 110 and the lower capacitor array 120 are connected to an MSB capacitor for determining a value of a most significant bit (MSB) of a digital output signal (Digital_Output), an LSB (Least Significant Bit) Lt; RTI ID = 0.0 > LSB < / RTI >

이 때, 각각의 커패시터는 디지털과 아날로그의 변환에 있어서 전하를 차등적으로 분배하기 위하여 다른 크기의 커패시턴스를 가질 수 있다. 하나의 커패시터 어레이에서 제일 큰 커패시턴스를 가지는 커패시터를 MSB(Most Significant Bit) 커패시터라 할 때, 커패시턴스의 크기 순대로 MSB 커패시터, MSB-1 커패시터, MSB-2 커패시터, …, LSB+1 커패시터, LSB(Least Significant Bit) 커패시터로 볼 수 있다. 하나의 커패시터 어레이에서 MSB 커패시터부터 LSB+1 커패시터까지 병렬로 연결된 순서에 따라 그 커패시턴스의 크기가 반씩 줄어들 수 있다.At this time, each capacitor may have a capacitance of different magnitude in order to differentially distribute the charge in digital to analog conversion. When a capacitor having the largest capacitance in one capacitor array is called an MSB (Most Significant Bit) capacitor, the MSB capacitor, MSB-1 capacitor, MSB-2 capacitor, ... , LSB + 1 capacitors, and LSB (Least Significant Bit) capacitors. In one capacitor array, the capacitance can be reduced by half in order from the MSB capacitor to the LSB + 1 capacitor in parallel.

스위치 어레이(130)는 복수의 상부 스위치부(131) 및 복수의 하부 스위치부(132)를 포함하고, 복수의 상부 스위치부(131)는 각각 상부 커패시터 어레이(110)의 각 커패시터에 연결되고, 상기 복수의 하부 스위치부(132)는 각각 하부 커패시터 어레이(120)의 각 커패시터에 연결된다.The switch array 130 includes a plurality of upper switch portions 131 and a plurality of lower switch portions 132. The plurality of upper switch portions 131 are connected to respective capacitors of the upper capacitor array 110, The plurality of lower switch parts 132 are connected to respective capacitors of the lower capacitor array 120, respectively.

각각의 상부 스위치부(131)는 연결된 커패시터에 제1 기준 전압(VREF+)을 인가하기 위한 제1 스위치, 연결된 커패시터에 제2 기준 전압(VREF-)을 인가하기 위한 제2 스위치, 연결된 커패시터에 제1 아날로그 입력 전압(Vip)을 인가하기 위한 제3 스위치, 연결된 커패시터에 공통 전압(VCM)을 인가하기 위한 제4 스위치를 포함한다. 각각의 상부 스위치부(131)가 포함하는 제1 내지 제4 스위치는 제1 내지 제4 상부 스위치로 표현될 수 있다.Each of the upper switches 131 has a first switch for applying a first reference voltage VREF + to a connected capacitor, a second switch for applying a second reference voltage VREF- to a connected capacitor, A third switch for applying one analog input voltage Vip, and a fourth switch for applying a common voltage VCM to the connected capacitor. The first through fourth switches included in each upper switch unit 131 may be represented by first through fourth upper switches.

각각의 상기 하부 스위치부(132)는 연결된 커패시터에 제1 기준 전압(VREF+)을 인가하기 위한 제1 스위치, 연결된 커패시터에 제2 기준 전압(VREF-)을 인가하기 위한 제2 스위치, 연결된 커패시터에 제2 아날로그 입력 전압(Vin)을 인가하기 위한 제3 스위치, 연결된 커패시터에 공통 전압(VCM)을 인가하기 위한 제4 스위치를 포함한다. 각각의 하부 스위치부(132)가 포함하는 제1 내지 제4 스위치는 제1 내지 제4 하부 스위치로 표현될 수 있다. Each of the lower switch parts 132 includes a first switch for applying a first reference voltage VREF + to a connected capacitor, a second switch for applying a second reference voltage VREF- to a connected capacitor, A third switch for applying a second analog input voltage Vin, and a fourth switch for applying a common voltage VCM to the connected capacitor. The first to fourth switches included in each of the lower switch parts 132 may be represented by first to fourth lower switches.

그리고 제1 스위치 및 제2 스위치는 제1 제어 신호에 의하여 턴 온 또는 턴 오프가 제어되고, 제3 스위치는 샘플 신호(Sample)에 의하여 턴 온 또는 턴 오프가 제어되며, 제4 스위치는 제2 제어 신호에 의하여 턴 온 또는 턴 오프가 제어될 수 있다.The first switch and the second switch are controlled to be turned on or off by the first control signal and the third switch is controlled to be turned on or off by the sample signal Sample, The turn-on or turn-off can be controlled by the control signal.

축차 근사형 AD 변환기가 제1 아날로그 입력 전압(Vip) 및 제2 아날로그 입력 전압(Vin)을 디지털 신호로 변환하는 과정에서 아날로그 입력 전압을 샘플하고, 공통 전압 인가 후에 MSB 커패시터부터 LSB+1 커패시터까지 순차적으로 각 커패시터에 연결된 제1 내지 제4 스위치가 스위칭될 수 있다. 이 때, 제1 아날로그 입력 전압(Vip) 및 제2 아날로그 입력 전압(Vin)의 범위가 레일투레일 입력 범위 인 경우, MSB 커패시터부터 LSB+2 커패시터에 연결된 스위치가 스위칭하고, 제1 아날로그 입력 전압(Vip) 및 제2 아날로그 입력 전압(Vin) 의 범위가 레일투레일의 절반의 입력 범위인 경우, MSB-1 커패시터부터 LSB+1 커패시터에 연결된 스위치가 스위칭한다. 본 발명은 절반의 입력범위를 가지는 DA 변환기를 대상으로 하나, 하기할 출력 전압의 부스팅을 위해 MSB 커패시터에도 스위칭이 이루어 질 수 있다.The analog-to-digital converter approximates the analog input voltage in the process of converting the first analog input voltage Vip and the second analog input voltage Vin into a digital signal, and after the common voltage is applied, the MSB capacitor to the LSB + 1 capacitor The first to fourth switches connected to the respective capacitors can be sequentially switched. At this time, when the range of the first analog input voltage Vip and the second analog input voltage Vin is the rail-to-rail input range, the switches connected to the LSB + 2 capacitors switch from the MSB capacitors, The switch connected from the MSB-1 capacitor to the LSB + 1 capacitor switches when the range of the second analog input voltage Vip and the second analog input voltage Vin is half the rail-to-rail input range. The present invention is directed to a DA converter having a half input range, but may also be switched to an MSB capacitor for boosting the output voltage.

비교기(200)는 커패시터형 DA 변환기에서 생성된 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)을 수신하여 두 전압의 레벨을 비교하여 비교 신호(Comp_out)를 출력한다. 비교기는 P형 비교기와 N형 비교기가 사용될 수 있고, 본 발명에서 비교기(200)는 N형 비교기를 대상으로 한다.The comparator 200 receives the first output voltage VDAC + and the second output voltage VDAC- generated by the capacitor type DA converter, compares the levels of the two voltages, and outputs a comparison signal Comp_out. As the comparator, a P-type comparator and an N-type comparator may be used, and in the present invention, the comparator 200 is directed to an N-type comparator.

비교기(200)는 차동 프리앰프(Differential Pre-Amplifier, 미도시)를 포함할 수 있고, 비교기(200)는 수신된 제1 출력 전압(VDAC+)과 제2 출력 전압(VDAC-)을 비교한 결과를 증폭하여 비교 신호(Comp_out)로 출력할 수 있다. 예를 들어, 제1 출력 전압(VDAC+)이 제2 출력 전압(VDAC-)보다 높은 경우 비교기(200)는 비교 신호(Comp_out)로서 1을 출력하고, 제1 출력 전압(VDAC+)이 제2 출력 전압(VDAC-)보다 낮은 경우 비교기(200)는 비교 신호(Comp_out)로서 0을 출력할 수 있다.The comparator 200 may include a differential preamplifier (not shown), and the comparator 200 may compare the received first output voltage VDAC + with the second output voltage VDAC- And output it as a comparison signal Comp_out. For example, when the first output voltage VDAC + is higher than the second output voltage VDAC-, the comparator 200 outputs 1 as the comparison signal Comp_out and the first output voltage VDAC + The comparator 200 can output 0 as the comparison signal Comp_out if it is lower than the voltage VDAC-.

또한, 비교기(200)는 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)에 대한 비교가 완료될 때 마다 비교 동작의 완료를 알리는 유효 신호(valid)를 하기할 축차 근사형 로직부(300)에 전송할 수 있다.The comparator 200 compares the first output voltage VDAC + and the second output voltage VDAC- with each other when the comparison is completed, (300).

축차 근사형 로직부(300)는 비교신호(Comp_out)에 대응하여 커패시터형 DA 변환기(100)의 커패시터 어레이에 인가되는 전압을 제어하기 위한 제2 제어 신호 및 제3 제어 신호를 출력하고, 제1 아날로그 입력 전압(Vip)에 대한 모든 DA 변환이 완료되면 그 결과 값인 디지털 출력 신호(Digital_output)를 출력할 수 있다. The approximation logic unit 300 outputs a second control signal and a third control signal for controlling the voltage applied to the capacitor array of the capacitor type DA converter 100 corresponding to the comparison signal Comp_out, When all of the DA conversion for the analog input voltage Vip is completed, the digital output signal Digital_output can be output.

그리고, 커패시터형 DA 변환기(100)와 축차 근사형 로직부(300)에는 샘플 신호(Sample)가 입력될 수 있다. 샘플 신호(Sample)는 커패시터형 DA 변환기(100)의 각 커패시터에 전달됨으로써, 상부 커패시터 어레이(110)에 연결된 상부 스위치부(131) 및 하부 커패시터 어레이(120)에 연결된 하부 스위치부(132)의 제3 스위치에 입력되어 해당 커패시터에 제1 아날로그 입력 전압(Vip) 또는 제2 아날로그 입력 전압(Vin)의 인가 여부를 제어할 수 있다. 또한, 샘플 신호(Sample)는 축차 근사형 로직부(300)에 전달되어 하기할 제2 제어 신호의 생성에 이용될 수 있다.A sample signal (Sample) may be input to the capacitor-type DA converter 100 and the approximation logic unit 300. The sample signal Sample is transferred to each capacitor of the capacitor type DA converter 100 so that the upper switch part 131 connected to the upper capacitor array 110 and the lower switch part 132 connected to the lower capacitor array 120 And the third switch is used to control whether the first analog input voltage Vip or the second analog input voltage Vin is applied to the corresponding capacitor. In addition, the sample signal (Sample) may be used to generate the second control signal to be transmitted to the approximation logic unit 300.

축차 근사형 로직부(300)의 상세한 구성과 기능은 도 4를 참조하여 설명한다. 도 4는 축차 근사형 로직부(300)를 상세하게 나타낸 회로도이다.The detailed configuration and function of the approximation logic unit 300 will be described with reference to FIG. FIG. 4 is a circuit diagram showing the details of the approximation type logic unit 300.

도 4를 참조하면, 축차 근사형 로직부(300)는 시프트 레지스터(Shift Register, 310), 메모리(Memory, 320), 제어 로직(Control Logic, 330), 복수의 논리 게이트들(340) 및 가변 지연 라인(Variable Delay Line, 350)을 포함한다.Referring to FIG. 4, the approximation logic unit 300 includes a shift register 310, a memory 320, a control logic 330, a plurality of logic gates 340, And a delay line (Variable Delay Line) 350.

시프트 레지스터(310)와 메모리(320)는 복수의 플립 플롭(Flip Flop, F/F)을 포함할 수 있다. The shift register 310 and the memory 320 may include a plurality of flip flops (F / Fs).

시프트 레지스터(310)의 각 플립 플롭들은 비교기(200)의 비교 동작 완료를 알리는 유효(valid) 신호에 동기되어 동작을 수행함으로써 클록 신호(clk1 내지 clk10)를 메모리(320)에 순차적으로 제공할 수 있다. Each of the flip-flops of the shift register 310 may sequentially provide the clock signals clk1 to clk10 to the memory 320 by performing operations in synchronization with a valid signal indicating the completion of the comparison operation of the comparator 200 have.

메모리(320)는 시프트 레지스터(310)의 클록 신호(clk1 내지 clk10)에 동기되어 비교기(200)의 비교 신호(Comp_out)를 저장할 수 있고, 메모리(320)에 저장된 값을 이용하여 제3 제어 신호(Cp0 내지 Cp10, Cm0 내지 Cm10)를 생성할 수 있다.The memory 320 may store the comparison signal Comp_out of the comparator 200 in synchronization with the clock signals clk1 to clk10 of the shift register 310 and may output the third control signal (Cp0 to Cp10, Cm0 to Cm10).

제어 로직(330)은 메모리(320)에서 출력되는 제3 제어 신호 중 일부(Cp1)를 수신하여 제2 제어 신호 중 일부(S0)를 생성할 수 있다.The control logic 330 may receive a portion Cp1 of the third control signal output from the memory 320 to generate a portion S0 of the second control signal.

복수의 논리 게이트들(340)은 샘플 신호(Sample)와 클록 신호(clk1 내지 clk10)에 논리 연산을 통해 제2 제어 신호 중 나머지(S1 내지 S10)를 생성할 수 있다. 복수의 논리 게이트들(340)은 NOR 게이트로 구성될 수 있다.The plurality of logic gates 340 may generate the remaining one of the second control signals S1 through S10 by performing a logical operation on the sample signal Sample and the clock signals clk1 through clk10. The plurality of logic gates 340 may be configured as NOR gates.

가변 지연 라인(Variable Delay Line, 350)은 커패시터형 DA 변환기(100)의 커패시터 들이 완전히 안정화 되는 시간을 확보하기 위하여 유효(valid) 신호를 일정 시간 지연시킨다. 커패시터형 DA 변환기(100)의 커패시터의 커패시턴스 크기는 MSB 커패시터가 제일 크고, MSB-1, MSB-2 … 의 순서로 커패시턴스의 크기가 줄어들게 된다. 그리고 커패시턴스의 크기가 클수록 안정화를 위한 시간이 더 많이 요구되므로, 각 커패시턴스의 크기를 감안하여 유효(valid) 신호를 달리 지연시켜야 한다. 가변 지연 라인(350)은 커패시턴스의 크기를 고려하여 유효(valid) 신호를 다양한 시간으로 지연시킬 수 있다. The variable delay line 350 delays the valid signal for a certain time to secure the time for the capacitors of the capacitor type DA converter 100 to be fully stabilized. The capacitance of the capacitor of the capacitor type DA converter 100 is such that the MSB capacitor is the largest, and the capacitance of the MSB-1, MSB-2 ... The size of the capacitance is reduced. Since the larger the capacitance is, the longer the stabilization time is required, the valid signal must be delayed in consideration of the capacitance of each capacitance. The variable delay line 350 may delay the valid signal at various times in consideration of the magnitude of the capacitance.

여기서 제2 제어 신호(S0 내지 S10)는 커패시터형 DA 변환기(100)의 스위치 어레이(130)가 포함하는 제4 스위치에 전달되어, 해당 제4 스위치가 연결된 커패시터에 공통 전압(VCM)의 인가 여부를 제어한다.Here, the second control signals S0 to S10 are transmitted to the fourth switch included in the switch array 130 of the capacitor type DA converter 100, and whether the common voltage VCM is applied to the capacitor connected to the fourth switch .

제어 로직(330)은 샘플 신호(Sample)와 메모리(320)의 2번째 플립 플롭(322)에서 생성되는 제3 제어 신호(Cp1)를 수신하는 하나의 OR 게이트(331) 및 OR 게이트(331)의 출력과 클록 신호(clk10)를 수신하여 제2 제어 신호(S0)를 출력하는 하나의 NOR 게이트(332)를 포함한다. 여기서 제2 제어 신호(S0)는 NOR 게이트(332)로부터 출력되어 커패시터형 DA 변환기(100)가 포함하는 상부 커패시터 어레이(110) 및 하부 커패시터 어레이(120)의 MSB 커패시터에 연결된 제4 스위치에 전달되는 신호로 이해될 수 있다. The control logic 330 includes an OR gate 331 and an OR gate 331 for receiving the sample signal Sample and the third control signal Cp1 generated in the second flip flop 322 of the memory 320, And a NOR gate 332 receiving the clock signal clk10 and outputting the second control signal S0. The second control signal S0 is output from the NOR gate 332 to the fourth switch connected to the MSB capacitors of the upper capacitor array 110 and the lower capacitor array 120 included in the capacitor type DA converter 100 As shown in FIG.

다른 제2 제어 신호(S1 내지 S10)는 각각 대응되는 클록 신호(clk1 내지 clk10)와 샘플 신호(Sample)를 수신하는 복수의 논리 게이트들(340)을 통해 생성되어 커패시터형 DA 변환기(100)에 제공된다.The other second control signals S1 to S10 are generated through the plurality of logic gates 340 receiving the corresponding clock signals clk1 to clk10 and the sample signal Sample to be supplied to the capacitor type DA converter 100 / RTI >

도 5는 도 1의 축차 근사형 AD 변환기에 사용되는 제어 신호에 따른 축차 근사형 로직부(300)의 동작 상태를 나타내는 타이밍도이다.FIG. 5 is a timing chart showing an operation state of the approximate-sequence logic unit 300 according to the control signal used in the approximate AD converter of FIG.

제2 제어 신호(S1 내지 S10)는 각각 클록 신호(clk1 내지 clk10)와 샘플 신호(Sample)의 NOR 연산을 통하여 커패시터형 DA 변환기(100)에 출력된다. 그리고 제2 제어 신호(S0)는 메모리(320)의 2 번째 플립 플롭(322)에서 생성되는 제3 제어 신호(Cp1)에 따라서 변환 과정 동안 하이 또는 로우의 값을 가질 수 있다. The second control signals S1 to S10 are outputted to the capacitor type DA converter 100 through the NOR operation of the clock signals clk1 to clk10 and the sample signal Sample, respectively. And the second control signal S0 may have a value of high or low during the conversion process according to the third control signal Cp1 generated in the second flip flop 322 of the memory 320. [

보다 상세하게, 메모리(320)의 2 번째 플립 플롭(322)에서 생성되는 제3 제어 신호(Cp1)가 하이일 때, 제어 로직(330)에 의하여 제2 제어 신호(S0)는 로우로 천이되고, 메모리(320)의 2 번째 플립 플롭(322)에서 생성되는 제3 제어 신호(Cp1)가 로우일 때, 제2 제어 신호(S0)는 제어 로직(330)에 의하여 하이로 천이된다. More specifically, when the third control signal Cp1 generated in the second flip-flop 322 of the memory 320 is high, the second control signal SO is transitioned to low by the control logic 330 The second control signal S0 is transitioned high by the control logic 330 when the third control signal Cp1 generated in the second flip flop 322 of the memory 320 is low.

메모리(320)의 2 번째 플립 플롭(322)이란 메모리(320)에 포함된 복수의 플립 플롭 중 첫 번째 유효(valid) 신호에 대응하여 발생하는 클록 신호(clk1)를 수신하여 제어 신호(Cp1)를 생성하는 플립 플롭(322)을 의미한다 또한, 2번째 플립 플롭(322)은 메모리(320)의 플립 플롭들 중, 상부 커패시터 어레이(110)의 MSB-1 커패시터에 제2 기준 전압(VREF-) 또는 하부 커패시터 어레이(120)의 MSB-1 커패시터에 제1 기준 전압(VREF+)의 인가를 제어하기 위한 제3 제어 신호(Cp1)를 생성하는 플립 플롭으로 이해될 수 있다.The second flip-flop 322 of the memory 320 receives the clock signal clk1 generated in response to the first valid signal among the plurality of flip-flops included in the memory 320 and outputs the control signal Cp1, The second flip-flop 322 is connected to the MSB-1 capacitor of the upper capacitor array 110 among the flip-flops of the memory 320. The second reference voltage VREF- ) Or a third control signal (Cp1) for controlling the application of the first reference voltage (VREF +) to the MSB-1 capacitor of the lower capacitor array (120).

여기서 첫번 째 유효(valid) 신호란, 비교기(200)가 아날로그 입력 전압에 대해 한번의 비교를 끝낼 때마다 생성하는 유효(valid) 신호 중 첫 번째로 생성되는 신호를 의미할 수 있다Here, the first valid signal may mean the first generated signal among the valid signals generated each time the comparator 200 finishes a comparison with respect to the analog input voltage

부스팅 로직부(400)는 제3 신호(Cp0 내지 Cp10, Cm0 내지 Cm10)에 대응하여 상부 커패시터 어레이(110) 및 하부 커패시터 어레이(120)의 MSB 커패시터에 제1 기준 전압(VREFM+)이 인가되도록 하는 제1 제어 신호(Cp0-, Cm0+)를 출력함으로써 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)을 부스팅한다. The boosting logic unit 400 applies a first reference voltage VREFM + to the MSB capacitors of the upper capacitor array 110 and the lower capacitor array 120 corresponding to the third signals Cp0 to Cp10 and Cm0 to Cm10 And boosts the first output voltage VDAC + and the second output voltage VDAC- by outputting the first control signals Cp0- and Cm0 +.

도 6은 도 1의 축차 근사형 AD 변환기에 포함되는 부스팅 로직부(400)를 상세하게 나타낸 회로도이다.FIG. 6 is a circuit diagram showing the boosting logic unit 400 included in the approximate-shift-type AD converter of FIG. 1 in detail.

부스팅 로직부(400)는 논리 회로(410)를 포함한다. 논리 회로(410)는 제3 제어 신호 중 일부(Cp0, Cm0, Cp1)에 대응하여 상부 커패시터 어레이(110) 및 하부 커패시터 어레이(120)의 MSB 커패시터에 인가되는 전압을 제어하는 제1 제어 신호 중 일부(Cp0-, Cm0+)를 생성한다.Boosting logic portion 400 includes logic circuitry 410. The logic circuit 410 generates a first control signal for controlling a voltage applied to the MSB capacitors of the upper capacitor array 110 and the lower capacitor array 120 in response to a part of the third control signals Cp0, Cm0, and Cp1 (Cp0-, Cm0 +).

이 외에 부스팅 로직부(400)는 제3 제어 신호(Cp0, Cp1 내지 Cp10, Cm1 내지Cm10)에 대한 버퍼 역할을 수행하는 복수의 버퍼(401 내지 406)로 구성된 버퍼 어레이를 포함할 수 있다. 상기한 복수의 버퍼(401 내지 406)를 통해 제3 제어 신호(Cp0, Cp1 내지 Cp10, Cm1 내지 Cm10)는 제1 제어 신호(Cp0+, Cm0-, Cp1' 내지 Cp10', Cm1' 내지 Cm10')가 되어 커패시터형 DA 변환기(100)에 전달된다. In addition, the boosting logic unit 400 may include a buffer array composed of a plurality of buffers 401 to 406 serving as buffers for the third control signals Cp0, Cp1 to Cp10, and Cm1 to Cm10. The third control signals Cp0, Cp1 to Cp10 and Cm1 to Cm10 are input to the first control signals Cp0 +, Cm0-, Cp1 'to Cp10', Cm1 'to Cm10' through the plurality of buffers 401 to 406, And is transmitted to the capacitor-type DA converter 100.

여기서 제1 제어 신호(Cp0+)와 제1 제어 신호(Cp0-)는 각각 부스팅 로직부(400)에서 제3 제어 신호(Cp0)가 분리되어 생성된 것으로 볼 수 있다. 또한, 제1 제어 신호(Cm0+)와 제1 제어 신호(Cm0-)는 각각 부스팅 로직부(400)에서 제3 제어 신호(Cm0)가 분리되어 생성된 것으로 볼 수 있다.Here, the first control signal Cp0 + and the first control signal Cp0- may be regarded as being generated by separately separating the third control signal Cp0 from the boosting logic unit 400. [ It can be seen that the first control signal Cm0 + and the first control signal Cm0- are generated by separately separating the third control signal Cm0 from the boosting logic unit 400. [

논리 회로(410)는 2개의 OR게이트를 포함할 수 있는데, OR 게이트(411)는 제3 제어 신호(Cp0)와 제3 제어 신호(Cp1)을 입력으로 받아 OR 연산 후, 제1 제어 신호(Cp0-)를 커패시터형 DA 변환기(100)에 출력하고, OR 게이트(412)는 제3 제어 신호(Cm0)와 제3 제어 신호(Cp1)을 입력으로 받아 OR 연산 후, 제1 제어 신호(Cm0+)를 커패시터형 DA 변환기(100)에 출력한다.The OR gate 411 receives the third control signal Cp0 and the third control signal Cp1 as inputs and performs an OR operation on the OR gate 411 to generate a first control signal The OR gate 412 receives the third control signal Cm0 and the third control signal Cp1 as an input and outputs the first control signal Cm0 + Cp0- to the capacitor type DA converter 100. The OR gate 412 receives the first control signal Cm0 + To the capacitor-type DA converter 100. The capacitor-

도 6에 따르면, 제3 제어 신호(Cp1)가 하이로 입력 되는 경우, 제1 제어 신호(Cp0-)와 제1 제어 신호(Cm0+)가 OR 게이트(411, 412)에 의하여 하이로 출력되어 커패시터형 DA 변환부(100)에 출력되는 것을 알 수 있다. 6, when the third control signal Cp1 is high, the first control signal Cp0- and the first control signal Cm0 + are output as high by the OR gates 411 and 412, Type A / D converter 100, as shown in FIG.

부스팅 로직부(400)에서 제공하는 제1 제어 신호(Cp0+, Cp0-, Cm0+, Cm0-, Cp1` 내지 Cp10` 및 Cm1` 내지 Cm10`)가 커패시터형 DA 변환기(100)의 스위치를 제어하여 커패시터형 DA 변환기(100)의 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)를 부스팅하는 과정은 도 7을 통해 설명한다.The first control signals Cp0 +, Cp0-, Cm0 +, Cm0-, Cp1` through Cp10` and Cm1` through Cm10` provided by the boosting logic unit 400 control the switches of the capacitor type DA converter 100, The process of boosting the first output voltage VDAC + and the second output voltage VDAC- of the D / A converter 100 will be described with reference to FIG.

도 7은 도 1의 축차 근사형 AD 변환기가 포함하는 커패시터형 DA 변환기(100)가 포함하는 커패시터와 스위치 중 일부를 나타낸 회로도이다.7 is a circuit diagram showing a part of a capacitor and a switch included in the capacitor type DA converter 100 included in the approximate-shift-type AD converter of FIG.

도 7을 참조하면, 커패시터형 DA 변환기(100)는 상부 커패시터 어레이(110)와 상부 스위치부(131), 하부 커패시터 어레이(120)와 하부 스위치부(132)를 포함하고, 각각의 상부 스위치부(131)는 제1 내지 제4 스위치(131a 내지 131d, 131e 내지 132g)를 포함하고, 각각의 하부 스위치부(132)는 제1 내지 제4 스위치(132a 내지 132d, 132e 내지 132h)를 포함한다. 설명의 편의상 미도시된 커패시터와 스위치에 대해선 설명은 생략한다.7, the capacitor type DA converter 100 includes an upper capacitor array 110, an upper switch unit 131, a lower capacitor array 120, and a lower switch unit 132, The switch 131 includes first to fourth switches 131a to 131d and 131e to 132g and each of the lower switch portions 132 includes first to fourth switches 132a to 132d and 132e to 132h . Description of capacitors and switches not shown will be omitted for convenience of explanation.

상부 커패시터 어레이(110)의 MSB 커패시터(111)의 하판에는 MSB 커패시터(111)에 제1 기준 전압(VREF+)의 인가를 제어하는 제1 스위치(131a), 제2 기준전압(VREF-)의 인가를 제어하는 제2 스위치(131b), 제1 아날로그 입력 전압(Vip)의 인가를 제어하는 제3 스위치(131c), 공통 전압(VCM)의 인가를 제어하는 제4 스위치(131d)가 연결될 수 있다.The lower plate of the MSB capacitor 111 of the upper capacitor array 110 is provided with a first switch 131a for controlling the application of the first reference voltage VREF + to the MSB capacitor 111, a second switch 131a for applying the second reference voltage VREF- A third switch 131c for controlling the application of the first analog input voltage Vip and a fourth switch 131d for controlling the application of the common voltage VCM may be connected .

그리고, 제1 스위치(131a)의 턴 온과 턴 오프는 제1 제어 신호(Cm0+)에 의하여 제어되고, 제2 스위치(131b) 의 턴 온과 턴 오프는 제1 제어 신호(Cp0+)에 의하여 제어되며, 제3 스위치(131c)의 턴 온과 턴 오프는 샘플 신호(Sample)에 의하여 제어되고, 제4 스위치(131d)의 턴 온과 턴 오프는 제2 제어 신호(S0)에 의하여 제어된다.The turn-on and turn-off of the first switch 131a are controlled by the first control signal Cm0 + and the turn-on and turn-off of the second switch 131b are controlled by the first control signal Cp0 + The turn-on and turn-off of the third switch 131c are controlled by the sample signal Sample, and the turn-on and turn-off of the fourth switch 131d are controlled by the second control signal S0.

하부 커패시터 어레이(120)의 MSB 커패시터(121)의 하판에는 MSB 커패시터(121)에 제1 기준 전압(VREF+)의 인가를 제어하는 제1 스위치(132a), 제2 기준전압(VREF-)의 인가를 제어하는 제2 스위치(132b), 제2 아날로그 입력 전압(Vin)의 인가를 제어하는 제3 스위치(132c), 공통 전압(VCM)의 인가를 제어하는 제4 스위치(132d)가 연결될 수 있다.The lower plate of the MSB capacitor 121 of the lower capacitor array 120 includes a first switch 132a for controlling the application of the first reference voltage VREF + to the MSB capacitor 121, a second switch 132a for applying the second reference voltage VREF- A third switch 132c for controlling the application of the second analog input voltage Vin and a fourth switch 132d for controlling the application of the common voltage VCM may be connected .

그리고, 제1 스위치(132a)의 턴 온과 턴 오프는 제1 제어 신호(Cp0-)에 의하여 제어 되고, 제2 스위치(132b) 의 턴 온과 턴 오프는 제1 제어 신호(Cm0-)에 의하여 제어되며, 제3 스위치(132c)의 턴 온과 턴 오프는 샘플 신호(Sample)에 의하여 제어되고, 제4 스위치(132d)의 턴 온과 턴 오프는 제2 제어 신호(S0)에 의하여 제어된다.The turn-on and turn-off of the first switch 132a are controlled by the first control signal Cp0- and the turn-on and turn-off of the second switch 132b are controlled by the first control signal Cm0- The turn-on and turn-off of the third switch 132c are controlled by the sample signal Sample and the turn-on and turn-off of the fourth switch 132d are controlled by the second control signal S0. do.

상부 커패시터 어레이(110)의 MSB-1 커패시터(112)의 하판에는 MSB 커패시터(112)에 제1 기준 전압(VREF+)의 인가를 제어하는 제1 스위치(131e), 제2 기준전압(VREF-)의 인가를 제어하는 제2 스위치(131f), 제1 아날로그 입력 전압(Vip)의 인가를 제어하는 제3 스위치(131g), 공통 전압(VCM)의 인가를 제어하는 제4 스위치(131h)가 연결될 수 있다.The lower plate of the MSB-1 capacitor 112 of the upper capacitor array 110 includes a first switch 131e for controlling the application of the first reference voltage VREF + to the MSB capacitor 112, a second reference voltage VREF- A third switch 131g for controlling the application of the first analog input voltage Vip and a fourth switch 131h for controlling the application of the common voltage VCM are connected .

그리고, 제1 스위치(131e)의 턴 온과 턴 오프는 제1 제어 신호(Cm1`)에 의하여 제어되고, 제2 스위치(131f) 의 턴 온과 턴 오프는 제1 제어 신호(Cp1`)에 의하여 제어되고, 제3 스위치(131g)의 턴 온과 턴 오프는 샘플 신호(Sample)에 의하여 제어되며, 제4 스위치(131h)의 턴 온과 턴 오프는 제2 제어 신호(S1)에 의하여 제어된다.The turn-on and the turn-off of the first switch 131e are controlled by the first control signal Cm1 'and the turn-on and the turn-off of the second switch 131f are controlled by the first control signal Cp1' The turn-on and turn-off of the third switch 131g are controlled by the sample signal Sample and the turn-on and turn-off of the fourth switch 131h are controlled by the second control signal S1. do.

하부 커패시터 어레이(122)의 MSB-1 커패시터(122)의 하판에는 MSB 커패시터(122)에 제1 기준 전압(VREF+)의 인가를 제어하는 제1 스위치(132e), 제2 기준전압(VREF-)의 인가를 제어하는 제2 스위치(132f), 제2 아날로그 입력 전압(Vin)의 인가를 제어하는 제3 스위치(132g), 공통 전압(VCM)의 인가를 제어하는 제4 스위치(132h)가 연결될 수 있다.The lower plate of the MSB-1 capacitor 122 of the lower capacitor array 122 has a first switch 132e for controlling the application of the first reference voltage VREF + to the MSB capacitor 122, a second reference voltage VREF- A third switch 132g for controlling the application of the second analog input voltage Vin and a fourth switch 132h for controlling the application of the common voltage VCM are connected .

그리고, 제1 스위치(132e)의 턴 온과 턴 오프는 제1 제어 신호(Cp1`)에 의하여 제어되고, 제2 스위치(132f) 의 턴 온과 턴 오프는 제1 제어 신호(Cm1`)에 의하여 제어되며, 제3 스위치(132g)의 턴 온과 턴 오프는 샘플 신호(Sample)에 의하여 제어되고, 제4 스위치(132h)의 턴 온과 턴 오프는 제2 제어 신호(S1)에 의하여 제어된다.The turn-on and the turn-off of the first switch 132e are controlled by the first control signal Cp1 'and the turn-on and the turn-off of the second switch 132f are controlled by the first control signal Cm1' The turn-on and turn-off of the third switch 132g are controlled by the sample signal Sample and the turn-on and turn-off of the fourth switch 132h are controlled by the second control signal S1. do.

도면 6과 도면 7을 같이 살펴보면, 제3 제어 신호(Cp1)가 하이로 부스팅 로직부(400)에 입력되는 경우, 부스팅 로직부(400)는 내부의 논리 연산에 따라 제1 제어 신호(Cp0-)와 제1 제어 신호(Cm0+)를 하이로 커패시터형 DA 변환기(100)에 제공한다. 커패시터형 DA 변환기(100)에 제공된 제1 제어 신호(Cp0-)는 스위치(131a)를 턴 온하고, 커패시터형 DA 변환기(100)에 제공된 제1 제어 신호(Cm0+)는 스위치 스위치(132a)를 턴 온 하게 된다. 또한, 상기하였듯이 제3 제어 신호(Cp1)가 하이로 제공되는 경우, 제2 제어 신호(S0)가 제어 로직(330)에 의하여 로우로 천이하게 되므로, 상부 커패시터 어레이(110)의 MSB 커패시터(111)와 하부 커패시터 어레이(120)의 MSB 커패시터(121)에는 제1 기준 전압(VREF+)이 인가된다.Referring to FIGS. 6 and 7, when the third control signal Cp1 is input to the boosting logic unit 400 at a high level, the boosting logic unit 400 generates the first control signals Cp0- And the first control signal CmO + to the high-to-low capacitor type DA converter 100. The first control signal Cp0- provided to the capacitor type DA converter 100 turns on the switch 131a and the first control signal Cm0 + provided to the capacitor type DA converter 100 is switched to the switch switch 132a Turn on. As described above, when the third control signal Cp1 is supplied to the high level, the second control signal S0 is transited low by the control logic 330, so that the MSB capacitor 111 of the upper capacitor array 110 And the MSB capacitor 121 of the lower capacitor array 120 are applied with the first reference voltage VREF +.

결과적으로, 제1 커패시터 어레이(110)가 생성하는 제1 출력 전압(VDAC+)과 제2 커패시터 어레이(120)가 생성하는 제2 출력 전압(VDAC-)이 부스팅 되어 비교기(200)에 입력되는 효과가 있다.As a result, the first output voltage VDAC + generated by the first capacitor array 110 and the second output voltage VDAC- generated by the second capacitor array 120 are boosted and input to the comparator 200 .

아날로그 전압이 입력되어 커패시터형 DA 변환기에서 샘플링되는 과정은 다음과 같다.The analog voltage is input and sampled in a capacitor type DA converter as follows.

제1 아날로그 입력 전압(Vip)과 제2 아날로그 입력 전압(Vin)이 스위칭부(130)의 스위칭에 의하여 커패시터형 DA 변환기(100)에 입력되면, 커패시터형 DA 변환기(100)는 제1 아날로그 입력 전압(Vip)과 제2 아날로그 입력 전압(Vin)을 샘플링한다. 이 때, 커패시터형 DA 변환기(100)의 모든 스위치에는 상기한 스위칭에 의하여 샘 신호(sample)가 제공되므로, 커패시터형 DA 변환기(100)의 각 커패시터는 전하 분배를 통하여 커패시턴스의 크기에 비례하는 전하량을 갖게 된다. 이 때, 제1 출력 전압(VDAC+)과 제2 출력 전압(VDAC-)을 각각 출력하는 출력단이 서로 연결된다.When the first analog input voltage Vip and the second analog input voltage Vin are inputted to the capacitor type DA converter 100 by switching of the switching unit 130, the capacitor type DA converter 100 outputs the first analog input The voltage Vip and the second analog input voltage Vin are sampled. At this time, since all the switches of the capacitor type DA converter 100 are provided with the sampling signal by the above switching, each capacitor of the capacitor type DA converter 100 is charged by the amount of charges proportional to the magnitude of the capacitance . In this case, the output terminals for outputting the first output voltage VDAC + and the second output voltage VDAC- are connected to each other.

따라서 제1 출력 전압(VDAC+)과 제2 출력 전압(VDAC-)은 각각 같은 레벨의 전압을 갖게 되고 이를 공통 전압(VCM)으로 볼 수 있다. 여기서 공통 전압(VCM)은 제1 아날로그 입력 전압(Vip)과 제2 아날로그 입력 전압(Vin)의 중간 값일 수 있다.Accordingly, the first output voltage VDAC + and the second output voltage VDAC- have voltages of the same level, which can be regarded as the common voltage VCM. Here, the common voltage VCM may be an intermediate value between the first analog input voltage Vip and the second analog input voltage Vin.

샘플링 과정 이후, 커패시터형 DA 변환기(100)에는 신호의 변환을 위하여 축차 근사형 로직부(300)에 의해 제2 제어 신호(S0 내지 S10)가 제공된다. 따라서 각각의 상부 커패시터 어레이(110)는 공통 전압(VCM)과 제1 아날로그 입력 전압(Vip)의 차이만큼의 레벨을 갖는 제1 출력 전압(VDAC+)을 생성하고, 하부 커패시터 어레이(120)는 공통 전압(VCM)과 제2 아날로그 입력 전압(Vin)의 차이만큼의 레벨을 갖는 제2 출력 전압(VDAC-)을 생성한다.After the sampling process, the capacitor type DA converter 100 is provided with the second control signals S0 to S10 by the approximation logic unit 300 for signal conversion. Each of the upper capacitor arrays 110 thus generates a first output voltage VDAC + having a level equal to the difference between the common voltage VCM and the first analog input voltage Vip and the lower capacitor array 120 is common Generates a second output voltage VDAC- having a level equal to the difference between the voltage VCM and the second analog input voltage Vin.

이 때, 커패시터형 DA 변환기(100)의 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 레벨이 제1 기준 전압(VREF+)와 제2 기준 전압(VREF-)의 중간 값 이하라면, N형 비교기(200)의 성능이 저하될 수 있다. At this time, when the level of the first output voltage VDAC + and the second output voltage VDAC- of the capacitor type DA converter 100 is lower than the intermediate value between the first reference voltage VREF + and the second reference voltage VREF- , The performance of the N-type comparator 200 may be degraded.

이러한 문제점을 해결하기 위하여 본 발명에 따른 축차 근사형 로직부(300)는 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 레벨이 제1 기준 전압(VREF+)과 제2 기준 전압(VREF-)의 중간 값 이하일 때, 상기한 것과 같이 축차 근사형 로직부(300) 및 부스팅 로직부(400)가 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)을 부스팅하는 제1 제어 신호를 출력함으로써 비교기(200)의 성능 저하를 방지할 수 있다.In order to solve such a problem, the approximate approximation logic unit 300 according to the present invention is configured such that the levels of the first output voltage VDAC + and the second output voltage VDAC- are higher than the first reference voltage VREF + The approximation logic unit 300 and the boosting logic unit 400 generate the first output voltage VDAC + and the second output voltage VDAC-, respectively, as described above, By outputting a 1 control signal, performance degradation of the comparator 200 can be prevented.

도면 8 내지 10은 커패시터형 DA 변환기(100)가 제1 아날로그 입력 전압(Vip) 및 제2 아날로그 입력 전압(Vin)을 샘플링하고, 신호의 변환 과정에 따라 커패시터 어레이에 인가되는 전압을 표현한 회로도이다. 8 to 10 are circuit diagrams in which a capacitor type DA converter 100 samples a first analog input voltage Vip and a second analog input voltage Vin and expresses a voltage applied to the capacitor array according to a signal conversion process .

도면 8은 커패시터형 DA 변환기(100)의 제1 아날로그 입력 전압(Vip) 및 제2 아날로그 입력 전압(Vin)에 대한 샘플링 과정을 나타낸다. 단일 입력 모드의 경우 제1 아날로그 입력 전압(Vip)에는 제2 내지 제1 기준 전압(VREF- 내지 VREF+) 범위의 전압이 입력되고, 제2 아날로그 입력 전압(Vin)에는 제1 기준 전압(VREF+)과 제2 기준 전압(VREF-)의 중간 값이 샘플링된다. 샘플링 과정에서 상부 커패시터 어레이(110)와 하부 커패시터 어레이(120)는 서로 연결되어 같은 전압으로 충전된다.8 shows a sampling process for the first analog input voltage Vip and the second analog input voltage Vin of the capacitor-type DA converter 100. FIG. In the single input mode, a voltage in the range of the second to first reference voltages VREF- to VREF + is input to the first analog input voltage Vip, a first reference voltage VREF + is input to the second analog input voltage Vin, And the second reference voltage VREF- are sampled. In the sampling process, the upper capacitor array 110 and the lower capacitor array 120 are connected to each other and charged to the same voltage.

도 9는 커패시터형 DA 변환기(100)의 첫 번째 신호 변환 과정을 나타낸다. 샘플링 과정 이후, 상부 커패시터 어레이(110)와 하부 커패시터 어레이(120)의 각 커패시터에 공통 전압(VCM)이 인가된다. 여기서 공통 전압(VCM)의 값은 제1 아날로그 입력 전압(Vip)과 제2 아날로그 입력 전압(Vin)의 중간 값을 갖는다.FIG. 9 shows a first signal conversion process of the capacitor type DA converter 100. FIG. After the sampling process, a common voltage (VCM) is applied to each capacitor of the upper capacitor array 110 and the lower capacitor array 120. Here, the value of the common voltage VCM has an intermediate value between the first analog input voltage Vip and the second analog input voltage Vin.

상부 커패시터 어레이(110)와 하부 커패시터 어레이(120)의 각 커패시터에 공통 전압(VCM)이 인가될 때, 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)은 다음과 같다.The first output voltage VDAC + and the second output voltage VDAC- when the common voltage VCM is applied to the respective capacitors of the upper capacitor array 110 and the lower capacitor array 120 are as follows.

<수식 1>&Lt; Formula 1 >

그리고 <수식 1>에 따를 때, 제1 아날로그 입력 전압(Vip)에 제2 전원 전압(VSS=VREF-)이 입력되고, 제2 아날로그 입력 전압(Vin)에 1전원 전압(VDD=VREF+) 및 제2 전원 전압(VSS)의 중간 값(1/2 VDD)가 입력 되었을 때 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)은 다음과 같다.According to Equation 1, the second power supply voltage VSS = VREF- is input to the first analog input voltage Vip, the one power supply voltage VDD = VREF + is input to the second analog input voltage Vin, The first output voltage VDAC + and the second output voltage VDAC- when the middle value (1/2 VDD) of the second power supply voltage VSS is inputted are as follows.

<수식 2>&Quot; (2) "

<수식 2>의 결과가 나올 때, 제1 출력 전압(VDAC+)의 레벨이 제2 출력 전압(VDAC-)의 레벨보다 큰 것을 알 수 있고, 이러한 경우, 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 공통 모드 전압은 제1 전원 전압과 제2 전원 전압(1/2 VDD)보다 낮은 레벨로 수렴하게 된다. It can be seen that the level of the first output voltage VDAC + is higher than the level of the second output voltage VDAC- when the result of Equation 2 is obtained. In this case, the first output voltage VDAC + The common mode voltage of the output voltage VDAC- converges to a level lower than the first power supply voltage and the second power supply voltage VDD.

도면 10은 커패시터형 DA 변환기(100)에 인가되는 전압의 부스팅이 이루어 지는 과정을 나타낸 회로도이다. 10 is a circuit diagram showing a process in which boosting of a voltage applied to the capacitor type DA converter 100 is performed.

제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 공통 모드 전압이 제1 전원 전압과 제2 전원 전압(1/2 VDD)보다 낮은 레벨로 수렴하게 되는 것을 방지하기 위하여, 축차 근사형 로직부(300)는 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 부스팅을 위한 제1 제어 신호를 커패시터형 DA 변환기(100)에 제공한다. 커패시터형 DA 변환기(100)는 부스팅을 위한 제어 신호에 대응하여 상부 커패시터 어레이(110) 및 하부 커패시터 어레이(120)의 MSB 커패시터(111, 121)에 인가되는 전압을 제1 기준 전압(VREF+)으로 스위칭한다. 또한, 상부 커패시터 어레이(110)의 MSB-1 커패시터(112)에 인가되는 전압을 제2 기준 전압(VREF-)으로 스위칭하고, 하부 커패시터 어레이(120)의 MSB-1 커패시터(122)에 인가되는 전압을 제1 기준 전압(VREF+)로 스위칭한다.In order to prevent the common mode voltage of the first output voltage VDAC + and the second output voltage VDAC- from converging to a level lower than the first power supply voltage and the second power supply voltage VDD, Type logic unit 300 provides a first control signal for boosting the first output voltage VDAC + and the second output voltage VDAC- to the capacitor type DA converter 100. [ The capacitor type DA converter 100 converts a voltage applied to the MSB capacitors 111 and 121 of the upper capacitor array 110 and the lower capacitor array 120 to a first reference voltage VREF + Lt; / RTI > The voltage applied to the MSB-1 capacitor 112 of the upper capacitor array 110 is switched to the second reference voltage VREF- and the voltage applied to the MSB-1 capacitor 122 of the lower capacitor array 120 And switches the voltage to the first reference voltage VREF +.

<수식 3>&Quot; (3) "

<수식 3>은 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)에 대해 부스팅이 이루어 지지 않았을 때를 나타낸 수식이다. 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)이 모두 제1 전원 전압과(VDD) 제2 전원 전압(VSS)의 중간 값(1/2 VDD)이하 인 것을 알 수 있다. Equation (3) is a formula for not boosting the first output voltage VDAC + and the second output voltage VDAC-. It can be seen that the first output voltage VDAC + and the second output voltage VDAC- are both equal to or lower than the intermediate value (1/2 VDD) between the first power supply voltage and the second power supply voltage VSS.

<수식 4>&Lt; Equation 4 &

<수식 4>는 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)에 대해 상기한 부스팅이 이루어 졌을 때의 결과를 나타낸다. 상기한 <수식 3>의 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)에 비하여 출력 공통 모드의 전압이 7/16 VDD 만큼 증가하였으며, 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)이 모두 제1 전원 전압(VDD)과 제2 전원 전압(VSS)의 중간 값(1/2 VDD)이상 인 것을 알 수 있다.Equation 4 shows the result when boosting is performed on the first output voltage VDAC + and the second output voltage VDAC-. The voltage of the output common mode is increased by 7/16 VDD compared to the first output voltage VDAC + and the second output voltage VDAC- of Equation (3), and the first output voltage VDAC + and the second output It can be seen that the voltage VDAC- is not less than the intermediate value (1/2 VDD) between the first power supply voltage VDD and the second power supply voltage VSS.

도 11은 본 발명의 실시예에 대한 이해를 돕기 위하여 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 공통 모드 전압이 제1 전원 전압과 제2 전원 전압(1/2 VDD)보다 낮은 레벨로 수렴하지만 부스팅이 이루어 지지 않았을 경우를 표현한 회로도이다. 이러한 경우, 축차 근사형 AD 변환기는 아날로그 입력에 대한 샘플링 과정 이후의 신호 변환 과정에서 MSB 커패시터에 대해 공통 전압(VCM)의 인가를 유지하게 된다. 즉 앞서 설명된 <수식 3>의 경우와 같이 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)이 모두 제1 전원 전압과(VDD) 제2 전원 전압(VSS)의 중간 값(1/2 VDD)이하이기 때문에 N형 비교기(200)의 성능이 저하될 수 있다.11 is a graph showing the relationship between the first and second output voltages VDAC + and VDAC- in the case where the common mode voltage of the first output voltage VDAC + and the second output voltage VDAC- It is a circuit diagram expressing the case where the convergence to the lower level is not performed but the boosting is not performed. In this case, the approximate AD converters maintain the application of the common voltage (VCM) to the MSB capacitors during the signal conversion process after the sampling process for the analog input. The first output voltage VDAC + and the second output voltage VDAC- both have the intermediate value 1 between the first power supply voltage and the second power supply voltage VSS as in the case of Equation (3) / 2 VDD), the performance of the N-type comparator 200 may be degraded.

도 12는 도 1의 커패시터형 DA 변환기의 출력 파형을 나타낸 회로도이다.12 is a circuit diagram showing an output waveform of the capacitor type DA converter of FIG.

도 12를 참조하면, 제1 아날로그 입력 전압(Vip)이 제2 전원 전압(VSS)로 샘플 된 경우를 예시한다. 상기한 2 번째 변환 과정에서 커패시터 DA 변환기(100)는커패시터 어레이의 MSB 커패시터(111, 121)에 인가되는 전압을 제1 기준 전압(VREF+)으로 스위칭 하여 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)을 7/16 VDD 만큼 증가시킨다. 그 결과로 제1 출력 전압(VDAC+) 및 제2 출력 전압(VDAC-)의 공통 모드 전압이 제1 전원 전압(VDD)과 제2 전원 전압(VSS)의 중간 값(1/2 VDD)이상으로 출력 되어 부스팅 되었음을 알 수 있다.Referring to FIG. 12, a case where the first analog input voltage Vip is sampled to the second power supply voltage VSS is illustrated. In the second conversion process, the capacitor DA converter 100 switches the voltage applied to the MSB capacitors 111 and 121 of the capacitor array to the first reference voltage VREF + to generate the first output voltage VDAC + Increase voltage VDAC- by 7/16 VDD. As a result, the common mode voltage of the first output voltage VDAC + and the second output voltage VDAC- is higher than the intermediate value (1/2 VDD) between the first power supply voltage VDD and the second power supply voltage VSS You can see that it has been output and boosted.

Claims

복수의 커패시터를 포함하는 커패시터 어레이 및 복수의 스위치부를 포함하는 스위치 어레이를 포함하고, 외부에서 입력되는 제1 아날로그 입력 전압, 일정한 크기로 입력되는 제2 아날로그 입력 전압, 출력 범위를 설정하는 제1 및 제2 기준 전압 및 공통 전압 중 하나 이상을 제1 제어 신호, 제2 제어 신호 및 샘플 신호에 대응하여 상기 커패시터 어레이에 인가함으로써 제1 및 제2 출력 전압을 출력하는 커패시터형 DA 변환기;
상기 제1 및 제2 출력 전압을 비교하여 비교 결과에 대한 비교 신호를 출력하는 비교기;
상기 비교신호에 대응하여 상기 커패시터 어레이에 인가되는 전압을 제어하기 위한 상기 제2 제어 신호 및 제3 제어 신호를 출력하고, 상기 제1 아날로그 입력 전압에 대한 DA 변환이 완료되면 디지털 출력 신호를 출력하는 축차 근사형 로직부; 및
상기 제3 제어 신호를 수신하여 상기 제1 제어 신호를 생성하며, 상기 제1 및 제2 출력 전압의 레벨이 소정의 범위 내인 경우, 상기 제1 및 제2 출력 전압을 부스팅하는 상기 제1 제어 신호를 출력하는 부스팅 로직부; 를 포함하는 축차 근사형 AD 변환기.A capacitor array including a plurality of capacitors, and a switch array including a plurality of switch portions, wherein the first and second analog input voltages input from outside, the second analog input voltage input with a constant magnitude, A capacitor type DA converter for outputting first and second output voltages by applying at least one of a second reference voltage and a common voltage to the capacitor array corresponding to a first control signal, a second control signal, and a sample signal;
A comparator for comparing the first and second output voltages and outputting a comparison signal indicating a comparison result;
And outputs the second control signal and the third control signal for controlling the voltage applied to the capacitor array corresponding to the comparison signal and outputs a digital output signal when the DA conversion for the first analog input voltage is completed A sequential approximation logic portion; And
The first control signal for boosting the first and second output voltages when the level of the first and second output voltages is within a predetermined range, A boosting logic unit for outputting the output signal; To-analog converters.

제1 항에 있어서, 상기 커패시터 어레이는
상기 제1 출력 전압을 생성하는 상부 커패시터 어레이;
상기 제2 출력 전압을 생성하는 하부 커패시터 어레이; 를 포함하며,
상기 상부 및 하부 커패시터 어레이는 각각 상기 디지털 출력 신호의 MSB(Most Significant Bit)의 값을 결정하는 MSB 커패시터부터 상기 디지털 출력 신호의 LSB(Least Significant Bit)의 값을 결정하는 LSB 커패시터까지 순서에 따라 병렬로 배열되는 복수의 커패시터를 포함하는 축차 근사형 AD 변환기.2. The device of claim 1, wherein the capacitor array
An upper capacitor array for generating the first output voltage;
A lower capacitor array for generating the second output voltage; / RTI >
The upper and lower capacitor arrays are connected in parallel from an MSB capacitor for determining a value of a most significant bit (MSB) of the digital output signal to an LSB capacitor for determining a value of a LSB (Least Significant Bit) of the digital output signal, And a plurality of capacitors arranged in a column direction.

제2 항에 있어서, 상기 스위치 어레이는
복수의 상부 스위치부 및 복수의 하부 스위치부를 포함하고,
복수의 상기 상부 스위치부는 각각 상기 상부 커패시터 어레이의 각 커패시터에 연결되고, 복수의 상기 하부 스위치부는 각각 상기 하부 커패시터 어레이의 각 커패시터에 연결되는 축차 근사형 AD 변환기.3. The apparatus of claim 2, wherein the switch array
A plurality of upper switch portions and a plurality of lower switch portions,
A plurality of said upper switch portions each being connected to respective capacitors of said upper capacitor array and a plurality of said lower switch portions being respectively connected to respective capacitors of said lower capacitor array.

제3 항에 있어서,
각각의 상기 상부 스위치부는 연결된 커패시터에 상기 제1 기준 전압을 인가하기 위한 제1 상부 스위치, 연결된 커패시터에 상기 제2 기준 전압을 인가하기 위한 제2 상부 스위치, 연결된 커패시터에 상기 제1 아날로그 입력 전압을 인가하기 위한 제3 상부 스위치, 연결된 커패시터에 상기 공통 전압을 인가하기 위한 제4 상부 스위치를 포함하며,
각각의 상기 하부 스위치부는 연결된 커패시터에 상기 제1 기준 전압을 인가하기 위한 제1 하부 스위치, 연결된 커패시터에 상기 제2 기준 전압을 인가하기 위한 제2 하부 스위치, 연결된 커패시터에 상기 제2 아날로그 입력 전압을 인가하기 위한 제3 하부 스위치, 연결된 커패시터에 상기 공통 전압을 인가하기 위한 제4 하부 스위치를 포함하는 축차 근사형 AD 변환기.The method of claim 3,
Each of the upper switch units includes a first upper switch for applying the first reference voltage to a coupled capacitor, a second upper switch for applying the second reference voltage to the coupled capacitor, And a fourth upper switch for applying the common voltage to the connected capacitor,
Each of the lower switch units includes a first lower switch for applying the first reference voltage to a capacitor connected thereto, a second lower switch for applying the second reference voltage to a connected capacitor, And a fourth bottom switch for applying the common voltage to a connected capacitor.

제4 항에 있어서,
복수의 상기 상부 스위치부 중 상기 상부 커패시터 어레이의 상기 MSB 커패시터에 연결된 상기 상부 스위치부는 상기 제1 출력 전압을 부스팅하는 상기 제1 제어 신호에 대응하여 상기 제1 상부 스위치를 턴 온 하고,
복수의 상기 하부 스위치부 중 상기 하부 커패시터 어레이의 상기 MSB 커패시터에 연결된 상기 하부 스위치부는 상기 제2 출력 전압을 부스팅하는 상기 제1 제어 신호에 대응하여 상기 제1 하부 스위치를 턴 온 하는 축차 근사형 AD 변환기.5. The method of claim 4,
The upper switch portion of the plurality of upper switch portions connected to the MSB capacitor of the upper capacitor array turns on the first upper switch in response to the first control signal boosting the first output voltage,
And the lower switch part connected to the MSB capacitor of the lower capacitor array among the plurality of lower switch parts turns on the first lower switch in response to the first control signal for boosting the second output voltage, converter.

제2 항에 있어서, 상기 축차 근사형 로직부는
상기 비교기로부터 출력되고 상기 비교기의 비교 동작 완료를 알리는 유효 신호에 동기되어 클록 신호를 제공하는 시프트 레지스터;
상기 클록 신호에 동기되어 상기 비교 신호를 저장하고, 상기 제3 제어 신호를 생성하는 메모리;
상기 메모리에서 출력되는 상기 제3 제어 신호 중 일부를 수신하여 상기 제2 제어 신호 중 일부를 생성하는 제어 로직; 및
상기 샘플 신호와 상기 클록 신호에 대한 논리 연산을 통해 상기 제2 제어 신호 중 나머지를 생성하는 복수의 논리 게이트들; 을 포함하는 축차 근사형 AD 변환기.3. The apparatus of claim 2, wherein the approximation logic
A shift register output from the comparator and providing a clock signal in synchronization with an effective signal indicating completion of a comparison operation of the comparator;
A memory for storing the comparison signal in synchronization with the clock signal and generating the third control signal;
Control logic for receiving a portion of the third control signal output from the memory and generating a portion of the second control signal; And
A plurality of logic gates for generating the remainder of the second control signal by performing a logical operation on the sample signal and the clock signal; To-analog converters.

제6 항에 있어서, 상기 제어 로직은
논리 연산을 위한 OR 게이트와 NOR 게이트를 포함하며,
상기 OR 게이트는 상기 메모리에서 출력되는 상기 제3 제어 신호 중 일부와 상기 샘플 신호를 수신하고,
상기 NOR 게이트는 상기 OR 게이트의 출력과 상기 클록 신호 중 일부를 수신하여 상기 제2 제어 신호 중 상기 MSB 커패시터에 인가되는 상기 공통 전압을 제어하는 상기 제2 제어 신호를 생성하는 축차 근사형 AD 변환기.7. The apparatus of claim 6, wherein the control logic
An OR gate and a NOR gate for logical operation,
Wherein the OR gate receives a part of the third control signal output from the memory and the sample signal,
Wherein the NOR gate receives the output of the OR gate and a portion of the clock signal to generate the second control signal to control the common voltage applied to the MSB capacitor of the second control signal.

제6 항에 있어서, 상기 제어 로직은
상기 제1 및 제2 출력 전압의 레벨이 상기 소정의 범위인 경우, 상기 제2 제어 신호 중 일부를 생성하는 축차 근사형 AD 변환기.7. The apparatus of claim 6, wherein the control logic
And a second control signal generating part of the second control signal when the level of the first and second output voltages is within the predetermined range.

제8 항에 있어서,
상기 제1 기준 전압은 상기 커패시터형 DA 변환기의 최대 출력 전압에 대한 기준을 설정하고, 상기 제2 기준 전압은 상기 커패시터형 DA 변환기의 최소 출력 전압에 대한 기준을 설정하며,
상기 소정의 범위는 상기 제2 기준 전압 내지 상기 제1 및 제2 기준 전압의 중간값의 범위인 축차 근사형 AD 변환기.9. The method of claim 8,
Wherein the first reference voltage sets a reference for a maximum output voltage of the capacitor DA converter and the second reference voltage sets a reference for a minimum output voltage of the capacitor DA converter,
Wherein the predetermined range is a range of the second reference voltage to the intermediate value of the first and second reference voltages.

제2 항에 있어서, 상기 부스팅 로직부는
상기 제3 제어 신호에 대응하여 상기 상부 및 하부 커패시터 어레이의 상기 MSB 커패시터에 상기 제1 기준 전압이 인가되도록 하는 상기 제1 제어 신호를 출력함으로써 상기 제1 및 제2 출력 전압을 부스팅하는 축차 근사형 AD 변환기.3. The apparatus of claim 2, wherein the boosting logic portion
And outputting the first control signal to apply the first reference voltage to the MSB capacitors of the upper and lower capacitor arrays in response to the third control signal to thereby output the first and second output voltages, AD converter.

제10 항에 있어서, 상기 부스팅 로직부는
상기 제3 제어 신호 중 일부에 대응하여 상기 상부 및 하부 커패시터 어레이의 상기 MSB 커패시터에 인가되는 전압을 제어하는 상기 제1 제어 신호 중 일부를 생성하는 논리 회로를 포함하는 축차 근사형 AD 변환기.11. The apparatus of claim 10, wherein the boosting logic portion
And a logic circuit for generating a portion of the first control signal that controls a voltage applied to the MSB capacitor of the upper and lower capacitor arrays in response to a portion of the third control signal.

제11 항에 있어서, 상기 논리 회로는
상기 제3 제어 신호 중 일부를 수신하는 2개의 OR 게이트를 포함하는 축차 근사형 AD 변환기.12. The method of claim 11, wherein the logic circuit
And a second OR gate for receiving a portion of the third control signal.

제1 항에 있어서, 상기 비교기는
N형 비교기인 축차 근사형 AD 변환기. The apparatus of claim 1, wherein the comparator
N-type comparator, an approximation of the AD converter.

제1 항에 있어서,
상기 제1 기준 전압은 상기 커패시터형 DA 변환기의 최대 출력 전압에 대한 기준을 설정하고, 상기 제2 기준 전압은 상기 커패시터형 DA 변환기의 최소 출력 전압에 대한 기준을 설정하며,
상기 소정의 범위는 상기 제2 기준 전압 내지 상기 제1 및 제2 기준 전압의 중간값의 범위인 축차 근사형 AD 변환기.

The method according to claim 1,
Wherein the first reference voltage sets a reference for a maximum output voltage of the capacitor DA converter and the second reference voltage sets a reference for a minimum output voltage of the capacitor DA converter,
Wherein the predetermined range is a range of the second reference voltage to the intermediate value of the first and second reference voltages.