KR102431076B1 - Ultraviolet light emitting device and light emitting device package including the same - Google Patents

Ultraviolet light emitting device and light emitting device package including the same Download PDF

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Abstract

실시예는, 기판; 상기 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층이 노출되는 제1 식각 영역을 포함하는 발광 구조물; 상기 제1 식각 영역으로 노출된 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치되는 제2 전극; 및 상기 제1 전극과 제2 전극 상에 배치되는 절연층을 포함하고, 상기 절연층의 측면은 외측으로 돌출되는 복수 개의 돌출부를 포함하는 자외선 발광소자 및 이를 포함하는 자외선 발광소자 패키지를 개시한다.An embodiment includes a substrate; a buffer layer disposed on the substrate; a first conductivity type semiconductor layer disposed on the buffer layer, an active layer disposed on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer disposed on the active layer, wherein the first conductivity type semiconductor layer a light emitting structure including the exposed first etched region; a first electrode disposed on the first conductivity-type semiconductor layer exposed to the first etch region; a second electrode disposed on the second conductivity-type semiconductor layer; and an insulating layer disposed on the first electrode and the second electrode, wherein a side surface of the insulating layer includes a plurality of protrusions protruding to the outside, and an ultraviolet light emitting device package including the same.

Description

자외선 발광소자 및 이를 포함하는 발광소자 패키지{ULTRAVIOLET LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE INCLUDING THE SAME}Ultraviolet light emitting device and light emitting device package including the same

실시예는 자외선 발광소자 및 이를 포함하는 발광소자 패키지에 관한 것이다.The embodiment relates to an ultraviolet light emitting device and a light emitting device package including the same.

발광 다이오드(LED, Light Emitting Diode)는 전기 에너지를 빛으로 변환시키는 중요한 고체 소자의 일종으로서, 일반적으로 2개의 상반된 도핑층 사이에 개재된 반도체 재료의 활성층을 포함한다. 2개의 도핑층 양단에 바이어스가 인가되면, 정공과 전자가 활성층으로 주입된 후 그곳에서 재결합되어 빛이 발생된다. 활성 영역에서 발생된 빛은 모든 방향으로 방출되어 모든 노출 표면을 통해 반도체 칩 밖으로 탈출한다. LED의 패키징은 일반적으로 탈출하는 빛을 희망하는 출력 방출 형태로 지향하는데 사용된다.A light emitting diode (LED, Light Emitting Diode) is an important solid device that converts electrical energy into light, and generally includes an active layer of a semiconductor material sandwiched between two opposing doped layers. When a bias is applied to both ends of the two doped layers, holes and electrons are injected into the active layer and recombine there to generate light. Light generated in the active region is emitted in all directions and escapes out of the semiconductor chip through all exposed surfaces. The packaging of LEDs is generally used to direct the escaping light to the desired output emission form.

최근 응용 분야가 확대되고 고출력 자외선 LED 제품에 대한 요구가 커짐에 따라 광출력을 향상시키기 위한 많은 연구 개발이 진행되고 있다. 특히, 수처리 및 살균제품 등의 수요가 급증함에 따라 관심이 높아지고 있다.Recently, as the field of application is expanded and the demand for high-power UV LED products increases, a lot of research and development is being conducted to improve the light output. In particular, as the demand for water treatment and sterilization products is rapidly increasing, interest is increasing.

자외선 LED는 기판의 상부에 버퍼층, n형 반도체층, 활성층, p형 반도체층을 성장시켜 제조될 수 있다. 그러나, 자외선 LED를 구성하는 반도체층은 상대적으로 알루미늄 조성이 높아 부식에 취약한 문제가 있다.The UV LED may be manufactured by growing a buffer layer, an n-type semiconductor layer, an active layer, and a p-type semiconductor layer on a substrate. However, the semiconductor layer constituting the UV LED has a relatively high aluminum composition and thus is vulnerable to corrosion.

실시예는 부식에 강인한 자외선 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.The embodiment may provide a UV light emitting device resistant to corrosion and a light emitting device package including the same.

또한, 크랙의 전파를 차단할 수 있는 자외선 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.In addition, it is possible to provide an ultraviolet light emitting device capable of blocking the propagation of cracks and a light emitting device package including the same.

또한, 칩 단위로 절삭이 용이한 자외선 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.In addition, it is possible to provide an ultraviolet light emitting device that can be easily cut in chip units and a light emitting device package including the same.

또한, 광 추출 효율이 개선된 자외선 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.In addition, it is possible to provide an ultraviolet light emitting device having improved light extraction efficiency and a light emitting device package including the same.

실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited thereto, and it will be said that the purpose or effect that can be grasped from the solving means or embodiment of the problem described below is also included.

본 발명의 일 특징에 따른 자외선 발광소자는, 기판; 상기 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층이 노출되는 제1 식각 영역을 포함하는 발광 구조물; 상기 제1 식각 영역으로 노출된 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치되는 제2 전극; 및 상기 제1 전극과 제2 전극 상에 배치되는 절연층을 포함하고, 상기 절연층의 측면은 외측으로 돌출되는 복수 개의 돌출부를 포함한다.An ultraviolet light emitting device according to one aspect of the present invention comprises: a substrate; a buffer layer disposed on the substrate; a first conductivity type semiconductor layer disposed on the buffer layer, an active layer disposed on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer disposed on the active layer, wherein the first conductivity type semiconductor layer a light emitting structure including the exposed first etched region; a first electrode disposed on the first conductivity-type semiconductor layer exposed to the first etch region; a second electrode disposed on the second conductivity-type semiconductor layer; and an insulating layer disposed on the first electrode and the second electrode, wherein side surfaces of the insulating layer include a plurality of protrusions protruding outward.

상기 절연층의 측면은 복수 개의 돌출부 및 상기 복수 개의 돌출부 사이에 배치되는 복수 개의 직선부를 포함할 수 있다.The side surface of the insulating layer may include a plurality of protrusions and a plurality of straight parts disposed between the plurality of protrusions.

상기 발광 구조물은 상기 제1 식각 영역의 외곽에 형성되어 상기 버퍼층을 노출시키는 제2 식각 영역을 포함하고, 상기 절연층의 상기 돌출부는 상기 제2 식각 영역에 형성될 수 있다.The light emitting structure may include a second etch region formed outside the first etch region to expose the buffer layer, and the protrusion of the insulating layer may be formed in the second etch region.

상기 제2 식각 영역의 면적은 상기 제1 식각 영역의 면적보다 넓을 수 있다.An area of the second etch region may be larger than an area of the first etch region.

상기 제2 식각 영역의 깊이는 상기 제1 식각 영역의 깊이보다 깊을 수 있다.A depth of the second etch region may be greater than a depth of the first etch region.

상기 제2 식각 영역에 의해 노출된 상기 제1 도전형 반도체층의 측면의 높이는 상기 제2 식각 영역에 의해 노출된 상기 버퍼층의 측면의 높이보다 클 수 있다.A height of a side surface of the first conductivity-type semiconductor layer exposed by the second etch region may be greater than a height of a side surface of the buffer layer exposed by the second etch region.

상기 제2 식각 영역은 상기 절연층이 배치된 커버 영역을 포함하고, 상기 커버 영역의 면적과 상기 제1 식각 영역의 면적의 비는 1:3.5 내지 1:6.0일 수 있다.The second etch region may include a cover region in which the insulating layer is disposed, and a ratio of an area of the cover region to an area of the first etch region may be 1:3.5 to 1:6.0.

상기 제2 식각 영역으로 노출된 상기 제1 도전형 반도체층의 측면의 경사 각도는 상기 제2 식각 영역으로 노출된 상기 버퍼층의 측면의 경사 각도보다 클 수 있다.An inclination angle of a side surface of the first conductivity-type semiconductor layer exposed to the second etch region may be greater than an inclination angle of a side surface of the buffer layer exposed to the second etch region.

상기 발광 구조물은 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수 개의 발광 영역을 포함하고, 상기 제1 전극은 상기 복수 개의 발광 영역 사이에 배치되고 제1 끝단과 제2 끝단을 갖는 복수 개의 핑거 전극 및 상기 복수 개의 발광 영역을 둘러싸는 테두리 전극을 포함하고, 상기 테두리 전극은 상기 복수 개의 핑거 전극의 제1 끝단 및 제2 끝단에 연결되고, 상기 핑거 전극의 제1 끝단의 폭은 상기 핑거 전극의 제2 끝단의 폭보다 넓을 수 있다.The light emitting structure includes a plurality of light emitting regions extending in a first direction and spaced apart from each other in a second direction perpendicular to the first direction, and the first electrode is disposed between the plurality of light emitting regions and includes a first end and a plurality of finger electrodes having a second end and an edge electrode surrounding the plurality of light emitting regions, wherein the edge electrode is connected to first and second ends of the plurality of finger electrodes, and The width of the first end may be wider than the width of the second end of the finger electrode.

상기 절연층 상에 배치되고 제1 개구부를 통해 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및 상기 절연층 상에 배치되고 제2 개구부를 통해 상기 제2 전극과 전기적으로 연결되는 제 2 패드를 포함할 수 있다.a first pad disposed on the insulating layer and electrically connected to the first electrode through a first opening; and a second pad disposed on the insulating layer and electrically connected to the second electrode through a second opening.

상기 제1 개구부는 상기 핑거부의 제1 끝단 상에 배치되고, 상기 제2 개구부는 상기 제2 전극 상에 배치될 수 있다.The first opening may be disposed on a first end of the finger part, and the second opening may be disposed on the second electrode.

상기 복수 개의 발광 영역은 각각 제1 끝단과 제2 끝단을 포함하고, 상기 복수 개의 발광 영역의 제1 끝단은 서로 멀어지는 방향으로 휘어진 곡률부를 포함하고, 상기 복수 개의 발광 영역의 제1 끝단 사이에는 상기 핑거 전극의 제1 끝단이 배치되고, 상기 제1 패드는 상기 복수 개의 발광 영역의 곡률부와 중첩될 수 있다.Each of the plurality of light emitting areas includes a first end and a second end, the first end of the plurality of light emitting areas includes a curved portion curved in a direction away from each other, and between the first ends of the plurality of light emitting areas, the A first end of the finger electrode may be disposed, and the first pad may overlap curved portions of the plurality of light emitting regions.

실시예에 따르면, 자외선 발광소자의 측면이 부식되는 문제를 개선하여 칩 신뢰성을 개선할 수 있다. 또한, 자외선 발광소자의 측면에 크랙이 발생하여 전파되는 것을 개선할 수 있어 칩 신뢰성을 개선할 수 있다. 또한, 칩 절삭이 용이한 장점이 있다.According to the embodiment, it is possible to improve the chip reliability by improving the side surface corrosion of the UV light emitting device. In addition, it is possible to improve the cracks generated and propagated on the side surface of the UV light emitting device, thereby improving chip reliability. In addition, there is an advantage of easy chip cutting.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and advantageous advantages and effects of the present invention are not limited to the above, and will be more easily understood in the course of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 자외선 발광소자의 개념도이고,
도 2는 버퍼층과 제1 도전형 반도체층의 경사 각도를 보여주는 도면이고,
도 3은 본 발명의 일 실시예에 따른 자외선 발광소자의 단면도이고,
도 4는 복수 개의 발광부를 둘러싸는 제1 전극을 보여주는 도면이고,
도 5a는 본 발명의 일 실시예에 따른 자외선 발광소자의 평면도이고,
도 5b는 도 5a의 일부 확대도이고,
도 6a 내지 도 6e는 절연층 측면의 다양한 형상을 보여주는 도면이고,
도 7은 메사 식각에 의해 발광 영역 및 제1 식각 영역을 형성한 상태를 보여주는 평면도 및 단면도이고,
도 8은 제2 식각 영역을 형성한 상태를 보여주는 도면이고,
도 9는 제1 전극, 제2 전극 및 제2 절연층을 형성한 상태를 보여주는 도면이고,
도 10은 제2 절연층을 패터닝한 상태를 보여주는 도면이다.1 is a conceptual diagram of an ultraviolet light emitting device according to an embodiment of the present invention;
2 is a view showing the inclination angle of the buffer layer and the first conductivity type semiconductor layer,
3 is a cross-sectional view of an ultraviolet light emitting device according to an embodiment of the present invention;
4 is a view showing a first electrode surrounding a plurality of light-emitting units,
5A is a plan view of an ultraviolet light emitting device according to an embodiment of the present invention;
Figure 5b is a partial enlarged view of Figure 5a,
6a to 6e are views showing various shapes of the side surface of the insulating layer,
7 is a plan view and a cross-sectional view showing a state in which a light emitting region and a first etched region are formed by mesa etching;
8 is a view showing a state in which a second etching region is formed;
9 is a view showing a state in which the first electrode, the second electrode and the second insulating layer are formed;
10 is a view showing a state in which the second insulating layer is patterned.

본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The present embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each of the embodiments described below.

특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Even if a matter described in a specific embodiment is not described in another embodiment, it may be understood as a description related to another embodiment unless a description contradicts or contradicts the matter in another embodiment.

예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the features of configuration A in one embodiment are described and features of configuration B in another embodiment are described, the opposite or contradictory descriptions are not explicitly described in the embodiment in which configuration A and configuration B are combined. Unless otherwise stated, it should be understood as belonging to the scope of the present invention.

실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, in the case where one element is described as being formed on "on or under" of another element, on (above) or below (on) or under) includes both elements in which two elements are in direct contact with each other or one or more other elements are disposed between the two elements indirectly. In addition, when expressed as "up (up) or down (on or under)", it may include the meaning of not only an upward direction but also a downward direction based on one element.

이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art to which the present invention pertains can easily implement them.

도 1은 본 발명의 일 실시예에 따른 자외선 발광소자의 개념도이고, 도 2는 버퍼층과 제1 도전형 반도체층의 경사 각도를 보여주는 도면이다.1 is a conceptual diagram of an ultraviolet light emitting device according to an embodiment of the present invention, and FIG. 2 is a view showing an inclination angle between a buffer layer and a first conductivity type semiconductor layer.

도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 발광 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 발광 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다.1 and 2 , the light emitting structure according to an embodiment of the present invention may output light in an ultraviolet wavelength band. Exemplarily, the light emitting structure may output light (UV-A) in a near-ultraviolet wavelength band, may output light (UV-B) in a far-ultraviolet wavelength band, or emit light (UV-C) in a deep ultraviolet wavelength band. can be printed out.

예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위에서 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 피크 파장을 가질 수 있다.Illustratively, the light (UV-A) of the near-ultraviolet wavelength band may have a peak wavelength in the range of 320 nm to 420 nm, and the light (UV-B) of the near-ultraviolet wavelength band may have a peak wavelength in the range of 280 nm to 320 nm, Light (UV-C) in the deep ultraviolet wavelength band may have a peak wavelength in the range of 100 nm to 280 nm.

발광 구조물(P)이 자외선 파장대의 광을 발광할 때, 발광 구조물의 각 반도체층은 알루미늄(Al)을 포함하는 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga 의 조성은 60%인 Al0.4Ga0.6N일 수 있다. When the light emitting structure P emits light in the ultraviolet wavelength band, each semiconductor layer of the light emitting structure includes In x1 Al y1 Ga 1-x1-y1 N (0≤x1≤1, 0<y1) including aluminum (Al). ≤1, 0≤x1+y1≤1) may include a material. Here, the composition of Al may be expressed as a ratio of the total atomic weight including the atomic weight of In, the atomic weight of Ga, and the atomic weight of Al to the atomic weight of Al. For example, when the Al composition is 40%, the Ga composition may be 60% Al 0.4 Ga 0.6 N.

또한 실시 예의 설명에 있어서 조성이 낮거나 높다라는 의미는 각 반도체층의 조성 %의 차이로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30% 더 높다고 표현할 수 있다.In addition, in the description of the embodiment, the meaning that the composition is low or high may be understood as a difference in composition % of each semiconductor layer. For example, if the aluminum composition of the first semiconductor layer is 30% and the aluminum composition of the second semiconductor layer is 60%, it can be expressed that the aluminum composition of the second semiconductor layer is 30% higher than the aluminum composition of the first semiconductor layer. have.

기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.The substrate 110 may be formed of a material selected from among sapphire (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge, but is not limited thereto. The substrate 110 may be a light-transmitting substrate capable of transmitting light in an ultraviolet wavelength band.

버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 AlN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시 예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.The buffer layer 111 may alleviate a lattice mismatch between the substrate 110 and the semiconductor layers. The buffer layer 111 may be a combination of Group III and V elements, or may include any one of AlN, AlGaN, InAlGaN, and AlInN. In this embodiment, the buffer layer 111 may be AlN, but is not limited thereto. The buffer layer 111 may include a dopant, but is not limited thereto.

제1 도전형 반도체층(120)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(120)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(120)은 n형 반도체층일 수 있다.The first conductivity-type semiconductor layer 120 may be implemented with a compound semiconductor of group III-V or group II-VI, and may be doped with a first dopant. The first conductivity type semiconductor layer 120 is a semiconductor material having a composition formula of In x1 Al y1 Ga 1-x1-y1 N (0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1), for example For example, it may be selected from AlGaN, AlN, InAlGaN, and the like. In addition, the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first conductivity-type semiconductor layer 120 doped with the first dopant may be an n-type semiconductor layer.

활성층(130)은 제1 도전형 반도체층(120)과 제2 도전형 반도체층(140) 사이에 배치될 수 있다. 활성층(130)은 제1 도전형 반도체층(120)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(140)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(130)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.The active layer 130 may be disposed between the first conductivity type semiconductor layer 120 and the second conductivity type semiconductor layer 140 . The active layer 130 is a layer in which electrons (or holes) injected through the first conductivity type semiconductor layer 120 and holes (or electrons) injected through the second conductivity type semiconductor layer 140 meet. The active layer 130 may transition to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.

활성층(130)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(130)의 구조는 이에 한정하지 않는다.The active layer 130 may have any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, and the active layer 130 . The structure is not limited thereto.

활성층(130)은 복수 개의 우물층과 장벽층을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1-x2-y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다. 알루미늄 조성이 높아질수록 우물층에서 발광하는 파장은 짧아질 수 있다.The active layer 130 may include a plurality of well layers and barrier layers. The well layer and the barrier layer may have a compositional formula of In x2 Al y2 Ga 1-x2-y2 N (0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1). The aluminum composition of the well layer may vary according to the wavelength of light emission. The higher the aluminum composition, the shorter the wavelength of light emitted from the well layer.

제2 도전형 반도체층(140)은 활성층(130) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(140)에 제2도펀트가 도핑될 수 있다. The second conductivity type semiconductor layer 140 is formed on the active layer 130 , and may be implemented as a compound semiconductor such as group III-V or group II-VI, and is formed on the second conductivity type semiconductor layer 140 . Dopants may be doped.

제2 도전형 반도체층(140)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. The second conductivity type semiconductor layer 140 is a semiconductor material having a composition formula of In x5 Al y2 Ga 1-x5-y2 N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1) or AlInN , AlGaAs, GaP, GaAs, GaAsP, may be formed of a material selected from AlGaInP.

제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(140)은 p형 반도체층일 수 있다.When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, or Ba, the second conductivity-type semiconductor layer 140 doped with the second dopant may be a p-type semiconductor layer.

활성층(130)과 제2 도전형 반도체층(140) 사이에는 전자 차단층(Electron-Blocking Layer; EBL)이 배치될 수 있다. 전자 차단층은 활성층(130)의 구속층으로 전자 이탈을 감소시킬 수 있다.An electron-blocking layer (EBL) may be disposed between the active layer 130 and the second conductivity-type semiconductor layer 140 . The electron blocking layer is a constraint layer of the active layer 130 and may reduce electron escape.

발광 구조물(P)은 제1 도전형 반도체층(120)과 버퍼층(111)을 일부 노출시키는 식각 영역(P1)을 포함할 수 있다. 식각 영역(P1)은 제1 도전형 반도체층(120)을 노출시키는 제1 식각 영역(W2) 및 버퍼층(111)을 노출시키는 제2 식각 영역(W3)을 포함할 수 있다. 제2 식각 영역(W3)은 제1 식각 영역(W2)을 둘러싸도록 형성될 수 있다.The light emitting structure P may include an etch region P1 partially exposing the first conductivity type semiconductor layer 120 and the buffer layer 111 . The etch region P1 may include a first etch region W2 exposing the first conductivity-type semiconductor layer 120 and a second etch region W3 exposing the buffer layer 111 . The second etch region W3 may be formed to surround the first etch region W2 .

제2 식각 영역(W3)은 제1 식각 영역(W2)을 형성한 이후에 형성될 수 있으나 반드시 이에 한정하는 것은 아니고 동시에 형성될 수도 있다. 또한, 식각 방법은 건식 식각 또는 습식 식각과 같은 다양한 반도체 식각 방법이 사용될 수 있다.The second etch region W3 may be formed after the first etch region W2 is formed, but is not limited thereto and may be formed simultaneously. In addition, as the etching method, various semiconductor etching methods such as dry etching or wet etching may be used.

제1 식각 영역(W2)의 깊이(d1)와 제2 식각 영역(W3)의 깊이(d2)는 상이할 수 있다. 제2 식각 영역(W3)의 깊이(d2)는 제1 식각 영역(W2)의 깊이(d1)보다 클 수 있다. 예시적으로 제1 식각 영역(W2)의 깊이(d1)와 제2 식각 영역(W3)의 깊이(d2)의 비(d1:d2)는 1:4 내지 1:9일 수 있다.A depth d1 of the first etch region W2 may be different from a depth d2 of the second etch region W3 . A depth d2 of the second etch region W3 may be greater than a depth d1 of the first etch region W2 . For example, a ratio (d1:d2) of the depth d1 of the first etch region W2 to the depth d2 of the second etch region W3 may be 1:4 to 1:9.

깊이의 비가 1:4보다 작으면(예: 1:3) 제1 도전형 반도체층의 일부가 잔존하여 부식에 취약해질 수 있으며, 깊이의 비가 1:9보다 크면 공정시간이 증가하고 단차가 증가하여 생산성이 감소할 수 있다. 또한 이후 사진공정에서의 안정성이 감소할 수 있다.If the depth ratio is less than 1:4 (eg 1:3), a part of the first conductivity type semiconductor layer may remain and become vulnerable to corrosion. If the depth ratio is greater than 1:9, the process time increases and the step difference increases. This may decrease productivity. In addition, the stability in the subsequent photographic process may decrease.

도 2를 참조하면, 제2 식각 영역(W3)에 의해 노출된 제1 도전형 반도체층(120)의 측면의 제1 높이(d21)는 제2 식각 영역(W3)에 의해 노출된 버퍼층(111)의 측면의 제2 높이(d22)보다 클 수 있다. 제2 식각 영역(W3)의 깊이(d2)가 더 깊어지면 버퍼층(111)이 더 많이 식각되므로 제2 높이(d22)가 더 커질 수 있다. 제1 높이(d21)와 제2 높이(d22)의 비(d21:d22)는 1:0.1 내지 1:1일 수 있다.Referring to FIG. 2 , the first height d21 of the side surface of the first conductivity-type semiconductor layer 120 exposed by the second etch region W3 is the buffer layer 111 exposed by the second etch region W3 . ) may be greater than the second height d22 of the side surface. When the depth d2 of the second etch region W3 is increased, the buffer layer 111 is etched more, so that the second height d22 may be increased. A ratio d21:d22 of the first height d21 to the second height d22 may be 1:0.1 to 1:1.

높이의 비가 1:0.1보다 작으면 n형 반도체가 남을 수 있어서 부식에 취약해질 수 있으며, 1:1보다 크면 공정시간의 증가로 생산성이 감소할 수 있다.If the height ratio is less than 1:0.1, the n-type semiconductor may remain and may be vulnerable to corrosion, and if the height ratio is greater than 1:1, productivity may decrease due to an increase in process time.

제2 식각 영역(W3)으로 노출된 제1 도전형 반도체층(120)의 측면의 제1 경사 각도(θ2)는 제2 식각 영역(W3)으로 노출된 버퍼층(111)의 측면의 제2 경사 각도(θ1)보다 클 수 있다. 동일한 식각 가스 또는 식각 용액을 사용하여도 제1 도전형 반도체층(120)과 버퍼층(111)의 조성이 다르기 때문이다. 예시적으로 제1 도전형 반도체층(120)의 측면의 제1 경사 각도(θ2)는 40도 내지 65도일 수 있다. 또한, 제2 식각 영역(W3)으로 노출된 버퍼층(111)의 측면의 제2 경사 각도(θ1)는 30도 내지 60도일 수 있다.The first inclination angle θ2 of the side surface of the first conductivity-type semiconductor layer 120 exposed to the second etch region W3 is a second inclination angle θ2 of the side surface of the buffer layer 111 exposed to the second etch region W3. It may be greater than the angle θ1. This is because the compositions of the first conductivity-type semiconductor layer 120 and the buffer layer 111 are different even when the same etching gas or etching solution is used. For example, the first inclination angle θ2 of the side surface of the first conductivity type semiconductor layer 120 may be 40 degrees to 65 degrees. In addition, the second inclination angle θ1 of the side surface of the buffer layer 111 exposed to the second etch region W3 may be 30 degrees to 60 degrees.

도 1을 참조하면, 제1 전극(161)은 제1 식각 영역(W2)에 배치된 제1 도전형 반도체층(120) 상에 배치될 수 있다. 제1 전극(161)은 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 로듐(Rh), 백금(Pt), 티타늄(Ti), 니켈(Ni), 금(Au), 인듐(In), 주석(Sn), 옥사이드(O), 텅스텐(W)및 구리(Cu) 중 적어도 하나로 이루어질 수 있다.Referring to FIG. 1 , the first electrode 161 may be disposed on the first conductivity-type semiconductor layer 120 disposed in the first etch region W2 . The first electrode 161 may include aluminum (Al), chromium (Cr), palladium (Pd), rhodium (Rh), platinum (Pt), titanium (Ti), nickel (Ni), gold (Au), and indium (In). ), tin (Sn), oxide (O), tungsten (W), and copper (Cu) may be formed of at least one.

예시적으로 제1 전극(161)은 Cr, Ti, TiN 중 적어도 하나를 포함하는 제1 층 및 Al, Rh, Pt 중 적어도 하나를 포함하는 제2 층으로 구성될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니다.Exemplarily, the first electrode 161 may include a first layer including at least one of Cr, Ti, and TiN, and a second layer including at least one of Al, Rh, and Pt. However, the present invention is not necessarily limited thereto.

제1 전극(161) 상에는 제1 커버전극(162)이 배치될 수 있다. 제1 커버전극(162)은 제1 전극(161)을 덮도록 형성될 수 있다. 제1 커버전극(162)의 재질은 제1 전극(161)과 동일할 수 있으나 반드시 이에 한정하지 않는다. 제1 커버전극(162)은 식각 영역(P1)으로 방출되는 자외선 광을 효과적으로 차단할 수 있도록 다양한 구조 및 재질을 포함할 수 있다. 실시예에 따르면, 제1 전극(161) 또는 제1 커버전극(162)에 의해 자외선 광이 차단되므로 광 추출 효율이 개선되는 효과가 있다.A first cover electrode 162 may be disposed on the first electrode 161 . The first cover electrode 162 may be formed to cover the first electrode 161 . The material of the first cover electrode 162 may be the same as that of the first electrode 161 , but is not limited thereto. The first cover electrode 162 may include various structures and materials to effectively block ultraviolet light emitted to the etch region P1 . According to the embodiment, since ultraviolet light is blocked by the first electrode 161 or the first cover electrode 162 , light extraction efficiency is improved.

제2 전극(171)은 제2 도전형 반도체층(140) 상에 배치될 수 있다. 제2 전극(171)은 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 로듐(Rh), 백금(Pt), 티타늄(Ti), 니켈(Ni), 금(Au), 인듐(In), 주석(Sn), 옥사이드(O), 텅스텐(W)및 구리(Cu) 중 적어도 하나로 이루어질 수 있으나 반드시 이에 한정하지 않는다.The second electrode 171 may be disposed on the second conductivity-type semiconductor layer 140 . The second electrode 171 includes aluminum (Al), chromium (Cr), palladium (Pd), rhodium (Rh), platinum (Pt), titanium (Ti), nickel (Ni), gold (Au), and indium (In). ), tin (Sn), oxide (O), tungsten (W), and at least one of copper (Cu), but is not necessarily limited thereto.

제2 전극(171) 상에는 제2 커버전극(172)과 반사전극(173)이 배치될 수 있다. 제2 커버전극(172)과 반사전극(173)의 재질은 제2 전극(171)과 동일할 수 있으나 반드시 이에 한정하지 않는다. 제2 커버전극(172)은 제2 전극(171)을 덮도록 형성될 수 있다. 제2 전극(171), 제2 커버전극(172) 및 반사전극(173)은 제2 도전형 반도체층(140)으로 출사되는 광을 반사시키는 재질로 제작될 수 있다. 그러나, 수평형 구조에서는 제2 전극(171), 제2 커버전극(172)은 자외선 광을 투과시키는 재질로 제작될 수 있으며 반사전극은 생략될 수 있다.A second cover electrode 172 and a reflective electrode 173 may be disposed on the second electrode 171 . The material of the second cover electrode 172 and the reflective electrode 173 may be the same as that of the second electrode 171 , but is not limited thereto. The second cover electrode 172 may be formed to cover the second electrode 171 . The second electrode 171 , the second cover electrode 172 , and the reflective electrode 173 may be made of a material that reflects light emitted to the second conductivity-type semiconductor layer 140 . However, in the horizontal structure, the second electrode 171 and the second cover electrode 172 may be made of a material that transmits ultraviolet light, and the reflective electrode may be omitted.

제1 전극(161)과 제2 전극(171) 사이에는 제1 절연층(151)이 형성될 수 있다. 제1 절연층(151)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택될 수 있다. 제1 절연층(151)은 제2 식각 영역(W3) 형성 전에 형성될 수 있으나 반드시 이에 한정하는 것은 아니고 제2 식각 영역(W3)까지 형성한 후에 형성될 수도 있다. A first insulating layer 151 may be formed between the first electrode 161 and the second electrode 171 . At least one of the first insulating layer 151 may be selected from the group consisting of SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, Al 2 O 3 , TiO 2 , AlN, and the like. The first insulating layer 151 may be formed before the formation of the second etch region W3, but is not limited thereto, and may be formed after even the second etch region W3 is formed.

제1 전극(161)과 제2 전극(171) 상에는 제2 절연층(152)이 형성될 수 있다. 제2 절연층(152)의 재질은 제1 절연층(151)과 동일할 수 있다. 제2 절연층(152)은 제1 절연층(151)보다 두꺼울 수 있으나 반드시 이에 한정하지 않는다. 제1 절연층(151)과 제2 절연층(152)은 최종 제품에서 경계가 소멸할 수도 있다.A second insulating layer 152 may be formed on the first electrode 161 and the second electrode 171 . The material of the second insulating layer 152 may be the same as that of the first insulating layer 151 . The second insulating layer 152 may be thicker than the first insulating layer 151 , but is not limited thereto. The boundary between the first insulating layer 151 and the second insulating layer 152 may disappear in the final product.

제2 식각 영역(W3)은 제2 절연층(152)이 형성된 커버 영역(W5) 및 제2 절연층(152)이 형성되지 않은 더미 영역(W4)을 포함할 수 있다. 더미 영역(W4)은 칩을 절삭하기 위한 영역일 수 있다. 따라서, 절삭 조건에 따라 완성품 단계에서는 더미 영역(W4)이 형성될 수도 있고 더미 영역(W4)이 형성되지 않을 수도 있다.The second etched region W3 may include a cover region W5 in which the second insulating layer 152 is formed and a dummy region W4 in which the second insulating layer 152 is not formed. The dummy area W4 may be an area for cutting chips. Accordingly, the dummy region W4 may be formed or the dummy region W4 may not be formed in the finished product stage according to cutting conditions.

제1 식각 영역(W2)의 면적과 커버 영역(W5)의 면적은 상이할 수 있다. 커버 영역(W5)의 면적과 제1 식각 영역(W2)의 면적의 비(W5:W2)는 1:3.5 내지 1:6일 수 있다.An area of the first etch region W2 may be different from an area of the cover region W5 . A ratio (W5:W2) of the area of the cover region W5 to the area of the first etch region W2 may be 1:3.5 to 1:6.

면적의 비가 1:6보다 크면(예:1:7) 제2 식각 영역(W3)에 배치된 절연층의 면적이 작아져 제1 도전형 반도체층의 측면을 충분히 커버하지 못하는 문제가 발생할 수 있고, 1:3.5보다 작으면 칩 절단시 절연층의 끝단이 절단면이나 크랙과 접촉되어 불량을 발생시킬 수 있다.If the area ratio is greater than 1:6 (eg: 1:7), the area of the insulating layer disposed in the second etch region W3 becomes small, so that the side surface of the first conductivity-type semiconductor layer cannot be sufficiently covered. , if it is less than 1:3.5, the end of the insulating layer may come into contact with the cut surface or cracks when cutting the chip, causing defects.

도 3은 본 발명의 일 실시예에 따른 자외선 발광소자의 단면도이고, 도 4는 복수 개의 발광부를 둘러싸는 제1 전극을 보여주는 도면이고, 도 5a는 본 발명의 일 실시예에 따른 자외선 발광소자의 평면도이고, 도 5b는 도 5a의 일부 확대도이고, 도 6a 내지 도 6e는 절연층 측면의 다양한 형상을 보여주는 도면이다.3 is a cross-sectional view of an ultraviolet light emitting device according to an embodiment of the present invention, FIG. 4 is a view showing a first electrode surrounding a plurality of light emitting units, and FIG. 5A is a cross-sectional view of an ultraviolet light emitting device according to an embodiment of the present invention It is a plan view, FIG. 5B is a partial enlarged view of FIG. 5A, and FIGS. 6A to 6E are views showing various shapes of the side surface of the insulating layer.

도 3을 참조하면, 제2 절연층(152)의 측면(152-1)은 제2 식각 영역(W3)의 커버 영역(W5)에 배치되어 발광 구조물(P)을 둘러싸도록 배치될 수 있다. 이러한 구성에 의하면 제2 절연층(152)이 제1 도전형 반도체층(120)의 측면을 전체적으로 커버하므로 제1 도전형 반도체층(120)의 측면이 부식되는 것을 방지할 수 있다.Referring to FIG. 3 , the side surface 152-1 of the second insulating layer 152 may be disposed in the cover area W5 of the second etch area W3 to surround the light emitting structure P. Referring to FIG. According to this configuration, since the second insulating layer 152 completely covers the side surface of the first conductivity type semiconductor layer 120 , it is possible to prevent the side surface of the first conductivity type semiconductor layer 120 from being corroded.

제2 절연층(152)은 제1 커버전극(162)을 노출시키는 제1 개구부(152a) 및 제2 커버전극(172)을 노출시키는 제2 개구부(152b)를 포함할 수 있다. 제1 패드(191)는 제1 개구부(152a)를 통해 제1 커버전극(162) 및 제1 전극(161)과 전기적으로 연결될 수 있고, 제2 패드(192)는 제2 개구부(152b)를 통해 제2 커버전극(172) 및 제2 전극(171)과 전기적으로 연결될 수 있다.The second insulating layer 152 may include a first opening 152a exposing the first cover electrode 162 and a second opening 152b exposing the second cover electrode 172 . The first pad 191 may be electrically connected to the first cover electrode 162 and the first electrode 161 through the first opening 152a, and the second pad 192 may be electrically connected to the second opening 152b. Through the second cover electrode 172 and the second electrode 171 may be electrically connected.

이러한 패드 구조는 플립칩 구조일 수 있다. 그러나, 실시예는 플립칩 구조에 한정되지 않고 수평형 구조도 적용될 수 있다.Such a pad structure may be a flip chip structure. However, the embodiment is not limited to the flip-chip structure and a horizontal structure may also be applied.

도 4 및 도 5a를 참조하면, 제1 전극(161)은 복수 개의 발광 영역(P2) 사이에 배치되고 제1 끝단(161a)과 제2 끝단(161b)을 갖는 복수 개의 핑거 전극(161-1) 및 식각 영역(P1)의 가장자리를 따라 연장된 테두리 전극(161-2)을 포함할 수 있다. 테두리 전극(161-2)은 복수 개의 핑거 전극(161-1)의 제1 끝단(161a) 및 제2 끝단(161b)과 연결될 수 있다. 이때, 복수 개의 핑거 전극(161-1)은 제1 끝단(161a)의 폭(W41)이 제2 끝단(161b)의 폭(W42)보다 넓을 수 있다.4 and 5A , the first electrode 161 is disposed between the plurality of light emitting regions P2 and includes a plurality of finger electrodes 161-1 having a first end 161a and a second end 161b. ) and an edge electrode 161 - 2 extending along the edge of the etch region P1 . The edge electrode 161-2 may be connected to the first end 161a and the second end 161b of the plurality of finger electrodes 161-1. In this case, the width W41 of the first end 161a of the plurality of finger electrodes 161-1 may be wider than the width W42 of the second end 161b.

제2 절연층(152)은 제1 전극(161)과 제2 전극(171)을 전체적으로 덮고 일부만을 노출시킬 수 있다. 제1 전극(161)을 노출하는 제1 개구부(152a)는 제1 전극(161)의 핑거 전극(161-1)의 제1 끝단(161a) 상에 형성될 수 있다. 제1 전극(161)의 핑거 전극(161-1)의 제1 끝단(161a)은 상대적으로 폭이 넓게 형성되므로 제1 개구부(152a)를 넓게 형성하여 제1 패드(191)와 제1 전극(161)의 접촉 면적을 증가시킬 수 있다.The second insulating layer 152 may entirely cover the first electrode 161 and the second electrode 171 and expose only a portion of the first electrode 161 and the second electrode 171 . The first opening 152a exposing the first electrode 161 may be formed on the first end 161a of the finger electrode 161-1 of the first electrode 161 . Since the first end 161a of the finger electrode 161-1 of the first electrode 161 is formed to be relatively wide, the first opening 152a is formed wide to form the first pad 191 and the first electrode ( 161) can increase the contact area.

복수 개의 발광 영역(P2)은 각각 제1 끝단(P21)과 제2 끝단(P22)을 포함하고, 복수 개의 발광 영역(P2)의 제1 끝단(P21)은 서로 멀어지는 방향으로 휘어진 곡률부(R1)를 포함할 수 있다. 발광 영역(P2)의 곡률부(R1) 사이에는 핑거전극(161-1)의 제1 끝단이 배치될 수 있다. The plurality of light emitting areas P2 includes a first end P21 and a second end P22, respectively, and the first end P21 of the plurality of light emitting areas P2 has a curved portion R1 that is curved in a direction away from each other. ) may be included. A first end of the finger electrode 161-1 may be disposed between the curved portions R1 of the light emitting region P2.

복수 개의 발광 영역(P2)은 곡률부(R1)가 서로 멀어지는 방향(Y축 방향)으로 휘어져 제1 끝단(P21)의 폭이 제2 끝단(P22)의 폭보다 좁아질 수 있다. 따라서, 상대적으로 복수 개의 핑거전극(161-1)는 제1 끝단의 폭(W41)이 제2 끝단의 폭(W42)보다 넓게 형성될 수 있다.In the plurality of light emitting regions P2 , the curvature portion R1 may be bent in a direction away from each other (the Y-axis direction) so that the width of the first end P21 may be narrower than the width of the second end P22 . Accordingly, in the plurality of finger electrodes 161-1, the width W41 of the first end may be wider than the width W42 of the second end.

제2 절연층(152)의 제2 개구부(152b)는 제2 커버전극(172) 상에 배치될 수 있다. 제2 커버전극(172)은 복수 개의 발광 영역(P2) 상에 각각 배치되고 제2 개구부(152b)는 복수 개의 제2 커버전극(172) 상에 각각 중첩될 수 있다.The second opening 152b of the second insulating layer 152 may be disposed on the second cover electrode 172 . The second cover electrodes 172 may be respectively disposed on the plurality of light emitting regions P2 , and the second openings 152b may respectively overlap the plurality of second cover electrodes 172 .

제1 개구부(152a)는 복수 개의 발광 영역(P2) 사이에 배치되고 제2 개구부(152b)는 복수 개의 발광 영역(P2) 상에 각각 배치되므로 제1 개구부(152a)의 개수는 제2 개구부(152b)의 개수보다 적을 수 있다. 또한, 제1 개구부(152a)의 면적은 제2 개구부(152b)의 면적보다 작을 수 있다.Since the first opening 152a is disposed between the plurality of light emitting areas P2 and the second opening 152b is disposed on the plurality of light emitting areas P2, respectively, the number of the first openings 152a is equal to that of the second openings ( 152b). Also, the area of the first opening 152a may be smaller than the area of the second opening 152b.

제1 패드(191)와 제2 패드(192)는 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 이격 배치될 수 있다. 제1 패드(191)는 복수 개의 발광 영역(P2)의 곡률부(R1) 및 제1 끝단(161a)과 중첩되도록 배치될 수 있다.The first pad 191 and the second pad 192 may extend in the second direction (Y-axis direction) and may be spaced apart from each other in the first direction (X-axis direction). The first pad 191 may be disposed to overlap the curved portion R1 and the first end 161a of the plurality of light emitting regions P2 .

도 5b를 참조하면, 제2 절연층(152)의 측면(152-1)은 패터닝되어 돌출 형상을 가질 수 있다. 이러한 구성에 의하면 칩에 발생한 크랙이 활성층까지 전파되는 것을 억제할 수 있다. 제2 절연층(152)의 측면이 직선인 경우 크랙이 절연층을 통해 활성층까지 연장될 수 있다. 그러나, 제2 절연층(152)의 측면(152-1)이 곡선인 경우 크랙이 전파되는 것을 효과적으로 억제할 수 있다.Referring to FIG. 5B , the side surface 152-1 of the second insulating layer 152 may be patterned to have a protruding shape. According to this configuration, it is possible to suppress the cracks generated in the chip from propagating to the active layer. When the side surface of the second insulating layer 152 is straight, the crack may extend through the insulating layer to the active layer. However, when the side surface 152-1 of the second insulating layer 152 is curved, propagation of cracks can be effectively suppressed.

도 6a 내지 도 6e를 참조하면, 제2 절연층(152)의 측면의 돌출부(PT1) 형상은 다양한 곡선 형상을 가질 수 있다. 예시적으로 도 6a와 같이 외측으로 볼록한 돌출부(PT1)를 포함할 수 있고, 도 6b와 같이 복수 개의 볼록한 돌출부(PT1) 사이에 직선부(PT2)가 배치될 수도 있다. 돌출부(PT1)와 직선부(PT2)의 폭은 동일할 수도 있고 상이할 수도 있다. 예시적으로 돌출부(PT1)와 직선부(PT2)의 폭은 3㎛ 내지 15㎛일 수 있으나 반드시 이에 한정하지 않는다. 6A to 6E , the shape of the protrusion PT1 on the side surface of the second insulating layer 152 may have various curved shapes. For example, it may include an outwardly convex protrusion PT1 as shown in FIG. 6A , and a straight part PT2 may be disposed between the plurality of convex protrusions PT1 as shown in FIG. 6B . The widths of the protrusion PT1 and the straight portion PT2 may be the same or different. Exemplarily, the width of the protrusion PT1 and the straight portion PT2 may be 3 μm to 15 μm, but is not limited thereto.

도 6c을 참조하면, 제2 절연층(152)의 측면은 오목한 돌출부(PT3)를 포함할 수 있고, 도 6d와 같이 복수 개의 오목한 돌출부(PT3) 사이에 직선부(PT2)가 배치될 수도 있다. 또한, 도 6e와 같이 볼록한 돌출부(PT1)와 오목한 돌출부(PT3)가 혼합된 구조를 가질 수도 있다.Referring to FIG. 6C , the side surface of the second insulating layer 152 may include a concave protrusion PT3, and a straight line PT2 may be disposed between the plurality of concave protrusions PT3 as shown in FIG. 6D. . In addition, as shown in FIG. 6E , the convex protrusion PT1 and the concave protrusion PT3 may have a mixed structure.

도 7은 메사 식각에 의해 발광 영역 및 제1 식각 영역을 형성한 상태를 보여주는 평면도 및 단면도이고, 도 8은 제2 식각 영역을 형성한 상태를 보여주는 도면이고, 도 9는 제1 전극, 제2 전극 및 제2 절연층을 형성한 상태를 보여주는 도면이고, 도 10은 제2 절연층을 패터닝한 상태를 보여주는 도면이다.7 is a plan view and a cross-sectional view illustrating a state in which a light emitting region and a first etched region are formed by mesa etching, FIG. 8 is a diagram illustrating a state in which a second etched region is formed, and FIG. 9 is a first electrode and a second It is a view showing a state in which an electrode and a second insulating layer are formed, and FIG. 10 is a view showing a state in which the second insulating layer is patterned.

도 7을 참조하면, 기판 상에 발광 구조물은 MOCVD(Metal Organic Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 등의 방식을 통해 에피텍셜 성장시킬 수 있다.Referring to FIG. 7 , the light emitting structure on the substrate may be epitaxially grown through methods such as MOCVD (Metal Organic Chemical Vapor Deposition), CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), and ALD (Atomic Layer Deposition). can

이후 메사 식각에 의해 복수 개의 발광 영역(P2)을 형성할 수 있다. 복수 개의 발광 영역(P2)은 제1 방향으로 연장되고 제2 방향으로 이격 배치될 수 있다. 제1 식각 영역(W2)은 복수 개의 발광 영역(P2)을 둘러싸도록 배치될 수 있다. 실시예에서는 복수 개의 발광 영역(P2)이 3개인 것을 개시하였으나 발광 영역(P2)의 개수는 특별히 한정하지 않는다.Thereafter, a plurality of light emitting regions P2 may be formed by mesa etching. The plurality of light emitting areas P2 may extend in the first direction and be spaced apart from each other in the second direction. The first etch region W2 may be disposed to surround the plurality of light emitting regions P2 . Although it is disclosed that the plurality of light emitting areas P2 is three in the embodiment, the number of light emitting areas P2 is not particularly limited.

도 8을 참조하면, 제1 식각 영역(W2)의 외곽 가장자리를 메사 식각하여 제2 식각 영역(W3)을 형성할 수 있다. 제2 식각 영역(W3)에서 제1 도전형 반도체층(120)은 완전히 제거되고 버퍼층(111)은 일부 식각되어 노출될 수 있다.Referring to FIG. 8 , the outer edge of the first etch region W2 may be mesa-etched to form the second etch region W3 . In the second etch region W3 , the first conductivity type semiconductor layer 120 may be completely removed and the buffer layer 111 may be partially etched to be exposed.

제2 식각 영역(W3)은 제1 식각 영역(W2)을 형성한 이후에 형성될 수 있으나 반드시 이에 한정하는 것은 아니고 동시에 형성될 수도 있다. 또한, 식각 방법은 건식 식각 또는 습식 식각과 같은 다양한 반도체 식각 방법이 사용될 수 있다.The second etch region W3 may be formed after the first etch region W2 is formed, but is not limited thereto and may be formed simultaneously. In addition, as the etching method, various semiconductor etching methods such as dry etching or wet etching may be used.

제1 식각 영역(W2)의 깊이(d1)와 제2 식각 영역(W3)의 깊이(d2)는 상이할 수 있다. 제2 식각 영역(W3)의 깊이(d2)는 제1 식각 영역(W2)의 깊이(d1)보다 클 수 있다. 예시적으로 제1 식각 영역(W2)의 깊이(d1)와 제2 식각 영역(W3)의 깊이(d2)의 비는 1: 4 내지 1:9일 수 있다.A depth d1 of the first etch region W2 may be different from a depth d2 of the second etch region W3 . A depth d2 of the second etch region W3 may be greater than a depth d1 of the first etch region W2 . For example, a ratio of the depth d1 of the first etch region W2 to the depth d2 of the second etch region W3 may be 1:4 to 1:9.

도 9를 참조하면, 제1 전극(161), 제1 커버전극(162), 제2 전극(171) 및 제2커버전극(172)를 형성할 수 있다. 제1 커버전극(162) 및 제2커버전극(172)은 자외선 반사도가 높은 재질이 선택될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 자외선 광이 제2 도전형 반도체층(140)을 통해 출사되는 수평형 구조에서는 제2 커버전극(172)은 자외선 투과도가 높은 재질이 선택될 수도 있다.Referring to FIG. 9 , a first electrode 161 , a first cover electrode 162 , a second electrode 171 , and a second cover electrode 172 may be formed. The first cover electrode 162 and the second cover electrode 172 may be made of a material having high UV reflectivity. However, the present invention is not limited thereto, and in a horizontal structure in which ultraviolet light is emitted through the second conductive semiconductor layer 140 , a material having high ultraviolet transmittance may be selected for the second cover electrode 172 .

이후 제2 절연층(152)을 제1 전극부(160)과 제2 전극부(170) 상에 형성할 수 있다. 이때, 제2 절연층(152)은 제1 식각 영역(W2)과 제2 식각 영역(W3)에 형성될 수 있다. 제2 절연층(152)은 제2 식각 영역(W3)의 전체 영역에 형성될 수 있으나 반드시 이에 한정되는 것은 아니고 일부 영역에만 형성될 수도 있다.Thereafter, a second insulating layer 152 may be formed on the first electrode unit 160 and the second electrode unit 170 . In this case, the second insulating layer 152 may be formed in the first etch region W2 and the second etch region W3 . The second insulating layer 152 may be formed over the entire region of the second etch region W3 , but is not limited thereto, and may be formed only on a partial region.

실시예에 따르면 제2 식각 영역(W3)을 형성하여 외곽 영역에서 제1 도전형 반도체층(120)을 제거하고, 제1 도전형 반도체층(120)의 측면을 제2 절연층(152)으로 덮음으로써 부식이 발생하는 것을 억제할 수 있다. 가시광 발광소자의 경우 알루미늄 조성이 낮아 부식이 상대적으로 덜 발생하는 반면 자외선 발광소자의 경우 알루미늄 조성이 높아 부식이 상대적으로 잘 발생하는 문제가 있다.According to the embodiment, the second etch region W3 is formed to remove the first conductivity type semiconductor layer 120 from the outer region, and the side surface of the first conductivity type semiconductor layer 120 is formed as the second insulating layer 152 . By covering, it is possible to suppress the occurrence of corrosion. In the case of a visible light emitting device, corrosion occurs relatively less due to a low aluminum composition, whereas in the case of an ultraviolet light emitting device, there is a problem in that corrosion occurs relatively well due to a high aluminum composition.

또한, 제2 식각 영역(W3)을 형성하여 제1 도전형 반도체층(120)의 외곽 영역을 제거하고 버퍼층(111)의 일부를 식각함으로써 칩이 얇아져 칩 분리가 용이해지고 굴절율 감소로 인한 광 추출 효율이 개선될 수 있다.In addition, the second etch region W3 is formed to remove the outer region of the first conductivity-type semiconductor layer 120 , and a portion of the buffer layer 111 is etched to make the chip thinner, thereby facilitating chip separation and light extraction due to a reduction in refractive index. Efficiency can be improved.

도 10을 참조하면, 제2 절연층(152) 상에 제1 개구부(152a)를 형성하여 제1 커버전극(162)을 노출시키고, 제2 개구부(152b)를 형성하여 제2 커버전극(172)을 노출시킬 수 있다. Referring to FIG. 10 , a first opening 152a is formed on the second insulating layer 152 to expose the first cover electrode 162 , and a second opening 152b is formed to form a second cover electrode 172 . ) can be exposed.

이때, 제2 절연층(152)의 측면을 패터닝하여 복수 개의 돌출부를 형성할 수 있다. 이러한 돌출 구조는 마스크를 이용하여 선택적으로 식각하여 제작할 수 있으나 제조 방법은 이에 한정하지 않는다. 또한, 돌출부는 제2 절연층을 형성할 때 동시에 형성될 수도 있다. 복수 개의 돌출부는 외측으로 볼록하거나 오목한 곡선 구조를 가짐으로써 크랙이 전파되는 것을 방지할 수 있다.In this case, a plurality of protrusions may be formed by patterning the side surface of the second insulating layer 152 . The protruding structure may be manufactured by selectively etching using a mask, but the manufacturing method is not limited thereto. Further, the protrusion may be formed simultaneously when forming the second insulating layer. The plurality of protrusions may have a convex or concave curved structure to the outside, thereby preventing cracks from propagating.

이후, 제2 절연층(152) 상에 제1 패드(191)를 형성하여 제1 전극(161)과 전기적으로 연결할 수 있다. 또한, 제2 패드(192)를 형성하여 제2 전극(171)과 전기적으로 연결할 수 있다.Thereafter, a first pad 191 may be formed on the second insulating layer 152 to be electrically connected to the first electrode 161 . In addition, the second pad 192 may be formed to be electrically connected to the second electrode 171 .

이러한 자외선 발광소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 자외선 발광소자는 케이스(몸체)에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.Such an ultraviolet light emitting device can be applied to various types of light source devices. Exemplarily, the light source device may be a concept including a sterilization device, a curing device, a lighting device, a display device, and a vehicle lamp. That is, the ultraviolet light emitting device may be applied to various electronic devices that are disposed on a case (body) and provide light.

살균 장치는 실시 예에 따른 자외선 발광소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.The sterilization apparatus can sterilize a desired area by providing the ultraviolet light emitting device according to the embodiment. The sterilizer may be applied to household appliances such as water purifiers, air conditioners, and refrigerators, but is not limited thereto. That is, the sterilization device may be applied to various products (eg, medical devices) requiring sterilization.

예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.For example, the water purifier may include a sterilizing device according to an embodiment in order to sterilize circulating water. The sterilizer may be disposed at a nozzle or a discharge port through which water circulates to irradiate ultraviolet rays. In this case, the sterilization device may include a waterproof structure.

경화 장치는 실시 예에 따른 자외선 발광소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.The curing apparatus may be provided with an ultraviolet light emitting device according to an embodiment to cure various types of liquids. Liquid may be the broadest concept including all of the various materials that are cured when irradiated with ultraviolet light. Illustratively, the curing apparatus may cure various types of resins. Alternatively, the curing device may be applied to curing cosmetic products such as nail polish.

조명 장치는 기판과 실시예의 자외선 발광소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting device may include a light source module including a substrate and the ultraviolet light emitting device of the embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the provided to the light source module. Also, the lighting device may include a lamp, a head lamp, or a street lamp.

표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may constitute a backlight unit.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are not exemplified above in the range that does not depart from the essential characteristics of the present embodiment. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

Claims (13)

기판;
상기 기판 상에 배치되는 버퍼층;
상기 버퍼층 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층이 노출되는 제1 식각 영역을 포함하는 발광 구조물;
상기 제1 식각 영역으로 노출된 상기 제1 도전형 반도체층 상에 배치되는 제1 전극;
상기 제2 도전형 반도체층 상에 배치되는 제2 전극; 및
상기 제1 전극과 제2 전극 상에 배치되는 절연층을 포함하고,
상기 발광 구조물은 상기 제1 식각 영역의 외곽에 형성되어 상기 버퍼층의 일부 영역까지 식각하는 제2 식각 영역을 포함하고,
상기 제2 식각 영역에 의해 노출된 상기 제1 도전형 반도체층의 측면의 높이는 상기 제2 식각 영역에 의해 노출된 상기 버퍼층의 측면의 높이보다 크고,
상기 버퍼층은 상기 제2 식각 영역에서의 두께가 상기 제1 식각 영역에서의 두께보다 얇고,
상기 버퍼층은 제1 도전형 반도체층보다 알루미늄 조성이 높고,
상기 제1 식각 영역의 깊이(d1)와 상기 제2 식각 영역의 깊이(d2)의 비(d1:d2)는 1:4 내지 1:9이고,
상기 제2 식각 영역으로 노출된 상기 제1 도전형 반도체층의 측면의 경사 각도는 상기 제2 식각 영역으로 노출된 상기 버퍼층의 측면의 경사 각도보다 큰 자외선 발광소자.
Board;
a buffer layer disposed on the substrate;
a first conductivity type semiconductor layer disposed on the buffer layer, an active layer disposed on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer disposed on the active layer, wherein the first conductivity type semiconductor layer a light emitting structure including the exposed first etched region;
a first electrode disposed on the first conductivity-type semiconductor layer exposed to the first etch region;
a second electrode disposed on the second conductivity-type semiconductor layer; and
an insulating layer disposed on the first electrode and the second electrode;
The light emitting structure includes a second etch region formed outside the first etch region to etch up to a partial region of the buffer layer,
The height of the side surface of the first conductivity-type semiconductor layer exposed by the second etch region is greater than the height of the side surface of the buffer layer exposed by the second etch region,
In the buffer layer, a thickness in the second etch region is thinner than a thickness in the first etch region;
The buffer layer has a higher aluminum composition than the first conductivity type semiconductor layer,
A ratio (d1:d2) of a depth d1 of the first etch region to a depth d2 of the second etch region is 1:4 to 1:9,
An inclination angle of a side surface of the first conductivity-type semiconductor layer exposed to the second etch region is greater than an inclination angle of a side surface of the buffer layer exposed to the second etch region.
 제1항에 있어서,
상기 절연층의 측면은 복수 개의 돌출부 및 상기 복수 개의 돌출부 사이에 배치되는 복수 개의 직선부를 포함하는 자외선 발광소자.
According to claim 1,
A side surface of the insulating layer includes a plurality of protrusions and a plurality of straight portions disposed between the plurality of protrusions.
 제1항에 있어서,
상기 절연층의 측면은 외측으로 돌출되는 복수 개의 돌출부를 포함하고,
상기 절연층의 상기 돌출부는 상기 제2 식각 영역에 형성되는 자외선 발광소자.
According to claim 1,
The side surface of the insulating layer includes a plurality of protrusions protruding outward,
The protrusion of the insulating layer is formed in the second etched region of the ultraviolet light emitting device.
 제3항에 있어서,
상기 제2 식각 영역의 면적은 상기 제1 식각 영역의 면적보다 넓은 자외선 발광소자.
4. The method of claim 3,
An area of the second etched region is larger than an area of the first etched region.
 삭제delete 삭제delete 제1항에 있어서,
상기 제2 식각 영역은 상기 절연층이 배치된 커버 영역을 포함하고,
상기 커버 영역의 면적과 상기 제1 식각 영역의 면적의 비는 1:3.5 내지 1:6인 자외선 발광소자.
According to claim 1,
The second etching region includes a cover region on which the insulating layer is disposed,
A ratio of an area of the cover region to an area of the first etched region is 1:3.5 to 1:6.
 삭제delete 제1항에 있어서,
상기 발광 구조물은 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수 개의 발광 영역을 포함하고,
상기 제1 전극은 상기 복수 개의 발광 영역 사이에 배치되고 제1 끝단과 제2 끝단을 갖는 복수 개의 핑거 전극 및 상기 복수 개의 발광 영역을 둘러싸는 테두리 전극을 포함하고,
상기 테두리 전극은 상기 복수 개의 핑거 전극의 제1 끝단 및 제2 끝단에 연결되고,
상기 핑거 전극의 제1 끝단의 폭은 상기 핑거 전극의 제2 끝단의 폭보다 넓은 자외선 발광소자.
According to claim 1,
The light emitting structure includes a plurality of light emitting regions extending in a first direction and spaced apart from each other in a second direction perpendicular to the first direction,
The first electrode includes a plurality of finger electrodes disposed between the plurality of light emitting areas and having a first end and a second end, and an edge electrode surrounding the plurality of light emitting areas,
The edge electrode is connected to the first end and the second end of the plurality of finger electrodes,
A width of a first end of the finger electrode is wider than a width of a second end of the finger electrode.
 제9항에 있어서,
상기 절연층 상에 배치되고 제1 개구부를 통해 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및
상기 절연층 상에 배치되고 제2 개구부를 통해 상기 제2 전극과 전기적으로 연결되는 제 2 패드를 포함하는 자외선 발광소자.
10. The method of claim 9,
a first pad disposed on the insulating layer and electrically connected to the first electrode through a first opening; and
and a second pad disposed on the insulating layer and electrically connected to the second electrode through a second opening.
 제10항에 있어서,
상기 제1 개구부는 상기 핑거 전극의 제1 끝단 상에 배치되고,
상기 제2 개구부는 상기 제2 전극 상에 배치되는 자외선 발광소자.
11. The method of claim 10,
The first opening is disposed on the first end of the finger electrode,
The second opening is an ultraviolet light emitting device disposed on the second electrode.
 제11항에 있어서,
상기 복수 개의 발광 영역은 각각 제1 끝단과 제2 끝단을 포함하고,
상기 복수 개의 발광 영역의 제1 끝단은 서로 멀어지는 방향으로 휘어진 곡률부를 포함하고,
상기 복수 개의 발광 영역의 제1 끝단 사이에는 상기 핑거 전극의 제1 끝단이 배치되고,
상기 제1 패드는 상기 복수 개의 발광 영역의 곡률부와 중첩되는 자외선 발광소자.
12. The method of claim 11,
Each of the plurality of light emitting regions includes a first end and a second end,
A first end of the plurality of light emitting regions includes a curved portion curved in a direction away from each other,
A first end of the finger electrode is disposed between the first ends of the plurality of light emitting regions,
The first pad is an ultraviolet light emitting device overlapping the curvature of the plurality of light emitting regions.
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