KR102422884B1 - Printed circuit board and the method thereof - Google Patents

Printed circuit board and the method thereof Download PDF

Info

Publication number
KR102422884B1
KR102422884B1 KR1020210125674A KR20210125674A KR102422884B1 KR 102422884 B1 KR102422884 B1 KR 102422884B1 KR 1020210125674 A KR1020210125674 A KR 1020210125674A KR 20210125674 A KR20210125674 A KR 20210125674A KR 102422884 B1 KR102422884 B1 KR 102422884B1
Authority
KR
South Korea
Prior art keywords
plating
printed circuit
circuit board
connection pad
solder
Prior art date
Application number
KR1020210125674A
Other languages
Korean (ko)
Other versions
KR20210118043A (en
Inventor
김다희
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020210125674A priority Critical patent/KR102422884B1/en
Publication of KR20210118043A publication Critical patent/KR20210118043A/en
Application granted granted Critical
Publication of KR102422884B1 publication Critical patent/KR102422884B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps

Abstract

본 발명의 인쇄회로기판은, 복수의 회로층과; 상기 복수의 회로층 사이에 형성된 복수의 절연층 및 상기 복수의 절연층에 층간 회로를 접속시키기 위한 비아 포스트를 포함하며, 상기 비아 포스트의 측면이 테이퍼부를 갖도록 구성된다. The printed circuit board of the present invention includes a plurality of circuit layers; a plurality of insulating layers formed between the plurality of circuit layers and a via post for connecting an interlayer circuit to the plurality of insulating layers, and a side surface of the via post is configured to have a tapered portion.

Description

인쇄회로기판 및 그 제조방법{Printed circuit board and the method thereof}Printed circuit board and its manufacturing method

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board and a method for manufacturing the same.

최근 전자제품은 다기능화 및 고속화의 추세가 빠른 속도로 진행되고 있다. 이런 추세에 대응하기 위해서 반도체칩 등의 발열소자 및 발열소자와 주기판을 연결시켜주는 발열소자 실장 인쇄회로기판도 매우 빠른 속도로 발전하고 있다.Recently, the trend of multifunctionality and high speed of electronic products is progressing at a fast pace. In order to respond to this trend, a heating element such as a semiconductor chip and a printed circuit board mounted with a heating element that connects the heating element and the main board are also developing at a very fast pace.

이러한 추세는 인쇄회로기판의 고속화 및 고밀도화와 밀접하게 연관되어 있으며, 이들을 만족시키기 위해 인쇄회로기판의 경박단소화, 미세 회로화, 고신뢰성, 고속 신호전달 구조와 관련하여 많은 성능 개선 및 발전이 필요한 실정이다. This trend is closely related to high-speed and high-density printed circuit boards, and in order to satisfy them, a lot of performance improvement and development are required in relation to the lightweight, thin, compact, micro-circuitry, high-reliability, and high-speed signal transmission structure of printed circuit boards. the current situation.

일반적으로 인쇄회로기판 제조 시 IC 칩이나 메인 보드와 연결되는 범프 패드에 솔더 또는 금속 재질의 범프를 직접 형성하고, 이 범프를 매개로 전자 부품을 적층하여 전기적으로 연결시키게 된다. In general, when manufacturing a printed circuit board, solder or metal bumps are directly formed on bump pads connected to an IC chip or a main board, and electronic components are stacked and electrically connected through the bumps.

미국 공개 특허 US 2008-0179725AUS Published Patent US 2008-0179725A

일 측면(또는 관점)은 금속 필러(pillar)를 형성하는데 있어 금속 물질을 도금 레지스트 윗부분까지 오버 플래팅 시킨 후 금속 필러가 낮아지도록 에칭액의 유동성을 이용하여 에칭시켜 총알 모양의 금속 필러로 형성하여 솔더와의 표면적을 높여 얼라인먼트의 관리를 향상시키는 인쇄회로기판 및 그 제조방법을 제공하는 것이다. One side (or point of view) is to form a metal pillar by over-plating a metal material to the top of the plating resist and then etching it using the fluidity of the etchant so that the metal pillar is lowered to form a bullet-shaped metal pillar and solder An object of the present invention is to provide a printed circuit board and a method for manufacturing the same for improving alignment management by increasing the surface area of the substrate.

일 실시예에 따른 본 발명의 인쇄회로기판은, 복수의 회로층과; 상기 복수의 회로층 사이에 형성된 복수의 절연층 및 상기 복수의 절연층에 층간 회로를 접속시키기 위한 비아 포스트를 포함하며, 상기 비아 포스트의 일단이 테이퍼부를 갖도록 구성된다.A printed circuit board of the present invention according to an embodiment includes: a plurality of circuit layers; and a plurality of insulating layers formed between the plurality of circuit layers and a via post for connecting an interlayer circuit to the plurality of insulating layers, and one end of the via post is configured to have a tapered portion.

또 다른 실시 예에 따른 본 발명의 인쇄회로기판은, 기판상에 형성된 접속 패드; 상기 접속 패드상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러; 및 상기 금속 필러상에 형성된 솔더를 포함하여 구성된다.A printed circuit board according to another embodiment of the present invention includes a connection pad formed on the substrate; a metal filler formed in a predetermined thickness on the connection pad and having an upper portion formed in a bullet shape; and a solder formed on the metal pillar.

본 발명의 일 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 비아 랜드가 형성된 기판상에 상기 비아 랜드를 노출시키는 개구부를 갖는 도금 레지스트를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 비아 포스트를 형성하는 단계; 상기 도금 레지스트을 박리한 후, 상기 형성된 비아 포스트가 매립되도록 상기 기판상에 절연층을 형성하는 단계; 및 상기 비아 포스트의 소정 면적이 노출되도록 상기 절연층을 연마하는 단계를 포함한다. According to an embodiment of the present invention, there is provided a method of manufacturing a printed circuit board, comprising: forming a plating resist having an opening exposing the via land on a substrate on which the via land is formed; forming a plating material in the opening by over-plating; etching the over-plated plating material with an etchant to form a via post so that an upper portion thereof has a bullet shape; after removing the plating resist, forming an insulating layer on the substrate so that the formed via post is buried; and polishing the insulating layer to expose a predetermined area of the via post.

또한, 본 발명의 또 다른 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 접속 패드가 형성된 기판상에 도금 레지스트을 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 및 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 금속 필러 형성하는 단계를 포함한다.In addition, according to another embodiment of the present invention, a method of manufacturing a printed circuit board according to the present invention includes: forming an opening to expose the connection pad by laminating a plating resist on the substrate on which the connection pad is formed; forming a plating material in the opening by over-plating; and etching the over-plated plating material with an etchant to form a metal pillar so that the upper portion has a bullet shape.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. The features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다. Prior to this, the terms or words used in the present specification and claims should not be construed in the ordinary and dictionary meaning, and the inventor may properly define the concept of the term to describe his invention in the best way. Based on the principle that there is, it should be interpreted as meaning and concept consistent with the technical idea of the present invention.

도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다.
도 2는 상기 제 1 실시 예의 빌드업층 구조를 도시한 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다.
도 4는 상기 제 2 실시 예의 인쇄회로기판을 메인 기판에 실장한 반도체 패키지를 개략적으로 도시한 도면이다.
도 5는 상기 제 2 실시 예에 반도체 소자를 실장한 반도체 패키지의 구조를 개략적으로 도시한 도면이다.
도 6a 내지 도 6g은 본 발명의 제 1 실시예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.
도 7a 내지 7g는 본 발명의 제 2 실시예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.1 is a cross-sectional view showing the structure of a printed circuit board according to a first embodiment of the present invention.
2 is a cross-sectional view illustrating a structure of a build-up layer according to the first embodiment.
3 is a cross-sectional view illustrating a structure of a printed circuit board according to a second embodiment of the present invention.
4 is a diagram schematically illustrating a semiconductor package in which the printed circuit board of the second embodiment is mounted on a main board.
5 is a diagram schematically illustrating a structure of a semiconductor package in which a semiconductor device is mounted according to the second embodiment.
6A to 6G are cross-sectional views illustrating a method of manufacturing a printed circuit board according to a first embodiment of the present invention.
7A to 7G are cross-sectional views illustrating a method of manufacturing a printed circuit board according to a second embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관 되어지는 이하의 상세한 설명과 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and examples taken in conjunction with the accompanying drawings. In the present specification, in adding reference numbers to the components of each drawing, it should be noted that only the same components are given the same number as possible even though they are indicated on different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In this specification, terms such as first, second, etc. are used to distinguish one component from another component, and the component is not limited by the terms. In the accompanying drawings, some components are exaggerated, omitted, or schematically illustrated, and the size of each component does not fully reflect the actual size.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

인쇄회로기판printed circuit board

먼저, 본 발명의 일 실시예에 따른 인쇄회로기판은 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.First, a printed circuit board according to an embodiment of the present invention will be described in detail with reference to the drawings. In this case, reference numerals not described in the referenced drawings may be reference numerals in other drawings indicating the same configuration.

도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다. 1 is a cross-sectional view showing the structure of a printed circuit board according to a first embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 인쇄회로기판은, 본 발명의 인쇄회로기판은, 기판(110)상에 형성된 씨드레이어(120) 및 비아랜드(130)과; 상기 비아랜드(130)상에 소정 두께로 형성하되 상부의 일단이 테이퍼진 비아 포스트(140); 및 상기 기판(110)상에 상기 비아 포스트(140)와 동일한 높이로 형성된 절연층(150)을 포함하여 구성된다. As shown in FIG. 1 , the printed circuit board of the present invention includes a seed layer 120 and a via land 130 formed on the substrate 110 ; a via post 140 formed on the via land 130 to a predetermined thickness and having an upper end tapered; and an insulating layer 150 formed on the substrate 110 at the same height as the via post 140 .

씨드레이어(120)는 추후 형성될 금속 물질의 증착이 잘되도록 형성된다. The seed layer 120 is formed to facilitate deposition of a metal material to be formed later.

비아랜드(130)은 금속 패드로서, 예컨대 기판 배선용으로 일반적으로 사용되는 Cu 재질로 이루어질 수 있으나, 이에 한정되지 않는다. The via land 130 is a metal pad, and may be made of, for example, Cu material generally used for substrate wiring, but is not limited thereto.

이러한 비아랜드(130)은 기판(110)상에 금속 물질층을 적층 후, 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 형성 가능하며 여기에서는 상세한 설명은 생략한다. The via land 130 uses a subtractive method in which a metal material layer is selectively removed using a corrosion resist after laminating a metal material layer on the substrate 110, and an additive method using electroless copper plating and electrolytic copper plating. (Additive) method, SAP (Semi-Additive Process), MSAP (Modified Semi Additive Process), SAP (Semi Additive Process) method, etc. can be formed, and detailed description will be omitted here.

비아 포스트(140)는 상기 기판상에 형성된 도금 레지스트의 비아 랜드가 노출되는 개구부에 구리 또는 구리를 포함하는 합금으로 오버 플래팅(over plating) 한 후, 이를 에칭액을 이용하여 에칭시켜 중심부가 뾰족한 총알 형상으로 형성하고, 연마 가공하여 추후 빌드업층과의 전기적 도통을 위한 소정 면적을 확보한다. 이때, 연마된 비아 포스트의 상부의 양측면이 테이퍼진 형상으로 형성되는 것이 바람직하다. 여기서, 비아 포스트는 빌드업 절연층의 비아 역할을 하는 것으로, 일반적으로 절연층을 드릴 가공하여 형성되는 비아와 다르게 형성되어 비아의 종횡비(aspect ratio)에 상관없이 충진성을 향상시킨다. The via post 140 is over-plated with copper or an alloy containing copper in the opening where the via land of the plating resist formed on the substrate is exposed, and then etched using an etchant to form a bullet with a sharp center. It is formed into a shape and is polished to secure a predetermined area for electrical conduction with the buildup layer later. In this case, it is preferable that both side surfaces of the top of the polished via post are formed in a tapered shape. Here, the via post serves as a via of the build-up insulating layer, and is generally formed differently from a via formed by drilling the insulating layer to improve fillability regardless of the aspect ratio of the via.

절연층(150)은 상기 도금 레지스트가 제거된 후의 상기 비아 포스트(140)가 형성된 기판(110)상에 상기 비아 포스트가 매립되는 높이로 형성한 후, 비아 포스트의 소정 면적이 노출되도록 연마한다. 이때, 절연층의 두께는 일반적으로 추후 빌드업층과의 절연 거리를 확보할 수 있는 두께로 형성되는 것이 바람직하다.The insulating layer 150 is formed on the substrate 110 on which the via post 140 is formed after the plating resist is removed to a height at which the via post is buried, and then polished to expose a predetermined area of the via post. In this case, the thickness of the insulating layer is generally preferably formed to a thickness that can secure an insulating distance from the buildup layer later.

한편, 상기 절연층(150)을 형성하는 절연 물질은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.Meanwhile, the insulating material forming the insulating layer 150 may be a thermosetting or thermoplastic polymer material, ceramic, organic-inorganic composite material, or glass fiber impregnation. Triazine), may include an epoxy-based insulating resin such as ABF (Ajinomoto Build-up Film), and unlike this, may include a polyimide-based resin, but is not particularly limited thereto.

또한, 도 2는 상기 제 1 실시 예의 빌드업층 구조를 도시한 단면도이다. 도 2에 도시된 바와 같이, 기판(210)상에 형성된 씨드레이어(220) 및 비아랜드(230)과; 상기 비아랜드(230)상에 소정 두께로 형성하되 상부의 일단이 테이퍼진 비아 포스트(240); 및 상기 기판(210)상에 상기 비아 포스트(240)와 동일한 높이로 형성된 제 1 절연층(250), 상기 제 1 절연층(250)상에 순차적으로 적층된 제 2, 제 3 절연층(270,290), 상기 제 2, 제 3 절연층(270,290)에 형성된 제 2, 제 3 비아 포스트(260,280)를 포함하는 빌드업 구조의 인쇄회로기판을 제공하게 된다.Also, FIG. 2 is a cross-sectional view illustrating the structure of the buildup layer according to the first embodiment. 2, the seed layer 220 and the via land 230 formed on the substrate 210; a via post 240 having a predetermined thickness on the via land 230 and having an upper end tapered; and a first insulating layer 250 formed on the substrate 210 at the same height as the via post 240 , and second and third insulating layers 270 and 290 sequentially stacked on the first insulating layer 250 . ) and the second and third via posts 260 and 280 formed on the second and third insulating layers 270 and 290, to provide a printed circuit board having a build-up structure.

여기서, 복수의 절연층과 테이퍼진 복수의 비아 포스트를 포함하는 회로층을 포함하는 빌드업층의 인쇄회로기판은 다양한 실시 예로 적용될 수 있다. Here, a printed circuit board having a build-up layer including a plurality of insulating layers and a circuit layer including a plurality of tapered via posts may be applied to various embodiments.

또한, 도 3은 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다. 이때, 전술한 제 1 실시 예가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.3 is a cross-sectional view showing the structure of a printed circuit board according to a second embodiment of the present invention. At this time, reference will be made to the above-described first embodiment, and thus overlapping descriptions may be omitted.

도 2에 도시된 바와 같이, 본 발명의 인쇄회로기판은, 기판(210)상에 형성된 접속 패드(230); 상기 접속 패드(230)상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러(240); 상기 금속 필러(pillar)(240)상에 형성된 솔더(250)을 포함하여 구성된다.As shown in Figure 2, the printed circuit board of the present invention, the connection pad 230 formed on the substrate 210; a metal filler 240 formed in a predetermined thickness on the connection pad 230 and having an upper portion formed in a bullet shape; and solder 250 formed on the metal pillar 240 .

접속 패드(230)는 금속 패드로서, 예컨대 기판 배선용으로 일반적으로 사용되는 Cu 재질로 이루어질 수 있으나, 이에 한정되지 않는다. 이러한, 접속 패드는 도 5에 도시된 바와 같이, 기판에 실장되는 IC 칩 또는 메인 보드와 전기적 연결을 위한 범프용 외부접속단자 패드로 사용되는 것이 바람직하다. 여기서, 씨드레이어(220)는 추후 형성될 접속 패드의 금속 물질이 증착을 돕도록 형성될 수 있다.The connection pad 230 is a metal pad, and may be made of, for example, Cu material generally used for substrate wiring, but is not limited thereto. Such connection pads are preferably used as external connection terminal pads for bumps for electrical connection with an IC chip mounted on a substrate or a main board, as shown in FIG. 5 . Here, the seed layer 220 may be formed to assist in deposition of a metal material of a connection pad to be formed later.

금속 필러(pillar)(240)는 상기 기판(210)상에 형성된 도금 레지스트의 접속 패드(230)가 노출되는 개구부에 구리 또는 구리를 포함하는 합금으로 오버 플래팅(over plating) 한 후, 이를 에칭액을 이용하여 에칭시켜 중심부가 뾰족한 총알 형상으로 형성하고, 상기 도금 레지스트를 제거함으로써 범프 역할을 하는 금속 필러(240)가 형성된다. 이러한, 반도체 칩의 각 금속패드마다 금속 필러(240)가 돌출 형성 되어지며, 각 금속 필러(240)는 파인피치(fine pitch)를 이루면서 서로 독립적인 배열을 이루게 된다.The metal pillar 240 is over-plated with copper or an alloy containing copper in the opening through which the connection pad 230 of the plating resist formed on the substrate 210 is exposed, and then over-plated with an etching solution. is etched to form a bullet shape with a sharp center, and the metal filler 240 serving as a bump is formed by removing the plating resist. The metal pillars 240 are protruded for each metal pad of the semiconductor chip, and each metal pillar 240 is arranged independently of each other while forming a fine pitch.

솔더(250)은 도전성 물질로 형성되며, 소자와의 접착을 위해 리플로우 되어 용융됨으로써 표면 장력에 의해 둥근 형상을 가진다. The solder 250 is formed of a conductive material, and is reflowed and melted for adhesion to a device to have a round shape due to surface tension.

또한, 도 4는 상기 제 2 실시 예의 인쇄회로기판을 메인 기판에 실장한 반도체 패키지를 개략적으로 도시한 도면이다. 도 4에 도시된 바와 같이, 제 1 기판(410)상에 형성된 접속 패드(430); 상기 접속 패드(430)상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러(440); 상기 금속 필러(240)상에 형성된 솔더(250)을 포함하여 구성된 인쇄회로기판을 메인 기판인 제 2 기판(460)의 접속 패드(470)와 접합하여 패키지를 구성할 수 있다. 여기서, 상기 메인 기판에 형성된 접속 패드(470)는 매립 패턴으로 형성될 수 있다. 4 is a diagram schematically illustrating a semiconductor package in which the printed circuit board of the second embodiment is mounted on a main board. 4, a connection pad 430 formed on the first substrate 410; a metal filler 440 formed in a predetermined thickness on the connection pad 430 and having an upper portion formed in a bullet shape; The printed circuit board including the solder 250 formed on the metal pillar 240 may be bonded to the connection pad 470 of the second board 460, which is the main board, to form a package. Here, the connection pad 470 formed on the main substrate may be formed in a buried pattern.

이때, 금속 필러(440)는 상부가 에칭액의 유동성에 의해 중심부가 뾰족한 총알 형상으로 형성되는데 이는 솔더가 형성되는 표면적을 넓혀 PCB와의 패키징 시에 솔더 브릿지(solder bridge) 불량에 대한 얼라인먼트 관리를 용이하게 할 수 있다. At this time, the metal filler 440 is formed in a bullet shape with a sharp center at the top by the fluidity of the etchant, which increases the surface area on which the solder is formed to facilitate alignment management for solder bridge defects during packaging with the PCB. can do.

또한, 도 5는 상기 제 2 실시 예에 반도체 소자를 실장한 반도체 패키지의 구조를 개략적으로 도시한 도면이다. 도 5에 도시된 바와 같이, 기판(510)상에 형성된 접속 패드(530); 상기 접속 패드(530)상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러(540); 상기 금속 필러(540)상에 형성된 솔더(550)을 포함하여 구성된 인쇄회로기판에 반도체 소자(560)를 실장하는 반도체 패키지를 구성할 수 있다. 여기서, 상기 솔더(550)는 상기 반도체 소자(560)의 접속 단자(570)와 접합된다. 5 is a diagram schematically illustrating a structure of a semiconductor package in which a semiconductor device is mounted according to the second embodiment. 5, a connection pad 530 formed on a substrate 510; a metal filler 540 formed in a predetermined thickness on the connection pad 530 and having an upper portion formed in a bullet shape; A semiconductor package in which the semiconductor device 560 is mounted on a printed circuit board including the solder 550 formed on the metal pillar 540 may be configured. Here, the solder 550 is bonded to the connection terminal 570 of the semiconductor device 560 .

여기서, 금속 필러(540)는 상부가 에칭액의 유동성에 의해 중심부가 뾰족한 총알 형상으로 형성되는데 이는 솔더가 형성되는 표면적을 넓혀 반도체 소자의 실장시 솔더 불량을 감소할 수 있다. Here, the upper part of the metal filler 540 is formed in a bullet shape with a sharp center by the fluidity of the etchant, which increases the surface area on which the solder is formed, thereby reducing solder defects when the semiconductor device is mounted.

인쇄회로기판의 제조방법Printed circuit board manufacturing method

도 6a 내지 도 6g은 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.6A to 6G are cross-sectional views illustrating a method of manufacturing a printed circuit board according to a first embodiment of the present invention.

본 발명의 일 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 비아 랜드가 형성된 기판상에 상기 비아 랜드를 노출시키는 개구부를 갖는 도금 레지스트를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 비아 포스트를 형성하는 단계; 상기 도금 레지스트을 박리한 후, 상기 형성된 비아 포스트가 매립되도록 상기 기판상에 절연층을 형성하는 단계; 및 상기 비아 포스트의 소정 면적이 노출되도록 상기 절연층을 연마하는 단계를 포함한다. According to an embodiment of the present invention, there is provided a method of manufacturing a printed circuit board, comprising: forming a plating resist having an opening exposing the via land on a substrate on which the via land is formed; forming a plating material in the opening by over-plating; etching the over-plated plating material with an etchant to form a via post so that an upper portion thereof has a bullet shape; after removing the plating resist, forming an insulating layer on the substrate so that the formed via post is buried; and polishing the insulating layer to expose a predetermined area of the via post.

먼저, 도 6a에 도시된 바와 같이, 기판상에 씨드 레이터(seed layer)층(120)을 형성하고, 그 위에 비아랜드(130)을 형성하게 된다. 상기 비아랜드(130)은 금속 패드로서, 예컨대 기판 배선용으로 일반적으로 사용되는 Cu 재질로 이루어질 수 있으나, 이에 한정되지 않는다. First, as shown in FIG. 6A , a seed layer 120 is formed on a substrate, and a via land 130 is formed thereon. The via land 130 is a metal pad, and may be made of, for example, Cu material generally used for substrate wiring, but is not limited thereto.

이러한 비아랜드(130)는 기판(110)상에 금속 물질을 적층 후, 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 형성 가능하며 여기에서는 상세한 설명은 생략한다. The via land 130 is formed by a subtractive method of selectively removing a metal material layer using a corrosion resist after laminating a metal material on the substrate 110, and an additive method using electroless copper plating and electrolytic copper plating. Additive) method, SAP (Semi-Additive Process), MSAP (Modified Semi Additive Process), SAP (Semi Additive Process) method, etc. can be formed, and a detailed description will be omitted here.

도 6b에 도시된 바와 같이, 상기 비아랜드(130)이 노출되도록 개구부(136)를 갖도록 도금 레지스트(135)을 형성하게 된다. 여기서, 기판상에 도금 레지스트(135)을 패터닝하여 노광 및 현상하는 공정을 포함한다. 구체적으로 살펴보면 다음과 같다. 즉, 도금 레지스트(135)의 밀착성을 높인 후 라미네이터를 통해 형성되고, 다음으로 광에 노출시키는 노광공정을 통해 도금 레지스트(135)을 선택적으로 경화시키고, 현상액으로 경화되지 않은 부분만을 용해시켜 개구부(136)를 패터닝할 수 있다. 여기서, 도금 레지스트(135)는 드라이 필름이 적용될 수 있다.As shown in FIG. 6B , the plating resist 135 is formed to have an opening 136 to expose the via land 130 . Here, a process of patterning a plating resist 135 on a substrate, exposing and developing is included. Specifically, it is as follows. That is, after increasing the adhesion of the plating resist 135, it is formed through a laminator, and then the plating resist 135 is selectively cured through an exposure process of exposure to light, and only the uncured portion is dissolved with a developer to open the opening ( 136) can be patterned. Here, a dry film may be applied to the plating resist 135 .

도 6c에 도시된 바와 같이, 상기 도금 레지스트(135)의 개구부(136)에 구리 또는 구리를 포함하는 합금 물질로 충진하여 비아 포스트(140)를 형성하게 된다. 이때, 충진되는 금속 물질을 상기 도금 레지스트의 두께보다 높게 오버 플래팅(over plating)으로 형성한다. As shown in FIG. 6C , the via post 140 is formed by filling the opening 136 of the plating resist 135 with copper or an alloy material including copper. In this case, the metal material to be filled is formed by over plating to be higher than the thickness of the plating resist.

도 6d에 도시된 바와 같이, 상기 오버 플래팅(over plating)된 비아 포스트(140)는 에칭액으로 중심부가 뾰족한 총알 형상으로 에칭하게 된다. 즉, 상기 오버 플래팅된 비아 포스트에 에칭액을 투여하면 에칭액의 유동성에 의해 비아 포스트의 중심부가 높은 부분에서 낮은 양쪽으로 흐르게 되어 양쪽이 점점 에칭되어 중앙부분만 뾰족한 총알 또는 총알 형상으로 남게 된다. As shown in FIG. 6D , the over-plated via post 140 is etched in a bullet shape with a sharp center using an etching solution. That is, when an etching solution is administered to the over-plated via post, the central portion of the via post flows from the high part to the low side due to the fluidity of the etching solution, and both sides are gradually etched, leaving only the central part in the shape of a sharp bullet or bullet.

도 6e에 도시된 바와 같이, 상기 총알 형상의 비아 포스트를 형성한 후, 기판상의 도금 레지스트를 박리하게 된다.As shown in FIG. 6E , after the bullet-shaped via post is formed, the plating resist on the substrate is peeled off.

도 6f에 도시된 바와 같이, 상기 도금 레지스트(135)이 제거된 후의 상기 비아 포스트(140)가 형성된 기판(110)상에 절연층(150)을 형성하게 된다. 이때, 상기 비아 포스트(140)가 매립되는 높이로 절연 물질을 도포하여 형성하게 된다. As shown in FIG. 6F , after the plating resist 135 is removed, the insulating layer 150 is formed on the substrate 110 on which the via post 140 is formed. At this time, the via post 140 is formed by coating an insulating material at a height at which the via post 140 is buried.

여기서, 상기 절연층(150)을 형성하는 절연 물질은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.Here, the insulating material forming the insulating layer 150 may be a thermosetting or thermoplastic polymer material, ceramic, organic-inorganic composite material, or glass fiber impregnation. Triazine), may include an epoxy-based insulating resin such as ABF (Ajinomoto Build-up Film), and unlike this, may include a polyimide-based resin, but is not particularly limited thereto.

도 6g에 도시된 바와 같이, 상기 절연층(150)을 형성한 후, 상기 비아 포스트(140)의 소정 면적이 노출되도록 절연층(150)을 연마한다. 이때, 절연층(150)의 두께는 일반적으로 추후 빌드업층과의 절연 거리를 확보할 수 있는 두께로 형성되면서, 상기 소정 면적은 추후 빌드업층과의 전기적 도통을 할 수 있도록 확보하는 것이 바람직하다. 여기서, 상기 비아 포스트는 빌드업 절연층간의 전기적 연결을 하기 위한 비아 역할을 하게 된다. 이러한 방법으로 빌드업층의 비아를 형성하게 되면 비아의 종횡비(aspect ratio)에 상관 없이 충진성을 향상시킬 수 있다. As shown in FIG. 6G , after the insulating layer 150 is formed, the insulating layer 150 is polished to expose a predetermined area of the via post 140 . In this case, the thickness of the insulating layer 150 is generally formed to a thickness that can secure an insulating distance from the buildup layer later, and it is preferable to secure the predetermined area so that electrical conduction with the buildup layer can be made later. Here, the via post serves as a via for electrical connection between the build-up insulating layers. When the via of the build-up layer is formed in this way, the fillability can be improved regardless of the aspect ratio of the via.

또한, 본 발명의 또 다른 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 접속 패드가 형성된 기판상에 도금 레지스트을 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 및 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 금속 필러 형성하는 단계; 상기 금속 필러상에 솔더를 형성한 후, 상기 도금 레지스트를 박리하는 단계; 및 상기 형성된 솔더에 리플로우 공정을 수행하는 단계를 포함한다.In addition, according to another embodiment of the present invention, a method of manufacturing a printed circuit board according to the present invention includes: forming an opening to expose the connection pad by laminating a plating resist on the substrate on which the connection pad is formed; forming a plating material in the opening by over-plating; and etching the over-plated plating material with an etchant to form a metal pillar so that the upper portion has a bullet shape; after forming solder on the metal pillar, peeling the plating resist; and performing a reflow process on the formed solder.

도 7a 내지 7g는 본 발명의 제 2 실시예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.7A to 7G are cross-sectional views illustrating a method of manufacturing a printed circuit board according to a second embodiment of the present invention.

이하 제조방법의 순서대로 자세히 살펴보기로 한다. 이때, 도 7a 내지 도 7d는 전술한 제 1 실시 예가 참조될 것이고, 이에 따라 중복되는 설명들은 생략하기로 한다. Hereinafter, it will be described in detail in the order of the manufacturing method. In this case, reference will be made to the first embodiment described above with reference to FIGS. 7A to 7D , and thus overlapping descriptions will be omitted.

도 7e에 도시된 바와 같이, 총알 형상으로 형성된 금속 필러(340)상에 도전성 물질을 도포하여 솔더(350)를 형성하게 된다. 여기서, 솔더(350)는 상기 도금 레지스트(335)의 두께와 동일하도록 충진하게 된다. 이때, 상기 솔더(350)는 상기 금속 필러(340)가 총알 형상으로 형성되어 솔더(350)와의 표면적이 넓어지게 되어 접착력을 강화시킬 수 있다. As shown in FIG. 7E , a solder 350 is formed by coating a conductive material on the metal filler 340 formed in a bullet shape. Here, the solder 350 is filled to have the same thickness as the plating resist 335 . In this case, in the solder 350 , the metal filler 340 is formed in a bullet shape to increase the surface area with the solder 350 , thereby enhancing adhesion.

도 7f에 도시된 바와 같이, 금속 필러(340)상에 솔더(350)를 형성한 후, 도금 레지스트(335)을 박리하여 외부 접속 단자인 범프 역할을 하는 금속 필러(340)가 형성된다. 이때, 반도체 칩의 각 금속 패드마다 금속 필러(340)가 돌출 형성 되어지며, 각 금속 필러(340)는 파인피치(fine pitch)를 이루면서 서로 독립적인 배열을 이루게 된다.As shown in FIG. 7F , after the solder 350 is formed on the metal pillar 340 , the plating resist 335 is peeled off to form the metal pillar 340 serving as a bump serving as an external connection terminal. At this time, the metal pillars 340 are protruded for each metal pad of the semiconductor chip, and the metal pillars 340 are arranged independently of each other while forming a fine pitch.

도 7g에 도시된 바와 같이, 상기 솔더(350)는 소자와의 접착을 위해 리플로우 되어 용융됨으로써 표면 장력에 의해 버섯 모양처럼 둥근 형상을 가진다. As shown in FIG. 7G , the solder 350 is reflowed and melted for adhesion to the device, so that it has a round shape like a mushroom shape due to surface tension.

이때, 솔더(350)가 형성되는 표면적은 넓어져 반도체 소자 또는 PCB와 의 패키징 시에 솔더 브릿지(solder bridge) 불량에 대한 얼라인먼트 관리를 용이하게 할 수 있다. In this case, the surface area on which the solder 350 is formed is wide, so that it is possible to facilitate alignment management for a solder bridge defect during packaging with a semiconductor device or a PCB.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.Although the present invention has been described in detail through specific examples, it is intended to describe the present invention in detail, and the present invention is not limited thereto, and by those of ordinary skill in the art within the technical spirit of the present invention. It is clear that the modification or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다. All simple modifications or changes of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be made clear by the appended claims.

110, 210, 310, 510 --- 기판
410 --- 제 1 기판
460 --- 제 2 기판
120, 220, 320, 420, 520 --- 씨드레이어
130, 230 --- 비아 랜드
330, 430, 530 --- 접속 패드
140, 240, 260, 280 --- 비아 포스트
340, 440, 540 --- 금속 필러
150, 250, 270, 290 --- 절연층
350, 450, 550 --- 솔더110, 210, 310, 510 --- Substrate
410 --- first substrate
460 --- second board
120, 220, 320, 420, 520 --- Seed Layer
130, 230 --- Via Land
330, 430, 530 --- splice pad
140, 240, 260, 280 --- Via Post
340, 440, 540 --- metal filler
150, 250, 270, 290 --- Insulation layer
350, 450, 550 --- Solder

Claims (12)

접속 패드를 갖는 기판;
상기 접속 패드에 형성되며, 상기 접속 패드보다 좁은 폭을 갖고 상기 접속 패드와 직접 접촉하는 필러 영역 및 상기 필러 영역과 연결되며 상기 필러 영역에 대하여 기울어진 테이퍼 영역을 갖는 금속 필러; 및
상기 금속 필러 상에 형성된 솔더를 포함하는 인쇄회로기판.
a substrate having connection pads;
a metal pillar formed on the connection pad, the metal pillar having a narrower width than the connection pad and having a pillar region in direct contact with the connection pad and a tapered region connected to the pillar region and inclined with respect to the filler region; and
A printed circuit board comprising a solder formed on the metal pillar.
 청구항 1에 있어서,
상기 금속 필러의 테이퍼 영역은 에칭액의 유동성에 의해 에칭되어 형성된 인쇄회로기판.
The method according to claim 1,
A printed circuit board formed by etching the tapered region of the metal filler by the fluidity of the etchant.
 접속 패드를 갖는 제 1 기판;
상기 접속 패드상에 배치되며, 상기 접속 패드보다 좁은 폭을 갖고 상기 접속 패드와 직접 접촉하는 필러 영역 및 상기 필러 영역과 연결되며 상기 필러 영역에 대하여 기울어진 테이퍼 영역을 갖는 금속 필러;
상기 금속 필러 상에 형성된 솔더; 및
상기 솔더에 접합되는 제 2 기판을 포함하는 인쇄회로기판.
a first substrate having connection pads;
a metal pillar disposed on the connection pad, the metal pillar having a narrower width than the connection pad and having a pillar region in direct contact with the connection pad and a tapered region connected to the pillar region and inclined with respect to the filler region;
solder formed on the metal pillar; and
A printed circuit board comprising a second substrate joined to the solder.
 접속 패드를 갖는 기판;
상기 접속 패드상에 배치되며, 상기 접속 패드보다 좁은 폭을 갖고 상기 접속 패드와 직접 접촉하는 필러 영역 및 상기 필러 영역과 연결되며 상기 필러 영역에 대하여 기울어진 테이퍼 영역을 갖는 금속 필러; 및
상기 금속 필러 상에 형성된 솔더를 포함하는 인쇄회로기판; 및
상기 솔더에 접합되는 반도체 소자를 포함하는 반도체 패키지.
a substrate having connection pads;
a metal pillar disposed on the connection pad, the metal pillar having a narrower width than the connection pad and having a pillar region in direct contact with the connection pad and a tapered region connected to the pillar region and inclined with respect to the filler region; and
a printed circuit board including solder formed on the metal pillar; and
A semiconductor package comprising a semiconductor device joined to the solder.
 비아 랜드가 형성된 기판상에 상기 비아 랜드를 노출시키는 개구부를 갖는 도금 레지스트를 형성하는 단계;
상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계;
상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 하부에 대하여 기울어진 테이퍼 영역을 갖도록 비아 포스트를 형성하는 단계;
상기 도금 레지스트을 박리한 후, 상기 형성된 비아 포스트가 매립되도록 상기 기판상에 절연층을 형성하는 단계; 및
상기 비아 포스트의 소정 면적이 노출되도록 상기 절연층을 연마하는 단계를 포함하는 인쇄회로기판의 제조방법.
forming a plating resist having an opening exposing the via land on the substrate on which the via land is formed;
forming a plating material in the opening by over-plating;
etching the over-plated plating material with an etchant to form a via post so that an upper portion has a tapered region inclined with respect to a lower portion;
after removing the plating resist, forming an insulating layer on the substrate so that the formed via post is buried; and
and polishing the insulating layer to expose a predetermined area of the via post.
 청구항 5에 있어서,
상기 오버 플래팅으로 형성되는 도금 물질은 상기 도금 레지스트의 두께 보다 높게 형성하는 인쇄회로기판의 제조방법.
6. The method of claim 5,
A method of manufacturing a printed circuit board in which the plating material formed by the over-plating is formed to be higher than the thickness of the plating resist.
 접속 패드가 형성된 기판상에 도금 레지스트을 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계;
상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 및
상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 하부에 대하여 기울어진 테이퍼 영역을 갖도록 금속 필러 형성하는 단계를 포함하는 인쇄회로기판의 제조방법.
forming an opening to expose the connection pad by laminating a plating resist on the substrate on which the connection pad is formed;
forming a plating material in the opening by over-plating; and
and etching the over-plated plating material with an etching solution to form a metal pillar so that the upper portion has a tapered region inclined with respect to the lower portion.
 청구항 7항에 있어서,
상기 금속 필러상에 솔더를 형성한 후, 상기 도금 레지스트를 박리하는 단계; 및
상기 형성된 솔더에 리플로우 공정을 수행하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
8. The method of claim 7,
after forming solder on the metal pillar, peeling the plating resist; and
Method of manufacturing a printed circuit board further comprising the step of performing a reflow process on the formed solder.
 청구항 7에 있어서,
상기 오버 플래팅으로 형성되는 도금 물질은 상기 도금 레지스트의 두께 보다 높게 형성하는 인쇄회로기판의 제조방법.
8. The method of claim 7,
A method of manufacturing a printed circuit board in which the plating material formed by the over-plating is formed to be higher than the thickness of the plating resist.
 청구항 7에 있어서,
상기 금속 필러를 형성하는 단계에서 오버 플래팅된 도금 물질에 에칭액의 유동성을 이용하여 상기 테이퍼 영역을 형성하는 인쇄회로기판의 제조방법.
8. The method of claim 7,
A method of manufacturing a printed circuit board for forming the tapered region by using the fluidity of an etchant in the plating material over-plated in the step of forming the metal filler.
 청구항 7에 있어서,
상기 금속 필러상에 형성된 솔더는 도금 레지스트의 두께와 동일하도록 충진하는 인쇄회로기판의 제조방법.
8. The method of claim 7,
A method of manufacturing a printed circuit board in which the solder formed on the metal pillar is filled to have the same thickness as the plating resist.
 접속 패드가 형성된 기판상에 도금 레지스트를 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계;
상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계;
상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 하부에 대하여 기울어진 테이퍼 영역을 갖도록 금속 필러 형성하는 단계;
상기 금속 필러상에 솔더를 형성한 후, 상기 도금 레지스트을 박리하는 단계; 및
상기 형성된 솔더에 리플로우 공정을 수행하여 인쇄회로기판을 준비하는 단계; 및
상기 인쇄회로기판의 리플로우된 솔더에 반도체 소자를 접합시키는 단계를 포함하는 반도체 패키지의 제조방법.forming an opening to expose the connection pad by laminating a plating resist on the substrate on which the connection pad is formed;
forming a plating material in the opening by over-plating;
etching the over-plated plating material with an etchant to form a metal pillar so that the upper portion has a tapered region inclined with respect to the lower portion;
after forming solder on the metal pillar, peeling the plating resist; and
preparing a printed circuit board by performing a reflow process on the formed solder; and
and bonding a semiconductor device to the reflowed solder of the printed circuit board.
KR1020210125674A 2015-02-10 2021-09-23 Printed circuit board and the method thereof KR102422884B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210125674A KR102422884B1 (en) 2015-02-10 2021-09-23 Printed circuit board and the method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150020107A KR20160097799A (en) 2015-02-10 2015-02-10 Printed circuit board and the method thereof
KR1020210125674A KR102422884B1 (en) 2015-02-10 2021-09-23 Printed circuit board and the method thereof

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020150020107A Division KR20160097799A (en) 2015-02-10 2015-02-10 Printed circuit board and the method thereof

Publications (2)

Publication Number Publication Date
KR20210118043A KR20210118043A (en) 2021-09-29
KR102422884B1 true KR102422884B1 (en) 2022-07-21

Family

ID=56874278

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020150020107A KR20160097799A (en) 2015-02-10 2015-02-10 Printed circuit board and the method thereof
KR1020210125674A KR102422884B1 (en) 2015-02-10 2021-09-23 Printed circuit board and the method thereof

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020150020107A KR20160097799A (en) 2015-02-10 2015-02-10 Printed circuit board and the method thereof

Country Status (1)

Country Link
KR (2) KR20160097799A (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093512A (en) 2003-09-12 2005-04-07 North:Kk Method of manufacturing wiring circuit board and multilayer wiring board

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7964800B2 (en) * 2006-05-25 2011-06-21 Fujikura Ltd. Printed wiring board, method for forming the printed wiring board, and board interconnection structure
TWI452661B (en) 2007-01-30 2014-09-11 Package structure with circuit directly connected to chip
KR101219905B1 (en) * 2011-04-08 2013-01-09 엘지이노텍 주식회사 The printed circuit board and the method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093512A (en) 2003-09-12 2005-04-07 North:Kk Method of manufacturing wiring circuit board and multilayer wiring board

Also Published As

Publication number Publication date
KR20210118043A (en) 2021-09-29
KR20160097799A (en) 2016-08-18

Similar Documents

Publication Publication Date Title
US9021693B2 (en) Method of manufacturing printed circuit board with metal bump
KR102472945B1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
US8141241B2 (en) Method of manufacturing a printed circuit board having metal bumps
KR101516072B1 (en) Semiconductor Package and Method of Manufacturing The Same
US20100139969A1 (en) Printed circuit board comprising metal bump and method of manufacturing the same
CN107393899B (en) Chip packaging substrate
US8209860B2 (en) Method of manufacturing printed circuit board having metal bump
US20150156883A1 (en) Printed circuit board and manufacturing method thereof
KR20140143567A (en) Semiconductor package board and method for maunfacturing the same
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
KR102207272B1 (en) Printed circuit board and method of manufacturing the same, and electronic component module
KR101300413B1 (en) Printed circuit board for Semiconductor package and method for the same
KR102422884B1 (en) Printed circuit board and the method thereof
KR20120022363A (en) Semiconductor package substrate and manufacturing method of the same
CN108305864B (en) Terminal with a terminal body
KR101222820B1 (en) Semiconductor package and manufacturing method of the same
KR102333097B1 (en) Printed circuit board and method of manufacturing the same, and electronic component module
KR20160103270A (en) Printed circuit board and method of manufacturing the same
US20110147923A1 (en) Surface Mounting Integrated Circuit Components
TWI594675B (en) Printed circuit board and method for manufacturing same
KR101531101B1 (en) Method for Manufacturing Printed Circuit Board

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right