KR101094956B1 - 매립게이트를 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립게이트 형성을 위한 게이트도전막의 에치백 공정시 트렌치 탑코너에서 게이트절연막이 얇아지는 원인이 되는 게이트절연막의 튀어나옴 구조를 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽을 리세스시키는 단계; 게이트산화공정을 진행하여 상기 측벽이 리세스된 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및 상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계를 포함하고, 상술한 본 발명은 트렌치의 측벽을 측면방향으로 일부 리세스시켜 후속 게이트산화 공정시에 게이트절연막의 튀어나옴 구조를 원천적으로 억제할 수 있다. 이에 따라, 후속의 매립게이트 형성을 위한 에치백공정시에 발생하는 게이트절연막의 얇아짐 현상을 최소화한다.
매립게이트, 에치백, 게이트절연막, 얇아짐

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립게이트를 구비한반도체장치 제조 방법에 관한 것이다.
반도체장치가 소형화(Shrink)되어 감에 따라 비트라인(BIT LINE)과 캐패시터의 콘택 면적 확보를 위해 워드라인(WORD LINE)을 기존의 실리콘기판 상부에서 실리콘기판의 하부에 위치하는 구조로 변경하게 되었다. 이와 같이, 워드라인을 실리콘기판 하부에 존재하게 하는 공정을 매립게이트(Buried Gate)라고 한다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역(12)을 정의한 후, 하드마스크막(13)을 형성한다. 여기서, 하드마스크막(13)은 질화막이다.
이어서, 하드마스크막(13)을 식각장벽으로 활성영역(12)을 식각하여 트렌 치(14)를 형성한다.
도 1b에 도시된 바와 같이, 게이트절연막(15)을 형성하기 위한 게이트산화공정을 진행한다.
도 1c에 도시된 바와 같이, 매립게이트로 사용되는 게이트도전막을 증착하여 트렌치를 갭필한 후, CMP(Chemical Mechanical Polishing) 공정 및 에치백(Etchback) 공정을 순차적으로 진행하여 일정 깊이 리세스시켜 매립게이트(16)를 형성한다.
그러나, 종래기술은 매립게이트 형성을 위한 에치백 공정시에 트렌치의 탑코너(Top corner)에서 게이트절연막(15)이 손실(도 1c의 'B' 참조)되는 것을 피할 수 없다. 이와 같이, 게이트절연막(15)이 과도하게 손실되면 잔류 게이트절연막(Remain gate oxide)의 두께가 트렌치 측벽에 비해 현저하게 얇아져서(Thinning) 반도체장치의 리프레시 특성이 열화된다.
도 2는 종래기술에 따른 매립게이트 형성후의 결과를 도시한 사진으로서, 트렌치의 탑코너에서 게이트절연막이 얇아지고 있음을 알 수 있다.
도 3a는 게이트절연막 형성전의 사진이고, 도 3b는 게이트절연막의 형성후의 사진이다.
도 3a 및 도 3b를 참조하면, 게이트절연막 형성후에 활성영역의 측벽에서 형성되는 두께보다 하드마스크막의 측벽에서 형성되는 두께가 현저히 얇은 것을 알 수 있다.
위와 같이 종래기술에서 게이트절연막의 얇아짐(Thinning) 현상의 원인으로 서, 구조적인 문제점을 들 수 있다. 일반적인 산화 공정의 특성상 실리콘물질인 활성영역(12)과 하드마스크막(13)인 질화막의 산화정도의 현저한 차이가 발생하여, 활성영역(12)은 더 많이 산화되는데 반해 하드마스크막(13)인 질화막은 적게 산화된다. 따라서, 산화공정을 통해 형성되는 게이트절연막(15)은 활성영역(12)쪽이 하드마스크막(13)보다 더 바깥쪽으로 튀어나온 구조(도 1b의 'A' 및 도 3b의 'A' 참조)가 생성된다. 이런 경우, 후속 매립게이트 형성을 위한 에치백(Etchback) 공정시 구조적으로 가장 많이 튀어나와 있는 탑코너 부위의 게이트절연막이 얇아지게 된다(도 1c의 'B' 참조). 심한 경우에는 탑코너 부위의 활성영역이 노출될 수도 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트 형성을 위한 게이트도전막의 에치백 공정시 트렌치 탑코너에서 게이트절연막이 얇아지는 원인이 되는 게이트절연막의 튀어나옴 구조를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽을 리세스시키는 단계; 게이트산화공정을 진행하여 상기 측벽이 리세스된 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및 상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 트렌치의 측벽을 리세스시키는 단계는 등방성 건식식각 또는 습식식각을 이용하는 것을 특징으로 한다. 또한, 상기 트렌치의 측벽을 리세스시키는 단계는 상기 게이트산화공정과 동일한 조건의 희생게이트산화공정을 진행하여 상기 트렌치 표면 상에 희생게이트절연막을 형성하는 단계; 및 상기 희생게이트절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내부를 갭필하는 갭필막을 형성하는 단계; 상기 하드마스크막의 측벽에 스페이서를 형성하는 단계; 상기 갭필막을 제거하는 단계; 게이트산화공정을 진행하여 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계; 상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및 상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 트렌치의 측벽을 측면방향으로 일부 리세스시켜 후속 게이트산화 공정시에 게이트절연막의 튀어나옴 구조를 원천적으로 억제할 수 있다. 이에 따라, 후속의 매립게이트 형성을 위한 에치백공정시에 발생하는 게이트절연막의 얇아짐 현상을 최소화하여 플라즈마손상(plasma damae) 및 접합손상(junction damage), 게이트절연막 손상(gate oxide damage)을 최소화하므로써 반도체장치의 신뢰성을 높여 리프레시 향상에 기여 할 수 있는 효과가 있다
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(21)에 활성영역(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 활성영역(22)은 잘 알려진 바와 같이 소자분리 공정에 의해 형성된다. 소자분리막은 도시하지 않기로 한다.
이어서, 하드마스크막(23)을 형성한다. 여기서, 하드마스크막(23)은 질화막을 포함한다. 또한, 하드마스크막(23)은 산화막(Oxide), 실리콘산화질화막(SiON)을 포함할 수도 있다.
이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(23)을 식각한 후에, 연속해서 하드마스크막(23)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 매립될 트렌치(24)를 형성한다. 이때, 트렌치(24)는 활성영역(22)을 일정 깊이 식각하여 형성한다.
도 4b에 도시된 바와 같이, 트렌치(24)를 측면 방향으로 리세스(도면부호 'R ' 참조)시킨다. 즉, 하드마스크막(23)보다 안쪽으로 위치하도록 리세스시킨 트렌치(24A)를 형성한다.
트렌치(24A)를 측면방향으로 리세스시키기 위해 건식식각(Dry etch) 특히, 등방성 건식식각을 이용한다. 트렌치를 제공하는 물질이 실리콘기판이므로 실리콘을 등방성 건식식각하는 가스를 사용한다. 예를 들어, SF6, HBr, Cl2 등을 조합하여 실시한다.
또한, 트렌치(24A)를 측면방향으로 리세스시키기 위해 습식식각(Wet etch) 특히, 고선택비 습식식각을 이용할 수도 있다. 트렌치를 제공하는 물질이 실리콘기판이므로 실리콘을 습식식각하는 용액을 이용한다. 예를 들어, 질산(HNO3)과 불산(HF)을 혼합하여 진행한다.
도 4c에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(25)을 형성한다. 위와 같이, 게이트산화공정을 진행하면, 활성영역(22)의 산화속도(Oxidation rate)가 하드마스크막(23)보다 더 빠르므로, 활성영역(22)의 측벽쪽에서 게이트절연막(25)이 더 잘 성장되고, 하드마스크막(23)의 측벽에서는 게이트절연막(25)이 상대적으로 덜 성장된다.
이와 같은 게이트산화 공정 후에 성장된 게이트절연막(25)은 튀어나옴이 없이 수직방향으로 거의 동일 선상에 위치하게 된다. 튀어나옴이 없이 성장되는 이유는 측면방향으로 트렌치(24A)를 미리 리세스시키므로써 가능하다.
도 4d에 도시된 바와 같이, 트렌치(24)를 갭필할 때까지 전면에 게이트도전막(26)을 증착한다. 게이트도전막(26)은 TiN, Ti, Ta, TaN, W, WSi을 단독으로 사용하거나, 혼합하여 사용할 수 있다. 바람직하게, 게이트도전막(26)은 티타늄질화막과 텅스텐막을 적층하여 형성한다.
이어서, 하드마스크막(23)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(23)의 표면에서 게이트도전막이 제거되어 트렌치(24A) 내부를 채우는 게이트도전막(26)이 잔류한다. 게이트도전막(26)의 평탄화를 위해 CMP 외에 건식에치백, 습식에치백 등을 단독 또는 혼합하여 적용할 수도 있다.
도 4e에 도시된 바와 같이, 에치백공정을 통해 게이트도전막을 리세스시킨다. 이에 따라, 매립게이트(26A)가 형성된다.
에치백공정을 진행할 때, 트렌치(24A) 탑코너 부위에서 게이트절연막(25)이 일부 손실되는 얇아짐 현상이 발생될 수 있으나, 종래기술보다 잔류하는 게이트절연막의 두께가 더 두껍다. 이에 따라, 리프레시 특성의 저하를 방지할 수 있다.
상술한 바와 같이, 본 발명은 매립게이트(26A)를 형성하기 위한 에치백공정시 트렌치 탑코너에서 게이트절연막(25)이 얇아지는 것을 최소화할 수 있다.
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체기판(31)에 활성영역(32)을 형성한다. 여기서, 반도체기판(31)은 실리콘기판을 포함하며, 활성영역(32)은 잘 알려진 바와 같이 소자분리 공정에 의해 형성된다. 소자분리막은 도시하지 않기로 한다.
이어서, 하드마스크막(33)을 형성한다. 여기서, 하드마스크막(33)은 질화막을 포함한다. 또한, 하드마스크막(33)은 산화막(Oxide), 실리콘산화질화막(SiON)을 포함할 수도 있다.
이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(33)을 식각한 후에, 연속해서 하드마스크막(33)을 식각장벽으로 이용한 식각공정을 통해 매립 게이트가 매립될 트렌치(34)를 형성한다. 이때, 트렌치(34)는 활성영역(32)을 일정 깊이 식각하여 형성한다.
도 5b에 도시된 바와 같이, 희생게이트산화 공정을 통해 희생게이트절연막(35)을 형성한다. 희생게이트산화 공정은 후속하는 도 5d의 게이트산화 공정과 동일한 조건에서 실시할 수 있다.
위와 같이, 희생게이트산화공정을 진행하면, 활성영역(32)의 산화속도(Oxidation rate)가 하드마스크막(33)보다 더 빠르므로, 활성영역(32)의 측벽쪽에서 희생게이트절연막(35)이 더 잘 성장되고, 하드마스크막(33)의 측벽에서는 희생게이트절연막(35)이 상대적으로 덜 성장된다. 이에 따라, 희생게이트산화 공정 후에 성장된 희생게이트절연막(35)은 튀어나온 구조를 갖고, 활성영역(32)쪽에서 더 잘 성장되기 때문에 트렌치(34)의 측벽을 확장시키게 된다.
도 5c에 도시된 바와 같이, 희생게이트절연막(35)을 제거한다. 이에 따라, 측면 방향으로 리세스된 트렌치(34A)가 형성된다. 즉, 하드마스크막(33)보다 안쪽으로 위치하도록 리세스시킨 트렌치(34A)를 형성한다.
위와 같이, 희생게이트절연막(35)의 성장공정에 의해 측면방향으로 실리콘이 손실(Si loss)되도록 하여 트렌치(34A)의 측벽이 하드마스크막(33)보다 안쪽으로 위치하도록 한다.
도 5d에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(36)을 형성한다. 위와 같이, 게이트산화공정을 진행하면, 활성영역(32)의 산화속도(Oxidation rate)가 하드마스크막(33)보다 더 빠르므로, 활성영역(32)의 측벽쪽 에서 게이트절연막(36)이 더 잘 성장되고, 하드마스크막(33)의 측벽에서는 게이트절연막(36)이 상대적으로 덜 성장된다. 이에 따라, 게이트산화 공정 후에 성장된 게이트절연막(36)은 튀어나옴이 없이 수직방향으로 거의 동일 선상에 위치하게 된다.
도 5e에 도시된 바와 같이, 트렌치(34A)를 갭필할 때까지 전면에 게이트도전막(37)을 증착한다. 게이트도전막은 게이트도전막(37)은 TiN, Ti, Ta, TaN, W, WSi을 단독으로 사용하거나, 혼합하여 사용할 수 있다. 바람직하게, 게이트도전막(37)은 티타늄질화막과 텅스텐막을 적층하여 형성한다.
이어서, 하드마스크막(33)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(33)의 표면에서 게이트도전막이 제거되어 트렌치(34A) 내부를 채우는 게이트도전막(37)이 잔류한다. 게이트도전막(37)의 평탄화를 위해 CMP 외에 건식에치백, 습식에치백 등을 단독 또는 혼합하여 적용할 수도 있다.
도 5f에 도시된 바와 같이, 에치백공정을 통해 게이트도전막을 리세스시킨다. 이에 따라, 매립게이트(37A)가 형성된다.
에치백공정을 진행할 때, 트렌치(34A) 탑코너 부위에서 게이트절연막(36)이 일부 손실되는 얇아짐 현상이 발생될 수 있으나, 종래기술보다 잔류하는 게이트절연막의 두께가 더 두껍다. 이에 따라, 리프레시 특성의 저하를 방지할 수 있다.
상술한 바와 같이, 제2실시예는 매립게이트(37A)를 형성하기 위한 에치백공정시 트렌치 탑코너에서 게이트절연막(36)이 얇아지는 것을 최소화할 수 있다.
도 6a 내지 도 6f는 본 발명의 제3실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체기판(41)에 활성영역(42)을 형성한다. 여기서, 반도체기판(41)은 실리콘기판을 포함하며, 활성영역(42)은 잘 알려진 바와 같이 소자분리 공정에 의해 형성된다. 소자분리막은 도시하지 않기로 한다.
이어서, 하드마스크막(43)을 형성한다. 여기서, 하드마스크막(43)은 질화막을 포함한다. 또한, 하드마스크막(43)은 산화막(Oxide), 실리콘산화질화막(SiON)을 포함할 수도 있다.
이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(43)을 식각한 후에, 연속해서 하드마스크막(43)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 매립될 트렌치(44)를 형성한다. 이때, 트렌치(44)는 활성영역(42)을 일정 깊이 식각하여 형성한다.
도 6b에 도시된 바와 같이, 트렌치(44)를 갭필할 때까지 전면에 갭필막(45)을 형성한다. 여기서, 갭필막(45)은 산화막 등을 포함할 수 있다.
이어서, 하드마스크막(43)의 표면이 드러날때까지 갭필막(45)을 평탄화한다.
도 6c에 도시된 바와 같이, 반도체기판(41)과 하드마스크막(43)의 접촉면 높이까지 갭필막(45A)을 리세스시킨다.
이어서, 전면에 스페이서절연막을 증착한 후 에치백하여 하드마스크막(43)의 측벽에 스페이서(46)를 형성한다. 여기서, 스페이서(46)는 질화막을 포함한다.
위와 같이, 스페이서(46)를 형성해주면 하드마스크막(43)또한 질화막이므로, 하드마스크막(43)이 측면방향으로 확장된 형태를 갖는다고 볼 수 있다.
도 6d에 도시된 바와 같이, 스페이서(46) 및 하드마스크막(43)을 식각장벽으로 하여 갭필막을 선택적으로 제거한다.
이에 따라, 트렌치(44)의 측벽은 스페이서(46)보다 안쪽에 위치하게 된다.
위와 같이, 트렌치(44)를 추가로 식각하는 제1실시예 또는 희생게이트절연막을 사용하는 제2실시예와 다르게, 제3실시예는 스페이서(46)를 이용하여 인위적으로 트렌치(44)의 측벽이 리세스된 형태를 갖도록 한다.
도 6e에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(47)을 형성한다. 위와 같이, 게이트산화공정을 진행하면, 활성영역(42)의 산화속도(Oxidation rate)가 질화막 물질인 하드마스크막(43) 및 스페이서(46)보다 더 빠르므로, 활성영역(42)의 측벽쪽에서 게이트절연막(47)이 더 잘 성장되고, 스페이서(46)의 측벽에서는 게이트절연막(47)이 상대적으로 덜 성장된다. 이에 따라, 게이트산화 공정 후에 성장된 게이트절연막(47)은 튀어나옴이 없이 수직방향으로 거의 동일 선상에 위치하게 된다.
도 6f에 도시된 바와 같이, 매립게이트(48)를 형성한다.
먼저, 트렌치(44)를 갭필할 때까지 전면에 게이트도전막을 증착한다. 게이트도전막은 게이트도전막은 게이트도전막)은 TiN, Ti, Ta, TaN, W, WSi을 단독으로 사용하거나, 혼합하여 사용할 수 있다. 바람직하게, 게이트도전막(37)은 티타늄질화막과 텅스텐막을 적층하여 형성한다.
이어서, 하드마스크막(43)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(43)의 표면에서 게이트도전막이 제거되어 트렌치(44) 내부를 채우는 게이트도전막이 잔류한다. 게이트도전막의 평탄화를 위해 CMP 외에 건식에치백, 습식에치백 등을 단독 또는 혼합하여 적용할 수도 있다.
이어서, 에치백공정을 통해 게이트도전막을 리세스시킨다. 이에 따라, 매립게이트(48)가 형성된다.
에치백공정을 진행할 때, 트렌치(44) 탑코너 부위에서 게이트절연막(47)이 일부 손실되는 얇아짐 현상이 발생될 수 있으나, 종래기술보다 잔류하는 게이트절연막의 두께가 더 두껍다.
상술한 바와 같이, 제3실시예는 매립게이트(48)를 형성하기 위한 에치백공정시 트렌치 탑코너에서 게이트절연막(47)이 얇아지는 것을 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면.
도 2는 종래기술에 따른 매립게이트 형성후의 결과를 촬영한 사진.
도 3a는 종래기술에 따른 게이트절연막 형성전의 사진.
도 3b는 종래기술에 따른 게이트절연막의 형성후의 사진.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.
도 6a 내지 도 6f는 본 발명의 제3실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 활성영역
23 : 하드마스크막 24A : 트렌치
25 : 게이트절연막 26A : 매립게이트

Claims (9)

  1. 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽을 리세스시키는 단계;
    게이트산화공정을 진행하여 상기 측벽이 리세스된 트렌치 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계;
    상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및
    상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 트렌치의 측벽을 리세스시키는 단계는,
    등방성 건식식각 또는 습식식각을 이용하는 반도체장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    상기 트렌치의 측벽을 리세스시키는 단계는,
    상기 게이트산화공정과 동일한 조건의 희생게이트산화공정을 진행하여 상기 트렌치 표면 상에 희생게이트절연막을 형성하는 단계; 및
    상기 희생게이트절연막을 제거하는 단계;
    를 포함하는 반도체장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하드마스크막은,
    질화막, 산화막 또는 실리콘산화질화막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  5. 하드마스크막을 식각장벽으로 반도체기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내부를 갭필하는 갭필막을 형성하는 단계;
    상기 하드마스크막의 측벽에 스페이서를 형성하는 단계;
    상기 갭필막을 제거하는 단계;
    게이트산화공정을 진행하여 상기 트렌치 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 트렌치를 갭필하는 게이트도전막을 형성하는 단계;
    상기 하드마스크막의 표면이 노출되도록 상기 게이트도전막을 평탄화하는 단계; 및
    상기 평탄화된 게이트도전막을 에치백하여 매립게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 갭필막을 형성하는 단계는,
    상기 트렌치의 내부를 갭필하도록 전면에 상기 갭필막을 형성하는 단계; 및
    상기 반도체기판과 하드마스크막의 접촉면 높이까지 상기 갭필막을 리세스시키는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 갭필막은 산화막을 포함하는 반도체장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 갭필막을 포함한 전면에 질화막을 증착하는 단계; 및
    상기 하드마스크막의 측벽에 스페이서 형태로 상기 질화막이 남도록 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 하드마스크막과 스페이서는 질화막을 포함하는 반도체장치 제조 방법.
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