KR102406291B1 - 4H-SiC NMOS 기반의 양방향 정전기 방전 보호소자 - Google Patents

4H-SiC NMOS 기반의 양방향 정전기 방전 보호소자 Download PDF

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구용서
도경일
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단국대학교 산학협력단
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Abstract

감내 특성을 향상시키고, 높은 홀딩 전압을 갖는 4H-SiC NMOS 기반의 양방향 정전기 방전 보호소자가 개시된다. 이는 종래의 Si 기반의 정전기 방전 보호소자를 4H-SiC 기반의 정전기 방전 보호소자로 제작함으로써 높은 항복전압과 전력손실을 줄일 수 있고, 전력변환장비의 크기를 줄일 수 있으며, 종래 도선의 제거와 제품 신뢰성 향상 효과 및 조립 요소 제거로 인한 원가 절감과 안정성을 확보할 수 있다. 또한, N+교차 영역과 P+교차 영역을 다수 교차되도록 형성함으로써, NPN 바이폴라 트랜지스터의 이미터 주입 효율을 감소시켜 낮아진 전류이득에 의해 홀딩 전압을 상승시킬 수 있다.

Description

4H-SiC NMOS 기반의 양방향 정전기 방전 보호소자{Bi-Directional Electrostatic Discharge Protection Device Based on 4H-SiC NMOS}
본 발명은 양방향 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 감내 특성을 향상시키고, 높은 홀딩 전압을 갖는 4H-SiC NMOS 기반의 양방향 정전기 방전 보호소자에 관한 것이다.
반도체 산업의 발전에 따라 많은 전자제품들의 소형화 및 고집적화뿐만 아니라 고성능화까지 이루어지고 있다. 그러나, 반도체 공정 기술이 발전될수록 게이트 옥사이드(Gate Oxide)의 두께가 얇아지고, 접합 깊이(Junction depth)가 감소되기 때문에 정전기 방전(ESD : Electrostatic Discharge) 현상에 더욱 취약해질 수밖에 없다. 따라서 반도체 설계에서 정전기 방전 현상에 의한 회로의 파괴나 오작동이 점점 심각한 문제로 대두되고 있다. 이러한 정전기 방전 현상을 방지하기 위하여, Si 기반의 GGNMOS(Gate Grounded NMOS), 실리콘 제어 정류기(SCR: Silicon Controlled Rectifier) 또는 LTDDSCR 등이 사용되고 있다.
도 1은 종래의 LTDDSCR을 나타낸 도면이다.
도 1을 참조하면, 종래의 LTDDSCR(100)은 Si 기판(101)상에 딥 N웰(110)이 형성되고, 딥 N웰(110) 상에 제1 P웰(120), 제2 P웰(140) 및 N웰(130)이 형성된다. 제1 P웰(120) 상에는 제 1 P+ 영역(121)과 제1 N+ 영역(122)이 형성되어 제1 단자(T1)로서 기능하고, 제2 P웰(140) 상에는 제2 P+ 영역(142)과 제2 N+영역(141)이 형성되어 제2 단자(T2)로서 기능한다. 또한, 제1 P웰(120) 및 N웰(130)과 접하도록 제1 P+브릿지 영역(102)이 형성되고, N웰(130) 및 제2 P웰(140)과 접하도록 제2 P+브릿지 영역(103)이 형성된다.
이러한 종래의 LTDDSCR(100)은 제1 단자(T1) 또는 제2 단자(T2)로 ESD 전류가 유입되면, 두 개의 NPN 바이폴라 트랜지스터(Q1,Q2)와 하나의 PNP 바이폴라 트랜지스터(Q3)의 동작에 의해 ESD 전류를 방전시킨다. 허나, 종래의 LTDDSCR(100)은 낮은 홀딩전압에 따른 래치-업에 의해 내부회로가 파손되는 문제가 발생된다.
따라서, 종래의 Si 기반 SCR, GGNMOS, LTDDSCR 등의 소자는 정전기 방전 보호소자로서 기존에 중요한 역할을 하고 있으나, Si 기반의 소자들은 구조적인 개선을 통한 성능 개선은 한계점에 이르고 있다.
일예로써, 하이브리드 자동차 및 연료전지 자동차의 대용량 모터 구동용 인버터 및 전원공급을 위한 컨버터 등에는 전력반도체가 다수 구성되어있다. 자동차용 인버터 및 컨버터를 구성하는 주요 전력반도체는 IGBT, MOSFET 등의 스위칭 소자와 쇼트키 다이오드, PiN 다이오드 등이 있으나 기존 Si 반도체는 발열이 과다하여 고전압/대전류 측면에서 한계에 직면한 상황이다. 또한, 대용량 모터 구동용 전력에너지반도체 소자는 사용 환경상 열적인 안정성이 요구되어, 일반적인 Si 소자로는 수명과 신뢰성을 보장하지 못하고 있다. 따라서, 고전압/ 대전류 측면에서 Si 기반의 소자를 대체할 소자 개발에 대한 필요성이 대두되고 있다.
한국특허공개 10-2017-0071676
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 종래의 Si 기반의 보호소자에 비해 고전압/ 대전류 측면에서 안정성이 우수한 특성을 갖는 보호소자를 제공하고, 높은 홀딩 전압을 유도하여 정상 동작 상태에서의 래치-업(Latch-up) 문제를 방지할 수 있는 4H-SiC NMOS 기반의 양방향 정전기 방전 보호소자를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 N-에피영역, 상기 N-에피영역 상에 서로 이격되어 형성된 제1 P웰 및 제2 P웰, 상기 제1 P웰 상에 형성된 제1 N+영역, 상기 제1 P웰 상에 형성되되, 상기 제1 N+영역과 이격되어 형성되고, 불순물이 교차하여 다수 형성된 제1 불순물 교차 영역, 상기 제2 P웰 상에 형성된 제2 N+영역 및 상기 제2 P웰 상에 형성되되, 상기 제2 N+영역과 이격되어 형성되고, 불순물이 교차하여 다수 형성된 제2 불순물 교차 영역을 포함하고, 상기 제1 불순물 교차 영역과 상기 제2 불순물 교차 영역은 서로 전기적으로 연결된다.
상기 제1 N+영역과 상기 제1 불순물 교차 영역 사이의 상기 제1 P웰 표면 상에 형성된 제1 게이트 및 상기 제2 N+영역과 상기 제2 불순물 교차 영역 사이의 상기 제2 P웰 표면 상에 형성된 제2 게이트를 더 포함할 수 있다.
상기 제1 게이트 및 상기 제2 게이트는 서로 전기적으로 연결될 수 있다.
상기 제1 N+영역, 상기 제1 게이트 및 상기 제1 불순물 교차 영역에 의해 형성된 제1 NMOS 트랜지스터 및 상기 제2 N+영역, 상기 제2 게이트 및 상기 제2 불순물 교차 영역에 의해 형성된 제2 NMOS 트랜지스터를 포함할 수 있다.
상기 N-에피영역은 4H-실리콘 카바이드(SiC)로 형성될 수 있다.
상기 N-에피영역은 상기 제1 P웰 및 상기 제2 P웰의 사이와 측면을 모두 감싸도록 형성될 수 있다.
상기 제1 N+영역은 제1 단자에 연결되고, 상기 제2 N+영역은 제2 단자에 연결될 수 있다.
상기 제1 N+영역, 상기 제1 P웰 및 상기 제1 불순물 교차 영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터 및 상기 제2 N+영역, 상기 제2 P웰 및 상기 제2 불순물 교차 영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함할 수 있다.
상기 제1 단자로 ESD 전류가 유입되면, 상기 제1 불순물 교차 영역을 이미터(Emitter)로 하는 상기 제1 NPN 바이폴라 트랜지스터와 상기 제2 N+영역을 이미터로 하는 상기 제2 NPN 바이폴라 트랜지스터가 턴온될 수 있다.
상기 제2 단자로 ESD 전류가 유입되면, 상기 제1 N+영역을 이미터로 하는 상기 제1 NPN 바이폴라 트랜지스터와 상기 제2 불순물 교차 영역을 이미터로 하는 상기 제2 NPN 바이폴라 트랜지스터가 턴온될 수 있다.
상기 제1 불순물 교차 영역은, 상기 제1 P웰 상에 형성된 제1 N+교차 영역 및 상기 제1 P웰 상에 형성된 제1 P+교차 영역을 포함하고, 상기 제1 P+교차 영역과 상기 제1 N+교차 영역은 평면상에서 상기 제1 N+영역의 길이 방향으로 서로 교차하여 다수 형성될 수 있다.
상기 제2 불순물 교차 영역은, 상기 제2 P웰 상에 형성된 제2 N+교차 영역 및 상기 제2 P웰 상에 형성된 제2 P+교차 영역을 포함하고, 상기 제2 P+교차 영역과 상기 제2 N+교차 영역은 평면상에서 상기 제2 N+영역의 길이 방향으로 서로 교차하여 다수 형성될 수 있다.
상기 제1 불순물 교차 영역 및 상기 제1 N+영역에 의해 형성된 제1 다이오드 및 상기 제2 불순물 교차 영역 및 상기 제2 N+영역에 의해 형성된 제2 다이오드를 포함할 수 있다.
본 발명에 따르면, 종래의 Si 기반의 정전기 방전 보호소자를 4H-SiC 기반의 정전기 방전 보호소자로 제작함으로써 높은 항복전압과 전력손실을 줄일 수 있고, 전력변환장비의 크기를 줄일 수 있으며, 종래 도선의 제거와 제품 신뢰성 향상 효과 및 조립 요소 제거로 인한 원가 절감과 안정성을 확보할 수 있다.
또한, N+교차 영역과 P+교차 영역을 다수 교차되도록 형성함으로써, NPN 바이폴라 트랜지스터의 이미터 주입 효율을 감소시켜 낮아진 전류이득에 의해 홀딩 전압을 상승시킬 수 있다.
더 나아가, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖고, 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터의 게이트를 서로 전기적으로 연결시킴으로써, 정방향 뿐만 아니라 역방향의 ESD 방전시에도 트리거 전압을 낮출 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 LTDDSCR을 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 정전기 방전 보호소자를 도시한 평면도이다.
도 3은 도 2의 I-I'를 따라 취해진 단면도이다.
도 4는 본 발명에 따른 정전기 방전 보호소자와 종래의 정전기 방전 보호소자의 전압-전류 특성을 비교하기 위한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 실시예에 따른 정전기 방전 보호소자를 도시한 평면도이다.
도 3은 도 2의 I-I'를 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 정전기 방전 보호소자(200)는 반도체 기판(201)을 포함하며, 반도체 기판(201)은 N형 반도체 기판일 수 있다.
반도체 기판(201) 상에는 N-에피영역(210)이 형성될 수 있다. 여기서, N-에피영역(210)은 4H-실리콘 카바이드(SiC)로 형성될 수 있다. 일반적으로 실리콘(Si)을 기반으로 하는 SCR, GGNMOS, LTDDSCR 등의 소자는 정전기 방전 보호소자로써 종래에 중요한 역할을 하고 있으나, 구조적인 개선을 통한 성능 개선은 한계점에 이르고 있다. 반면, SiC 반도체는 Si 반도체에 비하여 전계강도가 높고 고온에서도 안성성이 우수한 전력변환 특성을 보인다. 일예로, 전력반도체로서 우수한 특성을 실현하기 위해서는 높은 항복전압, 적은 손실, 높은 전류분담능력이 필수적이다. SiC는 절연파괴전계가 3×106V/cm로 Si의 약 10배, 전자포화속도는 2×107cm/s로 Si의 약 2배에 이르기 때문에 SiC는 종래의 Si로 형성된 소자에 비해 높은 항복전압을 유도할 수 있으며, SiC가 Si에 비해 절연파괴전계가 약 10배 이상 크기 때문에 동작 시에 전력 손실을 줄일 수 있다.
또한, SiC는 와이드 밴드갭(Wide-band gap) 물질 특성을 갖기 때문에 최대 600℃의 고온에서 동작 가능하고, 빠른 스위칭 속도와 낮은 ON 저항을 갖는다. 따라서 종래의 Si 기반의 정전기 방전 보호소자와 비교하여 우수한 감내특성을 갖기 때문에 높은 신뢰성으로 내부회로(Core circuit)를 보호할 수 있으며 안정적으로 ESD 전류를 방전 할 수 있다.
N-에피영역(210) 상에는 제1 P웰(220) 및 제2 P웰(230)이 형성될 수 있다. 여기서, 제1 P웰(220)과 제2 P웰(230)은 서로 이격되어 형성될 수 있다. 따라서 제1 P웰(220)과 제2 P웰(230) 사이 및 측면은 N-에피영역(210)에 의해 감싸지는 형태를 갖는다.
제1 P웰(220) 상에는 제1 N+영역(221) 및 제1 불순물 교차 영역(240)이 서로 이격되어 형성될 수 있다. 이때, 제1 N+영역(221)은 제1 단자(T1)와 전기적으로 연결될 수 있다. 여기서, 제1 단자(T1)는 애노드(anode) 단자로서 기능할 수 있다.
제1 불순물 교차 영역(240)은 도 2에 도시한 바와 같이, 제1 P웰(220) 상에 형성되되, 평면상에서 제1 N+영역(221)의 길이 방향으로 제1 N+교차 영역(241)과 제1 P+교차 영역(242)이 서로 교차되어 다수 배치되도록 형성될 수 있다. 이는, 제1 불순물 교차 영역(240)을 제1 N+교차 영역(241)과 제1 P+교차 영역(242)이 서로 교차되도록 다수 형성함으로써, 제1 단자(T1)로 ESD 전류 유입시 제1 NPN 바이폴라 트랜지스터(Qn1)의 이미터 전류를 감소시켜 전류이득을 감소시키고, 전류이득 감소에 따른 홀딩 전압을 증가시키기 위함이다. 즉, 제1 N+교차 영역(241)과 제1 P+교차 영역(242)이 서로 교차되도록 형성하여 제1 N+영역(221)에 비해 제1 N+교차 영역(241)이 감소되도록 함으로써, 제1 NPN 바이폴라 트랜지스터(Qn1)의 이미터 주입을 낮춰, 홀딩 전압을 증가시킬 수 있다.
제1 N+영역(221)과 제1 불순물 교차 영역(240) 사이의 제1 P웰(220) 표면 상에는 제1 게이트(222)가 형성될 수 있다. 즉, 제1 N+영역(221), 제1 게이트(222) 및 제1 불순물 교차 영역(240)에 의해 제1 NMOS 트랜지스터(M1)가 형성될 수 있다. 여기서, 제1 N+영역(221)과 제1 불순물 교차 영역(240)은 각각 소스와 드레인으로서 동작될 수 있다.
또한, 제1 N+영역(221), 제1 P웰(220) 및 제1 불순물 교차 영역(240)에 의해 형성된 제1 NPN 바이폴라 트랜지스터(Qn1)를 포함할 수 있다. 제1 NPN 바이폴라 트랜지스터(Qn1)는 제1 단자(T1)로 ESD 전류가 유입될 경우, 제1 N+영역(221)을 컬럭터(Collector), 제1 불순물 교차 영역(240)을 이미터(Emitter), 제1 P웰(220)을 베이스(Base)로 하는 제1 NPN 바이폴라 트랜지스터(Qn1)가 동작될 수 있고, 제2 단자로 ESD 전류가 유입될 경우, 제1 N+영역(221)을 이미터, 제1 불순물 교차 영역(240)을 컬럭터, 제1 P웰(220)을 베이스로 하는 제1 NPN 바이폴라 트랜지스터(Qn1)가 동작될 수 있다.
계속해서, 제2 P웰(230) 상에는 제2 N+영역(231) 및 제2 불순물 교차 영역(250)이 서로 이격되어 형성될 수 있다. 이때, 제2 N+영역(231)은 제2 단자(T2)와 전기적으로 연결될 수 있다. 여기서, 제2 단자(T2)는 캐소드(cathode) 단자로서 기능할 수 있다.
제2 불순물 교차 영역(250)은 도 2에 도시한 바와 같이, 제2 P웰(230) 상에 형성되되, 평면상에서 제2 N+영역(231)의 길이 방향으로 제2 N+교차 영역(251)과 제2 P+교차 영역(252)이 서로 교차되어 다수 배치되도록 형성될 수 있다. 이는, 제2 불순물 교차 영역(250)을 제2 N+교차 영역(251)과 제2 P+교차 영역(252)이 서로 교차되도록 다수 형성함으로써, 제2 단자(T2)로 ESD 전류 유입시 제2 NPN 바이폴라 트랜지스터(Qn2)의 이미터 전류를 감소시켜 전류이득을 감소시키고, 전류이득 감소에 따른 홀딩 전압을 증가시키기 위함이다. 즉, 제2 N+교차 영역(251)과 제2 P+교차 영역(252)이 서로 교차되도록 형성하여 제2 N+영역(231)에 비해 제2 N+교차 영역(251)이 감소되도록 함으로써, 제2 NPN 바이폴라 트랜지스터(Qn2)의 이미터 주입을 낮춰, 홀딩 전압을 증가시킬 수 있다. 또한, 제1 불순물 교차 영역(240)과 제2 불순물 교차 영역(250)은 서로 전기적으로 연결될 수 있다.
제2 N+영역(231)과 제2 불순물 교차 영역(250) 사이의 제2 P웰(230) 표면 상에는 제2 게이트(232)가 형성될 수 있다. 즉, 제2 N+영역(231), 제2 게이트(232) 및 제2 불순물 교차 영역(250)에 의해 제2 NMOS 트랜지스터(M2)가 형성될 수 있으며, 제2 N+영역(231)과 제2 불순물 교차 영역(250)은 각각 소스와 드레인으로서 동작될 수 있다. 여기서, 제1 게이트(222) 및 제2 게이트(232)는 서로 전기적으로 연결될 수 있다.
또한, 제2 N+영역(231), 제2 P웰(230) 및 제2 불순물 교차 영역(250)에 의해 형성된 제2 NPN 바이폴라 트랜지스터(Qn2)를 포함할 수 있다. 제2 NPN 바이폴라 트랜지스터(Qn2)는 제1 단자(T1)로 ESD 전류가 유입될 경우, 제2 불순물 교차 영역(250)을 컬럭터, 제2 N+영역(231)을 이미터, 제2 P웰(230)을 베이스로 하는 제2 NPN 바이폴라 트랜지스터(Qn2)가 동작될 수 있고, 제2 단자(T2)로 ESD 전류가 유입될 경우, 제2 불순물 교차 영역(250)을 이미터, 제2 N+영역(231)을 컬럭터, 제2 P웰(230)을 베이스로 하는 제2 NPN 바이폴라 트랜지스터(Qn2)가 동작될 수 있다.
즉, 본 발명에 따른 정전기 방전 보호소자(200)는 정방향인 제1 단자(T1)로 ESD 전류가 유입될 경우, 제1 불순물 교차 영역(240)을 이미터로 하는 제1 NPN 바이폴라 트랜지스터(Qn1)와 제2 N+영역(231)을 이미터로 하는 제2 NPN 바이폴라 트랜지스터(Qn2)가 순차적으로 턴온될 수 있다. 또한, 역방향인 제2 단자(T2)로 ESD 전류가 유입될 경우, 제2 불순물 교차 영역(250)을 이미터로 하는 제2 NPN 바이폴라 트랜지스터(Qn2)와 제1 N+영역(221)을 이미터로 하는 제1 NPN 바이폴라 트랜지스터(Qn1)가 순차적으로 턴온될 수 있다.
이때, 서로 전기적으로 연결된 제1 게이트(222) 및 제2 게이트(232)에 의해, 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)의 베이스 폭을 제1 게이트(222) 및 제2 게이트(232) 영역의 채널 폭으로 각각 최소화할 수 있기 때문에 트리거 전압을 더욱 낮출 수 있는 효과가 있다.
또한, 정방향인 제1 단자(T1)로 ESD 전류가 유입될 경우, 제2 불순물 교차 영역(250)의 제2 P+교차 영역(252)과 제2 N+영역(231)에 의해 제1 다이오드(D1)가 형성되고, 역방향인 제2 단자(T2)로 ESD 전류가 유입될 경우, 제1 불순물 교차 영역(240)의 제1 P+교차 영역(242)과 제1 N+영역(221)에 의해 제2 다이오드(D2)가 형성될 수 있다.
즉, 정방향인 제1 단자(T1)로 ESD 전류가 유입되어 제2 NPN 바이폴라 트랜지스터(Qn2)를 통해 제2 단자(T2)로 ESD 전류가 방전될 때, 제1 다이오드(D1)를 제2 NPN 바이폴라 트랜지스터(Qn2)와 병렬로 턴온되도록 함으로써, 홀딩 전압을 높일 수 있는 효과를 가질 수 있다. 또한, 역방향인 제2 단자(T2)로 ESD 전류가 유입되어 제1 NPN 바이폴라 트랜지스터(Qn1)를 통해 제1 단자(T1)로 ESD 전류가 방전될 때, 제2 다이오드(D2)를 제1 NPN 바이폴라 트랜지스터(Qn1)와 병렬로 턴온되도록 함으로써, 홀딩 전압을 높일 수 있는 효과를 가질 수 있다.
상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자(200)는 제1 N+영역(221), 제1 게이트(222) 및 제1 불순물 교차 영역(240)을 제2 N+영역(231), 제2 게이트(232) 및 제2 불순물 교차 영역(250)과 대칭되도록 형성하고, 제1 게이트(222) 및 제2 게이트(232), 제1 불순물 교차 영역(240) 및 제2 불순물 교차 영역(250)을 각각 서로 전기적으로 연결시킴으로써, 정방향인 제1 단자(T1)로 유입되는 ESD 전류를 방전시킬 때뿐만 아니라, 역방향인 제2 단자(T2)로 유입되는 ESD 전류를 방전시킬 때도 동일한 효과를 가질 수 있다.
도 2 및 3을 참조하여 본 발명에 따른 정전기 방전 보호소자의 동작을 설명하면 다음과 같다.
정방향인 제1 단자(T1)에 ESD 전류가 유입되면, 제1 단자(T1)에서 제2 단자(T2)로의 방전 경로가 형성될 수 있다. 또한, 제1 NPN 바이폴라 트랜지스터(Qn1)는 제1 불순물 교차 영역(240)이 이미터로서 동작될 수 있고, 제2 NPN 바이폴라 트랜지스터(Qn2)는 제2 N+영역(231)이 이미터로서 동작될 수 있다.
제1 단자(T1)로 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제1 N+영역(221)의 전위가 상승한다. 이에 따라, 제1 N+영역(221)과 제1 P웰(220) 사이에 역방향 바이어스가 인가된다. 제1 N+영역(221)과 제1 P웰(220)의 접합의 계면에서 고에너지의 캐리어에 의한 충돌 이온화 현상이 발생된다. 즉, 제1 N+영역(221)과 제1 P웰(220) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron-Hole Pair)을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제1 N+영역(221)으로 이동하고, 정공은 제1 P웰(220)을 거쳐 제1 불순물 교차 영역(240)을 통해 제2 불순물 교차 영역(250)으로 이동한다. 따라서, 제1 N+영역(221)으로부터 제1 P웰(220)을 거쳐 제2 불순물 교차 영역(250)으로 역방향 전류가 형성되는 애벌런치 항복(Avalanche Breakdown)이 발생된다.
이때, 제1 P웰(220)의 큰 저항으로 인해 전압강하가 발생되어, 제1 N+영역(221), 제1 P웰(220) 및 제1 불순물 교차 영역(240)에 의해 형성된 제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온된다. 여기서, 제1 불순물 교차 영역(240)을 제1 N+교차 영역(241)과 제1 P+교차 영역(242)이 서로 교차되도록 다수 형성함으로써, 제1 NPN 바이폴라 트랜지스터(Qn1)의 이미터 전류를 감소시켜 전류이득을 감소시키고, 전류이득 감소에 따른 홀딩 전압을 증가시킬 수 있다.
계속해서, 제2 불순물 교차 영역(250)으로 이동한 전공에 의해 제2 P웰(230)의 전위가 상승되고, 이로 인해 제2 P웰(230)과 제2 N+영역(231) 접합에 순방향 턴온을 발생시킨다. 따라서, 제2 불순물 교차 영역(250), 제2 P웰(230) 및 제2 N+영역(231)에 의해 형성된 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온된다. 즉, 턴온된 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)에 의해 SCR이 트리거 된다. SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 래치모드(Latch-mode)로 동작되며, 래치모드에 의한 래치 동작으로 인해 SCR이 동작하게 되면서 제1 단자(T1)로 유입된 ESD 전류는 제2 단자(T2)를 통해 방전된다.
한편, ESD 전류를 제2 NPN 바이폴라 트랜지스터(Qn2)를 통해 제2 단자(T2)로 방전시킬 때, 제2 불순물 교차 영역(250)의 제2 P+교차 영역(252) 및 제2 N+교차 영역(251)으로 된 제1 다이오드(D1)가 제2 NPN 바이폴라 트랜지스터(Qn2)와 병렬로 동작되도록 함으로써 홀딩 전압을 높일 수 있는 효과를 가질 수 있다.
또한, 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온될 때, 서로 전기적으로 연결된 제1 게이트(222) 및 제2 게이트(232)에 의해, 제1 NPN 바이폴라 트랜지스터(Qn1) 및 제2 NPN 바이폴라 트랜지스터(Qn2)의 베이스 폭을 제1 게이트(222) 및 제2 게이트(232) 영역의 채널 폭으로 각각 최소화시킴으로써 트리거 전압을 낮출 수 있는 효과를 갖는다.
역방향인 제2 단자(T2)에 ESD 전류가 유입되면, 제2 단자(T2)에서 제1 단자(T1)로의 방전 경로가 형성될 수 있다. 또한, 제1 NPN 바이폴라 트랜지스터(Qn1)는 제1 N+영역(221)이 이미터로서 동작될 수 있고, 제2 NPN 바이폴라 트랜지스터(Qn2)는 제2 불순물 교차 영역(250)이 이미터로서 동작될 수 있다.
제2 단자(T2)로 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제2 N+영역(231)의 전위가 상승한다. 이에 따라, 제2 N+영역(231)과 제2 P웰(230) 사이에 역방향 바이어스가 인가된다. 제2 N+영역(231)과 제2 P웰(230)의 접합의 계면에서 고에너지의 캐리어에 의한 충돌 이온화 현상이 발생된다. 즉, 제2 N+영역(231)과 제2 P웰(230) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다.
고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍을 형성한다. 공핍영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 제2 N+영역(231)으로 이동하고, 정공은 제2 P웰(230)을 거쳐 제2 불순물 교차 영역(250)을 통해 제1 불순물 교차 영역(240)으로 이동한다. 따라서, 제2 N+영역(231)으로부터 제2 P웰(230)을 거쳐 제1 불순물 교차 영역(240)으로 역방향 전류가 형성되는 애벌런치 항복이 발생된다.
이때, 제2 P웰(230)의 큰 저항으로 인해 전압강하가 발생되어, 제2 N+영역(231), 제2 P웰(230) 및 제2 불순물 교차 영역(250)에 의해 형성된 제2 NPN 바이폴라 트랜지스터(Qn2)가 턴온된다. 여기서, 제2 불순물 교차 영역(250)을 제2 N+교차 영역(251)과 제2 P+교차 영역(252)이 서로 교차되도록 다수 형성함으로써, 제2 NPN 바이폴라 트랜지스터(Qn2)의 이미터 전류를 감소시켜 전류이득을 감소시키고, 전류이득 감소에 따른 홀딩 전압을 증가시킬 수 있다.
계속해서, 제1 불순물 교차 영역(240)으로 이동한 전공에 의해 제1 P웰(220)의 전위가 상승되고, 이로 인해 제1 P웰(220)과 제1 N+영역(221) 접합에 순방향 턴온을 발생시킨다. 따라서, 제1 불순물 교차 영역(240), 제1 P웰(220) 및 제1 N+영역(221)에 의해 형성된 제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온된다. 즉, 턴온된 제2 NPN 바이폴라 트랜지스터(Qn2) 및 제1 NPN 바이폴라 트랜지스터(Qn1)에 의해 SCR이 트리거 된다. SCR의 트리거 동작 이후에 홀딩 전압을 유지하는 래치모드로 동작되며, 래치모드에 의한 래치 동작으로 인해 SCR이 동작하게 되면서 제2 단자(T2)로 유입된 ESD 전류는 제1 단자(T1)를 통해 방전된다.
한편, ESD 전류를 제1 NPN 바이폴라 트랜지스터(Qn1)를 통해 제1 단자(T1)로 방전시킬 때, 제1 불순물 교차 영역(240)의 제1 P+교차 영역(242) 및 제1 N+교차 영역(241)으로 된 제2 다이오드(D2)가 제1 NPN 바이폴라 트랜지스터(Qn1)와 병렬로 동작되도록 함으로써 홀딩 전압을 높일 수 있는 효과를 가질 수 있다.
또한, 제2 NPN 바이폴라 트랜지스터(Qn2) 및 제1 NPN 바이폴라 트랜지스터(Qn1)가 턴온될 때, 서로 전기적으로 연결된 제1 게이트(222) 및 제2 게이트(232)에 의해, 제2 NPN 바이폴라 트랜지스터(Qn2) 및 제1 NPN 바이폴라 트랜지스터(Qn1)의 베이스 폭을 제1 게이트(222) 및 제2 게이트(232) 영역의 채널 폭으로 각각 최소화시킴으로써 트리거 전압을 낮출 수 있는 효과를 갖는다.
즉, 정방향인 제1 단자(T1)로 유입되는 ESD 전류를 방전시킬 때뿐만 아니라, 역방향인 제2 단자(T2)로 유입되는 ESD 전류를 방전시킬 때도 동일한 효과를 가질 수 있다.
도 4는 본 발명에 따른 정전기 방전 보호소자와 종래의 정전기 방전 보호소자의 전압-전류 특성을 비교하기 위한 그래프이다.
본 발명에 따른 정전기 방전 보호소자(200)와 종래의 정전기 방전 보호소자(LTDDSCR)의 특성을 확인하기 위한 실험은 Synopsys사의 TCAD Simulator를 이용하여 실험을 실시하였으며, 실험한 결과는 도 4의 실험 결과와 같다.
도 4를 참조하면, 종래의 정전기 방전 보호소자(LTDDSCR)의 홀딩 전압은 약 2V로 측정된 반면, 본 발명에 따른 정전기 방전 보호소자(200)의 경우 약 120V로 측정되었다. 즉, N-에피영역(210)을 4H-실리콘 카바이드(SiC)를 사용하고, N+영역과 P+영역이 교차 형성된 불순물 교차 영역을 형성함으로써, Si를 기판으로 사용한 종래의 정전기 방전 보호소자(LTDDSCR)에 비해 높은 홀딩 전압을 갖는 것을 확인할 수 있다.
상술한 바와 같이, 본 발명에 따른 정전기 방전 보호소자(200)는 종래의 Si 기반의 정전기 방전 보호소자를 4H-SiC 기반의 정전기 방전 보호소자로 제작함으로써 높은 항복전압과 전력손실을 줄일 수 있고, 전력변환장비의 크기를 줄일 수 있으며, 종래 도선의 제거와 제품 신뢰성 향상 효과 및 조립 요소 제거로 인한 원가 절감과 안정성을 확보할 수 있다. 또한, N+교차 영역과 P+교차 영역을 다수 교차되도록 형성함으로써, NPN 바이폴라 트랜지스터의 이미터 주입 효율을 감소시켜 낮아진 전류이득에 의해 홀딩 전압을 상승시킬 수 있다. 더 나아가, 정방향에 의한 ESD 방전과 역방향에 의한 ESD 방전이 서로 대칭되도록 방전되는 구조를 갖고, 제1 NMOS트랜지스터와 제2 NMOS 트랜지스터의 게이트를 서로 전기적으로 연결시킴으로써, 정방향 뿐만 아니라 역방향의 ESD 방전시에도 트리거 전압을 낮출 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
201 : 반도체 기판 210 : N-에피영역
220: 제1 P웰 221 : 제1 N+영역
222 : 제1 게이트 230 : 제2 P웰
231 : 제2 N+영역 232 : 제2 게이트
240 : 제1 불순물 교차 영역 241 : 제1 N+교차 영역
242 : 제1 P+교차 영역 250 : 제2 불순물 교차 영역
251 : 제1 N+교차 영역 252 : 제1 P+교차 영역

Claims (13)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 N-에피영역;
    상기 N-에피영역 상에 서로 이격되어 형성된 제1 P웰 및 제2 P웰;
    상기 제1 P웰 상에 형성된 제1 N+영역;
    상기 제1 P웰 상에 형성되되, 상기 제1 N+영역과 이격되어 형성되고, 불순물이 교차하여 다수 형성된 제1 불순물 교차 영역;
    상기 제2 P웰 상에 형성된 제2 N+영역; 및
    상기 제2 P웰 상에 형성되되, 상기 제2 N+영역과 이격되어 형성되고, 불순물이 교차하여 다수 형성된 제2 불순물 교차 영역을 포함하고,
    상기 제1 불순물 교차 영역과 상기 제2 불순물 교차 영역은 서로 전기적으로 연결된 것인 정전기 방전 보호소자.
  2. 제1항에 있어서,
    상기 제1 N+영역과 상기 제1 불순물 교차 영역 사이의 상기 제1 P웰 표면 상에 형성된 제1 게이트; 및
    상기 제2 N+영역과 상기 제2 불순물 교차 영역 사이의 상기 제2 P웰 표면 상에 형성된 제2 게이트를 더 포함하는 정전기 방전 보호소자.
  3. 제2항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트는 서로 전기적으로 연결된 것인 정전기 방전 보호소자.
  4. 제2항에 있어서,
    상기 제1 N+영역, 상기 제1 게이트 및 상기 제1 불순물 교차 영역에 의해 형성된 제1 NMOS 트랜지스터; 및
    상기 제2 N+영역, 상기 제2 게이트 및 상기 제2 불순물 교차 영역에 의해 형성된 제2 NMOS 트랜지스터를 포함하는 정전기 방전 보호소자.
  5. 제1항에 있어서,
    상기 N-에피영역은 4H-실리콘 카바이드(SiC)로 형성되는 것인 정전기 방전 보호소자.
  6. 제1항에 있어서,
    상기 N-에피영역은 상기 제1 P웰 및 상기 제2 P웰의 사이와 측면을 모두 감싸도록 형성된 것인 정전기 방전 보호소자.
  7. 제1항에 있어서,
    상기 제1 N+영역은 제1 단자에 연결되고, 상기 제2 N+영역은 제2 단자에 연결된 것인 정전기 방전 보호소자.
  8. 제7항에 있어서,
    상기 제1 N+영역, 상기 제1 P웰 및 상기 제1 불순물 교차 영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터; 및
    상기 제2 N+영역, 상기 제2 P웰 및 상기 제2 불순물 교차 영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함하는 정전기 방전 보호소자.
  9. 제8항에 있어서,
    상기 제1 단자로 ESD 전류가 유입되면, 상기 제1 불순물 교차 영역을 이미터(Emitter)로 하는 상기 제1 NPN 바이폴라 트랜지스터와 상기 제2 N+영역을 이미터로 하는 상기 제2 NPN 바이폴라 트랜지스터가 턴온되는 것인 정전기 방전 보호소자.
  10. 제8항에 있어서,
    상기 제2 단자로 ESD 전류가 유입되면, 상기 제1 N+영역을 이미터로 하는 상기 제1 NPN 바이폴라 트랜지스터와 상기 제2 불순물 교차 영역을 이미터로 하는 상기 제2 NPN 바이폴라 트랜지스터가 턴온되는 것인 정전기 방전 보호소자.
  11. 제1항에 있어서, 상기 제1 불순물 교차 영역은,
    상기 제1 P웰 상에 형성된 제1 N+교차 영역; 및
    상기 제1 P웰 상에 형성된 제1 P+교차 영역을 포함하고,
    상기 제1 P+교차 영역과 상기 제1 N+교차 영역은 평면상에서 상기 제1 N+영역의 길이 방향으로 서로 교차하여 다수 형성된 것인 정전기 방전 보호소자.
  12. 제1항에 있어서, 상기 제2 불순물 교차 영역은,
    상기 제2 P웰 상에 형성된 제2 N+교차 영역; 및
    상기 제2 P웰 상에 형성된 제2 P+교차 영역을 포함하고,
    상기 제2 P+교차 영역과 상기 제2 N+교차 영역은 평면상에서 상기 제2 N+영역의 길이 방향으로 서로 교차하여 다수 형성된 것인 정전기 방전 보호소자.
  13. 제1항에 있어서,
    상기 제1 불순물 교차 영역 및 상기 제1 N+영역에 의해 형성된 제1 다이오드; 및
    상기 제2 불순물 교차 영역 및 상기 제2 N+영역에 의해 형성된 제2 다이오드를 포함하는 정전기 방전 보호소자.
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