KR102395541B1 - 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치 - Google Patents

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Abstract

본 발명은 메모리 장치에 제공될 제어 신호를 효율적으로 생성할 수 있는 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치에 관한 것이다. 상기 메모리 컨트롤 유닛은, 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 디스크립터가 저장된 휘발성 메모리로부터 페치하는 디스크립터 페치 블럭; 상기 불휘발성 메모리 장치를 제어하기 위한 절차가 기술된 인스트럭션 셋을 인스트럭션 메모리로부터 페치하며, 상기 인스트럭션 셋을 페치하기 위해서 액세스해야 할 상기 인스트럭션 메모리의 어드레스 정보를 상기 디스크립터에 포함된 상기 인스트럭션 메모리의 인덱스 정보에 근거하여 획득하는 인스트럭션 페치 블럭; 그리고 상기 인스트럭션 셋에 상기 디스크립터로부터 추출된 디스크립터 파라미터를 부가하여 메모리 인스트럭션을 생성하는 메모리 인스트럭션 생성 블럭을 포함한다.

Description

메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치{MEMORY CONTROL UNIT AND DATA STORAGE DEVICE INCLUDING THE SAME}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 메모리 장치에 제공될 제어 신호를 효율적으로 생성할 수 있는 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 메모리 장치에 제공될 제어 신호를 생성할 수 있는 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 에에 따른 메모리 컨트롤 유닛은, 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 디스크립터가 저장된 휘발성 메모리로부터 페치하는 디스크립터 페치 블럭; 상기 불휘발성 메모리 장치를 제어하기 위한 절차가 기술된 인스트럭션 셋을 인스트럭션 메모리로부터 페치하며, 상기 인스트럭션 셋을 페치하기 위해서 액세스해야 할 상기 인스트럭션 메모리의 어드레스 정보를 상기 디스크립터에 포함된 상기 인스트럭션 메모리의 인덱스 정보에 근거하여 획득하는 인스트럭션 페치 블럭; 그리고 상기 인스트럭션 셋에 상기 디스크립터로부터 추출된 디스크립터 파라미터를 부가하여 메모리 인스트럭션을 생성하는 메모리 인스트럭션 생성 블럭을 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 생성하고, 휘발성 메모리에 저장하는 컨트롤 유닛; 그리고 상기 불휘발성 메모리 장치를 제어하기 위한 절차가 기술된 인스트럭션 셋이 저장된 인스트럭션 메모리를 포함하고, 상기 인스트럭션 셋을 페치하기 위해서 액세스해야 할 상기 인스트럭션 메모리의 어드레스 정보를 상기 디스크립터에 포함된 상기 인스트럭션 메모리의 인덱스 정보에 근거하여 획득하는 메모리 컨트롤 유닛을 포함한다.
본 발명의 실시 예에 따르면 메모리 장치에 제공될 제어 신호를 생성하기 위한 명령어의 일종인 인스트럭션을 저장하기 위한 메모리 용량을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 2 내지 도 3은 본 발명의 실시 예에 따른 휘발성 메모리에 저장되는 디스크립터를 설명하기 위한 도면이다.
도 4 내지 도 5는 본 발명의 실시 예에 따른 인스트럭션 메모리에 저장되는 인스트럭션 셋을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 읽기 인스트럭션 셋을 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 읽기 인스트럭션 셋에 근거하여 불휘발성 메모리 장치로 제공되는 제어 신호와 데이터의 흐름을 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 메모리 컨트롤 유닛의 디스크립터 처리 유닛을 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 단일 인덱스 타입의 인스트럭션 메모리 어드레스 정보의 구성을 예시적으로 보여주는 도면이다.
도 10 내지 도 12는 단일 인덱스 타입의 인스트럭션 메모리 어드레스 정보를 이용하여 인스트럭션 셋 영역을 액세스하기 위한 어드레스 정보를 직접적으로 획득하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 다중 인덱스 타입의 인스트럭션 메모리 어드레스 정보의 구성을 예시적으로 보여주는 도면이다.
도 14는 다중 인데스 타입의 인스트럭션 메모리 어드레스 정보를 이용하여 인스트럭션 셋 영역을 액세스하기 위한 어드레스 정보를 간접적으로 획득하는 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 16은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 17은 도 16에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다. 데이터 저장 장치(100)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(100)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(100)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(100)는 반도체 메모리 장치(110) 그리고 컨트롤러(120)를 포함할 수 있다.
반도체 메모리 장치(110)는 데이터 저장 장치(100)의 저장 매체로서 동작할 수 있다. 반도체 메모리 장치(110)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PCRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 강유전체 램(FRAM), 마그네틱 램(MRAM), 상 변화 램(PCRAM) 그리고 저항성 램(RERAM)는 메모리 셀에 대한 랜덤 액세스가 가능한 불휘발성 랜덤 액세스 메모리 장치의 한 종류이다. 반도체 메모리 장치(110)는 낸드 플래시 메모리 장치와 위에서 언급한 다양한 형태의 불휘발성 랜덤 액세스 메모리 장치의 조합으로 구성될 수 있다. 이하에서, 불휘발성 메모리 장치(110)가 반도체 메모리 장치(110)를 대표하는 용어로서 사용될 것이다.
컨트롤러(120)는 내부의 휘발성 메모리 장치(150)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(100)의 제반 동작을 제어할 수 있다. 컨트롤러(120)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(120)는 하드웨어 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(120)는 호스트 인터페이스 유닛(130), 컨트롤 유닛(140), 휘발성 메모리(150) 그리고 메모리 컨트롤 유닛(160)을 포함할 수 있다. 메모리 컨트롤 유닛(160)은 메모리 인터페이스 유닛으로도 불릴 수 있다. 메모리 컨트롤 유닛(160)은 디스크립터 처리 유닛(200) 그리고 신호 생성 유닛(300)을 포함할 수 있다. 비록 도시되지는 않았지만, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치(110)로부터 읽혀진 데이터의 에러를 검출하고, 검출된 에러를 정정할 수 있는 에러 정정 코드(error correction code: ECC) 회로를 더 포함할 수 있다.
호스트 인터페이스 유닛(130)은 호스트 장치의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(100) 사이를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스 유닛(130)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
컨트롤 유닛(140)은 호스트 장치로부터 입력된 요청을 분석하고 처리할 수 있다. 컨트롤 유닛(140)은 호스트 장치의 요청에 응답하여 컨트롤러(120)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(140)은 데이터 저장 장치(100)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 컨트롤러(120) 내부의 기능 블럭들의 동작을 제어할 수 있다.
휘발성 메모리(150)는 컨트롤 유닛(140)에 의해서 구동되는 펌웨어 또는 소프트웨어를 저장할 수 있다. 또한, 휘발성 메모리(150)는 펌웨어 또는 소프트웨어의 구동에 필요한 데이터를 저장하도록 구성될 수 있다. 즉, 휘발성 메모리(150)는 컨트롤 유닛(140)의 동작 메모리로서 동작할 수 있다. 휘발성 메모리(150)는 호스트 장치로부터 불휘발성 메모리 장치(110)로 또는 불휘발성 메모리 장치(110)로부터 호스트 장치로 전송될 데이터를 임시 저장하도록 구성될 수 있다. 즉, 휘발성 메모리(150)는 데이터 버퍼 메모리로서 동작할 수 있다.
메모리 컨트롤 유닛(160)은 컨트롤 유닛(140)이 생성한 디스크립터(descriptor)에 따라서 불휘발성 메모리 장치(110)를 제어할 수 있다. 디스크립터는 불휘발성 메모리 장치(110)를 제어하기 위해서 메모리 컨트롤 유닛(160)이 처리해야할 작업이 기술된 작업 지시서(work order)를 의미할 수 있다. 이러한 디스크립터는 이하에서 상세히 설명될 것이다.
메모리 컨트롤 유닛(160)은 디스크립터에 따라서 불휘발성 메모리 장치(110)로 제공될 제어 신호들을 생성하고 구동(driving)할 수 있다. 제어 신호들은 불휘발성 메모리 장치(110)를 제어하기 위한 명령 그리고 어드레스 신호를 포함할 수 있다. 그리고 메모리 컨트롤 유닛(160)은 디스크립터에 따라서 휘발성 메모리(150)에 버퍼링된 데이터를 불휘발성 메모리 장치(110)로 제공할 수 있다.
디스크립터 처리 유닛(200)은 디스크립터 버퍼 메모리, 예를 들면, 휘발성 메모리(150)의 디스크립터 저장 영역으로부터 디스크립터를 페치(fetch)할 수 있다. 디스크립터 처리 유닛(200)은 디스크립터에 근거하여 신호 생성 유닛(300)이 인식할 수 있는 인스트럭션 셋(set)을 인덱스(index) 방식으로 인스트럭션 메모리(231)로부터 페치할 수 있다. 디스크립터 처리 유닛(200)은 인스트럭션 셋과 디스크립터의 파라미터에 근거하여 불휘발성 메모리 장치(110)를 제어하기 위한 제어 신호의 생성을 제어하기 위한 메모리 인스트럭션을 생성할 수 있다. 디스크립터 처리 유닛(200)은 생성된 메모리 인스트럭션을 신호 생성 유닛(300)으로 제공할 수 있다. 디스크립터 처리 유닛(200)의 구성 그리고 동작은 이하에서 상세히 설명될 것이다.
신호 생성 유닛(300)은 디스크립터 처리 유닛(200)으로부터 제공되는 메모리 인스트럭션에 근거하여 불휘발성 메모리 장치(110)로 제공될 제어 신호를 생성할 수 있다. 신호 생성 유닛(300)은 디스크립터 처리 유닛(200)으로부터 제공되는 데이터를 불휘발성 메모리 장치(110)로 제공할 수 있다. 또한, 신호 생성 유닛(300)은 불휘발성 메모리 장치(110)로부터 제공되는 데이터와 불휘발성 메모리 장치(110)의 상태 정보를 디스크립터 처리 유닛(200)으로 제공할 수 있다.
디스크립터 처리 유닛(200)의 구성 그리고 동작을 설명하기에 앞서, 디스크립터 처리 유닛(200)에 의해서 처리되는 디스크립터와 인스트럭션 셋이 도 2 내지 도 6을 참조하여 상세히 설명될 것이다.
도 2 내지 도 3은 본 발명의 실시 예에 따른 휘발성 메모리에 저장되는 디스크립터를 설명하기 위한 도면이다. 컨트롤 유닛(도 1의 140)은 불휘발성 메모리 장치(도 1의 110)를 제어하기 위해서 메모리 컨트롤 유닛(160)이 처리해야 할 작업이 기술된 디스크립터(DSC)를 생성할 수 있다. 컨트롤 유닛(140)은 디스크립터(DSC)를 생성할 때 디스크립터(DSC) 마다 하나의 ID를 부여할 수 있다. 컨트롤 유닛(140)은 생성한 디스크립터(DSC)를 디스크립터 버퍼 메모리, 즉, 휘발성 메모리(150)의 디스크립터 영역에 저장할 수 있다.
디스크립터 ID(DSC_ID)는 디스크립터(DSC)가 저장되는 영역에 근거하여 부여될 수 있다. 예를 들면, 디스크립터 영역1에 저장되는 디스크립터1(DSC1)은 디스크립터 ID(DSC_ID)로서 "1"이 부여될 수 있고, 디스크립터 영역2에 저장되는 디스크립터2(DSC2)는 디스크립터 ID(DSC_ID)로서 "2"가 부여될 수 있고, 그리고 디스크립터 영역k에 저장되는 디스크립터k(DSCk)는 디스크립터 ID(DSC_ID)로서 "k"가 부여될 수 있다.
즉, 디스크립터 ID(DSC_ID)는 디스크립터(DSC)가 저장된 영역에 대응될 수 있다. 또한, 디스크립터 ID(DSC_ID)는 해당 디스크립터(DSC)가 저장되는 휘발성 메모리(150)의 디스크립터 영역의 어드레스(이하, 디스크립터 어드레스라 칭함)에 대응될 수 있다. 예를 들면, 디스크립터 ID1(DSC_ID1)은 디스크립터 어드레스1(DSC_ADD1)에 대응되고, 디스크립터 ID2(DSC_ID2)는 디스크립터 어드레스(DSC_ADD2)에 대응되고, 그리고 디스크립터 IDk(DSC_IDk)는 디스크립터 어드레스(DSC_ADDk)에 대응될 수 있다.
각각의 디스크립터(DSC)는 컨트롤 유닛(140)에 의해서 생성되지만, 메모리 컨트롤 유닛(160)에 의해서 참조되고 해독된다. 그러한 이유로, 디스크립터(DSC)는, 도 3에 도시된 바와 같이, 컨트롤 유닛(140)이(또는 컨트롤 유닛(140)에 의해서 구동되는 펌웨어 또는 소프트웨어가) 관리해야 할 정보가 기재된 필드(field), 메모리 컨트롤 유닛(160)의 동작에 필요한 정보가 기재된 필드, 메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(도 1의 110)를 제어하기 위해서 필요한 정보가 기재된 필드로 구성될 수 있다.
컨트롤 유닛(140)이 관리해야 할 정보는 디스크립터(DSC)가 생성될 때 부여되는 디스크립터 ID(DSC_ID), 디스크립터(DSC)의 처리 결과로서 컨트롤 유닛(140)에 보고되는 또는 컨트롤 유닛(140)에 의해서 참조되는 상태 정보(STTS)를 포함할 수 있다. 컨트롤 유닛(140)이 관리해야 할 정보는 디스크립터 어드레스(DSC_ADD)를 포함할 수 있다.
메모리 컨트롤 유닛(160)의 동작에 필요한 정보는, 메모리 컨트롤 유닛(160)의 제어에 따라서 불휘발성 메모리 장치(110)에 저장될 데이터가 저장된 데이터 버퍼 메모리의 어드레스(DT_ADD) 또는 불휘발성 메모리 장치(110)로부터 독출된 데이터가 저장될 데이터 버퍼 메모리의 어드레스(DT_ADD)를 포함할 수 있다. 예시적으로, 이러한 데이터 버퍼 메모리의 어드레스는 휘발성 메모리(150)의 데이터 버퍼 영역의 어드레스를 의미할 수 있다.
또한, 메모리 컨트롤 유닛(160)의 동작에 필요한 정보는, 인스트럭션 셋을 페치하기 위해서 액세스해야 할 인스트럭션 메모리(도 1의 231)의 어드레스, 즉, 인스트럭션 메모리 인덱스(IST_IDX)를 포함할 수 있다. 인스트럭션 셋을 페치하기 위해서 사용되는 인스트럭션 메모리 인덱스(ISD_IDX)는 이하에서 상세히 설명될 것이다.
메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(110)를 제어하기 위해서 필요한 정보는 불휘발성 메모리 장치(110)에 저장될 데이터의 크기(SZ) 또는 불휘발성 메모리 장치(110)로부터 독출될 데이터의 크기를 의미하는 데이터 크기(SZ)를 포함할 수 있다. 메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(110)를 제어하기 위해서 필요한 정보는 불휘발성 메모리 장치의 내부 동작(예를 들면, 메모리 셀에 대한 프로그램 동작 또는 센싱 동작)에 필요한 시간을 의미한 지연 시간(T)을 포함할 수 있다. 또한, 메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(110)를 제어하기 위해서 필요한 정보는 불휘발성 메모리 장치(110)에 제공될 어드레스(ADDR)를 포함할 수 있다.
비록 도시되지는 않았지만, 메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(110)를 제어하기 위해서 필요한 정보는 불휘발성 메모리 장치(110)를 제어하는 데 필요한 특수 명령(special command), 신호의 타이밍 정보 등을 더 포함할 수 있다.
도 4 내지 도 5는 본 발명의 실시 예에 따른 인스트럭션 메모리에 저장되는 인스트럭션 셋을 설명하기 위한 도면이다.
데이터 저장 장치(도 1의 100)가 부트 업(boot up)되는 동안, 다양한 종류의 인스트럭션 셋들(IST_SET1~IST_SETn)이 인스트럭션 메모리(도 1의 231)의 인스트럭션 셋 영역에 저장(또는 로딩)될 수 있다. 각각의 인스트럭션 셋(IST_SET)은 불휘발성 메모리 장치(도 1의 110)를 제어하기 위한 제어 절차가 코드 형태로 기술된 것을 의미할 수 있다. 즉, 각각의 인스트럭션 셋(IST_SET)은 불휘발성 메모리 장치(110)를 제어하기 위해서 제공해야 할 제어 신호를 불휘발성 메모리 장치(110)의 제어 절차에 따라서 나열한 것이다.
각각의 인스트럭션 셋(IST_SET)은 도 5에 도시된 인스트럭션 테이블에 의해서 정의되는 다양한 인스트럭션이 조합된 형태로 구성될 수 있다. 각각의 인스트럭션은 불휘발성 메모리 장치(110)에 제공될 제어 신호의 종류를 의미할 수 있다. 각각의 인스트럭션은 신호 생성 유닛(도 1의 300)이 인식할 수 있는 동작 코드(OPCODE)로 표현될 수 있고, 동작 코드를 실행하는데 필요한 정보가 부가될 수 있다.
도 5를 참조하면, 명령 인스트럭션은 명령을 제공하기 위한 제어 신호의 생성을 지시하기 위한 것으로, 불휘발성 메모리 장치(110)의 읽기 명령 코드, 쓰기 명령 코드, 상태 확인 명령 코드와 같은 명령 코드가 동작 코드에 부가될 수 있다. 어드레스 인스트럭션은 어드레스를 제공하기 위한 제어 신호의 생성을 지시하기 위한 것으로, 디스크립터 파라미터(DSC_PRM)에 근거하여 획득된 어드레스(ADDR)가 동작 코드에 부가될 수 있다. 쓰기 제어 신호 인스트럭션은 데이터를 입력하기 위한 제어 신호의 생성을 지시하기 위한 것으로, 디스크립터 파라미터(DSC_PRM)에 근거하여 획득된 데이터 크기(SZ)가 부가될 수 있다. 읽기 제어 신호 인스트럭션은 데이터를 출력하기 위한 제어 신호의 생성을 지시하기 위한 것으로, 디스크립터 파라미터(DSC_PRM)에 근거하여 획득된 데이터 크기(SZ)가 부가될 수 있다. 지연 인스트럭션은 불휘발성 메모리 장치(110)의 내부 동작이 수행되는 동안 제어 신호의 생성을 지연시키기 위한 것으로, 디스크립터 파라미터(DSC_PRM)에 근거하여 획득된 지연 시간(T)가 부가될 수 있다.
불휘발성 메모리 장치(110)의 읽기 동작을 제어하기 위한 절차를 나타내는 도 6의 인스트럭션 셋(IST_SET2)이, 도 5의 인스트럭션 테이블과, 도 7의 타이밍도를 참조하여 예시적으로 설명될 것이다. 설명의 편의를 위해서, 불휘발성 메모리 장치(110)의 읽기 동작을 제어하기 위한 제어 절차는, 도 7에 도시된 바와 같이, 제1 읽기 명령(CMD_R1), 5개의 어드레스(ADDR1~ADDR5), 제2 읽기 명령(CMD_R2)을 제공하고, 일정한 시간이 경과된 후에 데이터 출력을 위한 읽기 제어 신호를 토글(toggle)하는 것으로 규정된 경우를 가정하자.
이러한 읽기 제어 절차에 맞는 제어 신호를 생성하기 위해서, 읽기 인스트럭션 셋(IST_SET2)은, 읽기 명령 코드1(제1 읽기 명령(CMD_R1)에 대응)가 부가된 동작 코드1, 디스크립터의 파라미터(DSC_PRM)에 근거하여 어드레스(ADDR)가 부가된 5개의 동작 코드(n+1), 읽기 명령 코드2(제2 읽기 명령(CMD_R2)에 대응)가 부가된 동작 코드2, 메모리 셀을 센싱하기 위한 시간 동안 제어 신호의 생성을 지연시키기 위한 지연 시간(T)이 부가된 동작 코드(n+4) 그리고 디스크립터의 파라미터(DSC_PRM)에 근거하여 독출해야할 데이터의 크기(SZ)가 부가된 동작 코드(n+3) 순서로 구성될 수 있다.
이러한 방식과 같이, 인스트럭션 셋은 불휘발성 메모리 장치(110)의 동작을 제어하기 위해서 제공해야할 제어 신호에 대응하는 인스트럭션을 불휘발성 메모리 장치(110)의 제어 절차에 적합하게 조합하여 구성될 수 있다. 데이터 저장 장치(100)의 설계 단계에서 불휘발성 메모리 장치(110)의 종류가 변경되더라도, 변경된 불휘발성 메모리 장치(110)의 제어 절차에 적합하게 인스트럭션을 조합하여 새로운 인스트럭션 셋(IST_SET)이 생성되면, 불휘발성 메모리 장치(110)를 제어하기 위한 제어 신호가 유연하게 생성될 수 있다.
인스트럭션 셋들(IST_SET1~IST_SETn)은, 디스크립터(DSC)로부터 획득된 인스트럭션 메모리 인덱스들(IST_IDX1~IST_IDXm)에 근거하여 인덱스 영역(IDX_R)을 액세스하고, 인덱스 영역에 저장된 인스트럭션 메모리 어드레스 정보(IST_ADDI~IST_ADDIm)에 근거하여 획득된 인스트럭션 메모리 어드레스(IST_ADD1~IST_ADD100)에 근거하여 인스트럭션 셋 영역(IST_R)을 액세스하는 2단계 과정을 통해서 페치될 수 있다.
이렇게, 페치하고자 하는 인스트럭션 셋이 저장된 영역을 액세스하기 위한 인스트럭션 메모리 어드레스(IST_ADD)를, 인덱스 영역에 저장된 인스트럭션 어드레스 정보(IST_ADDI)를 이용하여 간접적으로 획득하는 방식을 "인덱스 방식"이라 정의한다. 인덱스 방식으로 인스트럭션 셋을 페치하는 동작은 도 8에 도시된 인스트럭션 페치 블럭을 통해서 수행될 수 있다.
인스트럭션 페치 블럭은, 본 발명의 실시 예에 따른 디스크립터 처리 유닛(200)의 블럭이 도시된 도 8과, 디스크립터를 설명하기 위한 도 2 내지 도3, 그리고 인스트럭션 셋을 설명하기 위한 도 4를 참조하여 상세히 설명될 것이다.
도 8을 참조하면, 디스크립터 처리 유닛(200)은 디스크립터 페치 블럭(210), 인스트럭션 페치 블럭(230), 메모리 인스트럭션 생성 블럭(250) 그리고 직접 메모리 접근(direct memory access, 이하 DMA라 칭함) 블럭(270)을 포함할 수 있다.
디스크립터 페치 블럭(210)은 컨트롤 유닛(140)이 생성한 디스크립터를 휘발성 메모리(150)의 디스크립터 영역으로부터 페치할 수 있다. 디스크립터 페치 블럭(210)은 디스크립터 큐(queue)(211), 디스크립터 페치 로직(213) 그리고 디스크립터 버퍼 메모리(215)를 포함할 수 있다.
디스크립터 큐(211)는 컨트롤 유닛(140)에 의해서 삽입(insert or enqueue)된 디스크립터 ID(DSC_ID)를 저장할 수 있다.
디스크립터 페치 로직(213)은 디스크립터 큐(211)에 저장된 디스크립터 ID들(DSC_ID1~DSC_IDk) 중에서 어느 하나를 페치할 수 있다. 예시적으로, 디스크립터 ID(DSC_ID)는 디스크립터 큐에 삽입된 순서에 따라서 디스크립터 큐(211)에 저장되기 때문에, 디스크립터 페치 로직(213)은 디스크립터 큐(211)에 저장된 디스크립터 ID(DSC_ID1~DSC_IDk)들 중에서 가장 처음 삽입된 디스크립터 ID(DSC_ID)를 페치할 수 있다. 또는 디스크립터 페치 로직(213)은, 디스크립터 큐(211)에 삽입된 순서와 무관하게, 디스크립터 ID들(DSC_ID1~DSC_IDk)에 부여된 우선 순위에 따라서 디스크립터 ID(DSC_ID)를 페치할 수 있다.
도 2를 참조하여 설명된 바와 같이, 디스크립터 ID(DSC_ID)는 해당 디스크립터(DSC)가 저장된 영역 또는 어드레스에 대응될 수 있다. 따라서, 디스크립터 페치 로직(213)은 페치된 디스크립터 ID(DSC_ID)에 근거하여 페치된 디스크립터 ID(DSC_ID)에 대응하는 )의 디스크립터 어드레스(DSC_ADD)를 산출할 수 있다.
디스크립터 페치 로직(213)은 페치된 디스크립터 ID(DSC_ID)에 대응하는 디스크립터(DSC)를 독출하도록 DMA 블럭(270)에 요청할 수 있다. 이를 위해서, 디스크립터 페치 로직(213)은 산출된 디스크립터 어드레스(DSC_ADD)를 DMA 블럭(270)에 제공할 수 있다.
DMA 블럭(270)은 디스크립터 페치 로직(213)으로부터 제공된 디스크립터 어드레스(DSC_ADD)에 근거하여 휘발성 메모리(150)의 디스크립터 영역에 저장된 디스크립터(DSC)를 독출할 수 있다. DMA 블럭(270)은 독출된 디스크립터(DSC)를 디스크립터 버퍼 메모리(215)에 저장할 수 있다.
인스트럭션 페치 블럭(230)은 페치된 디스크립터에 근거하여 인스트럭션 셋을 또는 인스트럭션 셋의 일부를 페치할 수 있다. 인스트럭션 페치 블럭(230)은 인스트럭션 메모리(231), 인스트럭션 페치 로직(233) 그리고 인스트럭션 버퍼 메모리(235)를 포함할 수 있다. 인스트럭션 페치 블럭(230)은 인스트럭션 셋을 페치하기 위해서 액세스해야 할 인스트럭션 메모리(231)의 어드레스 정보를 디스크립터(DSC)에 포함된 인스트럭션 메모리 인덱스(IST_IDX) 정보에 근거하여 획득하는 "인덱스 방식"으로 인스트럭션을 페치할 수 있다.
도 3을 참조하여 설명된 바와 같이, 디스크립터(DSC)는 인스트럭션 메모리 인덱스(IST_IDX) 정보를 포함할 수 있다. 인스트럭션 페치 로직(233)은, 인스트럭션 셋을 페치하기 위해서, 디스크립터 버퍼 메모리(215)에 저장된 디스크립터(DSC)의 인스트럭션 메모리 인덱스(IST_IDX)를 참조할 수 있다.
인스트럭션 페치 로직(233)은 인스트럭션 메모리 인덱스(ISD_IDX)에 근거하여 인스트럭션 메모리(231)의 인덱스 영역(IDX_R)을 액세스하고, 인스트럭션 메모리 어드레스 정보(IST_ADDI)를 획득할 수 있다. 인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADDI)에서 인스트럭션 메모리(231)의 인스트럭션 셋 영역(IST_R)을 액세스하기 위한 어드레스 정보를 획득할 수 있다.
인스트럭션 셋 영역(IST_R)을 액세스하기 위한 어드레스 정보는, 페치해야 할 인스트럭션 셋 또는 인스트럭션 셋의 일부가 저장된 인스트럭션 셋 영역(IST_R)의 시작 어드레스(IST_ADD)와, 페치해야 할 인스트럭션의 수(IST_CNT)(이하, 인스트럭션 카운트라 칭함)로 구성될 수 있다.
인스트럭션 메모리 어드레스 정보(IST_ADDI)의 타입(type)에 따라서, 인스트럭션 메모리 어드레스 정보(IST_ADDI)는 단일 인덱스 타입(single index type)과 다중 인덱스 타입(multi index type)으로 구분될 수 있다. 인스트럭션 페치 로직(233)은 단일 인덱스 타입의 인스트럭션 메모리 어드레스 정보(IST_ADDI)에서 인스트럭션 셋 영역(IST_R)을 액세스하기 위한 어드레스 정보를 직접적 또는 1차적으로 획득할 수 있다. 이러한 직접적 또는 1차적 획득 방식은 도 9 내지 도 10을 참조하여 상세히 설명될 것이다. 인스트럭션 페치 로직(233)은 다중 인덱스 타입의 인스트럭션 메모리 어드레스 정보(IST_ADDI)에서 인스트럭션 셋 영역(IST_R)을 액세스하기 위한 어드레스 정보를 간접적 또는 2차적으로 획득할 수 있다. 이러한 간접적 또는 2차적 획득 방식은 도 11 내지 도 12를 참조하여 상세히 설명될 것이다.
인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADDI)에 근거하여 획득된 인스트럭션 메모리 어드레스(IST_ADD)와 인스트럭션 카운트(IST_CNT)에 근거하여 인스트럭션 메모리(231)의 인스트럭션 셋 영역(IST_R)을 액세스 액세스하고, 인스트럭션 셋(IST_SET) 또는 인스트럭션 셋(IST_SET)의 일부를 페치할 수 있다. 인스트럭션 페치 로직(233)은 페치된 인스트럭션 셋(IST_SET) 또는 인스트럭션 셋(IST_SET)의 일부를 인스트럭션 버퍼 메모리(235)에 저장할 수 있다.
메모리 인스트럭션 생성 블럭(250)은 디스크립터 버퍼 메모리(215)에 저장된 디스크립터(DSC)로부터 추출된 디스크립터 파라미터(DSC_PRM)와 인스트럭션 버퍼 메모리(235)에 저장된 인스트럭션 셋(IST_SET)에 근거하여 메모리 인스트럭션을 생성할 수 있다. 즉, 도 6에 도시된 바와 같이, 메모리 인스트럭션 생성 블럭(250)은 디스크립터 파라미터(DSC_PRM)를 대응하는 인스트럭션 셋(IST_SET)에 부가하는 과정을 통해서 메모리 인스트럭션을 생성할 수 있다.
메모리 인스트럭션 생성 블럭(250)은 불휘발성 메모리 장치(110)로 제공될 제어 신호를 생성하도록 생성된 메모리 인스트럭션을 신호 생성 유닛(300)에 제공할 수 있다.
메모리 인스트럭션 생성 블럭(250)은 휘발성 메모리(150)의 데이터 버퍼 영역에 저장된 쓰기 데이터가 신호 생성 유닛(300)에 제공되도록 또는 불휘발성 메모리 장치(110)로부터 독출된 읽기 데이터가 휘발성 메모리(150)의 데이터 버퍼 영역에 저장되도록 DMA 블럭(270)에 요청할 수 있다. 이를 위해서, 메모리 인스트럭션 생성 블럭(250)은 디스크립터 파라미터(DSC_PRM) 중 하나인 데이터 버퍼 메모리 어드레스(DT_ADD)를 DMA 블럭(270)에 제공할 수 있다.
메모리 인스트럭션 생성 블럭(250)은 제어 신호에 따라 수행된 불휘발성 메모리 장치(110)의 동작 결과, 즉, 불휘발성 메모리 장치(110)의 상태 정보(STTS)를 신호 생성 유닛(300)으로부터 수신할 수 있다. 상태 정보(STTS)는 제어 신호에 따라 수행된 동작이 진행 중인지, 또는 제어 신호에 따라 수행된 동작이 완료되었다면 패스되었는지 페일되었는지를 의미하는 정보를 포함할 수 있다. 메모리 인스트럭션 생성 블럭(250)은 상태 정보(STTS)가 휘발성 메모리(150)에 저장된 디스크립터(DSC)의 상태 정보(STTS) 필드에 기록되도록, 디스크립터 어드레스(DSC_ADD)와 상태 정보(STTS)를 DMA 블럭(270)에 제공할 수 있다.
도 9는 본 발명의 실시 예에 따른 단일 인덱스 타입의 인스트럭션 메모리 어드레스 정보의 구성을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 단일 인덱스 타입의 인스트럭션 메모리 어드레스 정보(IST_ADDI)는 3가지 필드로 구성될 수 있다. 즉, 단일 인덱스 타입의 인스트럭션 메모리 어드레스 정보(IST_ADDI)는, 인스트럭션 메모리 어드레스 정보가 단일 타입이라는 정보(S)가 기재되는 "Type" 필드, 인스트럭션 메모리 어드레스(IST_ADD)가 기재되는 "Address" 필드, 그리고 인스트럭션 카운트(IST_CNT)가 기재되는 "Count" 필드로 구성될 수 있다.
도 10 내지 도 12는 단일 인덱스 타입의 인스트럭션 메모리 어드레스 정보를 이용하여 인스트럭션 셋 영역을 액세스하기 위한 어드레스 정보를 직접적으로 획득하는 방법을 설명하기 위한 도면이다. 설명의 편의를 위해서, 인스트럭션 페치 로직(도 8의 233)이 디스크립터(DSC)로부터 인스트럭션 메모리 인덱스(IST_IDX1)를 참조하는 경우를 가정한다.
도 10을 참조하면, 인스트럭션 페치 로직(233)은 인덱스 영역(IDX_R) 중에서 인스트럭션 메모리 인덱스(IST_IDX1)에 대응하는 영역을 액세스하고, 인스트럭션 메모리 어드레스 정보(IST_ADDI)를 획득할 수 있다. 인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADDI)의 타입 필드에 기재된 정보가 단일 인덱스 타입을 의미하는 정보(S)인 것을 확인하고, 다음의 필드들에서 인스트럭션 메모리 어드레스(33)(즉, 인스트럭션 셋2(IST_SET2)의 시작 어드레스), 인스트럭션 카운트(6)를 획득할 수 있다.
인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADD1)에서 직접적으로 획득한 인스트럭션 메모리 어드레스(33)와 인스트럭션 카운트(6)에 근거하여 인스트럭션 메모리 어드레스(IST_ADD33)부터 인스트럭션 메모리 어드레스(IST_ADD38)까지 6개의 어드레스에 대응하는 인스트럭션 셋 영역(IST_R)을 액세스할 수 있다. 액세스 결과로서, 인스트럭션 페치 로직(233)은 인스트럭션 셋2(IST_SET2)를 구성하는 일부 인스트럭션들(빗금친 영역), 즉, 도 6의 읽기 명령 코드1이 부가된 동작 코드1, 디스크립터의 파라미터(DSC_PRM)에 근거하여 어드레스(ADDR)가 부가된 5개의 동작 코드(n+1)들을 페치할 수 있다.
도 11을 참조하면, 인스트럭션 페치 로직(233)은 인덱스 영역(IDX_R) 중에서 인스트럭션 메모리 인덱스(IST_IDX1)에 대응하는 영역을 액세스하고, 인스트럭션 메모리 어드레스 정보(IST_ADDI)를 획득할 수 있다. 인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADDI)의 타입 필드에 기재된 정보가 단일 인덱스 타입을 의미하는 정보(S)인 것을 확인하고, 다음의 필드들에서 인스트럭션 메모리 어드레스(39), 인스트럭션 카운트(2)를 획득할 수 있다.
인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADD1)에서 직접적으로 획득한 인스트럭션 메모리 어드레스(39)와 인스트럭션 카운트(2)에 근거하여 인스트럭션 메모리 어드레스(IST_ADD39)부터 인스트럭션 메모리 어드레스(IST_ADD40)까지 2개의 어드레스에 대응하는 인스트럭션 셋 영역(IST_R)을 액세스할 수 있다. 액세스 결과로서, 인스트럭션 페치 로직(233)은 인스트럭션 셋2(IST_SET2)를 구성하는 일부 인스트럭션들(빗금친 영역), 즉, 도 6의 읽기 명령 코드2가 부가된 동작 코드2 그리고 메모리 셀을 센싱하기 위한 시간 동안 제어 신호의 생성을 지연 시키기 위한 지연 시간(T)이 부가된 동작 코드(n+4)를 페치할 수 있다.
도 12를 참조하면, 인스트럭션 페치 로직(233)은 인덱스 영역(IDX_R) 중에서 인스트럭션 메모리 인덱스(IST_IDX1)에 대응하는 영역을 액세스하고, 인스트럭션 메모리 어드레스 정보(IST_ADDI)를 획득할 수 있다. 인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADDI)의 타입 필드에 기재된 정보가 단일 인덱스 타입을 의미하는 정보(S)인 것을 확인하고, 다음의 필드들에서 인스트럭션 메모리 어드레스(33), 인스트럭션 카운트(9)를 획득할 수 있다.
인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADD1)에서 직접적으로 획득한 인스트럭션 메모리 어드레스(33)와 인스트럭션 카운트(9)에 근거하여 인스트럭션 메모리 어드레스(IST_ADD33)부터 인스트럭션 메모리 어드레스(IST_ADD41)까지 9개의 어드레스에 대응하는 인스트럭션 셋 영역(IST_R)을 액세스할 수 있다. 액세스 결과로서, 인스트럭션 페치 로직(233)은 인스트럭션 셋2(IST_SET2) 전체, 즉, 도 6의 읽기 명령 코드1이 부가된 동작 코드1부터 데이터의 크기(SZ)가 부가된 동작 코드(n+3)까지 인스트럭션 셋2(IST_SET2)를 구성하는 모든 인스트럭션들을 페치할 수 있다.
도 13은 본 발명의 실시 예에 따른 다중 인덱스 타입의 인스트럭션 메모리 어드레스 정보의 구성을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 다중 인덱스 타입의 인스트럭션 메모리 어드레스 정보(IST_ADDI)는 3가지 필드로 구성될 수 있다. 즉, 다중 인덱스 타입의 인스트럭션 메모리 어드레스 정보(ISD_ADDI)는, 인스트럭션 메모리 어드레스 정보가 다중 인덱스 타입이라는 정보(M)가 기재되는 "Type" 필드, 제1 인덱스(IST_IDX)가 기재되는 "1st Index" 필드, 그리고 제2 인덱스(IST_IDX)가 기재되는 "2nd Index" 필드로 구성될 수 있다.
설명의 편의를 위해서, 도 13은 2개의 인덱스 필드로 구성된 인스트럭션 메모리 어드레스 정보가 예시되었다. 그러나, 인스트럭션 메모리 어드레스 정보는 적어도 2개의 인덱스 필드로 구성될 수 있다. 이러한 경우, 인스트럭션 셋 영역을 액세스하기 위한 어드레스 정보는 다중 인덱스 타입의 인스트럭션 메모리 어드레스 정보를 구성하는 인덱스 필드의 수에 따라서 획득될 수 있다.
도 14는 다중 인덱스 타입의 인스트럭션 메모리 어드레스 정보를 이용하여 인스트럭션 셋 영역을 액세스하기 위한 어드레스 정보를 간접적으로 획득하는 방법을 설명하기 위한 도면이다. 설명의 편의를 위해서, 인스트럭션 페치 로직(도 8의 233)이 디스크립터(DSC)로부터 인스트럭션 메모리 인덱스(IST_IDX1)를 참조하는 경우를 가정한다.
인스트럭션 페치 로직(233)은 인덱스 영역(IDX_R) 중에서 인스트럭션 메모리 인덱스(IST_IDX1)에 대응하는 영역을 액세스하고, 인스트럭션 메모리 어드레스 정보(IST_ADDI)를 획득할 수 있다. 인스트럭션 페치 로직(233)은 인스트럭션 메모리 어드레스 정보(IST_ADDI)의 타입 필드에 기재된 정보가 다중 인덱스 타입을 의미하는 정보(M)인 것을 확인하고, 다음의 필드들에서 제1 인덱스(10)와 제2 인덱스(19)를 획득할 수 있다. 인스트럭션 페치 로직(233)은 제1 인덱스(10)와 제2 인덱스(19)에 근거하여 인스트럭션 메모리 인덱스(IST_IDX10)에 대응하는 인덱스 영역(IDX_R)과 인스트럭션 메모리 인덱스(IST_IDX19)에 대응하는 인덱스 영역(IDX_R)을 다시 액세스할 수 있다.
인스트럭션 페치 로직(233)은 인스트럭션 메모리 인덱스(IST_IDX10)에 대응하는 영역을 액세스하여 간접적으로 획득한 인스트럭션 메모리 어드레스(51)와 액세스 카운트(3)에 근거하여 인스트럭션 메모리 어드레스(IST_ADD51)부터 인스트럭션 메모리 어드레스(IST_ADD53)까지 3개의 어드레스에 대응하는 인스트럭션 셋 영역(IST_R)을 액세스하고, 인스트럭션 셋11(IST_SET11)을 구성하는 일부 인스트럭션들(빗금친 영역)을 페치할 수 있다.
인스트럭션 페치 로직(233)은 인스트럭션 메모리 인덱스(IST_IDX19)에 대응하는 영역을 액세스하여 간접적으로 획득한 인스트럭션 메모리 어드레스(68)와 액세스 카운트(10)에 근거하여 인스트럭션 메모리 어드레스(IST_ADD68)부터 인스트럭션 메모리 어드레스(IST_ADD77)까지 10개의 어드레스에 대응하는 인스트럭션 셋 영역(IST_R)을 액세스하고, 인스트럭션 셋17(IST_SET17) 전체를 페치할 수 있다.
도 15는 본 발명의 실시 예에 따른 다른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 15를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210) 그리고 불휘발성 메모리 장치(1220)를 포함할 수 있다. 데이터 저장 장치(1200)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 불휘발성 메모리 장치(1220)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(1210)는 불휘발성 메모리 장치(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성될 수 있다. 컨트롤러(1210)는 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 메모리 인터페이스 유닛(1213), 랜덤 액세스 메모리(1214) 그리고 에러 정정 코드(ECC) 유닛(1215)을 포함할 수 있다.
컨트롤 유닛(1212)은 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성될 수 있다. 랜덤 액세스 메모리(1214)는 컨트롤 유닛(1212)의 동작 메모리(working memory)로서 이용될 수 있다. 랜덤 액세스 메모리(1214)는 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장하는 버퍼 메모리로서 이용될 수 있다.
호스트 인터페이스 유닛(1211)은 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은 USB(Universal Serial Bus) 프로토콜, UFS(Universal Flash Storage) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, 그리고 SAS(Serial Attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스 유닛(1213)은 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)에 커맨드 그리고 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)와 데이터를 주고 받도록 구성될 수 있다.
메모리 인터페이스 유닛(1213)은 도 2 내지 도 14를 통해서 설명된 바와 같이, 인스트럭션 테이블에 정의된 인스트럭션을 조합하여 인스트럭션 셋을 구성하고, 인스트럭션 셋을 인덱스 방식으로 페치하고, 인스트럭션의 수행에 필요한 부가 정보를 디스크립터 파라미터에 근거하여 부가하여 메모리 인스트럭션을 생성하고, 메모리 인스트럭션에 근거하여 불휘발성 메모리 장치(1220)로 제공해야할 제어 신호를 생성할 수 있다.
에러 정정 코드 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터의 오류를 검출하도록 구성될 수 있다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성될 수 있다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
불휘발성 메모리 장치(1220)는 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치(1220)는 복수의 불휘발성 메모리 칩들(또는 다이들(dies))(NVM_1~NVM_k)을 포함할 수 있다.
컨트롤러(1210) 그리고 불휘발성 메모리 장치(1220)는 다양한 데이터 저장 장치 중 어느 하나로 제조될 수 있다. 예를 들면, 컨트롤러(1210) 그리고 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(Secure Digital) 카드, USB(Universal Serial Bus) 저장 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 중 어느 하나로 제조될 수 있다.
도 16은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 16을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250), 전원 커넥터(2260)를 포함할 수 있다.
SSD(2200)는 호스트 장치(2100)의 요청에 응답하여 동작할 수 있다. 즉, SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(2231~223n)을 액세스하도록 구성될 수 있다. 예를 들면, SSD 컨트롤러(2210)는 불휘발성 메모리 장치들(2231~223n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성될 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장하도록 구성될 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장하도록 구성될 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 그리고 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공하도록 구성될 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성될 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Express) 등의 커넥터로 구성될 수 있다.
도 17은 도 16에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 17을 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스 유닛(2211), 호스트 인터페이스 유닛(2212), 에러 정정 코드(ECC) 유닛(2213), 컨트롤 유닛(2214) 그리고 랜덤 액세스 메모리(2215)를 포함할 수 있다.
메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)에 커맨드 그리고 어드레스와 같은 제어 신호를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고 받도록 구성될 수 있다. 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
메모리 인터페이스 유닛(2211)은 도 2 내지 도 14를 통해서 설명된 바와 같이, 인스트럭션 테이블에 정의된 인스트럭션을 조합하여 인스트럭션 셋을 구성하고, 인스트럭션 셋을 인덱스 방식으로 페치하고, 인스트럭션의 수행에 필요한 부가 정보를 디스크립터 파라미터에 근거하여 부가하여 메모리 인스트럭션을 생성하고, 메모리 인스트럭션에 근거하여 불휘발성 메모리 장치들(2231~223n)로 제공해야할 제어 신호를 생성할 수 있다.
호스트 인터페이스 유닛(2212)은 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(2212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스 유닛(2212)은 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성될 수 있다. 생성된 패러티 비트는 불휘발성 메모리(2231~223n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터의 에러를 검출하도록 구성될 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성될 수 있다.
컨트롤 유닛(2214)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성될 수 있다. 컨트롤 유닛(2214)은 호스트 장치(2100)의 요청에 응답하여 SSD 컨트롤러(2210)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(2220) 그리고 불휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2215)는 이러한 펌웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 18을 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함할 수 있다. 여기에서, 데이터 저장 장치(3300)는 도 1에 도시된 데이터 저장 장치(100), 도 15에 도시된 데이터 저장 장치(1200) 또는 도 16에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(3000)은 배터리(Battery), 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
110 : 불휘발성 메모리 장치
120 : 컨트롤러
130 : 호스트 인터페이스 유닛
140 : 컨트롤 유닛
150 : 휘발성 메모리
160 : 메모리 컨트롤 유닛

Claims (20)

  1. 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 디스크립터가 저장된 휘발성 메모리로부터 페치하는 디스크립터 페치 블럭;
    상기 불휘발성 메모리 장치를 제어하기 위한 절차가 기술된 인스트럭션 셋을 인스트럭션 메모리로부터 페치하며, 상기 인스트럭션 셋을 페치하기 위해서 액세스해야 할 상기 인스트럭션 메모리의 어드레스 정보를 상기 디스크립터에 포함된 상기 인스트럭션 메모리의 인덱스 정보에 근거하여 획득하는 인스트럭션 페치 블럭;
    상기 인스트럭션 셋에 상기 디스크립터로부터 추출된 디스크립터 파라미터를 부가하여 메모리 인스트럭션을 생성하는 메모리 인스트럭션 생성 블럭; 및
    상기 휘발성 메모리를 직접 액세스하는 직접 메모리 접근(DMA) 블럭을 포함하되,
    상기 디스크립터 페치 블럭은,
    상기 디스크립터의 아이디(ID)를 저장하는 디스크립터 큐; 그리고
    상기 디스크립터 큐로부터 상기 디스크립터의 아이디(ID)를 페치하고, 페치된 디스크립터 아이디(ID)에 대응하는 디스크립터 어드레스를 산출하고, 산출된 디스크립터 어드레스에 저장된 디스크립터를 독출하도록 상기 직접 메모리 접근(DMA) 블럭에 요청하는 디스크립터 페치 로직을 포함하는 메모리 컨트롤 유닛.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 인스트럭션 메모리는, 상기 어드레스 정보가 저장되는 인덱스 영역과, 상기 인스트럭션 셋이 저장되는 인스트럭션 셋 영역으로 구분되는 메모리 컨트롤 유닛.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 인스트럭션 페치 블럭은,
    상기 인덱스 정보에 근거하여 상기 인덱스 영역을 액세스하고, 액세스 결과로 획득된 상기 어드레스 정보에서 상기 인스트럭션 셋 영역을 액세스하기 위한 어드레스와 페치해야 할 인스트럭션의 카운트 값을 획득하는 인스트럭션 페치 로직을 포함하는 메모리 컨트롤 유닛.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 인스트럭션 페치 로직은 상기 인스트럭션 셋 영역을 액세스하기 위한 어드레스와 상기 페치해야 할 인스트럭션의 카운트 값에 근거하여 상기 인스트럭션 셋 영역을 액세스하고, 상기 인스트럭션 셋의 전부 또는 일부를 페치하는 메모리 컨트롤 유닛.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 인스트럭션 페치 블럭은 페치된 인스트럭션 셋의 전부 또는 일부를 저장하는 인스트럭션 버퍼 메모리를 더 포함하는 메모리 컨트롤 유닛.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 어드레스 정보는 상기 인덱스 영역을 액세스하기 위한 제1 인덱스 정보와 제2 인덱스 정보를 포함하는 다중 인덱스 타입으로 구성되는 메모리 컨트롤 유닛.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 인스트럭션 페치 로직은,
    상기 다중 인덱스 타입 어드레스 정보에서 획득된 제1 인덱스 정보에 근거하여 상기 인덱스 영역을 액세스하고, 액세스 결과로 획득된 상기 어드레스 정보에서 상기 인스트럭션 셋 영역을 액세스하기 위한 제1 어드레스와 페치해야 할 인스트럭션의 제1 카운트 값을 획득하고, 그리고
    상기 다중 인덱스 타입 어드레스 정보에서 획득된 제2 인덱스 정보에 근거하여 상기 인덱스 영역을 액세스하고, 액세스 결과로 획득된 상기 어드레스 정보에서 상기 인스트럭션 셋 영역을 액세스하기 위한 제2 어드레스와 페치해야 할 인스트럭션의 제2 카운트 값을 획득하는 메모리 컨트롤 유닛.
  8. 삭제
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 디스크립터 페치 블럭은 상기 직접 메모리 접근(DMA) 블럭으로부터 제공되는 디스크립터를 저장하는 디스크립터 버퍼 메모리를 더 포함하는 메모리 컨트롤 유닛.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리 인스트럭션 생성 블럭으로부터 제공된 상기 메모리 인스트럭션에 근거하여 상기 불휘발성 메모리 장치로 제공될 제어 신호를 생성하는 신호 생성 유닛을 더 포함하는 메모리 컨트롤 유닛.
  12. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 생성하고, 휘발성 메모리에 저장하는 컨트롤 유닛; 그리고
    상기 불휘발성 메모리 장치를 제어하기 위한 절차가 기술된 인스트럭션 셋이 저장된 인스트럭션 메모리를 포함하고, 상기 인스트럭션 셋을 페치하기 위해서 액세스해야 할 상기 인스트럭션 메모리의 어드레스 정보를 상기 디스크립터에 포함된 상기 인스트럭션 메모리의 인덱스 정보에 근거하여 획득하는 메모리 컨트롤 유닛을 포함하되,
    상기 어드레스 정보는 상기 인스트럭션 메모리의 인덱스 영역을 액세스하기 위한 제1 인덱스 정보와 제2 인덱스 정보를 포함하는 다중 인덱스 타입으로 구성되는 데이터 저장 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 메모리 컨트롤 유닛은, 상기 인덱스 정보에 근거하여 상기 인스트럭션 메모리의 인덱스 영역을 액세스하고, 액세스 결과로 획득된 상기 어드레스 정보에서 상기 인스트럭션 메모리의 인스트럭션 셋 영역을 액세스하기 위한 어드레스와 페치해야 할 인스트럭션의 카운트 값을 획득하는 인스트럭션 페치 블럭을 포함하는 데이터 저장 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 인스트럭션 페치 블럭은 상기 인스트럭션 셋 영역을 액세스하기 위한 어드레스와 상기 페치해야 할 인스트럭션의 카운트 값에 근거하여 상기 인스트럭션 셋 영역을 액세스하고, 상기 인스트럭션 셋의 전부 또는 일부를 페치하는 인스트럭션 페치 로직을 포함하는 데이터 저장 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 인스트럭션 페치 블럭은 페치된 인스트럭션 셋의 전부 또는 일부를 저장하는 인스트럭션 버퍼 메모리를 더 포함하는 데이터 저장 장치.
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 인스트럭션 페치 로직은,
    상기 다중 인덱스 타입 어드레스 정보에서 획득된 제1 인덱스 정보에 근거하여 상기 인덱스 영역을 액세스하고, 액세스 결과로 획득된 상기 어드레스 정보에서 상기 인스트럭션 셋 영역을 액세스하기 위한 제1 어드레스와 페치해야 할 인스트럭션의 제1 카운트 값을 획득하고, 그리고
    상기 다중 인덱스 타입 어드레스 정보에서 획득된 제2 인덱스 정보에 근거하여 상기 인덱스 영역을 액세스하고, 액세스 결과로 획득된 상기 어드레스 정보에서 상기 인스트럭션 셋 영역을 액세스하기 위한 제2 어드레스와 페치해야 할 인스트럭션의 제2 카운트 값을 획득하는 데이터 저장 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 메모리 컨트롤 유닛은, 상기 컨트롤 유닛에 의해서 디스크립터 큐에 삽입된 디스크립터 아이디(ID)에 대응하는 디스크립터를 페치하고, 페치된 디스크립터를 디스크립터 버퍼 메모리에 저장하는 디스크립터 페치 블럭을 더 포함하는 데이터 저장 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 메모리 컨트롤 유닛은, 페치된 인스트럭션 셋에 상기 페치된 디스크립터로부터 추출된 디스크립터 파라미터를 부가하여 메모리 인스트럭션을 생성하는 메모리 인스트럭션 생성 블럭을 더 포함하는 데이터 저장 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 메모리 컨트롤 유닛은, 상기 메모리 인스트럭션 생성 블럭으로부터 제공된 상기 메모리 인스트럭션에 근거하여 상기 불휘발성 메모리 장치로 제공될 제어 신호를 생성하는 신호 생성 유닛을 더 포함하는 데이터 저장 장치.
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