KR102392336B1 - 디스플레이 구동 장치 및 이를 포함하는 디스플레이 시스템 - Google Patents

디스플레이 구동 장치 및 이를 포함하는 디스플레이 시스템 Download PDF

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Abstract

디스플레이 구동 장치 및 이를 포함하는 디스플레이 시스템이 제공된다. 디스플레이 구동 장치는, 디스플레이 패널의 게이트 라인에 게이트 선택 신호를 제공하여 상기 게이트 라인을 선택하는 게이트 드라이버, 상기 선택된 게이트 라인에 대응하는 영상 신호를 소스 라인으로 제공하는 소스 드라이버, 전원 전압을 제공받고, 상기 전원 전압에 발생한 ESD(Electrostatic discharge)를 검출하여 제1 검출 신호를 생성하는 ESD 검출 회로, 및 상기 제1 검출 신호를 제공받아 마스킹 신호를 생성하는 컨트롤러를 포함하되, 상기 게이트 드라이버는 상기 마스킹 신호를 수신하여 상기 게이트 라인을 선택하는 상기 게이트 구동 신호의 제공을 정지한다.

Description

디스플레이 구동 장치 및 이를 포함하는 디스플레이 시스템{DISPLAY DRIVING DEVICE AND DISPLAY SYSTEM INCLUDING THE SAME}
본 발명은 디스플레이 구동 장치 및 이를 포함하는 디스플레이 시스템에 관한 것이다.
액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 표시 장치(Organic Light Emitting Diode display; OLED) 등과 같은 평판 표시 장치(Flat Panel Display) 등이 널리 이용되고 있다.
이러한 FPD의 출력 회로에 ESD(Electrostatic Discharge) 또는 EFT/B(Electrical Fast Transient/Burst)발생 시에도 균일한 출력 품질을 유지하기 위하여, 적절한 ESD 또는 EFT/B의 검출 및 대응 방법이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 평판 표시 장치 등에 이용될 수 있는 디스플레이 구동 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 디스플레이 구동 장치를 포함하는 디스플레이 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치는, 디스플레이 패널의 게이트 라인에 게이트 선택 신호를 제공하여 상기 게이트 라인을 선택하는 게이트 드라이버, 상기 선택된 게이트 라인에 대응하는 영상 신호를 소스 라인으로 제공하는 소스 드라이버, 전원 전압을 제공받고, 상기 전원 전압에 발생한 ESD(Electrostatic discharge) 또는 EFT/B(Electrical Fast Transient/Burst)를 검출하여 제1 검출 신호를 생성하는 ESD 검출 회로, 및 상기 제1 검출 신호를 제공받아 마스킹 신호를 생성하는 컨트롤러를 포함하되, 상기 게이트 드라이버는 상기 마스킹 신호를 수신하여 상기 게이트 라인을 선택하는 상기 게이트 구동 신호의 제공을 정지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치는, 전원 라인에 연결되는 입력부로, 상기 전원 라인에 양의 ESD가 인가된 경우 제1 노드에 제1 레벨의 제1 제어 신호를 제공하고, 상기 전원 라인에 음의 ESD가 인가된 경우 상기 제1 노드에 제2 레벨의 상기 제1 제어 신호를 생성하는 입력부, 상기 제1 레벨 또는 상기 제2 레벨의 제어 신호에 의하여 턴 온 되어 제2 노드에 제2 제어 신호를 제공하는 검출부, 리셋 신호에 의해 상기 제2 노드의 전압 레벨을 접지 전압으로 리셋하는 리셋부, 및 상기 제2 노드의 출력을 버퍼링하여 검출 신호를 출력하는 버퍼부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치는, 디스플레이 패널의 게이트 라인에 게이트 선택 신호를 제공하여 상기 게이트 라인을 선택하는 게이트 드라이버, 상기 선택된 게이트 라인에 대응하는 영상 신호를 소스 라인으로 제공하는 소스 드라이버, 프로세서가 제공하는 클럭 신호와 데이터 신호를 수신하고, 상기 클럭 신호와 상기 데이터 신호에 발생한 ESD로부터 검출 신호를 생성하여 상기 컨트롤러에 제공하는 인터페이스, 상기 검출 신호에 기초하여 마스킹 신호를 생성하는 컨트롤러를 포함하되, 상기 게이트 드라이버는 상기 마스킹 신호에 의해 상기 게이트 라인 선택 신호의 제공을 중단한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 디스플레이 시스템은, 프로세서, 복수의 픽셀을 포함하는 디스플레이 패널; 및 상기 프로세서로부터 그래픽 데이터를 제공받아 상기 디스플레이 패널에 영상 신호를 제공하는 디스플레이 구동 장치를 포함하되, 상기 디스플레이 구동 장치는, 상기 디스플레이 패널의 게이트 라인에 게이트 선택 신호를 제공하여 상기 게이트 라인을 선택하는 게이트 드라이버, 상기 선택된 게이트 라인에 대응하는 영상 신호를 소스 라인으로 제공하는 소스 드라이버, 전원 전압을 제공받고, 상기 전원 전압에 발생한 ESD를 검출하여 제1 검출 신호를 생성하는 ESD 검출 회로, 상기 프로세서로부터 클럭 신호 및 데이터 신호를 제공받고, 상기 클럭 신호 및 상기 데이터 신호의 ESD 발생 여부에 기초하여 제2 검출 신호를 생성하는 인터페이스, 및 상기 제1 검출 신호 및 제2 검출 신호 중 적어도 하나에 기초하여 마스킹 신호를 생성하고, 상기 마스킹 신호를 상기 게이트 드라이버에 제공하는 컨트롤러를 포함하되, 상기 게이트 드라이버는 상기 마스킹 신호를 수신하고 상기 게이트 선택 신호 제공을 정지한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치를 포함하는 디스플레이 시스템의 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치 및 디스플레이 패널의 블록도이다.
도 3은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 컨트롤러의 블록도이다.
도 4는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2의 디스플레이 패널에 포함된 픽셀의 예시적인 회로도이다.
도 6은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 ESD 검출 회로의 예시적인 회로도이다.
도 8은 도 7의 ESD 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 7의 ESD 검출 회로의 동작을 설명하기 위한 회로도이다.
도 10은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 예시적인 블록도이다.
도 12는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 순서도이다.
도 13는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다.
도 14은 본 발명의 몇몇 실시예애 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다.
도 16는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다.
이하에서, 도 1 내지 도 16을 참조하여, 본 발명의 실시예에 따른 디스플레이 구동 장치 및 이를 포함하는 디스플레이 시스템에 관하여 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치를 포함하는 디스플레이 시스템의 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 디스플레이 시스템은 디스플레이 구동 장치(100), 프로세서(200) 및 디스플레이 패널(300)을 포함할 수 있다.
몇몇 실시예에서, 프로세서(200)는 CPU(Central Processor Unit), AP(Application Processor), GPU(Graphic Processing Unit) 등을 포함할 수 있으나 이에 제한되는 것은 아니다.
디스플레이 구동 장치(100)는 프로세서(200)와 인터페이스(500)를 통해 연결될 수 있다.
인터페이스(500)는 예를 들어, MIPI(Mobile Industry Processor Interface) alliance에서 규정된 표준인 MIPI 규격을 포함할 수 있다. 구체적으로, 인터페이스(500)는 MIPI D-PHY 스펙으로 규정된 인터페이스일 수 있다.
다만, 본 발명이 이에 제한되는 것은 아니며, 인터페이스(500)는 SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), NVMe(Non Volatile Memory express) 중 어느 하나를 포함할 수도 있다.
이하에서, 인터페이스(500)는 MIPI 인터페이스인 것으로 가정하여 설명한다.
디스플레이 패널(300)은 예를 들어 LCD 디스플레이, LED(light emitting diode) 디스플레이, OLED 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), PDP(Plasma Display Panel) 중 하나를 포함할 수 있으나, 본 발명이 이에 제한되지 않는다.
디스플레이 구동 장치(100)는 인터페이스(500)를 통해 프로세서(200)로부터 클럭 또는 데이터를 송신 및 수신할 수 있다. 디스플레이 구동 장치(100)는 디스플레이 패널(300)로 디스플레이 구동 신호를 제공할 수 있다. 이와 관련하여 도 2를 참조하여 더욱 자세하게 설명한다.
도 2는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치 및 디스플레이 패널의 블록도이다.
도 2를 참조하면, 디스플레이 구동 장치(100)는 컨트롤러(110), 게이트 드라이버(120), 소스 드라이버(130), ESD 검출기(400) 및 인터페이스(500)를 포함할 수 있다.
컨트롤러(110)는 인터페이스(500)를 통해 프로세서(200)로부터 클럭 및 데이터를 수신할 수 있다. 구체적으로, 프로세서(200)는 인터페이스(500)로 디스플레이 패널(300)의 구동에 필요한 그래픽 데이터인 제1 데이터 신호(DATA1) 및 클럭(CLK)을 제공할 수 있다. 인터페이스(500)는 제1 데이터 신호(DATA1) 및 클럭 신호(CLK)를 수신하고, 컨트롤러(110)에 제2 데이터 신호(DATA2)를 제공할 수 있다.
컨트롤러(110)는 외부로부터 제공받은 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC)와, 인터페이스(500)로부터 제공받은 제2 데이터 신호(DATA2)를 이용하여 디스플레이 패널(300)의 구동에 필요한 신호를 게이트 드라이버(120) 및 소스 드라이버(130)에 제공할 수 있다.
구체적으로, 컨트롤러(110)는 수직 동기 신호(VSYNC)에 기초하여 제2 데이터 신호(DATA2)를 프레임 단위로 구분할 수 있다. 컨트롤러(110)는 수평 동기 신호(HSYNC)에 기초하여 제2 데이터 신호(DATA2)를 프레임에 포함된 라인 단위로 구분하여 제3 데이터 신호(DATA3)를 생성할 수 있다.
컨트롤러(110)는 게이트 제어 신호(CONT1)를 게이트 드라이버(120)에 제공할 수 있다. 게이트 제어 신호(CONT1)는 게이트 드라이버(120)를 제어하는 신호로, 게이트 드라이버(120)는 게이트 제어 신호(CONT1)에 기초하여 게이트 라인들(GL1~GLn)을 순차적으로 선택할 수 있다.
또한, 컨트롤러(110)는 소스 제어 신호(CONT2) 및 제3 데이터 신호(DATA3)를 소스 드라이버(130)에 제공할 수 있다. 소스 드라이버(130)는 소스 제어 신호(CONT2)에 기초하여 제3 데이터 신호(DATA3)를 처리하여 복수의 구동 전압들을 생성하고, 생성된 복수의 구동 전압들을 복수의 소스 라인들(SL1~SLn)을 통해 디스플레이 패널(300)에 제공할 수 있다.
디스플레이 패널(300)은 복수의 게이트 라인(GL1~GLn) 및 복수의 소스 라인(SL1~SLn)을 포함할 수 있다. 디스플레이 패널(300)은 게이트 라인(GL1~GLn)과 소스 라인(SL1~SLn)이 교차된 위치에 각각 배치된 복수의 픽셀(PX)을 포함할 수 있다.
몇몇 실시예에서, 게이트 드라이버(120)는 복수의 소스 라인들(SL1~SLn) 중 적어도 하나를 선택하기 위한 멀티플렉스 신호(MUX_A, MUX_B)를 디스플레이 패널(300)에 제공할 수 있다. 예를 들어 복수의 소스 라인들(SL1~SLn) 중 MUX_A에 의하여 선택된 소스 라인(SL1)은 소스 드라이버(130)에 포함된 하나의 드라이버 회로에 연결되고, MUX_B에 의하여 선택된 소스 라인(SL2)은 또 다른 하나의 드라이버 회로에 연결될 수 있다.
몇몇 실시예에서, 디스플레이 구동 장치(100)는 내부에 메모리를 더 포함할 수 있다. 디스플레이 구동 장치(100)는 프로세서(200)로부터 수신한 그래픽 데이터를 상기 메모리에 저장한다. 즉, 상기 디스플레이 구동 장치(100)는 메모리를 일종의 버퍼로 사용하고, 프로세서(200)로부터 새로운 그래픽 데이터를 수신할 때 마다 메모리를 제공된 그래픽 데이터로 업데이트한다.
한편 디스플레이 구동 장치(100)는 ESD 검출에 의해 ESD 검출 신호(DET1, DET2)를 생성한 경우, 프로세서(200)로부터 수신한 그래픽 데이터를 상기 메모리에 저장하여 업데이트하지 않고, 이전에 수신한 그래픽 데이터를 상기 메모리에 유지할 수 있다.
본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에서, 컨트롤러(110)는 ESD 검출기(400) 및 인터페이스(500)로부터 ESD 검출 여부를 나타내는 ESD 검출 신호(DET1, DET2)를 제공받을 수 있다.
본 발명의 몇몇 실시예에서, ESD 검출기(400)는 예를 들어 전원 전압(VDD) 등에 순간적으로 발생하는 과도한 전압 변화를 감지할 수 있다. 전원 전압(VDD)에 발생하는 과도한 전압 변화는 ESD에 의한 것일 수 있으나 EFT/B(Electrical Fast Transient/Burst)에 의한 것일 수도 있다. 본 명세서에서, 'ESD'는 디스플레이 구동 장치의 내부 또는 외부에서 전압/전류 레벨에 순간적으로 과도한 변화를 일으킬 수 있는 요소, 즉 ESD 또는 EFT/B를 모두 지칭하는 것으로 이해될 수 있다.
컨트롤러(110)가 ESD 검출 신호(DET1, DET2)를 제공받은 경우, 마스킹 신호(MASKING)를 생성하여 게이트 드라이버(120) 및 소스 드라이버(130)에 제공할 수 있다. ESD 검출기(400) 및 인터페이스(500)의 ESD 검출 동작에 관하여는 후술하기로 하고, ESD 검출 시 컨트롤러(110) 및 게이트 드라이버(120)의 동작에 관하여 먼저 설명하기로 한다.
도 3은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 컨트롤러의 블록도이다.
도 3을 참조하면, 컨트롤러(110)는 검출 신호 수신부(111)과 영상 데이터 처리부(112)를 포함할 수 있다.
검출 신호 수신부(111)는 제1 및 제2 검출 신호(DET1, DET2)를 수신하고, 제1 및 제2 검출 신호(DET1, DET2)에 기초하여 마스킹 신호(MASKING)를 생성할 수 있다. 구체적으로, 제1 검출 신호(DET1) 또는 제2 검출 신호(DET2) 중 적어도 어느 하나가 인에이블된 경우, 마스킹 신호(MASKING)를 인에이블하여 게이트 드라이버(120) 및 소스 드라이버(130)에 제공할 수 있다.
영상 데이터 처리부(112)는 수직 동기 신호(VSYNC)에 기초하여 제2 데이터 신호(DATA2)를 프레임 단위로 구분하고, 수평 동기 신호(HSYNC)에 기초하여 제2 데이터 신호(DATA2)를 게이트 라인 단위로 구분하여 제3 데이터 신호(DATA3)를 생성할 수 있다.
게이트 드라이버(120)가 인에이블 마스킹 신호(MASKING) 신호를 제공받은 경우, 게이트 드라이버(120)는 게이트 라인(GL1~GLn)에 게이트 라인 선택 신호(G1~Gn)를 제공하는 것을 중단할 수 있다. 이와 관련하여 도 4를 이용하여 더욱 자세하게 설명한다.
도 4는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 수직 동기 신호(VSYNC)에 의해 디스플레이 패널(300)에 의해 표시되는 영상의 프레임이 구분되고, 수평 동기 신호(HSYNC)에 의해 상기 영상의 수평 라인이 구분되어 처리될 수 있다.
수평 동기 신호(HSYNC)와 게이트 라인 선택 신호(G1~Gn)는 동기화될 수 있다. 즉 하나의 수평 동기 신호(HSYNC) 주기 동안에, 하나의 게이트 라인 선택 신호(G1~Gn)가 인에이블되어 디스플레이 패널(300)의 게이트 라인(GL1~GLn)에 제공될 수 있다.
게이트 드라이버(120)는 수평 동기 신호(HSYNC)에 동기된 게이트 라인 선택 신호(G1~Gn)을 순차적으로 게이트 라인(GL1~GLn)에 제공하여 게이트 라인을 선택할 수 있다. 도 4에 도시된 것과 같이, 게이트 드라이버(120)가 순차적으로 제공한 제1 게이트 라인 선택 신호(G1) 내지 제4 게이트 라인 선택 신호(G4)에 의해 제1 게이트 라인(GL1 내지 제4 게이트 라인(GL4)이 선택되어 각각의 게이트 라인(GL1~GL4)에 연결된 픽셀에 포함된 트랜지스터들이 턴 온 될 수 있다.
이어서, ESD 검출기(400)에 의해 ESD가 검출된 경우를 가정한다. 도 4에 도시된 것과 같이, ESD 검출기(400)가 ESD를 검출하여 제1 검출 신호(DET1)를 컨트롤러(110)에 제공한다. 컨트롤러(110)는 제1 검출 신호(DET1)를 제공받고, 제1 검출 신호(DET1)에 기초하여 마스킹 신호(MASKING)를 생성하여 게이트 드라이버(120) 및 소스 드라이버(130)에 제공한다. 예를 들어, 컨트롤러(110)는 논리 하이 레벨의 제1 검출 신호(DET1)에 기초하여 논리 하이 레벨의 마스킹 신호(MASKING) 신호를 게이트 드라이버(120)에 제공할 수 있다.
논리 하이 레벨의 마스킹 신호(MASKING)를 수신한 게이트 드라이버(120)는 게이트 라인 선택 신호를 게이트 라인에 제공하는 것을 중단할 수 있다. 즉, 게이트 드라이버(120)는 제4 게이트 라인(GL4)까지 제4 게이트 라인 선택 신호(G4)를 제공하였지만, 인에이블된 마스킹 신호(MASKING)를 입력받은 후 제5 게이트 라인 선택 신호(G5)를 제5 게이트 라인(GL5)으로 제공하지 않을 수 있다.
또한, 게이트 드라이버(120)는 제5 게이트 라인(GL5) 이후의 게이트 라인들(GL6~GLn)에 대하여 게이트 라인 선택 신호의 제공을 중단할 수 있다.
게이트 드라이버(120)는 논리 하이 레벨의 마스킹 신호(MASKING)를 수신하고 디스플레이 패널(300)로 멀티플렉스 신호(MUX_A, MUX_B)를 제공하는 것을 중단할 수 있다.
이후, ESD 검출기(400)로부터 제공된 제1 검출 신호(DET1)가 논리 로우 레벨(logic low level)로 천이되고, 컨트롤러(110)는 논리 로우 레벨의 마스킹 신호(MASKING)를 게이트 드라이버(120) 및 소스 드라이버(130)에 제공할 수 있다.
본 발명의 몇몇 실시예에서, 게이트 드라이버(120)가 제공하는 마스킹 신호(MASKING)의 논리 레벨이 논리 로우로 변경된 이후에도, 게이트 드라이버(120)는 게이트 라인 선택 신호의 제공을 재개하지 않을 수 있다. 즉, 게이트 드라이버(120)는 다음 프레임인 n+1 번째 프레임의 표시를 의미하는 다음 수직 동기 신호(VSYNCn+1)이 인에이블될 때까지 게이트 라인 선택을 재개하지 않을 수 있다.
게이트 드라이버(120)는 수직 동기 신호(VSYNCn+1)이 인에이블되는 것과 동시에 제1 게이트 라인 선택 신호(G1)를 제1 게이트 라인(GL1)에 제공하는 것을 시작으로, 게이트 라인 선택 신호(GL1~GLn)를 순차적으로 게이트 라인(G1~Gn)에 제공할 수 있다.
게이트 드라이버(120)는 논리 로우 레벨의 마스킹 신호(MASKING)를 수신하고 디스플레이 패널(300)로 멀티플렉스 신호(MUX_A, MUX_B)를 제공하는 것을 재개할 수 있다.
도 5는 도 2의 디스플레이 패널에 포함된 픽셀의 예시적인 회로도이다.
도 5를 참조하면, 픽셀(PX)은 트랜지스터(TR), 픽셀 전극(PE)과 픽셀 커패시터(Cp)를 포함할 수 있다.
트랜지스터(TR)는 게이트 단자가 제n 게이트 라인(GLn)에 연결되고, 소스 단자가 제n 소스 라인(SLn)에 연결될 수 있다. 트랜지스터(TR)는 제n 게이트 라인 선택 신호(Gn)에 의해 턴 온되고, 제n 소스 라인 신호(SN)에 의하여 구동 전압을 제공받아 픽셀 전극(PE)에 동작 전압을 제공할 수 있다.
각각의 픽셀 전극(PE)에는 픽셀 커패시터(Cp)가 연결될 수 있다. 픽셀 커패시터(Cp)는 픽셀 전극(PE)에 제공된 동작 전압에 의하여 전하가 충전될 수 있다. 픽셀 커패시터(Cp)는 충전된 전하를 유지함으로써 픽셀 전극(PE)의 양단의 전압을 일정 시간동안 유지할 수 있다.
앞서 도 4를 참조하여 설명한 게이트 드라이버(120)의 동작에 의하면, ESD 검출기(400)에 의해 ESD 검출 여부가 확인된 이후에 게이트 드라이버(120)로부터 게이트 라인 선택 신호(G1~Gn)의 제공이 중단될 수 있다. 이로 인해, 각각의 픽셀(PX)에 포함된 트랜지스터(TR)는 턴 온 되지 않고, 트랜지스터(TR)는 픽셀 전극(PE)으로 동작 전압을 제공하지 않을 수 있다. 그러나, 앞서 픽셀 커패시터(Cp)에 의해 유지되는 충전 전하에 의하여, 픽셀 전극(PE)의 동작 전압은 유지될 수 있다.
즉, 제n 번째 프레임에서 제공된 소스 라인 신호에 의하여 픽셀 커패시터(Cp)에 충전된 전하가 제n+1 번째 프레임에서의 픽셀 전극(PE)의 동작 전압을 유지할 수 있다. 따라서 ESD의 검출에 의해 제n+1 번째 프레임에서 트랜지스터(TR)이 턴 온 되지 않은 경우에, 제n 번째 프레임과 동일하게 유지되는 픽셀 전극(PE) 동작 전압에 의하여 픽셀(PX)은 제n 번째 프레임과 동일한 화상을 표시할 수 있다. 따라서 ESD가 검출된 경우에도 불구하고 픽셀(PX)이 표시하는 화상이 턴 오프되는 것을 방지할 수 있다.
도 2에 도시된 복수의 픽셀(PX)들에 대하여 위에서 설명한 픽셀(PX)의 구조가 적용될 수 있음은 통상의 기술자에게 자명할 것이다.
도 6은 본 발명의 다른 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 디스플레이 구동 장치는 앞서 도 4를 참조하여 설명한 디스플레이 구동 장치의 동작과 다를 수 있다.
즉, 게이트 드라이버(120)는, 제n 프레임의 주기 도중 마스킹 신호(MASKING)가 로우 레벨로 천이된 경우, 수직 동기 신호(VSYNCn+1)에 의한 다음 프레임(제n+1 프레임)의 개시를 기다리지 않고 게이트 라인에 게이트 라인 선택 신호의 제공을 재개할 수 있다.
마스킹 신호(MASKING) 신호에 의해 게이트 라인 선택 신호의 제공이 중단된 이후에도, 게이트 드라이버(120) 내부의 카운터는 수평 동기 신호(HSYNC)를 카운트할 수 있다. 예를 들어 마스킹 신호(MASKING)가 디스에이블되는 경우, 제n-k 번째 라인에 대한 수평 동기 신호(HSYNC)가 게이트 드라이버(120)에 제공되는 것과 동시에 게이트 드라이버(120)는 제n-k 게이트 라인(GLn-k)로 제n-k 게이트 라인 선택 신호(GLn-k)를 제공할 수 있다. 이로써 제n-k 번째 라인의 픽셀들의 구동이 재개될 수 있다.
이상으로 컨트롤러(100)가 제1 검출 신호(DET1)에 기초하여 마스킹 신호(MASKING)를 생성하고, 게이트 드라이버(120)가 게이트 라인 선택 신호(G1~Gn)의 제공을 중단하는 것을 설명하였으나, 컨트롤러(100)가 제2 검출 신호(DET2)를 수신한 경우에도 동일하게 적용될 수 있다는 것은 통상의 기술자에게 자명할 것이다.
위와 같이 마스킹 신호(MASKING)를 생성하기 위하여 ESD 검출기(400) 또는 인터페이스(500)에 의한 제1 검출 신호(DET1) 또는 제2 검출 신호(DET2)의 생성에 관하여 설명한다.
도 7은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 ESD 검출 회로의 예시적인 회로도이다.
도 7을 참조하면, ESD 검출기(400)는 입력부(410), 검출부(420), 버퍼부(430) 및 리셋부(440)를 포함할 수 있다.
입력부(410)는 제1 노드(N1)로 제1 제어 신호(CS1)를 제공할 수 있다. 구체적으로, 입력부(410)는 제1 노드(N1)에 일단이 연결된 트랜지스터(PM2), 저항(R1) 및 커패시터(C1)를 포함할 수 있다.
트랜지스터(PM2)는 소스 단자와 게이트 단자가 전원 전압(VDD)에 연결된 PMOS 트랜지스터일 수 있다. 또한, 트랜지스터(PM2) 바디 또한 전원 전압(VDD)으로 연결됨으로써 트랜지스터(PM2)는 다이오드 연결의 형태를 가질 수 있다. 따라서 제1 노드(N1)와 전원 전압(VDD) 사이에 전위차가 발생하는 경우 제1 노드(N1)와 전원 전압(VDD) 사이에 순방향 바이어스가 생성되어 전원 전압(VDD)으로의 방전이 일어날 수 있다.
본 발명의 몇몇 실시예에서, 입력부(410)는 트랜지스터(PM2) 대신에 제1 노드(N1)에 양극(anode)이 연결되고, 전원 전압(VDD)에 음극(cathode)가 연결된 다이오드를 포함할 수도 있다.
도 7에서, 트랜지스터(PM2)가 전원 전압(VDD)에 연결되고, 커패시터(C1)의 일단이 접지 전압에 연결된 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 트랜지스터(PM2)의 게이트 단자 및 소스 단자는 제1 전압에 연결되고, 커패시터(C1)의 일단은 제1 전압보다 낮은 제2 전압에 연결될 수도 있다. 이 경우 ESD 검출 장치(400)는 제1 전압과 제2 전압 사이의 상대적인 전압 변화에 기초하여 ESD 검출 여부를 판단할 수도 있다.
다만 이하에서 설명의 편의를 위해 ESD 검출기(400)는 전원 전압과 접지 전압 사이에 연결되는 것으로 가정한다.
상술한 것과 같이, 입력부(410)는 제1 노드(N1)로 제1 제어 신호(CS1)를 제공할 수 있다. 입력부(410)가 제1 노드(N1)로 제공하는 제1 제어 신호(CS1)는, 전원 전압(VDD)에 발생한 ESD의 부호의 방향에 따라 그 전압 레벨이 서로 다를 수 있다.
구체적으로, 전원 전압(VDD)에 양의 ESD가 발생한 경우 제1 제어 신호(CS1)는 제1 전압 레벨을 가질 수 있으며, 전원 전압(VDD)에 음의 ESD가 발생한 경우 제1 제어 신호(CS1)는 제2 전압 레벨을 가질 수 있다. 이 밖에, 전원 전압(VDD)에 ESD가 발생하지 않은 경우 제1 제어 신호(CS1)는 제3 전압 레벨을 가질 수 있다.
검출부(420)는 제1 노드(N1)의 전압 레벨, 즉 제1 제어 신호(CS1)에 의해 게이팅되는 PMOS 트랜지스터(PM1)를 포함할 수 있다. 상기 검출부(420)는 제1 제어 신호(CS1)에 의해 턴 온 되어 제2 노드(N2)에 제2 제어 신호(CS2)를 제공할 수 있다. 구체적으로, 검출부(420)의 트랜지스터(PM1)는 제1 전압 레벨의 제1 제어 신호(CS1) 또는 제2 전압 레벨의 제1 제어 신호(CS1)에 의해 턴 온 되어, 제2 노드(N2)에 제2 제어 신호(CS2)를 제공할 수 있다.
리셋부(440)는 NAND 게이트(NG1)에 제공되는 리셋 신호(RESET) 및 검출 인에이블 신호(DET_EN)에 따라 제2 노드(N2)에 접지 전압 레벨의 제2 제어 신호(CS2)를 제공할 수 있다. 리셋부(440)는 NAND 게이트(NG1)의 출력에 의해 스위칭되는 NMOS 트랜지스터(NM1)를 포함할 수 있다.
버퍼부(430)는 제2 제어 신호(CS2)를 제공받아 이를 버퍼링하여 제1 검출 신호(DET1)와 제1 검출 신호의 상보 신호(DET1B)를 제공할 수 있다.
도 7에서 버퍼부(430)는 각각의 출력 단자가 각각의 입력 단자에 연결된 제1 및 제2 버퍼(B1, B2), 제1 버퍼(B1)의 출력을 제공받는 제3 버퍼(B3), 제3 버퍼(B3)의 출력과 검출 인에이블 신호(DET_EN)를 제공받는 NAND 게이트(NG2), 및 NAND 게이트(NG2)의 출력을 제공받는 제4 버퍼(B4)를 포함하는 것으로 도시되었으나 이에 제한되는 것은 아니다.
ESD 검출기(400)의 동작에 관하여, 도 8 내지 도 10을 참조하여 더욱 자세하게 설명한다.
도 8은 도 7의 ESD 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 8과 도 7을 함께 참조하면, 전원 전압(VDD)에 양의 ESD가 발생한 경우를 예시적으로 도시하였다.
검출 인에이블 신호(DET_EN)은 논리 하이 레벨로 인가되어, 제2 노드(N2)를 통해 제2 제어 신호(CS2)가 인가된 경우 버퍼(B1, B3)를 통해 출력된 값이 NAND 게이트(G2)를 통과하여 제1 검출 신호(DET1)로 제공될 수 있도록 한다.
이후, 전원 전압(VDD)에 양의 ESD가 발생한다. 전원 전압(VDD)에 양의 ESD가 발생한 경우 제1 노드(N1)의 전압 레벨(VN1)은 저항(R1)과 커패시터(C1)의 시정수에 의해 전원 전압(VDD)의 전압 레벨의 상승 속도보다 느리게 상승한다. 이에 따라 검출부(420)의 트랜지스터(PM1)이 턴 온되고, 제2 노드(N2)의 전압 레벨(VN2)은 제1 레벨로 상승한다.
제1 레벨로 상승한 제2 노드(N2)의 전압 레벨(VN2)은 제2 제어 신호(CS2)의 형태로 버퍼부(430)에 입력되고, 제1 검출 신호(DET1)와 제1 검출 신호의 상보 신호(DET1B)로 출력된다. 이후, 리셋 신호(RESET)의 인가에 의해 제2 노드의 전압 레벨(VN2) 및 제1 검출 신호(DET1)는 리셋될 수 있다.
위와 같은 과정에 의해 ESD 검출기(400)는 전원 전압(VDD)에 인가된 양의 ESD를 검출할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 타이밍도이고, 도 10은 도 7의 ESD 검출 회로의 동작을 설명하기 위한 회로도이다.
도 7, 도 9 및 도 10을 참조하면, 전원 전압(VDD)에 음의 ESD가 인가된 경우 ESD 검출기(400)의 동작이 설명된다.
전원 전압(VDD)에 음의 ESD가 발생한 경우, 상술한 경우와 마찬가지로 제1 노드의 전압 레벨(VN1)은 저항(R1)과 커패시터(C1)의 시정수에 의해 전원 전압(VDD)의 전압 레벨의 하강 속도보다 느리게 하강한다. 이에 따라 제1 노드(N1)와 전원 전압(VDD) 사이에 순방향 바이어스가 생성되고, 제1 노드(N1)로부터 전원 전압(VDD)으로 방전 전류(Idis)가 흐르고 제1 노드의 전압 레벨(VN1)은 하강한다.
이후 전원 전압(VDD)은 음의 ESD로부터 복구되어 원래의 전압 레벨을 갖는다. 그러나 제1 노드의 전압 레벨(VN1)은 저항(R1)과 커패시터(C1)의 시정수에 의해 전원 전압(VDD)의 전압 레벨의 상승 속도보다 느리게 상승한다. 이에 따라 검출부(420)의 트랜지스터(PM1)이 턴 온되고, 제2 노드(N2)의 전압 레벨(VN2)은 제2 레벨로 상승한다.
제2 레벨로 상승한 제2 노드(N2)의 전압 레벨(VN2)은 제2 제어 신호(CS2)의 형태로 버퍼부(430)에 입력되고, 제1 검출 신호(DET1)와 제1 검출 신호의 상보 신호(DET1B)로 출력된다. 이후, 리셋 신호(RESET)의 인가에 의해 제2 노드의 전압 레벨(VN2) 및 제1 검출 신호(DET1)는 리셋될 수 있다.
본 발명의 몇몇 실시예에서, 제2 레벨은 제1 레벨보다 낮을 수 있다. 즉, 양의 ESD 검출 시의 제2 노드(N2)의 전압 레벨(VN2)은 음의 검출 시의 제2 노드(N2)의 전압 레벨(VN2)보다 낮을 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스(500)의 예시적인 블록도이다.
도 11을 참조하면, 인터페이스 회로(500)는 데이터 수신부(510), 클럭 수신부(520) 및 MIPI 에러 검출부(530)를 포함할 수 있다.
데이터 수신부(510)는 프로세서(200)로부터 제공된 데이터(DATA1)를 수신할 수 있다. 프로세서(200)로부터 제공된 데이터(DATA1)는 2개의 상호 접속(interconnected) 라인들(DP, DN)의 형태를 포함할 수 있다.
데이터 수신부(510)는 2 개의 상호 접속 라인들(DP, DN)을 동시에 사용하는 차동(differential) 고속(HS, high-speed) 모드 및 상호 접속 라인들(DP, DN)의 각각에서 개별적으로 동작하는 싱글-엔디드(single-ended) 저전력(LP, low power) 모드로 동작할 수 있다.
HS 모드에서 2개의 상호 접속 라인들(DP, DN)은 예를 들어 약 200mV의 낮은 전압 스윙을 갖는 반면에, LP 모드에서 2개의 상호 접속 라인들(DP, DN)은 예를 들어 1.2V의 비교적 높은 전압 스윙을 가질 수 있다. 몇몇 실시예에서, HS 모드는 고속의 데이터 전송을 위해 사용되고 LP 모드는 주로 명령어 전송을 위해 사용되지만 이에 제한되지는 않는다.
클럭 수신부(510)는 프로세서(200)로부터 제공된 클럭을 수신할 수 있다. 프로세서(200)로부터 제공된 데이터(DATA1)와 마찬가지로, 프로세서(200)는 2 개의 상호 접속된 클럭(CKP, CKN)의 형태로 클럭을 제공할 수 있다.
MIPI 에러 검출부(530)는 제공받은 데이터(DP, DN) 및 클럭(CKP, CKN) 간의 타이밍을 기초로 데이터 레인 또는 클럭 레인의 ESD 발생 여부를 판단할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, 인터페이스(500)는 데이터 레인에 입력된 데이터들(DP, DN)의 MIPI Link Protocol 위반 여부를 검출하고(S100), 클럭과 데이터 사이의 입력 시간 차이를 비교하여 미리 정해진 시간 이상인지 여부를 검출하고(S110), 복수의 데이터 레인 사이에서 비정상적으로 전송이 종료된 데이터 레인의 유무를 검출하고(S120), MIPI 인터페이스의 비디오 모드의 디스플레이 온(display on) 구간에서 클럭이 전송되지 않은 경우를 검출하여(S130), ESD 검출 신호 생성(S150) 또는 미생성(S140)여부를 결정할 수 있다.
먼저 MIPI 에러 검출부(530)는 데이터 레인에 입력된 데이터들(DP, DN)의 MIPI Link Protocol 위반 여부를 검출한다(S100).
MIPI Link Protocol 위반 여부를 검출하는 것은, MIPI 규약에 규정된 프로토콜에 따라 클럭 및 데이터의 전송이 완료되었는지를 검사하는 것일 수 있다. 구체적으로, MIPI Link Protocol에 따라 Invalid Transmission Length Error, SoT / SoT Sync Error, ECC Single Bit / Multi Bit Error, Checksum Error의 발생 여부를 검사하는 것을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
인터페이스(500)는 상기 에러가 발생한 경우, 데이터 레인에 입력된 데이터들(DP, DN) 또는 클럭 레인에 입력된 클럭들(CKP, CKN)에 ESD가 발생한 것으로 간주하고 제2 검출 신호(DET2)를 컨트롤러(100)에 제공할 수 있다.
이어서 클럭과 데이터 사이의 입력 시간 차이를 비교하여 미리 정해진 시간 이상인지 여부를 검출한다(S110). 이에 관하여 도 13 및 도 14를 이용하여 더욱 자세하게 설명하도록 한다.
도 13은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다.
도 13을 참조하면, 인터페이스(500)에 의해 수신된 2개의 상호 접속된 클럭(CKP, CKN)이 고속 모드(HS mode)에서 전송되는 전송 주기(Clock Period)가 표시된다.
마찬가지로, 인터페이스(500)에 의해 수신된 2개의 상호 접속된 데이터(DP, DN)가 고속 모드에서 전송되는 전송 주기(Data Period)가 표시된다. 도 13에 도시된 것은 MIPI 규격이 준수되는 경우의 클럭 및 데이터의 전송의 타이밍도를 나타낸 것이다.
도 14은 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다. 도 14는 앞서 도 13에 도시된 고속 모드(HS mode)에서의 클럭 주기 및 데이터 주기를 단순하게 나타낸 타이밍도를 도시하였다.
도 14를 참조하면, MIPI 에러 검출기(530)는 고속 모드에서 클럭 주기의 종료 시점과 데이터 주기의 종료 시점을 비교한다. 구체적으로, 클럭 주기의 종료 시점과 데이터 주기의 종료 시점 사이의 미리 정한 간격을 제1 간격(Diff1)이라 하고, MIPI 에러 검출기(530)가 측정한 클럭 주기의 종료 시점과 데이터 주기의 종료 시점 사이의 간격을 제2 간격(Diff2)라고 하면, MIPI 에러 검출기(530)는 제1 간격(Diff1)과 제2 간격(Diff2)의 일치 여부를 검사할 수 있다. 즉, 제2 간격(Diff2)이 제1 간격(Diff1)보다 큰 경우, 인터페이스(500)는 데이터 레인에 ESD가 발생한 것으로 간주할 수 있다. 이에 따라 인터페이스(500)는 제2 검출 신호(DET2)를 컨트롤러(100)에 제공할 수 있다.
다시 도 12를 참조하면, 복수의 데이터 레인 사이에서 비정상적으로 전송이 종료된 데이터 레인의 유무를 검출한다(S120). 이에 관하여 도 15를 이용하여 더욱 자세하게 설명하도록 한다.
도 15는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다.
도 15를 참조하면, 2개의 상호 접속된 데이터(DP, DN)는 복수의 데이터로 병렬 전송될 수 있다. 도 15에는 예시적으로, 2개의 상호 접속된 데이터(DP, DN) 각각이 예를 들어 4비트의 병렬 전송되는 예가 도시된다. 구체적으로, 2개의 상호 접속된 데이터(DP, DN)은 제1 데이터 내지 제4 데이터(DP1~DP4, DN1~DN4)의 4비트 신호의 병렬 전송될 수 있다.
MIPI 에러 검출기(530)는 프로세서(100)로부터 제공된 제1 데이터 내지 제4 데이터(DP1~DP4, DN1~DN4)의 전송이 동시에 완료되는지 여부를 검사한다. MIPI 에러 검출기(530)는 제1 데이터 내지 제4 데이터(DP1~DP4, DN1~DN4)의 전송이 동시에 완료되는 경우, 데이터 레인에 ESD가 발생하지 않은 것으로 간주할 수 있다.
반면에, 제1 데이터 내지 제4 데이터(DP1~DP4, DN1~DN4) 중 전송이 비정상적으로 일찍 완료되는 데이터가 있는 경우, MIPI 에러 검출기(530)는 데이터 레인에 ESD가 발생한 것으로 간주하고, 제2 검출 신호(DET2)를 컨트롤러(110)에 제공할 수 있다. MIPI 에러 검출기(530)는 제2 데이터(DP2/DN2)의 전송이 다른 3 개의 데이터들보다 제3 간격(Diff3)만큼 먼저 완료된 것을 인식하고, ESD 발생 여부를 검출할 수 있다. 몇몇 실시예에서, MIPI 에러 검출기(530)는 상기 제3 간격(Diff3)이 미리 정한 간격과 비교하여 클 경우에만 제2 검출 신호(DET2)를 컨트롤러(110)에 제공할 수 있다.
다시 도 12를 참조하면, 인터페이스(500)는 비디오 모드(video mode) 중 디스플레이 온(display on) 구간에서 클락이 전송되지 않는 경우를 인식하여 ESD 발생 여부를 검출할 수 있다(S130). 이에 관하여 도 16을 이용하여 더욱 자세하게 설명하도록 한다.
도 16는 본 발명의 몇몇 실시예에 따른 디스플레이 구동 장치에 포함된 인터페이스 회로의 동작을 설명하기 위한 타이밍도이다.
도 16을 참조하면, MIPI 규약에서 연속적인 데이터 전송인 버스트(burst) 모드인 비디오 모드에서의 전송을 예를 들어 설명한다. 비디오 모드에서 클럭(CKP, CKN)은 클럭 주기와 관계 없이 연속적으로 인터페이스(500)로 제공될 수 있다. 클럭 수신부(520)는 프로세서(100)로부터 제공되는 연속적인 클럭(CKP, CKN)을 제공받고, 이를 MIPI 에러 검출기(530)로 제공할 수 있다.
비디오 모드에서는 클럭(CKP, CKN)이 인터페이스(500)로 연속적으로 제공되는 가운데 프로세서(200) 또한 연속적으로 데이터(DP, DN)를 인터페이스(500)로 송신한다. 이러한 비디오 모드가 중단 없이 계속되기 위해서는 인터페이스(500)로 제공되는 클럭(CKP, CKN)이 중단없이 계속되는 것을 요구할 수 있다.
그런데, 도 16에 도시된 것과 같이 비디오 모드에서 클럭(CKP, CKN)이 비정상적으로 중단된 경우, MIPI 에러 검출기(530)는 클럭 레인에 ESD가 발생한 것으로 간주하고 제2 검출 신호(DET2)를 생성하여 컨트롤러(110)에 제공할 수 있다.
정리하면, 인터페이스(500)는 위에서 설명한 조건들 중 적어도 하나에서 검출 조건을 만족하는 경우, 제2 검출 신호(DET2)를 생성하여 컨트롤러(110)에 제공할 수 있다. 컨트롤러(110)는 제2 검출 신호(DET2)에 기초하여 마스킹 신호(MASKING) 신호를 생성할 수 있다.
인터페이스(500)에 의해 수행되는 상기 단계들(S100~S130)은 별개로 또는 동시에 수행될 수 있으며, 앞서 기술된 것과 다른 순서로 수행되거나 몇몇 단계가 생략될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 디스플레이 구동 장치 110: 컨트롤러
120: 게이트 드라이버 130: 소스 드라이버
200: 프로세서 300: 디스플레이 패널
400: ESD 검출기 500: 인터페이스

Claims (20)

  1. 디스플레이 패널의 게이트 라인에 게이트 선택 신호를 제공하여 상기 게이트 라인을 선택하는 게이트 드라이버;
    상기 선택된 게이트 라인에 대응하는 영상 신호를 소스 라인으로 제공하는 소스 드라이버;
    전원 전압을 제공받고, 상기 전원 전압에 발생한 ESD(Electrostatic discharge)를 검출하여 제1 검출 신호를 생성하는 ESD 검출 회로; 및
    상기 제1 검출 신호를 제공받아 마스킹 신호를 생성하며, 상기 ESD 검출 회로로부터 상기 검출 신호의 제공이 중단된 경우에 상기 마스킹 신호의 생성을 중지하는 컨트롤러를 포함하되,
    상기 게이트 드라이버는 상기 마스킹 신호를 수신하여 상기 게이트 라인을 선택하는 게이트 구동 신호의 제공을 정지하며, 제n 번째 프레임 출력을 제어하는 제n 수직 동기 신호의 인에이블 도중에 상기 게이트 구동 신호의 제공을 정지하고,
    제n+1 번째 프레임 출력을 제어하는 제n+1 수직 동기 신호가 인에이블된 경우 상기 게이트 구동 신호의 제공을 재개하는 디스플레이 구동 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 게이트 드라이버는 상기 마스킹 신호의 제공이 중지된 경우 상기 게이트 구동 신호의 제공을 재개하는 디스플레이 구동 장치.
  5. 제 1항에 있어서,
    디스플레이 패널은 상기 게이트 라인과 상기 소스 라인이 교차하는 지점에 배치된 복수의 픽셀과, 상기 복수의 픽셀에 연결된 픽셀 커패시터를 포함하고,
    상기 픽셀 커패시터는 상기 게이트 구동 신호의 제공이 중지되는 동안 이전 프레임의 영상 신호 전압을 유지하는 디스플레이 구동 장치.
  6. 제 1항에 있어서,
    프로세서로부터 클럭 신호와 데이터 신호를 제공받는 인터페이스를 더 포함하는 디스플레이 구동 장치.
  7. 제 6항에 있어서,
    상기 인터페이스는, MIPI(Mobile Industry Processor Interface) 규격을 이용하여 상기 프로세서와 통신하는 MIPI 인터페이스를 포함하고,
    상기 프로세서로부터 제공된 상기 클럭 신호 또는 데이터 신호 중 적어도 하나에 ESD가 검출된 경우 상기 컨트롤러로 제2 검출 신호를 제공하고,
    상기 컨트롤러는 상기 제1 검출 신호 및 제2 검출 신호에 기초하여 상기 마스킹 신호를 생성하는 디스플레이 구동 장치.
  8. 전원 라인에 연결되는 입력부로, 상기 전원 라인에 양의 ESD가 인가된 경우 제1 노드에 제1 레벨의 제1 제어 신호를 제공하고,
    상기 전원 라인에 음의 ESD가 인가된 경우 상기 제1 노드에 제2 레벨의 상기 제1 제어 신호를 생성하는 입력부;
    상기 제1 레벨 또는 상기 제2 레벨의 제어 신호에 의하여 턴 온 되어 제2 노드에 제2 제어 신호를 제공하는 검출부;
    리셋 신호에 의해 상기 제2 노드의 전압 레벨을 접지 전압으로 리셋하는 리셋부; 및
    상기 제2 노드의 출력을 버퍼링하여 검출 신호를 출력하는 버퍼부를 포함하는 디스플레이 구동 장치.
  9. 제 8항에 있어서,
    상기 제2 레벨은 상기 전원 라인에 인가되는 전원 전압보다 낮은 전압 레벨인 디스플레이 구동 장치.
  10. 제 8항에 있어서,
    상기 입력부는 상기 전원 라인에 ESD가 발생하지 않은 경우 제3 레벨의 제1 제어 신호를 생성하되,
    상기 제2 레벨은 상기 제3 레벨보다 낮은 디스플레이 구동 장치.
  11. 제 10항에 있어서,
    상기 입력부는, 상기 전원 라인에 게이트 및 소스 단자가 연결된 트랜지스터를 포함하는 디스플레이 구동 장치.
  12. 제 11항에 있어서,
    상기 트랜지스터는 상기 전원 라인에 음의 ESD가 인가된 경우 상기 제1 노드의 전압을 전원 전압 이하로 방전시키는 디스플레이 구동 장치.
  13. 제 11항에 있어서,
    상기 입력부는 상기 제1 노드로부터 상기 전원 라인으로 순방향 바이어스 연결된 다이오드를 포함하는, 디스플레이 구동 장치.
  14. 디스플레이 패널의 게이트 라인에 게이트 선택 신호를 제공하여 상기 게이트 라인을 선택하는 게이트 드라이버;
    상기 선택된 게이트 라인에 대응하는 영상 신호를 소스 라인으로 제공하는 소스 드라이버;
    프로세서가 제공하는 클럭 신호와 데이터 신호를 수신하고, 상기 클럭 신호와 상기 데이터 신호에 발생한 ESD로부터 검출 신호를 생성하는 인터페이스;
    상기 검출 신호에 기초하여 마스킹 신호를 생성하고, 상기 인터페이스로부터 상기 검출 신호를 수신하는 컨트롤러를 포함하되,
    상기 게이트 드라이버는 상기 마스킹 신호에 의해 상기 게이트 라인 선택 신호의 제공을 중단하는 디스플레이 구동 장치.
  15. 제 14항에 있어서,
    상기 인터페이스는 MIPI 규격을 이용하여 상기 프로세서와 통신하는 MIPI 인터페이스를 포함하는 디스플레이 구동 장치.
  16. 제 15항에 있어서,
    상기 MIPI 인터페이스는, 프로세서로부터 제공받은 데이터 신호의 MIPI Link Protocol 위반 여부에 기초하여 상기 검출 신호를 생성하는 디스플레이 구동 장치.
  17. 제 15항에 있어서,
    상기 MIPI 인터페이스는,
    고속 전송 모드(HS mode)에서 상기 클럭 신호의 전송보다 상기 데이터 신호의 전송이 미리 정해진 시간보다 먼저 끝나는 경우 상기 검출 신호를 생성하는 디스플레이 구동 장치.
  18. 제 15항에 있어서,
    상기 데이터 신호는, 제1 데이터 신호와 제2 데이터 신호를 포함하고,
    상기 MIPI 인터페이스는,
    데이터 전송 모드에서 상기 제1 데이터 신호의 전송이 상기 제2 데이터 신호의 전송보다 미리 정해진 시간보다 먼저 끝나는 경우 상기 검출 신호를 생성하는 디스플레이 구동 장치.
  19. 제 15항에 있어서,
    상기 MIPI 인터페이스는,
    상기 프로세서가 비디오 모드(video mode)에서 상기 클럭 신호와 상기 데이터 신호를 전송할 때 상기 클럭 신호의 전송이 중단되는 경우 상기 검출 신호를 생성하는 디스플레이 구동 장치.
  20. 프로세서;
    복수의 픽셀을 포함하는 디스플레이 패널; 및
    상기 프로세서로부터 그래픽 데이터를 제공받아 상기 디스플레이 패널에 영상 신호를 제공하는 디스플레이 구동 장치를 포함하되,
    상기 디스플레이 구동 장치는,
    상기 디스플레이 패널의 게이트 라인에 게이트 선택 신호를 제공하여 상기 게이트 라인을 선택하는 게이트 드라이버,
    상기 선택된 게이트 라인에 대응하는 영상 신호를 소스 라인으로 제공하는 소스 드라이버,
    전원 전압을 제공받고, 상기 전원 전압에 발생한 ESD를 검출하여 제1 검출 신호를 생성하는 ESD 검출 회로,
    상기 프로세서로부터 클럭 신호 및 데이터 신호를 제공받고, 상기 클럭 신호 및 상기 데이터 신호의 ESD 발생 여부에 기초하여 제2 검출 신호를 생성하는 인터페이스, 및
    상기 제1 검출 신호 및 제2 검출 신호 중 적어도 하나에 기초하여 마스킹 신호를 생성하고, 상기 마스킹 신호를 상기 게이트 드라이버에 제공하는 컨트롤러를 포함하되,
    상기 게이트 드라이버는 상기 마스킹 신호를 수신하고 상기 게이트 선택 신호 제공을 정지하는 디스플레이 시스템.
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