KR102390388B1 - 뉴로모픽 장치 - Google Patents

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KR102390388B1
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백승헌
한동수
민병철
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한국과학기술연구원
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Abstract

본 발명은 뉴로모픽 장치에 관한 것으로, 쓰기 워드라인에 게이트가 연결된 제1 구동 트랜지스터, 읽기 워드라인에 게이트가 연결된 제2 구동 트랜지스터, 및 제1 구동 트랜지스터를 통해 비트라인에 연결되는 제1 입력 단자, 소스라인에 연결되는 제2 입력 단자 및 제2 구동 트랜지스터를 통해 비트라인에 연결되는 출력 단자를 포함하고, 비트라인과 소스라인 사이에 흐르는 쓰기 전류에 의해 단계적으로 변하는 병렬 저항 값을 시냅스 가중치로 저장하는 시냅스 가중치 소자를 포함한다.

Description

뉴로모픽 장치{NEUROMORPHIC APPARATUS}
본 발명은 뉴로모픽 장치에 관한 것으로, 보다 상세하게는 복수의 자기 터널 접합체의 병렬 저항 값을 이용하여 선형적으로 가변 하는 멀티 레벨의 시냅스 가중치를 구현할 수 있고, 집적도를 향상시킬 수 있는 뉴로모픽 장치에 관한 것이다.
최근 폰 노이만(Von Neumann) 아키텍처에 기반한 컴퓨터의 한계를 극복하기 위해 다양한 형태의 반도체 소자가 개발 중이다. 폰 노이만 방식은 빠른 CPU(Central processing unit)를 중심으로 컴퓨팅 동작이 이루어진다. 현재 CPU는 폰 노이만 방식의 핵심 소자로 이용되며, 통상 프로세서 또는 중앙 처리 장치로 불린다. 이러한 CPU는 빅데이터나 인공지능 시스템 등과 같이 많은 데이터를 처리할 때 메모리와 프로세서 사이에서 데이터가 이동하는 시간과 에너지가 많이 소모되어 전반적으로 시스템의 성능이 저하된다.
이에, GPU(Graphics processing unit)나 TPU(Tensor Processing Unit) 등과 같은 하드웨어 가속기를 이용하여 메모리와 프로세서 사이에서 데이터가 이동하는 시간을 감소시키는 방식이 개발되었다. GPU나 TPU 등은 CMOS 기반의 보조 프로세서로, 병렬 연산 처리에 특화되어 있다. 이러한 하드웨어 가속기는 메모리에 근접하게 배치되어 데이터가 이동하는 시간을 감소시킬 수 있으나, 궁극적으로 데이터 이동이 필요하므로 시스템의 성능 저하를 해결하는데 한계가 있다.
이를 극복하기 위해 두뇌를 모방한 두뇌 모방형 반도체 소자가 개발되고 있다. 두뇌 모방형 반도체 소자는 두뇌처럼 뉴런(neuron)과 시냅스(synapse)를 모방하는 디지털/아날로그 소자를 이용하여 컴퓨팅 동작을 수행하며, 비 폰 노이만 방식의 대표적인 컴퓨팅 방식이다. 두뇌 모방형 반도체 소자는 에너지 소비는 크게 감소시키면서 인지, 학습 및 의사 결정 등의 광범위한 기능을 처리할 수 있다. 현재 두뇌 모방형 반도체 소자로는 메모리 기능과 연산 작업을 수행하는 프로세서 기능을 합친 PIM(Processing in memory) 소자가 많이 이용되고 있다.
뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이와 같이 발생한 전기 신호를 활동전위(action potential)라고 한다. 뉴런은 크게 신경 세포체(soma), 수상 돌기(dendrite) 및 축삭 돌기(axon)의 세 가지로 구분될 수 있다. 신경 세포체는 핵이 있는 세포 부분이고, 수상 돌기는 다른 세포로부터 신호를 전달받는 부분이며, 축삭 돌기는 다른 세포에 신호를 전달하는 부분이다. 돌기 사이에서 신호를 전달하는 부분을 시냅스라 한다.
시냅스는 가중치 값을 가지며, 뉴런과 뉴런의 연결 정도를 나타낸다. 가중치 값에 따라 신호가 더 증폭되거나 억제될 수 있다. 즉, 시냅스는 가중치로 정보를 저장하는 동시에 신호를 처리하는 역할을 수행한다. 시냅스의 가중치 값을 저장하기 위해서는 메모리가 필요하다. 최근에는 RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), PCM(Phase Change Memory) 등의 차세대 메모리 소자를 크로스 포인트 어레이(cross-point array)로 구현해 시냅스의 가중치 값을 저장하는 방식이 개발되고 있다. 크로스 포인트 어레이는 복수의 입력단과 복수의 출력단으로 이루어져 있으며, 각각의 입력단과 출력단의 교차 지점에 단위 셀이 위치하는 구조를 갖는다. 크로스 포인트 어레이는 병렬 연산이 가능하고, 메모리의 면적이 적게 들며, 소비 전력이 매우 낮은 장점을 갖는다.
두뇌를 모방하기 위한 이상적인 시냅스는 아날로그한 가중치 변화를 보이고, 가중치의 변화가 선형적으로 이루어질 필요가 있다. 현재 디지털 소자는 0과 1을 이용하는 이진법으로 표현하기 때문에 0과 1 사이의 아날로그한 가중치를 표현하는데 한계가 있다. 따라서, 아날로그한 가중치 변화를 구현하기 위해서는 많은 레벨을 저장할 수 있는 멀티 레벨(multi-level) 특성을 갖는 소자 개발이 필요하다.
도 1은 스핀 전달 토크 자성 메모리를 구성하는 단위 셀을 도시한 도면이고, 도 2는 스핀 전달 토크 자성 메모리를 이용하여 멀티 레벨을 구현하기 위한 단위 셀의 예시 도면이다.
도 1을 참조하면, 스핀 전달 토크 자성 메모리(Spin Transfer Torque Magneto Random Access Memory, 이하 STT-MRAM)는 비휘발성 메모리로서, 이를 구성하는 단위 셀(10)은 자기 터널 접합체(Magnetic Tunnel Junction Structure, MTJ)(12) 및 구동 트랜지스터(14)를 포함한다. 즉, 단위 셀(10)은 1T-1MTJ 구조로 형성된다. 여기에서, MTJ(12) 및 구동 트랜지스터(14)는 비트라인(BL)과 소스라인(SL) 사이에 직렬 연결되고, 구동 트랜지스터(14)의 게이트 단자는 워드라인(WL)에 연결된다.
MTJ(12)는 두 개의 강자성체 사이에 터널 장벽층이 배치된 구조를 가지며, 두 개의 강자성체 간의 상대적인 자화 방향이 평행(parallel) 또는 반 평행(anti-parallel) 상태인지에 따라 두 가지 저항 상태를 갖는다. 두 개의 강자성체 중 하나는 고정층(pinned layer)이라 하고, 나머지 하나는 자유층(free layer)이라 한다.
상기와 같은 STT-MRAM은 쓰기(write) 모드 시 해당 단위 셀(10)의 구동 트랜지스터(14)를 턴 온(turn on) 시키고, 비트라인(BL)과 소스라인(SL) 사이에 쓰기 전류를 인가한다. 쓰기 전류에 의해 MTJ(12)의 자유층의 자화 방향은 고정층과 평행 또는 반 평행하게 변한다. 자유층이 고정층의 자화 방향과 평행하게 배열된 경우 자기 터널 접합을 통해 흐르는 전류는 최대 값을 나타내고, 가장 낮은 저항 값을 갖는다. 반면, 자유층이 고정층의 자화 방향과 반 평행하게 배열된 경우 자기 터널 접합을 통해 흐르는 전류는 최소 값을 나타내고, 가장 높은 저항 값을 갖는다.
또한, STT-MRAM은 읽기(read) 모드 시 해당 단위 셀(10)의 구동 트랜지스터(14)를 턴 온 시키고, 비트라인(BL)에서 소스라인(SL) 방향으로 읽기 전류를 인가하여 측정되는 저항 값에 따라 MTJ(12)에 저장된 데이터를 판별한다. MTJ(12)의 자유층이 고정층의 자화 방향과 평행한 저항이 낮은 상태인 경우 0의 데이터가 독출되고, MTJ(12)의 자유층이 고정층에 반 평행한 저항이 높은 상태인 경우 1의 데이터가 독출된다.
즉, STT-MRAM은 단위 셀(10) 하나가 0과 1의 두 가지 상태(state)만 표현할 수 있으므로 패턴 인식, 이미지 처리 등과 같은 기계 학습을 수행할 때 정확도를 감소시킬 수 있다. 따라서, 0과 1 사이에 더 많은 상태, 즉 멀티 레벨로 상태를 구현할 필요가 있다.
STT-MRAM을 이용하여 멀티 레벨을 구현하기 위해서는 도 2에 도시된 바와 같이, 하나로 묶인 N개의 단위 셀(10)이 필요하다. 즉, N비트를 구현하기 위해서는 N개의 MTJ(12)와 N개의 구동 트랜지스터(14)가 필요하다. 그런데, STT-MRAM의 집적도는 MTJ(12)의 크기가 아니라 구동 트랜지스터(14)의 크기에 의해 제한된다. 구동 트랜지스터(14)는 단위 셀(10)의 자화 방향을 제어하는 쓰기 전류의 크기에 비례하여 면적이 증가하므로, N비트를 구현하기 위해 MTJ(12)와 일대일로 구동 트랜지스터(14)의 개수를 증가시키면 구동 트랜지스터(14)가 차지하는 면적이 크게 증가하여 집적도가 감소한다.
본 발명의 일 실시예는 복수의 자기 터널 접합체의 병렬 저항 값을 이용하여 선형적으로 가변 하는 멀티 레벨의 시냅스 가중치를 구현할 수 있고, 집적도를 향상시킬 수 있는 뉴로모픽 장치를 제공하고자 한다.
실시예들 중에서, 뉴로모픽 장치는 쓰기 워드라인에 게이트가 연결된 제1 구동 트랜지스터; 읽기 워드라인에 게이트가 연결된 제2 구동 트랜지스터; 및 상기 제1 구동 트랜지스터를 통해 비트라인에 연결되는 제1 입력 단자, 소스라인에 연결되는 제2 입력 단자 및 제2 구동 트랜지스터를 통해 상기 비트라인에 연결되는 출력 단자를 포함하고, 상기 비트라인과 상기 소스라인 사이에 흐르는 쓰기 전류에 의해 단계적으로 변하는 병렬 저항 값을 시냅스 가중치로 저장하는 시냅스 가중치 소자를 포함한다.
여기에서, 상기 시냅스 가중치 소자는 상기 출력단자에 연결된 상부 전극층; 일단이 상기 제1 입력단자에 연결되고, 타단이 상기 제2 입력단자에 연결되어 상기 쓰기 전류에 대응하는 스핀 궤도 전류가 흐르는 하부 전극층; 및 상기 스핀 궤도 전류에 의해 자화 방향이 변하는 자유층, 상기 자유층 상에 배치된 터널 장벽층, 상기 터널 장벽층 상에 배치되고 상기 자화 방향이 고정된 고정층 및 상기 고정층 상에 배치된 캡핑층을 각각 포함하고, 상기 상부 전극층 및 상기 하부 전극층 사이에 병렬로 배치되며, 서로 다른 임계 전류 밀도를 갖는 복수의 자기 터널 접합 소자를 포함한다.
여기에서, 상기 임계 전류 밀도는 미리 설정된 임계 전류 밀도 범위 내에서 일정 레벨 단위로 구분되는 값을 갖는다.
여기에서, 상기 복수의 자기 터널 접합 소자 각각은 단면이 타원의 형태를 갖고, 상기 타원의 장축과 단축 간의 비율을 제어하여 상기 임계 전류 밀도를 설정한다.
여기에서, 상기 복수의 자기 터널 접합 소자 각각은 상기 하부 전극층 상에 일렬로 배치되고, 상기 임계 전류 밀도는 상기 복수의 자기 터널 접합 소자 각각의 배치 순서대로 일정 레벨만큼 증가한다.
여기에서, 상기 하부 전극층은 일단부터 타단까지 일정 비율로 폭이 증가되는 형태로 형성된다.
여기에서, 상기 캡핑층은 상기 복수의 자기 터널 접합 소자 각각의 배치 순서대로 일정 비율로 증가되는 산화 강도로 산화된다.
여기에서, 상기 복수의 자기 터널 접합 소자 각각의 저항 값은 동일하고, 상기 출력 단자에 대한 전류를 독출하여 상기 시냅스 가중치를 판별한다.
여기에서, 상기 복수의 자기 터널 접합 소자 각각의 저항 값이 서로 다르게 설정된다.
여기에서, 상기 복수의 자기 터널 접합체를 상기 임계 전류 밀도의 크기 순서대로 정렬시킨 상태에서 상기 임계 전류 밀도의 크기가 작은 순서와 큰 순서 별로 하나씩 매칭시키고, 상기 복수의 자기 터널 접합체 중 매칭된 자기 터널 접합체의 저항 값을 동일하게 설정한다.
여기에서, 상기 복수의 자기 터널 접합 소자 중 상기 임계 전류의 밀도가 중간 값인 자기 터널 접합 소자를 기준으로 양측 방향으로 정렬된 자기 터널 접합 소자의 저항 값이 증가하도록 설정된다.
여기에서, 상기 출력 단자에 대한 전압 및 저항 중 어느 하나를 독출하여 상기 시냅스 가중치를 판별한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 뉴로모픽 장치는 복수의 자기 터널 접합체의 병렬 저항 값을 이용하여 선형적으로 가변 하는 멀티 레벨의 시냅스 가중치를 구현할 수 있고, 집적도를 향상시킬 수 있다.
도 1은 스핀 전달 토크 자성 메모리를 구성하는 단위 셀을 도시한 도면이다.
도 2는 스핀 전달 토크 자성 메모리를 이용하여 멀티 레벨을 구현하기 위한 단위 셀의 예시 도면이다.
도 3은 본 발명의 일 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
도 4는 자기 터널 접합체의 배치를 설명하기 위해 도시한 도면이다.
도 5는 자기 터널 접합체의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 6 내지 도 8은 도 3에 도시된 자기 터널 접합체의 임계 전류 밀도를 설정하는 방법을 설명하기 위해 도시한 도면이다.
도 9는 도 3에 도시된 시냅스 가중치 소자의 등가 회로도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 시냅스 가중치 소자의 판독 동작을 설명하기 위해 도시한 그래프이다.
도 12은 도 3에 도시된 자기 터널 접합체의 저항을 설정하는 방법을 설명하기 위해 도시한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 시냅스 가중치 소자의 판독 동작을 설명하기 위해 도시한 그래프이다.
도 14는 본 발명의 다른 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 3은 본 발명의 일 실시예에 따른 뉴로모픽 장치를 도시한 도면이고, 도 4는 자기 터널 접합체의 배치를 설명하기 위해 도시한 도면이며, 도 5는 자기 터널 접합체의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 뉴로모픽 장치(100)는 비트라인(BL), 워드라인(WWL, RWL), 소스라인(SL), 시냅스 가중치 소자(110) 및 구동 트랜지스터(120, 130)를 포함할 수 있다. 비트라인(BL)은 워드라인(WWL, RWL)과 서로 교차하여 배치될 수 있다. 소스 라인(SL)은 비트라인(BL)과 평행하게 배치될 수 있다. 여기에서, 워드라인은 읽기 워드라인(read word line, WWL)과 쓰기 워드라인(write word line, WWL)을 포함할 수 있다.
시냅스 가중치 소자(110)는 비트라인(BL) 및 워드라인(WWL, RWL)이 서로 교차하는 지점에 배치될 수 있고, 소스라인(SL)과 전기적으로 연결될 수 있다. 여기에서, 시냅스 가중치 소자(110)는 3단자(T1, T2, T3)를 갖는다. T1 단자는 시냅스 가중치 소자(110)에 저장된 데이터를 출력하기 위한 출력 단자로서, 구동 트랜지스터(120)를 통해 비트라인(BL)에 연결된다. T2 및 T3 단자는 시냅스 가중치 소자(110)에 데이터를 저장하기 위한 입력 단자로서, T2 단자는 구동 트랜지스터(130)를 통해 비트라인(BL)에 연결되고, T3 단자는 소스 라인(SL)에 연결된다.
구체적으로, 시냅스 가중치 소자(110)는 상부 전극층(114) 및 하부 전극층(116) 사이에 배치된 복수의 자기 터널 접합체(112)를 포함할 수 있다. 본 발명의 일 실시예는 자기 터널 접합체(112)를 16개 배치하는 경우를 예를 들어 설명한다. 복수의 자기 터널 접합체(112) 각각은 1비트의 데이터를 저장하므로 시냅스 가중치 소자(110)는 시냅스 가중치를 16비트의 데이터로 저장할 수 있다.
본 발명의 일 실시예에 따른 복수의 자기 터널 접합체(112) 각각은 단면이 원형 또는 타원형의 형태로 형성될 수 있다. 본 발명의 일 실시예는 이에 한정되지 않고, 복수의 자기 터널 접합체(112) 각각의 단면이 사각형 등 다른 형태로 형성될 수 있다. 또한, 복수의 자기 터널 접합체(112) 각각은 도 4의 (a)에 도시된 바와 같이, 상부 전극층(114) 및 하부 전극층(116) 사이에 일렬로 배치될 수 있고, (b)에 도시된 바와 같이, 집적도를 증가시키기 위해 (M*N) 행렬의 형태로 배치될 수 있다.
또한, 본 발명의 일 실시예에 따른 복수의 자기 터널 접합체(112) 각각은 자화 반전에 필요한 임계 전류 밀도(critical current density)가 서로 다르게 설정될 수 있다. 임계 전류 밀도는 미리 설정된 범위 내에서 일정 레벨 단위로 구분된 값을 가질 수 있다.
즉, 복수의 자기 터널 접합체(112) 각각은 복수의 자기 터널 접합체(112) 중 하나만 자화 반전 가능한 최소 임계 전류 밀도 값과 복수의 자기 터널 접합체(112) 전체가 자화 반전 가능한 최대 임계 전류 밀도 값 사이에서 일정 레벨 단위로 구분된 임계 전류 밀도 값을 가질 수 있다. 예를 들어, 복수의 복수의 자기 터널 접합체(112) 각각은 6.5부터 14까지의 범위 내에서 임계 전류 밀도가 0.5씩 증가하는 값을 갖도록 설정될 수 있다. 이와 같이, 임계 전류 밀도를 다르게 설정하는 방법은 도 6 내지 도 8을 참조하여 자세히 설명한다.
복수의 자기 터널 접합체(112) 각각은 자유층(112a), 터널 장벽층(112b), 고정층(112c) 및 캡핑층(112d)을 포함할 수 있다. 자유층(112a)은 데이터를 저장하는 역할을 수행하며, 고정층(112c)의 자화 방향과 평행하거나 반 평행하게 변한다. 자유층(112a)의 자화 방향에 따라 자기 터널 접합체(112)의 저항 값이 결정될 수 있다. 자유층(112a)은 강자성체 물질, 예를 들어 Fe, Co, Ni, B, Si, Zr, Pt, Tb, Pd, Cu, W 및 Ta 중 어느 하나를 포함할 수 있다.
터널 장벽층(112b)은 자유층(112b) 상에 배치되고, 터널 장벽 역할을 수행할 수 있다. 터널 장벽층(112b)은 비 자성체 물질, 예를 들어 MgO, MgAlO, MgTiO, Al2O3, HfO2, TiO2, Y2O3 및 Yb2O3 중 적어도 어느 하나를 포함할 수 있다.
고정층(112c)은 터널 장벽층(112b) 상에 배치되고, 자화 방향이 일정 방향으로 고정된다. 고정층(112c)은 강자성체 물질, 예를 들어 Fe, Co, Ni, B, Si, Zr, Pt, Tb, Pd, Cu, W 및 Ta 중 어느 하나를 포함할 수 있다.
캡핑층(112d)은 고정층(112c) 상에 배치되고, 고정층(112c)이 산화되는 것을 방지하는 역할을 수행할 수 있다. 캡핑층(112d)은 산화막으로 형성될 수 있다. 여기에서, 캡핑층(112d)은 금속 물질을 포함할 수 있다. 예를 들어, 캡핑층(112d)은 Ta, Ru, W, Mo, Co, Fe, Ni, TiN, CoFe, FeNi, CoNi, CoFeB, CoFeBMo, CoFeBW 등을 포함할 수 있다.
상부 전극층(114)은 금속 물질로 형성되고, 복수의 자기 터널 접합체(112)의 전체 상면에 배치되어 복수의 자기 터널 접합체(112) 각각의 고정층(112c)을 전기적으로 연결한다. 상부 전극층(114)은 T1 단자에 해당하며, 구동 트랜지스터(120)를 통해 비트라인(BL)에 전기적으로 연결된다.
하부 전극층(116)은 복수의 자기 터널 접합체(112)의 전체 하면에 배치된다. 하부 전극층(116)은 기판(미도시) 상에 배치되고, 하부 전극층(116)의 일단(T1)은 기판에 형성된 제1 콘택 플러그(CP1)를 통해 구동 트랜지스터(130)에 전기적으로 연결된다. 또한, 하부 전극층(116)의 타단(T2)은 기판에 형성된 제2 콘택 플러그(CP2)를 통해 소스라인(SL)에 전기적으로 연결된다.
하부 전극층(116)은 중금속층으로 형성될 수 있다. 예를 들어, 중금속 물질은 Pt, Ni, Mn, Sn, Zn, Ba, Sb, Cd, Bi, V 및 Se 중 적어도 어느 하나를 포함할 수 있다. 하부 전극층(116)은 비트라인(BL)과 소스라인(SL) 사이에 흐르는 쓰기 전류(Iw)로부터 스핀 토크 전류를 생성하고, 스핀 토크 전류에 의해 복수의 자기 터널 접합체(112) 각각의 자유층(112a)에 스핀 궤도 토크(spin-orbit torque; SOT)를 인가하여 자화 방향을 변화시킨다.
예를 들어, 도 5의 (a)에 도시된 바와 같이, 고정층(112c)의 자화 방향(S1)이 고정된 상태에서 비트라인(BL)으로부터 소스라인(SL) 방향으로 양(+)의 쓰기 전류(+Iw)가 흐르면, 하부 전극층(116)에서 발생한 스핀 궤도 토크가 양의 z축 방향으로 자유층(112a)에 전달된다. 자유층(112a)은 초기의 자화 방향에 관계없이 고정층(112c)의 자화 방향(S1)과 반평행한 자화 방향(S2)으로 자화 반전된다.
이와 반대로, 도 5의 (b)에 도시된 바와 같이, 소스라인(SL)으로부터 비트라인(BL) 방향으로 음(-)의 쓰기 전류(-Iw)가 흐르면, 하부 전극층(116)에서 발생한 스핀 궤도 토크가 음의 z축 방향으로 자유층(112a)에 전달된다. 자유층(112a)은 초기의 자화 방향에 관계없이 고정층(112c)의 자화 방향(S1)과 평행한 자화 방향(S2)으로 자화 반전된다.
구동 트랜지스터(120)는 시냅스 가중치 소자(110)의 T1 단자와 비트라인(BL) 사이에 연결되고, 게이트가 읽기 워드라인(RWL)에 연결되어 있다. 구동 트랜지스터(130)는 시냅스 가중치 소자(110)의 T2 단자와 비트라인(BL) 사이에 연결되고, 게이트가 쓰기 워드라인(WWL)에 연결되어 있다. 여기에서, 구동 트랜지스터(120, 130)는 NMOS 트랜지스터로 형성될 수 있다.
도 6 내지 도 8은 도 3에 도시된 자기 터널 접합체의 임계 전류 밀도를 설정하는 방법을 설명하기 위해 도시한 도면이다.
도 6의 (a)에서, 자기 터널 접합체(112)의 자화 스위칭에 필요한 임계 전류 밀도는 에너지 장벽(Energy barrier; Eb)의 크기에 의존한다. 자기 터널 접합체(112)의 자유층(112a)이 수평 자화(in-plane magnetization) 방향을 갖는 경우 에너지 장벽(Eb)은 자유층(112a)의 두께, 크기, 모양에 따라 값이 달라진다. 일반적으로 자유층(112a)의 두께(t)가 동일할 경우 자화 스위칭 에너지 장벽(Eb)은 자기 터널 접합체(112)의 구조적 비대칭성과 면적에 비례한다.
예를 들어, 자기 터널 접합체(112)의 단면이 타원형인 경우 임계 전류 밀도는 장축(a)과 단축(b) 간의 비율(a/b)과 자유층(112a)의 부피(π*a*b*t)에 비례한다. 따라서, 자기 터널 접합체(112)의 단면에 대한 장축(a)과 단축(b) 간의 비율이 커질수록 임계 전류 밀도가 커진다. 반면, 자기 터널 접합체(112)의 저항 값은 면적(π*a*b)에만 반비례한다. 즉, 자기 터널 접합체(112)의 임계 전류 밀도 및 저항 값은 독립적으로 제어가 가능하다.
예를 들어, 도 6의 (b)에 도시된 바와 같이, 2개의 자기 터널 접합체(112A, 112B)의 단면 면적이 1800으로 동일한 경우 자기 터널 접합체(112A, 112B)의 저항(RA, RB)는 동일하다. 그러나, 장축(a)과 단축(b) 간의 비율(a/b)은 자기 터널 접합체(112A)가 자기 터널 접합체(112B) 보다 크기 때문에 에너지 장벽(Eb)은 자기 터널 접합체(112B) 보다 자기 터널 접합체(112A)가 더 크다. 즉, 자기 터널 접합체(112A)의 임계 전류 밀도가 자기 터널 접합체(112B)보다 더 커진다.
반면, 도 6의 (c)에 도시된 바와 같이, 자기 터널 접합체(112A)의 면적이 1600이고, 자기 터널 접합체(112B)의 면적이 20000인 경우 자기 터널 접합체(112A)의 저항(RA)이 자기 터널 접합체(112B)의 저항(RB) 보다 크다. 그러나, 장축(a)과 단축(b) 간의 비율(a/b)은 자기 터널 접합체(112A)가 자기 터널 접합체(112B) 보다 크기 때문에 에너지 장벽(Eb)은 자기 터널 접합체(112B) 보다 자기 터널 접합체(112A)가 더 크다. 즉, 자기 터널 접합체(112A)의 임계 전류 밀도가 자기 터널 접합체(112B)보다 더 커진다.
따라서, 본 발명의 일 실시예는 복수의 자기 터널 접합체(112)의 단면이 타원형으로 형성되는 경우 단면에 대한 장축(a)과 단축(b) 간의 비율(a/b), 즉 모양으로 결정되는 방향성(Shape anisotropy)을 제어하여 임계 전류 밀도를 다르게 설정할 수 있고, 단면의 면적을 제어하여 저항 값을 설정할 수 있다.
본 발명의 일 실시예는 이에 한정되지 않고, 복수의 자기 터널 접합체(112)의 면적 및 모양을 각각 변경시키는 대신 하부 전극층(116)의 폭을 변경하여 임계 전류 밀도를 다르게 설정할 수 있다. 구체적으로, 도 7에 도시된 바와 같이, 복수의 자기 터널 접합체(112)를 하부 전극층(116) 상에 일렬로 배치하고, 하부 전극층(116)의 T2 단자에 대응하는 일측 단부의 폭과 T3 단자에 대응하는 타측 단부의 폭을 다르게 설정하여 임계 전류 밀도를 다르게 제어할 수 있다.
하부 전극층(116)의 폭이 상대적으로 넓은 경우 쓰기 전류(Iw)에 의해 생성된 스핀 토크 전류가 분산되기 때문에 폭이 넓은 하부 전극층(116) 상에 배치된 자기 터널 접합체(112)는 상대적으로 폭이 좁은 하부 전극층(116) 상에 배치된 자기 터널 접합체(112) 보다 더 큰 임계 전류 밀도에 의해 스위칭될 수 있다. 즉, 하부 전극층(116)의 폭이 넓어질수록 임계 전류 밀도가 증가하게 된다. 따라서, 하부 전극층(116)의 일측 단부로부터 타측 단부까지 일정 비율로 폭을 증가시켜 복수의 자기 터널 접합체(112) 각각의 위치에 따라 임계 전류 밀도가 순차적으로 증가하도록 설정할 수 있다.
본 발명의 일 실시예는 이에 한정되지 않고, 하부 전극층(116)의 폭을 제어하는 대신 복수의 자기 터널 접합체(112) 각각의 캡핑층(112d)의 산화 강도를 제어하여 임계 전류 밀도를 다르게 설정할 수 있다. 구체적으로, 도 8에 도시된 바와 같이, 복수의 자기 터널 접합체(112)를 하부 전극층(116) 상에 일렬로 배치하고, 하부 전극층(116)의 T2 단자에 대응하는 일측 단부로부터 T3 단자에 대응하는 타측 단부까지 캡핑층(112d)의 산화 강도를 순차적으로 증가시켜 임계 전류 밀도를 다르게 제어할 수 있다.
캡핑층(112d)의 산화 강도가 강해질수록 고정층(112c)과의 결합력이 증가하고, 이로 인해 자기 이방성 에너지(magnetic anisotropy energy, Hk)가 증가하여 임계 전류 밀도가 증가하게 된다. 따라서, 공정 최적화를 통해 캡핑층(112d)의 산화 강도를 제어하여 복수의 자기 터널 접합체(112) 각각의 위치에 따라 임계 전류 밀도가 순차적으로 증가하도록 설정할 수 있다.
도 9는 도 3에 도시된 시냅스 가중치 소자의 등가 회로도이고, 도 10 및 도 11은 본 발명의 일 실시예에 따른 시냅스 가중치 소자의 판독 동작을 설명하기 위해 도시한 그래프이다. 도 12은 도 3에 도시된 자기 터널 접합체의 저항을 설정하는 방법을 설명하기 위해 도시한 도면이고, 도 13은 본 발명의 다른 실시예에 따른 시냅스 가중치 소자의 판독 동작을 설명하기 위해 도시한 그래프이다.
도 9를 참조하면, 시냅스 가중치 소자(110)는 상부 전극층(114)과 하부 전극층(116)을 공유하는 복수의 자기 터널 접합체(112)를 포함한다. 즉, 복수의 자기 터널 접합체(112)는 상부 전극층(114)과 하부 전극층(116) 사이에 병렬 연결된 구조를 갖는다. 복수의 자기 터널 접합체(112) 각각은 쓰기 전류(Iw)에 의해 자화 반전되어 저항 값이 가변되는 가변 저항(R1~R16)으로 동작할 수 있다. 따라서, 시냅스 가중치 소자(110)의 전체 저항(RTotal)은 아래의 [수학식 1]과 같이, 가변 저항 값(R1~R16)의 병렬 저항 값일 수 있다.
Figure 112021036315218-pat00001
여기에서, i는 자기 터널 접합체(112)의 개수이며, 본 발명의 일 실시예에서는 자기 터널 접합체(112)가 16개인 경우를 예를 들어 설명한다.
상기와 같은 시냅스 가중치 소자(110)는 쓰기 동작 시 비트라인(BL)과 소스라인(SL) 사이에 흐르는 쓰기 전류(Iw)에 의해 전체 저항이 단계적으로 증가 또는 감소한다.
구체적으로, 쓰기 동작 시 쓰기 워드라인(WWL)에 전원전압(VDD)이 인가되면 구동 트랜지스터(130)가 턴 온 된다. 이때, 읽기 워드라인(RWL)에는 접지전압(GND)이 인가되어 구동 트랜지스터(120)는 턴 오프 상태이다.
이 상태에서 비트라인(BL)과 소스라인(SL) 각각에 전원전압(VDD) 및 접지전압(GND) 중 어느 하나를 인가하면 하부 전극층(116) 내에 쓰기 전류(Iw)가 흐른다. 예를 들어, 비트라인(BL)에 전원전압(VDD)을 인가하고, 소스라인(SL)에 접지전압(GND)을 인가하면 비트라인(BL)으로부터 소스라인(SL) 방향으로 양(positive)(+)의 쓰기 전류(+Iw)가 흐른다. 양(+)의 쓰기 전류(+Iw)가 흐르면 자기 터널 접합체(112)의 자유층(112a)은 고정층(112c)과 반평행하게 자화 반전된다.
이때, 복수의 자기 터널 접합체(112) 각각의 임계 전류 밀도는 일정 레벨만큼 다르게 설정된 상태이므로, 양(+)의 쓰기 전류(+Iw)가 증가함에 따라 복수의 자기 터널 접합체(112)의 자유층(112a)이 순차적으로 반평행 자화로 자화 반전된다. 따라서, 시냅스 가중치 소자(110)의 저항 값이 단계적으로 증가한다.
반대로, 비트라인(BL)에 접지전압(GND)이 인가되고, 소스라인(SL)에 전원전압(VDD)이 인가되면 비트라인(BL)으로부터 소스라인(SL) 방향으로 음(-)의 쓰기 전류(-Iw)가 흐른다. 음(-)의 쓰기 전류(-Iw)가 흐르면 자기 터널 접합체(112)의 자유층(112a)은 고정층(112c)과 평행하게 자화 반전된다.
이때, 복수의 자기 터널 접합체(112) 각각의 임계 전류 밀도는 일정 레벨만큼 다르게 설정된 상태이므로, 음(-)의 쓰기 전류(-Iw)가 증가함에 따라 복수의 자기 터널 접합체(112)의 자유층(112a)이 순차적으로 평행하게 자화 반전된다. 따라서, 시냅스 가중치 소자(110)의 저항 값이 단계적으로 감소한다.
즉, 시냅스 가중치 소자(110)는 복수의 자기 터널 접합체(112)가 모두 평행 자화를 갖는 상태인 0과 복수의 자기 터널 접합체(112)가 모두 반평행 자화를 갖는 상태인 1 사이에서 멀티 레벨로 변하는 시냅스 가중치를 저장할 수 있다.
이와 같은 방식으로 시냅스 가중치가 기록된 시냅스 가중치 소자(110)에 대한 읽기 동작은 다음과 같다. 먼저 쓰기 워드라인(WWL)에 접지전압(GND)을 인가하여 구동 트랜지스터(130)를 턴 오프 상태로 전환하고, 읽기 워드라인(RWL)에 전원전압(VDD)을 인가하여 구동 트랜지스터(120)를 턴 온 시킨다. 그리고, 비트라인(BL)에 전원전압(VDD)을 인가하고, 소스라인(SL)에 접지전압(GND)을 인가하면 비트라인(BL)으로부터 소스라인(SL) 방향으로 읽기 전류(Ir)가 흐른다. 이 상태에서 시냅스 가중치 소자(110)의 TMR(Tunnel magnetoresistance)을 측정하거나, 시냅스 가중치 소자(110)의 저항 값에 따른 전압을 측정하여 시냅스 가중치 소자(110)에 저장된 데이터를 판별할 수 있다.
그런데, 병렬 저항이기 때문에 첫번째로 자화 반전된 자기 터널 접합체(112)의 저항 변화량과 마지막으로 자화 반전된 자기 터널 접합체(112)의 저항 변화량이 다르게 나타난다. 따라서, 도 10에 도시된 바와 같이, 읽기 동작 시 시냅스 가중치 소자(110)의 저항 값(Rm) 또는 전압 값(Vr)을 측정하면 시냅스 가중치가 등간격으로 판독되지 않는다.
그러나, 전류의 경우 병렬 저항(1/R)에 비례하므로 읽기 동작 시 시냅스 가중치 소자(110)의 전류(Im)를 측정하면 도 11에 도시된 바와 같이, 시냅스 가중치가 등간격으로 판독되는 것을 볼 수 있다. 구체적으로, 전류(I)는 아래의 [수학식 2]와 같이 산출될 수 있다.
Figure 112021036315218-pat00002
여기에서, Rap는 자기 터널 접합체(112)의 자유층(112a)과 고정층(112c) 간의 자화 방향이 반 평행 상태일 때의 저항 값, Rp는 자기 터널 접합체(112)의 자유층(112a)과 고정층(112c) 간의 자화 방향이 평행 상태일 때의 저항 값이다. 여기에서, Rp가 상수이고, Rap는 (1+TMR)*Rp의 관계를 가질 때 멀티 레벨 간의 전류(I)의 차이(ΔI)는 아래의 [수학식 3]과 같이 산출될 수 있다.
Figure 112021036315218-pat00003
즉, 멀티 레벨 간의 전류(I) 차이는 1/Rp에 비례하여 등간격으로 변화함을 알 수 있다. 따라서, 시냅스 가중치 소자(110)의 저항 값에 따른 전류로 시냅스 가중치를 독출하면 등간격으로 판독될 수 있다.
본 발명의 일 실시예는 이에 한정되지 않고, 시냅스 가중치 소자(110)의 저항을 다르게 설정하여 읽기 동작 시 저항 값 또는 전압 값을 독출하더라도 시냅스 가중치가 등간격으로 판독될 수 있다. 구체적으로, 복수의 자기 터널 접합체(112)의 면적을 다르게 설정하여 평행 상태 및 반 평행 상태의 저항 값(Rp, Rap)을 다르게 조절할 수 있다.
본 발명의 일 실시예는 복수의 자기 터널 접합체(112)를 임계 전류 밀도의 크기 순서대로 정렬시킨 상태에서 임계 전류 밀도의 크기가 작은 순서와 큰 순서 별로 하나씩 매칭시키고, 매칭된 자기 터널 접합체(112)의 저항 값을 동일하게 설정할 수 있다. 또한, 임계 전류 밀도가 중간 값인 자기 터널 접합체(112)를 기준으로 양측 방향으로 정렬된 자기 터널 접합체(112)의 저항 값이 증가하도록 설정할 수 있다. 즉, 임계 전류 밀도의 크기가 가장 작은 자기 터널 접합체(112)와 가장 큰 자기 터널 접합체(112)의 저항 값이 가장 크고, 임계 전류 밀도의 크기가 중간 값인 자기 터널 접합체(112)의 저항 값이 가장 작게 설정할 수 있다.
이를 위해, 복수의 자기 터널 접합체(112)의 단면에 대한 장축(a)을 기준으로 단축(b)을 일정 비율로 감소시킬 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 16개의 자기 터널 접합체(112) 중 임계 전류 밀도가 가장 작은 1번째 자기 터널 접합체(112)와 16번째 자기 터널 접합체(112) 간의 면적을 동일하게 설정하고, 그 다음 순서로 임계 전류 밀도가 작은 2번째 자기 터널 접합체(112)와 그 다음 순서로 임계 전류 밀도가 큰 15번째 자기 터널 접합체(112) 간의 면적을 동일하게 설정할 수 있다.
그리고, 임계 전류 밀도가 중간 값인 8번 및 9번째 자기 터널 접합체(112)를 기준으로 양쪽 방향으로 정렬된 자기 터널 접합체(112)의 단면에 대한 단축(b)을 일정 비율로 감소시킬 수 있다. 따라서, 복수의 자기 터널 접합체(112)가 순차적으로 자화 반전될 때 병렬 저항이 일정 레벨로 증가되므로 도 13에 도시된 바와 같이, 읽기 동작 시 시냅스 가중치가 등간격으로 판독되는 것을 볼 수 있다.
도 14는 본 발명의 다른 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 뉴로모픽 장치(200)는 비트라인(BL), 워드라인(WWL, RWL), 소스라인(SL), 시냅스 가중치 소자(210) 및 구동 트랜지스터(220, 230)를 포함할 수 있다. 여기에서, 본 발명의 다른 실시예에 따른 뉴로모픽 장치(200)는 시냅스 가중치 소자(210) 및 구동 트랜지스터(220, 230)의 연결 관계를 제외하고는 도 3에 도시된 뉴로모픽 장치(100)와 동일하다. 따라서, 도 3과 동일한 구성요소는 동일한 도면 부호를 부여하고, 반복되는 설명은 생략한다.
시냅스 가중치 소자(210)의 T1 단자는 비트라인(BL)에 연결되고, T2 단자는 구동 트랜지스터(230)를 통해 비트라인(BL)에 연결되며, T3 단자는 구동 트랜지스터(220)를 통해 소스라인(SL)에 연결되는 점이 도 3에 도시된 시냅스 가중치 소자(110)와 차이점이 있다. 그리고, 구동 트랜지스터(220)는 시냅스 가중치 소자(210)의 T3 단자와 소스라인(SL) 사이에 연결되고, 게이트가 읽기 워드라인(RWL)에 연결된다. 구동 트랜지스터(230)는 시냅스 가중치 소자(210)의 T2 단자와 비트라인(BL) 사이에 연결되고, 게이트가 쓰기 워드라인(WWL)에 연결된다.
상기와 같은 구성을 갖는 뉴로모픽 장치(200)는 쓰기 동작 시 읽기 워드라인(RWL) 및 쓰기 워드라인(WWL)에 전원전압(VDD)이 인가되어 구동 트랜지스터(220, 230)가 턴 온 되고, 비트라인(BL)과 소스라인(SL) 각각에 전원전압(VDD) 및 접지전압(GND) 중 어느 하나가 인가된다. 이에 따라, 비트라인(BL)과 소스라인(SL) 사이에 쓰기 전류(Iw)가 흐르고, 쓰기 전류(Iw)에 의해 시냅스 가중치 소자(210)에 시냅스 가중치가 기록된다.
그리고, 읽기 동작 시 쓰기 워드라인(WWL)에 접지전압(GND)을 인가하여 구동 트랜지스터(230)를 턴 오프 시키고, 읽기 워드라인(RWL)에 전원전압(VDD)을 인가하여 구동 트랜지스터(220)를 턴 온 시킨 상태에서 비트라인(BL)에 전원전압(VDD)을 인가하고, 소스라인(SL)에 접지전압(GND)을 인가한다. 이에 따라, 비트라인(BL)으로부터 소스라인(SL) 방향으로 읽기 전류(Ir)가 흐른다. 이 상태에서 TMR, 전압, 읽기 전류 중 어느 하나를 측정하여 시냅스 가중치 소자(210)에 저장된 데이터를 판별할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 뉴로모픽 장치(100, 200)는 스핀 궤도 토크(SOT)를 인가하기 위한 중금속층 상에 자기 터널 접합체를 배치하는 SOT-MRAM의 구조를 이용한다. SOT-MRAM은 쓰기 경로와 읽기 경로가 분리되어 구동 트랜지스터의 개수가 STT-MRAM 보다 하나 더 필요하나, 본 발명의 일 실시예와 같이 멀티 레벨을 구현할 경우 자기 터널 접합체에 일대일 대응하여 구동 트랜지스터를 증가시킬 필요없이 두 개의 구동 트랜지스터로 멀티 레벨을 구동할 수 있으므로 집적도가 향상될 수 있다.
즉, 본 발명의 일 실시예에 따른 뉴로모픽 장치(100, 200)는 구동 트랜지스터(120(220), 130(230))의 개수를 추가할 필요없이 하나의 하부 전극층(116)을 통해 복수의 자기 터널 접합체(112)에 멀티 비트로 데이터를 기입하고, 복수의 자기 터널 접합체(112)에 저장된 데이터를 하나의 상부 전극층(114)을 통해 동시에 독출함으로써 멀티 레벨의 시냅스 가중치를 표현할 수 있다.
또한, 복수의 자기 터널 접합체(112)의 임계 전류 밀도를 순차적으로 증가하게 설정함으로써 복수의 자기 터널 접합체(112)에 데이터를 기입할 때 복수의 자기 터널 접합체(112)에 순차적으로 레벨이 증가하거나 감소하도록 기입할 수 있다.
그리고, 복수의 자기 터널 접합체(112)에 저장된 데이터를 독출할 때 병렬 저항에 비례하는 전류 값으로 데이터를 판별함으로써 선형적으로 변하는, 즉 등간격을 갖는 멀티 레벨로 시냅스 가중치를 표현할 수 있다.
또한, 복수의 자기 터널 접합체(112)의 각 저항 값을 서로 다르게 설정함으로써 복수의 자기 터널 접합체(112)에 저장된 데이터를 독출할 때 병렬 저항이 등간격으로 변하여 저항 값 또는 전압 값으로 데이터를 판별하더라도 등간격을 갖는 멀티 레벨로 시냅스 가중치를 표현할 수 있다.
100, 200: 뉴로모픽 장치
110, 120: 시냅스 가중치 소자

Claims (12)

  1. 쓰기 워드라인에 게이트가 연결된 제1 구동 트랜지스터;
    읽기 워드라인에 게이트가 연결된 제2 구동 트랜지스터; 및
    상기 제1 구동 트랜지스터를 통해 비트라인에 연결되는 제1 입력 단자, 소스라인에 연결되는 제2 입력 단자 및 제2 구동 트랜지스터를 통해 상기 비트라인에 연결되는 출력 단자를 포함하고, 상기 비트라인과 상기 소스라인 사이에 흐르는 쓰기 전류에 의해 단계적으로 변하는 병렬 저항 값을 시냅스 가중치로 저장하는 시냅스 가중치 소자를 포함하는 뉴로모픽 장치.
  2. 제1항에 있어서, 상기 시냅스 가중치 소자는
    상기 출력 단자에 연결된 상부 전극층;
    일단이 상기 제1 입력 단자에 연결되고, 타단이 상기 제2 입력 단자에 연결되어 상기 쓰기 전류에 대응하는 스핀 궤도 전류가 흐르는 하부 전극층; 및
    상기 스핀 궤도 전류에 의해 자화 방향이 변하는 자유층, 상기 자유층 상에 배치된 터널 장벽층, 상기 터널 장벽층 상에 배치되고 상기 자화 방향이 고정된 고정층 및 상기 고정층 상에 배치된 캡핑층을 각각 포함하고, 상기 상부 전극층 및 상기 하부 전극층 사이에 병렬로 배치되며, 서로 다른 임계 전류 밀도를 갖는 복수의 자기 터널 접합 소자를 포함하는 뉴로모픽 장치.
  3. 제2항에 있어서,
    상기 임계 전류 밀도는 미리 설정된 임계 전류 밀도 범위 내에서 일정 레벨 단위로 구분되는 값을 갖는 뉴로모픽 장치.
  4. 제3항에 있어서,
    상기 복수의 자기 터널 접합 소자 각각은 단면이 타원의 형태를 갖고, 상기 타원의 장축과 단축 간의 비율을 제어하여 상기 임계 전류 밀도를 설정하는 뉴로모픽 장치.
  5. 제3항에 있어서,
    상기 복수의 자기 터널 접합 소자 각각은 상기 하부 전극층 상에 일렬로 배치되고, 상기 임계 전류 밀도는 상기 복수의 자기 터널 접합 소자 각각의 배치 순서대로 일정 레벨만큼 증가하는 뉴로모픽 장치.
  6. 제5항에 있어서,
    상기 하부 전극층은 일단부터 타단까지 일정 비율로 폭이 증가되는 형태로 형성되는 뉴로모픽 장치.
  7. 제5항에 있어서,
    상기 캡핑층은 상기 복수의 자기 터널 접합 소자 각각의 배치 순서대로 일정 비율로 증가되는 산화 강도로 산화되는 뉴로모픽 장치.
  8. 제2항에 있어서,
    상기 복수의 자기 터널 접합 소자 각각의 저항 값은 동일하고,
    상기 출력 단자에 대한 전류를 독출하여 상기 시냅스 가중치를 판별하는 뉴로모픽 장치.
  9. 제2항에 있어서,
    상기 복수의 자기 터널 접합 소자 각각의 저항 값이 서로 다르게 설정되는 뉴로모픽 장치.
  10. 제9항에 있어서,
    상기 복수의 자기 터널 접합체를 상기 임계 전류 밀도의 크기 순서대로 정렬시킨 상태에서 상기 임계 전류 밀도의 크기가 작은 순서와 큰 순서 별로 하나씩 매칭시키고, 상기 복수의 자기 터널 접합체 중 매칭된 자기 터널 접합체의 저항 값을 동일하게 설정하는 뉴로모픽 장치.
  11. 제10항에 있어서,
    상기 복수의 자기 터널 접합 소자 중 상기 임계 전류의 밀도가 중간 값인 자기 터널 접합 소자를 기준으로 양측 방향으로 정렬된 자기 터널 접합 소자의 저항 값이 증가하도록 설정되는 뉴로모픽 장치.
  12. 제9항에 있어서,
    상기 출력 단자에 대한 전압 및 저항 중 어느 하나를 독출하여 상기 시냅스 가중치를 판별하는 뉴로모픽 장치.
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KR20190046603A (ko) * 2017-10-26 2019-05-07 삼성전자주식회사 뉴로모픽 컴퓨팅에 사용 가능한 변화 저항성 자기 접합형 xnor 셀을 제공하는 방법 및 시스템
WO2019189895A1 (ja) * 2018-03-30 2019-10-03 国立大学法人東北大学 ニューラルネットワーク回路装置
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