KR102386990B1 - 수소확산방지막을 포함하는 소자, 및 그 제조방법 - Google Patents

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Abstract

수소확산방지막을 포함하는 소자가 제공된다. 상기 수소확산방지막을 포함하는 소자는, 기판, 및 상기 기판 상에 배치되고, 수소확산방지막을 포함하는 소자층을 포함하되, 상기 수소확산방지막은, 실리콘 산화물보다 낮은 수소 투과율을 갖는 금속 산화물을 포함할 수 있다.

Description

수소확산방지막을 포함하는 소자, 및 그 제조방법 {Device comprising a hydrogen diffusion barrier and fabricating method of the same}
본 발명은 수소확산방지막을 포함하는 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 원자층 증착법으로 형성된 수소확산방지막을 포함하는 소자 및 그 제조방법에 관련된 것이다.
수소는 지구상에 존재하는 가장 가벼운 원소로 독특한 물리화학적 성질을 갖고 있어, 다양한 산업 분야에서 중요한 역할을 수행한다. 수소는 알려진 물질 중에 가장 낮은 밀도를 갖고 있어 압축 및 액화가 용이하며, 마찰 손실(friction losses)이 발생하는 분야에도 효과적으로 사용될 수 있다. 모든 물질 중에서 가장 높은 열전도도와 열용량을 갖고 있는 수소는 열전달 분야에서 중요한 역할을 하며, 또한 환원제로 산소를 제거하여 산화를 방지하는데 탁월한 기능이 있다.
이러한 수소는 반도체층에서 주개 역할 혹은 결함을 패시베이션하기 때문에 문턱전압을 변화시킬 수 있다. 특히, 소자제작공정 혹은 후속 공정 중, 수소는 게이트 절연막과 반도체막 사이에 확산되므로, 소자의 신뢰성에 결정적인 영향을 미치게 된다.
이에 따라, 수소 및 외기를 차단하여 신뢰성이 향상된 반도체 소자와 관련된 다양한 연구들이 수행되고 있다. 예를 들어, 대한민국 특허 공개번호 10-2014-0052870(출원 번호: 10-2013-0126215, 출원인: 가부시키가이샤 한도오따이 에네루기 켄큐쇼)에는, 산화물 반도체막, 및 상기 산화물 반도체막에 인접한, In 혹은 Ga를 포함하는 산화물막을 가지는 트랜지스터와, 상기 트랜지스터 위의 산화물 절연막을 포함하고, 상기 산화물 절연막은 화학 양론적 조성비보다 높은 비율로 산소를 포함하며, 바이어스 온도 스트레스 시험에 의한 상기 트랜지스터의 문턱 전압 변동량은 -1.0V 이상이고 1.0V 이하의 범위 내에 있는 반도체 장치를 개시한다.
대한민국 특허 공개번호 10-2014-0052870
본 발명이 해결하고자 하는 일 기술적 과제는, 외기의 침투가 감소된 수소확산방지막을 포함하는 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 안정성이 향상된 수소확산방지막을 포함하는 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 신뢰성이 향상된 수소확산방지막을 포함하는 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 수소확산방지막을 포함하는 소자를 제공한다.
일 실시 예에 따르면, 상기 수소확산방지막을 포함하는 소자는, 기판, 및 상기 기판 상에 배치되고, 수소확산방지막을 포함하는 소자층을 포함하되, 상기 수소확산방지막은, 실리콘 산화물보다 낮은 수소 투과율을 갖는 금속 산화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 소자층은, 트랜지스터를 포함하고, 상기 트랜지스터는, 채널 영역 및 게이트 전극 사이에 배치된 게이트 절연막을 포함하되, 상기 게이트 절연막은, 상기 채널 영역에 인접한 실리콘 산화물층, 및 상기 게이트 전극에 인접한 상기 수소확산방지막을 포함하는, 수소확산방지막을 포함할 수 있다.
일 실시 예에 따르면, 상기 기판은, 트랜지스터 영역 및 커패시터 영역을 포함하고, 상기 트랜지스터는, 상기 트랜지스터 영역 상에 제공되고, 상기 소자층은, 상기 커패시터 영역 상에 제공되는 커패시터를 더 포함하고, 상기 커패시터는 하부 전극 및 상부 전극을 포함하고, 상기 수소확산방지막은, 상기 트랜지스터 영역에서 상기 커패시터 영역으로 연장되어, 상기 하부 전극 및 상기 상부 전극 사이로 제공되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 소자층은, 상기 기판 상에 적층된 제1 소자층 및 제2 소자층을 포함하고, 상기 수소확산방지막은, 상기 제1 소자층 및 상기 제2 소자층 사이에 제공되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 수소확산방지막은, 갈륨 산화물, 알루미늄 산화물, 또는 주석 산화물을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 수소확산방지막을 포함하는 소자의 제조방법을 제공한다.
일 실시 예에 따르면, 상기 수소확산방지막을 포함하는 소자의 제조방법은, 기판을 준비하는 단계, 및 상기 기판 상에, 수소확산방지막을 포함하는 소자층을 형성하는 단계를 포함하되, 상기 수소확산방지막을 형성하는 단계는, 금속을 포함하는 전구체 및 반응 소스를 교대로 제공하는 단계를 포함하고, 상기 수소확산방지막은 실리콘 산화물보다 낮은 수소 투과율을 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 소자층은, 트랜지스터를 포함하고, 상기 트랜지스터를 형성하는 단계는, 상기 기판 상에, 산화물 반도체를 포함하는 활성층을 형성하는 단계, 상기 활성층 상에, 실리콘(Si)을 포함하는 제1 전구체 및 제1 반응 소스를 반응시켜, 실리콘 산화물층을 형성하는 단계, 상기 실리콘 산화물층 상에, 상기 금속을 포함하는 제2 전구체 및 제2 반응 소스를 반응시켜, 상기 수소확산방지막을 형성하는 단계, 및 상기 수소확산방지막 상에, 게이트 전극을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 기판은, 트랜지스터 영역, 커패시터 영역, 및 배선 영역을 포함하고, 상기 트랜지스터는 상기 트랜지스터 영역 상에 형성되고, 상기 커패시터 영역 및 상기 배선 영역 상에, 각각, 커패시터 및 배선이 형성되고, 상기 트랜지스터, 상기 커패시터 및 상기 배선을 형성하는 단계는, 상기 트랜지스터 영역 상의 소스 전극 및 드레인 전극, 및 상기 배선 영역 상의 하부 배선을 동일한 공정으로 형성하는 단계, 상기 트랜지스터 영역 상의 상기 소스 전극의 적어도 일 영역 및 상기 드레인 전극의 적어도 일 영역이 접촉되도록, 상기 활성층을 형성하는 단계, 상기 트랜지스터 영역, 상기 커패시터 영역, 및 상기 배선 영역 상에, 상기 소스 전극, 상기 드레인 전극, 상기 활성층, 및 상기 하부 배선을 덮도록, 상기 실리콘 산화물층을 형성하는 단계, 상기 커패시터 영역과 중첩되는 상기 실리콘 산화물층 상에, 하부 전극을 형성하는 단계, 상기 트랜지스터 영역, 상기 커패시터 영역, 및 상기 배선 영역 상의 상기 실리콘 산화물층 상에, 상기 하부 전극을 덮도록, 상기 수소확산방지막을 형성하는 단계, 및 상기 트랜지스터 영역과 중첩되는 상기 수소확산방지막 상의 게이트 전극, 상기 커패시터 영역과 중첩되는 상기 수소확산방지막 상의 상부 전극, 상기 배선 영역과 중첩되는 상기 수소확산방지막 상에 상부 배선을 동일한 공정으로 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 실리콘 산화물층을 형성하는 단계는, 상기 활성층 상에, 상기 제1 전구체를 제공하는 단계 및 상기 제1 전구체가 제공된 상기 활성층 상에 상기 제1 반응 소스를 제공하는 단계를 포함하되, 상기 제1 전구체를 제공하는 단계 및 상기 제1 반응 소스를 제공하는 단계는 제1 유닛 공정(first unit process)로 정의되고, 상기 제1 유닛 공정은 복수회 반복되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 수소확산방지막을 형성하는 단계는, 상기 실리콘 산화물층 상에, 상기 제2 전구체를 제공하는 단계 및 상기 제2 전구체가 제공된 상기 활성층 상에 상기 제2 반응 소스를 제공하는 단계를 포함하되, 상기 제2 전구체를 제공하는 단계 및 상기 제2 반응 소스를 제공하는 단계는 제2 유닛 공정(second unit process)로 정의되고, 상기 제2 유닛 공정은 복수회 반복되는 것을 포함하는, 수소확산방지막을 포함할 수 있다.
일 실시 예에 따르면, 상기 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다.
일 실시 예에 따르면, 상기 반응 소스는 물(H2O) 또는 산소(O2) 중 어느 하나를 포함할 수 있다.
본 발명의 실시 예에 따른 수소확산방지막을 포함하는 소자는, 기판, 및 상기 기판 상에 배치되고, 수소확산방지막을 포함하는 소자층을 포함하되, 상기 수소확산방지막은, 실리콘 산화물보다 낮은 수소 투과율을 갖는 금속 산화물을 포함하는, 수소확산방지막을 포함할 수 있다. 또한, 상기 소자층은, 트랜지스터를 포함하고, 상기 트랜지스터는, 채널 영역 및 게이트 전극 사이에 배치된 게이트 절연막을 포함하되, 상기 게이트 절연막은, 상기 채널 영역에 인접한 실리콘 산화물층, 및 상기 게이트 전극에 인접한 상기 수소확산방지막을 포함할 수 있다. 이에 따라, 수소, 물, 탄소와 같은 외기가 상기 활성층으로 확산되는 문제가 예방되어, 신뢰성이 향상된 트랜지스터가 제공될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 수소확산방지막을 포함하는 트랜지스터의 제조방법을 설명하는 순서도이다.
도 2는 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 버퍼층, 소스 전극, 및 드레인 전극의 제조공정을 나타내는 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 활성층의 제조공정을 나타내는 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 게이트 절연막의 제조공정을 나타내는 도면이다.
도 5는 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 게이트 절연막 형성 단계를 구체적으로 설명하는 도면이다.
도 6은 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 컨택홀의 제조공정을 나타내는 도면이다.
도 7은 본 발명의 제1 실시 예에 따른 트랜지스터의 제조방법에 따라 제조된 트랜지스터를 나타내는 도면이다.
도 8은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조방법에 사용되는 기판을 나타내는 도면이다.
도 9는 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 소스 전극, 드레인 전극, 및 하부 배선 형성 공정을 나타내는 도면이다.
도 10은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 활성층 형성 공정을 나타내는 도면이다.
도 11은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 실리콘 산화물층 및 하부 전극 형성 공정을 나타내는 도면이다.
도 12는 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 수소확산방지막 형성 공정을 나타내는 도면이다.
도 13은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 게이트 전극, 상부 전극, 및 상부 배선 형성 공정을 나타내는 도면이다.
도 14는 본 발명의 제3 실시 예에 따른 수소확산방지막을 포함하는 CIS 소자의 단면도이다.
도 15는 본 발명의 제3 실시 예에 따른 CIS 소자가 포함하는 게이트 구조체의 단면도이다.
도 16은 본 발명의 제3 실시 예에 따른 CIS 소자의 회로도이다.
도 17은 본 발명의 제4 실시 예에 따른 Monolithic 3D 소자의 단면도이다.
도 18은 본 발명의 실시 예 1 및 실시 예 2에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 19는 본 발명의 실시 예 3 및 실시 예 4에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 20 및 도 21은 본 발명의 실시 예 1 내지 실시 예 3에 따른 트랜지스터의 수소침투 특성을 비교하는 그래프이다.
도 22 및 도 23은 본 발명의 실시 예 3 및 실시 예 4에 따른 트랜지스터의 신뢰성을 비교하기 위한 그래프이다.
도 24 및 도 25는 본 발명의 실시 예 3 및 실시 예 4에 따른 트랜지스터의 외기에 대한 영향을 비교하기 위한 그래프이다.
도 26 내지 도 28은 본 발명의 실시 예들 및 비교 예들에 따른 트랜지스터의 수소 투과 특성, 확산 특성, 및 용해 특성을 비교하는 그래프이다.
도 29는 본 발명의 실시 예들에 따른 트랜지스터의 수소 투과 특성을 비교하는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
본 발명의 실시 예에 따른 수소확산방지막을 포함하는 소자는, 기판, 및 상기 기판 상에 배치되고, 수소확산방지막을 포함하는 소자층을 포함할 수 있다.
일 실시 예에 따르면, 상기 수소확산방지막은, 금속을 포함하는 전구체 및 반응 소스가 반응되어 형성될 수 있다. 예를 들어, 상기 금속은 알루미늄(Al), 갈륨(Ga), 또는 주석(Sn) 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 전구체는 TMA(Trimethyl Aluminium), TMGa(Trimethylgallium), TDMASn(tetrakis-dimethylamino tin) 중 어느 하나일 수 있다. 예를 들어, 상기 반응 소스는 물(H2O)일 수 있다.
이에 따라, 상기 수소확산방지막은 상기 전구체(TMA, TMGa, TDMASn) 및 상기 반응 소스(H2O)가 반응된 알루미늄 산화물(Al2O3), 갈륨 산화물(Ga2O3), 또는 주석 산화물(SnO2) 중 어느 하나를 포함할 수 있다.
상기 수소확산방지막은 실리콘 산화물(SiO2) 보다 낮은 수소 투과율을 가질 수 있다. 이로 인해, 상기 수소확산방지막은 외기로부터의 수소 침투 현상을 방지할 수 있다. 결과적으로, 상기 수소확산방지막을 포함하는 소자는, 수소 침투에 따른 열화 문제가 해결되어, 신뢰성이 향상될 수 있다.
보다 구체적으로, 상기 수소확산방지막은, 트랜지스터, 디스플레이 소자, CIS(CMOS Image Sensor) 소자, Monolithic 3D 소자 등에 적용되어, 상술된 소자들의 신뢰성을 향상시킬 수 있다. 이하, 상기 수소확산방지막을 포함하는, 트랜지스터, 디스플레이 소자, CIS 소자, Monolithic 3D 소자의 구체적인 실시 예들이 설명된다.
수소확산방지막을 포함하는 트랜지스터
도 1은 본 발명의 제1 실시 예에 따른 수소확산방지막을 포함하는 트랜지스터의 제조방법을 설명하는 순서도이고, 도 2는 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 버퍼층, 소스 전극, 및 드레인 전극의 제조공정을 나타내는 도면이고, 도 3은 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 활성층의 제조공정을 나타내는 도면이고, 도 4는 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 게이트 절연막의 제조공정을 나타내는 도면이고, 도 5는 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 게이트 절연막 형성 단계를 구체적으로 설명하는 도면이고, 도 6은 본 발명의 제1 실시 예에 따른 트랜지스터의 제조공정 중 컨택홀의 제조공정을 나타내는 도면이고, 도 7은 본 발명의 제1 실시 예에 따른 트랜지스터의 제조방법에 따라 제조된 트랜지스터를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 기판(110) 상에 버퍼층(120)이 형성될 수 있다(S110). 일 실시 예에 따르면, 상기 기판(110)은 유리 기판일 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(110)은 반도체 기판, 금속 기판, 또는 플라스틱 기판일 수 있다. 상기 기판(110)의 종류는 제한되지 않는다.
일 실시 예에 따르면, 상기 버퍼층(120) 형성 단계는, 상기 기판(110) 상에 전구체를 제공하는 단계, 퍼지(purge) 단계, 전구체가 제공된 상기 기판(110) 상에 반응 소스를 제공하는 단계, 및 퍼지(purge) 단계를 포함할 수 있다. 예를 들어, 상기 전구체는 DIPAS(Diisopropylaminosilane)일 수 있다. 예를 들어, 상기 반응 소스는 O2 플라즈마일 수 있다. 이에 따라, 상기 버퍼층(120)은 SiO2를 포함할 수 있다. 즉, DIPAS 전구체 및 O2 플라즈마 반응 소스를 이용하여 ALD(Atomic Layer Deposition) 공정을 수행함으로써, SiO2 층이 형성될 수 있다.
상기 버퍼층(120) 상에 소스 전극(Source, S) 및 드레인 전극(Drain, D)이 형성될 수 있다(S120). 일 실시 예에 따르면, 상기 소스 전극(S) 및 상기 드레인 전극(D)은 금속을 포함할 수 있다. 예를 들어, 상기 금속은 몰리브덴(Mo)일 수 있다. 예를 들어, 상기 소스 전극(S) 및 상기 드레인 전극(D)은 각각 약 100 nm의 두께로 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 버퍼층(120) 상에 채널 영역을 포함하는 활성층(active layer, 130)이 형성될 수 있다(S130). 일 실시 예에 따르면, 상기 활성층(130)은, 상기 소스 전극(S)의 적어도 일 영역 및 상기 드레인 전극(D)의 적어도 일 영역과 접촉되도록 형성될 수 있다. 일 실시 예에 따르면, 상기 활성층(130)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 예를 들어, 상기 활성층(130)은 원자층 증착법(ALD), 또는 스퍼터링 공정으로 형성될 수 있다.
도 1, 도 4 및 도 5를 참조하면, 상기 활성층(130)이 형성된 상기 버퍼층(120) 상에 게이트 절연막(140, 150)이 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 절연막(140, 150) 형성 단계는, 실리콘 산화물층(140) 형성 단계(S140), 및 수소확산방지막(150) 형성 단계(S150)를 포함할 수 있다. 상기 실리콘 산화물층(140) 및 상기 수소확산방지막(150)은 원자층 증착법(ALD)으로 형성될 수 있다. 이하, 상기 실리콘 산화물층(140) 및 상기 수소확산방지막(150) 형성 단계가 보다 구체적으로 설명된다.
상기 실리콘 산화물층(140) 형성 단계(S140)는, 상기 활성층(130)이 형성된 상기 버퍼층(120) 상에 제1 전구체를 제공하는 단계, 퍼지(purge) 단계, 상기 제1 전구체가 제공된 상기 버퍼층(120) 상에 제1 반응 소스를 제공하는 단계, 및 퍼지(purge) 단계를 포함할 수 있다. 즉, 상기 제1 전구체 및 상기 제1 반응 소스가 반응되어, 상기 제1 수소확산방지막(140)이 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 전구체는 실리콘(Si)을 포함할 수 있다. 예를 들어, 상기 제1 전구체는 DIPAS(Diisopropylaminosilane)일 수 있다. 일 실시 예에 따르면, 상기 제1 반응 소스는 산소(O2) 플라즈마(plasma)일 수 있다. 이에 따라, 상기 실리콘 산화물층(140)은 상기 제1 전구체(DIPAS) 및 상기 제1 반응 소스(산소 플라즈마)가 반응된, 실리콘 산화물(SiO2)를 포함할 수 있다.
상기 수소확산방지막(150) 형성 단계(S150)는, 상기 실리콘 산화물층(140) 상에 제2 전구체를 제공하는 단계, 퍼지(purge) 단계, 상기 제2 전구체가 제공된 상기 실리콘 산화물층(140) 상에 제2 반응 소스를 제공하는 단계, 및 퍼지(purge) 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 전구체는 금속을 포함할 수 있다. 예를 들어, 상기 금속은 알루미늄(Al), 갈륨(Ga), 또는 주석(Sn) 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 제2 전구체는 TMA(Trimethyl Aluminium), TMGa(Trimethylgallium), TDMASn(tetrakis-dimethylamino tin) 중 어느 하나일 수 있다. 일 실시 예에 따르면, 상기 제2 반응 소스는, 물(H2O)일 수 있다. 이에 따라, 상기 제2 수소확산방지막(150)은 상기 제2 전구체(TMA, TMGa, TDMASn) 및 상기 제2 반응 소스(H2O)가 반응된 Al2O3, Ga2O3, 및 SnO2 중 어느 하나를 포함할 수 있다.
상기 제1 전구체 제공 단계-퍼지 단계-제1 반응 소스 제공 단계-퍼지 단계는 제1 유닛 공정(first unit process)로 정의될 수 있다. 반면, 상기 제2 전구체 제공 단계-퍼지 단계-제2 반응 소스 제공 단계-퍼지 단계는 제2 유닛 공정(second unit process)로 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 유닛 공정 및 상기 제2 유닛 공정은 각각 복수회 반복 수행될 수 있다. 이 경우, 상기 제1 유닛 공정의 반복 수행 횟수에 따라, 상기 실리콘 산화물층(140)의 두께가 제어될 수 있다. 또한, 상기 제2 유닛 공정의 반복 수행 횟수에 따라, 상기 수소확산방지막(150)의 두께가 제어될 수 있다.
상기 수소확산방지막(150)은 상기 실리콘 산화물층(140) 보다 수소 투과율이 낮을 수 있다. 즉, 상기 활성막(130)과 인접하게 배치되는 상기 실리콘 산화물층(140)은, 상대적으로 높은 수소 투과율을 가질 수 있다. 반면, 상기 활성막(130)과 이격되어 배치되는 상기 수소확산방지막(150)은 상대적으로 낮은 수소 투과율을 가질 수 있다. 이에 따라, 외부의 수소가 상기 활성막(130)으로 침투되는 현상이 감소되어, 후술되는 트랜지스터의 열화 문제가 해결되므로, 트랜지스터의 신뢰성이 향상될 수 있다.
이와 달리, 상대적으로 낮은 수소 투과율을 갖는 상기 수소확산방지막(140)이, 상기 활성막(130)과 인접하도록 배치되는 경우, 상기 수소확산방지막(140)에 축적된 수소에 의하여, 상기 활성막(130)의 특성이 변화되어, 신뢰성이 저하되는 문제점이 발생될 수 있다.
도 1, 도 6, 및 도 7을 참조하면, 상기 실리콘 산화물층(140) 및 상기 수소확산방지막(150)의 일 영역이 식각되어, 복수의 컨택홀(H)이 형성될 수 있다. 일 실시 예에 따르면, 상기 컨택홀(H)은 상기 소스 전극(S) 또는 상기 드레인 전극(D)이 외부에 노출되도록, 상기 실리콘 산화물층(140) 및 상기 수소확산방지막(150)을 관통할 수 있다.
상기 컨택홀(H)이 형성된 이후, 상기 수소확산방지막(150) 상에 게이트 전극(160)이 형성될 수 있다(S160). 이에 따라, 제1 실시 예에 따른 트랜지스터가 제조될 수 있다. 일 실시 예에 따르면, 상기 게이트 전극(160) 형성 단계는, 상기 컨택홀(H)이 형성된 상기 수소확산방지막(150) 상에 금속을 포함하는 소스 물질을 제공하여, 상기 컨택홀(H)을 채우고 상기 수소확산방지막(150)을 덮는 금속층을 형성하는 단계, 및 상기 금속층을 패터닝하는 단계를 포함할 수 있다. 예를 들어, 상기 금속은 몰리브덴(Mo)일 수 있다.
이상, 본 발명의 제1 실시 예에 따른 수소확산방지막을 포함하는 트랜지스터의 제조방법이 설명되었다. 이하, 본 발명의 제2 실시 예에 따른 수소확산방지막을 포함하는 디스플레이 소자의 제조방법이 설명된다.
수소확산방지막을 포함하는 디스플레이 소자
도 8은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조방법에 사용되는 기판을 나타내는 도면이고, 도 9는 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 소스 전극, 드레인 전극, 및 하부 배선 형성 공정을 나타내는 도면이고, 도 10은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 활성층 형성 공정을 나타내는 도면이고, 도 11은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 실리콘 산화물층 및 하부 전극 형성 공정을 나타내는 도면이고, 도 12는 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 수소확산방지막 형성 공정을 나타내는 도면이고, 도 13은 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조공정 중 게이트 전극, 상부 전극, 및 상부 배선 형성 공정을 나타내는 도면이다.
도 8을 참조하면, 기판(100)이 준비된다. 일 실시 예에 따르면, 상기 기판(100)은 유리 기판, 반도체 기판, 금속 기판, 또는 플라스틱 기판일 수 있다. 상기 기판(100)의 종류는 제한되지 않는다.
일 실시 예에 따르면, 상기 기판(100)은 트랜지스터 영역(A1), 커패시터 영역(A2), 및 배선 영역(A3)을 포함할 수 있다. 상기 트랜지스터 영역(A1)에는 소스 전극, 드레인 전극, 활성층, 실리콘 산화물층, 수소확산방지막, 및 게이트 전극을 포함하는 트랜지스터가 형성될 수 있다. 이와 달리, 상기 커패시터 영역(A2)에는 하부 전극, 실리콘 산화물층, 수소확산방지막, 및 상부 전극을 포함하는 커패시터가 형성될 수 있다. 이와 달리, 상기 배선 영역(A3)에는 하부 배선, 상부 배선, 실리콘 산화물층 및 수소확산방지막이 형성될 수 있다. 즉, 상기 기판(100) 상에 트랜지스터, 커패시터, 및 배선이 형성되어 디스플레이 소자가 제조될 수 있다. 이하, 상기 디스플레이 소자의 제조방법이 보다 구체적으로 설명된다.
도 9를 참조하면, 상기 기판(100) 상에 제1 금속층(200)이 형성될 수 있다. 이후, 상기 제1 금속층(200)이 식각되어, 상기 기판(100) 상에 복수의 제1 금속 패턴들이 잔존될 수 있다. 보다 구체적으로, 상기 기판(100)의 상기 트랜지스터 영역(A1) 및 상기 배선 영역(A3)에 상기 제1 금속 패턴들이 잔존되도록 상기 제1 금속층(200)이 식각될 수 있다. 이 경우, 상기 기판(100)의 상기 트랜지스터 영역(A1)에 잔존된 복수의 상기 제1 금속 패턴들은 각각 소스 전극(S) 및 드레인 전극(D)으로 정의될 수 있다. 이와 달리, 상기 기판(100)의 상기 배선 영역(A3)에 잔존된 상기 제1 금속 패턴은 하부 배선(210)으로 정의될 수 있다. 즉, 상기 트랜지스터 영역(A1) 상의 상기 소스 전극(S), 상기 드레인 전극(D), 및 상기 배선 영역(A3) 상의 상기 하부 배선(210)은 동일한 공정으로 형성될 수 있다.
도 10을 참조하면, 상기 기판(100)의 상기 트랜지스터 영역(A1)에 활성층(310)이 형성될 수 있다. 일 실시 예에 따르면, 상기 활성층(310)은 상기 소스 전극(S)의 적어도 일 영역 및 상기 드레인 전극(D)의 적어도 일 영역과 접촉되도록 형성될 수 있다. 일 실시 예에 따르면, 상기 활성층(310)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 일 실시 예에 따르면, 상기 활성층(310)은, 상기 기판(100) 상에, 상기 소스 전극(S), 상기 드레인 전극(D), 및 상기 하부 배선(210)을 덮는 물질층(300)을 형성한 후, 상기 물질층(300)을 식각하는 방법으로 형성될 수 있다.
도 11을 참조하면, 상기 소스 전극(S), 상기 드레인 전극(D), 상기 활성층(310), 및 상기 하부 배선(210)을 덮도록, 상기 트랜지스터 영역(A1), 상기 커패시터 영역(A2), 및 상기 배선 영역(A3) 상에 실리콘 산화물층(400)이 형성될 수 있다. 일 실시 예에 따르면, 상기 실리콘 산화물층(400)은 실리콘 산화물(SiO2)을 포함할 수 있다.
상기 실리콘 산화물층(400) 상에 제2 금속층(500)이 형성될 수 있다. 이후, 상기 제2 금속층(500)이 식각되어, 상기 실리콘 산화물층(400) 상에 제2 금속 패턴이 잔존될 수 있다. 보다 구체적으로, 상기 기판(100)의 상기 커패시터 영역(A2)과 중첩되는 상기 실리콘 산화물층(400) 상에 상기 제2 금속 패턴이 잔존되도록, 상기 제2 금속층(500)이 식각될 수 있다. 이 경우, 상기 기판(100)의 상기 커패시터 영역(A2)과 중첩되는 상기 실리콘 산화물층(400) 상에 잔존된 상기 제2 금속 패턴은, 하부 전극(510)으로 정의될 수 있다.
도 12를 참조하면, 상기 하부 전극(510)이 형성된 상기 실리콘 산화물층(400) 상에 수소확산방지막(600)이 형성될 수 있다. 일 실시 예에 따르면, 상기 수소확산방지막(600)은 원자층 증착법(ALD)으로 형성될 수 있다. 구체적으로, 상기 수소확산방지막(600) 형성 단계는, 상기 실리콘 산화물층(400) 상에 전구체를 제공하는 단계, 퍼지(purge) 단계, 상기 전구체가 제공된 상기 실리콘 산화물층(400) 상에 반응 소스를 제공하는 단계, 및 퍼지(purge) 단계를 포함할 수 있다. 일 실시 에에 따르면, 상기 전구체는 금속을 포함할 수 있다. 예를 들어, 상기 금속은 알루미늄(Al), 갈륨(Ga), 또는 주석(Sn) 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 전구체는 TMA(Trimethyl Aluminium), TMGa(Trimethylgallium), TDMASn(tetrakis-dimethylamino tin) 중 어느 하나일 수 있다. 일 실시 예에 따르면, 상기 반응 소스는, 물(H2O)일 수 있다. 이에 따라, 상기 수소확산방지막(600)은 상기 전구체(TMA, TMGa, TDMASn) 및 상기반응 소스(H2O)가 반응된 Al2O3, Ga2O3, 및 SnO2 중 어느 하나를 포함할 수 있다.
상기 수소확산방지막(600)은, 상기 트랜지스터 영역(A1), 상기 커패시터 영역(A2), 및 상기 배선 영역(A3) 모두와 중첩되는 상기 실리콘 산화물층(400) 상에 형성될 수 있다. 이 경우, 상기 수소확산방지막(600)은, 상기 트랜지스터 영역(A1)에 형성되는 트랜지스터, 상기 커패시터 영역(A2)에 형성되는 커패시터, 및 상기 배선 영역(A3)에 형성되는 배선들 내부로 외부의 수소, 물, 탄소와 같은 외기들이 침투되는 문제를 예방하여, 신뢰성을 향상시킬 수 있다.
또한, 상기 수소확산방지막(600)은, 상술된 바와 같이 Al2O3 와 같은 고유전 물질을 포함함으로, 커패시터의 효율을 향상시킬 수 있다. 뿐만 아니라, 상기 수소확산방지막(600)은 높은 밴드갭을 갖고, 두께 조절이 용이함으로 상기 하부 배선(210)과 후술되는 상부 배선 사이의 층간 절연 특성을 향상시킬 수 있다.
상기 수소확산방지막(600)이 형성된 이후, 상기 수소확산방지막(600) 및 상기 실리콘 산화물층(400)을 관통하는 컨택홀(H)이 형성될 수 있다. 일 실시 예에 따르면, 상기 컨택홀(H)은 상기 수소확산방지막(600) 및 상기 실리콘 산화물층(400)을 관통하여, 상기 하부 배선(210)을 외부에 노출시킬 수 있다.
상기 컨택홀(H)이 형성된 이후, 상기 수소확산방지막(600) 상에 제3 금속층(700)이 형성될 수 있다. 일 실시 예에 따르면, 상기 제3 금속층(700)은 상기 컨택홀(H)을 채우고 상기 수소확산방지막(600)을 덮도록 형성될 수 있다.
이후, 상기 제3 금속층(700)이 식각되어, 상기 수소확산방지막(600) 상에 복수의 제3 금속 패턴들이 잔존될 수 있다. 보다 구체적으로, 상기 복수의 제3 금속 패턴들은, 상기 트랜지스터 영역(A1), 상기 커패시터 영역(A2), 및 상기 배선 영역(A3)과 중첩되는 상기 수소확산방지막(600) 상에 각각 잔존될 수 있다. 이 경우, 상기 트랜지스터 영역(A1)과 중첩되는 상기 수소확산방지막(600) 상에 잔존된 상기 제3 금속 패턴은 게이트 전극(710)으로 정의될 수 있다. 이와 달리, 상기 커패시터 영역(A2)과 중첩되는 상기 수소확산방지막(600) 상에 잔존된 상기 제3 금속 패턴은 상부 전극(720)으로 정의될 수 있다. 이와 달리, 상기 배선 영역(A3)과 중첩되는 상기 수소확산방지막(600) 상에 잔존된 상기 제3 금속 패턴은 상부 배선(730)으로 정의될 수 있다.
즉, 상기 수소확산방지막(600) 상에 게이트 전극(710), 상부 전극(720), 및 상부 배선(730)이 형성되되, 상기 게이트 전극(710), 상기 상부 전극(720), 및 상기 상부 배선(730)은 동일한 공정으로 형성될 수 있다. 이에 따라, 상기 실시 예에 따른 디스플레이 소자가 제조될 수 있다.
결과적으로, 본 발명의 제2 실시 예에 따른 디스플레이 소자는, 동일한 수소확산방지막을 통해 형성된 트랜지스터, 커패시터, 및 배선들을 포함할 수 있다. 이에 따라, 상기 디스플레이 소자는, 수소, 물, 탄소와 같은 외기들이 내부로 침투되는 문제가 예방되어 신뢰성이 향상될 수 있다. 또한, 고유전 물질로 인하여 커패시터의 효율이 향상되고, 배선 사이의 층간 절연 특성이 향상되므로 디스플레이 소자의 전기적 특성이 향상될 수 있다.
이상, 본 발명의 제2 실시 예에 따른 디스플레이 소자의 제조방법이 설명되었다. 이하, 본 발명의 제3 실시 예에 따른 수소확산방지막을 포함하는 CIS 소자가 설명된다.
수소확산방지막을 포함하는 CIS 소자
도 14는 본 발명의 제3 실시 예에 따른 수소확산방지막을 포함하는 CIS 소자의 단면도이고, 도 15는 본 발명의 제3 실시 예에 따른 CIS 소자가 포함하는 게이트 구조체의 단면도이고, 도 16은 본 발명의 제3 실시 예에 따른 CIS 소자의 회로도이다.
도 14 내지 도 16을 참조하면, 상기 제3 실시 예에 따른 CIS(CMOS Image Sensor) 소자는, 기판(10), 및 상기 기판(10) 상에 배치된 제1 내지 제4 게이트 구조체(51, 52, 53, 54)를 포함할 수 있다. 상기 제1 실시 예에 따른 반도체 소자는 CIS(CMOS Image Sensor)소자일 수 있다.
일 실시 예에 따르면, 상기 기판(10)은 다이오드 영역(20), 부유확산영역(30), 제1 도핑 영역(41), 제2 도핑 영역(42), 제3 도핑 영역(43), 및 제4 도핑 영역(44), 및 제5 도핑 영역(60)을 포함할 수 있다.
상기 다이오드 영역(20)은, 제1 도전성 타입을 갖는 도펀트 및 제2 도전성 타입을 갖는 도펀트가 도핑되는 영역일 수 있다. 예를 들어, 상기 제1 도전성 타입은 P 타입일 수 있다. 이와 달리, 상기 제2 도전성 타입은 N 타입일 수 있다. 이에 따라, 상기 다이오드 영역(20)은 PN접합 다이오드로 작용될 수 있다.
일 실시 예에 따르면, 상기 다이오드 영역(20)은 제1 다이오드 영역(22), 및 제2 다이오드 영역(24)을 포함할 수 있다. 상기 제1 다이오드 영역(22)은 상기 제1 도전성 타입을 갖는 도펀트가 도핑되는 영역일 수 있다. 이와 달리, 상기 제2 다이오드 영역(22)은 상기 제2 도전성 타입을 갖는 도펀트가 도핑되는 영역일 수 있다.
상기 제1 다이오드 영역(22), 및 상기 제2 다이오드 영역(24)은 상기 기판(10)의 두께 방향으로 적층되도록 배치될 수 있다. 보다 구체적으로, 상기 제1 다이오드 영역(22)은 상기 기판(10)의 상부면과 인접하도록 배치되고, 상기 제2 다이오드 영역(22)은, 상기 제1 다이오드 영역(22)을 사이에 두고, 상기 기판(10)의 상부면과 이격되도록, 상기 제1 다이오드 영역(22)의 하부에 배치될 수 있다.
상기 부유확산영역(30), 상기 제1 도핑 영역(41), 상기 제2 도핑 영역(42), 상기 제3 도핑 영역(43), 및 상기 제4 도핑 영역(44)은, 상기 다이오드 영역(20)과 일 방향으로 각각 이격되어 나란히 배치될 수 있다. 일 실시 예에 따르면, 상기 제1 내지 제4 도핑 영역(41, 42, 43, 44)은 상기 제2 도전성 타입을 갖는 도펀트로 도핑되는 영역일 수 있다.
이와 달리, 상기 제5 도핑 영역(60)은 상기 제3 도핑 영역(43) 및 상기 제4 도핑 영역(44)과 중첩되는 영역으로서, 상기 제1 도전성 타입을 갖는 도펀트가 도핑되는 영역일 수 있다. 상기 제5 도핑 영역(60)은, 상기 제3 및 제4 도핑 영역(43, 44)과 비교하여, 상기 기판(10)의 두께 방향으로 더 깊이 도핑될 수 있다.
상기 제1 게이트 구조체(51)는, 상기 다이오드 영역(20)의 적어도 일부 및 상기 부유확산영역(30)의 적어도 일부와 접촉되도록, 상기 다이오드 영역(20) 및 상기 부유확산영역(30) 사이의 상기 기판(10) 상에 배치될 수 있다. 이 경우, 상기 다이오드 영역(20), 상기 부유확산영역(30), 및 상기 제1 게이트 구조체(51)는 transfer 트랜지스터로 정의될 수 있다.
상기 제2 게이트 구조체(52)는, 상기 부유확산영역(30)의 적어도 일부 및 상기 제1 도핑 영역(41)의 적어도 일부와 접촉되도록, 상기 부유확산영역(30) 및 상기 제1 도핑 영역(41) 사이의 상기 기판(10) 상에 배치될 수 있다. 이 경우, 상기 부유확산영역(30), 상기 제1 도핑 영역(41), 및 상기 제2 게이트 구조체(52)는 reset 트랜지스터로 정의될 수 있다.
상기 제3 게이트 구조체(53)는, 상기 제2 도핑 영역(42)의 적어도 일부 및 상기 제3 도핑 영역(43)의 적어도 일부와 접촉되도록, 상기 제2 도핑 영역(42) 및 상기 제3 도핑 영역(43) 사이의 상기 기판(10) 상에 배치될 수 있다. 이 경우, 상기 제2 도핑 영역(42), 상기 제3 도핑 영역(43), 및 상기 제3 게이트 구조체(53)는 driving 트랜지스터로 정의될 수 있다.
상기 제4 게이트 구조체(54)는, 상기 제3 도핑 영역(43)의 적어도 일부 및 상기 제4 도핑 영역(44)의 적어도 일부와 접촉되도록, 상기 제3 도핑 영역(43) 및 상기 제4 도핑 영역(44) 사이의 상기 기판(10) 상에 배치될 수 있다. 이 경우, 상기 제3 도핑 영역(43), 상기 제4 도핑 영역(44), 및 상기 제4 게이트 구조체(54)는 select 트랜지스터로 정의될 수 있다.
일 실시 예에 따르면, 상기 제1 게이트 구조체(51)는 제1 스페이서(51a), 제2 스페이서(51b), 게이트 전극(51c), 게이트 절연막(51d), 및 수소확산방지막(51e)을 포함할 수 있다. 상기 수소확산방지막(51e)은 원자층 증착법(ALD)으로 형성된 Al2O3를 포함할 수 있다. 즉, 상기 수소확산방지막(51e)은, 도 1 내지 도 7을 참조하여 설명된 상기 트랜지스터가 포함하는 수소확산방지막(150) 및 도 8 내지 도 13을 참조하여 설명된 상기 디스플레이 소자가 포함하는 수소확산방지막(600)과 같을 수 있다. 이에 따라, 구체적인 설명은 생략된다.
상기 제1 스페이서(51a) 및 상기 제2 스페이서(51b)는 서로 마주보며 이격되도록 배치될 수 있다. 상기 게이트 전극(51c), 상기 게이트 절연막(51d), 및 상기 수소확산방지막(51e)은 상기 제1 스페이서(51a) 및 상기 제2 스페이서(51b) 사이에 배치될 수 있다.
예를 들어, 상기 게이트 전극(51c), 상기 게이트 절연막(51d), 및 상기 수소확산방지막(51e)은 도 15의 (a)에 도시된 바와 같이, 상기 수소확산방지막(51e)이 상기 기판(10)과 인접하도록 가장 하부에 배치된 후, 상기 수소확산방지막(51e) 상에 상기 게이트 절연막(51d) 및 상기 게이트 전극(51c)이 순차적으로 적층된 구조를 가질 수 있다. 이와 달리, 다른 예를 들어, 도 15의 (b)에 도시된 바와 같이, 상기 게이트 절연막(51d)이 상기 기판(10)과 인접하도록 가장 하부에 배치된 후, 상기 게이트 절연막(51d) 상에 상기 수소확산방지막(51e) 및 상기 게이트 전극(51c)이 순차적으로 적층된 구조를 가질 수 있다.
일 실시 예에 따르면, 상기 제2 내지 제4 게이트 구조체(52, 53, 54)는 상기 제1 트랜지스터와 같은 구조를 가질 수 있다. 이에 따라, 구체적인 설명은 생략된다.
이상, 본 발명의 제3 실시 예에 따른 수소확산방지막을 포함하는 CIS 소자의 제조방법이 설명되었다. 이하, 본 발명의 제4 실시 예에 따른 수소확산방지막을 포함하는 Monolithic 3D 소자가 설명된다.
수소확산방지막을 포함하는 Monolithic 3D 소자
도 17은 본 발명의 제4 실시 예에 따른 Monolithic 3D 소자의 단면도이다.
도 17을 참조하면, 상기 제4 실시 예에 따른 Monolithic 3D 소자는, 기판(1000), 제1 소자층(2000), 수소확산방지막(1500), 제2 소자층(3000), 및 제3 소자층(4000)을 포함할 수 있다.
일 실시 예에 따르면, 상기 제4 실시 예에 따른 Monolithic 3D 소자는, 상기 기판(1000) 상에 상기 제1 소자층(2000), 상기 제2 소자층(3000), 및 상기 제3 소자층(4000)이 순차적으로 적층된 구조를 가질 수 있다. 또한, 상기 제1 소자층(2000) 및 상기 제2 소자층(3000)의 사이, 상기 제2 소자층(3000) 및 상기 제3 소자층(4000)의 사이에는 상기 수소확산방지막(1500)이 배치될 수 있다.
상기 수소확산방지막(1500)은 원자층 증착법(ALD)으로 형성된 Al2O3를 포함할 수 있다. 즉, 상기 수소확산방지막(1500)은, 도 1 내지 도 7을 참조하여 설명된 상기 트랜지스터가 포함하는 수소확산방지막(150) 및 도 8 내지 도 13을 참조하여 설명된 상기 디스플레이 소자가 포함하는 수소확산방지막(600)과 같을 수 있다. 이에 따라, 구체적인 설명은 생략된다.
이상, 본 발명의 제4 실시 예에 따른 수소확산방지막을 포함하는 Monolithic 3D 소자가 설명되었다. 이하, 본 발명의 실시 예에 따른 수소확산방지막을 포함하는 트랜지스터의 구체적인 실험 예 및 특성 평가 결과가 설명된다.
실시 예 1에 따른 트랜지스터 제조
유리 기판 상에 SiO2 버퍼층을 형성하고, SiO2 버퍼층 상에 몰리브덴(Mo)으로 100 nm 두께의 소스 전극 및 드레인 전극을 형성하였다. 이후, 소스 전극의 적어도 일 영역 및 드레인 전극의 적어도 일 영역과 접촉되도록, SiO2 버퍼층 상에 IGZO 활성층을 형성하고, IGZO 활성층 상에 TMA 전구체 및 H2O를 제공하는 ALD 공정으로, Al2O3 수소확산방지막을 형성하였다. 최종적으로, Al2O3 수소확산방지막 상에 게이트 전극을 형성하여, 도 7에 도시된 바와 같은 트랜지스터를 제조하였다.
실시 예 2에 따른 트랜지스터 제조
상술된 실시 예 1에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, Al2O3로 버퍼층을 형성하고, SiO2로 수소확산방지막을 형성하였다.
실시 예 3에 따른 트랜지스터 제조
상술된 실시 예 1에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2로 버퍼층을 형성하고, SiO2로 수소확산방지막을 형성하였다.
실시 예 4에 따른 트랜지스터 제조
상술된 실시 예 1에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2로 버퍼층을 형성하고, SiO2 및 Al2O3가 순차적으로 적층된 구조의 수소확산방지막을 형성하였다. 보다 구체적으로, SiO2 가 활성막과 인접하게 배치되고, Al2O3가 게이트 전극과 인접하게 배치되는 구조를 갖게 제조하였다.
실시 예 5에 따른 트랜지스터 제조
상술된 실시 예 1에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2로 버퍼층을 형성하고, Ga2O3로 수소확산방지막을 형성하였다.
실시 예 6에 따른 트랜지스터 제조
상술된 실시 예 1에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2로 버퍼층을 형성하고, SnO2로 수소확산방지막을 형성하였다. 보다 구체적으로, SnO2 수소확산방지막은 TDMASn 전구체를 이용한 thermal ALD 공정으로 형성하였다.
실시 예 7에 따른 트랜지스터 제조
상술된 실시 예 1에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2로 버퍼층을 형성하고, SiO2 및 Ga2O3가 순차적으로 적층된 구조의 수소확산방지막을 형성하였다. 보다 구체적으로, SiO2 가 활성막과 인접하게 배치되고, Ga2O3가 게이트 전극과 인접하게 배치되는 구조를 갖고, SiO2 및 Ga2O3가 각각 30 nm의 구조를 갖도록 제조하였다.
실시 예 8에 따른 트랜지스터 제조
상술된 실시 예 7에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2 및 Ga2O3가 각각 10 nm의 구조를 갖도록 제조하였다.
실시 예 9에 따른 트랜지스터 제조
상술된 실시 예 1에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2로 버퍼층을 형성하고, SiO2 및 SnO2가 순차적으로 적층된 구조의 수소확산방지막을 형성하였다. 보다 구체적으로, SiO2 가 활성막과 인접하게 배치되고, SnO2가 게이트 전극과 인접하게 배치되는 구조를 갖고, SiO2 및 SnO2가 각각 30 nm의 구조를 갖도록 제조하였다.
실시 예 10에 따른 트랜지스터 제조
상술된 실시 예 9에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SiO2 및 SnO2가 각각 10 nm의 구조를 갖도록 제조하였다.
비교 예 1에 따른 트랜지스터 제조
상술된 실시 예 6에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SnO2 수소확산방지막은 TDMASn 전구체를 이용한 plasma ALD 공정으로 형성하였다.
비교 예 2에 따른 트랜지스터 제조
상술된 실시 예 6에 따른 트랜지스터와 같은 구조의 트랜지스터를 제조하되, SnO2 수소확산방지막은 TET 전구체를 이용한 plasma ALD 공정으로 형성하였다.
상술된 실시 예들 및 비교 예들에 따른 트랜지스터의 버퍼층 및 수소확산방지막이 아래의 <표 1>을 통해 정리된다.
구분 버퍼층 수소확산방지막
실시 예 1 SiO2 Al2O3
실시 예 2 Al2O3 SiO2
실시 예 3 SiO2 SiO2
실시 예 4 SiO2 SiO2-Al2O3
실시 예 5 SiO2 Ga2O3
실시 예 6 SiO2 t-SnO2 (TDMASn 사용)
실시 예 7 SiO2 SiO2-Ga2O3 (30/30)
실시 예 8 SiO2 SiO2-Ga2O3 (10/10)
실시 예 9 SiO2 SiO2-SnO2 (30/30)
실시 예 10 SiO2 SiO2-SnO2 (10/10)
비교 예 1 SiO2 p-SnO2 (TDMASn 사용)
비교 예 2 SiO2 p-SnO2 (TET 사용)
도 18은 본 발명의 실시 예 1 및 실시 예 2에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 18의 (a)를 참조하면, 상기 실시 예 2에 따른 트랜지스터(Al2O3/SiO2)의 트랜스퍼 곡선을 확인하기 위하여, Gate Voltage(V)에 따른 Drain Current(A)를 측정하여 나타내었다. 도 18의 (a)에서 확인할 수 있듯이, 상기 실시 예 2에 따른 트랜지스터는 Conducting 특성을 나타내는 것을 확인할 수 있었다.
이와 달리, 도 18의 (b)를 참조하면, 상기 실시 예 1에 따른 트랜지스터(SiO2/Al2O3)의 트랜스퍼 곡선을 확인하기 위하여, Gate Voltage(V)에 따른 Drain Current(A)를 측정하여 나타내었다. 도 18의 (b)에서 확인할 수 있듯이, 상기 실시 예 1에 따른 트랜지스터는 반도체 특성을 나타내는 것을 확인할 수 있었다.
도 19는 본 발명의 실시 예 3 및 실시 예 4에 따른 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 19의 (a) 및 (b)를 참조하면, 상기 실시 예 3(SiO2/SiO2) 및 실시 예 4(SiO2/SiO2-Al2O3)에 따른 트랜지스터의 트랜스퍼 곡선을 확인하기 위하여, Gate Voltage(V)에 따른 Drain Current(A)를 측정하여 나타내었다. 도 19의 (a) 및 (b)에서 확인할 수 있듯이, 상기 실시 예 3 및 실시 예 4에 따른 트랜지스터 모두 반도체 특성을 나타내는 것을 확인할 수 있었다.
상기 실시 예 1 내지 실시 예 4에 따른 트랜지스터의 전기적 특성은, 아래의 <표 2>를 통해 보다 구체적으로 정리된다.
구분 Vth [V] μsat [cm2/Vs] S.S. [V/decade] Hysteresis [V]
실시 예 1 -6.96±0.39 8.37±0.47 1.58±0.05 3.25±0.37
실시 예 2 Conducting Property
실시 예 3 1.00±0.07 19.56±0.04 0.19±0.02 0.09±0.04
실시 예 4 1.07±0.02 16.77±0.15 0.19±0.03 0.04±0.00
<표 2>를 통해 확인할 수 있듯이, 실시 예 4에 따른 트랜지스터(SiO2/SiO2-Al2O3)의 경우, 실시 예 3에 따른 트랜지스터(SiO2/SiO2)와 전기적 특성이 유사하게 나타나는 것을 확인할 수 있었다.
도 20 및 도 21은 본 발명의 실시 예 1 내지 실시 예 3에 따른 트랜지스터의 수소침투 특성을 비교하는 그래프이다.
도 20을 참조하면, 상기 실시 예 2(Al2O3/SiO2) 및 실시 예 3(SiO2/SiO2)에 따른 트랜지스터에 대해, 깊이 방향으로 SIMS(Secondary ion mass spectrometry)를 측정하여 수소의 분포를 확인하였고, 도 21을 참조하면, 상기 실시 예 1(SiO2/Al2O3) 및 실시 예 3(SiO2/SiO2)에 따른 트랜지스터에 대해, 깊이 방향으로 SIMS를 측정하여 수소의 분포를 확인하였다. 도 20 및 도 21에서 확인할 수 있듯이, 상기 실시 예 1 및 실시 예 2에 따른 트랜지스터는, Al2O3층과 활성막의 계면에서 수소가 축적되어 빠져나가지 못하는 것을 확인할 수 있었다.
도 22 및 도 23은 본 발명의 실시 예 3 및 실시 예 4에 따른 트랜지스터의 신뢰성을 비교하기 위한 그래프이다.
도 22의 (a) 및 (b)를 참조하면, 상기 실시 예 3에 따른 트랜지스터(SiO2/SiO2)의 PBTS(Positive Bias Temperature Stress) 및 NBTS(Negative Bias Temperature Stress)에서의 Gate Voltage(V)에 따른 Drain Current(A)를 측정하여 나타내었다. 보다 구체적으로, 도 22의 (a)는 PBTS를 나타내고, 도 22의 (b)는 NBTS를 나타낸다.
도 22의 (a) 및 (b)에서 확인할 수 있듯이, 상기 실시 예 3에 따른 트랜지스터의 경우, NBTS에서는 문턱전압의 변화가 실질적으로 발생되지 않는 것을 확인할 수 있었다. 하지만, PBTS에서는 양의 방향으로 2.89V의 이동이 발생되는 것을 확인할 수 있었다.
도 23의 (a) 및 (b)를 참조하면, 상기 실시 예 4에 따른 트랜지스터(SiO2/SiO2-Al2O3)의 PBTS(Positive Bias Temperature Stress) 및 NBTS(Negative Bias Temperature Stress)에서의 Gate Voltage(V)에 따른 Drain Current(A)를 측정하여 나타내었다. 보다 구체적으로, 도 23의 (a)는 PBTS를 나타내고, 도 23의 (b)는 NBTS를 나타낸다.
도 23의 (a) 및 (b)에서 확인할 수 있듯이, 상기 실시 예 4에 따른 트랜지스터의 경우, NBTS에서는 문턱전압의 변화가 실질적으로 발생되지 않는 것을 확인할 수 있었다. 하지만, PBTS에서는 양의 방향으로 1.54V의 이동이 발생되는 것을 확인할 수 있었다. 이에 따라, 상기 수소확산방지막이 적층형 구조를 갖는 실시 예 4에 따른 트랜지스터는, 수소확산방지막이 단일층 구조를 갖는 상기 실시 예 3에 따른 트랜지스터 보다 신뢰성이 높은 것을 확인할 수 있었다.
도 24 및 도 25는 본 발명의 실시 예 3 및 실시 예 4에 따른 트랜지스터의 외기에 대한 영향을 비교하기 위한 그래프이다.
도 24의 (a) 및 도 25의 (a)를 참조하면, 상기 실시 예 3(SiO2/SiO2) 및 실시 예 4(SiO2/SiO2-Al2O3)에 따른 트랜지스터를 50℃의 온도 및 95%의 습도 환경을 갖는 항온항습기에서 6일간 보관 후, Gate Voltage(V)에 따른 Drain Current(A)를 측정하였다. 도 24의 (a) 및 도 25의 (a)에서 확인할 수 있듯이, 상기 실시 예 3 및 실시 예 4에 따른 트랜지스터는, 50℃의 온도 및 95%의 습도 환경에서 트랜스퍼 특성이 실질적으로 일정하게 유지되는 것을 확인할 수 있었다.
도 24의 (b) 및 도 25의 (b)를 참조하면, 상기 실시 예 3(SiO2/SiO2) 및 실시 예 4(SiO2/SiO2-Al2O3)에 따른 트랜지스터에 각각 수소 포밍가스(10%)를 주입하며 300℃의 온도에서 12시간 이상 열처리를 하며, Gate Voltage(V)에 따른 Drain Current(A)를 측정하였다.
도 24의 (b)에서 확인할 수 있듯이, 상기 실시 예 3에 따른 트랜지스터의 경우, 트랜스퍼 곡선이 음의 방향으로 2.8V 이동되지만 상기 실시 예 4에 따른 트랜지스터의 경우, 트랜스퍼 곡선이 양의 방향으로 2.32V 이동되는 것을 확인할 수 있었다. 이에 따라, SiO2 및 Al2O3가 적층된 구조의 수소확산방지막을 갖는 트랜지스터의 경우, 수소침투 문제가 현저하게 감소되는 것을 알 수 있었다.
도 26 내지 도 28은 본 발명의 실시 예들 및 비교 예들에 따른 트랜지스터의 수소 투과 특성, 확산 특성, 및 용해 특성을 비교하는 그래프이다.
도 26을 참조하면, 상기 실시 예 1(Al2O3), 실시 예 3(SiO2), 실시 예 5(Ga2O3), 실시 예 6(t-SnO2, TDMASn), 비교 예 1(p-SnO2, TDMASn), 비교 예 2(p-SnO2, TET) 각각에 대해 수소 투과 특성(H2 permeability)을 측정하여 나타내었다. 도 27을 참조하면, 상술된 트랜지스터 각각에 대해 수소 확산 특성(H2 diffusivity)를 측정하여 나타내었고, 도 28을 참조하면, 상술된 트랜지스터 각각에 대해 수소 용해 특성(H2 Solubility)를 측정하여 나타내었다.
도 26 내지 도 28에서 확인할 수 있듯이, 상기 실시 예 1(Al2O3), 및 상기 실시 예 3(SiO2)에 따른 트랜지스터뿐만 아니라, 실시 예 5(Ga2O3) 및 실시 예 6(t-SnO2)에 따른 트랜지스터 역시 수소 투과도가 낮게 나타나는 것으로 확인할 수 있었다. 이에 따라, Ga2O3 및 thermal-ALD 공정으로 형성된 SnO2 또한 수소확산방지막으로 사용될 수 있음을 알 수 있었다.
도 29는 본 발명의 실시 예들에 따른 트랜지스터의 수소 투과 특성을 비교하는 그래프이다.
도 29를 참조하면, 상기 실시 예 3(SiO2), 실시 예 5(Ga2O3), 실시 예 6(SnO2), 실시 예 7(Ga/Si 30/30), 실시 예 8(Ga/Si 10/10), 실시 예 9(Sn/Si 30/30), 및 실시 예 10(Sn/Si 10/10)에 따른 트랜지스터 각각에 대해 수소 투과 특성(H2 permeability)을 측정하여 나타내었다. 도 29에서 확인할 수 있듯이, 상기 실시 예 6 내지 실시 예 10에 따른 트랜지스터 모두 낮은 수소 투과 특성을 나타내는 것을 확인할 수 있었다. 이에 따라, SiO2에 Ga2O3가 적층된 구조 및 SiO2에 SnO2가 적층된 구조의 물질막 또한 수소확산방지막으로 용이하게 사용될 수 있음을 알 수 있었다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
110: 기판
120: 버퍼층
130: 활성층
140: 실리콘 산화물층
150: 수소확산방지막
160: 게이트 전극

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판을 준비하는 단계; 및
    상기 기판 상에, 수소확산방지막을 포함하는 소자층을 형성하는 단계를 포함하고,
    상기 수소확산방지막을 형성하는 단계는, 금속을 포함하는 전구체 및 반응 소스를 교대로 제공하는 단계를 포함하며,
    상기 수소확산방지막은 실리콘 산화물보다 낮은 수소 투과율을 갖는 것을 포함하되,
    상기 기판은, 트랜지스터 영역, 커패시터 영역, 및 배선 영역을 포함하고,
    상기 트랜지스터는 상기 트랜지스터 영역 상에 형성되고,
    상기 커패시터 영역 및 상기 배선 영역 상에, 각각, 커패시터 및 배선이 형성되고,
    상기 트랜지스터, 상기 커패시터 및 상기 배선을 형성하는 단계는,
    상기 트랜지스터 영역 상의 소스 전극 및 드레인 전극, 및 상기 배선 영역 상의 하부 배선을 동일한 공정으로 형성하는 단계;
    상기 트랜지스터 영역 상의 상기 소스 전극의 적어도 일 영역 및 상기 드레인 전극의 적어도 일 영역이 접촉되도록, 활성층을 형성하는 단계;
    상기 트랜지스터 영역, 상기 커패시터 영역, 및 상기 배선 영역 상에, 상기 소스 전극, 상기 드레인 전극, 상기 활성층, 및 상기 하부 배선을 덮도록, 실리콘 산화물층을 형성하는 단계;
    상기 커패시터 영역과 중첩되는 상기 실리콘 산화물층 상에, 하부 전극을 형성하는 단계;
    상기 트랜지스터 영역, 상기 커패시터 영역, 및 상기 배선 영역 상의 상기 실리콘 산화물층 상에, 상기 하부 전극을 덮도록, 상기 수소확산방지막을 형성하는 단계; 및
    상기 트랜지스터 영역과 중첩되는 상기 수소확산방지막 상의 게이트 전극,
    상기 커패시터 영역과 중첩되는 상기 수소확산방지막 상의 상부 전극, 상기 배선 영역과 중첩되는 상기 수소확산방지막 상에 상부 배선을 동일한 공정으로 형성하는 단계를 포함하는, 수소확산방지막을 포함하는 소자의 제조방법.
  7. 삭제
  8. 삭제
  9. 제6 항에 있어서,
    상기 실리콘 산화물층을 형성하는 단계는,
    상기 활성층 상에, 제1 전구체를 제공하는 단계 및 상기 제1 전구체가 제공된 상기 활성층 상에 제1 반응 소스를 제공하는 단계를 포함하되,
    상기 제1 전구체를 제공하는 단계 및 상기 제1 반응 소스를 제공하는 단계는 제1 유닛 공정(first unit process)로 정의되고, 상기 제1 유닛 공정은 복수회 반복되는 것을 포함하는, 수소확산방지막을 포함하는 소자의 제조 방법.
  10. 제6 항에 있어서,
    상기 수소확산방지막을 형성하는 단계는,
    상기 실리콘 산화물층 상에, 제2 전구체를 제공하는 단계 및 상기 제2 전구체가 제공된 상기 활성층 상에 제2 반응 소스를 제공하는 단계를 포함하되,
    상기 제2 전구체를 제공하는 단계 및 상기 제2 반응 소스를 제공하는 단계는 제2 유닛 공정(second unit process)로 정의되고, 상기 제2 유닛 공정은 복수회 반복되는 것을 포함하는, 수소확산방지막을 포함하는 소자의 제조 방법.
  11. 제6 항에 있어서,
    상기 활성층은 IGZO(Indium Gallium Zinc Oxide)를 포함하는, 수소확산방지막을 포함하는 소자의 제조 방법.
  12. 제6 항에 있어서,
    상기 반응 소스는 물(H2O) 또는 산소(O2) 중 어느 하나를 포함하는, 수소확산방지막을 포함하는 소자의 제조 방법.
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