KR102384196B1 - 에피택셜적으로 성장된 소스/드레인 영역들을 갖는 트랜지스터들에서의 저항 감소 - Google Patents

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리샤브 메한드루
아난드 에스. 머시
타히르 가니
글렌 에이. 글래스
카틱 잠부나탄
션 티. 마
코리 이. 웨버
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Abstract

에피택셜적으로 성장된 붕소-도핑된 실리콘 게르마늄(SiGe:B) S/D 영역들을 갖는 p-MOS 트랜지스터들에서의 저항 감소를 위한 기법들이 개시되어 있다. 이 기법들은 트랜지스터의 실리콘(Si) 채널 영역과 SiGe:B 대체 S/D 영역들 사이에 성장하는 하나 이상의 계면 층을 포함할 수 있다. 상기 하나 이상의 계면 층은 다음을 포함할 수 있다: 붕소-도핑된 Si(Si:B)의 단일 층; SiGe:B의 단일 층 - 여기서 계면 층 내의 Ge 함유량은 결과 SiGe:B S/D 영역들 내의 Ge 함유량보다 작다 -; SiGe:B의 그레이딩된 층(graded layer) - 여기서 합금 내의 Ge 함유량은 낮은 백분율(또는 0%)에서 시작하여 더 높은 백분율로 증가된다 -; 또는 SiGe:B의 다수의 계단식 층 - 여기서 합금 내의 Ge 함유량은 각각의 계단에서 낮은 백분율(또는 0%)에서 시작하여 더 높은 백분율로 증가된다. 계면 층(들)을 포함시킴으로써 온-상태 전류 흐름의 저항이 감소한다.

Description

에피택셜적으로 성장된 소스/드레인 영역들을 갖는 트랜지스터들에서의 저항 감소
트랜지스터, 다이오드, 레지스터, 커패시터, 및 반도체 기판상에 형성된 다른 수동 및 능동 전자 디바이스들을 포함하는, 기판상의 회로 디바이스들의 성능 및 수율 증가는 전형적으로 이들 디바이스의 설계, 제조 및 작동 중에 고려되는 주요 인자들이다. 예를 들어, 상보형 금속 산화물 반도체(CMOS) 디바이스들에 사용되는 것들과 같은 금속 산화물 반도체(MOS) 트랜지스터 반도체 디바이스들의 설계 및 제조 또는 형성 동안, n-타입 MOS 디바이스(n-MOS) 채널들에서 전자들(캐리어들)의 이동을 증가시키고 p-타입 MOS 디바이스(p-MOS) 채널들에서 양의 전하를 띠는 정공들(캐리어들)의 이동을 증가시키는 것이 종종 요구된다. 전형적인 CMOS 트랜지스터 디바이스들은 정공 및 전자 다수 캐리어 MOS 채널들 모두를 위한 채널 재료로서 실리콘을 이용한다. 예시적인 디바이스들은, 특히, 평면, fin-FET, 및 나노와이어 기하 형상들의 트랜지스터들을 채용한다.
도 1은 본 개시의 다양한 실시예들에 따른, 집적 회로를 형성하는 방법을 도시한다.
도 2a 내지 도 2h는 본 개시의 다양한 실시예들에 따른, 도 1의 방법을 수행할 때 형성되는 예시적인 구조체들을 도시한다.
도 2i는 본 개시의 일 실시예에 따른, 도 2h의 평면 A-A에 관한 단면도를 도시한다.
도 3은 본 개시의 일 실시예에 따른, 다수의 계면 층들 및/또는 그레이딩된 계면 층을 도시하기 위해 도 2h의 평면 A-A에 관한 단면도를 도시한다.
도 4a는 본 개시의 일 실시예에 따른, 핀형 구성들을 갖는 2개의 트랜지스터 구조체를 포함하는 예시적인 집적 회로를 도시한다.
도 4b는 본 개시의 일 실시예에 따른, 나노와이어 구성들을 갖는 2개의 트랜지스터 구조체를 포함하는 예시적인 집적 회로를 도시한다.
도 4c는 본 개시의 일 실시예에 따른, 하나는 핀형 구성을 갖고 하나는 나노와이어 구성을 갖는 2개의 트랜지스터 구조체를 포함하는 예시적인 집적 회로를 도시한다.
도 5a는 종래의 p-MOS 트랜지스터 디바이스의 밴드 다이어그램 개략도를 도시한다.
도 5b는 본 개시의 일 실시예에 따라 형성된 p-MOS 트랜지스터 디바이스의 밴드 다이어그램 개략도를 도시한다.
도 6은 본 개시의 다양한 실시예들에 따른, 본 명세서에 개시된 기법들을 사용하여 형성된 집적 회로 구조체들 또는 트랜지스터 디바이스들로 구현된 컴퓨팅 시스템을 도시한다.
에피택셜적으로 성장된 붕소-도핑된 실리콘 게르마늄(SiGe:B) S/D 영역들을 갖는 p-MOS 트랜지스터들에서의 저항 감소를 위한 기법들이 개시되어 있다. 이 기법들은 트랜지스터의 실리콘(Si) 채널 영역과 SiGe:B 대체 S/D 영역들 사이에 성장하는 하나 이상의 계면 층을 포함할 수 있다. 상기 하나 이상의 계면 층은 다음을 포함할 수 있다: 붕소-도핑된 Si(Si:B)의 단일 층; SiGe:B의 단일 층 - 여기서 계면 층 내의 Ge 함유량은 결과 SiGe:B S/D 영역들 내의 Ge 함유량보다 작다 -; SiGe:B의 그레이딩된 층(graded layer) - 여기서 합금 내의 Ge 함유량은 낮은 백분율(또는 0%)에서 시작하여 더 높은 백분율로 증가된다 -; 또는 SiGe:B의 다수의 계단식 층 - 여기서 합금 내의 Ge 함유량은 각각의 계단에서 낮은 백분율(또는 0%)에서 시작하여 더 높은 백분율로 증가된다. 붕소-도핑된 계면 층들이 하나 이상의 어닐링 프로세스 동안 열처리에 노출되는 일부 경우들에서, 붕소는 주변 층들로 확산될 수 있다. 따라서, 붕소-도핑된 계면 층들은 반도체 디바이스(들)의 형성을 완료하는 데 사용된 열 이력에 따라 원래 퇴적된 것보다 더 좁거나 더 넓은 영역을 차지할 수 있다. 이 기법들을 계면 층(들)을 포함시킴으로써 Si 채널과 SiGe:B S/D 영역들 사이의 원자가 전자대 오프셋(valance-band offset)을 개선하며, 이로써 온-상태 전류 동안 캐리어들이 터널링하기 위한 개선된 계면 영역을 제공한다. 예를 들어, 계면 층들은 적어도 10-50%의 구동 전류의 증가를 달성함으로써 성능을 개선할 수 있다. 이 개시에 비추어 다수의 변형들 및 구성들이 명백할 것이다.
일반 개요
트랜지스터를 형성할 때, 에피택셜적으로 성장된 붕소-도핑된 실리콘 게르마늄(SiGe:B) 소스/드레인(S/D) 영역들은 p-MOS 실리콘(Si) 디바이스들에 높은 응력을 제공하여 그 채널 영역에서 이동도를 향상시킬 수 있다. 그러나, S/D 영역들의 이러한 교체는 Si 채널과 SiGe S/D 영역들 사이에 원자가 전자대 불연속을 야기하는 헤테로 계면을 형성할 수 있다. 원자가 전자대 오프셋은 온-상태 전류의 큰 저하를 초래할 수 있다. 예를 들어, 도 5a는 종래의 p-MOS 트랜지스터 디바이스의 밴드 다이어그램 개략도를 도시한다. 볼 수 있는 바와 같이, Si 채널 영역(506) 및 SiGe S/D 영역(508)에 대해 원자가 전자대(502)가 도시되어 있다. 두 재료 사이의 밴드 구조 차이들로 인해 Si/SiGe 헤테로 계면에서 원자가 전자대 오프셋이 발생한다. 이는 양의 전하를 띠는 정공들(캐리어들)(509)이 도시된 열 이온 방출 장벽(504)을 넘어갈 필요가 있는 결과로서 증가된 저항으로 인해 온-상태 전류의 큰 강하를 야기한다. 이 온-상태 전류의 감소는 성능 저하로 이어지므로 바람직하지 않다. 이 문제를 해결하기 위한 한 가지 기법은 SiGe:B 퇴적 후의 열 사이클들로부터 붕소 외확산(boron out-diffusion)을 이용하여 헤테로 계면 장벽을 가로질러 충분한 도핑을 제공한다. 그러나, 그러한 기법은 채널로 들어가는 큰 확산 꼬리를 야기하여, 단채널 효과에 부정적인 영향을 미치고, 이로써 전체 디바이스 성능을 저하시킨다.
따라서, 본 개시의 하나 이상의 실시예에 따라, 에피택셜적으로 성장된 SiGe S/D 영역들을 갖는 p-MOS 트랜지스터들에서의 저항 감소를 위한 기법들이 개시되어 있다. 일부 실시예들에서, 이 기법들은 Si 채널 영역과 SiGe:B 대체 S/D 영역들 사이에 성장하는 하나 이상의 계면 층을 포함한다. 그러한 일부 실시예들에서, 상기 하나 이상의 계면 층은 다음을 포함할 수 있다: 붕소-도핑된 Si(Si:B)의 단일 층; SiGe:B의 단일 층 - 여기서 계면 층 내의 Ge 함유량은 결과 SiGe:B S/D 영역들 내의 Ge 함유량보다 작다 -; SiGe:B의 그레이딩된 층(graded layer) - 여기서 합금 내의 Ge 함유량은 낮은 백분율(또는 0%)에서 시작하여 더 높은 백분율로 증가된다 -; 및/또는 SiGe:B의 다수의 계단식 층 - 여기서 합금 내의 Ge 함유량은 낮은 백분율(또는 0%)에서 시작하여 더 높은 백분율로 증가된다. 설명을 용이하게 하기 위해, SiGe는 본 명세서에서 Si1 - xGex로 언급될 수 있으며, 여기서 x는 SiGe 합금 내의 Ge의 백분율을 나타내고((10 진수 형식으로) 1-x는 SiGe 합금 내의 Si의 백분율을 나타낸다(10 진수 형식으로). 예를 들어, x가 0.3이면, SiGe 합금은 30% Ge 및 70% Si를 포함하고, 또는 x가 0이면, SiGe 합금은 0% Ge 및 100% Si를 포함하고, 또는 x가 0.6이면, SiGe 합금은 60% Ge 및 50% Si를 포함하고, 또는 x가 1이면, SiGe 합금은 100% Ge 및 0% Si를 포함한다. 따라서, Si는 본 명세서에서 SiGe(x가 0인 경우의 Si1-xGex)로 언급될 수 있고 Ge는 본 명세서에서 SiGe(x가 1인 경우의 Si1-xGex)로 언급될 수 있다.
전술한 바와 같이, 일부 실시예들에서, Si 채널 영역과 SiGe:B 대체 S/D 영역들 사이의 계면 층(들)은 Si:B의 단일 층을 포함할 수 있다. 그러한 일부 실시예들에서, 단일 Si:B 계면 층은 최종 용도 또는 목표 응용에 따라 1-10nm의 두께, 더 구체적으로는 2-5nm의 두께, 또는 어떤 다른 적절한 두께를 가질 수 있다. 일부 실시예들에서, 계면 층(들)은 붕소-도핑된 실리콘 게르마늄(SiGe:B)의 단일 층을 포함할 수 있다. 그러한 일부 실시예들에서, 단일 Si:B 계면 층은 최종 용도 또는 목표 응용에 따라 1-10nm의 두께, 더 구체적으로는 2-5nm의 두께, 또는 어떤 다른 적절한 두께를 가질 수 있다. 또한, 일부 실시예들에서, 단일 계면 층 내의 Ge 함유량의 백분율은 결과 SiGe:B S/D 영역들 내의 Ge 함유량의 백분율보다 작을 수 있다. 예를 들어, 결과 SiGe:B S/D 영역들이 30% Ge를 포함한다면, 계면 층은 15% Ge로 퇴적될 수 있다. 따라서, 일부 실시예들에서, SiGe:B S/D 영역들에서의 Ge 함유량의 백분율은 계면 층(들)에서 사용되는 Ge 함유량의 백분율을 결정될 수 있으며, 이는 본 개시에 비추어 명백할 것이다. 예를 들어, 계면 층(들) 내의 Ge 함유량의 백분율은 SiGe:B S/D 영역들 내의 Ge 함유량의 백분율보다 10-25% 더 낮도록 선택될 수 있다. 본 명세서에서 사용될 때, "단일 층"은 동일한 재료의 연속 층을 지칭하고, 나노미터 범위에서(또는 원한다면 더 두꺼운) 단층으로부터 비교적 두꺼운 층까지의 범위에 걸친 임의의 두께를 가질 수 있다는 점에 유의한다. 또한, 그러한 단일 층은, 예를 들어, 실제로는 공통 재료의 전체 단일 층을 구성하는 공통 재료의 복수의 서브 층을 포함하도록 다수의 패스들 또는 에피택셜 성장 사이클들에서 퇴적될 수 있다는 점에 유의한다. 또한, 단일 층의 하나 이상의 성분은 퇴적 프로세스 동안 제1 농도에서 제2 농도로 그레이딩될 수 있다는 점에 유의한다.
본 명세서에서 사용될 때, "단일 층"은 동일한 재료의 연속 층을 지칭하고, 나노미터 범위에서(또는 원한다면 더 두꺼운) 단층으로부터 비교적 두꺼운 층까지의 범위에 걸친 임의의 두께를 가질 수 있다는 점에 유의한다. 또한, 이러한 단일 층은, 예를 들어, 실제로는 공통 재료의 전체 단일 층을 구성하는 공통 재료의 복수의 서브 층을 포함하도록 퇴적될 수 있다는 점에 유의한다. 또한, 단일 층의 하나 이상의 성분은 퇴적 프로세스 동안 제1 농도에서 제2 농도로 그레이딩될 수 있다는 점에 유의한다.
일부 실시예들에서, 계면 층(들)은 다수의 SiGe:B 층들을 포함할 수 있고, 여기서 계면 층들 내의 Ge 함유량의 백분율은 계단식으로 증가된다. 예를 들어, 그러한 실시예에서, Si 채널 영역과 각각의 SiGe:B S/D 영역들 사이에 3개의 계면 층이 존재할 수 있으며, 여기서 채널 영역에 가장 가까운 층은 제1 백분율의 Ge 함유량을 갖고, 중간 층은 제1 백분율보다 큰 제2 백분율의 Ge 함유량을 갖고, 대응하는 S/D 영역에 가장 가까운 층은 제2 백분율보다 큰(그러나 SiGe:B S/D 영역들에서의 Ge 함유량의 백분율보다는 작은) 제3 백분율의 Ge 함유량을 갖는다. 그러한 예에서, 단지 특정 예를 들자면, 제1 백분율은 0% Ge 함유량을 포함할 수 있고(즉 Si:B), 제2 백분율은 10% Ge 함유량을 포함할 수 있고, 제3 백분율은 20% Ge 함유량을 포함할 수 있다. 그러한 특정 예에서, SiGe:B S/D 영역들에서의 Ge 함유량은 30% Ge 함유량을 포함할 수 있다. 일부 실시예들에서, 계면 층(들)은 그레이딩된 층을 포함할 수 있고, 여기서 그레이딩된 층 내의 Ge 함유량의 백분율은 퇴적 동안에 증가된다. 즉, Ge 함유량의 백분율은 채널 영역 근처의 낮은 백분율 또는 0%에서 대응하는 S/D 영역 근처의 더 높은 백분율로 증가할 것이다. 그러한 일부 실시예들에서, 그레이딩된 층은 최종 용도 또는 목표 응용에 따라 2-10nm의 두께, 또는 어떤 다른 적절한 두께를 가질 수 있다.
p-MOS 트랜지스터의 SiGe:B S/D 영역들과 Si 채널 영역 사이에 (본 명세서에 다양하게 설명된) 하나 이상의 계면 층을 포함시킴으로써 많은 이점들을 성취할 수 있다. 예를 들어, 하나의 이점은 도 5a 및 5b의 예시적인 원자가 전자대들의 차이들을 통해 알 수 있다. 도 5a의 종래의 디바이스의 원자가 전자대(502)는 두 재료 사이의 밴드 구조 차이들로 인해 Si 채널 영역(506)과 SiGe S/D 영역(508) 사이의 헤테로 계면(507)에서 발생하는 원자가 전자대 오프셋을 도시한다. 이러한 헤테로 계면(507)은 온-상태 전류 동안 증가된 저항을 초래하고, 이로써 온-상태 전류 성능을 감소시키는데, 그 이유는 양의 전하를 띠는 정공들(캐리어들)(509)이 높은 저항을 갖는 열 이온 방출 장벽(504)을 넘어갈 필요가 있기 때문이다. 본 명세서에 다양하게 설명된 기법들을 사용하여 형성된 도 5b의 p-MOS 트랜지스터 디바이스는, 계면 층(들)(517)을 포함시킴으로써 형성된 개선된 원자가 전자대(512)의 결과로서, 도 5a의 디바이스와 비교하여 더 낮은 열 이온 방출 장벽(514)을 가진다. 이 개선된 원자가 전자대(512)는 온-상태 전류 동안 저항의 감소를 야기하고, 이로써 온-상태 전류 성능을 증가시킨다. 계면 층(들)(517)이 Si:B의 단일 층을 포함하는 예시적인 일 실시예에서는, 도 5a의 종래의 디바이스의 큰 헤테로 계면(507) 열 이온 방출 장벽(504)을 넘어 이동하는 것에 의존하기보다는, 캐리어들(509)이 헤테로 계면을 터널링할 수 있도록 충분한 p-타입 도펀트가 헤테로 계면을 가로질러 존재할 것이다. 계면 층(들)(517)이 SiGe:B의 그레이딩된 층 또는 SiGe:B의 계단식 층들(여기서 Ge 함유량은 각각 그레이딩된 방식 또는 계단식으로 증가됨)을 포함하는 예시적인 일 실시예에서는, 캐리어들(509)은 SiGe S/D 영역들(508)로부터 Si 채널 영역(506)으로 자유로이 또는 개선된 방식으로 유동할 수 있다. 그러한 성능 향상은 사용되는 계면 층(들)에 따라, 0.6V의 게이트 바이어스 및 드레인상의 0.05V의 바이어스를 갖는 선형 레짐(linear regime)에서 10-50%의 구동 전류의 증가를 생성하는 것으로 측정되었다; 그러나, 사용되는 특정 구성에 따라 더 높은 증가들이 달성될 수 있다.
분석시(예를 들어, 주사/투과 전자 현미경(SEM/TEM), 조성 매핑(composition mapping), 및/또는 원자 탐침 이미징/3D 단층 촬영을 사용), 하나 이상의 실시예에 따라 구성된 구조체 또는 디바이스는 본 명세서에 다양하게 설명된 하나 이상의 계면 층을 효과적으로 보여줄 것이다. 예를 들어, 계면 층(들)이 단일 Si:B 층을 포함하는 실시예들에서는, SiGe S/D 영역을 에칭 제거할 수 있고 계면 층에서의 실리콘 내의 붕소 도핑을 분석 기법들을 사용하여 측정하여 SiGe S/D 영역들의 외부에 날카로운 박스 같은 붕소 도핑 프로파일이 있는지를 결정할 수 있다. 또한, 계면 층(들)이 Ge 함유량의 백분율들이 증가하는 계단식 다중 층들 또는 그레이딩된 층을 포함하는 실시예들에서는, 낮은 농도의 Ge 또는 그레이딩된 Ge 함유량은 TEM에서 원소 맵(elemental map)을 수행하는 것에 의해 또는 게르마늄 원자들의 3D 프로파일을 보여줄 원자 탐침 이미지들을 수집하는 것에 의해 검출할 수 있다. 계면 층(들)의 검출은 또한 Si 채널 영역에 확산 꼬리가 있는지 그리고 해당 꼬리의 크기를 측정함으로써 달성될 수도 있다. 이는 에피택셜적으로 성장된 SiGe:B S/D 영역들을 포함하는 종래의 p-MOS 트랜지스터 디바이스들이 SiGe:B 퇴적 후의 열 사이클들로부터의 붕소 외확산(boron out-diffusion)을 이용하여 Si 채널 영역과 SiGe:B S/D 영역들 사이에 존재하는 헤테로 계면 장벽을 가로질러 충분한 도핑을 제공할 수 있기 때문이다. 그러나, 이러한 종래의 프로세스는 Si 채널 영역으로 들어가는 큰 확산 꼬리를 야기하여, 부정적인 단채널 효과를 초래하고(낮은 문턱 전압 및 높은 소스-드레인 간 전류 누설에 의해 지시된 바와 같이), 이로써 전체 디바이스 성능을 저하시킨다. SiGe:B S/D 영역들의 퇴적 후의 열 사이클들을 최소한으로 유지하면서 본 명세서에 다양하게 설명된 기법들을 사용하여 하나 이상의 계면 층으로 형성된 p-MOS 트랜지스터 디바이스를 형성할 수 있고, 이로써 단채널 효과를 개선하면서도(또는 적어도 단채널 효과를 손상시키지 않으면서도) 개선된 온-상태 전류를 달성할 수 있다. 따라서, 본 명세서에 설명된 기법들은 온-전류 흐름 병목 현상을 개선함으로써 매우 작은 게이트 길이에서 계속되는 트랜지스터 성능을 가능하게 할 수 있다. 이 개시에 비추어 다수의 구성들 및 변형들이 명백할 것이다.
아키텍처 및 방법론
도 1은 본 개시의 하나 이상의 실시예에 따른, 집적 회로를 형성하는 방법(100)을 도시한다. 도 2a 내지 도 2i는 다양한 실시예들에 따른, 도 1의 방법(100)을 수행할 때 형성되는 예시적인 구조체들을 도시한다. 형성된 구조체들에 비추어 명백한 바와 같이, 방법(100)은 Si 채널 영역, 에피택셜적으로 성장된 SiGe:B S/D 영역들, 및 그 사이의 하나 이상의 계면 층을 갖는 트랜지스터를 형성하기 위한 기법들을 개시한다. 도 3은 일 실시예에 따른, 다수의 계면 층들 및/또는 그레이딩된 계면 층을 포함하는, 도 2i의 구조체와 유사한 예시적인 구조체를 도시한다. 도 2a 내지 도 2i의 구조체들은, 예시의 편의상, 주로 본 명세서에서는 핀형 트랜지스터(finned transistor) 구성들(예를 들어, 트라이게이트(tri-gate) 또는 finFET)을 형성하는 것과 관련하여 도시되고 설명된다. 그러나, 이 기법들은 평면, 이중 게이트, 핀형, 및/또는 나노와이어(또는 게이트올라운드(gate-all-around) 또는 나노리본) 트랜지스터 구성들, 또는 다른 적절한 구성들을 형성하는 데 사용될 수 있으며, 이는 본 개시에 비추어 명백할 것이다. 예를 들어, 도 4a 내지 도 4c는 예시적인 결과 트랜지스터들을 도시하는데, 그 중 일부는 나노와이어 구성들을 포함하고, 이는 아래에서 더 상세히 논의될 것이다.
도 1에서 볼 수 있는 바와 같이, 방법(100)은 일 실시예에 따라, 얕은 트렌치 리세스를 수행하여 Si 기판(200)에 핀들(210)을 생성하는 단계(102)를 포함하고, 이로써 도 2a에 도시된 예시적인 결과 구조체를 형성한다. 일부 실시예들에서, 기판(200)은 다음과 같을 수 있다: Si를 포함하는 벌크 기판; 절연체 재료가 산화물 재료 또는 유전체 재료 또는 어떤 다른 전기 절연 재료인 SOI(Si on insulator) 구조체; 또는 상부층이 Si를 포함하는 어떤 다른 적절한 다층 구조체. 다음의 프로세스들: 습식 에칭, 건식 에칭, 리소그래피, 마스킹, 패터닝, 노광, 현상, 레지스트 스피닝, 애싱, 또는 임의의 다른 적절한 프로세스들 중 하나 이상과 같은 임의의 적절한 에칭 기법들을 사용하여 기판(200)으로부터 핀들(210)이 형성될 수 있다(102). 일부 경우들에서, 얕은 트렌치 리세스(102)는 원위치에서(in-situ)/에어 브레이크(air break) 없이 수행될 수 있는 반면, 다른 경우들에서는, 이 프로세스(102)는 원위치 외에서(ex-situ) 수행될 수 있다.
핀(210)들(및 그들 사이의 트렌치들)은 최종 용도 또는 목표 응용에 따라, 임의의 원하는 치수들을 갖도록 형성될 수 있다. 도 2a의 예시적인 구조체에는 4개의 핀이 도시되어 있지만, 1개의 핀, 2개의 핀, 20개의 핀, 100개의 핀, 1000개의 핀, 및 1백만 개의 핀 등과 같이 임의의 수의 핀이 원하는 대로 형성될 수 있다. 일부 경우들에서, 모든 핀들(210)(및 그들 사이의 트렌치들)은 유사한 또는 정확한 치수들을 갖도록 형성될 수 있는 반면(예를 들어, 도 2a에 도시된 바와 같이) , 다른 경우들에서는, 핀들(210)(및/또는 그들 사이의 트렌치들) 중 일부가 최종 용도 또는 목표 응용에 따라 상이한 치수들을 갖도록 형성될 수 있다. 일부 실시예들에서, 얕은 트렌치 리세스(102)는 높이 대 폭 비가 3 이상인 핀들을 생성하도록 수행될 수 있고 그러한 핀들은 예를 들어 비평면 트랜지스터 구성들에 사용될 수 있다. 일부 실시예들에서, 얕은 트렌치 리세스(102)는 높이 대 폭 비가 3 이하인 핀들을 생성하도록 수행될 수 있고 그러한 핀들은 예를 들어 평면 트랜지스터 구성들에 사용될 수 있다. 다양한 상이한 핀 기하 형상이 본 개시에 비추어 명백할 것이다.
도 1의 방법(100)은 일 실시예에 따라, 얕은 트렌치 절연(STI) 재료(220)를 퇴적하고(104) 평탄화하는 단계로 계속되어, 도 2b에 도시된 예시적인 결과 구조체를 형성한다. STI 재료(220)의 퇴적(104)은 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 스핀-온 프로세싱, 및/또는 임의의 다른 적절한 프로세스와 같은 임의의 적절한 기법들을 사용하여 수행될 수 있다. 일부 경우들에서, 퇴적될 기판(200) 및 핀들(210)의 표면은 STI 재료(220)의 퇴적 이전에 처리(예를 들어, 화학적 처리, 열처리 등)될 수 있다. STI 재료(220)는 하나 이상의 유전체 또는 산화물 재료(예를 들어, 이산화 실리콘)과 같은 임의의 적절한 절연 재료를 포함할 수 있다.
도 1의 방법(100)은 일 실시예에 따라, 옵션으로 STI 재료(220)를 리세스(106)하여 결과 핀 아키텍처에 대해 원하는 핀 높이를 획득하는 단계로 계속되고, 이로써 도 2c에 도시된 예시적인 결과 구조체를 형성한다. STI 재료(220)의 리세스(106)는 하나 이상의 습식 및/또는 건식 에칭 프로세스, 또는 임의의 다른 적절한 프로세스들과 같은 임의의 적절한 기법을 사용하여 수행될 수 있다. 일부 경우들에서, 리세스(106)는 원위치에서/에어 브레이크 없이 수행될 수 있는 반면, 다른 경우들에서는, 리세스(106)는 원위치 외에서 수행될 수 있다. 일부 실시예들에서는, 결과의 원하는 트랜지스터 아키텍처가 예를 들어 평면인 경우와 같이 리세스(106)가 생략될 수 있다. 따라서, 리세스(106)는 옵션이다. 일부 실시예들에서, 결과의 원하는 트랜지스터 아키텍처가 비평면(예를 들어, 핀형 또는 나노와이어/나노리본 아키텍처)인 경우 리세스(106)가 수행될 수 있다. 도 1의 방법(100)은 일 실시예에 따라, 웰 도핑 프로세싱을 수행하는 단계(108)로 계속된다. 웰 도핑(108)은 최종 용도 또는 목표 응용에 따라 임의의 표준 기법들을 사용하여 수행될 수 있다. 예를 들어, p-MOS 트랜지스터들을 형성하는 경우, 나중에 p-MOS 채널 영역으로 사용될 Si 핀(210)의 부분을 적어도 도핑하기 위해 n-타입 도펀트가 사용될 수 있다. 예시적인 n-타입 도펀트들은 단지 몇 가지 예를 들자면 인(P) 및 비소(As)를 포함한다. 웰 도핑(108)은 사용되는 기법들에 따라 방법(100)에서 더 일찍 수행될 수 있다는 점에 유의한다.
도 1의 방법(100)은 일 실시예에 따라, 게이트(230) 프로세싱을 수행하는 단계(110)로 계속되어 도 2d에 도시된 예시적인 결과 구조체를 형성한다. 게이트 스택(230)은 임의의 표준 기법들을 사용하여 형성될 수 있다. 예를 들어, 게이트 스택(230)은 도 2e에 도시된 게이트 전극(232) 및 게이트 전극(232) 바로 아래에 형성된 게이트 유전체(예시의 편의상 도시되지 않음)를 포함할 수 있다. 게이트 유전체 및 게이트 전극(232)은 임의의 적절한 기법을 사용하여 형성될 수 있고 그 층들은 임의의 적절한 재료들로 형성될 수 있다. 게이트 유전체는, 예를 들어, SiO2 또는 하이-k 게이트 유전체 재료들과 같은 임의의 적절한 산화물일 수 있다. 하이-k 게이트 유전체 재료들의 예로는, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티탄 산화물, 바륨 스트론튬 티탄 산화물, 바륨 티탄 산화물, 스트론튬 티탄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염을 포함한다. 일부 실시예들에서, 하이-k 재료가 사용될 때 그 품질을 개선하기 위해 게이트 유전체 층에 대해 어닐링 프로세스가 수행될 수 있다. 일반적으로, 게이트 유전체의 두께는 소스 및 드레인 콘택으로부터 게이트 전극을 전기적으로 절연하기에 충분해야 한다. 또한, 게이트 전극(232)은 폴리실리콘, 실리콘 질화물, 실리콘 카바이드, 또는 예를 들어 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 구리(Cu), 티탄 질화물(TiN), 또는 탄탈 질화물(TaN)과 같은 다양한 적절한 금속들 또는 금속 합금들과 같은 광범위의 재료들을 포함할 수 있다.
일부 실시예들에서, 게이트 스택(230)은 대체 금속 게이트(RMG) 프로세스 중에 형성될 수 있으며, 그러한 프로세스는 임의의 적절한 퇴적 기법(예를 들어, CVD, PVD 등)을 포함할 수 있다. 그러한 프로세스는 더미 게이트 산화물 퇴적, 더미 게이트 전극(예를 들어, 폴리-Si) 퇴적, 및 패터닝 하드마스크 퇴적을 포함할 수 있다. 추가 프로세싱은 더미 게이트들을 패터닝하고 스페이서(234) 재료를 퇴적/에칭하는 것을 포함할 수 있다. 추가 프로세싱은 또한 최종 용도 또는 목표 응용에 따라 팁 도핑을 포함할 수 있다. 그러한 프로세스들에 이어서, 방법은 절연체 퇴적, 평탄화, 및 그 후 더미 게이트 전극 및 게이트 산화물을 제거하여 트랜지스터들의 채널 영역을 노출시키는 것으로 계속될 수 있다. 채널 영역의 개방에 이어서, 더미 게이트 산화물 및 전극은, 예를 들어, 하이-k 유전체 및 대체 금속 게이트로 각각 대체될 수 있다. 도 2e의 예시적인 구조체에서 볼 수 있는 바와 같이, 스페이서들(234)은 표준 기법들을 사용하여 형성되었다. 스페이서들(234)은, 예를 들어, 후속 프로세싱 동안 게이트 스택(예를 들어 게이트 전극(232) 및/또는 게이트 유전체)을 보호하기 위해 형성될 수 있다. 또한 도 2e의 예시적인 구조체는 표준 기법들을 사용하여 형성된 하드 마스크(236)를 포함한다는 점에 유의한다. 하드 마스크(236)는, 예를 들어, 후속 프로세싱 동안 게이트 스택(예를 들어 게이트 전극(232) 및/또는 게이트 유전체)을 보호하기 위해 형성될 수 있다.
게이트 스택은 후속하여 형성되는 트랜지스터들의 소스 및 드레인 영역들뿐만 아니라 채널 영역들을 한정하는데, 여기서 채널 영역은 게이트 스택 아래에 있고 소스/드레인(S/D) 영역들은 채널 영역의 양측에 위치한다. 예를 들어, 도 2d의 게이트 스택(230) 아래의 핀들(210)의 부분은 트랜지스터 채널 영역들을 위해 사용될 수 있고 게이트 스택(230)의 양측의 핀들(212 및 214)의 부분은 트랜지스터 S/D 영역들을 위해 사용될 수 있다. 결과의 구성에 기초하여, 212는 소스 영역 또는 드레인 영역 중 어느 하나의 영역을 위해 사용될 수 있고, 214는 다른 하나의 영역을 위해 사용될 수 있다는 점에 유의한다. 따라서, 일단 게이트 스택이 제조되면, S/D 영역들(212 및 214)이 처리될 수 있다.
도 1의 방법(100)은 일 실시예에 따라, S/D 영역들(212 및 214)을 에칭하는 단계(112)로 계속되어 도 2f의 결과의 예시적인 구조체를 형성한다. 도 2f의 예시적인 구조체에서 볼 수 있는 바와 같이, S/D 영역들(212 및 214)은 트렌치들(213 및 215)을 각각 형성하도록 리소그래피로 패터닝 및 에칭되었다. 에칭(112)은 하나 이상의 습식 및/또는 건식 에칭 프로세스, 또는 임의의 다른 적절한 프로세스들과 같은 임의의 적절한 기법들을 사용하여 수행될 수 있다. 일부 경우들에서, 에칭(112)은 원위치에서/에어 브레이크 없이 수행될 수 있는 반면, 다른 경우들에서는, 에칭(112)은 원위치 외에서 수행될 수 있다. 이 예시적인 실시예에서는, 트렌치들(213 및 215)를 형성하기 위해 핀 영역들(212 및 214)이 에칭되었다는 점에 유의한다. 그러나, (예를 들어, 리세스(106)가 수행되지 않는) 평면 트랜지스터 구성들을 위해 형성된 구조체들에서는, 트렌치들을 형성하기 위해 소스/드레인 영역 확산 영역들이 대신 에칭되어(112) 제거된다.
도 1의 방법(100)은 일 실시예에 따라, S/D 트렌치들(213 및 215) 내에 하나 이상의 계면 층(240)을 퇴적하는 단계(114)로 계속되어, 도 2g의 결과의 예시적인 구조체를 형성한다. 도 1의 방법(100)은 일 실시예에 따라, S/D 영역들 내의 계면 층(들)(240)상에 붕소-도핑된 실리콘 게르마늄(SiGe:B)(252 및 254)을 퇴적하는 단계(116)로 계속되어, 도 2h의 결과의 예시적인 구조체를 형성한다. 도 2i는 일 실시예에 따른, 단일 계면 층(240)을 도시하기 위해 도 2h의 평면 A-A에 관한 단면도(260)를 도시한다. 도 3은 일 실시예에 따른, 다수의 계면 층들 및/또는 그레이딩된 계면 층(340)을 도시하기 위해 도 2h의 평면 A-A에 관한 단면도(360)를 도시한다. 이해될 수 있는 바와 같이, 층(들)(240)은 계면 층(들)으로 지칭되는데, 그 이유는 하나 이상의 층(240)은 Si 채널 영역(256) 및 SiGe:B S/D 영역들(252 및 254)의 계면에 위치하기 때문이다(예를 들어, 도 2i에서 볼 수 있는 바와 같이). 퇴적들(114 및 116)은 최종 용도 또는 목표 응용에 따라, 본 명세서에 설명된 임의의 퇴적 프로세스(예를 들어, CVD, RTCVD, ALD 등), 또는 임의의 다른 적절한 퇴적 또는 성장 프로세스들을 포함할 수 있다. 아래에 더 상세히 설명되는 바와 같이, 퇴적(114)은 단일 계면 층, 다수의 계면 층들, 및/또는 그레이딩된 계면 층(여기서 퇴적되는 하나 이상의 재료는 퇴적 프로세스 동안 증가 또는 감소됨)을 퇴적하는 것을 포함할 수 있다. 일부 경우들에서, 그레이딩된 층 및 다수의 계단식 층들은 시각적으로 유사할 수 있다. 그러나, 일부 경우들에서, 그레이딩된 층을 통해 이루어지는 조정들은, 예를 들어, 계단식 층들에서보다 더 점진적일 수 있다.
일부 실시예들에서, 계면 층(들)은 붕소-도핑된 실리콘(Si:B)의 단일 층을 포함할 수 있다. 예를 들어, 도 2g 내지 도 2i의 계면 층(240)은 Si:B의 단일 층을 포함할 수 있다. 그러한 일부 실시예들에서, 단일 Si:B 계면 층은 최종 용도 또는 목표 응용에 따라 1-10nm의 두께, 더 구체적으로는 2-5nm의 두께, 또는 어떤 다른 적절한 두께를 가질 수 있다. Si:B 계면 층에서의 붕소 도핑의 양은 대략 1.0E20의 도핑 레벨 또는 어떤 다른 적절한 양과 같이, 최종 결과 또는 목표 응용에 기초하여 원하는 대로 선택될 수 있다. Si:B 계면 층은 SiGe:B S/D 영역들에서의 도핑의 양과 비교하여 더 많은, 더 적은, 또는 동등한 양의 붕소 도핑을 포함할 수 있다는 점에 유의한다. 그러한 단일 Si:B 계면 층을 제조하는 데 사용되는 조건의 특정 예는 CVD 반응기에서 예를 들어 20 Torr의 압력 및 700-750℃의 온도에서 디클로로실란 및/또는 실란, 디보란, 염산, 및 수소 캐리어 가스를 사용하는 선택적인 퇴적 프로세스를 포함하고 그 결과 2E20 원자/cm3 또는 그 근처의 붕소 농도를 가진 층이 생성된다.
일부 실시예들에서, 계면 층(들)은 붕소-도핑된 실리콘 게르마늄(SiGe:B)의 단일 층을 포함할 수 있다. 예를 들어, 도 2g 내지 도 2i의 계면 층(240)은 SiGe:B의 단일 층을 포함할 수 있다. 그러한 일부 실시예들에서, 단일 SiGe:B 계면 층은 최종 용도 또는 목표 응용에 따라 1-10nm의 두께, 더 구체적으로는 2-5nm의 두께, 또는 어떤 다른 적절한 두께를 가질 수 있다. 또한, 그러한 일부 실시예들에서, 계면 층에서의 Ge 함유량은 결과 SiGe:B S/D 영역들(도 2h 및 도 2i의 S/D 영역들(252 및 254))에서의 Ge 함유량보다 작을 수 있다. 예시적인 일 실시예에서, 계면 층에서의 Ge 함유량은 S/D 영역들에서의 Ge 함유량보다 5-30%, 예를 들어 15-20% 더 낮을 수 있다. 예를 들어, 결과 SiGe:B S/D 영역들이 30% Ge를 포함한다면(Si1 -xGex:B, 여기서 x는 0.3임), SiGe:B 계면 층은 15% Ge를 포함할 수 있다(Si1-xGex:B, 여기서 x는 0.15임). SiGe:B 계면 층에서의 붕소 도핑의 양은 최종 결과 또는 목표 응용에 기초하여 원하는 대로 선택될 수 있다. SiGe:B 계면 층은 SiGe:B S/D 영역들에서의 도핑의 양과 비교하여 더 많은, 더 적은, 또는 동등한 양의 붕소 도핑을 포함할 수 있다는 점에 유의한다. 그러한 단일 SiGe:B 계면 층을 제조하는 데 사용되는 조건의 특정 예는 CVD 반응기에서 예를 들어 20 Torr의 압력 및 700℃의 온도에서 디클로로실란 및/또는 실란, 디보란, 염산, 및 수소 캐리어 가스를 사용하는 선택적인 퇴적 프로세스를 포함하고 그 결과 2E20 원자/cm3 또는 그 근처의 붕소 농도를 가진 층이 생성된다.
일부 실시예들에서, 계면 층(들)(240)은 증가하는 백분율의 Ge를 갖는 그레이딩된 층 및/또는 다수의 층들을 포함한다. 예를 들어, 도 3의 계면 층(340)은 Ge 백분율이 섹션(342)에서 섹션(344)으로 섹션(346)으로 감소하는 SiGe:B의 단일 그레이딩된 층을 포함할 수 있다. 또 다른 예에서, 도 3의 계면 층(340)은 Ge 백분율이 층(342)에서 층(344)으로 층(346)으로 증가하는 SiGe:B의 다수의 층들을 포함할 수 있다. 또 다른 예에서, 도 3의 계면 층(340)은 Si:B 또는 SiGe:B의 단일 층(342) 및 섹션들(344 및 346)을 포함하는 SiGe:B의 그레이딩된 층을 포함할 수 있고, 여기서 Ge 백분율은 섹션(344)에서 섹션(346)으로 증가한다. 층들 또는 그레이딩된 섹션들의 두께, Ge 함유량, 및 붕소-도핑은 최종 용도 또는 목표 응용에 따라 원하는 대로 선택될 수 있다는 점에 유의한다. 예를 들어, Ge 함유량은 2-10nm의 범위에 걸쳐 0%에서 30%까지 증가될 수 있다. 그러한 예에서, 증가는 예를 들어, 층(342)은 0% Ge 함유량을 포함하고(예를 들어, Si:B 또는 Si1 - xGex:B, 여기서 x는 0), 층(344)은 15% Ge 함유량을 포함하고(Si1 - xGex:B, 여기서 x는 0.15), 층(346)은 30% Ge 함유량을 포함하는(Si1 - xGex:B, 여기서 x는 0.3) 식으로 다수의 층들에서 계단식으로 될 수 있다. 또 다른 예에서, 섹션(342)은 0-10% Ge 함유량을 포함하고, 섹션(344)은 10-20% Ge 함유량을 포함하고, 섹션(346)은 20-30% Ge 함유량을 포함하는 식으로, 상이한 섹션들에 걸쳐 그레이딩될 수 있다. 일부 실시예들에서, 하나의 계면 층에서의 Ge 함유량의 백분율은 또 다른 계면 층에서의 Ge 함유량의 백분율에 기초하여 결정될 수 있다. 예를 들어, 도 3의 경우, 대응하는 S/D 영역(252 또는 254)에 가장 가까운 계면 층(346)은 채널 영역(256)에 가장 가까운 계면 층(342)에서의 Ge 함유량보다 5, 10, 15, 20 또는 25% 또는 어떤 다른 적절한 백분율만큼 더 높을 수 있다. 일부 실시예들에서, 계면 층(들)의 Ge 함유량은 SiGe:B S/D 영역들의 Ge 함유량에 기초할 수 있다. 예를 들어, 계면 층(들)은 낮은 Ge 함유량(예를 들어, 0, 5, 10 또는 15%)에서 SiGe:B S/D 영역들에서의 Ge 함유량(예를 들어, 30, 35, 40, 또는 50%)까지 또는 SiGe:B S/D 영역들에서의 Ge 함유량의 백분율보다 5, 10, 15, 또는 20%, 또는 어떤 다른 적절한 백분율만큼 더 낮은 백분율의 Ge 함유량까지 그레이딩하는 Ge 함유량을 포함할 수 있다.
일부 실시예들에서, 퇴적(114)은 도 2i 및 3에서 볼 수 있는 바와 같이 실질적으로 등각 성장 패턴을 포함할 수 있다. 실질적으로 등각은 채널 영역(256)과 S/D 영역들(252/254) 사이에 있는 계면 층의 부분(예를 들어, 도 2i의 층(240)의 수직 부분, 도 3의 층들(342, 344, 346)의 수직 부분)의 두께가 S/D 영역들과 기판(200) 사이에 있는 계면 층의 부분의 두께(예를 들어, 도 2i의 층(240)의 수평 부분, 도 3의 층들(342, 344, 346)의 수평 부분)의 두께와 실질적으로 동일한(예를 들어, 1 또는 2nm 허용오차 내에서) 것을 포함할 수 있다. 다수의 계면 층들을 포함하는 실시예들에서, 층들은 실질적으로 동일한 또는 변화하는 두께들을 가질 수 있다는 점에 유의한다. 또한 그레이딩된 계면 층을 포함하는 실시예들에서, Ge 함유량 그레이딩의 백분율은 층의 전체에 걸쳐 일관될 수도 있고 그렇지 않을 수도 있다는 점에 유의한다. 또한, 일부 경우들에서, 다수의 계면 층들은 어느 정도의 Ge 함유량 그레이딩을 포함할 수 있고, 그레이딩된 계면 층은 상이한 층들인 것처럼 보일 수 있는 어느 정도의 계단식 Ge 함유량 섹션들을 포함할 수 있다는 점에 유의한다. 즉, 계면 층(들)의 전체에 걸친 Ge 함유량의 백분율의 변화는 점진적이거나, 계단식이거나, 또는 이들의 어떤 조합일 수 있다. 또한 계면 층(들)으로부터 S/D 영역들로의 Ge 함유량의 백분율의 변화는 점진적이거나, 계단식이거나, 또는 이들의 어떤 조합일 수 있다는 점에 유의한다. 붕소-도핑된 계면 층들이 하나 이상의 어닐링 프로세스 동안 열처리에 노출되는 일부 실시예들에서, 붕소는 주변 층들로 확산될 수 있다. 따라서, 계면 영역은 반도체 디바이스(들)의 형성을 완료하는 데 사용된 열 이력에 따라 원래 퇴적된 것보다 더 좁거나 더 넓은 영역을 차지할 수 있다.
도 1의 방법(100)은 하나 이상의 트랜지스터의 형성을 완료하는 단계(118)로 계속된다. 완료(118)는 절연체 재료로 캡슐화, 대체 금속 게이트(RMG) 프로세싱, 콘택 형성, 및/또는 백-엔드 프로세싱과 같은 다양한 프로세스들을 포함할 수 있다. 예를 들어, S/D 영역들에, 예를 들어, 실리사이드화(silicidation) 프로세스(일반적으로, 콘택 금속의 퇴적 및 후속 어닐링)을 사용하여 콘택들이 형성될 수 있다. 예시적인 소스 드레인 콘택 재료들로는, 예를 들어, 텅스텐, 티탄, 은, 금, 알루미늄, 및 이들의 합금들을 포함한다. 일부 실시예들에서, 채널 영역은 나노와이어/나노리본 구성을 갖는 트랜지스터들에 대해 채널 영역에 하나 이상의 나노와이어/나노리본을 형성하는 것과 같이, 적절한 트랜지스터 구성으로 형성될 수 있다. 도 2a 내지 도 2i 및 3의 구조체들은 핀형 비평면 구성을 갖는 것으로 도시되어 있지만, 도 1의 방법(100)은 평면 구성을 갖는 트랜지스터들을 형성하는 데 사용될 수도 있다는 점을 상기하자. 특정 채널 구성들(예를 들어, 평면, 핀형, 또는 나노와이어/나노리본)은 최종 용도 또는 목표 응용 또는 원하는 성능 기준과 같은 인자들에 기초하여 선택될 수 있다. 방법(100)의 프로세스들(102-118)은 설명의 편의상 도 1에는 특정 순서로 도시되어 있다는 점에 유의한다. 그러나, 프로세스들(102-118) 중 하나 이상은 상이한 순서로 수행될 수 있거나 전혀 수행되지 않을 수 있다. 예를 들어, 박스(106)는 결과의 원하는 트랜지스터 아키텍처가 평면인 경우에는 수행되지 않을 수 있는 옵션의 프로세스이다. 또 다른 예시적인 변형에서, 박스(108)는 사용되는 웰 도핑 기법들에 따라 방법(100)에서 더 일찍 수행될 수 있다. 또 다른 예시적인 변형에서, 게이트 프로세싱(110)의 부분은 방법(100)에서 나중에, 예를 들어 대체 금속 게이트(RMG) 프로세스 동안에 수행될 수 있다. 본 개시에 비추어 방법(100)에 대한 다수의 변형들이 명백할 것이다.
도 4a는 일 실시예에 따른, 핀형 구성들을 갖는 2개의 트랜지스터 구조체를 포함하는 예시적인 집적 회로를 도시한다. 도 4b는 일 실시예에 따른, 나노와이어 구성들을 갖는 2개의 트랜지스터 구조체를 포함하는 예시적인 집적 회로를 도시한다. 도 4c는 일 실시예에 따른, 하나는 핀형 구성을 갖고 하나는 나노와이어 구성을 갖는 2개의 트랜지스터 구조체를 포함하는 예시적인 집적 회로를 도시한다. 도 4a 내지 도 4c의 구조체들은 논의의 편의상, 채널 영역들을 더 잘 예시하기 위해 2개의 핀형 영역만이 도시된 것을 제외하고는 도 2h의 구조체와 유사하다. 도 4a의 예시적인 구조체에서 볼 수 있는 바와 같이, 원래 핀형 구성이 채널 영역들(402)에서 유지되었다. 그러나, 도 4a의 구조체는 또한 대체 게이트 프로세스(예를 들어, RMG 프로세스) 동안 채널 영역을 핀형 구조체로 대체함으로써 달성될 수도 있다. 트라이게이트 및 fin-FET 구성이라고도 지칭되는 그러한 핀형 구성들에서는, 이 분야에서 알려진 바와 같이 3개의 유효 게이트 - 양 측면에 2개 및 상단에 1개 - 가 있다. 도 4a의 예시적인 구조체에서 또한 볼 수 있는 바와 같이, 계면 영역(240)은 채널 영역(402)과 S/D 영역(252) 사이에 위치한다. 이 예시적인 실시예에서, 계면 영역(240)(본 명세서에 다양하게 설명된 하나 이상의 계면 층을 포함함)은 또한 채널 영역(402)과 S/D 영역(254) 사이에도 위치한다; 그러나, 계면 영역(240)은 예시의 편의상 채널 영역(402)의 다른 하나의 측면에는 도시되어 있지 않는다는 점에 유의한다.
도 4b의 예시적인 구조체에서 볼 수 있는 바와 같이, 채널 영역은 2개의 나노와이어 또는 나노리본(404)으로 형성되었다. 나노와이어 트랜지스터(때로는 게이트올어라운드 또는 나노리본 트랜지스터라고 지칭됨)는 핀 기반 트랜지스터와 유사하게 구성되지만, 게이트가 3개의 측면에 있는(따라서 3개의 유효 게이트가 있는) 핀형 채널 영역 대신에, 하나 이상의 나노와이어가 사용되고 게이트 재료는 일반적으로 모든 측면들에서 각각의 나노와이어를 둘러싼다. 특정 설계에 따라, 일부 나노와이어 트랜지스터들은, 예를 들어, 4개의 유효 게이트를 갖는다. 도 4b의 예시적인 구조체에서 볼 수 있는 바와 같이, 트랜지스터들은 각각 2개의 나노와이어(404)를 갖지만, 다른 실시예들은 임의의 수의 나노와이어를 가질 수 있다. 나노와이어들(404)은, 예를 들어, 더미 게이트가 제거된 후, 대체 게이트 프로세스(예를 들어, RMG 프로세스) 동안 채널 영역들이 노출된 동안 형성되었을 수 있다. 도 4b의 예시적인 구조체에서 또한 볼 수 있는 바와 같이, 계면 영역(240)은 채널 영역(404)과 S/D 영역(252) 사이에 위치한다. 이 예시적인 실시예에서, 계면 영역(240)(본 명세서에 다양하게 설명된 하나 이상의 계면 층을 포함함)은 또한 채널 영역(404)과 S/D 영역(254) 사이에도 위치한다; 그러나, 계면 영역(240)은 예시의 편의상 채널 영역(404)의 다른 하나의 측면에는 도시되어 있지 않는다는 점에 유의한다. 도 4a 및 도 4b의 구조체는 각 구조체마다 동일한 트랜지스터 구성들을 도시하지만, 채널 영역들은 변할 수 있다. 예를 들어, 도 4c의 구조체는 하나는 핀형 구성(402)를 갖고 다른 하나는 나노와이어 구성(404)을 갖는 2개의 트랜지스터 구조체를 포함하는 예시적인 집적 회로를 도시한다. 본 개시에 비추어 다수의 변형들 및 구성들이 명백할 것이다.
도 5a는 종래의 p-MOS 트랜지스터 디바이스의 밴드 다이어그램 개략도를 도시한다. 도 5b는 본 개시의 일 실시예에 따라 형성된 p-MOS 트랜지스터 디바이스의 밴드 다이어그램 개략도를 도시한다. 두 디바이스 모두는 Si 채널 영역(506)(예를 들어, n-타입 도핑된 Si 채널 영역) 및 SiGe S/D 영역(508)(예를 들어, 붕소-도핑된 SiGe S/D 영역들)을 포함한다는 점에 유의한다. 도 5a의 종래의 디바이스와 본 명세서에 다양하게 설명된 기법들을 사용하여 형성된 도 5b의 디바이스 간의 차이점은 도 5b의 디바이스는 많은 이점들을 제공하는 하나 이상의 계면 층(517)을 (Si 채널 영역(506)과 SiGe S/D 영역들(508) 사이에) 제공한다는 점이다. 예를 들어, 하나의 이점은 상이한 디바이스들에 의해 생성된 예시적인 원자가 전자대들을 통해 알 수 있다. 도 5a의 종래의 디바이스의 원자가 전자대(502)는 두 재료 사이의 밴드 구조 차이들로 인해 Si 채널 영역(506)과 SiGe S/D 영역(508) 사이의 헤테로 계면(507)에서 발생하는 원자가 전자대 오프셋을 도시한다. 이러한 헤테로 계면(507)은 온-상태 전류 동안 증가된 저항을 초래하고, 이로써 온-상태 전류 성능을 감소시키는데, 그 이유는 양의 전하를 띠는 정공들(캐리어들)(509)이 높은 저항을 갖는 열 이온 방출 장벽(504)을 넘어갈 필요가 있기 때문이다. 본 명세서에 다양하게 설명된 기법들을 사용하여 형성된 도 5b의 p-MOS 트랜지스터 디바이스는, 계면 층(들)(517)을 포함시킴으로써 형성된 개선된 원자가 전자대(512)의 결과로서, 도 5a의 디바이스와 비교하여 더 낮은 열 이온 방출 장벽(514)을 가진다. 이 개선된 원자가 전자대(512)는 온-상태 전류 동안 저항의 감소를 야기하고, 이로써 온-상태 전류 성능을 증가시킨다. 본 명세서에 다양하게 설명된 하나 이상의 계면 층(517)을 퇴적함으로써 저항 감소 및 성능 개선이 달성된다.
계면 층(들)(517)이 Si:B의 단일 층을 포함하는 예시적인 일 실시예에서는, 도 5a의 종래의 디바이스의 큰 헤테로 계면(507) 열 이온 방출 장벽(504)을 넘어 이동하는 것에 의존하기보다는, 캐리어들(509)이 헤테로 계면을 터널링할 수 있도록 충분한 p-타입 도펀트가 헤테로 계면을 가로질러 존재할 것이다. 계면 층(들)(517)이 SiGe:B의 그레이딩된 층 또는 SiGe:B의 계단식 층들을 포함하는 예시적인 실시예에서는, 캐리어들(509)은 SiGe S/D 영역들(508)로부터 Si 채널 영역(506)으로 자유로이 또는 개선된 방식으로 유동할 수 있다. 그러한 성능 향상은 사용되는 계면 층(들)에 따라, 0.6V의 게이트 바이어스 및 드레인상의 0.05V의 바이어스를 갖는 선형 레짐(linear regime)에서 10-50%의 구동 전류의 증가를 생성하는 것으로 측정되었다. 그러한 성능 향상은 2-3nm의 계면 층 폭으로 달성되었다; 그러나, 사용되는 특정 구성에 따라 더 높은 증가들이 달성될 수 있다. 예를 들어, 에피택셜적으로 성장된 SiGe:B S/D 영역들을 포함하는 종래의 p-MOS 트랜지스터 디바이스들이 SiGe:B 퇴적 후의 열 사이클들로부터의 붕소 외확산(boron out-diffusion)을 이용하여 헤테로 계면(507) 장벽을 가로질러 충분한 도핑을 제공할 수 있다. 그러나, 이러한 프로세스는 Si 채널 영역으로 들어가는 큰 확산 꼬리를 야기하여, 부정적인 단채널 효과를 초래하고, 이로써 전체 디바이스 성능을 저하시킨다. SiGe:B S/D 영역들의 퇴적 후의 열 사이클들을 최소한으로 유지하면서 본 명세서에 다양하게 설명된 기법들을 사용하여 하나 이상의 계면 층으로 형성된 p-MOS 트랜지스터 디바이스를 형성할 수 있고, 이로써 단채널 효과를 개선하면서도(또는 적어도 단채널 효과를 손상시키지 않으면서도) 개선된 온-상태 전류를 달성할 수 있다. 따라서, 본 명세서에 설명된 기법들은 온-전류 흐름 병목 현상을 개선함으로써 매우 작은 게이트 길이에서 계속되는 트랜지스터 성능을 가능하게 할 수 있다. 본 개시에 비추어 다수의 다른 이점들이 명백할 것이다.
예시적인 시스템
도 6은 본 개시의 다양한 실시예들에 따른, 본 명세서에 개시된 기법들을 사용하여 형성된 집적 회로 구조체들 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 도시한다. 볼 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만, 이들로 한정되지 않는, 다수의 컴포넌트들을 포함할 수 있으며, 그 각각은 마더보드(1002)에 물리적으로 그리고 전기적으로 결합될 수 있거나, 다른 방식으로 그 안에 통합될 수 있다. 알 수 있는 바와 같이, 마더보드(1002)는, 예를 들어, 메인 보드, 메인 보드상에 장착된 도터보드, 또는 시스템(1000)의 유일한 보드, 등을 막론하고, 임의의 인쇄 회로 보드일 수 있다.
그 응용들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 그리고 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트들로는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예를 들어 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함할 수 있지만, 이들로 한정되지 않는다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 컴포넌트는 예시적인 실시예에 따라 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조체 또는 트랜지스터 디바이스를 포함할 수 있다. 일부 실시예들에서, 다수의 기능들이 하나 이상의 칩 내에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 또는 다른 방식으로 프로세서(1004) 내에 통합될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 어떠한 와이어도 포함하지 않을 수도 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들 포함하지만, 이들로 한정되지는 않는, 다수의 무선 표준들 및 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE , Ev-DO 및 기타 등등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본 명세서에 다양하게 설명된 바와 같이, 개시된 기법들을 이용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 그러한 일부 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에 다양하게 설명된 바와 같은 개시된 기법들을 이용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 포함한다. 본 개시에 비추어 이해되는 바와 같이, 다중 표준 무선 성능이 프로세서(1004) 내에 직접 통합될 수 있다는 점에 유의한다(예를 들어, 별개의 통신 칩들을 갖기보다는, 임의의 칩들(1006)의 기능이 프로세서(1004) 내에 통합되는 경우). 또한, 프로세서(1004)가 그러한 무선 성능을 갖는 칩 셋일 수 있다는 점에 유의한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋이 그것에 통합된 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나, 본 명세서에 다양하게 설명된 바와 같이, 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조체 또는 트랜지스터 디바이스를 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가의 예시적인 실시예들
다음의 예들은 추가 실시예들에 관한 것이며, 이러한 추가 실시예들로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은 트랜지스터로서, Si 기판의 부분으로부터 형성된 채널 영역; 붕소-도핑된 실리콘 게르마늄(SiGe:B) 소스/드레인(S/D) 영역들 - 상기 S/D 영역들에서의 Ge 함유량의 백분율은 제1 값이고 0보다 큼 -; 및 상기 채널 영역과 SiGe:B S/D 영역들 사이의 하나 이상의 계면 층을 포함하고, 상기 하나 이상의 계면 층은 SiGe:B를 포함하고 상기 하나 이상의 계면 층에서의 Ge 함유량의 백분율은 상기 제1 값보다는 작고 0 이상인 제2 값이다.
예 2는 예 1의 주제를 포함하며, 상기 하나 이상의 계면 층은 붕소-도핑된 실리콘(Si:B)의 단일 층을 포함한다.
예 3은 예 2의 주제를 포함하며, 상기 Si:B의 단일 층은 상기 채널 영역과 대응하는 S/D 영역 사이에 2 내지 5nm의 두께를 갖는다.
예 4는 예 1의 주제를 포함하며, 상기 하나 이상의 계면 층은 SiGe:B의 그레이딩된 층을 포함하고, 상기 그레이딩된 층에서의 Ge 함유량의 백분율이 상기 채널 영역에 가장 가까운 부분으로부터 대응하는 S/D 영역에 가장 가까운 부분까지 증가하게 된다.
예 5는 예 4의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0% Ge로부터 상기 제1 값의 Ge 함유량까지 증가한다.
예 6은 예 4의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0% Ge로부터 상기 제1 값보다 적어도 10% 작은 백분율의 Ge 함유량까지 증가한다.
예 7은 예 4의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0보다 큰 백분율로부터 상기 제1 값의 Ge 함유량까지 증가한다.
예 8은 예 4의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0보다 큰 백분율로부터 상기 제1 값보다 적어도 10% 작은 백분율의 Ge 함유량까지 증가한다.
예 9는 예 4 내지 예 8 중 어느 하나의 주제를 포함하며, 상기 그레이딩된 층은 상기 채널 영역과 대응하는 S/D 영역 사이에 2 내지 10nm의 두께를 갖는다.
예 10은 예 1의 주제를 포함하며, 상기 하나 이상의 계면 층은, Ge 함유량의 백분율이 상기 채널 영역에 가장 가까운 층으로부터 대응하는 S/D 영역에 가장 가까운 층까지 증가하는, 복수의 SiGe:B 층을 포함한다.
예 11은 예 10의 주제를 포함하며, 상기 채널 영역에 가장 가까운 층에서의 Ge 함유량의 백분율은 0 내지 15%이다.
예 12는 예 10 및 예 11 중 어느 하나의 주제를 포함하며, 대응하는 S/D 영역에 가장 가까운 층에서의 Ge 함유량의 백분율은 상기 채널 영역에 가장 가까운 층에서의 Ge 함유량의 백분율보다 적어도 10% 크다.
예 13은 예 1 내지 예 12 중 어느 하나의 주제를 포함하며, 상기 하나 이상의 계면 층은 실질적으로 등각 성장 패턴을 가져, 상기 채널 영역과 대응하는 S/D 영역 사이의 하나 이상의 계면 층의 부분의 두께가 상기 기판과 대응하는 S/D 영역 사이의 상기 하나 이상의 계면 층의 부분의 두께와 실질적으로 동일하게 된다.
예 14는 예 13의 주제를 포함하며, 실질적으로 동일한 것은 두께가 1nm 이내인 것으로 이루어진다.
예 15는 예 1 내지 예 14 중 어느 하나의 주제를 포함하며, 상기 트랜지스터의 기하 형상은 전계 효과 트랜지스터(FET), 금속 산화물 반도체 FET(MOSFET), 터널-FET(TFET), 평면 구성, 핀형(finned) 구성, fin-FET 구성, 트라이게이트(tri-gate) 구성, 나노와이어 구성, 및 나노리본 구성 중 적어도 하나를 포함한다.
예 16은 예 1 내지 예 15 중 어느 하나의 주제를 포함하는 상보형 금속 산화물 반도체(CMOS) 디바이스이다.
예 17은 예 1 내지 예 16 중 어느 하나의 주제를 포함하는 컴퓨팅 시스템이다.
예 18은 p-타입 금속 산화물 반도체(p-MOS) 트랜지스터로서, Si 기판의 부분으로부터 형성된 n-타입 도핑된 실리콘(Si) 채널 영역; 붕소-도핑된 실리콘 게르마늄(SiGe:B) 소스/드레인(S/D) 영역들 - 상기 S/D 영역들에서의 Ge 함유량의 백분율은 제1 값이고 0보다 큼 -; 및 상기 Si 채널 영역과 SiGe S/D 영역들 사이의 하나 이상의 계면 층을 포함하고, 상기 하나 이상의 계면 층은 SiGe:B를 포함하고 상기 하나 이상의 계면 층에서의 Ge 함유량의 백분율은 상기 제1 값보다는 작고 0 이상인 제2 값이다.
예 19는 예 18의 주제를 포함하며, 상기 하나 이상의 계면 층은 붕소-도핑된 실리콘(Si:B)의 단일 층을 포함한다.
예 20은 예 19의 주제를 포함하며, 상기 Si:B의 단일 층은 상기 채널 영역과 대응하는 S/D 영역 사이에 2 내지 5nm의 두께를 갖는다.
예 21은 예 18의 주제를 포함하며, 상기 하나 이상의 계면 층은 SiGe:B의 그레이딩된 층을 포함하고, 상기 그레이딩된 층에서의 Ge 함유량의 백분율이 상기 채널 영역에 가장 가까운 부분으로부터 대응하는 S/D 영역에 가장 가까운 부분까지 증가하게 된다.
예 22는 예 21의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0% Ge로부터 상기 제1 값의 Ge 함유량까지 증가한다.
예 23은 예 21의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0% Ge로부터 상기 제1 값보다 적어도 10% 작은 백분율의 Ge 함유량까지 증가한다.
예 24는 예 21의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0보다 큰 백분율로부터 상기 제1 값의 Ge 함유량까지 증가한다.
예 25는 예 21의 주제를 포함하며, 상기 그레이딩된 층에서의 Ge 함유량의 백분율은 0보다 큰 백분율로부터 상기 제1 값보다 적어도 10% 작은 백분율의 Ge 함유량까지 증가한다.
예 26은 예 21 내지 예 25 중 어느 하나의 주제를 포함하며, 상기 그레이딩된 층은 상기 채널 영역과 대응하는 S/D 영역 사이에 2 내지 10nm의 두께를 갖는다.
예 27은 예 18의 주제를 포함하며, 상기 하나 이상의 계면 층은, Ge 함유량의 백분율이 상기 채널 영역에 가장 가까운 층으로부터 대응하는 S/D 영역에 가장 가까운 층까지 증가하는, 복수의 SiGe:B 층을 포함한다.
예 28은 예 27의 주제를 포함하며, 상기 채널 영역에 가장 가까운 층에서의 Ge 함유량의 백분율은 0 내지 15%이다.
예 29는 예 27 및 예 28 중 어느 하나의 주제를 포함하며, 대응하는 S/D 영역에 가장 가까운 층에서의 Ge 함유량의 백분율은 상기 채널 영역에 가장 가까운 층에서의 Ge 함유량의 백분율보다 적어도 10% 크다.
예 30은 예 18 내지 예 29 중 어느 하나의 주제를 포함하며, 상기 하나 이상의 계면 층은 실질적으로 등각 성장 패턴을 가져, 상기 채널 영역과 대응하는 S/D 영역 사이의 하나 이상의 계면 층의 부분의 두께가 상기 기판과 대응하는 S/D 영역 사이의 상기 하나 이상의 계면 층의 부분의 두께와 실질적으로 동일하게 된다.
예 31은 예 30의 주제를 포함하며, 실질적으로 동일한 것은 두께가 1nm 이내인 것으로 이루어진다.
예 32는 예 18 내지 예 31 중 어느 하나의 주제를 포함하며, 상기 트랜지스터의 기하 형상은 평면 구성, 핀형(finned) 구성, fin-FET 구성, 트라이게이트(tri-gate) 구성, 나노와이어 구성, 및 나노리본 구성 중 적어도 하나를 포함한다.
예 33은 예 18 내지 예 32 중 어느 하나의 주제를 포함하는 상보형 금속 산화물 반도체(CMOS) 디바이스이다.
예 34는 예 18 내지 예 33 중 어느 하나의 주제를 포함하는 컴퓨팅 시스템이다.
예 35는 트랜지스터를 형성하는 방법으로서, 이 방법은: 실리콘(Si) 기판에 핀(fin)을 형성하는 단계; 채널 영역 및 소스/드레인(S/D) 영역들을 규정하도록 상기 Si 핀상에 게이트 스택을 형성하는 단계 - 상기 채널은 상기 게이트 스택 아래에 위치하고 상기 S/D 영역들은 상기 채널 영역의 양측에 있음 -; 상기 S/D 영역들을 에칭하여 S/D 트렌치들을 형성하는 단계; 상기 S/D 트렌치들에 하나 이상의 계면 층을 퇴적하는 단계; 및 상기 하나 이상의 계면 층상에 붕소-도핑된 실리콘 게르마늄(SiGe:B)을 퇴적하여 대체 S/D 영역들을 형성하는 단계 - 상기 대체 S/D 영역들에서의 Ge 함유량의 백분율은 제1 값이고 0보다 큼 - 를 포함하고; 상기 하나 이상의 계면 층은 SiGe:B를 포함하고 상기 하나 이상의 계면 층에서의 Ge 함유량의 백분율은 상기 제1 값보다는 작고 0 이상인 제2 값이다.
예 36은 예 35의 주제를 포함하며, 상기 하나 이상의 계면 층은 붕소-도핑된 실리콘(Si:B)의 단일 층을 포함한다.
예 37은 예 35의 주제를 포함하며, 상기 하나 이상의 계면 층은 SiGe:B의 그레이딩된 층을 포함하고, 상기 그레이딩된 층에서의 Ge 함유량의 백분율이 상기 채널 영역에 가장 가까운 부분으로부터 대응하는 S/D 영역에 가장 가까운 부분까지 증가하게 된다.
예 38은 예 35의 주제를 포함하며, 상기 하나 이상의 계면 층은, Ge 함유량의 백분율이 상기 채널 영역에 가장 가까운 층으로부터 대응하는 S/D 영역에 가장 가까운 층까지 증가하는, 복수의 SiGe:B 층을 포함한다.
예 39는 예 35 내지 예 38 중 어느 하나의 주제를 포함하며, 상기 Si 채널 영역을 n-타입 도펀트로 도핑하는 단계를 추가로 포함한다.
예 40은 예 35 내지 예 39 중 어느 하나의 주제를 포함하며, 상기 SiGe:B 대체 S/D 영역들을 퇴적하는 것은 화학 기상 증착(CVD) 프로세스를 포함한다.
예 41은 예 35 내지 예 40 중 어느 하나의 주제를 포함하며, 상기 하나 이상의 계면 층은 실질적으로 등각 성장 패턴을 가져, 상기 채널 영역과 대응하는 S/D 영역 사이의 하나 이상의 계면 층의 부분의 두께가 상기 기판과 대응하는 S/D 영역 사이의 상기 하나 이상의 계면 층의 부분의 두께와 실질적으로 동일하게 된다.
예 42는 예 41의 주제를 포함하며, 실질적으로 동일한 것은 두께가 1nm 이내인 것으로 이루어진다.
상기 예들에서는 특정 두께들이 제공되었지만, 계면 층(들)은 그러한 층(들)의 퇴적 후의 열 이력에 따라, 더 좁은 또는 더 넓은 영역을 차지할 수 있다는 점에 유의한다. 본 개시에 기초하여 이해할 수 있는 바와 같이, 트랜지스터의 Si 채널 영역(예를 들어, 도핑되지 않은 것이든 n-타입 토핑된 것이든)과 대체 S/D 영역들 사이에 본 명세서에 다양하게 설명된 하나 이상의 계면 층이 존재하면, 예를 들어, 단채널 효과를 개선하는 것을 포함하여, 다수의 이점들이 제공될 수 있다. 또한, 본 명세서에 다양하게 설명된 기법들은 최종 용도 또는 목표 응용에 따라 임의의 적절한 기하 형상 또는 구성의 트랜지스터들을 형성하는 데 사용될 수 있다는 점에 유의한다. 예를 들어, 그러한 일부 기하 형상들은, 단지 몇 가지 예시적인 기하 형상들을 들자면, 전계 효과 트랜지스터(FET), 금속 산화물 반도체 FET(MOSFET), 터널-FET(TFET), 평면 구성, 핀형 구성(예를 들어, 트라이게이트, fin-FET), 나노와이어(또는 나노리본 또는 게이트올어라운드) 구성을 포함할 수 있다. 또한, 이 기법들은 CMOS 트랜지스터들/디바이스들/회로들을 형성하는 데 사용될 수 있는데, 여기서 이 기법들은, 예를 들어, CMOS 내에 p-MOS 트랜지스터들을 형성하는 데 사용된다.
예시적인 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 총망라하려는 것이거나 본 개시를 개시된 정확한 형태들로 한정하려는 것은 아니다. 이 개시에 비추어 많은 수정들 및 변형들이 가능하다. 본 개시의 범위는 이 상세한 설명에 의해서가 아니라 여기에 첨부된 청구항들에 의해 한정되는 것으로 의도된다. 이 출원에 대한 우선권을 주장하는 미래에 출원되는 출원들은 개시된 주제를 상이한 방식으로 청구할 수 있고, 일반적으로 본 명세서에 다양하게 개시되거나 다른 방식으로 입증되는 바와 같은 하나 이상의 한정 사항의 임의의 세트를 포함할 수 있다.

Claims (25)

  1. 트랜지스터로서,
    실리콘을 포함하는 바디(body);
    실리콘, 게르마늄, 및 붕소를 포함하는 영역; 및
    상기 바디와 상기 영역 사이의 하나 이상의 층 - 상기 하나 이상의 층은 실리콘 및 붕소를 포함함 -
    을 포함하고,
    상기 하나 이상의 층은 그레이딩된 층(graded layer)을 포함하고, 상기 그레이딩된 층은 게르마늄을 포함하고, 상기 그레이딩된 층에서의 게르마늄 함유량은 상기 바디에 가장 가까운 부분으로부터 상기 영역에 가장 가까운 부분까지 증가하고, 상기 영역은 원자백분율의 게르마늄을 포함하고,
    상기 바디와 상기 영역 사이의 상기 하나 이상의 층의 부분의 두께는 하부 기판과 상기 영역 사이의 상기 하나 이상의 층의 부분의 두께와 동일한 트랜지스터.
  2. 제1항에 있어서, 상기 하나 이상의 층은 실리콘 및 붕소의 단일 층으로 이루어지는, 트랜지스터.
  3. 제2항에 있어서, 상기 단일 층은 상기 바디와 상기 영역 사이에 2 내지 5nm의 두께를 갖는, 트랜지스터.
  4. 삭제
  5. 제1항에 있어서, 상기 그레이딩된 층에서의 상기 게르마늄 함유량은 0 원자백분율로부터 상기 영역에 포함된 게르마늄의 원자백분율까지 증가하는, 트랜지스터.
  6. 제1항에 있어서, 상기 그레이딩된 층에서의 상기 게르마늄 함유량은 0 원자백분율로부터 상기 영역에 포함된 게르마늄의 원자백분율보다 적어도 10 원자백분율 적은 원자백분율까지 증가하는, 트랜지스터.
  7. 제1항에 있어서, 상기 그레이딩된 층에서의 상기 게르마늄 함유량은 0보다 큰 원자백분율로부터 상기 영역에 포함된 게르마늄의 원자백분율까지 증가하는, 트랜지스터.
  8. 제1항에 있어서, 상기 그레이딩된 층에서의 상기 게르마늄 함유량은 0보다 큰 원자백분율로부터 상기 영역에 포함된 게르마늄의 원자백분율보다 적어도 10 원자백분율 적은 원자백분율까지 증가하는, 트랜지스터.
  9. 제1항에 있어서, 상기 그레이딩된 층은 상기 바디와 상기 영역 사이에 2 내지 10nm의 두께를 갖는, 트랜지스터.
  10. 제1항에 있어서, 상기 하나 이상의 층은 복수의 층을 포함하고, 상기 복수의 층은 실리콘, 게르마늄, 및 붕소를 포함하고, 게르마늄 함유량은 상기 복수의 층 중 상기 바디에 가장 가까운 층으로부터 상기 복수의 층 중 상기 영역에 가장 가까운 층까지 증가하는, 트랜지스터.
  11. 삭제
  12. 제1항에 있어서, 실질적으로 동일한 것은 두께가 1nm 이내인 것으로 이루어지는, 트랜지스터.
  13. 제1항에 있어서, 상기 트랜지스터는 평면 구성, 핀형(finned) 구성, fin-FET 구성, 트라이게이트(tri-gate) 구성, 나노와이어 구성, 및 나노리본 구성, 또는 게이트올어라운드 구성 중 하나 이상을 포함하는, 트랜지스터.
  14. 제1항 내지 제3항, 제5항 내지 제10항, 제12항, 및 제13항 중 어느 한 항의 트랜지스터를 포함하는 상보형 금속 산화물 반도체(CMOS) 디바이스.
  15. 제1항 내지 제3항, 제5항 내지 제10항, 제12항, 및 제13항 중 어느 한 항의 트랜지스터를 포함하는 컴퓨팅 시스템.
  16. 트랜지스터로서,
    실리콘을 포함하는 바디;
    실리콘, 게르마늄, 및 붕소를 포함하는 영역 - 상기 영역은 소스 영역 또는 드레인 영역 중 하나이며, 게르마늄 함유량은 제1 원자백분율로 상기 영역에 포함됨 -; 및
    상기 바디와 상기 영역 사이의 하나 이상의 층 - 상기 하나 이상의 층은 실리콘, 게르마늄, 및 붕소를 포함하며, 게르마늄 함유량은 상기 제1 원자백분율보다 낮은 제2 원자백분율로 상기 하나 이상의 층의 적어도 일부에 포함됨 -
    을 포함하고,
    상기 바디와 상기 영역 사이의 상기 하나 이상의 층의 부분의 두께는 하부 기판과 상기 영역 사이의 상기 하나 이상의 층의 부분의 두께와 동일한 트랜지스터.
  17. 제16항에 있어서, 상기 제2 원자백분율은 상기 제1 원자백분율보다 적어도 10 원자백분율 낮은, 트랜지스터.
  18. 제16항에 있어서, 상기 하나 이상의 층은 상기 바디와 상기 영역 사이에 1 내지 10nm의 두께를 갖는, 트랜지스터.
  19. 제16항에 있어서, 붕소 함유량은 상기 하나 이상의 층에서 입방 센티미터당 적어도 1E20 원자들인, 트랜지스터.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 바디는 핀, 나노와이어, 또는 나노리본 중 하나인, 트랜지스터.
  21. 트랜지스터를 형성하는 방법으로서,
    실리콘을 포함하는 바디를 제공하는 단계;
    상기 바디에 인접한 하나 이상의 층을 형성하는 단계 - 상기 하나 이상의 층은 실리콘 및 붕소를 포함함 -; 및
    상기 하나 이상의 층이 상기 바디와 영역 사이에 있도록 상기 하나 이상의 층에 인접한 상기 영역을 형성하는 단계 - 상기 영역은 실리콘, 게르마늄, 및 붕소를 포함함 -
    를 포함하고,
    상기 하나 이상의 층은 그레이딩된 층(graded layer)을 포함하고, 상기 그레이딩된 층은 게르마늄을 포함하고, 상기 그레이딩된 층에서의 게르마늄 함유량은 상기 바디에 가장 가까운 부분으로부터 상기 영역에 가장 가까운 부분까지 증가하고, 상기 영역은 원자백분율의 게르마늄을 포함하고,
    상기 바디와 상기 영역 사이의 상기 하나 이상의 층의 부분의 두께는 하부 기판과 상기 영역 사이의 상기 하나 이상의 층의 부분의 두께와 동일한 방법.
  22. 제21항에 있어서, 상기 하나 이상의 층은 실리콘 및 붕소의 단일 층으로 이루어지는, 방법.
  23. 삭제
  24. 제21항에 있어서, 상기 하나 이상의 층은 복수의 층을 포함하고, 상기 복수의 층은 실리콘, 게르마늄, 및 붕소를 포함하고, 게르마늄 함유량은 상기 복수의 층 중 상기 바디에 가장 가까운 층으로부터 상기 복수의 층 중 상기 영역에 가장 가까운 층까지 증가하는, 방법.
  25. 제21항, 제22항, 및 제24항 중 어느 한 항에 있어서, 상기 바디는 인 또는 비소 중 적어도 하나를 더 포함하는, 방법.
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