KR101205136B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR101205136B1
KR101205136B1 KR1020100130013A KR20100130013A KR101205136B1 KR 101205136 B1 KR101205136 B1 KR 101205136B1 KR 1020100130013 A KR1020100130013 A KR 1020100130013A KR 20100130013 A KR20100130013 A KR 20100130013A KR 101205136 B1 KR101205136 B1 KR 101205136B1
Authority
KR
South Korea
Prior art keywords
forming
gas
tin
layer
tungsten
Prior art date
Application number
KR1020100130013A
Other languages
English (en)
Other versions
KR20120068401A (ko
Inventor
송해일
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100130013A priority Critical patent/KR101205136B1/ko
Priority to US13/187,157 priority patent/US20120153381A1/en
Publication of KR20120068401A publication Critical patent/KR20120068401A/ko
Application granted granted Critical
Publication of KR101205136B1 publication Critical patent/KR101205136B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면에 100Å 이하의 두께를 갖는 배리어 금속층을 형성하는 단계와, 상기 배리어 금속층 상부에 구비되고 베타 텅스텐(β-W)의 구조를 포함하는 결정핵성장층을 형성하는 단계와, 상기 트렌치 저부가 매립되도록 상기 결정핵성장층 상부에 벌크층을 형성하는 단계를 포함하여, 비저항을 감소시킬 수 있으며, 안정적인 상태의 배리어 금속층을 용이하게 얻을 수 있다. 또한, 양산성이 개선되는 효과를 제공하며, 게이트 저항이 증가하는 것을 방지할 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 트렌치의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
한편, 매립형 게이트의 저항이 높으면 RC 지연(delay)로 인해 반도체 소자가 제대로 된 동작을 할 수 없어 저항이 낮은 물질, 예를 들면 텅스텐(W)과 같은 물질을 사용하여야 하나 들뜸(peeling)문제를 방지하기 위하여 하부에 TiN(TiN)과 같은 배리어 금속층을 형성하는 것이 일반적이다. 티타늄 질화막은 게이트 산화막과 직접 맞닿으면서 실제적인 게이트 전극의 역할을 수행하기 때문에 낮은 비저항을 가지면서도 TiN의 두께 변화에 따라 게이트 전극의 특성에 영향을 주지 않도록 하여야 한다.
이에 따라, TiN의 일함수(work fuction)에 대한 평가가 많이 이루어져, TiCl4 가스를 사용하여 형성된 TiN보다 유기금속 원자층증착방법(MOALD;Metal Organic Atomic Layer Deposition)를 사용하여 형성된 TiN이 TiN의 두께 변화에 대하여 게이트 전극의 특성에 거의 영향을 주지 않는 것으로 알 수 있었다. 참고로, 유기금속 원자층증착방법을 사용한 TiN은 다음의 반응으로 형성된다.
Ti[N(CH3)2]4 --> TiN(c)+HN(CH3)2+H2NCH3+HN(CH2)2+ 나머지 탄화수소
도 1은 TiCl4 가스를 사용하여 형성된 TiN의 두께 변화에 따른 C(capacitance)-V(voltage) 그래프를 나타낸 것이고, 도 2는 유기금속 원자층증착방법을 이용하여 형성된 TiN의 두께 변화에 따른 C(capacitance)-V(voltage) 그래프를 나타낸 단면도이고, 도 3의 (ⅰ) 및 (ⅱ)는 반도체 소자의 고집적화에 따라 좁아진 매립형 게이트의 폭을 나타낸 단면도이다.
도 1에 도시된 바와 같이, TiCl4 가스를 사용하여 형성된 TiN의 두께가 40Å인 경우(A)와 TiN의 두께가 120Å인 경우(B)의 동일 게이트 전압에서 캐패시턴스는 상이한 값을 갖는 것을 확인할 수 있다. 하지만, 도 2에 도시된 바와 같이, 유기금속 원자층증착방법을 이용하여 형성된 TiN의 경우에는 두께가 40Å(A')이거나, TiN의 두께가 80Å(B')이거나, TiN의 두께가 120Å인 경우(C')에도 동일 게이트 전압에서 캐패시턴스의 값은 변화없이 일정한 것을 확인할 수 있다.
이러한 특성 때문에 유기금속 원자층증착방법을 이용하여 형성된 TiN을 매립형 게이트 형성 시 배리어 금속층으로 사용하게 되었는데, 유기금속 원자층증착방법을 이용하여 형성된 TiN은 TiCl4 가스를 사용하여 형성된 TiN에 비하여 비저항이 2배 정도 높은 특성이 있다.
따라서, 도 3에 도시된 바와 같이, 반도체 소자의 고집적화로 인해 도 3의 (a)에서 도 3의 (b)로 가면서 배리어 금속층(18)이 차지하는 비중이 증가하게 되어 게이트 저항이 증가하는 문제를 유발한다. 보다 구체적으로 도 3의 (ⅰ) 및 (ⅱ)에 도시된 바와 같이, 반도체 소자는 반도체 기판(10, 20) 상부에 형성된 하드마스크층(12, 22)을 식각마스크로 반도체 기판(10,20)이 식각되어 형성된 트렌치(14, 24)와, 트렌치(14, 24) 표면에 형성된 게이트 산화막(16, 26)과, 트렌치(14,2 4) 저부에 형성되고 게이트 산화막(16, 26) 표면에 구비되는 배리어 금속층(18, 28)과, 배리어 금속층(18, 28) 표면에 형성되고 트렌치(14, 24) 저부를 매립하는 게이트 금속층(19, 29)을 포함한다. 여기서 배리어 금속층(18, 28)은 TiN을 포함한다.
이때, 트렌치(14)는 'W1'의 폭을 갖는 반면, 트렌치(24)는 고집적화로 인해 'W1'보다 작은 폭을 갖는 'W2'의 폭을 갖는다. 이에 따라 게이트 금속층(19)에 비하여 배리어 금속층(18)이 차지하는 비중보다 게이트 금속층(29)에 비하여 배리어 금속층(28)이 차지하는 비중이 증가하여 게이트 저항을 증가시켜 반도체 소자의 특성을 열화시키는 문제를 유발한다.
본 발명은 반도체 소자의 고집적화로 선폭이 감소함에 따라 매립형 게이트에 적용되는 유기금속 원자층증착방법을 이용하여 형성된 TiN의 비중이 증가하여 게이트 전극의 저항을 증가시켜 반도체 소자의 특성을 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 내 구비된 트렌치와, 상기 트렌치 표면에 구비되고 100Å 이하의 두께를 갖는 배리어 금속층과, 상기 배리어 금속층 상부에 구비되고 B2H6 가스를 이용하여 형성된 베타 텅스텐(β-W)의 구조를 포함하는 결정핵성장층과, 상기 결정핵 성장층 상부에 구비되는 벌크층을 포함하는 것을 특징으로 한다.
그리고, 상기 배리어 금속층은 TiN을 포함하는 것을 특징으로 한다.
그리고, 상기 결정핵성장층은 준안정 초기 입방체(Metastabe Primitive Cubic) 베타 상(βphase)를 포함하는 것을 포함하는 것을 특징으로 한다.
그리고, 상기 벌크층은 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 배리어 금속층, 상기 결정핵성장층 및 상기 벌크층의 적층구조는 매립형 게이트를 정의하는 것을 특징으로 한다.
그리고, 상기 배리어 금속층 하부 및 상기 트렌치 표면에 구비되는 게이트 산화막을 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면에 100Å 이하의 두께를 갖는 배리어 금속층을 형성하는 단계와, 상기 배리어 금속층 상부에 구비되고 베타 텅스텐(β-W)의 구조를 포함하는 결정핵성장층을 형성하는 단계와, 상기 트렌치 저부가 매립되도록 상기 결정핵성장층 상부에 벌크층을 형성하는 단계를 포함하고, 상기 배리어 금속층을 형성하는 단계는, TiCl4 가스와 NH3 가스를 반응시켜서 TiN을 형성하는 단계와, 제 1 퍼지(purge) 공정을 수행하는 단계와, NH3 트리트먼트 공정을 수행하는 단계와, 제 2 퍼지 공정을 수행하는 단계를 상기 TiN이 특정 두께로 형성될 때까지 반복 수행하고, 상기 제 1 퍼지 공정은 상기 TiN을 형성하는 단계과 동일한 시간으로 수행되거나 그 이상의 시간으로 수행되는 것을 특징으로 한다.
그리고, 상기 트렌치를 형성하는 단계 이후 상기 트렌치 표면에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 배리어 금속층을 형성하는 단계는 SFD(sequential flow deposition) 방식으로 수행되는 것을 특징으로 한다.
그리고, 상기 배리어 금속층을 형성하는 단계는 650℃ 이상에서 수행되는 것을 특징으로 한다.
삭제
그리고, 상기 TiCl4 가스와 NH3 가스는 1:1로 유지하는 것을 특징으로 한다.
그리고, 상기 TiN은 초당 5Å 이하로 증착되도록 하는 것을 특징으로 한다.
삭제
그리고, 상기 제 1 퍼지 공정은 상기 TiN을 형성하는 단계에서 반응된 부산물과 미반응 가스를 펌핑 아웃(pumping out)시키는 것을 특징으로 한다.
그리고, 상기 NH3 트리트먼트 공정은 상기 TiN을 형성하는 단계와 동일한 시간으로 수행되거나 그 이상으로 시간으로 수행되는 것을 특징으로 한다.
그리고, 상기 NH3 트리트먼트 공정은 Cl과 반응시켜서 TiN의 순도를 높이는 것을 특징으로 한다.
그리고, 상기 결정핵성장층을 형성하는 단계는 290℃ 내지 310℃에서 수행되는 것을 특징으로 한다.
그리고, 상기 결정핵성장층을 형성하는 단계는 B2H6 가스를 주입하여 흘려주는 단계와, 상기 B2H6 가스를 주입하여 흘려주는 단계 이후 제 3 퍼지 공정을 수행하는 단계와, WF6 가스를 주입하여 흘려주는 단계와, 제 4 퍼지 공정을 수행하는 단계를 상기 결정핵성장층이 특정 두께를 가질 때까지 반복 수행하는 것을 특징으로한다.
그리고, 제 3 퍼지 공정은 상기 B2H6 가스를 주입하여 흘려주는 시간의 2배 이상되도록 하는 것을 특징으로 한다.
그리고, 상기 제 4 퍼지 공정은 상기 WF6 가스를 주입하여 흘려주는 시간의 10배 이상이 되도록 하는 것을 특징으로 한다.
그리고, 상기 결정핵성장층을 형성하는 단계는 B2H6 가스를 주입하여 흘려주는 단계와, 제 5 퍼지 공정을 수행하는 단계와, WF6 가스를 주입하여 흘려주는 단계와, 제 6 퍼지 공정을 수행하는 단계와, SiH4 가스를 주입하여 흘려주는 단계와, 제 7 퍼지 공정을 수행하는 단계와, WF6 가스를 주입하여 흘려주는 단계와, 제 8 퍼지 공정을 수행하는 단계를 상기 결정핵성장층이 특정 두께를 가질 때까지 반복 수행한 후, B2H6 트리트먼트를 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, B2H6 트리트먼트는 B2H6 가스를 주입하여 흘려주는 단계와, 제 9 퍼지 공정을 수행하는 단계를 다수회 반복수행하는 것을 특징으로 한다.
그리고, 상기 벌크층을 형성하는 단계는 WF6 가스 및 H2 가스를 반응시키는 것을 특징으로 한다.
그리고, 상기 벌크층을 형성하는 단계는 350℃ 미만에서 수행되는 것을 특징으로 한다.
본 발명은 다음의 효과를 제공한다.
첫째, TiCl4 가스를 사용하여 TiN을 형성할 수 있어 배리어 금속층의 비저항을 감소시킬 수 있다.
둘째, TiCl4 가스를 사용함으로써 안정적인 상태의 TiN을 용이하게 얻을 수 있다.
셋째, TiCl4 가스를 사용함으로써 쓰루 풋(thru-put)이 증가하여 양산성이 개선되는 효과를 제공한다.
넷째, B2H6 베이스 핵성장을 이용하여 게이트 금속층을 형성함으로써 배리어 금속층의 결정상과 무관하게 게이트 금속층의 입계 크기를 증가시켜 비저항을 감소시킬 수 있다.
다섯째, 반도체 소자의 고집적화로 선폭이 감소하여 게이트 금속층에 비하여 배리어 금속층의 비중이 증가하더라도 게이트 전극의 저항이 증가하는 것을 방지할 수 있다.
여섯째, B2H6를 베이스로 성장된 텅스텐 결정핵성장층은 낮은 두께로 성장이 가능하게 함으로 게이트 금속층의 부피를 증가시켜 비저항을 감소시킬 수 있다.
일곱째, B2H6를 베이스로 성장된 텅스텐 결정핵성장층은 확산장벽의 역할을 한다.
도 1은 TiCl4 가스를 사용하여 형성된 TiN의 두께 변화에 따른 C(capacitance)-V(voltage) 그래프.
도 2는 유기금속 원자층증착방법을 이용하여 형성된 TiN의 두께 변화에 따른 C(capacitance)-V(voltage) 그래프.
도 3의 (ⅰ) 및 (ⅱ)는 반도체 소자의 고집적화로 인해 좁아진 매립형 게이트의 폭을 나타내 단면도.
도 4는 본 발명에 따라 배리어 금속층을 형성하는 공정을 나타낸 개략도.
도 5의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN을 나타낸 투과전자 현미경사진이고, 도 5의 (ⅱ)는 본 발명에 따라 형성된 TiN을 나타낸 투과전자 현미경사진.
도 6은 본 발명에 따라 형성된 TiN의 두께 변화에 따른 C(capacitance)-V(voltage) 그래프.
도 7은 유기금속 원자층증착방법을 이용하여 형성된 TiN 및 텅스텐(W)의 적층구조의 특성과 본 발명에 따라 형성된 TiN 및 텅스텐의 적층구조의 특성을 비교한 표.
도 8의 (ⅰ)는 유기금속 원자층증착방법을 이용하여 형성된 TiN의 X선 회절분석 결과(XRD; X-ray diffraction)를 나타낸 그래프이고, (ⅱ)는 본 발명에 따라 형성된 TiN의 X선 회절분석 결과를 나타낸 그래프.
도 9의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN의 투과전자현미경 사진이고, (ⅱ)는 본 발명에 따라 형성된 TiN의 투과전자현미경 사진.
도 10의 (ⅰ)는 유기금속 원자층증착방법을 이용하여 형성된 TiN 상부에 성장된 텅스텐의 X선 회절분석 결과를 나타낸 그래프이고, (ⅱ)는 본 발명에 따라 형성된 TiN 상부에 형성된 텅스텐의 X선 회절분석 결과를 나타낸 그래프.
도 11의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN 및 그 상부에 성장된 텅스텐을 나타낸 단면도이고, (ⅱ)는 본 발명에 따라 형성된 TiN 및 그 상부에 성장된 텅스텐을 나타낸 단면도이다.
도 12의 (ⅰ)은 SiH4를 베이스로 성장된 텅스텐 결정핵성장층의 X선 회절분석 결과를 나타낸 그래프이고, (ⅱ)는 B2H6를 베이스로 성장된 텅스텐 결정핵성장의 X선 회절분석 결과를 나타낸 그래프.
도 13의 (ⅰ)은 알파 텅스텐의 격자구조를 나타낸 것이고, (ⅱ)는 베타 텅스텐의 격자구조를 나타낸 도면이다.
도 14의 (ⅰ)은 SiH4를 베이스로 성장된 텅스텐 결정핵성장층의 투과전자현미경 사진이고, (ⅱ)는 본 발명에 따라 B2H6를 베이스로 성장된 텅스텐 결정핵성장층의 투과전자현미경 사진.
도 15는 본 발명에 따라 텅스텐 결정핵성장층을 형성하는 공정을 나타낸 개략도.
도 16의 (ⅰ)은 SiH4를 베이스로 성장된 텅스텐 결정핵성장층 및 그 상부에 형성된 텅스텐 벌크층을 나타낸 단면도이고, (ⅱ)는 본 발명에 따라 B2H6를 베이스로 성장된 텅스텐 결정핵성장층 및 그 상부에 형성된 텅스텐 벌크층을 나타낸 단면도.
도 17의 (ⅰ)은 WF6와 H2를 350도 이상에서 반응시켜 형성된 텅스텐 벌크층의 투과전자 현미경 사진이고, (ⅱ)는 본 발명에 따라 WF6와 H2를 350도 미만에서 반응시켜 형성된 텅스텐 벌크층의 투과전자 현미경 사진.
도 18의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN 및 그 상부에 SiH4를 베이스로 성장된 텅스텐의 결정을 나타낸 단면도이고, (ⅱ)는 본 발명에 따라 형성된 TiN 및 그 상부에 SiH4를 베이스로 성장된 텅스텐의 결정을 나타낸 단면도이며, (ⅲ)은 본 발명에 따라 형성된 TiN 및 그 상부에 본 발명에 따라 성장된 텅스텐의 결정을 나타낸 단면도.
도 19은 도 17의 (ⅰ),(ⅱ) 및 (ⅲ)의 특성을 비교한 표.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
본 발명에서는 매립형 게이트를 이루고 있는 배리어 금속층과 게이트 금속층의 형성 방법을 구체적으로 설명한다. 매립형 게이트의 구조에 대한 설명은 도 3을 참조한다.
도 4는 본 발명에 따라 배리어 금속층을 형성하는 공정을 나타낸 개략도이다. 도 4에 도시된 바와 같이, 본 발명의 배리어 금속층은 SFD(sequential flow deposition) 방식으로 형성되는 것이 바람직하다. 여기서 배리어 금속층은 TiN을 포함하는 것이 바람직하다. 그리고 SFD 방식은 650℃ 이상에서 수행되는 것이 바람직하다. 왜냐하면, 650℃ 이하의 온도에서는 배리어 금속층 내 불순물의 함량이 높아져 게이트 산화막의 특성(Integrity)에 영향을 줄수 있기 때문이다.
보다 구체적으로, TiCl4 가스와 NH3 가스를 반응시켜서 TiN을 형성한다(100). 이때, TiCl4 가스의 유량과 NH3 가스의 유량은 1:1로 유지하는 것이 바람직하다. 왜냐하면, TiCl4 가스가 NH3 가스보다 많은 경우 TiN 내 Cl함량이 증가되어 게이트 산화막의 열화를 가져오기 때문이다. 또한, NH3 가스가 TiCl4 가스보다 많은 경우 TiN의 스텝커버리지(step coverage)가 떨어지게 되어 반도체 내 형성된 트렌치의 깊이 방향으로 깊이 들어갈수록 두께가 낮아져 게이트의 특성에 변형을 가져오기 때문이다.
TiN은 초당 5Å 이하로 증착되도록 설정하는 것이 바람직하다. 왜냐하면 초당 5Å 이상으로 증착되도록 설정하는 경우 장비 상태에 따라 성장속도가 변화하게 될 때 두께 컨트롤이 어려워 게이트의 저항이 변동될 수 있기 때문이다.
이어서, 퍼지(purge)공정(102)을 수행하여 이전공정(100)에서 반응된 부산물과 미반응 가스를 펌핑 아웃(pumping out)시킨다. 퍼지 공정(102)이 이전 공정(100) 보다 짧은 시간으로 수행되는 경우에는 TiN과 NH3가 펌핑 아웃되는 과정에서 가스의 무게 차이로 인해 가벼운 NH3가 웨이퍼의 가장자리부에 TiCl4 대비 많이 몰리게 되어 웨이퍼 가장자리부의 TiN 두께가 증가한다. 이와 같이 웨이퍼 가장자리부의 TiN 두께가 증가하는 경우에는 웨이퍼 가장자리부에서 스텝커버리지가 감소하는 문제가 발생한다. 따라서, 퍼지 공정(102)은 이전 공정(100)과 동일한 시간으로 수행되거나 그 이상으로 수행되는 것이 바람직하다.
이후, NH3 트리트먼트(104, treatment) 공정을 수행하여 Cl과 반응시켜서 TiN의 순도를 높인다(104). TiN 형성공정(100)보다 NH3 트리트먼트(104) 공정시간이 작은 경우에는 TiN의 비저항이 상승하면서 TiN 내 Cl함량이 증가하게 되는 문제를 유발한다. 따라서, NH3 트리트먼트(104)는 TiN 형성공정(100) 시간과 동일하게 하거나 그 이상으로 설정하는 것이 바람직하다.
그 다음, 퍼지 공정을 수행하여 이전공정(104)에서 반응된 부산물을 펌핑 아웃시킨다(106). 이후, 원하는 TiN의 두께를 얻을 때까지 상술한 공정(100)~(106)을 다수회 반복수행하는 것이 바람직하다.
상술한 바와 같은 방법으로 100Å이하의 두께를 갖는 배리어 금속층을 용이하게 형성할 수 있다. 따라서, 반도체 소자의 고집적화로 게이트 금속층 대비 배리어 금속층이 차지하는 비율을 용이하게 감소시킬 수 있다.
도 5의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN을 나타낸 투과전자 현미경사진이고, 도 5의 (ⅱ)는 본 발명에 따라 형성된 TiN을 나타낸 투과전자 현미경사진인데, 본 발명에 따라 형성된 TiN은 낮은 비저항을 가지면서 상술한 바와 같은 공정에 의해 깊은 트렌치에서도 우수한 스텝커버리지로 형성될 수 있다.
도 6은 본 발명에 따라 형성된 TiN의 두께 변화에 따른 C(capacitance)-V(voltage) 그래프이다. 도 6에 도시된 바와 같이, 본 발명에 따라 형성된 TiN의 경우에는 두께가 55Å(A'')이거나, TiN의 두께가 75Å(B'')이거나, TiN의 두께가 95Å인 경우(C'')에도 동일 게이트 전압에서 캐패시턴스의 값이 거의 일정하므로 게이트의 특성에 거의 영향을 주지 않는 특성을 갖는 배리어 금속층의 역할을 할 수 있다.
그러나, 본 발명에 따라 형성된 TiN 자체의 비저항이 낮아진다고 하더라도 실제 매립형 게이트에서 배리어 금속층으로 적용되는 TiN과 게이트 금속층으로 적용되는 텅스텐(W)의 적층구조의 비저항은 도 7에 도시된 바와 같이 높아진다.
도 7은 유기금속 원자층증착방법을 이용하여 형성된 TiN 및 텅스텐의 적층구조의 특성과 본 발명에 따라 형성된 TiN 및 텅스텐의 적층구조의 특성을 비교한 표인데, 유기금속 원자층증착방법을 이용하여 형성된 TiN 및 텅스텐의 적층구조보다 본 발명에 따라 형성된 TiN 및 텅스텐의 적층구조가 저항(Rs)과 비저항이 더 큰 값을 갖는 것을 확인할 수 있다. 이러한 현상은 도 8 내지 도 11을 참조하여 보다 상세하게 설명한다.
도 8의 (ⅰ)는 유기금속 원자층증착방법을 이용하여 형성된 TiN의 X선 회절분석 결과(XRD; X-ray diffraction)를 나타낸 그래프이고, (ⅱ)는 본 발명에 따라 형성된 TiN의 X선 회절분석 결과를 나타낸 그래프이다. 그리고, 도 9의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN의 투과전자현미경 사진이고 (ⅱ)는 본 발명에 따라 형성된 TiN의 투과전자현미경 사진이다. 그리고, 도 10의 (ⅰ)는 유기금속 원자층증착방법을 이용하여 형성된 TiN 상부에 성장된 텅스텐의 X선 회절분석 결과를 나타낸 그래프이고, (ⅱ)는 본 발명에 따라 형성된 TiN 상부에 형성된 텅스텐의 X선 회절분석 결과를 나타낸 그래프이다. 그리고, 도 11의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN 및 그 상부에 성장된 텅스텐을 나타낸 단면도이고, (ⅱ)는 본 발명에 따라 형성된 TiN 및 그 상부에 성장된 텅스텐을 나타낸 단면도이다.
도 8의 (ⅰ)에 도시된 바와 같이, 유기금속 원자층증착방법을 이용하여 형성된 TiN은 30˚내지 80˚의 회절각도(2θ)의 범위 내에서 특정면에서 피크를 가지지 않기 때문에 도 9의 (ⅰ)에 도시된 바와 같이 비정질한 구조를 가져 유기금속 원자층증착방법을 이용하여 형성된 TiN 상부에 형성되는 텅스텐은 도 10의 (ⅰ)에 도시된 바와 같이 30˚내지 80˚의 회절각도(2θ)의 범위 내에서 특정면에서 피크치를 가지지 않는다. 따라서, 도 11의 (ⅰ)에 도시된 바와 같이 특정면을 중심으로 그레인(grain)이 성장되지 않고 불규칙하게 형성되기 때문에 그레인의 사이즈가 커지므로 비저항이 증가하지 않는다.
그러나, 도 8의 (ⅱ)에 도시된 바와 같이, 본 발명에 따라 형성된 TiN은 30˚내지 80˚의 회절각도(2θ)의 범위 내에서 (200) 결정면(crystallographic planes)에서 피크를 가져 본 발명에 따라 형성된 TiN은 도 9의 (ⅱ)에 도시된 바와 같이 (200) 결정면을 중심으로 그레인(grain)이 성장한다. 따라서, 본 발명에 따라 형성된 TiN 상부에 형성되는 텅스텐은 도 10의 (ⅱ)에 도시된 바와 같이, 30˚내지 80˚의 회절각도(2θ)의 범위 내에서 알파 텅스텐의 구조를 가지며 (200)결정면에서 피크(peak)를 갖기 때문에 도 11의 (ⅱ)에 도시된 바와 같이, 본 발명에 따라 형성된 TiN 상부에 형성되는 텅스텐은 작은 그레인을 가지며 성장되어 그레인 바운더리(grain boundary)가 증가하여 전자의 산란으로 비저항이 증가하게 된다.
도 11에는 편의상 TiN(120, 130)과 텅스텐(122, 132)이 평행하게 적층된 것으로 도시하였지만 본래는 도 3에 도시된 바와 같이, 반도체 기판 내 구비된 트렌치 표면에 형성된 것으로 이해되는 것이 바람직하다.
참고로, 특정 회절각도에서 (200)결정면이 피크를 갖는 것은 (200)결정면에서 브래그 법칙(bragg's law)이 만족됨을 의미하며, '(200)'은 밀러지수(miiler indeces)를 의미한다. 여기서, 브래그 법칙은 X선 파장과 결정 원자들의 거리가 알려졌을 때 결정 원자로부터 회절되어 나온 X선이 나타내는 조건에 관한 법칙을 의미하며, 밀러지수는 결정면이 결정축을 잘라내는 비율을 나타내는 지수를 의미한다. 예를들어 (001)결정면인 경우에는 x축은 0, y축도 0, z축은 1을 자르는 면을 나타낸다.
또한, 도 8 에서 TiN 및 도 10에서 텅스텐을 제외하고 피크치를 갖는 것은 실리콘(반도체 기판)의 피크치로 이해되는 것이 바람직하며, TiN 및 텅스텐 이외의 피크치는 무시하는 것이 바람직하다.
상술한 내용에서 살펴본 바와 같이, TiN 상부에 바로 텅스텐을 성장시키는 경우에는 비저항이 증가되므로, 본 발명에 따라 형성된 TiN 상부에 텅스텐을 바로 성장시키지 않고 텅스텐 결정핵성장(nucleation) 방식을 이용하여 TiN의 결정상에 영향을 받지 않게 하는 것이 바람직하다. 본 발명에서는 텅스텐 결정핵성장 방식은 B2H6와 WF6를 반응시키는 방법을 사용한다. 보다 구체적인 설명은 도 12 내지 도 14를 참조한다.
도 12의 (ⅰ)은 SiH4를 베이스로 성장된 텅스텐 결정핵성장층의 X선 회절분석 결과를 나타낸 그래프이고, (ⅱ)는 B2H6를 베이스로 성장된 텅스텐 결정핵성장의 X선 회절분석 결과를 나타낸 그래프이고, 도 13의 (ⅰ)은 알파 텅스텐(α-W)의 격자구조를 나타낸 것이고, (ⅱ)는 베타 텅스텐(β-W)의 격자구조를 나타낸 도면이다. 도 14의 (ⅰ)은 SiH4를 베이스로 성장된 텅스텐 결정핵성장층을 나타낸 투과전자현미경 사진이고, (ⅱ)는 본 발명에 따라 B2H6를 베이스로 성장된 텅스텐 결정핵성장층을 나타낸 투과전자현미경 사진이다.
도 12의 (ⅰ)에 도시된 바와 같이, SiH4를 베이스로 성장된 텅스텐 결정핵성장층은 알파 텅스텐(α-W)의 구조를 가지며 결정면(110)에서 피크를 가진다. 알파 텅스텐은 도 13의 (ⅰ)에 도시된 바와 같이 평형 체심입방정(Equilibrium BCC(Body Center Cubic)) 구조를 가지기 때문에 도 14의 (ⅰ)에 도시된 바와 같이 결정질을 갖는다.
그러나, 도 12의 (ⅱ)에 도시된 바와 같이, B2H6를 베이스로 성장된 텅스텐 결정핵성장층은 베타 텅스텐(β-W)의 구조를 가지며 도 12의 (ⅰ)에 도시된 바와 같이 특정면에서 피크치를 갖지 않는다. 즉, 베타 텅스텐은 특정면에서 피크점을 가지지 않기 때문에 알파 텅스텐과 같이 특정면을 중심으로 성장되는 특성을 갖지 않는다. 베타 텅스텐의 구조는 도 13의 (ⅱ)에 도시된 바와 같이 준안정 초기 입방체(metastable primitive cubic) 베타 상(βphase)의 구조를 가지기 때문에 도 14의 (ⅱ)에 도시된 바와 같이 그레인이 없는 구조를 갖는다. 따라서, 반도체 기판으로의 확산을 방지하는 확산장벽의 역할을 한다.
참고로, 이전에 살펴본 유기금속 원자층증착방법을 이용하여 형성된 TiN 상부에 형성된 텅스텐은 (111)결정면을 중심으로 그레인(grain)이 성장된다. 이에 따라, 그레인 사이즈의 증가에는 한계가 있기 때문에 B2H6와 WF6를 반응시키는 텅스텐 결정핵성장 방식을 이용하여 성장된 텅스텐보다 비저항이 크다.
도 15는 본 발명에 따라 텅스텐 결정핵성장층을 형성하는 공정을 나타낸 개략도이다. 본 발명의 제 1 실시예에 따라 B2H6와 WF6 만을 반응시켜 텅스텐 결정핵성장층을 형성하는 방법은 다음과 같다. 도 15에 도시된 바와 같이, B2H6 가스를 주입하여 흘려준다(B2H6 flow, 150). 이어서, 퍼지 공정(152)을 수행한다. 여기서, 퍼지 공정(152)은 B2H6 가스를 주입하여 흘려주는 시간의 2배 이상되도록 하는 것이 바람직하다. 그 다음, WF6 가스를 주입하여 흘려준다(WF6 flow, 154). 이어서, 퍼지 공정(156)을 수행한다. 여기서, 퍼지 공정(154)은 WF6 가스를 주입하여 흘려주는 시간의 10배 이상이 되도록 하는 것이 바람직하다. 이후, 원하는 텅스텐 결정핵성장층의 두께가 형성될 때까지 상술한 공정을 반복 수행하는 것이 바람직하다. 예를들면 5 사이클(cycle) 반복하는 것이 바람직하다. 상술한 바와 같이 B2H6와 WF6를 반응시켜 텅스텐 결정핵성장층을 형성하는 공정은 290℃ 내지 310℃에서 수행하는 것이 바람직하다. 이는 텅스텐 결정핵성장층이 원자층증착방법으로 형성된 층과 같은 구조를 갖도록 하기 위함이다. 그 다음, 텅스텐 결정핵성장층이 형성된 후, WF6 가스와 H2 가스를 반응시켜 텅스텐 벌크층을 형성한다(160).
본 발명의 제 2 실시예에 따른 텅스텐 결정핵성장층 형성 방법은 B2H6 가스를 주입하여 흘려주고 퍼지(purge) 공정을 수행한 다음, WF6 가스를 주입하여 흘려주고, 퍼지 공정을 수행하는 것이 바람직하다. 이는 1 사이클(cycle) 수행되는 것이 바람직하다. 이어서, SiH4 가스를 주입하여 흘려주고, 퍼지 공정을 수행한 다음 WF6 가스를 주입하여 흘려주고, 퍼지 공정(156)을 수행하는 것이 바람직하다. 이는 5 사이클(cycle) 반복 수행되는 것이 바람직하다. 이후, B2H6 트리트먼트를 수행하는 것이 바람직하다. B2H6 트리트먼트는 B2H6 가스를 주입하여 흘려주고 퍼지(purge) 공정을 수행하는 단계를 6 사이클(cycle) 반복수행하는 것이 바람직하다. 그 다음, 텅스텐 결정핵성장층이 형성된 후 WF6 가스와 H2 가스를 반응시켜 텅스텐 벌크층을 형성하는 것이 바람직하다.
도 16의 (ⅰ)은 SiH4를 베이스로 성장된 텅스텐 결정핵성장층 및 그 상부에 형성된 텅스텐 벌크층을 나타낸 단면도이고, (ⅱ)는 본 발명에 따라 B2H6를 베이스로 성장된 텅스텐 결정핵성장층 및 그 상부에 형성된 텅스텐 벌크층을 나타낸 단면도이다.
도 16에 도시된 바와 같이, 본 발명에 따라 형성된 TiN(190) 상부에 B2H6를 베이스로 성장된 텅스텐 결정핵성장층(192)은 본 발명에 따라 형성된 TiN(180) 상부에 SiH4를 베이스로 성장된 텅스텐 결정핵성장층(182)보다 훨씬 낮은 비저항을 가지며, 얇은 두께로 형성된다. 이는 텅스텐 벌크층 대비 상대적으로 비저항이 높은 텅스텐 결정핵성장층의 두께를 낮출수 있기 때문에 게이트 저항을 효과적으로 감소시킬 수 있는 효과를 제공한다. 또한, B2H6를 베이스로 성장된 텅스텐 결정핵성장층(192)은 불순물의 함량도 낮고 비정질의 구조를 가지기 때문에 텅스텐 벌크층이성장되는 과정에서 하부의 TiN으로 불순물이 침투되는 것을 방지할 수 있는 효과도 제공한다. 그리고, 텅스텐 벌크층(194)은 비정질의 구조를 갖는 B2H6를 베이스로 성장된 텅스텐 결정핵성장층(192) 상부에 형성되기 때문에 그레인의 크기가 SiH4를 베이스로 성장된 텅스텐 결정핵성장층(182) 상부에 형성된 텅스텐 벌크층(184)에 비하여 훨씬 큰 것을 확인할 수 있다.
텅스텐 결정핵성장층이 형성된 후, WF6과 H2를 반응시켜 형성되는 텅스텐 벌크층을 형성하는 공정은 350℃ 미만으로 유지되도록 하며, 보다 자세하게는 290℃ 내지 340℃에서 형성되도록 하는 것이 바람직하다. 예를들면 350℃ 이상이 되는 경우에는 텅스텐 벌크층의 성장속도가 증가하여 텅스텐 벌크층의 결정크기가 커지게 된다. 보다 구체적인 설명은 도 17을 참조한다.
도 17의 (ⅰ)은 WF6와 H2를 350℃ 이상에서 반응시켜 형성된 텅스텐 벌크층을 나타낸 투과전자 현미경 사진이고, (ⅱ)는 본 발명에 따라 WF6와 H2를 350℃ 미만에서 반응시켜 형성된 텅스텐 벌크층을 나타낸 투과전자 현미경 사진이다. 도 17의 (ⅰ)에 도시된 바와 같이, WF6와 H2를 350℃ 이상에서 반응시켜 텅스텐 벌크층을 형성하는 경우 텅스텐 벌크층 결정의 결정크기가 커지게 되어 매립형 게이트의 트렌치 상부가 텅스텐 벌크층 결정에 의해 막히게 되면서 텅스텐 벌크층에 심(seam)이 발생하게 되고, 이후 수행되는 에치백 공정에 의해 텅스텐 벌크층의 손실이 커져 게이트 라인의 저항을 증가시키는 문제를 유발한다. 그러나, 도 17의 (ⅱ)에 도시된 바와 같이, WF6와 H2를 350℃ 미만에서 반응시켜 텅스텐 벌크층을 형성하는 경우 에치백 공정으로 인해 텅스텐 벌크층이 손실되는 것은 거의 발생하지 않는 것을 확인할 수 있다.
도 18의 (ⅰ)은 유기금속 원자층증착방법을 이용하여 형성된 TiN 및 그 상부에 SiH4를 베이스로 성장된 텅스텐의 결정을 나타낸 단면도이고, (ⅱ)는 본 발명에 따라 형성된 TiN 및 그 상부에 SiH4를 베이스로 성장된 텅스텐의 결정을 나타낸 단면도이며, (ⅲ)은 본 발명에 따라 형성된 TiN 및 그 상부에 B2H6를 베이스로 성장된 텅스텐의 결정을 나타낸 단면도이고, 도 19는 도 18의 (ⅰ),(ⅱ) 및 (ⅲ)의 특성을 비교한 표이다.
도 18의 (ⅰ)에 도시된 바와 같이 텅스텐 벌크층(220)은 유기금속 원자층증착방법을 이용하여 형성된 TiN(200) 상부에 SiH4를 베이스로 성장된 텅스텐 결정핵성장층(210)을 형성한 후 증착된다. 여기서, 텅스텐 벌크층(220)은 비정질에 가까운 TiN(200) 상부에 형성되기 때문에 결정 크기가 크다. 그러나, 유기금속 원자층증착방법을 이용하여 형성된 TiN(200)은 비저항이 크기 때문에 배리어 금속층으로의 사용이 적합하지 않아, 도 18의 (ⅱ) 및 도 18의 (ⅲ)에 도시된 바와 같이 본 발명에 따른 방법으로 형성된 TiN(300, 400)을 배리어 금속층으로 적용하였다.
그러나, 도 18의 (ⅱ)에 도시된 바와 같이, SiH4를 베이스로 성장된 텅스텐 결정핵성장층(310)은 알파 텅스텐과 베타 텅스텐의 구조를 가지기 때문에 그 상부에 성장되는 텅스텐 벌크층(320)의 결정 크기는 도 18의 (ⅰ)에 도시된 텅스텐 벌크층(220)의 결정 크기보다 작아지게 되어 결국 비저항과 게이트 라인의 저항을 증가시킨다.
도 18의 (ⅲ)에 도시된 바와 같이, B2H6를 베이스로 성장된 텅스텐 결정핵성장층(410)은 거의 비정질에 가까운 베타 텅스텐의 구조를 갖기 때문에 그 상부에 성장되는 텅스텐 벌크층(420)의 그레인 사이즈는 도 18의 (ⅰ)에 도시된 텅스텐 벌크층(220)의 그레인 사이즈보다 크다. 또한, 텅스텐 결정핵성장층(410)은 얇은 두께로 형성되기 때문에 비저항과 게이트 라인의 저항이 감소된다.
따라서, 도 19의 (ⅲ)에 도시된 바와 같이, 본 발명의 방법으로 TiCl4 가스를 사용하여 100Å 이하의 두께로 TiN을 형성한 후, B2H6를 베이스로 성장된 텅스텐 결정핵 성장층은 도 19의 (ⅰ) 및 (ⅱ)와 비교하여 낮은 비저항과 낮은 게이트 라인의 저항을 갖는다.
상술한 바와 같이 매립형 게이트를 형성함에 있어, TiCl4 가스를 사용하여 TiN을 형성함으로써 배리어 금속층의 비저항을 감소시킬 수 있으며, TiCl4 가스를 사용함으로써 안정적인 상태의 TiN을 용이하게 얻을 수 있다. 또한, TiCl4 가스를 사용함으로써 쓰루 풋(thru-put)이 증가하여 양산성이 개선되는 효과를 제공하며, B2H6 베이스 핵성장을 이용하여 게이트 금속층을 형성함으로써 배리어 금속층의 결정상과 무관하게 핵성장된 물질 자체의 물성이 베타 텅스텐의 구조를 갖게 함으로써 게이트 금속층의 그레인 사이즈를 증가시켜 비저항을 감소시킬 수 있다. 그리고, 반도체 소자의 고집적화로 선폭이 감소하여 게이트 금속층에 비하여 배리어 금속층의 비중이 증가하더라도 게이트 전극의 저항이 증가하는 것을 방지할 수 있으며, B2H6를 베이스로 성장된 텅스텐 결정핵성장층은 낮은 두께로 성장이 가능하게 함으로 게이트 금속층의 부피를 증가시켜 비저항을 감소시킬 수 있다. 또한, B2H6를 베이스로 성장된 텅스텐 결정핵성장층은 베타 텅스텐의 구조를 갖기 때문에 확산장벽의 역할을 한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (25)

  1. 반도체 기판 내 구비된 트렌치;
    상기 트렌치 표면에 구비되고 100Å 이하의 두께를 갖는 배리어 금속층;
    상기 배리어 금속층 상부에 구비되고 B2H6 가스를 이용하여 형성된 베타 텅스텐(β-W)의 구조를 포함하는 결정핵성장층; 및
    상기 결정핵 성장층 상부에 구비되는 벌크층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 배리어 금속층은 TiN을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 결정핵성장층은
    준안정 초기 입방체(Metastabe Primitive Cubic) 베타 상(βphase)를 포함하는 것을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 벌크층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 배리어 금속층, 상기 결정핵성장층 및 상기 벌크층의 적층구조는 매립형 게이트를 정의하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 배리어 금속층 하부 및 상기 트렌치 표면에 구비되는 게이트 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 100Å 이하의 두께를 갖는 배리어 금속층을 형성하는 단계;
    상기 배리어 금속층 상부에 구비되고 베타 텅스텐(β-W)의 구조를 포함하는 결정핵성장층을 형성하는 단계; 및
    상기 트렌치 저부가 매립되도록 상기 결정핵성장층 상부에 벌크층을 형성하는 단계를 포함하고,
    상기 배리어 금속층을 형성하는 단계는,
    TiCl4 가스와 NH3 가스를 반응시켜서 TiN을 형성하는 단계;
    제 1 퍼지(purge) 공정을 수행하는 단계;
    NH3 트리트먼트 공정을 수행하는 단계; 및
    제 2 퍼지 공정을 수행하는 단계를 상기 TiN이 특정 두께로 형성될 때까지 반복 수행하고,
    상기 제 1 퍼지 공정은 상기 TiN을 형성하는 단계과 동일한 시간으로 수행되거나 그 이상의 시간으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 트렌치를 형성하는 단계 이후
    상기 트렌치 표면에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 7에 있어서,
    상기 배리어 금속층을 형성하는 단계는
    SFD(sequential flow deposition) 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 배리어 금속층을 형성하는 단계는
    650℃ 이상에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 삭제
  12. 청구항 7에 있어서,
    상기 TiCl4 가스와 NH3 가스는 1:1로 유지하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 7에 있어서,
    상기 TiN은 초당 5Å 이하로 증착되도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 삭제
  15. 청구항 7에 있어서,
    상기 제 1 퍼지 공정은 상기 TiN을 형성하는 단계에서 반응된 부산물과 미반응 가스를 펌핑 아웃(pumping out)시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 7에 있어서,
    상기 NH3 트리트먼트 공정은 상기 TiN을 형성하는 단계와 동일한 시간으로 수행되거나 그 이상으로 시간으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 7에 있어서,
    상기 NH3 트리트먼트 공정은 Cl과 반응시켜서 TiN의 순도를 높이는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 7에 있어서,
    상기 결정핵성장층을 형성하는 단계는
    290℃ 내지 310℃에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 7에 있어서,
    상기 결정핵성장층을 형성하는 단계는
    B2H6 가스를 주입하여 흘려주는 단계;
    상기 B2H6 가스를 주입하여 흘려주는 단계 이후 제 3 퍼지 공정을 수행하는 단계;
    WF6 가스를 주입하여 흘려주는 단계; 및
    제 4 퍼지 공정을 수행하는 단계를 상기 결정핵성장층이 특정 두께를 가질 때까지 반복 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 19에 있어서,
    제 3 퍼지 공정은
    상기 B2H6 가스를 주입하여 흘려주는 시간의 2배 이상되도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 19에 있어서,
    상기 제 4 퍼지 공정은
    상기 WF6 가스를 주입하여 흘려주는 시간의 10배 이상이 되도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 청구항 7에 있어서,
    상기 결정핵성장층을 형성하는 단계는
    B2H6 가스를 주입하여 흘려주는 단계;
    제 5 퍼지 공정을 수행하는 단계;
    WF6 가스를 주입하여 흘려주는 단계;
    제 6 퍼지 공정을 수행하는 단계;
    SiH4 가스를 주입하여 흘려주는 단계;
    제 7 퍼지 공정을 수행하는 단계;
    WF6 가스를 주입하여 흘려주는 단계;
    제 8 퍼지 공정을 수행하는 단계를 상기 결정핵성장층이 특정 두께를 가질 때까지 반복 수행한 후, B2H6 트리트먼트를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. 청구항 22에 있어서,
    B2H6 트리트먼트는
    B2H6 가스를 주입하여 흘려주는 단계; 및
    제 9 퍼지 공정을 수행하는 단계를 다수회 반복수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  24. 청구항 7에 있어서,
    상기 벌크층을 형성하는 단계는
    WF6 가스 및 H2 가스를 반응시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  25. 청구항 7에 있어서,
    상기 벌크층을 형성하는 단계는
    350℃ 미만에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020100130013A 2010-12-17 2010-12-17 반도체 소자 및 그 형성 방법 KR101205136B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100130013A KR101205136B1 (ko) 2010-12-17 2010-12-17 반도체 소자 및 그 형성 방법
US13/187,157 US20120153381A1 (en) 2010-12-17 2011-07-20 Semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100130013A KR101205136B1 (ko) 2010-12-17 2010-12-17 반도체 소자 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20120068401A KR20120068401A (ko) 2012-06-27
KR101205136B1 true KR101205136B1 (ko) 2012-11-26

Family

ID=46233260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100130013A KR101205136B1 (ko) 2010-12-17 2010-12-17 반도체 소자 및 그 형성 방법

Country Status (2)

Country Link
US (1) US20120153381A1 (ko)
KR (1) KR101205136B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101847628B1 (ko) * 2011-09-28 2018-05-25 삼성전자주식회사 금속함유 도전 라인을 포함하는 반도체 소자 및 그 제조 방법
WO2016204782A1 (en) * 2015-06-19 2016-12-22 Intel Corporation Carbon-based interface for epitaxially grown source/drain transistor regions
US20180151732A1 (en) * 2015-06-19 2018-05-31 Intel Corporation Resistance reduction in transistors having epitaxially grown source/drain regions
KR102429608B1 (ko) 2016-08-17 2022-08-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109755244B (zh) * 2017-11-06 2021-03-23 联华电子股份有限公司 一种制作动态随机存储器的埋入式字符线的方法
US20220098731A1 (en) * 2020-09-29 2022-03-31 Applied Materials, Inc. Method Of Reducing Titanium Nitride Etching During Tungsten Film Formation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551929B1 (en) * 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7589017B2 (en) * 2001-05-22 2009-09-15 Novellus Systems, Inc. Methods for growing low-resistivity tungsten film
JP4214795B2 (ja) * 2003-02-20 2009-01-28 東京エレクトロン株式会社 成膜方法
KR101570044B1 (ko) * 2009-03-17 2015-11-20 삼성전자주식회사 저저항의 매립형 금속 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR20120068401A (ko) 2012-06-27
US20120153381A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
KR101205136B1 (ko) 반도체 소자 및 그 형성 방법
US10615123B2 (en) Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
KR102553413B1 (ko) 기판의 유전체 표면 상에 몰리브덴 금속막을 증착하는 방법 및 이와 관련된 반도체 소자 구조
TWI794275B (zh) 通過迴圈沉積過程在基材的介電表面上沉積鉬金屬膜的方法和相關的半導體元件結構
EP3420577B1 (en) Method of making three dimensional memory device containing multilayer wordline barrier films
US7361578B2 (en) Method to form large grain size polysilicon films by nuclei-induced solid phase crystallization
KR20170078554A (ko) V-nand 소자들을 형성하기 위한 iii-v 화합물들의 원자 층 퇴적
US20070246802A1 (en) Semiconductor device and methods thereof
TWI737171B (zh) 形成單晶六方氮化硼層以及電晶體的方法
US8969188B2 (en) Methods of fabricating semiconductor devices
US9881991B2 (en) Capacitor and method of forming a capacitor
US20220310525A1 (en) Memory device including control gates having tungsten structure
US8703237B2 (en) Methods of forming a material layer and methods of fabricating a memory device
US20230395369A1 (en) Smooth titanium nitride layers and methods of forming the same
Hartmann et al. Cyclic Deposition/Etch processes for the formation of Si raised sources and drains in advanced MOSFETs
US20220399456A1 (en) Semiconductor device and method for manufacturing the same
KR20090115356A (ko) 극미세 결정립 폴리 실리콘 박막 증착 방법
KR101012102B1 (ko) 극미세 결정립 폴리 실리콘 박막 증착 방법
KR101110079B1 (ko) 극미세 결정립 폴리 실리콘 박막 증착 방법
US20240164115A1 (en) Semiconductor device and electronic apparatus including the same
WO2023136854A1 (en) Methods and apparatuses for forming semiconductor devices containing tungsten layers using a tungsten growth suppressant
KR20240069458A (ko) 반도체 소자 및 이를 포함하는 전자 장치
US20100184283A1 (en) Method of Manufacturing Flash Memory Device
TW202410410A (zh) 具有輔助層的半導體元件的製備方法
KR20060023101A (ko) 에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및반도체 장치 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee