KR102373191B1 - 다단식 도허티 전력 증폭기 및 송신기 - Google Patents

Abstract

다단식 도허티 전력 증폭기 및 송신기가 제공되며, 다단식 도허티 전력 증폭기는 네스트형 2-웨이 반전식 도허티 서브 증폭기인 범용 캐리어 증폭기(201), 및 범용 캐리어 증폭기(201)에 연결된 범용 피킹 증폭기(202) - 범용 피킹 증폭기(202)는 네스트형 단일 엔드식 서브 증폭기 또는 네스트형 2-웨이 노멀 도허티 서브 증폭기임 - 를 포함하고, 범용 캐리어 증폭기(201) 및 범용 피킹 증폭기(202)는 범용 2-웨이 반전식 도허티 전력 증폭기 형태로 배열된다. 다단식 도허티 전력 증폭기를 사용하면, 비용 효율적인 다단식 도허티 PA 설계를 위해 지향되는 신호 전력 확률 분배 함수(PDF)가 적용되고, 이득 확장 효과를 갖는 다단식 도허티 PA를 구성하기 위한 기본 단위들로서 2-웨이 노멀 및 반전식 도허티 PA 셀들이 사용된다.

Description

다단식 도허티 전력 증폭기 및 송신기

본 개시내용의 실시예들은 일반적으로 통신 분야에 관한 것으로, 보다 상세하게는, 다단식 도허티 전력 증폭기(multistage Doherty power amplifier) 및 송신기에 관한 것이다.

제4세대(4G) 이동 통신 시스템 이상의 셀룰러 기지국들에서는, 높은 스펙트럼 효율을 위해 고급 디지털 변조 방식이 사용된다. 라디오 주파수(radio frequency)(RF) 신호는 큰 피크 대 평균 전력비(peak to average power ratio)(PAPR)를 나타내며, 이는 전력 증폭기(power amplifier)(PA)에서 증폭된다. 따라서, 순간 송신 전력의 진폭이 급격하게 변할 것이다. 따라서, 전통적인 RF PA는 높은 PAPR 자극에서 다소 낮은 평균 효율을 겪게 될 것이다.

RF PA의 효율을 증가시키는 한가지 방법은 도허티 전력 증폭기(Doherty power amplifier)(도허티 PA)를 사용하는 것이다. 고전적인 도허티 PA, 또는 본 개시내용의 노멀 도허티 PA는 높은 PAPR 신호에 대한 효율을 강화시키기 위해 사용되며, 이는 백 오프들 동안 피크 출력 전력으로부터 6dB 떨어진 제2 효율 피크 포인트를 생성한다. 그러나, PAPR이 계속 증가함에 따라, 도허티 PA의 주요 과제들은 PAPR이 6dB보다 큰 높은 효율을 유지하는 제한된 도허티 영역이다.

본 섹션은 본 개시내용의 더 나은 이해를 용이하게 할 수 있는 양태들을 도입한다. 따라서, 본 섹션의 진술들은 이러한 관점에서 읽혀져야 하며, 종래 기술에 있는 것 또는 종래 기술에 없는 것에 대한 승인들로 이해되어서는 안된다.

본 발명자는 도허티의 개념이 다단식(즉, 3단 이상의) 변형들로 확장되었음을 발견하였다. 이에 의해 다양한 진폭 분포들을 위한 더 넓은 범위의 출력 전력 레벨들을 통해 효율이 높게 유지될 수 있다. 한편, 특정 진폭 분포 및 특정 전력 레벨에 대한 평균 효율이 증가될 수 있다.

그러나, 다단식 도허티 PA와 연관된 두 가지 문제점, 즉, 제한된 이득을 갖는 증폭기들(트랜지스터들)이 사용되는 경우의 낮은 효율의 문제점 및 불량한 선형성의 문제점이 확인되었다. 낮은 효율은, 종래의 다단식 도허티 PA 구현들이 사용되는 경우에 필요한 드라이버 단에서의 높은 선형성을 보장하기 위한 과잉 구동 전력 손실에 의해 야기된다. 이 문제점은 도허티 PA의 전력 증폭기들이 낮은 이득을 갖는 경우에 특히 두드러진다. 불량한 선형성은, 종래의 다단식 도허티 PA에서, 증폭기들 중 일부(2개의 최상위 단의 전력 증폭기들 제외)가 특정 전이 포인트들에서 포화되고 이 전이 포인트들 이상에서 포화 상태를 유지할 것이 요구된다는 사실에 의해 야기된다.

상기 문제점들 중 적어도 일부를 해결하기 위해, 본 개시내용에서는 다단식 도허티 PA 및 송신기가 제공된다. 본 개시내용의 실시예들이 다중 입력 다중 출력(multiple input multiple output)(MIMO) 송신기 시스템에 제한되지 않고, 유사한 문제점들이 존재하는 임의의 응용 시나리오에 보다 광범위하게 적용될 수 있다는 것이 이해될 수 있다.

본 개시내용의 다양한 실시예들은 주로, 예를 들어, MIMO 송신기 시스템에서 다단식 도허티 PA 및 송신기를 제공하는 것을 목표로 한다. 송신기는, 예를 들어, 단말 디바이스 또는 네트워크 디바이스일 수 있다. 본 개시내용의 실시예들의 다른 피처들 및 이점들은 또한, 특정 실시예들의 다음의 설명으로부터, 본 개시내용의 실시예들의 원리들을 예로서 예시하는 첨부 도면들과 함께 읽을 때 이해될 것이다.

일반적으로, 본 개시내용의 실시예들은 상기 설명에서 지적된 문제점들을 극복하기 위해 네스트형(nested) 다단식 도허티 PA의 개념을 제공한다.

제1 양태에서, 다단식 도허티 전력 증폭기(multistage Doherty power amplifier)가 제공된다. 다단식 도허티 전력 증폭기는 네스트형(nested) 2-웨이 반전식 도허티 서브 증폭기인 범용 캐리어 증폭기(generalized carrier amplifier), 및 범용 캐리어 증폭기에 연결된 범용 피킹 증폭기(generalized peaking amplifier) - 범용 피킹 증폭기는 네스트형 단일 엔드식 서브 증폭기 또는 네스트형 2-웨이 노멀 도허티 서브 증폭기임 - 를 포함하고, 범용 캐리어 증폭기 및 범용 피킹 증폭기는 2-웨이 반전식 도허티 전력 증폭기 형태로 배열된다.

일 실시예에서, 범용 캐리어 증폭기는 서브 캐리어 증폭기, 및 서브 캐리어 증폭기에 연결된 제1 서브 피킹 증폭기(sub peaking amplifier)를 포함하고, 서브 캐리어 증폭기는 제1 반도체 피처(semiconductor feature)를 갖고, 제1 서브 피킹 증폭기는 고조파 종단을 갖는 제2 반도체 피처를 갖고, 제1 서브 피킹 증폭기의 증폭기 효율은 서브 캐리어 증폭기의 증폭기 효율보다 높다.

일 실시예에서, 범용 피킹 증폭기는 제2 서브 피킹 증폭기를 포함하고, 제2 서브 피킹 증폭기는 제1 반도체 피처를 갖는다.

이 실시예의 구현에서, 서브 캐리어 증폭기 및 제2 서브 피킹 증폭기의 바이어스 전압 값들은 양의 값이고, 제1 서브 피킹 증폭기의 바이어스 전압 값은 음의 값이다.

이 실시예의 구현에서, 서브 캐리어 증폭기, 제1 서브 피킹 증폭기 및 제2 서브 피킹 증폭기 간의 전력비는 인가되는 높은 피크 대 평균 전력비(peak to average power ratio)(PAPR) 신호의 전력 분배 함수(power distribution function)(PDF)에 따라 결정된다.

이 실시예의 구현에서, 제1 반도체 피처는 LDMOS이고, 제2 반도체 피처는 GaN HEMT이다.

이 실시예의 구현에서, 제1 서브 피킹 증폭기의 전력 이득은 전력 이득 확장을 위해 서브 캐리어 증폭기의 전력 이득보다 크고, 서브 캐리어 증폭기의 전력 이득은 미리 결정된 압축 레벨로 압축되고, 제1 피킹 증폭기의 전력 이득은 압축되지 않는다.

이 실시예의 구현에서, 전력 이득 확장의 특성은 다단식 도허티 전력 증폭기에 라인업 방식 또는 캐스케이드 방식으로 연결된 드라이버 증폭기에 대해 전치-왜곡(pre-distortion)을 수행하도록 드라이버 증폭기에 대해 역의 특성을 갖는다.

다른 실시예에서, 범용 피킹 증폭기는 다수의 서브 피킹 증폭기들을 포함하고, 마지막 단의 서브 피킹 증폭기는 제1 반도체 피처를 갖고, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들은 제2 반도체 피처를 갖고, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 증폭기 효율은 마지막 단의 서브 피킹 증폭기의 증폭기 효율보다 높다.

이 실시예의 구현에서, 서브 캐리어 증폭기 및 마지막 단의 서브 피킹 증폭기의 바이어스 전압 값들은 양의 값이고, 제1 서브 피킹 증폭기, 및 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 바이어스 전압 값들은 음의 값이다.

이 실시예의 구현에서, 서브 캐리어 증폭기, 제1 서브 피킹 증폭기 및 다수의 서브 피킹 증폭기들 간의 전력비는 인가되는 높은 피크 대 평균 전력비(PAPR) 신호의 전력 분배 함수(PDF)에 따라 결정된다.

이 실시예의 구현에서, 제1 반도체 피처는 LDMOS이고, 제2 반도체 피처는 GaN HEMT이다.

이 실시예의 구현에서, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 전력 이득들은 전력 이득 확장을 위해 제1 서브 피킹 증폭기의 전력 이득보다 크고, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 각각의 단의 서브 피킹 증폭기의 전력 이득은 전력 이득 확장을 위해 그 이전 단의 서브 피킹 증폭기의 전력 이득보다 크고, 서브 캐리어 증폭기의 전력 이득은 미리 결정된 압축 레벨로 압축되고, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 전력 이득들은 압축되지 않는다.

이 실시예의 구현에서, 전력 이득 확장의 특성은 다단식 도허티 전력 증폭기에 라인업 방식 또는 캐스케이드 방식으로 연결된 드라이버 증폭기에 대해 전치-왜곡을 수행하도록 드라이버 증폭기에 대해 역의 특성을 갖는다.

이 실시예의 구현에서, 범용 피킹 증폭기는 4-단 도허티 전력 증폭기를 형성하기 위해 3개의 서브 피킹 증폭기를 포함한다.

제2 양태에서, 송신기가 제공된다. 송신기는 다수의 채널들의 기저 대역 입력 신호들에 대한 신호 프로세싱을 수행하도록 구성되는 신호 프로세서; 및 제1 양태에 설명된 다단식 도허티 전력 증폭기를 포함한다.

제3 양태에서, 디바이스가 제공된다. 디바이스는 프로세서, 메모리 및 송신기를 포함하고, 메모리는 프로세서에 의해 실행 가능한 명령어들을 포함하는 프로그램을 포함하고, 송신기는 제2 양태에서 설명된 바와 같다.

일 실시예에서, 디바이스는 단말 디바이스이다.

다른 실시예에서, 디바이스는 네트워크 디바이스이다.

본 개시내용의 다양한 실시예들에 따르면, 비용 효율적인 다단식 도허티 PA 설계를 위해 지향되는 신호 전력 확률 분배 함수(PDF)가 적용되고, 이득 확장 효과를 갖는 다단식 도허티 PA를 구성하기 위한 기본 단위들로서 2-웨이 노멀 및 반전식 도허티 PA 셀들이 사용된다.

본 개시내용의 다양한 실시예들에 따르면, 도허티 출력 전력 백 오프 범위는 상이한 설계를 위해 세그먼트화된다. 상이한 세그먼트화된 출력 전력 백 오프 범위를 위해 상이한 반도체 공정 기반 트랜지스터들이 동시에 사용된다. 이들은 전력, 효율 및 비용에 대한 상이한 요구들을 위해 별개로 설계된다.

본 개시내용의 다양한 실시예들에 따르면, 드라이버 증폭기의 비선형성을 보상하기 위해 이득 확장 효과가 사용된다. 따라서, 전체 라인업 효율이 향상될 것이다.

본 개시내용의 다양한 실시예들의 상기 및 다른 양태들, 피처들 및 이점들은 첨부 도면들을 참조한 다음의 상세한 설명으로부터 예로서 보다 완전히 명백해질 것이며, 첨부 도면들에서, 유사한 참조 번호들 또는 문자들은 유사하거나 등가의 엘리먼트들을 지정하는 데 사용된다. 도면들은 본 개시내용의 실시예들의 보다 나은 이해를 위해 예시되며, 반드시 축척대로 도시된 것은 아니다.
도 1은 무선 통신 네트워크의 셀의 개략도이다.
도 2는 본 개시내용의 다단식 도허티 PA의 블록도를 도시한다.
도 3은 본 개시내용의 3-단 도허티 PA의 블록도를 도시한다.
도 4는 본 개시내용의 4-단 도허티 PA의 블록도를 도시한다.
도 5는 세그먼트화된 도허티 동작 영역들의 "단계식(step-wise)" 핸들링을 위한 본 개시내용의 범용 3-단 도허티 PA를 도시한다.
도 6은 세그먼트화된 도허티 동작 영역들의 "단계식" 핸들링을 위한 본 개시내용의 범용 4-단 도허티 PA를 도시한다.
도 7은 본 개시내용에서의 도허티 설계 파라미터들을 획득하기 위해 PDF 분석을 사용하는 방법을 도시하는 흐름도이다.
도 8은 본 개시내용에서의 도허티 동작 영역의 "단계식" 분할의 예시이다.
도 9는 LDMOS 및 GaN 단독 솔루션들과 비교한 본 개시내용의 입력 바이어스 방식의 예시이다.
도 10은 본 개시내용에서의 아날로그 전치 왜곡 방식의 예시이다.
도 11은 기존의 솔루션들(a) 및 더 높은 드라이버 단 및 라인업 효율을 갖는 본 개시내용의 전치-왜곡된 라인업(b)에 대한 라인업 구성들의 블록도들이다.
도 12는 4-단 도허티 PA로서의 본 개시내용의 기술적 구현의 개략도이다.
도 13은 본 개시내용에서의 공급 전류 대 출력 전력의 예시이다.
도 14는 본 개시내용에서의 PAE 및 이득 대 출력 전력 및 이득 확장 효과 관찰의 예시이다.
도 15는 본 개시내용에서의 RF 출력 전력 대 RF 입력 전력에서의 이득 확장 효과 관찰의 예시이다.
도 16은 본 개시내용의 송신기의 도면이다.
도 17은 본 개시내용의 실시예에 따른 장치의 단순화된 블록도이다.

본 개시내용은 이제 몇몇 예시적인 실시예들을 참조하여 설명될 것이다. 이들 실시예들은 본 개시내용의 범위에 대한 임의의 제한들을 제안하는 것이 아니라, 본 기술분야의 통상의 기술자가 본 개시내용을 더 잘 이해하고 구현할 수 있게 하기 위한 목적으로만 논의된다는 것이 이해되어야 한다.

본 명세서에서 사용된 바와 같이, "무선 통신 네트워크"라는 용어는 LTE-어드밴스드(LTE-Advanced)(LTE-A), LTE, 광대역 코드 분할 다중 액세스(Wideband Code Division Multiple Access)(WCDMA), 고속 패킷 액세스(High-Speed Packet Access)(HSPA) 등과 같은 임의의 적절한 통신 표준들을 따르는 네트워크를 지칭한다. 또한, 무선 통신 네트워크에서의 단말 디바이스와 네트워크 디바이스 간의 통신은 제1세대(1G), 제2세대(2G), 2.5G, 2.75G, 제3세대(3G), 제4세대(4G), 4.5G, 향후의 제5세대(5G) 통신 프로토콜들, 및/또는 현재 공지되어 있거나 향후 개발될 임의의 다른 프로토콜들을 포함하되, 이에 제한되지 않는 임의의 적절한 세대의 통신 프로토콜들에 따라 수행될 수 있다.

"네트워크 디바이스"라는 용어는 단말 디바이스가 네트워크에 액세스하고 그로부터 서비스들을 수신하는 무선 통신 네트워크 내의 디바이스를 지칭한다. 네트워크 디바이스는 무선 통신 네트워크 내의 기지국(base station)(BS), 액세스 포인트(access point)(AP), 서버, 제어기 또는 임의의 다른 적절한 디바이스를 지칭한다. BS는, 예를 들어, 노드 B(NodeB 또는 NB), 진화된 노드 B(eNodeB 또는 eNB), gNode B(gNB), 중계기, 펨토, 피코와 같은 저전력 노드 등일 수 있다.

네트워크 디바이스의 또 다른 예들은 멀티-표준 라디오(multi-standard radio)(MSR) BS들과 같은 MSR 라디오 장비, 베이스 송수신기 스테이션(base transceiver station)(BTS)들, 송신 포인트들, 송신 노드들을 포함한다. 그러나, 보다 일반적으로, 네트워크 디바이스는 무선 통신 네트워크에 대한 단말 디바이스 액세스를 가능하게 하고/하거나 제공하거나, 또는 무선 통신 네트워크에 액세스한 단말 디바이스에 일부 서비스를 제공하도록 가능할 수 있는, 구성된, 배열된 및/또는 동작 가능한 임의의 적절한 디바이스(또는 디바이스들의 그룹)를 나타낼 수 있다.

"단말 디바이스"라는 용어는 무선 통신 네트워크에 액세스하고 그로부터 서비스들을 수신할 수 있는 임의의 최종 디바이스를 지칭한다. 제한이 아닌 예로서, 단말 디바이스는 모바일 단말, 사용자 장비(user equipment)(UE), 또는 다른 적절한 디바이스를 지칭한다. UE는, 예를 들어, 가입자 국(Subscriber Station)(SS), 휴대용 가입자 국, 이동국(Mobile Station)(MS) 또는 액세스 단말(Access Terminal)(AT)일 수 있다. 단말 디바이스는 휴대용 컴퓨터들, 디지털 카메라들과 같은 이미지 캡처 단말 디바이스들, 게이밍 단말 디바이스들, 음악 저장 및 재생 기기들, 모바일폰, 셀룰러폰, 스마트폰, 태블릿, 웨어러블 디바이스, 개인 휴대 정보 단말(personal digital assistant)(PDA), 차량 등을 포함할 수 있지만, 이에 제한되지 않는다.

단말 디바이스는, 예를 들어, 사이드링크 통신을 위한 3GPP 표준을 구현함으로써 디바이스-대-디바이스(device-to-device)(D2D) 통신을 지원할 수 있고, 이 경우, D2D 통신 디바이스로 지칭될 수 있다.

또 다른 특정 예로서, 사물 인터넷(Internet of Things)(IoT) 시나리오에서, 단말 디바이스는 모니터링 및/또는 측정들을 수행하고, 이러한 모니터링 및/또는 측정들의 결과들을 다른 단말 디바이스 및/또는 네트워크 장비에 송신하는 머신 또는 다른 디바이스를 나타낼 수 있다. 이 경우, 단말 디바이스는 머신-대-머신(machine-to-machine)(M2M) 디바이스일 수 있으며, 이는 3GPP 맥락에서 머신-타입 통신(machine-type communication)(MTC) 디바이스로 지칭될 수 있다.

하나의 특정 예로서, 단말 디바이스는 3GPP 협대역 사물 인터넷(narrow band internet of things)(NB-IoT) 표준을 구현하는 UE일 수 있다. 이러한 머신들 또는 디바이스들의 특정 예들은 센서들, 전력계들과 같은 계량 디바이스들, 산업 머신, 또는 가정용 또는 개인용 기기들, 예를 들어, 냉장고들, 텔레비전들, 시계들과 같은 개인용 웨어러블 컴퓨팅 디바이스 등이다. 다른 시나리오들에서, 단말 디바이스는 그 동작 상태 또는 그 동작과 연관된 다른 기능들을 모니터링 및/또는 보고할 수 있는 차량 또는 다른 장비를 나타낼 수 있다.

본 명세서에 사용된 바와 같이, "제1" 및 "제2"라는 용어들은 상이한 엘리먼트들을 지칭한다. 단수의 표현들("a" 및 "an")은, 문맥상 명백하게 달리 지시하지 않는 한, 복수의 형태들을 포함하는 것으로 의도된다. 본 명세서에 사용된 "포함하다(comprises)", "포함하는(comprising)", "갖다(has)", "갖는(having)", "포함하다(includes)" 및/또는 "포함하는(including)"이라는 용어들은 언급된 피처들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 피처, 엘리먼트, 컴포넌트 및/또는 그 조합의 존재 또는 추가를 배제하지 않는다. "~에 기초한"이라는 용어는 "~에 적어도 부분적으로 기초하여"로 판독된다. "하나의 실시예" 및 "실시예"라는 용어는 "적어도 하나의 실시예"로 판독된다. "다른 실시예"라는 용어는 "적어도 하나의 다른 실시예"로 판독된다. 명시적이고 암시적인 다른 정의들이 아래에 포함될 수 있다.

이제, 본 개시내용의 일부 예시적인 실시예들이 도면들을 참조하여 이하에 설명될 것이다. 무선 통신 네트워크(100)의 개략도를 도시하는 도 1을 먼저 참조하도록 한다. 무선 통신 네트워크(100) 내의 네트워크 디바이스(101) 및 단말 디바이스(102)가 예시되어 있다. 도 1의 예에서, 네트워크 디바이스(101)는 단말 디바이스(102)를 위해 서빙한다.

도 1의 구성은, 본 개시내용의 범위에 대한 임의의 제한도 제안하지 않고, 단지 예시의 목적으로 설명되는 것으로 이해되어야 한다. 본 기술분야의 통상의 기술자는 무선 통신 네트워크(100)가 임의의 적절한 수의 단말 디바이스들 및/또는 네트워크 디바이스들을 포함할 수 있고, 다른 적절한 구성을 가질 수 있다는 것을 이해할 것이다.

편의상, 이하의 실시예들에서는, MIMO 시스템을 예로 들어 설명하지만, 실시예들은 이에 제한되지 않고, 위성 시스템 등과 같은 멀티-채널 전력 증폭기와 관련된 임의의 시스템들이 모두 본 개시내용에서 실현 가능하다.

발명의 내용 섹션에 설명된 문제점들, 즉, 낮은 효율의 문제점 및 불량한 선형성의 문제점 중 적어도 하나를 해결하기 위해, 본 개시내용이 제안된다. 본 개시내용의 실시예들은 첨부 도면들 및 특정 구현들을 참조하여 아래에 설명될 것이다.

제1 양태의 실시예들

이 실시예에서 다단식 도허티 전력 증폭기가 제공된다. 다단식 도허티 전력 증폭기는 단말 디바이스 또는 네트워크 디바이스에서의 멀티-안테나 송신기와 같은 송신기에서 구현된다.

도 2는 본 개시내용의 다단식 도허티 전력 증폭기(200)의 블록도를 예시한다. 도 2에 도시된 바와 같이, 다단식 도허티 전력 증폭기(200)는 범용 캐리어 증폭기(generalized carrier amplifier)(201) 및 범용 피킹 증폭기(generalized peaking amplifier)(202)를 포함할 수 있다. 범용 캐리어 증폭기(201)는 네스트형 2-웨이 반전식 도허티 서브 증폭기이고, 범용 피킹 증폭기(202)는 네스트형 단일 엔드식 서브 증폭기 또는 네스트형 2-웨이 노멀 도허티 서브 증폭기이다. 이 실시예에서, 범용 캐리어 증폭기(201) 및 범용 피킹 증폭기(202)는 범용 2-웨이 반전식 도허티 전력 증폭기 형태로 배열되므로, 다단식 도허티 전력 증폭기(200)는 범용 반전식 도허티 토폴로지에 있다. 이러한 구성에 의해, 스마트 바이어스 방식, 아날로그 전치-왜곡 및 단계식 도허티 동작 세그먼트화가 아래에 설명된 바와 같이 실현될 수 있다.

이 실시예에서, 다단식 도허티 PA(200)는 범용 캐리어 및 피킹 증폭을 위한 다수의 네스트형 서브 증폭기 셀들을 각각 포함한다. 따라서, 이것은 전역적 반전식 도허티 구성을 갖지만, 캐리어 서브 증폭기를 위한 반전식 도허티 및 피킹 서브 증폭기를 위한 노멀 도허티를 각각 갖는 네스트형 도허티 PA이다.

이 실시예에서, 다단식 도허티 PA는 2-웨이 도허티 증폭기 셀들로서 단위 증폭기들을 포함한다. 범용 캐리어 증폭기의 경우, 도허티 셀은 반전식 구조이다. 범용 피킹 증폭기의 경우, 도허티 셀은 노멀 도허티 구조이다. 전역적 구조는 반전식 도허티 PA이다.

이 실시예에서, 다단식 도허티 PA의 다수의 네스트형 서브 증폭기들은 균일하게 설계되지 않으며, 높은 PAPR 신호의 전력 분배 함수(PDF)에 기초하여 특수화된 출력 전력 백 오프 범위를 위해 전용된다. 따라서, 서브 증폭기들 중 일부에 대한 반도체 공정 및 설계 메트릭들이 상이하다. 이 실시예에서, 도허티 영역을 따른 중앙 셀들은 효율을 위해 우선 순위화되어야 하고, 사이드 셀들은 선형성, 비용 또는 고전력 레벨을 위해 우선 순위화되어야 한다. 예를 들어, 사이드 셀들은 LDMOS의 반도체 공정들을 사용하여 형성될 수 있고, 중앙 셀들은 GaN HEMT의 반도체 공정들을 사용하여 형성될 수 있다.

이 실시예에서, 전력비는 PDF에 의해 정의되는데, 즉, 서브 증폭기들 간의 전력비는 인가되는 높은 PAPR 신호의 PDF에 따라 결정되며, 따라서 서브 증폭기들의 전력은 인가되는 높은 PAPR 신호의 PDF에 따라 적응될 수 있다. PDF가 높을수록, 더 높은 트랜지스터 효율이 사용되어야 한다.

구현에서, 범용 캐리어 증폭기(201)는 서브 캐리어 증폭기 및 제1 서브 피킹 증폭기를 포함하고, 범용 피킹 증폭기(202)는 적어도 하나의 서브 피킹 증폭기를 포함한다.

이 구현에서, 서브 캐리어 증폭기는 제1 반도체 피처를 갖고, 즉, 제1 반도체 공정을 사용하여 설계되고, 제1 서브 피킹 증폭기는 제2 반도체 피처를 갖고, 즉, 효율 강화를 위해 고조파 종단을 갖는 제2 반도체 공정을 사용하여 설계되며, 제1 서브 피킹 증폭기의 증폭기 효율은 서브 캐리어 증폭기의 증폭기 효율보다 높다.

예로서, 범용 피킹 증폭기(202)는 제2 서브 피킹 증폭기를 포함하고, 제2 서브 피킹 증폭기는 제1 반도체 피처를 가지며, 즉, 제1 반도체 공정을 사용하여 설계된다.

이 예에서, 중앙 셀들, 즉, 범용 캐리어 증폭기(201)의 제1 서브 피킹 증폭기의 증폭기 효율은 사이드 셀들, 즉, 범용 캐리어 증폭기(201)의 서브 캐리어 증폭기 및 범용 피킹 증폭기(202)의 제2 서브 피킹 증폭기의 증폭기 효율보다 높다.

도 3은 도 3에 도시된 바와 같은 3-단 도허티 PA(300)를 도시하며, 3-단 도허티 PA(300)는 서브 캐리어 증폭기(C) 및 제1 서브 피킹 증폭기(P1)가 반전식 도허티 서브 증폭기를 구성하도록 네스트형 방식으로 구현된다. 이 반전식 도허티 서브 증폭기는 제2 피킹 증폭기(P2)의 관점에서 범용 캐리어 증폭기로서 사용될 수 있다. 범용 캐리어 증폭기 및 제2 피킹 증폭기(P2)는 다른 반전식 도허티, 즉, 다단식 도허티 전력 증폭기(200)를 형성한다. 또한, 제1 서브 피킹 증폭기(P1)는 GaN HEMT와 같이 효율 강화를 위해 고조파 종단을 갖는 높은 효율의 반도체 공정을 사용하고, 서브 캐리어 증폭기(C) 및 제2 피킹 증폭기(P2)는 LDMOS와 같이 더 적은 비용의 중간 효율의 반도체 공정을 사용한다.

다른 예로서, 범용 피킹 증폭기(202)는 다수의 서브 피킹 증폭기들을 포함하고, 마지막 단의 서브 피킹 증폭기는 제1 반도체 피처를 갖고, 즉, 제1 반도체 공정을 사용하여 설계되고, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들은 제2 반도체 피처를 갖고, 즉, 제2 반도체 공정을 사용하여 설계되며, 위에서 설명된 바와 같이, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 증폭기 효율은 마지막 단의 서브 피킹 증폭기의 증폭기 효율보다 높다.

이 예에서, 중앙 셀들, 즉 범용 캐리어 증폭기(201)의 제1 서브 피킹 증폭기, 및 범용 피킹 증폭기(202)의 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 증폭기 효율은 사이드 셀들, 즉, 범용 캐리어 증폭기(201)의 서브 캐리어 증폭기 및 범용 피킹 증폭기(202)의 마지막 단의 서브 피킹 증폭기의 증폭기 효율보다 높다.

도 4는 도 4에 도시된 바와 같은 4-단 도허티 PA(400)를 도시하고, 4-단 도허티 PA(400)는 서브 캐리어 증폭기(C) 및 제1 서브 피킹 증폭기(P1)에 의해 형성된 반전식 도허티 서브 증폭기가 범용 캐리어 증폭기(201)로서 기능할 수 있고, 제2 서브 피킹 증폭기(P2) 및 제3 서브 피킹 증폭기(P3)에 의해 형성된 노멀 도허티 서브 증폭기가 범용 피킹 증폭기(202)로서 기능할 수 있도록 네스트형 방식으로 구현된다. 전반적인 도허티 PA(400)는 범용 서브 증폭기 셀들에 의해 형성된 반전식 도허티 토폴로지에 있다. 또한, 중앙 셀들, 즉 제1 서브 피킹 증폭기(P1) 및 제2 서브 피킹 증폭기(P2)는 GaN HEMT와 같이 효율 강화를 위해 고조파 종단을 갖는 높은 효율의 반도체 공정을 사용하고, 사이드 셀들, 즉, 서브 캐리어 증폭기(C) 및 제3 서브 피킹 증폭기(P3)는 LDMOS와 같이 더 적은 비용의 중간 효율의 반도체 공정을 사용한다.

도 3 및 도 4에 도시된 토폴로지들을 활용함으로써, 이 실시예에서 일부 고급 피처들이 달성될 수 있다. 구체적으로, 이론상 피크 효율 포인트들은 일정하게 또는 균일하게 분포되지 않는다. 이 실시예에서, 피크 효율 포인트들은 인가되는 높은 PAPR 신호의 PDF에 의해 주어진 가중치들을 취하고 있다. 이들은 전력 분배 확률에 의해 우선 순위화되고 성형된다. 따라서, PA 설계는 다양한 신호 특성들에 적응하도록 더 유연할 수 있다. 예를 들어, 도 5 및 도 6은, 높은 PAPR 신호 PDF 플롯과 비교하여, 본 개시내용의 3-단 및 4-단 도허티 PA 실시예들의 효율 대 출력 전력 백 오프를 각각 예시한다.

도 5에서, (a)에 도시된 바와 같이, 기존의 솔루션들은 도허티 동작의 상이한 영역들에 대해 증폭기 설계 파라미터들을 우선순위화하지 않았고, 일부 저전력 확률 영역의 경우, 효율 및 할당된 전력은 고전력 확률 영역만큼 높다. (b)에 도시된 바와 같이, 본 개시내용에서, 도허티 영역들은 3개로 분할되고, 중심 피킹 효율 포인트는 효율을 우선순위화하기 위해 고조파 종단을 갖는 높은 효율의 PA(P1)를 사용한다. 그리고, 사이드 피킹 효율 포인트들은 저전력 확률 영역들에만 있다. 따라서, 사이드 피킹 효율 포인트들은 효율을 위해 더 낮은 우선순위로 다루어질 수 있어, 비용 절감에 도움이 될 수 있다.

도 6에서, (a)에 도시된 바와 같이, 기존의 솔루션들에서의 4개의 피킹 효율 포인트는 반도체 공정 및 설계 방법론들에서 균일하게 취급 또는 설계되었는데, 예를 들어, 4개의 피킹 효율 포인트가 대응하는 증폭기들은 인가되는 높은 PAPR 신호의 PDF를 고려하지 않고 모두 GaN HEMT로 만들어지고, 따라서 자원 활용이 감소하고, 더 많은 단들이 필요하게 된다. (b)에 도시된 바와 같이, 본 개시내용에서, 설계 파라미터들은, 인가되는 높은 PAPR 신호의 PDF의 프로파일에 따라, 출력 전력, 이득, 효율, 선형성을 포함하여 상이한 저(L), 중(M) 및 고(H) 레벨들로 상이하게 선택된다.

이 실시예에서, 다단식 도허티 PA에 대한 설계 파라미터들은, 도 7에 예시된 바와 같이, 인가되는 높은 PAPR 신호의 PDF로부터 획득될 수 있다.

도 7에 도시된 방법에서, 효율 대 출력 전력 백 오프는 3개의 영역으로 분할될 수 있고, 도허티 PA 설계를 위한 "단계식" 성형 마스크를 형성할 수 있다. 도 8은 3개의 단계를 예시하는데, 즉, 단 1에서는, 이득 및/또는 전력 및/또는 선형성을 위해 효율을 트레이드오프하고, 단 2에서는, 효율을 위해 다른 것들을 트레이드오프하고, 단 3에서는, 전력을 위해 효율을 트레이드오프하여, 도허티 PA의 상이한 설계 파라미터들을 우선순위화하여, 다단식 도허티 PA 설계를 위해 더 효율적인 자원 활용을 획득하고 비용 효율적인 솔루션을 생성할 수 있다.

이 실시예에서, 도 8에 도시된 바와 같이, 효율 대 출력 전력 백 오프 곡선은 상이한 기술들, 설계 방법론들 등을 채택함으로써 "단계식"이다. 따라서, 인가되는 높은 PAPR 신호의 PDF에 따라 상이한 반도체 피처들을 갖는 트랜지스터들이 사용되기 때문에, 고전력 증폭기들을 위한 비용 효율적인 솔루션이 제공된다.

이 실시예에서, 사이드 셀들은 LDMOS와 같이 중간 효율의 반도체 공정을 사용하여 설계되고, 중앙 셀(들)은 GaN HEMT와 같은 높은 효율의 반도체 공정을 사용하여 설계되고, 사이드 셀들의 바이어스 전압 값들은 양의 값이고, 중앙 셀(들)의 바이어스 전압 값(들)은 음의 값이다. 따라서, 본 개시내용은 단일 기술 공정에 기초한 기존의 솔루션들에 비해 더 합리적인 입력 바이어스 방식을 제공한다. 도 9는 기존의 솔루션들에서의 LDMOS 및 GaN HEMT의 입력 바이어스(베이스/게이트) 방식들 및 4-단 도허티 PA를 예로 든 본 개시내용(LDMOS 및 GaN HEMT 포함)을 예시한다.

도 9에 도시된 구성에 의해, LDMOS 또는 GaN HEMT의 경우, 다단식 도허티 PA에서 처음 턴온되는 서브 증폭기(도 9에 도시된 "캐리어")는 영향을 받을 수 없고, 저전력 모드 동안 높은 효율을 제공할 수 있다. 피킹 증폭기들(도 9에 도시된 "피크 1", "피크 2" 및 "피크 3")은 매우 음의 값인 입력 바이어스를 적용하여 완전히 셧다운될 수 있다. 그러나, 일부 PACC(power amplifier control circuit)는 한계들로 인해 최적의 음의 바이어스를 제공할 수 없으므로, 다단식 도허티 PA의 마지막 피킹 증폭기(도 9에 도시된 "피크 3")가 최적의 상태에서 바이어싱되는 것을 어렵게 한다.

이와 비교하여, 본 개시내용은 인터리빙 방식으로 입력 바이어스 극성을 구성하는데, 캐리어 증폭기(도 9에 도시된 "캐리어")에 대해서는 양의 입력 바이어스를 사용하고, 중간 피킹 증폭기들(도 9에 도시된 "피크 1", "피크 2" 및 "피크 3")은 음의 입력 바이어스들로 바이어싱되고, 마지막 피킹 증폭기(도 9에 도시된 "피크 3")는 입력 바이어스로서 양의 값으로 되돌아가거나, 0의 값에 근접한다.

이러한 구성에 의하면, 양 및 음의 입력 바이어스들이 모두 단일 다단식 도허티 PA 설계에 사용될 수 있기 때문에, 입력 바이어스 범위가 크게 확장될 것이다. 확장된 입력 바이어스 범위는 더 이상 단조롭게 감소하지 않고, 0으로 되돌아가며, 이는 다단식 도허티 PA 설계를 위해 제한된 바이어스 전압 범위만을 필요로 하게 하고, 적절한 능동 부하 변조 효과를 위해 설계를 단순화시킨다. 균일한 반도체 공정을 사용함으로써 게이트 바이어싱 방식의 어려움이 완화되므로, 다단식 도허티 바이어싱 방식이 더 용이한 방식으로 실현될 수 있다.

이 실시예에서, 본 개시내용은 드라이버 단의 증폭기 및 라인업 PAE(power added efficiency)를 부스팅하는 아날로그 전치 왜곡 방식을 제공한다. 이것이 전력 이득 확장이다. 전력 이득 확장에서는, 마지막 단의 서브 증폭기를 제외하고, 나중의 서브 증폭기의 전력 이득이 이전의 서브 증폭기의 전력 이득보다 크다.

3-단 도허티 PA를 예로 들면, 제1 서브 피킹 증폭기의 전력 이득은 전력 이득 확장을 위한 서브 캐리어 증폭기의 전력 이득보다 크고, 서브 캐리어 증폭기의 전력 이득은 미리 결정된 압축 레벨로 압축되고, 제1 피킹 증폭기의 전력 이득은 압축되지 않는다.

3-단 이외의 다단식 도허티 PA를 예로 들면, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 전력 이득은 전력 이득 확장을 위해 제1 서브 피킹 증폭기의 전력 이득보다 크고, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 각각의 단의 서브 피킹 증폭기의 전력 이득은 전력 이득 확장을 위해 그 이전의 단의 전력 이득보다 크고, 서브 캐리어 증폭기의 전력 이득은 미리 결정된 압축 레벨로 압축되고, 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 전력 이득들은 압축되지 않는다. 4-단 도허티 PA의 경우, 제1 서브 피킹 증폭기의 전력 이득은 캐리어 서브 증폭기의 전력 이득보다 크고, 제2 서브 피킹 증폭기의 전력 이득은 제1 서브 피킹 증폭기의 전력 이득보다 크다.

이 실시예에서, 이득 확장 특성은 다단식 도허티 전력 증폭기에 라인업 방식 또는 캐스케이드 방식으로 연결된 드라이버 증폭기의 전력 이득 압축이 보상될 수 있도록, 즉, 드라이버 증폭기에 대해 전치-왜곡을 수행하도록 드라이버 증폭기에 대해 역의 특성을 갖는다.

도 10은 본 개시내용에서의 아날로그 전치 왜곡 방식을 예시한다. 도 10에 예시된 바와 같이, 도허티 PA에서 다수의 단들을 조작함으로써, 본 개시내용의 최종 단의 증폭기에서 상이한 반도체 공정들 및 설계 파라미터들을 사용함으로써, 이득 확장 효과가 획득될 수 있다. 알려진 바와 같이, PA에 대해서는 이득 압축 효과가 더 일반적이다. 드라이버 증폭기 단에서 발생된 이득 압축을 보정하기 위해 드라이버 단의 증폭기 및 최종 단의 증폭기의 직렬 구성(본 개시내용의 다단식 도허티 PA)에 이득 압축의 역의 특성이 사용될 수 있다. 일반적으로, 드라이버 단의 증폭기는 포화 상태로 너무 강하게 밀리지 않을 것이므로, 라인업 구성에서 최종 단의 증폭기를 위해 설계 마진을 남기도록 허용 가능한 선형성이 획득될 수 있다. 기존의 솔루션들의 주요 단점은, 드라이버 증폭기가 포화 영역으로부터 멀리 떨어져 있기 때문에, 그 효율이 매우 낮다는 것이다. 드라이버 증폭기의 효율 기여는 라인업 구성에 필수적이므로, 드라이버 단의 증폭기의 기존의 솔루션들에서의 구성은 라인업 효율 강화를 제한할 것이다.

본 개시내용에서는, 최종 단의 증폭기에서 적절한 이득 확장 효과가 제공되는데, 이는 도 10에 예시된 바와 같이, 드라이버 증폭기에서 발생된 압축 효과를 보정하는 데 사용될 수 있다. 이는 드라이버 증폭기가 약간의 압축 영역 하에서 더 많은 전력을 끌어당길 수 있게 하여, 드라이버 및 라인업 효율을 향상시키는 데 큰 도움이 될 것이다. 이것은, 도 11에 예시된 바와 같이, 본 개시내용에서의 서브 증폭기 설계를 사용함으로써 완료될 수 있다.

도 11에 도시된 바와 같이, 최종 단의 증폭기(다단식 도허티 PA)의 이득 확장을 사용하는 새로운 라인업의 전치 왜곡 방법이 제공된다. 본 개시내용에서 이전에 논의된 바와 같이, 최종 단의 다단식 도허티 PA의 이득 확장은 드라이버 단의 PA의 이득 압축 특성을 보상한다. 이 보상은 결과적으로 전체 라인업 증폭기에서 3dB 압축 포인트(P3dB) 레벨을 증가시킨다. 전체 선형성에 대한 P3 dB 증가 효과가 획득될 수 있다.

도 11에서, (a)는 선형 드라이버 단의 증폭기 및 최종 단의 증폭기를 사용하여 구성되는 기존의 솔루션들에 대한 라인업 구성이다. 도 11에서, (b)는 도 11(a)에서와 같이, 최종 단의 증폭기의 이득 확장이 동일한 최종 단의 증폭기에 선행하는 제안된 구조이다. 도 11(b)에서 알 수 있는 바와 같이, 본 개시내용은 도 15에 도시된 라인업의 AM-AM 특성들을 보상할 수 있다. 기존의 솔루션들과 비교하여, 제안된 라인업 구조의 이득 특성은 최종 단의 증폭기의 이득 압축에 대응하는 이득 확장으로 인해 더 양호한 선형성을 나타낸다. 기존의 솔루션들과 비교하여, 전치 왜곡된 라인업의 인접 채널 전력비(adjacent channel power ratio)(ACPR)가 최종 단의 다단식 도허티 PA에 의한 이득 보상으로 인해 향상된다. 또한, 보완 누적 분포 함수(complementary cumulative distribution function)(CCDF) 곡선들은 신호가 평균 전력을 얼마나 멀리 얼마나 자주 초과하는지를 나타낼 수 있다. 출력 신호의 전력 레벨이 P3 dB 압축 포인트를 초과함에 따라, CCDF 곡선이 클리핑되기 시작하여, 증폭된 신호가 압축되는 주파수를 지시한다. 전치 왜곡된 라인업 증폭기의 CCDF 결과는 기존의 솔루션들에 비해 덜 클리핑된다.

본 개시내용의 개념은 검증의 예로서 키사이트 고급 설계 시스템(Advanced Design System)(ADS) 시뮬레이션에 의해 검증되며, 도 12는 예시적인 4-단 도허티 설계를 예시한다.

도 12에서, 범용 다단식 도허티 PA(1200)는 2개의 서브 도허티 증폭기(1201, 1202)를 포함하는 2-웨이 복합 반전식 도허티 PA이다. 제1 서브 도허티 증폭기(1201)는 2-웨이 반전식 도허티 PA이고, 제2 서브 도허티 증폭기(1202)는 2-웨이 노멀 도허티 PA이다. 둘다 적절한 시퀀스와 함께 결합되어 턴온된다. 캐리어 증폭기 및 피크 3 증폭기(12021)는 트랜지스터 비용 및 고전력 능력을 위해 LDMOS 공정으로 구현된다. 피크 2 및 피크 1 증폭기들은 제2 및 제3 고조파 종단들을 갖는 가장 높은 PDF에 대한 높은 효율을 위한 GaN HEMT 공정으로 구현된다. 입력 전력을 상이한 경로들로 분배하는 데 사용되는 3개의 하이브리드 커플러(도 12에서 하이브리드(90)로 도시됨)가 있다. 오프셋 라인들은 설계의 입력 측에서 위상을 정렬하는 데 사용된다. 도 13은 각각의 서브 증폭기들의 증폭기 공급 전류를 관찰한 것에 의한 턴온 시퀀스를 예시한다.

도 14는 4-단 도허티 PA의 전력 추가 효율 및 트랜스듀서 이득 대 출력 전력을 예시한다. 효율 곡선은 더 이상 매끄럽지 않고, 인가되는 높은 PAPR 신호의 신호 분포 히스토그램에 따라 성형된다. 이것은 전력 확률 분포에 최적화되어 있는 것으로 특징지어진다. 또한, LDMOS 캐리어 증폭기로부터 GaN HEMT 피크 2 피킹 증폭기로의 전이에 의해 야기되는 이득 확장 효과가 관찰될 수 있다. 이것은 드라이버 증폭기를 선형화하는 데 사용되어, 드라이버 증폭기 단이 더 높은 라인업 효율을 제공하도록 포화 상태로 작동할 수 있게 된다.

도 15는 RF 출력 전력 대 RF 입력 전력 전달 함수 플롯을 예시한다. 도 15에 도시된 곡선을 통해, 생성된 이득 확장 효과가 더 잘 이해될 것이다.

본 개시내용의 이점들을 명확히 하고 더 잘 이해할 수 있게 하기 위해, 기존의 솔루션들에 존재하는 문제점들 및 본 개시내용의 이점들이 도면들을 참조하여 아래에 설명된다.

도 8에 도시된 바와 같이, 종래의 도허티 PA 설계들은 선택성 없이 넓은 백 오프 범위에 걸쳐 일정한 높은 효율을 위해 최적화된다. 이 전략은 특히 극도의 저전력 확률 범위에 대해 일종의 낭비를 야기할 수 있다. 그러나, 본 개시내용은 인가되는 높은 PAPR 신호의 PDF에 따라 도허티 PA 설계 파라미터들을 우선순위화하고 최적화하여, 파라미터들 및 자원 활용들을 더 잘 트레이드오프할 수 있다.

또한, 기존의 솔루션들은 인가되는 복잡한 신호의 PDF의 롤오프 특성들을 고려하지 않는다. 종래에는, 도허티 PA 설계에서 피크 대 평균 전력비(PAPR) 포인트만이 고려되었다. 따라서, 신호의 PDF의 세부사항들이 무시되었으며, 예를 들어, 신호의 PDF의 기울어짐이 고려되지 않았다. 따라서, 설계 파라미터들이 신호의 PDF를 위해 최적화되지 않았다.

또한, 기존의 솔루션들에서, 반도체 공정은 신호의 PDF를 무시하기 때문에 도허티 설계의 모든 서브 증폭기들에 대해 동일하다. 따라서, 비용과 성능이 최대 이익으로 최적화될 수 없었다. 그러나, 인가되는 신호의 PDF에 필요한 반도체 공정이 본 개시내용에서 지시되어, 트랜지스터들의 선택이 비용 효율적인 솔루션에 대해 더 유연할 수 있다. 인가되는 신호의 PDF 프로파일에 기초하여, 하이브리드 모드 도허티 PA 설계가 실현될 수 있다.

또한, 기존의 솔루션들에서는, 도허티 PA 설계의 튜닝 파라미터/정도가 상당히 제한적이다. 도허티 PA 설계에 대한 상이한 출력 전력 백 오프 범위에 대해 세그먼트화된 최적화를 수행할 여지가 없기 때문이다. 그러나, 본 개시내용에서, 설계는 상이한 출력 전력 백 오프 범위들에 대해 범위-특정적일 수 있다. 상이한 공정들 및 파라미터들이 도입될 수 있으며, 이는 명시적인 타겟을 갖는 높은 성능의 도허티 PA 설계: 신호 PDF 지향성 PA 설계를 위한 튜닝 파라미터/정도를 더 많이 증가시킨다.

마지막으로, 라인업 구성에서, 기존의 솔루션들에 사용된 드라이버 증폭기들은 매우 선형의 영역에서 작동하여, 드라이버 효율을 크게 제한하는 최종 단으로부터 발생되는 더 많은 왜곡들을 피해야 한다. 이에 비해, 본 개시내용에서는 이득 확장 효과가 발생될 수 있으며, 이는 드라이버 증폭기가 약간의 포화 영역에 대해 작동할 수 있게 하여, 더 높은 드라이버 효율을 얻고, 따라서 라인업 효율을 향상시킬 수 있게 한다.

제2 양태의 실시예들

본 실시예에서는 송신기가 제공되며, 제1 실시예와 동일한 내용은 생략된다.

도 16은 도 16에 도시된 바와 같은 송신기(1600)의 도면을 도시하고, 송신기는 신호 프로세서(1601), 드라이버 증폭기(1602) 및 다단식 도허티 전력 증폭기(1603)를 포함한다.

신호 프로세서(1601) 및 드라이버 증폭기(1602)에 대해서는, 기존의 솔루션들이 참조될 수 있고, 다단식 도허티 전력 증폭기에 대해서는, 실시예 1이 참조될 수 있으며, 이는 실시예 1에서 상세히 설명되었으므로, 여기서는 더 이상 추가로 설명되지 않을 것이다.

제3 양태의 실시예들

이들 실시예들에서 장치가 제공된다.

도 17은 본 개시내용의 실시예에 따른 장치(1700)의 단순화된 블록도를 도시한다. 장치(1700)는, 예를 들어, 네트워크 디바이스 또는 단말 디바이스의 적어도 일부로서 구현될 수 있고, 특히, 예를 들어, 네트워크 디바이스 또는 단말 디바이스에 포함된 송신기 또는 송수신기의 적어도 일부로서 구현될 수 있다는 것이 이해될 것이다.

도 17에 도시된 바와 같이, 장치(1700)는 통신 수단(1730) 및 프로세싱 수단(1750)을 포함한다. 프로세싱 수단(1750)은 데이터 프로세서(data processor)(DP)(1710), DP(1710)에 커플링된 메모리(MEM)(1720)를 포함한다. 통신 수단(1730)은 프로세싱 수단(1750)의 DP(1710)에 커플링된다. MEM(1720)은 프로그램(PROG)(1740)을 저장한다. 통신 수단(1730)은 다른 디바이스들과의 통신을 위한 것이며, 신호들을 송신/수신하기 위한 송수신기로서 구현될 수 있다.

장치(1700)가 네트워크 디바이스로서 작동하는 일부 실시예들에서, 프로세싱 수단(1750)은 입력 신호에 대한 신호 프로세싱을 수행하고 출력 신호를 획득하도록 구성될 수 있고, 통신 수단(1730)은 출력 신호를 송신하거나 단말 디바이스에 의해 송신된 출력 신호를 수신하도록 구성될 수 있다. 장치(1700)가 단말 디바이스로서 작동하는 일부 다른 실시예들에서, 프로세싱 수단(1750)은 입력 신호에 대한 신호 프로세싱을 수행하고 출력 신호를 획득하도록 구성될 수 있고, 통신 수단(1730)은 출력 신호를 송신하거나 네트워크 디바이스에 의해 송신된 출력 신호를 수신하도록 구성될 수 있다.

PROG(1740)는, 연관된 DP(1710)에 의해 실행될 때, 장치(1700)가 본 개시내용의 실시예들에 따라 동작할 수 있게 하는 프로그램 명령어들을 포함하는 것으로 가정된다. 본 명세서의 실시예들은 장치(1700)의 DP(1710)에 의해 실행 가능한 컴퓨터 소프트웨어에 의해, 또는 하드웨어에 의해, 또는 소프트웨어와 하드웨어의 조합에 의해 구현될 수 있다. 데이터 프로세서(1710)와 MEM(1720)의 조합은 본 개시내용의 다양한 실시예들을 구현하도록 적응된 프로세싱 수단(1750)을 형성할 수 있다.

MEM(1720)은 로컬 기술 환경에 적절한 임의의 타입의 것일 수 있고, 비제한적인 예들로서 반도체 기반 메모리 디바이스들, 자기 메모리 디바이스들 및 시스템들, 광학 메모리 디바이스들 및 시스템들, 고정식 메모리 및 이동식 메모리와 같은 임의의 적절한 데이터 스토리지 기술을 사용하여 구현될 수 있다. 하나의 MEM만이 장치(1700)에 도시되어 있지만, 장치(1700)에는 여러 개의 물리적으로 분리된 메모리 모듈들이 있을 수 있다. DP(1710)는 로컬 기술 환경에 적절한 임의의 타입의 것일 수 있고, 비제한적인 예들로서, 범용 컴퓨터들, 특수 목적 컴퓨터들, 마이크로프로세서들, 디지털 신호 프로세서(digital signal processor)(DSP)들 및 멀티 코어 프로세서 아키텍처 기반 프로세서들 중 하나 이상을 포함할 수 있다. 장치(1700)는 메인 프로세서를 동기화하는 클록에 시간적으로 종속되는 애플리케이션 특정 집적 회로 칩과 같은 다수의 프로세서들을 가질 수 있다.

디바이스(단말 디바이스 또는 네트워크 디바이스 등, 도시 생략)가 실시예에 제공되고, 디바이스는 장치(1700)를 포함하고, 실시예들의 제1 양태 및 제2 양태와 동일한 내용은 생략된다.

본 명세서에 설명된 본 발명의 실시예들은 하나 이상의 종래의 프로세서, 및 특정 비-프로세서 회로들과 함께, 본 명세서에 설명된 감소된 크레스트 팩터를 갖는 멀티캐리어 통신 신호를 생성하는 기능들 중 일부, 대부분 또는 전부를 구현하는 하나 이상의 프로세서를 제어하는 고유한 저장된 프로그램 명령어들로 구성될 수 있다는 것이 이해될 것이다. 비-프로세서 회로들은 라디오 송신기, 신호 드라이버들, 클록 회로들, 전원 회로들 및 사용자 입력 디바이스들을 포함할 수 있지만, 이에 제한되지 않는다. 이와 같이, 이들 기능들은 감소된 크레스트 팩터를 갖는 신호를 생성하기 위한 방법의 블록들로서 해석될 수 있다. 대안적으로, 일부 또는 모든 기능들은 저장된 프로그램 명령어들이 없는 상태 머신에 의해 또는 하나 이상의 애플리케이션 특정 집적 회로(application specific integrated circuit)(ASIC)에서 구현될 수 있고, 여기서 각각의 기능 또는 기능들 중 특정한 것의 일부 조합들은 맞춤형 로직으로서 구현된다. 또한, 가능하게는 상당한 노력 및, 예를 들어, 사용 가능한 시간, 현재 기술 및 경제적 고려 사항들에 의해 동기가 부여되는 많은 설계 선택들에도 불구하고, 통상의 기술자는, 본 명세서에 개시된 개념들 및 원리들에 의해 안내될 때, 최소한의 실험으로 이러한 소프트웨어 명령어들 및 프로그램들 및 집적 회로(integrated circuit)(IC)들을 용이하게 생성할 수 있을 것으로 예상된다.

예를 들어, 본 명세서에 설명된 예들 중 하나 이상은 통상적으로 프로그래밍 가능한 타일들의 어레이를 포함하는 필드 프로그래밍 가능한 게이트 어레이(field programmable gate array)(FPGA)로 구현될 수 있다. 이러한 프로그래밍 가능한 타일들은, 예를 들어, 입/출력 블록(input/output block)(IOB)들, 구성 가능한 로직 블록(configurable logic block)(CLB)들, 전용 랜덤 액세스 메모리 블록(dedicated random access memory block)(BRAM)들, 멀티플라이어들, 디지털 신호 프로세싱 블록(digital signal processing block)(DSP)들, 프로세서들, 클록 관리자들, 지연 고정 루프(delay lock loop)(DLL)들 등을 포함할 수 있다.

각각의 프로그래밍 가능한 타일은 통상적으로 프로그래밍 가능한 상호 연결부 및 프로그래밍 가능한 로직 모두를 포함한다. 프로그래밍 가능한 상호 연결부는 통상적으로 프로그래밍 가능한 상호 연결 포인트(programmable interconnect point)(PIP)들에 의해 상호 연결되는 다양한 길이들의 다수의 상호 연결 라인들을 포함한다. 프로그래밍 가능한 로직은, 예를 들어, 함수 발생기들, 레지스터들, 산술 로직 등을 포함할 수 있는 프로그래밍 가능한 엘리먼트들을 사용하여 사용자 설계의 로직을 구현한다.

프로그래밍 가능한 상호 연결부 및 프로그래밍 가능한 로직은 통상적으로 프로그래밍 가능한 엘리먼트들이 어떻게 구성되는지를 정의하는 내부 구성 메모리 셀들에 구성 데이터의 스트림을 로딩함으로써 프로그래밍된다. 구성 데이터는 메모리로부터(예를 들어, 외부 PROM로부터) 판독될 수도 있고, 또는 외부 디바이스에 의해 FPGA에 기입될 수도 있다. 개별 메모리 셀들의 집합 상태들이 FPGA의 기능을 결정한다.

일반적으로, 본 개시내용의 다양한 실시예들은 하드웨어 또는 특수 목적 회로들, 소프트웨어, 로직 또는 이들의 임의의 조합으로 구현될 수 있다. 일부 양태들은 하드웨어로 구현될 수 있는 반면, 다른 양태들은 제어기, 마이크로프로세서 또는 다른 컴퓨팅 디바이스에 의해 실행될 수 있는 펌웨어 또는 소프트웨어로 구현될 수 있다. 본 개시내용의 실시예들의 다양한 양태들은 블록도들, 흐름도들로서, 또는 일부 다른 그림 표현들을 사용하여 예시되고 설명되었지만, 본 명세서에 설명된 블록들, 장치들, 시스템들, 기술들 또는 방법들이 비제한적인 예들로서 하드웨어, 소프트웨어, 펌웨어, 특수 목적 회로들 또는 로직, 범용 하드웨어 또는 제어기 또는 다른 컴퓨팅 디바이스들, 또는 이들의 일부 조합으로 구현될 수 있다는 것이 이해될 것이다.

예로서, 본 개시내용의 실시예들은 타겟 실제 또는 가상 프로세서 상의 디바이스에서 실행되는 프로그램 모듈들에 포함된 것과 같은 머신 실행 가능 명령어들의 일반적인 맥락에서 설명될 수 있다. 일반적으로, 프로그램 모듈들은 특정 태스크들을 수행하거나 특정 추상 데이터 타입들을 구현하는 루틴들, 프로그램들, 라이브러리들, 객체들, 클래스들, 컴포넌트들, 데이터 구조들 등을 포함한다. 프로그램 모듈들의 기능은 다양한 실시예들에서 원하는 바와 같이 프로그램 모듈들 간에 결합되거나 분할될 수 있다. 프로그램 모듈들에 대한 머신 실행 가능 명령어들은 로컬 또는 분산형 디바이스 내에서 실행될 수 있다. 분산형 디바이스에서, 프로그램 모듈들은 로컬 및 원격 저장 매체 모두에 위치될 수 있다.

본 개시내용의 방법들을 수행하기 위한 프로그램 코드는 하나 이상의 프로그래밍 언어의 임의의 조합으로 작성될 수 있다. 이들 프로그램 코드들은 범용 컴퓨터, 특수 목적 컴퓨터 또는 다른 프로그래밍 가능한 데이터 프로세싱 장치의 프로세서 또는 제어기에 제공될 수 있어, 그에 따라 프로그램 코드들이, 프로세서 또는 제어기에 의해 실행될 때, 흐름도들 및/또는 블록도들에 특정된 기능들/동작들이 구현되게 할 수 있다. 프로그램 코드는 머신 상에서 완전히, 독립형 소프트웨어 패키지로서 머신 상에서 부분적으로, 부분적으로는 머신 상에서 부분적으로는 원격 머신 상에서, 또는 원격 머신 또는 서버 상에서 완전히 실행될 수 있다.

상기 프로그램 코드는 명령어 실행 시스템, 장치 또는 디바이스에 의해 또는 이와 관련하여 사용하기 위한 프로그램을 포함하거나 저장할 수 있는 임의의 유형의 매체일 수 있는 머신 판독 가능 매체 상에 구체화될 수 있다. 머신 판독 가능 매체는 머신 판독 가능 신호 매체 또는 머신 판독 가능 저장 매체일 수 있다. 머신 판독 가능 매체는 전자, 자기, 광학, 전자기, 적외선 또는 반도체 시스템, 장치 또는 디바이스, 또는 상기한 것의 임의의 적절한 조합을 포함할 수 있지만, 이에 제한되지 않는다.

머신 판독 가능 저장 매체의 보다 구체적인 예들은 하나 이상의 와이어를 갖는 전기 연결부, 휴대용 컴퓨터 디스켓, 하드디스크, 랜덤 액세스 메모리(random access memory)(RAM), 판독 전용 메모리(read-only memory)(ROM), 소거 가능 프로그래밍 가능한 판독 전용 메모리(erasable programmable read-only memory)(EPROM 또는 플래시 메모리), 광섬유, 휴대용 컴팩트 디스크 판독 전용 메모리(portable compact disc read-only memory)(CD-ROM), 광학 저장 디바이스, 자기 저장 디바이스, 또는 전술한 것들의 임의의 적절한 조합을 포함할 것이다.

본 개시내용의 맥락에서, 디바이스는 컴퓨터 시스템에 의해 실행되는 프로그램 모듈들과 같은 컴퓨터 시스템 실행 가능 명령어들의 일반적인 맥락에서 구현될 수 있다. 일반적으로, 프로그램 모듈들은 특정 태스크들을 수행하거나 특정 추상 데이터 타입들을 구현하는 루틴들, 프로그램들, 객체들, 컴포넌트들, 로직, 데이터 구조들 등을 포함할 수 있다. 디바이스는 통신 네트워크를 통해 링크되는 원격 프로세싱 디바이스들에 의해 태스크들이 수행되는 분산형 클라우드 컴퓨팅 환경들에서 실시될 수 있다. 분산형 클라우드 컴퓨팅 환경에서, 프로그램 모듈들은 메모리 저장 디바이스들을 포함하는 로컬 및 원격 컴퓨터 시스템 저장 매체 모두에 위치될 수 있다.

또한, 동작들이 특정 순서로 도시되어 있지만, 이는 바람직한 결과들을 달성하기 위해 그러한 동작들이 도시된 특정 순서대로 또는 시퀀스 순서대로 수행되거나, 또는 모든 예시된 동작들이 수행될 것을 요구하는 것으로 이해되어서는 안된다. 특정 상황들에서는, 멀티태스킹 및 병렬 프로세싱이 유리할 수 있다. 마찬가지로, 몇몇 특정 구현 세부사항들이 상기 논의들에 포함되어 있지만, 이들은 본 개시내용의 범위에 대한 제한들로 해석되는 것이 아니라, 특정 실시예들에 특정될 수 있는 피처들의 설명들로 해석되어야 한다. 별개의 실시예들의 맥락에서 설명되는 특정 피처들은 단일 실시예에서 조합하여 구현될 수도 있다. 반대로, 단일 실시예의 맥락에서 설명되는 다양한 피처들이 또한 다수의 실시예들에서 별개로 또는 임의의 적절한 서브-조합으로 구현될 수 있다.

본 개시내용은 구조적 피처들 및/또는 방법론적 동작들에 특정한 언어로 설명되었지만, 첨부된 청구 범위에 정의된 본 개시내용은 반드시 전술한 특정 피처들 또는 동작들에 제한될 필요는 없다는 것이 이해될 것이다. 오히려, 전술한 특정 피처들 및 동작들은 청구범위를 구현하는 예시적인 형태들로서 개시된다.

Claims (20)

1. 다단식 도허티 전력 증폭기(multistage Doherty power amplifier)(200)로서,
   네스트형(nested) 2-웨이 반전식 도허티 서브 증폭기인 범용 캐리어 증폭기(generalized carrier amplifier)(201), 및
   상기 범용 캐리어 증폭기(201)에 연결된 범용 피킹 증폭기(generalized peaking amplifier)(202) - 상기 범용 피킹 증폭기(202)는 네스트형 단일 엔드식 서브 증폭기 또는 네스트형 2-웨이 노멀 도허티 서브 증폭기임 -
   를 포함하고,
   상기 범용 캐리어 증폭기(201) 및 상기 범용 피킹 증폭기(202)는 2-웨이 반전식 도허티 전력 증폭기 형태로 배열되고, 상기 범용 캐리어 증폭기(201)는 서브 캐리어 증폭기, 및 상기 서브 캐리어 증폭기에 연결된 제1 서브 피킹 증폭기를 포함하고, 상기 서브 캐리어 증폭기는 제1 반도체 피처(semiconductor feature)를 갖고, 상기 제1 서브 피킹 증폭기는 고조파 종단을 갖는 제2 반도체 피처를 갖고, 상기 제1 서브 피킹 증폭기의 증폭기 효율은 상기 서브 캐리어 증폭기의 증폭기 효율보다 높은 다단식 도허티 전력 증폭기.
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5. 제1항에 있어서, 상기 범용 피킹 증폭기(202)는 제2 서브 피킹 증폭기를 포함하고, 상기 제2 서브 피킹 증폭기는 상기 제1 반도체 피처를 갖는 다단식 도허티 전력 증폭기.
6. 제5항에 있어서, 상기 서브 캐리어 증폭기 및 상기 제2 서브 피킹 증폭기의 바이어스 전압 값들은 양의 값이고, 상기 제1 서브 피킹 증폭기의 바이어스 전압 값은 음의 값인 다단식 도허티 전력 증폭기.
7. 제5항에 있어서, 상기 서브 캐리어 증폭기, 상기 제1 서브 피킹 증폭기 및 상기 제2 서브 피킹 증폭기 간의 전력비는 인가되는 높은 피크 대 평균 전력비(peak to average power ratio)(PAPR) 신호의 전력 분배 함수(power distribution function)(PDF)에 따라 결정되는 다단식 도허티 전력 증폭기.
8. 제5항에 있어서, 상기 제1 반도체 피처는 LDMOS이고, 상기 제2 반도체 피처는 GaN HEMT인 다단식 도허티 전력 증폭기.
9. 제1항에 있어서, 상기 제1 서브 피킹 증폭기의 전력 이득은 전력 이득 확장을 위해 상기 서브 캐리어 증폭기의 전력 이득보다 크고, 상기 서브 캐리어 증폭기의 전력 이득은 미리 결정된 압축 레벨로 압축되고, 상기 제1 서브 피킹 증폭기의 전력 이득은 압축되지 않는 다단식 도허티 전력 증폭기.
10. 제9항에 있어서, 상기 전력 이득 확장의 특성은 상기 다단식 도허티 전력 증폭기에 라인업 방식 또는 캐스케이드 방식으로 연결된 드라이버 증폭기에 대해 전치-왜곡(pre-distortion)을 수행하도록 상기 드라이버 증폭기에 대해 역의 특성인 다단식 도허티 전력 증폭기.
11. 제1항에 있어서, 상기 범용 피킹 증폭기(202)는 다수의 서브 피킹 증폭기들을 포함하고, 마지막 단의 서브 피킹 증폭기는 제1 반도체 피처를 갖고, 상기 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들은 제2 반도체 피처를 갖고, 상기 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 증폭기 효율은 상기 마지막 단의 서브 피킹 증폭기의 증폭기 효율보다 높은 다단식 도허티 전력 증폭기.
12. 제11항에 있어서, 상기 서브 캐리어 증폭기 및 상기 마지막 단의 서브 피킹 증폭기의 바이어스 전압 값들은 양의 값이고, 상기 제1 서브 피킹 증폭기, 및 상기 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 바이어스 전압 값들은 음의 값인 다단식 도허티 전력 증폭기.
13. 제11항에 있어서, 상기 서브 캐리어 증폭기, 상기 제1 서브 피킹 증폭기 및 상기 다수의 서브 피킹 증폭기들 간의 전력비는 인가되는 높은 피크 대 평균 전력비(PAPR) 신호의 전력 분배 함수(PDF)에 따라 결정되는 다단식 도허티 전력 증폭기.
14. 제11항에 있어서, 상기 제1 반도체 피처는 LDMOS이고, 상기 제2 반도체 피처는 GaN HEMT인 다단식 도허티 전력 증폭기.
15. 제11항에 있어서, 상기 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 전력 이득들은 전력 이득 확장을 위해 상기 제1 서브 피킹 증폭기의 전력 이득보다 크고, 상기 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 각각의 단의 서브 피킹 증폭기의 전력 이득은 전력 이득 확장을 위해 그 이전 단의 서브 피킹 증폭기의 전력 이득보다 크고, 상기 서브 캐리어 증폭기의 전력 이득은 미리 결정된 압축 레벨로 압축되고, 상기 마지막 단의 서브 피킹 증폭기를 제외한 다른 단의 서브 피킹 증폭기들의 전력 이득들은 압축되지 않는 다단식 도허티 전력 증폭기.
16. 제15항에 있어서, 상기 전력 이득 확장의 특성은 상기 다단식 도허티 전력 증폭기에 라인업 방식 또는 캐스케이드 방식으로 연결된 드라이버 증폭기에 대해 전치-왜곡을 수행하도록 상기 드라이버 증폭기에 대해 역의 특성인 다단식 도허티 전력 증폭기.
17. 제11항에 있어서, 상기 범용 피킹 증폭기(202)는 4-단 도허티 전력 증폭기를 형성하기 위해 3개의 서브 피킹 증폭기를 포함하는 다단식 도허티 전력 증폭기.
18. 송신기로서,
    다수의 채널들의 기저 대역 입력 신호들에 대한 신호 프로세싱을 수행하도록 구성되는 신호 프로세서; 및
    제1항 및 제5항 내지 제17항 중 어느 한 항에 따른 다단식 도허티 전력 증폭기
    를 포함하는 송신기.
19. 디바이스로서,
    프로세서(1710);
    메모리(1720) - 상기 메모리(1720)는 상기 프로세서(1710)에 의해 실행 가능한 명령어들을 포함하는 프로그램(1740)을 포함함 -; 및
    제18항에 따른 송신기
    를 포함하는 디바이스.
20. 제19항에 있어서, 상기 디바이스는 단말 디바이스 또는 네트워크 디바이스인 디바이스.

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