KR102371366B1 - 반도체 트랜지스터 - Google Patents
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Abstract
본 발명의 다양한 실시예에 따른 반도체 트랜지스터는, 기판 상에 배치되는 게이트 전극, 게이트 절연막, 반도체 물질을 포함하는 액티브층; 및 상기 액티브층 상에 배치되는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극의 일 끝단을 공통으로 지나는 가상의 선인 소스 드레인 에지 라인, 상기 게이트 전극의 일 끝단인 게이트 에지, 상기 액티브층의 일 끝단인 액티브 에지가 정의되고, 상기 소스 드레인 에지 라인 및 상기 액티브 에지의 상호 간의 위치에 따라 상기 게이트 에지의 위치가 결정되는 것을 특징으로 한다.
Description
본 발명의 다양한 실시예는 반도체 트랜지스터에 관한 것으로, 자세하게는 문턱 전압을 안정적으로 조절할 수 있는 반도체 트랜지스터에 관한 것이다.
반도체 공정을 통한 회로 구성에 있어, 문턱 전압(threshold voltage, Vth)의 다양화는 전자 회로 구성에 있어 필수적인 기술이다. 이를 통하여 NMOS를 활용한 인버터(invertor) 등의 기본적인 논리 회로를 구성할 수 있다. 반도체 논리 회로 구성에 있어 문턱 전압의 변화 혹은 가변은 반도체 공정 중 도핑(doping) 물질의 추가 등과 같은 추가적인 반도체 공정을 통해서 가능하다.
그러나, 하나의 반도체 공정에서 다양한 도핑 수치를 확보하는 것은 매우 어려운 일이며, 공정의 복잡도가 상승한다는 문제가 있다. 따라서, 문턱 전압의 작은 변경은 게이트 금속(gate metal) 물질의 변경 등과 같은 방식을 사용하기도 하지만, 이 역시 반복 공정이 증가하여 비용 증가의 원인이 된다.
본 발명의 다양한 실시예에서는, 간단한 설계 변경만으로 문턱 전압을 안정적으로 조절할 수 있는 반도체 트랜지스터를 제공할 수 있다.
본 발명의 다양한 실시예에 따른 반도체 트랜지스터는, 기판 상에 배치되는 게이트 전극, 게이트 절연막, 반도체 물질을 포함하는 액티브층; 및 상기 액티브층 상에 배치되는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 드레인 전극의 일 끝단을 공통으로 지나는 가상의 선인 소스 드레인 에지 라인, 상기 게이트 전극의 일 끝단인 게이트 에지, 상기 액티브층의 일 끝단인 액티브 에지가 정의되고, 상기 소스 드레인 에지 라인 및 상기 액티브 에지의 상호 간의 위치에 따라 상기 게이트 에지의 위치가 결정되는 것을 특징으로 한다.
본 발명에서는 반도체 트랜지스터의 설계 변화를 통해 문턱 전압을 다양한 수치로 변경할 수 있다. 본 발명에서는 반도체 트랜지스터의 설계 변경에 따른 문턱 전압의 변화를 쉽고 보다 정확하게 예상할 수 있다. 따라서, 타겟하는 문턱 전압 또는 원하는 수치의 전류를 확보하기 위해 반도체 트랜지스터의 설계를 변경할 수 있다. 종래에는 문턱 전압을 변경시키기 위해서 다양한 도핑 물질을 추가하거나 도핑 농도를 조절해야 하므로 추가적인 공정이 필요하고 반복 공정이 증가하나, 본 발명에서는 간단한 설계 변경만으로 문턱 전압을 변경할 수 있어 공정 비용 및 시간을 절약할 수 있고 공정 효율성이 우수하다.
도 1은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 2는 도 1의 A-A’를 따라서 절단한 단면도이다.
도 3은 도 1의 B-B’를 따라서 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 5는 도 4의 C-C’를 따라서 절단한 단면도이다.
도 6은 도 4의 D-D’를 따라서 절단한 단면도이다.
도 7 내지 도 10은 본 발명의 다양한 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 11은 도 10의 E-E’를 따라서 절단한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 13은 도 12의 F-F’를 따라서 절단한 단면도이다.
도 14는 도 12의 G-G’를 따라서 절단한 단면도이다.
도 15 내지 도 20은 본 발명의 다양한 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 21은 본 발명의 실시예에 따라 제작한 반도체 트랜지스터들이다.
도 22는 도 21과 같이 다양하게 제작된 반도체 트랜지스터에서 OGS의 길이 변화에 따른 I-V 특성 곡선이다.
도 23은 OGS의 길이 변화에 따른 문턱 전압의 변화량이다.
도 2는 도 1의 A-A’를 따라서 절단한 단면도이다.
도 3은 도 1의 B-B’를 따라서 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 5는 도 4의 C-C’를 따라서 절단한 단면도이다.
도 6은 도 4의 D-D’를 따라서 절단한 단면도이다.
도 7 내지 도 10은 본 발명의 다양한 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 11은 도 10의 E-E’를 따라서 절단한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 13은 도 12의 F-F’를 따라서 절단한 단면도이다.
도 14는 도 12의 G-G’를 따라서 절단한 단면도이다.
도 15 내지 도 20은 본 발명의 다양한 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 21은 본 발명의 실시예에 따라 제작한 반도체 트랜지스터들이다.
도 22는 도 21과 같이 다양하게 제작된 반도체 트랜지스터에서 OGS의 길이 변화에 따른 I-V 특성 곡선이다.
도 23은 OGS의 길이 변화에 따른 문턱 전압의 변화량이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
먼저, 도 1 내지 도 3을 참고하여 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다. 도 2는 도 1의 A-A’를 따라서 절단한 단면도이다. 도 3은 도 1의 B-B’를 따라서 절단한 단면도이다.
도 1 내지 도 3을 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 기판(100), 게이트 전극(200), 게이트 절연막(300), 액티브층(400), 소스 전극(510), 드레인 전극(520), 및 보호막(600)을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(200)이 하부에 위치하는 바텀 게이트(Bottom-Gate) 구조일 수 있다.
기판(100)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)와 같은 절연층이 성장 또는 증착된 실리콘(Si), 저마늄(Ge) 기판, 유리(glass), PET 필름 중 적어도 어느 하나로 이루어질 수 있으나 이에 한정된 것은 아니다.
기판(100) 상에 게이트 전극(200)이 배치될 수 있다. 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 팔라듐(Pd), 백금(Pt), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저 저항성 금속 물질로 이루어질 수 있으나 이에 한정된 것을 아니다.
게이트 전극(200)을 포함하는 기판(100) 상에 게이트 절연막(300)이 배치될 수 있다. 게이트 절연막(300)은 게이트 전극(200)을 절연시키는 역할을 하는 것으로, 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)로 이루어지거나 이들의 다층으로 이루어질 수도 있다.
액티브층(400)은 게이트 절연막(300)의 게이트 전극(200)과 대응하는 영역에 배치될 수 있다. 액티브층(400)은 나노와이어, 나노 파티클, 유기물, 하이브리드 물질 등을 포함할 수 있다. 구체적으로, 액티브층(400)으로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
액티브층(400) 상에는 게이트 전극(200)을 사이에 두고 양 측으로 소스 전극(510) 및 드레인 전극(520)이 배치될 수 있다.
소스 전극(510) 및 드레인 전극(520)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 팔라듐(Pd), 백금(Pt), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저 저항성 금속 물질로 이루어질 수 있으나 이에 한정된 것을 아니다.
소스 전극(510) 및 드레인 전극(520) 상에 액티브층(400)을 보호하는 보호막(600)이 더 형성될 수 있다.
도 1을 참고하면, 게이트 전극(200)의 일 끝단인 게이트 에지(Gate Edge, GE)가 정의될 수 있다. 또한, 액티브층(400)의 일 끝단인 액티브 에지(Active Edge, AE)가 정의될 수 있다. 또한, 소스 전극(510) 및 드레인 전극(520)의 일 끝단을 공통으로 지나는 가상의 선인 소스 드레인 에지 라인(Source Drain Edge Line, SED line)이 정의될 수 있다.
본 발명에서는, 소스 드레인 에지 라인(SED line) 및 액티브 에지(AE)의 상호 간의 위치에 따라 게이트 에지(GE)의 위치가 결정될 수 있다. 즉, 본 발명에서는 소스 드레인 에지 라인(SED line) 및 액티브 에지(AE)의 상호 간의 위치에 따라 게이트 에지(GE)의 위치를 달리하여 구현할 수 있다.
먼저, 도 1과 같이, 반도체 트랜지스터를 상부에서 바라보았을 때, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 바깥쪽에 위치하는 경우, 게이트 에지(GE)는 상기 소스 드레인 에지 라인(SED line) 보다 안쪽에 배치될 수 있다. 즉, 액티브층(400)이 게이트 전극(200)의 영향에서 멀어지게 하여 게이트 전극(200)의 영향을 받지 않는 반도체 영역을 구현할 수 있다. 이를 통해, 실제 반도체 트랜지스터의 액티브 영역이 줄어드는 효과가 있고, 게이트 전극(200)과 중첩되지 않는 액티브층(400)은 누수 전류(leakage current)에 의해 실질적인 문턱 전압(Threshold voltage)의 이동을 가능하게 할 수 있다.
도 4 내지 도 6을 참고하여 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다. 도 5는 도 4의 C-C’를 따라서 절단한 단면도이다. 도 6은 도 4의 D-D’를 따라서 절단한 단면도이다.
도 4 내지 도 6을 참고하면, 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(202)이 상부에 위치하는 탑 게이트(Top-Gate) 구조로 구현될 수 있다. 즉, 기판(102) 상에 액티브층(402)이 배치되고, 액티브층(402) 상에 홀(H)을 구비한 게이트 절연막(302)이 배치될 수 있다. 이러한 게이트 절연막(302) 상에 게이트 전극(202), 소스 전극(512) 및 드레인 전극(522)이 배치될 수 있다. 소스 전극(512) 및 드레인 전극(522)은 게이트 절연막(302)의 홀(H)을 통해 액티브층(402)과 접속될 수 있다.
이러한 탑 게이트 구조의 반도체 트랜지스터에서도, 반도체 트랜지스터를 상부에서 바라보았을 때, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 바깥쪽에 위치하는 경우, 게이트 에지(GE)는 상기 소스 드레인 에지 라인(SED line) 보다 안쪽에 배치될 수 있다. 즉, 액티브층(402)이 게이트 전극(202)의 영향에서 멀어지게 하여 게이트 전극(202)의 영향을 받지 않는 반도체 영역을 구현할 수 있다. 이를 통해, 실제 반도체 트랜지스터의 액티브 영역이 줄어드는 효과가 있고, 게이트 전극(202)과 중첩되지 않는 액티브층(402)은 누수 전류(leakage current)에 의해 실질적인 문턱 전압(Threshold voltage)의 이동을 가능하게 할 수 있다.
도 7을 참고하여, 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 7은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 7을 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(200)이 하부에 위치하는 바텀 게이트(Bottom-Gate) 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line)과 동일 선상에 위치하는 경우, 게이트 에지(GE)는 상기 소스 드레인 에지 라인(SED line) 보다 안쪽에 배치될 수 있다. 즉, 액티브층(400)이 게이트 전극(200)의 영향에서 멀어지게 하여 게이트 전극(200)의 영향을 받지 않는 반도체 영역을 구현할 수 있다. 이를 통해, 실제 반도체 트랜지스터의 액티브 영역이 줄어드는 효과가 있고, 게이트 전극(200)과 중첩되지 않는 액티브층(400)은 누수 전류(leakage current)에 의해 실질적인 문턱 전압(Threshold voltage)의 이동을 가능하게 할 수 있다.
도 8을 참고하여, 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 8은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 8을 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 바텀 게이트(Bottom-Gate) 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 안쪽에 위치하는 경우, 게이트 에지(GE)는 상기 액티브 에지(AE) 보다 안쪽에 배치될 수 있다. 즉, 액티브층(400)이 게이트 전극(200)의 영향에서 멀어지게 하여 게이트 전극(200)의 영향을 받지 않는 반도체 영역을 구현할 수 있다. 이를 통해, 실제 반도체 트랜지스터의 액티브 영역이 줄어드는 효과가 있고, 게이트 전극(200)과 중첩되지 않는 액티브층(400)은 누수 전류(leakage current)에 의해 실질적인 문턱 전압(Threshold voltage)의 이동을 가능하게 할 수 있다.
도 9를 참고하여 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 9는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 9를 참고하면, 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(202)이 상부에 위치하는 탑 게이트(Top-Gate) 구조로 구현될 수 있다. 이때, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 안쪽에 위치하는 경우, 게이트 에지(GE)는 상기 액티브 에지(AE) 보다 안쪽에 배치될 수 있다. 즉, 액티브층(402)이 게이트 전극(202)의 영향에서 멀어지게 하여 게이트 전극(202)의 영향을 받지 않는 반도체 영역을 구현할 수 있다. 이를 통해, 실제 반도체 트랜지스터의 액티브 영역이 줄어드는 효과가 있고, 게이트 전극(202)과 중첩되지 않는 액티브층(402)은 누수 전류(leakage current)에 의해 실질적인 문턱 전압(Threshold voltage)의 이동을 가능하게 할 수 있다.
도 10 내지 도 11을 참고하여, 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 10은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다. 도 11은 도 10의 E-E’를 따라서 절단한 단면도이다.
도 10 및 도 11을 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(200)이 하부에 위치하는 바텀 게이트(Bottom-Gate) 구조이면서, 액티브층(400)이 아일랜드(island) 구조로 형성될 수 있다. 또한, 액티브층(400)이 아일랜드 구조이면서 비대칭적으로 형성될 수 있다. 구체적으로, 도 11을 참고하면, 액티브층(400)이 소스 전극(510)과 중첩되는 면적이 드레인 전극(520)과 중첩되는 면적보다 크도록 배치될 수 있다.
이러한 구조에서도, 반도체 트랜지스터를 상부에서 바라보았을 때, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 바깥쪽에 위치하는 경우, 게이트 에지(GE)는 상기 소스 드레인 에지 라인(SED line) 보다 안쪽에 배치될 수 있다.
도 12 내지 도 14를 참고하여, 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 12는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다. 도 13은 도 12의 F-F’를 따라서 절단한 단면도이다. 도 14는 도 12의 G-G’를 따라서 절단한 단면도이다.
도 12 내지 도 14를 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 탑 게이트(Top-Gate) 구조이면서, 액티브층(402)이 아일랜드(island) 구조로 형성될 수 있다. 또한, 액티브층(402)이 아일랜드 구조이면서 비대칭적으로 형성될 수 있다. 구체적으로, 도 13 및 14를 참고하면, 반도체 트랜지스터를 상부에서 바라보았을 때, 액티브층(402)이 소스 전극(512)과 중첩되는 면적이 드레인 전극(522)과 중첩되는 면적보다 크도록 배치될 수 있다.
이러한 구조에서도, 반도체 트랜지스터를 상부에서 바라보았을 때, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 안쪽에 위치하는 경우, 게이트 에지(GE)는 상기 액티브 에지(AE) 보다 안쪽에 배치될 수 있다.
게이트 에지(GE)는 소스 드레인 에지 라인(SED line) 및 액티브 에지(AE)보다 안쪽에 배치될 수 있다. 즉, 게이트 에지(GE)는 소스 드레인 에지 라인(SED line) 및 액티브 에지(AE) 둘 모두의 위치보다 안쪽에 배치될 수 있다.
도 15를 참고하여, 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 15는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 15를 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(200)이 하부에 위치하는 바텀 게이트(Bottom-Gate) 구조일 수 있다. 또한, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 바깥쪽에 위치하는 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 소스 전극(510) 및 드레인 전극(520) 사이에 게이트 전극(200) 및 액티브층(400)이 중첩되지 않는 영역(Non-Overlap Area, NOA)을 포함할 수 있다. 또한, 중첩되지 않는 영역(NOA)의 적어도 일부는 소스 드레인 에지 라인(SDE line) 및 게이트 에지(GE) 사이에 배치될 수 있다.
도 16을 참고하여 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 16은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 16을 참고하면, 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(202)이 상부에 위치하는 탑 게이트(Top-Gate) 구조로 구현될 수 있다. 또한, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 바깥쪽에 위치하는 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 소스 전극(512) 및 드레인 전극(522) 사이에 게이트 전극(202) 및 액티브층(402)이 중첩되지 않는 영역(NOA)을 포함할 수 있다. 또한, 중첩되지 않는 영역(NOA)의 적어도 일부는 소스 드레인 에지 라인(SDE line) 및 게이트 에지(GE) 사이에 배치될 수 있다.
도 17을 참고하여, 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 17은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 17을 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(200)이 하부에 위치하는 바텀 게이트(Bottom-Gate) 구조일 수 있다. 또한, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line)과 동일 선상에 위치하는 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 소스 전극(510) 및 드레인 전극(520) 사이에 게이트 전극(200) 및 액티브층(400)이 중첩되지 않는 영역(NOA)을 포함할 수 있다. 또한, 중첩되지 않는 영역(NOA)의 적어도 일부는 소스 드레인 에지 라인(SDE line) 및 게이트 에지(GE) 사이에 배치될 수 있다.
도 18을 참고하여 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 18은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 18을 참고하면, 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(202)이 상부에 위치하는 탑 게이트(Top-Gate) 구조로 구현될 수 있다. 또한, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line)과 동일 선상에 위치하는 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 소스 전극(512) 및 드레인 전극(522) 사이에 게이트 전극(202) 및 액티브층(402)이 중첩되지 않는 영역(NOA)을 포함할 수 있다. 또한, 중첩되지 않는 영역(NOA)의 적어도 일부는 소스 드레인 에지 라인(SDE line) 및 게이트 에지(GE) 사이에 배치될 수 있다.
도 19를 참고하여, 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 19는 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 19를 참고하면, 본 발명의 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(200)이 하부에 위치하는 바텀 게이트(Bottom-Gate) 구조일 수 있다. 또한, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line)보다 안쪽에 위치하는 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 소스 전극(510) 및 드레인 전극(520) 사이에 게이트 전극(200) 및 액티브층(400)이 중첩되지 않는 영역(NOA)을 포함할 수 있다. 또한, 중첩되지 않는 영역(NOA)의 적어도 일부는 소스 드레인 에지 라인(SDE line) 및 게이트 에지(GE) 사이에 배치될 수 있다.
도 20을 참고하여 본 발명의 일 실시예에 따른 반도체 트랜지스터를 설명한다.
도 20은 본 발명의 일 실시예에 따른 반도체 트랜지스터를 위에서 바라본 평면도이다.
도 20을 참고하면, 일 실시예에 따른 반도체 트랜지스터는 게이트 전극(202)이 상부에 위치하는 탑 게이트(Top-Gate) 구조로 구현될 수 있다. 또한, 액티브 에지(AE)가 소스 드레인 에지 라인(SED line)보다 안쪽에 위치하는 구조일 수 있다. 이때, 반도체 트랜지스터를 상부에서 바라보았을 때, 소스 전극(512) 및 드레인 전극(522) 사이에 게이트 전극(202) 및 액티브층(402)이 중첩되지 않는 영역(NOA)을 포함할 수 있다. 또한, 중첩되지 않는 영역(NOA)의 적어도 일부는 소스 드레인 에지 라인(SDE line) 및 게이트 에지(GE) 사이에 배치될 수 있다.
도 21 내지 도 23은 본 발명의 일 실시예에 따라 반도체 트랜지스터를 제작하여 문턱 전압을 확인한 결과이다.
도 21을 참고하면, 게이트 에지(GE)와 소스 드레인 에지 라인(SED line)의 중첩(overlap)을 OGS(Overlap between Gate and SDE line)라고 정의하고, 다음과 같은 식이 정의될 수 있다.
OGS = GE - SDE line
도 21을 참고하면, 종래 구조(Normal)와 같이 게이트 에지(GE)가 소스 드레인 에지 라인(SED line)보다 바깥쪽에 위치하는 경우는 상기 식에 따라 OGS가 양수(+)를 가진다. 한편, 본 발명의 일 실시예들(Type B, Type C, Type D)과 같이 액티브 에지(AE)가 소스 드레인 에지 라인(SED line) 보다 바깥쪽에 위치하고, 게이트 에지(GE)가 소스 드레인 에지 라인(SED line)보다 안쪽에 위치하는 경우는 OGS는 음수(-)를 가진다. OGS가 -1일 때보다 -3일 때 게이트 에지(GE)와 소스 드레인 에지 라인(SED line) 사이의 거리가 먼 것을 의미한다.
도 22는 도 21과 같이 다양하게 제작된 반도체 트랜지스터에서 OGS의 길이 변화에 따른 I-V 특성 곡선이다. 도 22를 참고하면, OGS가 음수로 증가함에 따라 특성 곡선이 왼쪽으로 시프트됨을 알 수 있다.
도 23은 OGS의 길이 변화에 따른 문턱 전압의 변화량이다. OGS의 길이가 감소함에 따라 안정적으로 문턱 전압의 수치가 음수로 증가함을 알 수 있다.
본 발명에서는 반도체 트랜지스터의 설계 변화를 통해 문턱 전압을 다양한 수치로 변경할 수 있다. 본 발명에서는 반도체 트랜지스터의 설계 변경에 따른 문턱 전압의 변화를 쉽고 보다 정확하게 예상할 수 있다. 따라서, 타겟하는 문턱 전압 또는 원하는 수치의 전류를 확보하기 위해 반도체 트랜지스터의 설계를 변경할 수 있다. 종래에는 문턱 전압을 변경시키기 위해서 다양한 도핑 물질을 추가하거나 도핑 농도를 조절해야 하므로 추가적인 공정이 필요하고 반복 공정이 증가하나, 본 발명에서는 간단한 설계 변경만으로 문턱 전압을 변경할 수 있어 공정 비용 및 시간을 절약할 수 있고 공정 효율성이 우수하다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (13)
- 기판 상에 배치되는 게이트 전극, 게이트 절연막, 반도체 물질을 포함하는 액티브층; 및
상기 액티브층 상에 배치되는 소스 전극 및 드레인 전극을 포함하고,
상기 소스 전극 및 드레인 전극의 일 끝단을 공통으로 지나는 가상의 선인 소스 드레인 에지 라인(SDE line),
상기 게이트 전극의 일 끝단인 게이트 에지(GE),
상기 액티브층의 일 끝단인 액티브 에지가 정의되고,
상기 소스 드레인 에지 라인(SDE line) 및 상기 액티브 에지의 상호 간의 위치에 따라 상기 게이트 에지(GE)의 위치가 결정되는 것을 특징으로 하고,
상기 게이트 에지(GE)와 소스 드레인 에지 라인(SED line)의 사이의 길이를 하기 식에 따라 OGS(Overlap between Gate and SDE line)라고 정의하고,
OGS = GE - SDE line
(상기 게이트 에지(GE)가 소스 드레인 에지 라인(SED line)보다 안쪽에 위치하는 경우는 OGS는 음수(-)를 가짐)
상기 OGS가 음수로 증가함에 따라 문턱 전압의 변화량이 증가하는 것을 특징으로 하는 반도체 트랜지스터.
- 제1항에 있어서,
상기 액티브 에지가 상기 소스 드레인 에지 라인 보다 바깥쪽에 위치하는 경우,
상기 게이트 에지는 상기 소스 드레인 에지 라인보다 안쪽에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제1항에 있어서,
상기 액티브 에지가 상기 소스 드레인 에지 라인과 동일 선상에 위치하는 경우,
상기 게이트 에지는 상기 소스 드레인 에지 라인보다 안쪽에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제1항에 있어서,
상기 액티브 에지가 상기 소스 드레인 에지 라인 보다 안쪽에 위치하는 경우,
상기 게이트 에지는 상기 액티브 에지보다 안쪽에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제1항에 있어서,
상기 게이트 에지는 소스 드레인 에지 라인 및 액티브 에지보다 안쪽에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제1항에 있어서,
상기 게이트 절연막은 상기 게이트 전극 상에 배치되고,
상기 액티브층은 상기 게이트 절연막 상에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제1항에 있어서,
상기 게이트 절연막은 상기 액티브층 상에 배치되고,
상기 게이트 전극은 상기 게이트 절연막 상에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제1항에 있어서,
상기 액티브층과 상기 소스 전극이 중첩되는 면적은,
상기 액티브층과 상기 드레인 전극이 중첩되는 면적과 다른 것을 특징으로 하는 반도체 트랜지스터.
- 기판 상에 배치되는 게이트 전극, 게이트 절연막, 금속 산화물을 포함하는 액티브층; 및
상기 액티브층 상에 배치되는 소스 전극 및 드레인 전극을 포함하고,
상기 소스 전극 및 드레인 전극 사이에서, 상기 게이트 전극 및 상기 액티브층이 중첩되지 않는 영역을 포함하고,
상기 소스 전극 및 드레인 전극의 일 끝단을 공통으로 지나는 가상의 선인 소스 드레인 에지 라인(SDE line); 및
상기 게이트 전극의 일 끝단인 게이트 에지(GE)가 정의되고,
상기 게이트 에지(GE)와 소스 드레인 에지 라인(SED line)의 사이의 길이를 하기 식에 따라 OGS(Overlap between Gate and SDE line)라고 정의하고,
OGS = GE - SDE line
(상기 게이트 에지(GE)가 소스 드레인 에지 라인(SED line)보다 안쪽에 위치하는 경우는 OGS는 음수(-)를 가짐)
상기 OGS가 음수로 증가함에 따라 문턱 전압의 변화량이 증가하는 것을 특징으로 하는 반도체 트랜지스터.
- 제9항에 있어서,
상기 소스 전극 및 드레인 전극의 일 끝단을 공통으로 지나는 가상의 선인 소스 드레인 에지 라인; 및
상기 게이트 전극의 일 끝단인 게이트 에지가 정의되고,
상기 중첩되지 않는 영역의 적어도 일부는 상기 소스 드레인 에지 라인 및 상기 게이트 에지 사이에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제9항에 있어서,
상기 게이트 절연막은 상기 게이트 전극 상에 배치되고,
상기 액티브층은 상기 게이트 절연막 상에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제9항에 있어서,
상기 게이트 절연막은 상기 액티브층 상에 배치되고,
상기 게이트 전극은 상기 게이트 절연막 상에 배치되는 것을 특징으로 하는 반도체 트랜지스터.
- 제9항에 있어서,
상기 액티브층과 상기 소스 전극이 중첩되는 면적은,
상기 액티브층과 상기 드레인 전극이 중첩되는 면적과 다른 것을 특징으로 하는 반도체 트랜지스터.
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