KR102371157B1

KR102371157B1 - 3d 가상 제조 환경에서 전기적 거동 모델링을 위한 시스템 및 방법

Info

Publication number: KR102371157B1
Application number: KR1020187037354A
Authority: KR
Inventors: 마탄 카몬; 케네스 비. 그레이너; 데이비즈 엠. 프라이드; 바산스 알람파릴; 이구앙 얀
Original assignee: 코벤터, 인크.
Priority date: 2016-05-30
Filing date: 2017-05-30
Publication date: 2022-03-04
Also published as: CN109564702A; TWI737741B; US10762267B2; US20170344683A1; CN109564702B; TW201805843A; WO2017210153A1; KR20190003804A

Abstract

반도체 디바이스 구조체의 가상 제조 동안 전기적 거동의 모델링이 논의된다. 반도체 디바이스 구조체의 지정된 영역에서 발생하는 전기적 거동은 가상 제조 프로세스 동안 결정될 수도 있다. 예를 들어, 레지스턴스 값 또는 커패시턴스 값이 문제의 모델링 도메인 내에서 결정될 수도 있다.

Description

3D 가상 제조 환경에서 전기적 거동 모델링을 위한 시스템 및 방법

본 출원은 2016년 5월 30일 출원된 명칭이 "System and Method for Electrical Behavior Modeling in a 3-D Virtual Fabrication Environment"인 미국 특허 가출원 번호 제 62/343,081 호 및 2016년 12월 20일 출원된 명칭이 "System and Method for Electrical Behavior Modeling in a 3-D Virtual Fabrication Environment"인 미국 특허 가출원 번호 제 62/436,740 호의 이점 및 우선권을 주장한다.

IC들 (Integrated circuits) 은 무수한 능력들의 최신 전자 디바이스들을 구현한다. IC들의 개발을 보다 효과적으로 하기 위해, 반도체 제조사는 IC들의 생산을 위해 사용될 공통 제조 프로세스 또는 "기술 (technology)"을 주기적으로 개발할 것이다 (설명의 용이성을 위해, 용어 "기술"은 개발될 반도체 디바이스 구조체에 대한 제조 프로세스를 지칭하도록 본 명세서에서 사용될 수도 있다). 성능 및 소형화에 대한 요구들을 만족시키도록 차세대 기술을 개발하기 위해, 반도체 제조사들 및 IC들의 설계자들은 개발 중인 기술에 의해 생산될 회로들의 전기적 거동 (electrical behavior) 을 이해해야 한다. 기술의 전기적 거동은 통상적으로 최신 IC를 생성하기 위해 수 백만번 반복된 제한된 수의 구조체들을 분석함으로써 특징화될 수 있다. 구조체들은 이로 제한되는 것은 아니지만, 통상적으로 로직 또는 메모리를 위한 트랜지스터들, 커패시터들, 레지스터들, 및 이들 트랜지스터들을 전기적으로 접속시키는 배선들 또는 반도체 재료와 같은 접속하는 도전성 재료로 형성된 상호접속부 구조체들을 포함한다.

전기적 성능을 측정하기 위해 실험적 반도체 웨이퍼들을 제조하는 것은 상당한 시간 및 비용이 들고, 따라서 소프트웨어를 사용하여 예측하는 것은 초창기 IC들 이후 기술 개발에 필수적이 되었다. 종종 컴퓨터 보조된 설계 소프트웨어가 맞는 기술의 일부인 전기적 시뮬레이션 툴들이 기술 개발시 지침 (guidance) 을 제공하기 위해 이 전기적 거동을 시뮬레이팅하도록 사용되었다.

이러한 전기적 시뮬레이션 툴들은, 기술 개발에 적용될 때, 통상적으로 큐브들, 구들, 실린더들, 또는 다각형 단면을 갖는 실린더들과 같은 프리미티브 (primitive) 기하학적 객체들로부터 구축된 기하학적 모델을 입력으로서 취한다. 이들 객체들은 다양한 형상들을 생성하도록 이들의 치수들을 규정하기 위한 파라미터들을 갖는다. 예를 들어, 도 1a (종래 기술) 에서, 상호접속부 스택 (100) 은 층 (104) 상의 금속을 층 (106) 상의 금속에 연결하는 비아 (102) 를 포함하고, 각각 직사각형 솔리드 (solid) 인 3 개의 프리미티브들로 규정된다. 직사각형 솔리드 각각은 이의 길이, 폭 및 높이에 대한 파라미터들 및 공간 내 위치 및 배향에 대한 파라미터들로 서술된다. 이들 구조체들은 또한 레이아웃들이라고 하는, 2D (two-dimensional) 도면들로부터 형성된 이상화된 구조체들로부터 또한 형성될 수도 있다. 예를 들어, 두께 프로파일은 도면 각각에 기여할 수 있고 나중에 다양한 두꺼워진 2D 구조체들이 이 구조를 형성하도록 다른 구조체의 상단부 상에 적층 (stacked) 될 수 있다. 프리미티브들로 구성된 구조체들 또는 레이아웃들로부터 이상화된 구조체들로 나타낸 솔리드 기하구조는 나중에 종래의 소프트웨어 시뮬레이션 툴들에서 전기적 거동의 시뮬레이션을 위해 필요한, 보다 작은 엘리먼트들의 체적 메시 (volume mesh) 로 분할될 수 있다. 예로서, 도 1b (종래 기술) 는 체적이 사면체 엘리먼트들 (108) 메시된 (상호접속부 스택 (100) 의) 솔리드 기하구조를 도시한다. 표면 상에 면 (face) 를 갖는 이들 사면체에 대해, 검은 선들은 인접한 4면들 사이에서 공유된 에지들을 도시한다. 엘리먼트 각각의 메시 및 재료들의 속성들은 전기적 거동을 계산하기 위해 종래의 시뮬레이터에 의해 사용되었다.

본 발명의 실시예들은 반도체 디바이스 구조체의 가상 제조 동안 전기적 거동의 모델링을 인에이블한다. 일 실시예에서, IC의 지정된 영역의 전기적 거동은 가상 제조 프로세스 동안 결정될 수도 있다. 예를 들어, 레지스턴스 또는 커패시턴스 값들이 모델링 도메인에서 트랜지스터들의 포트들 간 상호접속부에 대해 결정될 수도 있다. 게다가, 모델링 도메인 내 트랜지스터들을 포함하는 전류-전압 (IV) 특징들은 가상 제조 프로세스 동안 결정될 수도 있다.

일 실시예에서, 컴퓨팅 디바이스-구현된 방법은 회로가 하나 이상의 개인용 디바이스들 및 하나 이상의 상호접속 구조체들 중 적어도 하나를 포함하는, 가상으로 제조될 반도체 디바이스 구조체의 회로의 전기적 거동을 결정한다. 방법은 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스를 수신하는 단계를 포함하고, 프로세스 시퀀스는 적어도 하나의 전기적 거동 모델링 단계를 포함한다. 방법은 또한 프로세스 시퀀스 및 2D 설계 데이터를 사용하여 반도체 디바이스 구조체에 대해 컴퓨팅 디바이스 가상 제조 런 (virtual fabrication run) 을 수행하는 단계를 포함한다. 가상 제조 런은 3D 구조적 모델에 대해 암시적 기하구조 표현을 사용하여 반도체 디바이스 구조체의 3D 구조적 모델을 구축하도록 프로세스 시퀀스를 실행한다. 암시적 기하구조 표현은 3D 구조적 모델의 재료들 간 계면의 (x,y,z) 좌표 위치들의 명시적 표현을 사용하지 않고 이 계면을 규정한다. 가상 제조 런은 또한 3D 구조적 모델로부터 컨포멀한 표면 또는 볼륨 메시를 생성하지 않고 암시적 기하구조 표현을 사용하여 3D 구조적 모델의 지정된 영역의 전기적 거동 데이터를 결정하기 위해 적어도 하나의 전기적 거동 모델링 단계를 수행한다. 방법은 가상 제조 런의 적어도 하나의 전기적 거동 모델링 단계에 의해 결정된 전기적 거동 데이터를 익스포트 (export) 하거나 디스플레이하는 것을 더 포함한다.

또 다른 실시예에서, 컴퓨팅 디바이스는 가상으로 제조될 반도체 디바이스 구조체의 회로의 전기적 거동을 결정하도록 구성된다. 회로는 하나 이상의 개인용 디바이스들 및 하나 이상의 상호접속 구조체들 중 적어도 하나를 포함하고 프로세서 및 메모리를 더 포함한다. 메모리는 실행될 때, 프로세스 시퀀스 및 2D 설계 데이터를 사용하여 반도체 디바이스 구조체에 대한 하나 이상의 가상 제조 런들을 수행하는 인스트럭션들을 홀딩한다. 프로세스 시퀀스는 적어도 하나의 전기적 거동 모델링 단계를 포함한다. 하나 이상의 가상 제조 런들은 3D 구조적 모델에 대한 암시적 기하구조 표현을 사용하여 반도체 디바이스 구조체의 3D 구조적 모델을 구축하기 위해 프로세스 시퀀스를 실행한다. 암시적 기하구조 표현은 3D 구조적 모델의 재료들 간 계면의 (x,y,z) 좌표 위치들의 명시적 표현을 사용하지 않고 이 계면을 규정한다. 하나 이상의 가상 제조 런들은 또한 3D 구조적 모델로부터 컨포멀한 표면 또는 볼륨 메시를 생성하지 않고 암시적 기하구조 표현을 사용하여 3D 구조적 모델의 지정된 영역의 전기적 거동 데이터를 결정하기 위해 적어도 하나의 전기적 거동 모델링 단계를 수행한다. 가상 제조 런의 적어도 하나의 전기적 거동 모델링 단계에 의해 결정된 전기적 거동 데이터는 컴퓨팅 디바이스에 의해 익스포트되거나 디스플레이된다.

본 명세서에 통합되고 본 명세서의 일부를 구성하는, 첨부된 도면들은 본 발명의 하나 이상의 실시예들을 예시하고, 기술과 함께 본 발명을 설명하는 것을 보조한다.
도 1a 및 도 1b는 예시적인 상호접속부 스택의 솔리드 기하구조적 모델 및 이 모델로부터 생성된 관련된 메시를 도시한다.
도 1c는 가상 제조 환경에서 모델링된 도 1a의 상호접속부 스택을 도시한다.
도 1d는 프로세스 파라미터에 의해 제어가능한 결과들을 갖는 도 1a 의 상호접속부 스택 상의 스퍼터링된 코너부를 도시한다.
도 1e는 가상 제조 결과로부터 생성된 예시적인 메시를 도시한다.
도 2는 본 발명의 일 실시예를 실시하기 적합한 예시적인 가상 제조 환경을 도시한다.
도 3은 본 발명의 일 실시예에서 활용된 예시적인 가상 제조 콘솔을 도시한다.
도 4는 본 발명의 일 실시예에서 활용된 예시적인 레이아웃 에디터를 도시한다.
도 5는 본 발명의 일 실시예에서 활용된 예시적인 프로세스 에디터를 도시한다.
도 6a는 본 발명의 일 실시예에서 저항 해결 단계 동안 재료 속성의 예시적인 선택을 도시한다.
도 6b는 일 실시예에 의해 수행된 커패시턴스 모델링 단계에서 예시적인 재료 선택을 도시한다.
도 7a는 본 발명의 일 실시예에서 전기적 거동 모델링 단계의 퍼포먼스를 위해 3D 구조적 모델이 전기 네트들 (electrical nets) 로 자동으로 분할되는 예시적인 3D 뷰를 도시한다.
도 7b는 본 발명의 일 실시예에 의해 수행된 전기적 거동 모델링 단계에서 전기 네트들을 명명하는 것 (naming) 을 도시한다.
도 7c는 일 실시예에서 모델링되는 FinFET의 식별된 소스 영역, 게이트 영역 및 드레인 영역을 도시한다.
도 7d는 본 발명의 일 실시예의 저항 해결 단계에서 파라미터들의 예시적인 선택을 도시한다.
도 8은 커패시턴스 해결 단계를 포함하는 가상 제조 프로세스를 겪는 반도체 디바이스 구조체의 2 개의 예시적인 3D 뷰들을 도시한다.
도 9a는 사용자로 하여금 커패시턴스 해결 단계 동안 파라미터들을 설정하게 하도록 구성된 예시적인 프로세스 에디터를 도시한다.
도 9b는 프로세스 시퀀스의 다양한 단계들에서 발생하는 전기적 거동 및 다른 측정값들을 나타내기 위한 예시적인 분석 에디터를 도시한다.
도 10a는 본 발명의 일 실시예에서 모델링될 FinFET 디바이스의 단면의 도펀트 농도 변화들을 도시한다.
도 10b는 일 실시예에서 재료들 간의 인터페이스들의 예시적인 표현들을 도시한다.
도 10c는 일 실시예에서 예시적인 복셀-기반 (voxel-based) 기하구조 표현을 예시한다.
도 10d는 커패시턴스 해결 단계로부터의 예시적인 결과들을 도시한다.
도 11은 가상 제조 환경에서 전기적 거동 모델링 단계를 수행하기 위해 본 발명의 일 실시예 이전의 예시적인 단계들의 시퀀스를 도시한다.
도 12는 본 발명의 일 실시예에서 활용된 예시적인 3D 뷰를 도시한다.
도 13a는 본 발명의 일 실시예에 의한 커패시턴스 매트릭스로서 제공된 예시적인 커패시턴스 결과들을 도시한다.
도 13b는 본 발명의 일 실시예에 의해 3D 뷰로 제공된 예시적인 커패시턴스 결과들을 도시한다.
도 13c는 본 발명의 일 실시예에서 상호접속부의 BEOL (back-end-of-line) 에 대한 레지스턴스 단계의 결과들을 도시한다.
도 13d는 일 실시예에서3D 뷰로 디스플레이된 비-제로 (non-zero) 콘택트 저항도를 고려한 저항 해결 단계로부터의 예시적인 결과들을 도시한다.
도 13e는 일 실시예에서 예시적인 전류 대 전압 플롯을 도시한다.
도 14는 복수의 반도체 디바이스 구조체 모델들에 대한 데이터를 생성하는 가상 실험을 셋업하고 수행하기 위해 본 발명의 일 실시예 이전의 예시적인 단계들의 시퀀스를 도시한다.
도 15는 본 발명의 일 실시예에 의해 제공된 BEOL 상호접속부의 섹션의 2 개의 네트들 간 커패시턴스에 대한 프로세스 변동 연구를 위한 예시적인 자동 파라미터 탐색기를 도시한다.
도 16은 본 발명의 일 실시예에서 전기적 거동 데이터의 예시적인 표-포맷 디스플레이를 도시한다.
도 17은 본 발명의 일 실시예에서 가상 실험에 의해 생성된 데이터의 예시적인 2D X-Y 그래픽 플롯 디스플레이를 도시한다.

스택된 2차원 형상들이 두껍기 때문에 구조체들이 용이하게 나타날 때 프리미티브 기하학적 객체들 또는 두꺼워진 2D 레이아웃들의 이상화된 스택들로부터 구축된 구조체들이 적절하다. 그러나, 지난 10년간, 기술 발전의 가장 큰 과제는 개별 2D 구조체들에서 예측가능한 유닛 프로세스들의 스케일링으로부터 복잡한 3D 구조체들을 구축하기 위해 사용된 복잡한 프로세스 시퀀스들의 통합으로 전환되었다 (shift). 개발 시간 및 비용의 대부분은 현재 비례하여 보다 큰 프로세스 변동에 직면하여 목표된 물리적 구조체를 산출하는데 소요된다. 이러한 구조체들은 프리미티브들로부터 용이하게 구축되지 않는다. 이에 더하여, 현재 기하구조 상의 피처는 프로세스에서 훨씬 이전 단계로부터의 프로세스 파라미터에 종속적일 수도 있기 때문에, 선행하는 모든 프로세스 파라미터들의 면에서 프리미티브의 파라미터의 종속성을 서술하는 것은 상업적으로 실현가능하지 않다.

실험적 웨이퍼들을 제조하는데 소요되는 노력들을 저감시킬 목적으로, 최신 반도체 디바이스 구조체들을 모델링하기 위해, 종래의 기계적 CAD (computer-aided design) 툴들 및 전문화된 기술 CAD (프로세스 TCAD) 툴을 사용하는 시도들이 이루어졌다. 범용 기계적 CAD 툴들은 실제 제조 환경 (fab) 에서 발생하는 재료 부가, 제거 및 개질 프로세스들을 자동으로 모방하지 않기 때문에 부적절한 것으로 알려졌다. 한편, 프로세스 TCAD 툴들은 확산 및 주입 (implant) 프로세스들 동안 발생하는 재료 조성 변화들을 시뮬레이팅하지만, 통합된 프로세스 플로우를 포함하는 다른 프로세스들 동안 발생하는 재료 부가 및 제거 효과들은 시뮬레이팅하지 않는 물리적 현상-기반 모델링 플랫폼이다. 통상적으로, 3D 디바이스 구조체는 출력이 아니라, TCAD 툴들을 프로세스하기 위한 입력이다. 게다가, 프로세스들의 물리적 현상-기반 시뮬레이션들을 위해 필요한 데이터 및 계산량 때문에, 프로세스 TCAD 시뮬레이션들은 실제로 칩 상의 매우 작은 영역들로 제한되고, 대부분 단일 트랜지스터만을 포괄한다. 최신 반도체 제조 기술들에서, 대부분의 통합 과제는 통합된 프로세스 플로우에서 광범위하게 분리될 수도 있는 프로세스들과 전체 기술 세트 (full technology suite) (트랜지스터들, 레지스터들, 커패시터들, 메모리들, 등) 를 포함하는 복수의 상이한 디바이스들 및 회로들 간의 상호작용에 관한 것이다. 이와 같이, 기계적 CAD 또는 프로세스 TCAD와 상이한 모델링 플랫폼 및 접근방법이 요구된다.

가상 제조 시스템들은 최신 반도체 프로세스들의 결과를 나타내기 위해 현실적인3D 기하구조를 생성할 수 있다. 종래의 CAD 및 프로세스 TCAD 환경들과 반대로, 가상 제조 환경은 통합된 프로세스 플로우를 가상으로 모델링할 수 있고, 전체 기술 세트를 포함하는 모든 디바이스들 및 회로들의 완전한 3D 구조체들을 예측할 수 있다. 가상 제조는 2D 설계 데이터 (마스크들 또는 레이아웃) 의 형태로, 대상 설계와 통합된 프로세스 시퀀스의 서술을 결합하고, 실제/물리적 제조 런으로부터 예상된 결과의 예측인 3D 구조적 모델을 생성하는 것과 같이, 가장 단순한 형태로 서술될 수 있다. 3D 구조적 모델은 칩 또는 칩의 일부를 포함하는 복수의 레이어들의 재료들, 주입, 확산들, 등의 기하학적으로 정확한 3D 형상들을 포함한다. 가상 제조는 주로 기하학적인 방식으로 이루어지지만, 수반된 기하구조는 제조 프로세스들의 물리적 현상에 의해 지시된다. (물리적 현상-기반 시뮬레이션들 대신) 구조적 관념 레벨의 모델링을 수행함으로써, 구조적 모델들의 구성은 급격하게 가속화될 수 있고, 회로-레벨 구역 (area) 스케일에서 전체 기술 모델링을 인에이블한다. 따라서 가상 제조 환경의 사용은 프로세스 가정들의 신속한 검증 및 통합된 프로세스 시퀀스와 2D 설계 데이터 간 복잡한 연관성의 시각화를 제공한다. 본 명세서에 서술된 바와 같은 가상 제조 환경에서 시연된 (demonstrate) 개선들이 대응하는 물리적 제조 프로세스들을 유사하게 개선할 것이라는 것이 인식될 것이다.

도 1c는 도 1a의 단순한 상호접속부 스택 (100) 을 모델링하는 가상 제조 예를 도시한다. 도 1c의 상호접속부 스택 (100) 은 도 1a에 대해 이전에 서술된 바와 같은 엔티티들 (102, 104 및 106) 을 포함하지만, 또한 스퍼터링된 코너부 (110) 및 오버에칭 오목부 (indentation) (112) (선이 에지 대신 브라운 디치 (brown ditch) 의 하단부를 터치해야 함) 및 오버에칭 프로세스를 컨포멀하게 따르는 박층들 (114) 과 같은 가상 제조에 의해 캡처된 다른 정밀한 상세들을 포함한다. 스퍼터링된 코너부 (110) 가 보다 현실적이고 따라서 시뮬레이팅될 때 보다 정확한 전기적 거동을 발생시킬 뿐만 아니라, 프로세스의 변동으로 인한 구조체의 변동이 자연스럽게 캡처된다. 예를 들어, 도 1d에서, 스퍼터링된 코너부 (110) 의 변동은 가상 제조시 단일 프로세스 파라미터, 스퍼터링 비 (116) 에 의해 제어된다. 반대로, 프리미티브들로 표현되는 기하구조에 대해, 이 구조체의 변동은 단순한 프리미티브 파라미터들로 용이하게 서술될 수 없다.

종래의 전기 시뮬레이션 툴들은 프리미티브들로 서술된 솔리드 모델 대신, 입력으로서 메시를 대안적으로 취할 수 있다. 최신 기술 개발을 위해 전기 시뮬레이션을 인에이블하기 위해, 메시 엘리먼트들 (120) 이 도 1e에 도시된 바와 같이, 가상 제조에 의해 표현된 현실적인 기하구조로부터 바로 생성될 수 있다. 이들 메시들 (120) 은 전기 시뮬레이션 툴들에 대한 입력으로서 기능할 수 있다. 그러나, 가상 제조 시스템 및 종래의 전기 시뮬레이션 툴들은 별도의 소프트웨어 시스템들이다. 가상 제조 툴로부터 메싱하고 이어서 이들 메시들을 전기 시뮬레이션 툴들 내로 임포트 (import) 하는 것은 따라서 수동 프로세스이고 전기적 거동의 프로세스 변동의 영향을 탐색하는 것을 방지한다. 이는 프로세스 변동을 분석하는 것은 실제로 수동으로 할 수 없는, 가상 제조 시스템에 의해 생성된 아마도 수천개의 상이한 기하구조들의 분석을 필요로 하기 때문이다. 부가하여, 기하구조의 익스포트는, 암시적인 기하구조를 경계-컨포밍 (boundary-conforming) 메시로 변환하기 위해 상당한 계산 시간이 요구되기 때문에 암시적인 기하구조 (이하에 더 논의됨) 가 구조체를 모델링하기 위해 가상 제조 환경에 의해 사용될 때 매우 느리다. 따라서 프로세스 변동 하의 전기적 거동은 훨씬 보다 덜 실제적이게 된다.

본 발명의 실시예들은 반도체 디바이스 구조체의 가상 제조 동안 전기적 거동의 모델링을 인에이블한다. 가상 제조 시스템의 일부로서, 전기적 거동은 종래의 제 3 자 전기 툴들로 익스포팅하는 수동 프로세스 없이 계산될 수 있다. 부가적으로 그리고 중요하게, 암시적 기하구조로부터 생성된 비-경계-컨포밍 메시에 대한 전기적 거동을 해결함으로써 가상 제조 프로세스의 암시적 기하구조 표현으로부터 계산적으로 시간 소모적인 프로세스인 경계-컨포밍 메시 생성이 방지될 수 있다. 가상 제조 환경의 일부로서 전기적 거동을 모델링하는 것은 개발 중인 기술의 전기적 거동의 큰 범위의 프로세스 변동의 영향을 탐색하기 위해 필요한 속도 및 자동화를 제공한다.

가장 일반적인 방식으로 집적 회로의 전기적 거동을 결정하는 것은 디바이스 동작 기간에 걸쳐 전자 시스템 전체의 전압 및 전하 (또는 전류) 를 결정하는 것을 수반한다. 보다 대형의 IC 전기적 거동은 보다 대형의 IC를 생성하기 위해 수백만 번 사용된 제한된 수의 반복된 구조체들의 전기적 거동에 종속된다. 기술 개발 동안, 이는 기술의 전기적 요건들을 만족하는 프로세스를 개발하기 위해 프로세스 통합 또는 디바이스 개발을 책임지는 역할이다. 구조체의 전기적 거동을 특징화하는 것은 구조체를 구성하는 재료들의 물리적 속성들에 종속된다. 예를 들어, 개별 트랜지스터들은 금속 라인들 및 비아들을 사용하여 서로 상호접속될 수도 있고, 금속의 개별 섹션들은 하나 이상의 유전체 절연 재료들에 의해 분리된다. 금속 상호접속부 및 중간 유전체의 전기적 거동은 종종 레지스턴스, 커패시턴스, 그리고 때때로 구조체의 포트들로부터 볼 때 인덕턴스들에 의해 특징화될 수 있다. 또한 단자 (terminal) 라고도 하는, 포트는 전류가 디바이스를 떠나거나 들어갈 수 있는 디바이스 상의 영역이다. 이들 전기적 거동 값들은 구조체 내 전자기 현상을 지배하는 (govern) 감소된 형태의 맥스웰 방정식을 수치적으로 근사화함으로써 구해질 수도 있다. 구조체가 반도전 재료들을 포함할 때, 예컨대 트랜지스터를 나타내는 구조체에서, 전하의 이송은 반도체들의 보다 복잡한 물리적 현상에 의해 지배될 수도 있고, 전기적 거동은 다양한 포트들 사이에서 비선형 전류-전압 관계들에 의해 특정화될 수도 있다.

가상 제조 환경에서 전기적 거동 모델링을 포함하기 위해, 이 환경은 가상 제조 환경에 의해 생성된 디바이스 기하구조 상의 전기적 포트들 또는 네트들 간 전기적 거동을 계산하기 위한 수치적 알고리즘들을 포함해야 한다. 이전에 언급된 바와 같이, 또한 단자라고도 하는 포트는 전류가 디바이스를 떠나거나 들어갈 수 있는 디바이스 상의 영역이다. 이하에 더 설명될 바와 같이, 네트는 도전성 재료의 상호접속된 영역이다. 따라서 전기적 거동을 계산하기 위한 알고리즘들은, 금속들의 전도도 및 유전체들의 유전율들과 같은, 기하구조에 의해 표현된 재료들 각각의 물리적 속성들을 적절히 고려하여야 한다. 가상 제조 환경은 또한 예를 들어, 주입 후 도펀트들의 확산과 같은, 제조 프로세스의 결과로서 재료들의 조성 변화들을 고려하여야 한다.

일 실시예에서, 가상 제조 환경은 입력으로서 2차원 (2D) 설계 데이터 및 제조 프로세스의 단계 각각을 서술하는 프로세스 시퀀스를 취한다. 3D 모델링 엔진은 출력으로서 복셀-기반 암시적 기하구조 표현과 같은 암시적 기하구조 표현을 갖는3D 구조적 모델을 생성하도록 구성된다. 도 10b와 관련하여 나중에 보다 상세히 서술될 바와 같이, 암시적 기하구조 표현은 3D 구조적 모델에서 재료들 간 인터페이스가 이 인터페이스의 (x,y,z) 좌표 위치들의 명시적 표현 없이 규정되는 것이다. 실시예들은 암시적 기하구조에 대해 동작하는 가상 제조 환경에 의해 제공된 전기적 거동 엔진을 사용하여 전기적 거동을 계산하기 위해 가상 제조 프로세스에 단계들의 부가를 허용한다. 전기적 거동 엔진은 출력으로서 전기적 거동 데이터를 계산하기 위해 재료 속성들 및 포트와 네트 명세들과 함께 구조적 모델 데이터 및 재료 조성 데이터 (예컨대 도펀트 분포) 를 사용한다. 일 실시예에서 전기적 거동의 계산을 위해 사용된 재료 속성들은 재료들 에디터에서 에디팅하기 위해 재료들 파일에 저장된다.

도 2는 본 발명의 일 실시예를 실시하기 적합한 예시적인 가상 제조 환경 (201) 을 도시한다. 가상 제조 환경 (201) 은 사용자 (202) 에 의해 액세스된 컴퓨팅 디바이스 (210) 를 포함한다. 컴퓨팅 디바이스 (210) 는 디스플레이 (219) 와 통신한다. 디스플레이 (219) 는 컴퓨팅 디바이스 (210) 의 일부인 디스플레이 스크린일 수도 있고 또는 컴퓨팅 디바이스 (210) 와 통신하는 별도의 디스플레이 디바이스 또는 디스플레이 표면일 수도 있다. 컴퓨팅 디바이스 (210) 는 PC, 랩탑 컴퓨터, 태블릿 컴퓨팅 디바이스, 서버, 또는 프로세서 (211) 를 구비하고 가상 제조 애플리케이션 (270), 3D 모델링 엔진 (275) 및 전기적 거동 엔진 (279) 의 동작들을 지원할 수 있는 (이하에 더 서술됨) 일부 다른 타입의 컴퓨팅 디바이스일 수도 있다. 프로세서 (211) 는 하나 이상의 코어들을 가질 수도 있다. 컴퓨팅 디바이스 (210) 는 또한 이로 제한되는 것은 아니지만, RAM (Random Access Memory) (212), ROM (Read Only Memory) (213) 및 하드 드라이브 (214) 와 같은, 휘발성 및 비휘발성 저장장치를 포함할 수도 있다. 컴퓨팅 디바이스 (210) 는 또한 다른 컴퓨팅 디바이스들과의 통신을 인에이블하기 위해 네트워크 인터페이스 (215) 를 구비할 수도 있다.

컴퓨팅 디바이스 (210) 는 3D 모델링 엔진 (275) 및 전기적 거동 모델링 엔진 (279) 을 포함하는 가상 제조 애플리케이션 (270) 을 저장하고 실행할 수도 있다. 3D 모델링 엔진 (275) 은 반도체 디바이스 구조체들을 가상으로 제조하는데 사용된 알고리즘 1 (276), 알고리즘 2 (277), 및 알고리즘 3 (278) 과 같은 하나 이상의 알고리즘들을 포함할 수도 있다. 전기적 거동 엔진 (279) 은 레지스턴스 모델링 (271), 커패시턴스 모델링 (272), 반도체 디바이스 모델링 (273), 또는 응력/변형 (stress/strain) 분석 또는 열적 분석과 같은 반도체 제조와 관련된 다른 모델링 (274) 과 같은 특정한 타입들의 전기적 모델링을 수행하기 위한 모델링 엔진들을 포함할 수도 있다. 3D 모델링 엔진 (275) 은 반도체 디바이스 구조적 모델 데이터 (290) 를 생성하는 가상 제조 "런들"을 수행하기 위해 입력 데이터 (220) 를 수용할 수도 있다. 전기적 거동 엔진 (279) 은 입력 데이터 (220) 및 기하구조 (291) 와 재료 조성 데이터 (292) 를 포함하는 구조체 모델 데이터 (290) 를 수용할 수도 있다. 가상 제조 애플리케이션 (270), 3D 모델링 엔진 (275) 및 전기적 거동 모델링 엔진 (279) 은 가상 제조 런들의 결과들을 생성하고 디스플레이하기 위해 사용된 다수의 사용자 인터페이스들 및 뷰들 (views) 을 생성할 수도 있다. 예를 들어, 가상 제조 애플리케이션 (270) 및 3D 모델링 엔진 (275) 은 가상 제조 런들을 생성하도록 사용된 레이아웃 에디터 (221), 프로세스 에디터 (222) 및 가상 제조 콘솔 (223) 을 디스플레이할 수도 있다. 가상 제조 애플리케이션 (270), 3D 모델링 엔진 (275) 및 전기적 거동 모델링 엔진 (279) 은 또한 전기적 거동 모델링 단계들의 결과들을 포함하는 가상 제조 런들의 결과들, 및 반도체 디바이스 구조체들의 가상 제조 동안 3D 모델링 엔진 (275) 에 의해 생성된 3D 구조적 모델들을 각각 디스플레이하기 위해 표 및 그래픽 결과 뷰 (224) 및 3D 뷰어 (225) 를 디스플레이할 수도 있다.

입력 데이터 서술

입력 데이터 (220) 는 2D 설계 데이터 (230) 및 프로세스 시퀀스 (240) 둘다 포함한다. 프로세스 시퀀스 (240) 는 복수의 프로세스 단계들 (243, 244, 247, 248 및 249) 로 구성될 수도 있다. 본 명세서에 더 서술된 바와 같이, 프로세스 시퀀스 (240) 는 또한 하나 이상의 전기적 거동 모델링 단계들 (245) 을 포함할 수도 있다. 프로세스 시퀀스 (240) 는 하나 이상의 프로세스 단계들 또는 전기적 거동 모델링 단계들을 포함하는 하나 이상의 시퀀스들을 더 포함할 수도 있다. 2D 설계 데이터 (230) 는 GDS II (Graphical Design System version 2) 또는 OASIS (Open Artwork System Interchange Standard) 와 같은 산업 표준 레이아웃으로 제공될 수도 있는, 레이어 1 (232), 레이어 2 (234) 및 레이어 3 (236) 과 같은 하나 이상의 레이어들을 포함한다.

입력 데이터 (220) 는 또한 재료 타입 1 (262) 및 재료 타입 2 (264) 와 같은 재료 타입들의 레코드들 및 재료 타입 각각에 대한 특정한 재료들을 포함하는 재료들 데이터베이스 (260) 를 포함할 수도 있다. 프로세스 시퀀스의 많은 프로세스 단계들은 재료들 데이터베이스의 하나 이상의 재료들을 지칭할 수도 있다. 재료 각각은 명칭 및 렌더링 컬러와 같은 일부 속성들을 갖는다. 재료 각각은 또한 전기적 거동 엔진 (279) 에 대한 물리적 속성들을 규정하는 하나 이상의 재료 속성들 (263) 을 가질 수도 있다. 재료들 데이터베이스는 별도의 데이터 구조체에 저장될 수도 있다.

3D 모델링 엔진 (275) 및 전기적 거동 모델링 엔진 (279) 은 프로세스 시퀀스 (240) 에 의해 명시된 동작들/단계들의 시퀀스를 수행하기 위해 입력 데이터 (220) 를 사용한다. 이하에 더 설명된 바와 같이, 프로세스 시퀀스 (240) 는 3D 구조적 모델의 지정된 영역에서 전기적 거동의 결정이 전기적 모델링 엔진 (279) 에 의해 이루어질 가상 제조 런 동안 프로세스 시퀀스의 일 지점을 나타내는 하나 이상의 전기적 거동 모델링 단계들 (245, 249) 을 포함할 수도 있다. 지정된 영역은 포트들 또는 네트들 (248) 을 식별함으로써 명시될 수도 있다. 일 실시예에서 포트들 또는 네트들 (248) 은 전기적 거동 모델링 단계를 위한 파라미터들을 제공할 때 가상 제조 환경에 의해 제공된 사용자 인터페이스를 통해 사용자에 의해 수동으로 선택될 수도 있다. 지정된 영역은 하나 이상의 디바이스들 및/또는 이들의 연결 재료들을 포함하는 보다 큰 회로의 일부를 나타내는 셀일 수도 있다. 가상 제조 런 동안 프로세스 시퀀스 (240) 의 퍼포먼스는 전기적 거동 데이터 (280) 및 3D 구조적 모델 데이터 (290) 를 생성한다. 3D 구조적 모델 데이터 (290) 는 3D 뷰어 (225) 에 디스플레이될 수도 있는 반도체 디바이스 구조체의 구조적 모델의 3D 뷰를 생성하도록 사용될 수도 있다. 전기적 거동 데이터 (280) 는 전기적 거동 결과들 뷰 (224) 로 프로세싱되고 사용자 (202) 에게 제공될 수도 있다. 일 실시예에서, 전기적 거동 데이터 (280) 및 3D 구조적 모델 데이터 (290) 는 동일한 뷰에 적어도 부분적으로 사용자에게 디스플레이될 수도 있다.

반도체 디바이스들과 같은 집적 기술의 성공에 중요한 많은 수의 구조적 치수들 때문에, 디바이스 구조체를 생성하기 위해 사용된 많은 밀접한 프로세스 단계들과 생성된 구조체 간 관계를 발견하는 것이 중요하다. 프로세스 시퀀스의 단계에 의해 생성된 구조적 변경들은 시퀀스에서 선행하는 단계들 및 후속하는 단계들에 의해 영향을 받을 수도 있고, 특정한 단계가 분명하지 않은 방식으로 구조적 치수 및 전기적 거동에 영향을 줄 수도 있다. 본 발명의 실시예들은 생성될 구조적 디바이스 모델의 지정된 영역들에서 전기적 거동의 자동 결정을 인에이블하는 가상 제조 환경을 제공한다. 전기적 거동의 자동 결정은 지정된 영역에 대해 측정이 목표될 때 프로세스의 일 시점에서 프로세스 시퀀스에 하나 이상의 전기적 거동 모델링 단계들을 명시함으로써 달성된다. 이 전기적 거동 모델링 단계로부터의 출력 데이터는 관심있는 물리적 반도체 디바이스들을 생성하도록 사용된 기술 (즉, 제조 프로세스) 을 최적화하기 위해 다른 모델링 결과들에 정량적 비교를 제공하도록 사용될 수 있다.

도 3은 가상 제조 런을 셋업하기 위해 본 발명의 일 실시예에서 활용된 예시적인 가상 제조 콘솔 (223) 을 도시한다. 가상 제조 콘솔 (223) 은 사용자로 하여금 가상으로 제조될 반도체 디바이스 구조체를 위한 프로세스 시퀀스 (302) 및 레이아웃 (2D 설계 데이터) (304) 을 포함하는 파일들을 명시하게 한다. 그러나 가상 제조 콘솔은 또한 요구된 입력을 명시하고 구조적 모델의 구축, 또는 프로세스 시퀀스의 특정한 단계들에 대한 파라미터 값들의 범위에 대응하는 구조적 모델들의 세트의 구축을 개시하는 스크립트 명령들을 입력하는 수단을 사용하여 사용자에게 제공하는 텍스트-기반 스크립트 콘솔일 수 있다는 것이 이해되어야 한다. 후자의 경우는 가상 실험으로 간주되고 이하에 더 논의된다.

도 4는 본 발명의 일 실시예에 활용된 예시적인 레이아웃 에디터 (221) 를 도시한다. 레이아웃 에디터 (221) 는 가상 제조 콘솔에 사용자에 의해 명시된2D 디자인 레이아웃을 디스플레이한다. 레이아웃 에디터에서, 컬러가 설계 데이터의 상이한 레이어들을 도시하도록 사용될 수도 있다. 레이어 각각 상에서 형상들 또는 다각형들로 둘러싸인 구역들은 웨이퍼 상의 포토레지스트 코팅이 집적 프로세스 플로우에서 포토리소그래피 단계 동안 광에 노출되거나 광으로부터 보호될 수도 있는 영역들을 나타낼 수도 있다. 하나 이상의 레이어들 상의 형상들이 포토리소그래피 단계에 사용되는 마스크를 형성하도록 결합 (불 (booleaned)) 될 수도 있다. 레이아웃 에디터 (221) 는 레이어들 상의 다각형을 삽입, 삭제 및 수정하는 수단 및 2D 설계 데이터의 레이어들을 삽입, 삭제 또는 수정하는 수단을 제공한다. 설계 데이터는 3D 구조적 모델을 구축하기 위해 프로세스 데이터 및 재료들 데이터베이스와 조합하여 사용된다.

도 5는 본 발명의 일 실시예에 활용된 예시적인 프로세스 에디터 (222) 를 도시한다. 사용자는 프로세스 에디터에서 프로세스 시퀀스를 규정한다. 프로세스 시퀀스는 사용자의 선택된 구조체를 가상으로 제조하기 위해 수행된 정렬된 프로세스 단계들의 리스트이다. 프로세스 에디터는 라인 각각 또는 라인들의 그룹이 프로세스 단계에 대응하도록 텍스트 에디터일 수도 있고 또는 도 5에 도시된 바와 같이 전문화된 그래픽 사용자 인터페이스일 수도 있다. 프로세스 시퀀스는 계층적일 수도 있고, 프로세스 단계들이 서브-시퀀스들 및 서브-시퀀스들의 서브-시퀀스들, 등으로 그룹화될 수도 있다는 것을 의미한다. 일반적으로, 프로세스 시퀀스의 단계 각각은 물리적 제조 환경의 실제 단계에 대응한다. 예를 들어, 반응성 이온 에칭 동작을 위한 서브-시퀀스는 포토레지스트 상에서 스피닝하는 단계, 레지스트 패터닝하는 단계, 및 에칭 동작을 수행하는 단계를 포함할 수도 있다. 사용자는 동작 타입에 적절한 단계 또는 서브-단계 각각에 대한 파라미터들을 명시한다. 일부 파라미터들은 재료들 데이터베이스의 재료들 및 2D 설계 데이터의 레이어들에 대한 기준들이다. 예를 들어, 디포짓 (deposit) 동작 프리미티브에 대한 파라미터들은 디포짓될 재료, 디포짓의 공칭 두께 및 측방향 대 수직 방향의 이방성 또는 성장 비이다. 이 디포짓 동작 프리미티브는 CVD (chemical vapor deposition) 와 같은 실제 프로세스들을 모델링하도록 사용될 수 있다. 유사하게, 에칭 동작 프리미티브에 대한 파라미터들은 (설계 데이터로부터의) 마스크 명칭, 에칭 깊이, 동작에 의해 영향 받는 재료들의 리스트 상이한 재료들의 에칭 레이트들의 이방성이다.

프로세스 시퀀스에는 수백 개의 단계들이 있을 수도 있고 프로세스 시퀀스는 서브-시퀀스들을 포함할 수도 있다. 예를 들어, 도 5에 도시된 바와 같이, 프로세스 시퀀스 (510) 는 복수의 프로세스 단계들로 이루어진 서브시퀀스 (512) 를 포함할 수도 있다. 프로세스 단계들은 가용 프로세스 단계들의 라이브러리로부터 선택될 수도 있다. 선택된 단계에 대해, 프로세스 에디터 (500) 는 사용자로 하여금 모든 요구된 파라미터들을 명시하게 한다. 예를 들어, 사용자는 재료 데이터베이스의 재료들의 리스트로부터 재료 (520) 를 선택하고 선택된 프로세스 단계에서 재료의 사용을 위한 프로세스 파라미터 (522) 를 명시할 수도 있다.

선택된 재료 (520) 는 전기적 거동의 시뮬레이션을 위해 필요한 물리적 재료 속성들 (263) 을 가질 수도 있다. 예를 들어, 도 6a에 도시된 바와 같이, 사용자는 1.68e-6 Ohm-cm 의 벌크 저항도 (604) 및 두 재료들 간 비-제로 콘택트 저항도 (606) (값은 미도시) 를 갖는 타입의 도전체 (602) 인 재료 Cu (copper) 를 선택할 수도 있다. 이들 값들은 예를 들어, 레지스턴스 모델링 단계와 관련된다. 유사하게, 도 6b는 재료 SiCOH가 유전체 타입 (612) 이고 자유 공간의 유전율에 대해 2.4의 유전체 유전율 (614) 를 갖는다는 것을 도시한다. 이 값은 예를 들어, 커패시턴스 모델링 단계와 관련된다.

프로세스 시퀀스의 일부 단계들은 전기적 거동 모델링에 관련된 3D 가상 제조 모델의 영역들을 식별하도록 사용될 수도 있다. 일 실시예에서 3D 모델링 엔진은 부분적으로 구축된 3D 구조적 모델을 접속된 도전성 재료의 전기적 '네트들"로 자동으로 분할할 수도 있다. 이들 네트들은 예를 들어, 3D 구조적 모델의 지정된 영역 내에 위치된 트랜지스터들, 커패시터들, 레지스터들, 메모리, 등과 같은 개별 디바이스들에 대한 포트들을 연결할 수도 있다. 예를 들어, 도 7a에서, SRAM 셀에 대한 MOL (middle-of-line) 및 BEOL (back-end-of-line) 상호접속부의 예시적인 3D 뷰가 전기적 네트들 (702, 704, 705, 708, 710 및 712) 로 분할된다.

자동으로 식별된 네트들은 네트 식별 프로세스 단계 48를 사용하여 나중의 전기적 거동 단계에 대한 기준으로서 명명될 수 있다. 도 7b는 네트 내 (x,y,z) 위치에 기초하여 네트 "M1_wire1" (731) 및 네트 "M2_wire2" (732) 로 명명된 네트 명명 단계 (733) 를 예시한다.

일 실시예에서, 사용자는 포트 ID (identification) 선택 (734) 을 통해 전기적 거동 연산을 위한 포트 각각을 식별할 수도 있다. 포트는 도전체가 모델 경계를 가로지르는 표면으로서, 상이한 도전 재료들 (735) 간의 접합부로서, 또는 절단 평면 (cut-plane)(736) 과 같이, 도전 재료 내 부정 (arbitrary) 사용자-식별된 표면으로서 식별될 수도 있다. 예를 들어, 도 7a에서, 라인들 (720 및 722) 은 네트 (704) 를 통해 2 개의 절단 평면들을 마킹한다. 이들 표면들은 예를 들어, 레지스턴스 연산을 위한 포트들로서 사용될 수도 있다. 유사하게, 도 7c에서 3 개의 영역들 (741, 742, 및 743) 은 FinFET 디바이스의 소스, 게이트 및 드레인 포트들을 식별한다. 이 식별은 FinFET의 반도체 디바이스 거동 모델링을 위해 필요하다.

포트들을 명시하기 위해 프로세스 에디터에 의존적이지 않은 그리고/또는 절단 평면들 또는 재료 인터페이스들을 명시하지 않는 프로세스 시퀀스에 대해 네트들 및 포트들을 식별하기 위한 다른 수동 또는 프로그램적 메커니즘들이 또한 본 발명의 범위 내에 있다는 것이 인식될 것이다. 예를 들어, 사용자는 특정한 (x,y) 위치의 2D 레이아웃에 객체를 추가함으로써 포트에 대한 절단 평면 또는 재료 인터페이스를 식별할 수도 있고 z-위치를 식별하기 위해 가상 제조 플로우의 포트 ID 선택 (734) 의 위치를 사용할 수도 있다. 또 다른 예에서, 사용자는 포트 또는 네트에 대한 위치를 식별하는 것을 선택하도록 이전에 구축된 3D 모델 상의 위치를 선택할 수도 있다.

프로세스 시퀀스의 하나 이상의 단계들은 사용자에 의해 삽입된 전기적 거동 모델링 단계들일 수도 있다. 전기적 거동 모델링 단계들을 제조 시퀀스에 바로 삽입함으로써, 본 발명의 실시예는 전기적 거동으로 하여금 제조 프로세스 동안 관심 있는 임계 지점들에서 제조될 구조체의 지정된 영역들에 대해 결정되게 한다. 가상 제조의 많은 단계들이 최종 구조체의 생성시 상호작용하기 때문에, 집적 프로세스 플로우의 하나 이상의 상이한 지점들에서, 목표된 모델 영역들에서 발생하는 전기적 거동을 결정하는 능력은 프로세스 개발자 및 구조체 설계자에게 가장 큰 관심사이다.

일 실시예에서, 전기적 거동 모델링 단계는 저항 해결 단계일 수도 있다. 저항 해결 단계는 구축될 3D 반도체 디바이스 구조체 모델의 지정된 영역에 대한 프로세스 시퀀스의 명시된 지점에서 프로세스 시퀀스에 부가된다. 예를 들어, 레지스턴스는 다수의 트랜지스터들 및 상호접속부들을 포함하는, 가상으로 제조될 IC의 선택된 영역에 대해 결정될 수도 있다. 일 실시예에서, 레지스턴스는 모델의 개별 디바이스들의 포트들을 연결하는 상호접속부 재료 (도전/반도전 재료) 의 일부에 대해 결정될 수도 있다. 대부분의 상황들에서, 저항 해결 단계는 프로세스 에디터를 통해 사용자에 의해 명시된 위치에 대해 그리고 시퀀스의 일 지점에서 프로세스 시퀀스에 부가될 것이다. 프로세스 에디터에 의존하지 않는 프로세스 시퀀스에 저항 해결 단계를 부가하기 위한 다른 수동적 또는 프로그램적 메커니즘들이 또한 본 발명의 범위 내라는 것이 인식될 것이다.

도 7d는 레지스턴스가 포트 "start_port" (751) 에서 시작하고 포트 "end_port" (752) 에서 종료하는 3D 모델 내 도전 경로들에 대해 연산된다는 것을 명시하는 저항 해결 단계의 파라미터들의 예를 도시하고, 이들 포트들은 이전에 서술된 바와 같이 이전 포트 식별 단계에 의해 규정되었다.

본 명세서에 구체적으로 논의된 것이 아닌 다른 파라미터들이 또한 본 발명의 범위로부터 벗어나지 않고 저항 해결 단계 또는 또 다른 타입의 전기적 거동 모델링 단계를 위해 사용자에 의해 명시될 수도 있다는 것이 인식되어야 한다.

일 실시예에서, 전기적 거동 모델링 단계는 커패시턴스 해결 단계일 수도 있다. 커패시턴스 해결 단계는 구축될 3D 반도체 디바이스 구조체의 지정된 영역에 대해 프로세스 시퀀스의 명시된 지점에서 프로세스 시퀀스에 부착된다. 일 실시예에서, 커패시턴스 해결 프로그램 (solver) 은 이하에 상세히 기술될 바와 같이 전기적 네트들 간의 커패시턴스를 연산한다.

대부분의 상황들에서, 커패시턴스 해결 단계는 프로세스 에디터를 통해 시퀀스의 일 지점에서 프로세스 시퀀스에 부가될 것이다. 커패시턴스 해결 단계를 프로세스 에디터에 의존적이지 않은 프로세스 시퀀스에 부가하기 위한 다른 수동적 또는 프로그램 메커니즘들이 또한 본 발명의 범위 내에 있다는 것이 인식될 것이다.

도 8은 일 실시예에서 커패시턴스 해결 단계를 포함하는 가상 제조 프로세스를 겪는 반도체 디바이스 구조체의 2 개의 예시적인 3D 뷰들을 도시한다. 좌측 뷰 (802) 는 (숨겨진 일부 유전체들을 뺀) 재료들을 도시하는 한편, 우측 뷰 (804) 는 전기적 네트들로 분리된 모델을 도시한다. 네트들 및 네트들 사이의 중간 유전체 재료들의 기하구조는 커패시턴스 해결에 활용된다.

도 9a는 사용자로 하여금 커패시턴스 해결 단계를 위한 파라미터들을 설정하게 하도록 구성된 예시적인 프로세스 에디터를 도시한다. 이 예에서, 커패시턴스 단계 (901) 가 요청되고, 이 예에서 프로세스 시퀀스의 이 지점까지 3D 모델 구축시 모든 네트들 간 커패시턴스를 발견할 것이다. 도시되지 않지만, 사용자에게 커패시턴스 연산을 위해 모델 내 네트들의 서브세트를 선택하는 또 다른 옵션이 이해된다. 다른 파라미터들이 또한 본 발명의 범위로부터 벗어나지 않고 커패시턴스 해결 단계에 대해 사용자에 의해 명시될 수도 있다는 것이 인식될 것이다.

전기적 거동 모델링과 관련된 입력 데이터 (220) 는 프로세스 에디터 또는 프로세스 서술 이외의 수단을 통해서 명시될 수도 있다는 것이 인식되어야 한다. 예를 들어, 이는 스크립트 언어 인터페이스를 통해 프로그램적으로 명시될 수도 있다. 이는 또한 3D 구조체에 대한 물리적 프로세스 변화들 외에, 3D 데이터 구조체 상에서 시뮬레이션 또는 측정을 요청하는 액션들과 관련된 단계들에 대해 별도의 데이터 구조체를 통해 명시될 수도 있다. 도 9b는 프로세스 시퀀스의 다양한 단계들 (912) 에서 발생할 다른 측정들 (910) 및 전기적 거동을 나타내기 위한 분석 에디터의 개념을 예시한다.

일 실시예에서, 프로세스 시퀀스의 일부로서 열거된 것과 달리, 전기적 거동 모델링 단계는 프로세스 시퀀스로부터 별도로 명시되고 퍼포먼스가 따라야 하는 프로세스 시퀀스의 단계 또는 단계들을 참조한다. 예를 들어, 일 실시예에서, 전기적 거동 모델링 단계는 프로세스 시퀀스의 단계들을 참조하는 별도의 분석 에디터를 통해 수신될 수도 있다.

가상 제조 애플리케이션 (270) 은 상기 3D 모델에 대한 기하학적 데이터 (291) 및 재료 조성 변화들 (292) 과 함께 서술된 입력 데이터 (220) 를 전기적 거동 엔진 (279) 으로 프로세스 시퀀스의 현재 지점까지 전달한다. 엔진 (279) 은 적절한 전기적 거동 출력을 계산하는 사용자-요청된 전기적 거동 알고리즘을 실행한다.

전기적 거동 엔진 서술

전기적 거동을 해결하는 알고리즘들은 솔루션을 구조체 내에서 관련한 지배 편미분 방정식 (partial differential equations) 으로 근사화한다. 지배 방정식 (governing equations) 은 전압이라고도 하는 전위를 전하 캐리어들과 관련시키고, 전하 캐리어들의 운동은 전류이다. 예를 들어, 2 개의 포트들 간 도전 재료의 레지스턴스, R은 포트들 간의 전압, V 대 포트들을 통과하는 전류, I의 비, R = V/I로 나타낸다. 이 비는 도전 볼륨에서 다음의 PDE (partial differential equation) 에서 전위, φ에 대해 풂으로써 계산될 수 있다:

σ는 볼륨 내 재료들의 벌크 전도도 (σ=1/ρ 여기서 ρ 는 벌크 저항도) 이다. 도전체가 복수의 재료들로 구성될 수 있기 때문에, σ는 위치의 함수, σ(x)이고, 여기서 x는 볼륨 내 위치이고, σ(x) 는 위치 x에서 재료의 전도도이다. 벌크 전도도는 금속들과 같은 도전 재료들에서 전류 밀도, J와 전기장, E 사이의 관계를 나타낸다,

. 두 재료들 간 계면에서 복합 물리 현상은 또한 콘택트 저항도라고 하는 계면 저항도,

로 나타낼 수도 있다. dA의 계면 면적의 작은 구역을 통해 흐르는 전류는 등가 레지스턴스,

로 보여야 한다. 2 개보다 많은 포트들을 갖는 문제들에 대해, 레지스턴스, R의 정의는 n x n 매트릭스 R로 연장될 수 있고, 여기서 n은 포트들의 수이다. 이어서 R은 V = RI로 규정되고, 여기서 V 및 I는 길이 n의 벡터이다.

포트들 간 도전 경로가 없을 때 전하 캐리어들의 정전기 (static) 거동은 커패시턴스를 특징으로 한다. 포트 및 전하가 네트 각각의 표면 상에 수집되기 때문에, 네트 각각으로 도전 경로의 일부인 모든 도전 재료의 연합인, 네트 각각 모두가 동일한 전압으로 상승한다. 전하와 전류 간 관계는 커패시턴스,

이고,여기서 Q는 네트 각각 상의 총 전기 전하의 길이 n의 벡터이고, 여기서 n은 네트들의 수이고, V는 네트 각각에 대한 전압들의 벡터이고, C는 n x n 커패시턴스 매트릭스이다. 네트 상의 포트의 위치가 커패시턴스 연산과 관련되지 않기 때문에, 커패시턴스에 대한 관계는 포트들이 아니라 구조체의 네트들 사이의 관계이다. 커패시턴스 매트릭스는 도전 네트들 간 유전체 재료의 볼륨에서, 전위, φ에 대해 풂으로써 결정될 수 있고,

여기서 ε= ε(x) 는 유전체 재료의 볼륨 내에서 위치 x에서 유전체 재료의 유전체 유전율이다.

레지스턴스 및 커패시턴스에 대한 상기 PDE들은 전기역학을 지배하는 전체 Maxwell 방정식으로부터 도출된다. 별도의 레지스턴스 및 커패시턴스는 예를 들어, 개발 중인 기술을 사용하여 설계된 회로들에 대한 신호들의 지연 및 크로스-토크 (cross-talk) 에 대한 구조체 변화들의 영향을 이해하는데 유용하다. 유사한 지배 PDE들이 레지스턴스 및 커패시턴스를 넘어 전기적 거동을 캡처하는 것은 공지의 기술이다. 예를 들어, DRAM (dynamic random access memory) 셀의 저장 노드의 상세한 충전 시간이 도전체-유전체 계면들의 전하로 도전체들에서 도전 효과들을 결합하는 PDE (partial differential equation) 를 사용하여 모델링될 수도 있다는 것이 이해된다. 유사하게, 인덕턴스가 중요한 경우, 전기적 거동은 자기장을 모델링하는 것을 포함할 수도 있고, 광학적 구조체 및 RF (radio-frequency) 구조체의 모델링은 전체 전기역학들의 솔루션을 수반할 수도 있다. 반도전 재료들에서, 전하 캐리어들의 운동은 금속들에서 레지스턴스 모델링에 대해서보다 복잡하다. 예를 들어, 정상-상태 (steady-state) 거동은 드리프트-확산 (drift-diffusion) 모델을 사용하여 특정한 분위기에서 모델링될 수 있고

여기서 Jn 및 Jp는 각각 전자들 및 홀들의 캐리어 전류 밀도이고, ρ는 볼륨 내 캐리어들로부터 순 전하이고, (R-G) 는 전자들 및 홀들의 재결합 및 생성을 나타낸다. Jn, Jp, ρ, R, 및 G는 미지의 캐리어 밀도들, n 및 p, 그리고 전위, φ 의 함수들이다. 이 PDE를 푸는 것은 전류 밀도들 및 전위를 결정하고 이로부터 포트들에서 전류-전압 관계들이 결정될 수 있다. 반도체들을 사용한 상기 전기 시뮬레이션에서 중요한 것은 제조 프로세스 동안 가변할 수 있는 재료의 도펀트 농도들이다. 이 재료 조성 변화는 도펀트 농도에 따라 쉐이딩된 (shaded) 도 7c에 도시된 FinFET 디바이스의 단면을 도시하는 도 10a에 예시된다. p-타입 반도체 웨이퍼의 원래 도펀트 농도 (1004) 는 모든 원래 실리콘 재료의 원래 농도이다. 도펀트 주입 프로세스 단계는 채널 (1003) 에서 p-타입 도핑을 상승시키고, 에피택셜 성장 프로세스 단계는 소스 및 드레인 (1001) 에 대해 새로운 재료의 n-타입 도핑을 성장시키고, 그리고 확산 단계는 소스 드레인의 n-타입 도펀트들 중 일부를 채널 (1002) 을 향해 이동시켰다.

전기적 거동을 결정하기 위해 PDE를 풀도록, 전기적 거동 엔진 (279) 은 3D 모델링 도메인의 볼륨 내 상이한 재료들의 위치들을 사용한다. 이 정보는 기하학적 데이터 (291) 에 포함된다. 많은 종래의 전기 시뮬레이션 툴들은 프리미티브들에 기초하거나 상이한 재료들 간 경계들을 나타내는 명시적으로 기하학적 엔티티들에 기초한 기하학적 데이터를 사용하여 작용한다. 당업자는 많은 과학 및 엔지니어링 분야에 걸쳐 많은 표준 솔리드 모델링 소프트웨어 패키지들에 의해 사용된 "경계 표현 (boundary representation)" 또는 B-rep에 의해 이를 인식할 것이다. 예를 들어 종래의 툴들을 사용하여, 도 1a의 102, 104, 및 106을 형성하는 3 개의 엔티티들 각각은, 3 개의 솔리드들 각각을 형성하는 6 개의 편평한 직사각형 표면들 각각을 위한 6 개의 엔트리들로 나타내고 데이터 구조체에 저장될 수도 있다. 표면 각각은 표면의 평면에 대한 방정식을 저장하고 직사각형 면의 경계를 이루는 4 개의 에지들의 루프를 저장하는 데이터 구조체로 나타낼 수도 있다. 결국, 에지 각각은 라인에 대한 방정식을 저장하고 2 개의 꼭짓점들을 저장하는 데이터 구조체로 표현되고, 꼭짓점 각각은 공간에서 이의 (x,y,z) 위치를 홀딩하는 데이터 구조체로 표현된다. 이러한 표현들은 복잡도가 거의 없이 매우 고 정확도를 갖는다. 예를 들어, 이들은 비행기 날개의 공기역학 설계를 위해 요구되는 매끈한 (smooth) 표면들과 같은 특정한 구조체들을 정확하게 나타낼 수 있다. 이에 따라, 일반적인 변형들은 회전 및 스케일링, 뿐만 아니라 다른 구조체들을 절단하거나 다른 구조체들과 결정하기 위한 기본적인 동작들과 같이 용이하게 표현된다. 경계 표현의 또 다른 예는, 재료들 사이의 계면 및 재료 각각의 경계 표면들을 커버하는 삼각형과 같은, 2D 프리미티브 형상들의 상호접속된 세트이다. 예를 들어, 도 1b에 도시된 표면들 상의 삼각형들 자체로 (사면체의 일부로서가 아니라) 재료들 간 그리고 고체와 공기 간 계면들의 표현이다. 표면 삼각형들의 세트 및 이들의 상호접속부는 또한 표면 메시라고 한다.

전기 시뮬레이션 툴들은 명시적인 경계 표현의 일부 형태로부터 생성될 볼륨 메시를 요구하고, 이전의 솔루션들이 도 1a에 도시된 바와 같은 또는 표면 메시들로부터 B-rep 기하구조의 볼륨 메시를 생성하기 위해 존재한다. 유한-엘리먼트 또는 유한-볼륨 시뮬레이션 기법들을 위한 이러한 볼륨 메시들은 재료들 간의 계면의 위치를 고 레벨 정확도로 보존할 것이고, 이는 고 정확도의 전기적 거동 시뮬레이션으로 변환될 수 있다. 이러한 볼륨 메시는 경계-한정 (boundary-conforming) 메시 또는 단순하게 컨포멀한 (conformal) 메시라고 한다. 이러한 메시의 핵심 특징은 엘리먼트가 재료들 사이의 경계를 가로지르지 않는다는 것이다. 달리 말하면, 도 1b가 사면체 엘리먼트들의 볼륨 메시로 보인다면, 엘리먼트 각각은 전체가 일 재료 내에 있고 따라서 사면체는 2 이상의 재료를 포함하지 않는다.

그러나, B-rep 및 유사한 솔리드 모델링 커널들, 또는 표면 메시 표현들 모두 가상 제조에 최적이지 않다. 솔리드 모델링 커널들은 일반적으로 다양한 기하학적 상황들을 처리하기 위해 많은 수의 경험 규칙 (heuristic rules) 에 의존하고, 모델링 동작들은 경험 규칙이 이 상황을 적절히 예상하지 않을 때 실패할 수도 있다. B-rep 솔리드 모델링 커널들 및 표면 메시들에 문제들을 야기하는 반도체 구조적 모델링의 양태들은 디포지션 프로세스들 및 에칭 프론트들의 전파에 의해 생성된 매우 박형의 레이어들을 포함하고, 에칭 프론트들의 전파는 기하구조의 면들 및/또는 단편의 병합을 발생시킨다. 경계들을 암시적으로 대신 나타내는 기하구조 표현들은 이들 문제들을 겪지 않는다. 따라서 암시적인 표현을 독점적으로 사용하는 가상 제조는, B-rep만큼 정확하게 계면들을 표현할 수 없더라도, 상당한 이점들을 갖는다. 일 타입의 암시적 기하구조 표현은 복셀들을 사용한다. 복셀들은 본질적으로 3D 픽셀들이다. 복셀 각각은 동일한 사이즈의 큐브이고, 하나 이상의 재료들을 포함할 수도 있고 또는 재료들을 포함하지 않을 수도 있다.

복셀들을 사용하여 암시적으로 표현된 기하학적 데이터는 재료들 간의 계면을 나타낸다. 도 10b는 2차원에서 원에 대한 이 개념을 예시한다. B-rep 표현 (1012) 은 내부에 재료 1을 갖는 반경 R을 갖는 원, 외부에 재료 2를 갖는 원의 방정식으로 원을 나타낼 수도 있다. 원 (1011) 의 복셀 표현은 큐브들의 어레이이고, 큐브 각각은 내부에 재료 ID 번호들 및 재료 각각의 상대적인 양들을 저장한다. 1011의 사각형들의 그레이스케일 어둡기는 재료 1 대 재료 2의 상대적인 백분율을 나타낸다. 검정은 100 ％ 재료 1 그리고 0 ％ 재료 2를 나타내고, 백색은 0 ％ 재료 1 그리고 100 ％ 재료 2를 나타낸다. 원은 복셀 경로를 따라 복셀을 절단하기 때문에, 원의 경계 상의 그레이스케일 복셀은 재료 각각으로 부분적으로 충진되고 회색의 어둡기는 충진 분율을 나타낸다. 부분적으로 충진된 복셀들은 경계가 이 복셀을 가로지른다는 것을 나타내지만, 어디서 어떠한 배향인지를 나타내지 않는다. 경계 복셀의 충진 분율들 및 이웃들의 나머지들이 경계를 명시적으로 결정하도록 사용될 수도 있다. 결정된 경계는 기하구조의 컨포멀한 볼륨 메시를 생성하도록 사용될 수 있지만, 이는 가상 제조 환경에서 바람직하지 않은 상당한 계산 시간이 걸린다.

일 실시예에서, 3D 모델링 엔진 (275) 은 복셀들의 형태로 근본적인 구조적 모델을 나타내고 복셀 표현은 전기적 거동 시뮬레이션 동안 컨포멀하지 않은 메시로서 바로 사용될 수도 있다. 복셀 각각은 메시 내 일 입체 볼륨 엘리먼트일 수도 있지만, 컨포멀 메시와 달리, 엘리먼트가 복셀의 충진 분율에 기초하여 복수의 재료들을 함유할 수 있다. 시뮬레이션을 위해 이러한 컨포멀하지 않은 메시를 직접적으로 사용하는 것은 고비용의 명시적인 경계 표현 및 컨포멀한 메시 생성 단계를 방지한다. 전기적 거동 모델링 시뮬레이션을 수행하기 위해, 일 실시예에서, 유한-볼륨 또는 유한-차분 방법과 같은 수치적 방법들이 복셀 표현들의 암시적인 경계들을 고려하도록 구성된다. 다른 수치적 방법들이 본 발명의 범위 내에서 적용될 수 있다는 것이 인식된다. 유사하게, 상기 예는 복셀 당 일 큐빅 엘리먼트를 갖는 복셀들의 정규 그리드에 대한 것이지만, 다른 대안적인 표현들이 제한 없이, 다른 구성들의 복셀들을 사용하는 단계, 복셀 당 2 이상의 메시 엘리먼트를 생성하는 단계, 일 메시 엘리먼트에 의해 많은 복셀들을 나타내는 단계 및/또는 큐빅이 아닌 또는 축-정렬되지 않은 그리드 엘리먼트들을 사용하는 단계를 포함하는 것이 가능하다는 것이 인식되어야 한다. 예를 들어, 복셀들이 재료 계면들 근방의 영역들에서 보다 작다면, 가상 제조 엔진이 보다 우수한 구조체 정확도를 달성할 수도 있다. 유사하게, 전기 시뮬레이션은, 엘리먼트들이 신속하게 변화하는 필드들의 영역들에서 보다 작다면, 보다 우수한 전기적 거동 정확도를 달성할 수도 있다. 상이한 사이즈의 복셀들 대 엘리먼트들을 필요로 하는 이들 영역들은 동시에 발생하지 않을 수도 있고, 따라서 정확도 및 속도에 대해, 정규 그리드 및 일-대-일 복셀 대 엘리먼트 대응관계가 목표되지 않는다.

전기적 거동 모델링을 위한 지배 PDE들 및 이들을 풀기 위한 수치적 방법들은 기하구조의 모든 위치들에서 재료 속성들 및 재료 조성 데이터의 지식을 필요로 한다. 컨포멀하지 않은 메시에 대해, 이 정보는 비-경계 복셀들로부터 도출되는 엘리먼트들에 대해서만 정확하게 공지되지만, 복수의 재료들을 사용한 복셀들 (경계 복셀들) 로부터 도출되는 엘리먼트들에 대해 근사화되어야 한다. 예를 들어, 레지스턴스 계산을 위해, 벌크 전도도, σ(x) 는 이전에 서술된 바와 같이 기하구조 내 모든 위치들 x에 대해 공지되어야 한다. 벌크 저항도 (및 따라서 전도도) 는 재료 속성들 63 에 명시된 바와 같이 재료 각각에 대해 공지되고 따라서 어떤 재료가 위치 x에 있는지에 종속된다. x가 일 재료로 완전히 충진된 복셀 상에 위치된다면, 벌크 저항도는 공지된다. 부분적으로 충진된 경계 상의 복셀들에 대해, 이 값은 복셀 내의 복수의 재료들로부터 근사화되어야 한다. 일 실시예에서, 기하구조 내 위치에서 재료 속성들은 복셀 각각 내의 주 재료의 속성들을 사용하여 근사화된다. 예를 들어 경계 복셀이 원 (1011) 의 50 ％ 보다 큰 재료 2라면, 재료 2의 벌크 저항도가 이 복셀 내 x의 모든 값들에 대해 사용되고, 유사하게 50 ％ 이상의 재료 1의 복셀은 재료 1의 벌크 저항도를 사용한다. 이는 도 10c의 원 (1021) 으로 도시된 바와 같이, 주 재료로 이들 복셀들을 완전히 충진하는 것과 등가이다. 이 접근방법은 경계 위치를 명시적으로 알고, 따라서 위치 각각, x의 재료를 정확하게 아는, 방법들에 걸쳐 솔루션에서 소위 '계단식 (staircasing)' 에러를 초래한다. 계단식 에러를 보상하기 위한 일 방법은 3D 모델의 가상 제조를 수행할 때 복셀 각각의 사이즈를 감소시키고 따라서 경계 복셀들의 볼륨을 저감시키는 것이다. 예를 들어, 원 부분 (1022) 은 (1011) 의 복셀 표현의 원의 일부이고, 그리고 원 부분 (1023) 은 차원 각각의 사이즈의 1/2 복셀들로 구축된 원의 동일한 부분이다. 경계 복셀들로 이우러진 볼륨은 보다 작은 복셀 사이즈를 가져 훨씬 보다 작고 따라서 에러가 보다 작다. 그러나, 복셀 사이즈를 감소시키는 것은 가상 제조 계산 시간 뿐만 아니라 종종 용인가능하지 않은 전기적 거동 시뮬레이션 시간 모두를 크게 상승시킨다.

수치적 기법들은 보다 정확한 시뮬레이션 결과들을 달성하기 위해 계단식 효과들을 완화시키도록 채용될 수도 있다. 향상된 정확도를 달성하기 위한 일 접근방법은 2 이상의 재료를 포함하는 메시 엘리먼트들에 "효과적인" 또는 조합된 재료 속성들을 사용한다. 가상 제조 환경에서 효과적인 재료 속성들을 신중하게 선택하는 것은 계산 에러를 감소시키거나 최소화할 수도 있다. 2 이상의 재료를 포함하는 엘리먼트들에 효과적인 재료 속성들을 연산하는 광범위한 알고리즘들이 당업자에게 공지될 것이고 본 발명의 범위 내에서 활용될 수도 있다. 일 실시예에서, 가상 제조 환경은 전기적 거동 시뮬레이션에서 수치적 정확도를 향상시키고 계단식 효과들을 저감시키기 위해 2 이상의 재료를 포함하는 메시 엘리먼트들에서 재료 속성들의 볼륨-가중된 평균을 연산한다. 또 다른 실시예에서, 가상 제조 환경은 전기적 거동 시뮬레이션에서 계산 에러를 최소화하는 알고리즘을 사용하여 2 이상의 재료를 포함하는 메시 엘리먼트들에서 효과적인 재료 속성들을 연산한다. 또 다른 실시예에서, 가상 제조 환경은 커패시턴스 연산시 2 개의 상이한 유전체 재료들사이의 계면에서 경계 엘리먼트들에 대해 효과적인 유전율들을 연산한다. 또 다른 실시예에서, 가상 제조 환경은 레지스턴스 연산시 2 개의 상이한 도전성 재료들 사이의 계면에서 경계 엘리먼트들에 대해 효과적인 전도도들을 연산한다. 예를 들어, Ahmad Mohammadi, Hamid Nadgaran, 및 Mario Agio의, "Contour-path effective permittivities for two-dimensional finite-difference time-domain method", Opt. Express 13, 10367-10381 (2005) 에 서술된 기법들은 커패시턴스 계산시 2 개의 상이한 유전체 재료들 간 계면에서 경계 복셀들에 대해 효과적인 유전율들을 결정하기 위해 사용될 수도 있다.

가상 제조 환경의 복셀-기반 암시적 표현들의 사용 효과의 예시적인 예로서, 도 10d는, 쉘들 사이에 제 1 유전체 (1031) 및 제 2 유전체 (1036) 을 갖는, 2 개의 동심 구형 쉘들 (1032 및 1033) 의 단면 슬라이스를 도시한다. 동심 구형 쉘들 (1032 및 1033) 은 도전 재료로 구성되고 2 개의 전기적 네트들을 형성하고, 이 예에서 네트들 사이에서 커패시턴스가 연산된다. 플롯 (1035) 은 본 명세서에 서술된 바와 같은 1031과 1036 사이에서 효과적인 유전율 방법 및 수치적 솔루션 기법을 사용할 때 복셀 사이즈가 증가되기 때문에 커패시턴스의 결정된 에러를 도시한다. 모델 해상도 (model resolution) 는 차원 각각의 복셀들의 사이즈이다. 3의 모델 해상도에 대해 1 ％ 미만의 커패시턴스 에러가 달성되고, 이는 도 10b에 도시된 원 (1011) 보다 6 배 더 거친 (coarser) 내측 네트 (1033) 를 제공한다. 따라서 이 기법은 기하구조의 거친 표현을 발생시키는 고 정확도를 제공하고, 따라서, 가상 제조 환경에서 보다 빠른 전기적 거동 계산 시간을 야기한다.

유사한 기법들이 다른 암시적 기하구조 표현들과 작용한다는 것이 인식되어야 한다. 이러한 대안적인 암시적 기하구조 표현은 거리 필드이다. 거리 필드들은 이동하는 계면을 모델링하기 위해 물리적 모델링 및 컴퓨터 그래픽 알고리즘들 모두에서 광범위하게 사용된다. 거리 필드는 크기 및 부호가 모델링될 기하구조 표면까지의 거리 및 관계를 나타내는 스칼라 필드이다. 기하구조 표면은 등-윤곽 (iso-contour) 거리 필드로서 암시적으로 규정된다. 상기 서술된 동일한 효과적인 유전율 개념이 거리 필드 등-윤곽에 대한 볼륨 내부를 발견함으로써 등-윤곽과 교차하는 셀의 거리 필드 표현에 적용될 수도 있다.

일 실시예에서, 이 도메인의 포인트 x 각각에 대해 명시된 재료 속성들을 사용하여, 수치적 방법들이 적절한 PDE를 풀기 위해 적용될 수 있다. 유한-차동 수치적 스킴의 그리드 지점들로서 복셀들의 중심을 선택함으로써, 복셀 각각 내 재료 속성들 또는 재료 조성 데이터는 그리드 지점 각각과 연관된다. 개념적으로 유사한, 복셀 각각은 복셀 표면들을 가로지르는 플럭스가 보존되는 유한-볼륨 셀로서 선택될 수 있다.

예를 들어 커패시턴스 해결 알고리즘 (272) 을 포함하는 일 실시예에서, 커패시턴스 프로세스 단계는 전기적 거동 엔진이 3D 모델링 도메인의 복셀 각각의 재료 또는 재료들의 재료 속성들 (263) 에 기초하여 복셀 각각에 대한 유전체 유전율들을 결정할 것을 요구한다. 이어서 전기적 거동 엔진은 커패시턴스 해결 알고리즘 (272) 을 실행할 것이다. 이전에 서술된 커패시턴스 PDE를 해결하기 위해 유한 차동 수치 방법을 사용하는 일 실시예에서, 전위, φ의 미지의 값은 복셀 각각의 중심과 연관되고, 다음 방정식과 유사한 방정식이 내부의 복셀 각각에 대해 실시된다:

여기서

및

는 인덱스 (i,j,k) 를 갖는 복셀에서 각각 전위 및 유전체 유전율이다. 이 예시적인 방정식에서, 유전율은 참조된 모두 7 개의 복셀들에서 (

의 값을 갖는) 일정한 것으로 가정된다. 유전체가 아니라, 네트의 일부인 복셀들에 대해, 전위는 명시되고 미지의 값이 아니다. 대형 선형 시스템의 복셀 각각에 대한 모든 방정식들은 모든 복셀에서 전위를 결정하기 위해, 공액 경사 방법과 같은 표준 기법들에 의해 해결될 수 있다. 네트/유전체 계면에서 전위의 법선 도함수는 전하 밀도를 계산하도록 사용될 수 있고, 전하 밀도의 적분은 순 전하, Q이다. 2-네트 커패시턴스 연산에 대해, 커패시턴스 매트릭스의 항들은 C = Q/(V₁-V₂) 이고, 여기서 V₁=1은 네트 1 상에서 명시된 값의 전위이고 네트 2 상에서 V₂=0이다.

유한 차동 방법에 부가하여 다른 방법들이 본 발명의 범위로부터 벗어나지 않고 복셀 표현을 위해 유사하게 구성될 수도 있다. 유한-하동 및 다른 수치적 기법들은 또한 본 발명의 범위 내에서 레지스턴스 알고리즘 (271), 반도체 디바이스 알고리즘 (273), 및 다른 전기적 알고리즘 및 비-전기적 알고리즘 (274) 에 대한 복셀 표현으로 구성될 수도 있다. 예를 들어, 반도체 디바이스 거동의 드리프트-확산 방정식들을 해결하기 위해 유한-볼륨 방법을 적용하는 것이 일반적이다.

실행 및 출력 서술

도 11은 반도체 디바이스 구조체의 가상 제조 동안 전기적 거동 모델링 단계를 실행하기 위해 본 발명의 일 실시예 이전의 예시적인 단계들의 시퀀스를 도시한다. 가상 제조 환경은 사용자로 하여금 반도체 디바이스 구조체들을 생성하는데 사용된 복수의 기존의 2D 설계 데이터 파일들의 세트들로부터 선택하게 하도록 구성된다. 예를 들어, 사용자는 가상 제조할 FinFET, 수동 레지스터, 메모리 셀 또는 전체 IC에 대한 데이터 중에서 선택할 수도 있다. 대안적으로, 사용자는 반도체 디바이스 설계 데이터를 생성할 수도 있다. 시퀀스는 전기적 거동 모델링 단계를 포함하는, 선택된 반도체 디바이스 구조체를 제조하기 위한 프로세스 시퀀스를 수신하는 가상 제조 환경으로 시작된다 (단계 1102). 예를 들어, 사용자는 가상 제조 환경에 의해 제공된 프로세스 에디터를 사용하여 선택된 디바이스 구조체에 대한 프로세스 시퀀스를 입력할 수도 있다. 프로세스 에디터에서, 사용자는 사용자가 발전하는 구조체에서 지정된 위치들에서 전기적 거동 모델링 단계들을 실행하려고 하는 가상 제조 동안 일 지점을 명시하는 프로세스 시퀀스에 하나 이상의 전기적 거동 모델링 단계들을 삽입할 수도 있다. 일 실시예에서, 사용자는 프로세스 에디터를 통해, 전기적 거동 모델링 단계를 포함하는 프로세스 시퀀스의 단계들 각각에 대해 파라미터들을 입력할 수도 있고 그리고/또는 선택할 수도 있다. 대안적으로, 프로세스 시퀀스의 단계들에 대한 파라미터들은 프로그램적으로 제공될 수도 있다.

선택된 반도체 디바이스 구조체를 위한 가상 제조 런은 프로세스 시퀀스 및 연관된 2D 설계 데이터를 사용하여 개시된다 (단계 1104). 프로세스 시퀀스 (40) 의 프로세스 단계들은 3D 모델링 엔진 (275) 에 의해 명시된 순서로 수행되고 3D 구조적 모델을 구축한다 (단계 1006). 이전에 언급된 바와 같이, 3D 구조적 모델이 디스플레이될 수도 있다. 예를 들어, 도 12는 본 발명의 일 실시예에서 활용된 예시적인 3D 뷰어 (225) 를 도시한다. 3D 뷰어 (225) 는 3D 모델링 엔진 (275) 에 의해 생성된 3D 모델들을 디스플레이하기 위한 3D 뷰 캔버스 (1202) 를 포함할 수도 있다. 3D 뷰어 (225) 는 프로세스 시퀀스의 저장된 상태들 (1204) 을 디스플레이할 수도 있고 특정한 상태로 하여금 선택되게 하고 (1206) 3D 뷰 캔버스 (1202) 에 나타나게 한다. 3D 뷰어는 줌 인/아웃 (zoom in/out), 회전 (rotation), 병진 (translation), 횡단, 등과 같은 기능성을 제공한다. 선택가능하게, 사용자는 3D 뷰 캔버스 (1202) 에서 단면 뷰를 활성화할 수도 있고 미니어처 상단 뷰 (1208) 를 사용하여 단면의 위치를 조작할 수도 있다.

도 11의 논의를 계속하면, 가상 제조가 전기적 거동 모델링 단계에 도달할 때, 부분적으로 구축된 3D 구조적 모델의 지정된 영역에 대해 요청된 전기적 거동이 결정된다 (단계 1108). 예를 들어, 전기적 거동 모델링 단계는 복수의 지정된 포트들 사이의 상호접속부의 저항 값들을 결정하는 저항 해결 단계일 수도 있다. 또 다른 비제한적인 예로서, 전기적 거동 모델링 단계는 모델의 전기적 네트들의 커패시턴스 값들을 결정하는 커패시턴스 해결 단계일 수도 있다. 다른 타입들의 전기적 거동 모델링 단계들이 또한 본 발명의 범위 내에 있다는 것이 인식될 것이다.

3D 모델링 엔진은 전기적 거동 모델링 단계에 의해 생성된 전기적 거동 데이터를 익스포트하거나 디스플레이할 수도 있다 (단계 1112). 전기적 데이터는 프로세스 시퀀스의 하나 이상의 지점들에서 3D 구조적 모델의 현재 상태의 묘사와 함께 3D 뷰어 (125) 로 사용자에게 디스플레이될 수도 있다. 3D 모델링 엔진은 또한 전기적 거동 데이터를 익스포트할 수도 있다. 예를 들어, 전기적 거동 데이터 (80) 는 추가 프로세싱을 위해 자동 데이터 분석 툴로 익스포트될 수도 있고 또는 표 및 전기적 거동 모델링 결과 뷰 (224) 또는 다른 뷰로서 사용자 인터페이스를 통해 사용자에게 디스플레이될 수도 있다.

도 13a에 도시된 일 실시예에서, 커패시턴스 단계 결과들이 전기 네트들 e0 내지 e6 간의 커패시턴스 값들의 커패시턴스 매트릭스, 1301로서 제공될 수도 있다. 이 매트릭스에서 예상된 값들보다 큰 값들을 생성하는 구조체들은 과도한 회로 지연 또는 크로스-토크를 야기하고 이들 구조체들은 최종 기술에서 회피되어야 한다. 예기치 않게 고 커패시턴스의 구조적 기점 (origin) 을 이해하기 위해, 이 결과들은 도 13b에 도시된 바와 같이, 쉐이딩이 3D 구조적 모델 내 전위, f의 값들을 나타내는 3D 뷰로 제공될 수도 있다. 짧은 거리에 걸쳐 전위가 상당히 변화하는 영역들은 커패시턴스에 상당히 기여하는 영역들을 나타내고, 따라서 사용자들로 하여금 큰 커패시턴스의 기점을 정확히 나타내게 (pinpoint) 한다. 식별된 기점을 사용하여, 프로세스의 적절한 변화가 과도한 커패시턴스를 감소시키고 회로 퍼포먼스를 개선하도록 이루어질 수 있다.

레지스턴스 단계를 포함하는 또 다른 실시예에서, 결과들이 멀티포트 레지스턴스 문제에 대한 레지스턴스 매트릭스 또는 2-포트 레지스턴스 연산을 위한 단일 레지스턴스로서 제공될 수도 있다. 과도한 레지스턴스를 갖는 구조체들은 예를 들어, 과도한 회로 지연을 야기할 수도 있다. 예기치 않게 고 레지스턴스의 구조적 기점을 이해하기 위해, 레지스턴스 거동 결과들은, 쉐이딩이 3D 구조적 모델 내 전류 밀도, J의 크기를 나타내는, 3D 뷰로 제공될 수도 있다. 과도한 전류 밀도를 갖는 구역들은 고 레지스턴스에 기여하는 영역들을 나타낼 수도 있다. 이들은 또한 전자 이주 (electromigration) 와 관련한 구역들을 나타낼 수도 있다. 도 13c는 상호접속부의 M1-V1-M2 BEOL (back-end-of-line) 섹션 (1321) 에 대한 레지스턴스 단계의 결과들을 도시한다. 섹션 (1322) 은 구조체가 재료 구리 (Cu) 및 탄탈룸 (Ta) 및 탄탄룸-나이트라이드 (TaN) 의 2 개의 라이너 레이어들로 구성된다는 것을 도시한다. 재료 각각은 재료 속성 (263) 으로 명시된 고유의 벌크 저항도를 갖는다. 효과적인 저항도들은 복셀 각각에 대해 결정되고, 전기적 거동 엔진은 레지스턴스 알고리즘을 실행하고 발생된 전류 밀도, J는 3D 뷰 (1323), 전위 (1324) 로 도시된다. 총 레지스턴스 (1325) 는 또한 예를 들어, 회로 지연에 대한 영향을 이해하는데 유용한 것으로 보고되었다.

또 다른 실시예에서, 반도체 디바이스 시뮬레이션 단계를 포함하고, 결과들은 트랜지스터의 소스, 드레인 및 게이트 포트들 간의 전기적 거동을 나타내는 일련의 전류 대 전압 2차원 플롯들로서 제공될 수도 있다. 예를 들어, 반도체 디바이스가 로직 게이트의 일부인 도 7c에 도시된 바와 같은 FinFET이면, 도 13e의 플롯 (1341) 에 도시된 바와 같이 게이트 전압과 드레인 전류 간 관계는 스위치로서 트랜지스터의 유효성을 나타낸다. 도 13e에 도시된 결과들은 게이트 포트 상의 전압이 드레인 포트와 소스 포트 사이를 흐르는 전류를 얼마나 잘 제어할 수 있는지를 나타낸다. 이 실시예에서, 커패시턴스 및 레지스턴스에 대해 도시된 바와 같은 전기장 및 전류 밀도의 3D 시각화는 또한 장들 (fields) 및 전류 흐름의 상세들에 대한 구조체의 영향을 이해하기 위해 활용될 수도 있다.

재료 속성들이 비-제로 콘택트 저항도들을 포함한다면, 이들 속성들은 도 13d에 예시된 바와 같이 레지스턴스 연산을 고려할 수 있다. 도 13d는 비-제로 콘택트 저항도가 구리와 탄탄룸 나이트라이드 사이의 계면에 대해 명시될 때 3D 구조적 모델 (1331) 에 걸친 전위를 도시한다. 전위는 콘택트 저항도가 없는 전위와 비교하여 계면 (1333) 근방에서 신속하게 변화하고 이에 따라 저항 값 (1332) 이 상승한다. 이러한 상세들은 회로 퍼포먼스를 개선하기 위해 프로세스 변화들을 가이드하기 위해 레지스턴스에 가장 크게 기여하는 영역들을 위치시키는데 중요하다.

본 명세서에 서술된 전위 및 전류 밀도들은 3D 모델 상에서 보이기 위한 양들의 예들이고 이 애플리케이션에서 관심 있는 지배 PDE의 솔루션으로부터 발생하는 다른 양들의 디스플레이가 본 발명의 범위 내에 있다는 것이 이해되어야 한다.

단일 구조적 모델을 구축하는 것이 유익할 수 있지만, 많은 수의 모델들을 구축하는 가상 제조시 값이 상승한다. 본 발명의 실시예들은 사용자로 하여금 가상 실험을 생성하고 실행하게 인에이블할 수도 있다. 본 발명의 가상 실험에서, 프로세스 파라미터들의 값들의 범위가 탐색될 수 있다. 가상 실험은 완전한 프로세스 시퀀스의 (파라미터 당 단일 값 대신) 개별 프로세스들에 적용될 파라미터 값들의 세트를 명시함으로써 셋업될 수도 있다. 단일 프로세스 시퀀스 또는 복수의 프로세스 시퀀스들이 이러한 방식으로 명시될 수 있다. 가상 실험 모드에서 실행되는, 3D 모델링 엔진 (275) 은 이어서, 변동 각각에 대한 전기적 거동 데이터를 추출하기 위해 상기 기술된 전기적 거동 모델링을 활용하는 내내, 프로세스 파라미터 세트에 걸쳐 복수의 모델들을 구축한다. 본 발명의 실시예들에 의해 제공된 이 능력은 통상적으로 물리적 fab 환경에서 수행되는 2 타입의 기본적인 실험들을 모방하도록 사용될 수도 있다. 먼저, 제조 프로세스들은 확률론적 (비결정적) 방식으로 자연스럽게 가변한다. 본 명세서에 설명된 바와 같이, 본 발명의 실시예들은 가상 제조 런 각각을 위해 기본적으로 결정적인 접근방법을 사용하고 그럼에도 불구하고 복수의 런들을 수행함으로써 비결정적 결과들을 예측할 수 있다. 본 발명의 일 실시예에 의해 제공된 가상 실험 모드는 가상 제조 환경으로 하여금 프로세스 파라미터 각각에 대한 전체 통계적 범위의 변동을 통해 그리고 많은/모든 프로세스 파라미터들의 변동들과 조합하여 모델링하게 한다. 두번째로, 물리적 fab에서의 실험적 런은 상이한 웨이퍼들을 제조할 때 의도적으로 가변될 파라미터들의 세트를 명시할 수도 있다. 본 발명의 가상 실험 모드는 또한 파라미터 세트의 특정한 변동들에 대해 복수의 가상 제조 런들을 수행함으로써, 가상 제조 환경으로 하여금 이 타입의 실험을 모방하게 한다.

일 실시예에서, 반도체 디바이스 구조체를 가상으로 제조하기 위해 프로세스 시퀀스의 하나 이상의 전기적 거동 모델링 단계들의 포함을 지원하도록 가상 제조 환경을 향상시킴으로써, 반도체 디바이스 구조체의 선택된 영역에서 전기적 거동에 대한 프로세스 시퀀스의 변화들의 효과는 최적화된 제조 시퀀스로 이끄는 것으로 결정될 수 있다. 부가적으로, 가상 제조 환경에서 가상 실험들을 수행함으로써, 복수 디바이스 구조체 모델들은 물리적 제조 환경에서 또는 외부 전기 시뮬레이션 툴로 메시의 익스포트를 요구하는 종래의 접근방법들을 사용하여 어느 정도 경제적으로 또는 물리적으로 실현가능하지 않은, 관심 있는 설계 공간 및 전체 프로세스에서 지정된 영역들에 대한 전기적 거동을 결정하기 위해 프로세스 파라미터들 및 설계 파라미터 변동들의 범위들을 사용하여 생성될 수도 있다.

제조 시퀀스의 프로세스 각각은 고유의 선천적인 변동을 갖는다. 복잡한 플로우에서 모든 집합된 프로세스 변동들의 효과를 이해하는 것은, 특히 변동들의 조합들의 통계적 확률을 고려할 때 매우 어렵다. 일단 가상 실험이 생성되면, 프로세스 시퀀스는 프로세스 서술에 포함된 수치적 프로세스 파라미터들의 조합에 의해 본질적으로 서술된다. 이들 파라미터들 각각은 (표준 편차 또는 시그마 값들의 면에서) 총 변동, 따라서 가우시안 분포 또는 다른 적절한 확률 분포 상의 복수의 지점들을 특징으로 할 수 있다. 가상 실험이 프로세스 변동들의 모든 조합들 (가우시안 각각 상의 복수의 지점들, 예를 들어 ±3 시그마, ±2 시그마, ±1 시그마, 및 파라미터 각각의 공칭 값들) 을 검토하기 위해 설계되고 실행된다면, 시퀀스의 전기적 거동 모델링 단계들로부터 발생되는 그래픽 및 수치 출력들은 기술의 총 변동 여지를 커버한다. 이 실험적 연구의 케이스 각각이 가상 제조 시스템에 의해 결정적으로 모델링되지만, 가상 계측 결과들의 집합은 통계적 분포를 포함한다. 통계적으로 비상관된 파라미터들의 RSS (Root Sum Squares) 연산과 같은 단순한 통계적 분석은 실험의 케이스 각각에 대해 총 변동 메트릭에 기여하도록 사용될 수 있다. 이어서, 수치 및 그래픽 모두의 전기적 거동 데이터 모두는 총 변동 메트릭에 대해 분석될 수 있다.

물리적 fab에서 통상적인 시행착오 실험 실무에서, 공칭 프로세스로부터 발생하는 구조적 측정이 목표되고, 프로세스 변동들은 후속하는 프로세스들에서 예상되어야 하는 구조적 측정의 총 변동에 대한 매우 큰 (보수적인) 마진 (총 구조적 마진) 명시함으로써 설명된다. 반대로, 본 발명의 가상 실험 실시예들은 통합된 프로세스 플로우의 임의의 시점에서 구조적 측정의 총 변동 인벨롭 (envelope) 의 정량적 예측들을 제공할 수 있다. 공칭 값 이외의, 구조적 측정값의 총 변동 인벨롭은 개발 목표가 될 수도 있다. 이 접근방법은 중요한 구조적 설계 목적들을 희생하지 않고, 통합된 프로세스 플로우 내내 용인가능한 총 구조적 마진을 보장할 수 있다. 이 접근방법의 목표된 총 변동은 공칭 프로세스를 목표로 함으로써 생성된 공칭 구조체보다 덜 최적 (또는 미적으로 보다 덜 마음에 드는) 공칭 중간 또는 최종 구조체를 발생시킬 수도 있다. 그러나, 이 반-최적 공칭 프로세스는, 총 프로세스 변동의 인벨롭이 통합된 프로세스 플로우의 견고성 및 수율을 결정하는데 고려되고 보다 중요하기 때문에, 중요하지 않다. 이 접근방법은 공칭 프로세스에 역점을 두는 것으로부터 총 프로세스 변동의 인벨롭에 역점을 두는 것으로 반도체 기술 개발시 상당한 전환이다.

도 14는 복수의 반도체 디바이스 구조적 모델들에 대한 전기적 거동 데이터를 생성하는 가상 실험을 셋업하고 수행하기 위해 본 발명의 일 실시예 이전의 예시적인 단계들의 시퀀스를 도시한다. 이 시퀀스는 사용자가 프로세스 시퀀스를 선택하는 단계 및 2D 설계 데이터를 식별/생성하는 단계 (단계들 1402a 및 1402b) 로 시작된다. 사용자는 분석할 프로세스 파라미터 변동들을 선택할 수도 있고 (단계 1404a) 그리고/또는 분석할 설계 파라미터 변동들을 선택할 수도 있다 (단계 1404b). 사용자는 상기 언급된 바와 같이 프로세스 시퀀스에 하나 이상의 전기적 거동 모델링 단계들을 삽입한다 (단계 1406a). 사용자는 자동 파라미터 탐색기 (226) 와 같은 전문화된 사용자 인터페이스의 도움으로 가상 실험을 셋업할 수도 있다 (단계 1408). 도 15에 도시된 예시적인 자동 파라미터 탬색기 (1500) 는 도 13c에 도시된 BEOL 상호접속부의 섹션의 2 개의 네트들 간 커패시턴스 상의 프로세스 변동 연구를 위한 것이다. 자동 파라미터 탐색기는 변동될 프로세스 파라미터들 (1502, 1504, 1506) 및 대응하는 상이한 파라미터 값들 (1508) 을 사용하여 구축될 3D 모델들의 리스트를 디스플레이하고 사용자로 하여금 변동시키게 할 수도 있다. 가상 실험을 위한 파라미터 범위들은 표 포맷으로 명시될 수 있다.

도 14의 논의를 계속하면, 3D 모델링 엔진 (275) 은 3D 모델들을 구축하고 전기적 거동 측정 데이터를 검토하기 위해 익스포트한다 (단계 1410). 일 실시예에서 가상 실험 모드는 전기적 거동 결정들로부터 출력 데이터 처리를 제공한다. 전기적 거동 결정들로부터 출력 데이터는 사용자에 의해 지시된 바와 같이 원하는 형태로 파싱되고 (parsed) 어셈블될 수도 있다 (단계 1412). 이러한 파싱 및 어셈블링으로, 후속하는 정량적이고 통계적인 분석이 수행될 수 있다. 별도의 출력 데이터 수집기 모듈 (295) 이 가상 실험을 포함하고 이들을 그래픽 및 표 포맷들로 나타내는 가상 제조 런들의 시퀀스로부터 발생하는 3D 모델 데이터 및 전기적 거동을 수집하도록 사용될 수도 있다. 도 16은 이 경우, 본 발명의 일 실시예에서 가상 실험에 의해 생성된, 전기적 거동 데이터, 커패시턴스의 예시적인 표-포맷 디스플레이 (1600) 를 도시한다. 표-포맷 디스플레이에서, 가상 실험 동안 수집된 전기적 데이터 (1602) 및 가상 제조 런들의 리스트 (1604) 가 디스플레이될 수도 있다.

도 17은 본 발명의 일 실시예에서 가상 실험에 의해 생성된 데이터의 예시적인 2D X-Y 그래픽 플롯 디스플레이 (1700) 를 도시한다. 도 17에 도시된 예에서, 프로세스 시퀀스의 선행하는 단계들에서 가변하는 3 개의 파라미터들로 인해 도 13c의 2 개의 네트들 간 커패시턴스의 총 변동이 도시된다. 다이아몬드형 (1702) 각각은 가상 제조 런을 나타낸다. 다운스트림 프로세스 모듈들이 다가오는 변동의 3 시그마를 통해 견고성을 달성하기 위해 커패시턴스의 총 변동의 대략 11.5 ％를 지지해야 한다는 도시된 결론 (1706) 이기 때문에 변동 인벨롭 (1704) 이 또한 디스플레이된다. 가상 실험 결과들은 또한 다차원 그래픽 포맷들로 디스플레이될 수 있다.

일단 가상 실험의 결과들이 어셈블되면, 사용자는 3D 뷰어에 생성된 3D 모델들을 검토할 수 있고 (단계 1414a) 가상 제조 런 각각을 나타내는 전기적 거동 데이터 및 메트릭들을 검토할 수 있다 (단계 1414b). 가상 실험의 목적에 따라, 사용자는 목표된 프로세스 윈도우를 달성하도록 프로세스 단계 입력 파라미터들을 더 캘리브레이팅 (calibrating) 하기 위해, 또는 프로세스 시퀀스를 최적화하기 위해, 목표된 공칭 구조적 모델을 달성하는 프로세스 시퀀스를 개발할 목적들을 위해 3D 모델링 엔진으로부터의 출력을 분석할 수 있다.

(가상 실험을 포함하는) 파라미터 값들의 범위에 대해 복수의 구조적 모델들을 구성하는 3D 모델링 엔진 (275) 의 태스크는 매우 계산 집약적이고 따라서 단일 컴퓨팅 디바이스 상에서 수행되면, 매우 장시간 (수 일 또는 수 주) 을 필요로 할 수 있다. 의도된 값의 가상 제조를 제공하기 위해, 가상 실험을 위한 모델 구축이 물리적 실험보다 신속하게 여러 번 발생해야 한다. 현재 컴퓨터들을 사용하여 이 목적을 달성하는 것은 병행 (parallelism) 기회들을 이용할 것을 필요로 한다. 이에 따라, 일 실시예에서, 본 발명의 3D 모델링 엔진 (275) 은 따라서 개별 모델링 단계들을 수행하기 위해 복수의 코어들 및/또는 프로세서들을 사용할 수도 있다. 이에 따라, 세트의 상이한 파라미터 값들에 대한 구조적 모델들은 독립적일 수도 있고 따라서 복수의 코어들, 복수의 프로세서들, 또는 복수의 시스템들을 사용하여 병렬로 구축될 수 있다.

본 명세서에 포함된 서술의 부분들이 3D 구조적 디바이스 모델의 암시적 기하구조 표현으로부터 바로 전기적 거동 모델링 단계들을 해결하지만, 일 실시예에서, 암시적 기하구조 표현은 명시적 표현으로 변환될 수도 있고 이어서 가상 제조 환경으로 바로 통합된 해결 프로그램을 사용하여 해결될 수도 있다. 메시를 생성할 필요성으로 인해 시간 관점으로부터 여전히 보다 느리지만, 해결 프로그램의 환경 내로의 통합은 별도의 해결 프로그램에 의한 프로세싱을 위해 메시를 익스포트할 필요성을 방지한다. 예를 들어, 본 발명의 일 실시예에서, 복셀 표현의 충진 분율은 가상 제조 환경 내 전기적 거동 시뮬레이션에 사용될 메시를 생성하기 위해 기하구조의 경계의 명시적 표현을 재구성하도록 사용된다. 상기 언급된 바와 같이, 경계 복셀들 및 이웃하는 복셀의 충진 분율들은 경계를 명시적으로 결정하도록 사용될 수도 있다. 결정된 경계는 기하구조의 명시적인 메시를 생성하도록 사용될 수도 있지만, 가상 제조 환경에서 바람직하지 않는 상당한 계산 시간이 걸릴 것이다. 이 접근방법은 또한 메시의 수동 익스포트 및 종래의 전기 시뮬레이션 툴들로의 임포트를 필요로 하는 종래의 방법들과 비교하여 프로세스 변동 하의 전기적 거동의 탐색의 자동화를 가능하게 한다. 그러나 명시적 표현의 생성 및 명시적 표현에 기초한 메시 생성은 계산상 고비용일 수 있고 많은 수의 가상 실험들을 사용한 탐색들이 금지될 수도 있다는 것을 주의해야 한다.

게다가, 또 다른 실시예에서, 가상 제조 시스템은 구조체를 나타내고, 전기적 거동 시뮬레이션에 대한 명시적 표현으로부터 바로 메시를 생성하기 위해 B-rep와 같은, 명시적인 경계 표현을 사용함으로써 전기 시뮬레이션을 통합할 수도 있다. 상기 서술된 이유들로 명시적 표현들이 가상 제조를 위해 강력하지 않지만, 전기적 거동을 가상 제조 시스템 내로 통합하는 것은 이전 문단에 서술된 장점들을 제공할 것이다.

재료 저항도

일 실시예에서, 가상 제조 환경에 의해 제공된 전기적 거동 모델링은 도전체 사이즈에 기초하여 발생되는 재료 저항도의 변동이 모델링되게 한다.

미시적 스케일에서, 전기는 전자들을 이동시킴으로써 도전된다. 이들 전자들은 금속 내의 원자들과 또는 서로 빈번하게 충돌하고, 이들 충돌들은 전자들의 속도를 감소시키고 따라서 전자들의 이동으로부터 발생되는 전류를 감소시킨다. 전자 평균 자유 경로는 충돌들 사이에서 이동하는 전자의 평균 길이를 측정하고 도전 효율성 측정에 유용하다. 전자 평균 자유 경로의 감소는 재료의 저항도를 상승시키고, 그 반대도 된다. 결정 격자의 원자들의 정렬된 배열이 결정을 따라 분명한 경로들을 제공하기 때문에 결정 구조체의 이상적인 조건들 하의 전자들의 평균 자유 경로는 매우 클 수 있다. 그러나, 금속들의 원자 구조체는, 상이한 배향들을 갖는 결정 재료 (입자들) 의 수많은 개별 조각들로 구성된, 통상적으로 다결정이다. 다결정 재료를 통해 이동하는 전자들은 입자들 사이의 경계들로부터 그리고 도전체의 외부 표면들로부터 산란한다.

지연이 저항도에 따라 스케일링하고, 저항도의 임의의 증가는 유해하기 때문에, 도전체 사이즈에 따른 재료 저항도의 변동은 반도체 디바이스들에서 가장 중요하다. 마이크로-스케일 또는 나노-스케일 반도체 디바이스 내의 도전체들에서 전자 평균 자유 경로를 상당히 감소시키기 위해 몇몇 물리적 효과들이 작용한다. 일 주요한 요인은 금속 내 입자 경계들로부터 산란하는 전자이다. 도전체들이 축소됨에 따라, 통상적으로 입자 사이즈 또한 축소된다. 이는 입자 경계들의 밀도를 상승시키고, 입자 경계 산란을 증가시키고 따라서 저항도를 상승시킨다. 두번째로 주요한 요인은 도전체의 외부 표면들로부터 산란하는 것이다. 본 명세서에서 또한, 도전체 사이즈가 감소됨에 따라, 외부 표면들은 같이 보다 가까워지고, 보다 많은 전자 산란을 발생시킨다. 도전체 사이즈가 전자 평균 자유 경로와 비슷해지면, 외부 경계들로부터 산란이 지배적이게 될 수도 있고 재료 저항도를 크게 상승시킬 수도 있다. 게다가, 표면 산란은 재료 저항도로 하여금 도전체 내에서 가변하게 한다. 표면 산란 확률은 도전체의 외부 경계들 근방에서 훨씬 보다 높고, 경계 근방에서 보다 높은 저항도를 발생시킨다.

재료 저항도의 사이즈 종속성을 유발할 수도 있는 많은 다른 물리적 효과들; 예를 들어 불순물들, 전자-전자 상호작용들, 전자-음자 (phonon) 상호작용들, 및 양자화 효과들이 있다. 산란이 본 명세서에 서술된 주 메커니즘이지만, 전기적 거동 모델링은 다르 물리적 메커니즘들에 의해 유발된 저항도의 사이즈 종속성을 모델링하도록 사용될 수도 있다.

일 실시예에서, 나노-스케일 전기 배선들의 레지스턴스를 모델링하기 위해, 도전체 사이즈에 따른 재료 저항도의 변동은 가상 제조 환경에서 수행된 연산들에 포함된다. 레지스턴스에 대한 수치 PDE 해결 프로그램의 맥락에서, 모델로부터 그리드 셀 각각의 저항도는 재료 저항도의 변동을 캡처하기 위해 가변된다. 저항도의 변동이 결정되게 하는 다수의 접근방법들이 있지만, 이들 중 일부는 속도가 필요하고 부정 3D 형상들이 핸들링되어야 하는 가상 제조 환경에 잘 맞지 않는다. 예를 들어, 레지스턴스 변동을 모델링하기 위한 이전 방법은 근방의 도전체 경계들에 걸친 표면 적분을 사용하여 레지스턴스 변화를 모델링한다:

이 방정식은 전체 확산 표면 산란에 의해 유발된 도전체 외부 경계에 인접한 저항도를 모델링한다. 유사한 방정식이 반사 (specular) 산란 (본 명세서에는 미도시) 을 모델링하도록 사용될 수도 있다. 두 방정식들이 부정 3D 도전체 형상들에 대해 작용하지만, 도전체 경계들 근방의 모든 복셀들에 대한 표면 적분을 수반하고 따라서 가상 제조 환경들에 적절하지 않기 때문에, 계산하는데 매우 느리다. 재료 저항도의 변동을 캡처하기 위한 또 다른 방법은, 도전체 둘레 길이 (U) 와 단면적 (S) 의 함수로서 표면 산란에 대해 간편한 모델을 사용한다:

유사한 방정식 (미도시) 이 입자 경계 산란을 설명하기 위해 사용될 수 있다. 이들 방정식 중 어떤 것도 예측적이지 않고; 계수들 C, p, l은 단순히 공지의 실험적 데이터에 대해 피팅 (fit) 되고, 또한 이 모델이 둘레 및 면적이 모두 공지되는 직사각형 도전체들에 대해 적절히 작용하는 동안, 이들 방정식들을 국부적인 둘레 및 단면적의 개념들이 잘 규정되지 않은 부정 3D 도전체 형상들에 적용하는 것은 꽤 어렵다. 이 접근방법은 또한 도전체 내 저항도의 변동을 모델링하지 않지만, 도전체의 총 유효 레지스턴스를 모델링한다.

재료 저항도의 변동을 모델링할 때 가상 제조 환경에서 바람직한 형상의 유연성 및 속도의 필요성을 해결하기 위해, 일 실시예에서 도전체 경계에 가장 가까운 거리의 함수로서 저항도에 대한 표현이 가상 제조 환경에 의해 사용된다:

이 접근방법은 다른 기법들에 대해 적어도 2 개의 핵심 이점들을 갖는다. 첫째로, 이 방법은 총 유효 레지스턴스에 부가하여 도전체 내부의 저항도의 변동을 캡처하고; 저항도는 도전체 경계 근방에서 보다 높고 경계로부터 지수적으로 퇴화된다. 두번째로, 저항도는 이 접근방법을 사용하여 부정 3D 형상들에 대해 용이하게 그리고 효과적으로 연산될 수도 있다.

거리-기반 모델의 구현예의 제 1 단계는 도전체의 모든 계산 셀의 가장 가까운 도전체 경계까지의 거리를 연산하는 것이다. 이 거리는 통상적으로 '거리 필드'라고 하는 3D 스칼라 필드에 저장될 수도 있다. 거리 필드 계산은 Eikonal 방정식:

에 대한 솔루션으로서 표현될 수도 있고, 여기서 u(x) 는 부호가 붙은 거리이고, 도전체 경계에 값 0을 할당한다. 이로 제한되는 것은 아니지만, 패스트 마칭 (Fast Marching) 방법 및 패스트 스윕 (Fast Sweep) 방법과 같은 고속 알고리즘들 및 표준 유한 차동 기법들을 사용한 솔루션 및 이산화를 포함하는 상이한 알고리즘들이 이 방정식을 푸는데 사용될 수도 있다. 거리 필드 계산을 풀기 위해 사용된 특정한 솔루션 방법이 실시예들 사이에서 가변할 수도 있다. 일단 거리 필드가 계산되면, 거리의 함수로서 재료 저항도는 도전체의 모든 계산 셀에서 연산되고 레지스턴스 솔루션 동안 사용될 수도 있다. 발생되는 레지스턴스 솔루션은 전류로 하여금 경계로부터 도전체의 내부를 통해 흐르게 하는, 도전체 경계 근방에서 보다 높은 저항도를 나타낸다. 따라서 전체 레지스턴스가 상승된다. 일정한 저항도 모델과 비교하여, 거리-기반 변수 저항도 모델은 소형 도전체들의 거동을 보다 정확하게 캡처하고 따라서 부가적인 계산 비용이 거의 없이 보다 높은 충실도 (fidelity) 를 갖는다.

일 실시예에서, 재료들 데이터베이스/라이브러리는 도전체의 타입 각각에 대해 도전체 사이즈를 갖는 저항도의 변동을 제어하는 파라미터들을 저장할 수도 있다. 예를 들어, 별도의 사이즈 정정 계수들은 디폴트 값들로서 명시될 수도 있고 또는 재료들 데이터베이스/라이브러리의 모든 타입의 도전체에 대해 사용자에 의해 제공될 수도 있다. 일 실시예에서, 사용자 인터페이스는 전기적 거동 모델링 단계의 선택 동안 사용자에게 파라미터들을 제공할 수도 있다.

본 발명의 실시예들의 전부 또는 일부는 하나 이상의 비일시적인 매체들 상 또는 내에 구현된 하나 이상의 컴퓨터-판독가능 프로그램들 또는 코드로서 제공될 수도 있다. 매체들은 이로 제한되지 않지만, 하드디스크, CD, DVD, 플래시 메모리, PROM, RAM, ROM, 또는 자기 테이프일 수도 있다. 일반적으로, 컴퓨터-판독가능 프로그램들 또는 코드는 많은 컴퓨팅 언어로 구현될 수도 있다.

특정한 변화들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수도 있기 때문에, 상기 서술에 포함되고 또는 첨부 도면들로 도시된 모든 문제들은 예시적인 것으로 해석되고 문자 그대로 해석되지 않게 의도된다. 당업계 종사자들은 단계들의 시퀀스 및 도면들에 도시된 아키텍처들이 본 발명의 범위로부터 벗어나지 않고 변경될 수도 있다는 것을 인식할 것이고 본 명세서에 포함된 예시들이 본 발명의 복수의 가능한 묘사들의 단일 예들이라는 것을 인식할 것이다.

본 발명의 예시적인 실시예들의 전술한 서술은 예시 및 서술을 제공하지만, 본 발명을 총망라하거나 기재된 정밀한 형태로 제한하도록 의도되지 않는다. 수정들 및 변동들이 상기 교시들의 견지에서 가능하고 또는 본 발명의 실시로부터 획득될 수도 있다. 예를 들어, 일련의 동작들이 기술되었지만, 동작들의 순서는 본 발명의 원리들에 맞게 다른 구현예들에서 수정될 수도 있다. 또한, 독립적인 동작들이 동시에 수행될 수도 있다.

Claims

가상으로 제조될 반도체 디바이스 구조체의 회로의 전기적 거동 (electrical behavior) 을 결정하기 위한 컴퓨팅 디바이스-실행가능 인스트럭션들을 갖는 비일시적인 컴퓨터-판독가능 매체에 있어서,
상기 회로는 하나 이상의 개인용 디바이스들 및 하나 이상의 상호접속 구조체들 중 적어도 하나를 포함하고,
상기 인스트럭션은, 실행될 때 상기 컴퓨팅 디바이스로 하여금,
적어도 하나의 전기적 거동 모델링 단계를 포함하는, 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스를 수신하게 하고;
상기 프로세스 시퀀스 및 2D 설계 데이터를 사용하여 상기 반도체 디바이스 구조체에 대한 가상 제조 런 (virtual fabrication run) 을 상기 컴퓨팅 디바이스로 수행하게 하고, 그리고
전기적 거동 데이터의 구조적 기점 (origin) 을 나타내는 3D 구조적 모델의 3D 뷰로 상기 가상 제조 런의 상기 적어도 하나의 전기적 거동 모델링 단계에 의해 결정된 상기 전기적 거동 데이터를 디스플레이하게 하고,
상기 가상 제조 런은,
상기 반도체 디바이스 구조체의 상기 3D 구조적 모델에 대한 암시적 기하구조 표현 (implicit geometry representation) 을 사용하여 상기 3D 구조적 모델을 구축하고, 상기 암시적 기하구조 표현은 상기 3D 구조적 모델의 재료들 간 인터페이스의 (x,y,z) 좌표 위치들의 명시적 표현 (explicit representation) 을 사용하지 않고 상기 인터페이스를 규정하는, 상기 프로세스 시퀀스를 실행하고,
상기 3D 구조적 모델로부터 컨포멀한 (conformal) 표면 또는 체적 메시들을 생성하지 않고 상기 암시적 기하구조 표현을 사용하여 상기 3D 구조적 모델의 지정된 영역의 상기 전기적 거동 데이터를 결정하기 위해 상기 적어도 하나의 전기적 거동 모델링 단계를 수행하는, 비일시적인 컴퓨터-판독가능 매체.
제 1 항에 있어서,
상기 적어도 하나의 전기적 거동 모델링 단계는 저항 값이 상기 3D 구조적 모델의 상기 지정된 영역의 포트들 사이에서 결정되어야 할 때 상기 프로세스 시퀀스 동안 일 지점을 나타내는 저항 해결 단계인, 비일시적인 컴퓨터-판독가능 매체.
제 2 항에 있어서,
상기 적어도 하나의 저항 해결 단계는 도전체 사이즈에 기초하여 재료 저항도를 결정하는, 비일시적인 컴퓨터-판독가능 매체.
제 2 항에 있어서,
상기 적어도 하나의 저항 해결 단계는 도전체의 전체 저항 값을 예측하기 위해 상기 도전체 내에서 가변하는 재료 저항도 값들을 계산함으로써 사이즈-종속 저항도를 모델링하는, 비일시적인 컴퓨터-판독가능 매체.
제 1 항에 있어서,
상기 전기적 거동 모델링 단계는 적어도 하나의 커패시턴스 값이 상기 3D 구조적 모델의 선택된 영역에서 결정되어야 할 때 상기 프로세스 시퀀스 동안 일 지점을 나타내는 커패시턴스 해결 단계인, 비일시적인 컴퓨터-판독가능 매체.
제 1 항에 있어서,
상기 인스트럭션들은, 실행될 때 상기 컴퓨팅 디바이스로 하여금 또한,
상기 프로세스 시퀀스 또는 상기 2D 설계 데이터에 대한 복수의 파라미터 변동들을 수신하게 하고;
복수의 3D 구조적 모델들을 구축하는 가상 실험시 상기 파라미터 변동들을 사용하여 복수의 가상 제조 런들을 수행하게 하고;
상기 가상 실험시 상기 복수의 가상 제조 런들 각각에 대해 상기 지정된 영역들 각각에서 전기적 거동을 결정하게 하고; 그리고
상기 가상 실험시 상기 복수의 가상 제조 런들 각각에 대해 상기 결정된 전기적 거동을 출력하게 하는, 비일시적인 컴퓨터-판독가능 매체.
제 1 항에 있어서,
상기 전기적 거동은 상기 지정된 영역의 상호접속부, 트랜지스터 및 다른 디바이스 중 적어도 하나에 대해 결정되는, 비일시적인 컴퓨터-판독가능 매체.
제 1 항에 있어서,
상기 적어도 하나의 전기적 거동 모델링 단계는 복수의 재료들을 함유하는 메시 엘리먼트들의 유효 재료 특성들을 계산하는, 비일시적인 컴퓨터-판독가능 매체.
제 1 항에 있어서,
상기 암시적 기하구조 표현은 복셀-기반인 (voxel-based), 비일시적인 컴퓨터-판독가능 매체.
가상으로 제조될 반도체 디바이스 구조체의 회로의 전기적 거동을 결정하기 위한 컴퓨팅 디바이스-구현된 방법에 있어서,
상기 회로는 하나 이상의 개인용 디바이스들 및 하나 이상의 상호접속 구조체들 중 적어도 하나를 포함하고,
상기 방법은,
적어도 하나의 전기적 거동 모델링 단계를 포함하는, 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스를 수신하는 단계;
상기 프로세스 시퀀스 및 2D 설계 데이터를 사용하여 상기 반도체 디바이스 구조체에 대한 가상 제조 런을 상기 컴퓨팅 디바이스로 수행하는 단계; 및
전기적 거동 데이터의 구조적 기점을 나타내는 3D 구조적 모델의 3D 뷰로 상기 가상 제조 런의 상기 적어도 하나의 전기적 거동 모델링 단계에 의해 결정된 상기 전기적 거동 데이터를 디스플레이하는 단계를 포함하고,
상기 가상 제조 런은,
상기 반도체 디바이스 구조체의 상기 3D 구조적 모델에 대한 암시적 기하구조 표현을 사용하여 상기 3D 구조적 모델을 구축하고, 상기 암시적 기하구조 표현은 상기 3D 구조적 모델의 재료들 간 인터페이스의 (x,y,z) 좌표 위치들의 명시적 표현을 사용하지 않고 상기 인터페이스를 규정하는, 상기 프로세스 시퀀스를 실행하고,
상기 3D 구조적 모델로부터 컨포멀한 표면 또는 체적 메시들을 생성하지 않고 상기 암시적 기하구조 표현을 사용하여 상기 3D 구조적 모델의 지정된 영역의 상기 전기적 거동 데이터를 결정하기 위해 상기 적어도 하나의 전기적 거동 모델링 단계를 수행하는, 컴퓨팅 디바이스-구현된 방법.
제 10 항에 있어서,
상기 적어도 하나의 전기적 거동 모델링 단계는 저항 값이 상기 3D 구조적 모델의 상기 지정된 영역의 포트들 사이에서 결정되어야 할 때 상기 프로세스 시퀀스 동안 일 지점을 나타내는 저항 해결 단계인, 컴퓨팅 디바이스-구현된 방법.
제 11 항에 있어서,
상기 적어도 하나의 저항 해결 단계는 도전체 사이즈에 기초하여 재료 저항도를 결정하는, 컴퓨팅 디바이스-구현된 방법.
제 11 항에 있어서,
상기 적어도 하나의 저항 해결 단계는 도전체의 전체 저항 값을 예측하기 위해 상기 도전체 내에서 가변하는 재료 저항도 값들을 계산함으로써 사이즈-종속 저항도를 모델링하는, 컴퓨팅 디바이스-구현된 방법.
제 10 항에 있어서,
상기 전기적 거동 모델링 단계는 적어도 하나의 커패시턴스 값이 상기 3D 구조적 모델의 선택된 영역에서 결정되어야 할 때 상기 프로세스 시퀀스 동안 일 지점을 나타내는 커패시턴스 해결 단계인, 컴퓨팅 디바이스-구현된 방법.
제 10 항에 있어서,
상기 프로세스 시퀀스 또는 상기 2D 설계 데이터에 대한 복수의 파라미터 변동들을 수신하는 단계;
복수의 3D 구조적 모델들을 구축하는 가상 실험시 상기 파라미터 변동들을 사용하여 복수의 가상 제조 런들을 수행하는 단계;
상기 가상 실험시 상기 복수의 가상 제조 런들 각각에 대해 상기 지정된 영역들 각각에서 전기적 거동을 결정하는 단계; 및
상기 가상 실험시 상기 복수의 가상 제조 런들 각각에 대해 상기 결정된 전기적 거동을 출력하는 단계를 더 포함하는, 컴퓨팅 디바이스-구현된 방법.
제 10 항에 있어서,
상기 전기적 거동은 상기 지정된 영역의 상호접속부, 트랜지스터 및 다른 디바이스 중 적어도 하나에 대해 결정되는, 컴퓨팅 디바이스-구현된 방법.
제 10 항에 있어서,
상기 적어도 하나의 전기적 모델링 단계는 복수의 재료들을 함유하는 메시 엘리먼트들의 유효 재료 특성들을 계산하는, 컴퓨팅 디바이스-구현된 방법.
제 10 항에 있어서,
상기 암시적 기하구조 표현은 복셀-기반인, 컴퓨팅 디바이스-구현된 방법.
가상으로 제조될 반도체 디바이스 구조체의 회로의 전기적 거동을 결정하도록 구성된 컴퓨팅 디바이스에 있어서,
상기 회로는 하나 이상의 개인용 디바이스들 및 하나 이상의 상호접속 구조체들 중 적어도 하나를 포함하고,
상기 컴퓨팅 디바이스는,
프로세서;
실행될 때, 적어도 하나의 전기적 거동 모델링 단계를 포함하는 프로세스 시퀀스 및 2D 설계 데이터를 사용하여 반도체 디바이스 구조체에 대한 하나 이상의 가상 제조 런들을 수행하는 인스트럭션들을 갖는 메모리를 더 포함하고,
상기 하나 이상의 가상 제조 런은,
상기 반도체 디바이스 구조체의 3D 구조적 모델에 대한 암시적 기하구조 표현을 사용하여 상기 3D 구조적 모델을 구축하고, 상기 암시적 기하구조 표현은 상기 3D 구조적 모델의 재료들 간 인터페이스의 (x,y,z) 좌표 위치들의 명시적 표현을 사용하지 않고 상기 인터페이스를 규정하는, 상기 프로세스 시퀀스를 실행하고, 그리고
상기 3D 구조적 모델로부터 컨포멀한 표면 또는 체적 메시들을 생성하지 않고 상기 암시적 기하구조 표현을 사용하여 상기 3D 구조적 모델의 지정된 영역의 전기적 거동 데이터를 결정하기 위해 상기 적어도 하나의 전기적 거동 모델링 단계를 수행하고,
상기 전기적 거동 데이터의 구조적 기점을 나타내는 상기 3D 구조적 모델의 3D 뷰로 상기 가상 제조 런의 상기 적어도 하나의 전기적 거동 모델링 단계에 의해 결정된 상기 전기적 거동 데이터는 상기 컴퓨팅 디바이스에 의해 디스플레이되는, 컴퓨팅 디바이스.
제 19 항에 있어서,
상기 암시적 기하구조 표현은 복셀-기반인, 컴퓨팅 디바이스.